JP2006279318A - スイッチ回路装置 - Google Patents

Abstract

【課題】 ＨＢＴのベースが直接制御端子に接続するスイッチ回路装置では、制御端子から、ＨＢＴの駆動に必要なベース電流を供給する必要がある。しかし、この回路構造ではＨＢＴの電流増幅率ｈ_ＦＥが限られているため、必要なベース電流を制御端子から十分に得られない問題があった。
【解決手段】スイッチング素子を構成するＨＢＴのベースにソースが接続する駆動ＦＥＴを設け、駆動ＦＥＴのドレインを電源端子に接続し、ゲートを制御端子に接続する。制御信号により駆動ＦＥＴが導通し、電源端子から供給される電流によってＨＢＴが動作する。従って一般的な制御用ＬＳＩからの制御信号を利用できる。またＨＢＴの各単位ＨＢＴに駆動ＦＥＴの各単位ＦＥＴを対応させることによりＨＢＴの２次降伏による破壊を防止できる。
【選択図】 図２

Description

本発明は、ヘテロ接合型バイポーラトランジスタをスイッチング素子として用いた高周波用途のスイッチ回路装置に関する。

ヘテロ接合型バイポーラトランジスタ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：以下ＨＢＴ）は、通常のホモ接合型バイポーラトランジスタに比べエミッタ効率が高く電流増幅率ｈ_ＦＥが高いためベース濃度を大幅に上げることができ、ベース全体に渡ってトランジスタ動作を均一にできる。その結果ＧａＡｓ ＭＥＳＦＥＴ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ＧａＡｓ ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ ＦＥＴ）、ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）と比較して電流密度が高く低オン抵抗のため、効率性、利得性、歪特性が優れており、チップサイズを小型にできる。

携帯電話等の移動体用通信機器では、ＧＨｚ帯のマイクロ波を使用している場合が多い。そのため、アンテナの送受信信号を受信側回路に接続する場合と送信側回路に接続する場合とを切り替える為の切り替え回路用途等で、高効率、小型の高周波スイッチング素子が不可欠となる。

そこで、図１３のごとく、双方向のヘテロ接合型バイポーラトランジスタをスイッチング素子としてスイッチ回路を構成したものが知られている。

図１３は、ＨＢＴ素子をスイッチング素子として使用した、スイッチ回路の一例を示している。この回路は、エミッタがアンテナＡＮＴに接続される第１のスイッチトランジスタ１２０と、コレクタがアンテナＡＮＴに接続される第２のスイッチトランジスタ１２１とを具備し、第１のスイッチトランジスタ１２０のコレクタが発信用側回路Ｔｘに接続され、第２のスイッチトランジスタ１２１のエミッタが受信側回路Ｒｘに接続され、トランジスタ１２０、１２１の各ベースが抵抗１２２を介して発信用制御端子ＣｔｒｌＴｘと受信用制御端子ＣｔｒｌＲｘに各々接続された構成を具備している。受信用制御端子ＣｔｒｌＲｘと発信用制御端子ＣｔｒｌＴｘに印加される信号は互いに相補の信号であり、受信用制御端子ＣｔｒｌＲｘがＨレベル（例えば３Ｖ）の時は発信用制御端子ＣｔｒｌＴｘがＬレベル（例えば、０Ｖ）になる。今、受信用制御端子ＣｔｒｌＲｘがＨレベルである時、第２のスイッチトランジスタ１２１がオン、第１のスイッチトランジスタ１２０がオフとなり、アンテナＡＮＴで受信した高周波信号を受信側回路Ｒｘに接続する。他方、送信用制御端子ＣｔｒｌＴｘがＨレベルである時、第１のスイッチトランジスタ１２０がオン、第２のスイッチトランジスタ１２１がオフとなり、送信側回路ＴｘからアンテナＡＮＴに高周波信号を接続する。また図１４はＨＢＴ素子を直列に３段接続してより高出力の信号をスイッチングできるようにしている。
特開２０００−２６０７８２号公報

図１３のスイッチ回路装置では、ＨＢＴのベースが直接、制御端子に接続しているため、制御端子から、ＨＢＴの駆動に必要なベース電流を供給する必要がある。しかし、この回路では、ＨＢＴの電流増幅率ｈ_ＦＥが限られており、制御端子に印加される制御信号の電流供給能力も限られているため、ＨＢＴが十分駆動できない問題があった。

無線ＬＡＮやＢｌｕｅｔｏｏｔｈの場合、スイッチ回路装置を２０ｄＢｍ程度のパワーが通過する。２０ｄＢｍ程度のパワーが通過するスイッチ回路装置は図１３の如く１段である。その際２００ｍＡ程度の電流をＨＢＴのコレクタ電流Ｉ_Ｃとして流せるバイアスを印加することが必要である。ところで、スイッチ回路装置を制御するＬＳＩの制御信号の電流供給能力は、ＬＳＩの機種によっては、１ｍＡ程度である。ＨＢＴは電流駆動のため、ベースに印加するバイアスとしての電流をベース電流Ｉ_Ｂとする。この場合、ベース電流Ｉ_Ｂとして供給できる最大の電流値は１ｍＡである。ここで、ＨＢＴの電流増幅率ｈ_ＦＥは、コレクタ電流Ｉ_Ｃ／ベース電流Ｉ_Ｂである。すなわち、最低で２００（＝２００ｍＡ／１ｍＡ）の電流増幅率ｈ_ＦＥが必要となる。通常ＨＢＴの電流増幅率ｈ_ＦＥは、数十〜百程度である。従って通常のＨＢＴでは電流増幅率ｈ_ＦＥが不足しているため、結果的にＬＳＩの制御信号による電流供給が不十分となり、無線ＬＡＮやＢｌｕｅｔｏｏｔｈ用のスイッチ回路装置を駆動することができない。

ＣＤＭＡの携帯電話の場合は、スイッチ回路装置を２６ｄＢｍ程度のパワーが通過する。２６ｄＢｍのパワーを通過させるにはスイッチ回路装置は図１４の如く最低３段とする必要がある。そのため１段のときと比べて第１ＲＦポート−第２ＲＦポート間のオン抵抗を同じにする必要からＨＢＴのサイズは１段のときの３倍にする必要がある。すなわち６００ｍＡ（＝２００ｍＡ×３）程度の電流がＨＢＴのコレクタ電流Ｉ_Ｃとして流せるバイアスを印加することが必要である。ＨＢＴは電流駆動のため、ベースに印加するバイアスとしての電流をベース電流Ｉ_Ｂとすると、３段のスイッチ回路装置を駆動するにはベース電流Ｉ_Ｂの３倍の電流を制御端子に供給することが必要となる。

ところで、携帯電話のスイッチ回路装置を制御するベースバンドＬＳＩの制御信号の電流供給能力は、ベースバンドＬＳＩの機種によっては、１ｍＡ程度である。この場合、ベース電流Ｉ_Ｂの３倍の最大値が１ｍＡとなるのでベース電流Ｉ_Ｂとして供給できる最大の電流値は０．３３ｍＡである。

ここで、ＨＢＴの電流増幅率ｈ_ＦＥは、コレクタ電流Ｉ_Ｃ／ベース電流Ｉ_Ｂである。すなわち、ＨＢＴは最低で１８００（＝６００ｍＡ／０．３３ｍＡ）の電流増幅率ｈ_ＦＥが必要となる。しかし、電流増幅率ｈ_ＦＥとして最低１８００という値を達成することは難しい。従ってＨＢＴの電流増幅率ｈ_ＦＥが不足しているため、結果的にベースバンドＬＳＩの制御信号による電流供給が不十分となり、ＣＤＭＡ用携帯電話のスイッチ回路装置を駆動することができない。

また、ＧＳＭ用の携帯電話においてはスイッチを３５ｄＢｍ程度のパワーが通過する。３５ｄＢｍのパワーを通過させるにはスイッチ回路は最低５段とする必要がある。そのため１段のときと比べて第１ＲＦポート−第２ＲＦポート間のオン抵抗を同じにする必要からＨＢＴのサイズは１段のときの５倍にする必要がある。すなわち１０００ｍＡ（２００ｍＡ×５）程度の電流がＨＢＴのコレクタ電流Ｉ_Ｃとして流せるバイアスを印加することが必要である。５段のスイッチ回路装置を駆動するにはベース電流Ｉ_Ｂの５倍の電流を制御端子に供給することが必要となる。

ベースバンドＬＳＩの制御信号の電流供給能力が上記の如く１ｍＡ程度とすると、この場合ベース電流Ｉ_Ｂの５倍の最大値が１ｍＡとなるので、ベース電流Ｉ_Ｂとして供給できる最大の電流値は０．２ｍＡである。つまり、ＨＢＴは最低で５０００（＝１０００ｍＡ／０．２ｍＡ）の電流増幅率ｈ_ＦＥが、必要となる。しかし、ＨＢＴの電流増幅率ｈ_ＦＥとして最低５０００という値を達成することは不可能である。従ってＨＢＴの電流増幅率ｈ_ＦＥが全く不足しているため、結果的にベースバンドＬＳＩの制御信号による電流供給が不十分となり、ＧＳＭ用携帯電話のスイッチ回路装置を駆動することができない。

つまり、図１３や図１４に示すスイッチ回路装置ではスイッチ回路装置を制御するＬＳＩからの制御信号は限られた電流供給能力しか持っていないため、結果としてＨＢＴにベース電流を十分供給できず、動作が不十分となってしまう。すなわちスイッチング素子としてＨＢＴの本来の低オン抵抗値を得ることができない問題があった。

また、ＨＢＴでは前述の如くエミッタ効率が高く電流増幅率ｈ_ＦＥが高いためベース濃度を大幅に上げることができる。つまり、ベース全体に渡ってトランジスタ動作を均一化でき、ＨＥＭＴより低オン抵抗を得ることができる。しかし、ＨＢＴでは一般的にエミッタ、ベース、コレクタを櫛状に形成し、複数のバイポーラトランジスタ（単位ＨＢＴ）を並列接続している。このため、ベースバイアスを各単位ＨＢＴに対して完全には均一に印加できず、ある１つの単位ＨＢＴでコレクタ電流Ｉ_Ｃが微量に増加すると微小な温度上昇が発生してしまう。ＨＢＴのベース電圧―ベース電流特性は温度に対して正の特性を持っているため、その温度上昇した単位ＨＢＴにおいて正帰還が起こり結果として非常に大きなコレクタ電流Ｉ_Ｃが流れ、最後は二次降伏に至る。つまり各単位ＨＢＴにおいて動作上の微小なアンバランスから二次降伏による破壊を起こすため、信頼性が低い問題があった。

本発明は上述した諸々の事情に鑑み成されたもので、第１に、ヘテロ接合型バイポーラトランジスタを有するスイッチング素子と、ソースを前記スイッチング素子のベースに接続した駆動トランジスタと、前記スイッチング素子のコレクタおよびエミッタにそれぞれ接続する第１ＲＦポートおよび第２ＲＦポートと、前記駆動トランジスタのドレインに接続する電源端子とを具備し、前記駆動トランジスタのゲートに制御信号を印加して前記駆動トランジスタのソース−ドレイン間を導通させ、該駆動トランジスタにより供給される電流によって前記スイッチング素子を駆動し、前記第１および第２ＲＦポート間に１つの信号経路を形成することにより解決するものである。

本実施形態によれば、スイッチング素子の駆動トランジスタであるＦＥＴからベース電流を供給できる。またＦＥＴのドレインは電源（Ｖ_ＤＤ）に接続しているため、電流供給能力は十分である。すなわち制御用ＬＳＩからの制御信号はＦＥＴのゲートに接続されており、ゲートにはリーク電流しか流れない。従って、制御信号の電流供給能力は１ｍＡもあれば十分であり、一般的な制御用ＬＳＩからの制御信号を利用できる。

そして、制御端子の電位−ＲＦポートの電位（ＨＢＴのコレクタおよびエミッタの電位）において、オン側の経路が導通し始める電位差をオン側立ち上がり電圧とすると、オン側立ち上がり電圧を１．６Ｖ程度に設定できる。そのためにはＨＢＴのオン電圧（ベース−エミッタ間電圧）Ｖ_ＢＥ＋ＦＥＴのピンチオフ電圧Ｖｐがオン側立ち上がり電圧であるため、ＨＢＴおよびＦＥＴをそれぞれ適当に設計すれば良い。すなわちＲＦポートの電位（ＨＢＴのコレクタおよびエミッタの電位）をＧＮＤ電位とし、制御端子に０Ｖが印加されるオフ側は、無線ＬＡＮやＢｌｕｅｔｏｏｔｈに使用する２０ｄＢｍのパワーに対応した１．６Ｖの振幅に耐えることができる。またオン側では制御端子に３Ｖを印加することにより十分ＨＢＴをオンさせることができる。通常のＦＥＴをスイッチング素子とするスイッチ回路装置がＲＦポートの電位をＧＮＤ電位にできないため、外付けでＲＦポートに容量を接続する必要があるのに比べ、外付け容量が必要でない分実装面積を大幅に小さくできる。

また、駆動用トランジスタがＧａＡｓのＦＥＴであれば、ＨＢＴと１チップに集積化することができ、スイッチ回路装置のトータルサイズの低減が図れる。さらにその場合は、ＨＢＴの各単位ＨＢＴごとに各単位ＦＥＴを接続することができる。つまり、ＨＢＴの各単位ＨＢＴに対してベースバイアスが均一に印可できず微小な温度上昇があった場合でも、各単位ＨＢＴに接続した各単位ＦＥＴから供給されるＨＢＴのベース電流は一定であるため、コレクタ電流の増加が抑制できる。従って、ＨＢＴにおいて１つの単位ＨＢＴに電流が集中することによる二次降伏を回避できる。

以下に図１から図１３を用いて、本発明の実施の形態を詳細に説明する。

まず、図１を参照し、本実施形態で用いる順方向と逆方向の双方向に対称に動作可能な対称型ＨＢＴについて説明する。図１（Ａ）は対称型ＨＢＴの一例を示す断面図であり、図１（Ｂ）（Ｃ）は、対称型ＨＢＴの特性図である。

ＨＢＴは、エミッタ／ベース接合に、ＡｌＧａＡｓ又はＩｎＧａＰ／ＧａＡｓ等の異材質の接合を用いることにより、エミッタのバンドギャップがベースのバンドギャップより大きいことからエミッタ効率が高く取れる分ベース濃度を大幅に上げることができる。その結果、電流密度を大幅に上げることができ、ＨＥＭＴと比較して低いオン抵抗が容易に得られる素子である。

図１（Ａ）を参照して、半絶縁性のＧａＡｓ基板１０上にｎ＋ＧａＡｓのサブコレクタ層１１が形成され、サブコレクタ層１１上にｎ型ＩｎＧａＰのコレクタ層１２、ｐ型ＧａＡｓのベース層１３、ｎ型ＩｎＧａＰのエミッタ層１４、ｎ＋ＧａＡｓのエミッタコンタクト層１５等がメサ型に積層されて構成されている。

サブコレクタ層１１は、基板１０上にエピタキシャル成長法によって形成され、３〜６Ｅ１８ｃｍ^−３の比較的高不純物濃度にシリコン（Ｓｉ）ドープされたｎ型のＧａＡｓ層である。その膜厚は数千Åである。コレクタ層１２は、サブコレクタ層１１の一部領域上に形成され、シリコンドープによって１〜５Ｅ１７ｃｍ^−３程度に不純物濃度にドープされたｎ型のＩｎＧａＰ層である。膜厚は１０００〜５０００Åである。ベース層１３は、コレクタ層１２の上に形成され、カーボン（Ｃ）ドープによって１〜５０Ｅ１８ｃｍ^−３程度の不純物濃度にドープされたｐ型のＧａＡｓ層である。膜厚は数百〜２０００Åである。エミッタ層１４は、ベース層１３の一部領域上に形成され、シリコンドープによって１〜５Ｅ１７ｃｍ^−３程度の不純物濃度にドープされたｎ型のＩｎＧａＰ層である。膜厚は１０００〜５０００Åである。エミッタコンタクト層１５は、エミッタ層１４の上に形成され、シリコンドープによって３〜６Ｅ１８ｃｍ^−３程度の不純物濃度にドープされたｎ＋ＧａＡｓ層で、膜厚は数千Åである。尚、コレクタ層１２およびエミッタ層１４はＩｎＧａＰ層に代えてＡｌＧａＡｓ層であってもよい。

サブコレクタ層１１の表面には、コレクタ層１２を挟む位置に、ＡｕＧｅ／Ｎｉ／Ａｕ層からなるコレクタ電極１６が配置される。ベース層１３の表面には、エミッタ層１４を挟む位置に、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ層からなるベース電極１７が配置される。エミッタコンタクト層１５の上部にはＡｕＧｅ／Ｎｉ／Ａｕ層からなるエミッタ電極１８が配置される。

本実施形態のＨＢＴは、エミッタ層１４とベース層１３とで、ＩｎＧａＰ／ＧａＡｓへテロ接合を形成しているのに加え、コレクタ層１２とベース層１３とでもＩｎＧａＰ／ＧａＡｓへテロ接合を形成している。そして、エミッタ層１４をエミッタとして動作する順方向のトランジスタ動作時（以下順トランジスタ動作時）と、エミッタ層１４をコレクタとして動作する逆方向のトランジスタ動作時（以下逆トランジスタ動作時）とで、トランジスタ特性がほぼ同じ特性となるように構造上の各パラメータを制御し、コレクターエミッタ間電圧を０Ｖ、コレクターエミッタ間電流を０Ａ付近のバイアスで動作させる。本明細書では、このようにベースを基準としてエミッタとコレクタが対称なＨＢＴを対称型ＨＢＴと称する。

図１（Ｂ）（Ｃ）は、対称型ＨＢＴの特性図である。図は、所定のベース電流Ｉ_Ｂにおけるコレクタ−エミッタ電圧Ｖ_ＣＥとコレクタ電流ＩｃのＶ−Ｉカーブを示す。

ある所定のベース電流Ｉ_Ｂにおいてコレクタ−エミッタ電圧Ｖ_ＣＥおよびコレクタ電流Ｉｃが正（＋）値を示すトランジスタを順トランジスタといい、負(−)の値を示すトランジスタを逆トランジスタという。

図１（Ｂ）のごとく、本実施形態の対称型ＨＢＴは、順トランジスタ動作時のオン抵抗Ｒｏｎ（＝ΔＶ_ＣＥ／ΔＩ_Ｃ）と逆トランジスタ動作時のオン抵抗Ｒｏｎ’（＝ΔＶ_ＣＥ’／ΔＩ_Ｃ’）がほぼ等しくなるように構成したＨＢＴである。これを実現するために、エミッタ層１４とコレクタ層１２は基本的に同じ構造とする。例えば、エミッタ層１４にＩｎＧａＰ層を使用する場合はコレクタ層１２にもＩｎＧａＰ層を使用する。そして、エミッタ層１４とコレクタ層１２にＩｎＧａＰ層を使用する場合はＧａＡｓ層（サブコレクタ層１１およびエミッタコンタクト層１５）とそれぞれ格子整合させる。また、エミッタ層１４とコレクタ層１２にＡｌＧａＡｓ層を使用する場合はＡｌのモル比率を同じにする。

そして、エミッタ層１４の不純物濃度とコレクタ層１２の不純物濃度をほぼ同等の値に設定する。これにより、通常のＨＢＴに比べベース−コレクタ耐圧が低下するが、スイッチ回路装置ではベース−コレクタ耐圧は７〜８Ｖあれば十分である。

対称型ＨＢＴはコレクタ−エミッタ間電圧を０Ｖのバイアスで動作させることにより、基本的にコレクタ−エミッタ間の消費電流を０Ａにすることができる。

尚、順トランジスタの立ち上がり電圧（逆トランジスタの立ち上がり電圧と同じ）は図１（Ｂ）の如く０Ｖが望ましい。しかし、図１（Ｃ）の如く順トランジスタの立ち上がり電圧が０Ｖでなく、オフセット電圧Ｖ_ＯＦＦを持つ場合がある。この場合、コレクターエミッタ間電圧Ｖ_ＣＥを０Ｖにバイアスしたとき、コレクタ−エミッタ間において若干の消費電流が発生してしまう。

エミッタとコレクタが対称でないＨＢＴにおいてオフセット電圧が発生する原因のひとつにエミッタとコレクタの非対称性がある。しかし、対称型ＨＢＴは、エミッタとコレクタを基本的にほぼ同じ構造とする場合が多い。従って対称型ＨＢＴは対称型でないＨＢＴに比べオフセット電圧は非常に小さい。しかし、小さいながらもオフセット電圧が有る場合がある。原因はベース−エミッタ間、ベース−コレクタ間のヘテロ接合の伝導帯底におけるバンドスパイクである。このバンドスパイクを無くすためには、例えばエミッタおよびコレクタがＡｌ_０．３Ｇａ_０．７Ａｓの場合は、図示は省略するが図１（Ａ）のベース−エミッタ間、ベース−コレクタ間にＧｒａｄｉｎｇ層を挟むと良い。すなわちベース−エミッタ間においてはＧａＡｓからＡｌ_０．３Ｇａ_０．７Ａｓに徐々に変化するｎ型のＡｌ_ＸＧａ_１−ＸＡｓ（Ｘ＝０→０．３）層を配置し、ベース−コレクタ間においては例えばＡｌ_０．３Ｇａ_０．７ＡｓからＧａＡｓに徐々に変化するｎ型のＡｌ_ＸＧａ_１−ＸＡｓ（Ｘ＝０．３→０）層を配置する。また別の手法としてバンドスパイクが発生するヘテロ接合の位置をベース−エミッタ接合、ベース−コレクタ接合の位置からずらすことによりオフセット電圧を小さくできる（不図示）。すなわちエミッタおよびコレクタにおいてべース層と直接接する層として、ＩｎＧａＰ層またはＡｌＧａＡｓ層とベース層との間にｎ型ＧａＡｓ層をそれぞれ配置する。これらの手法によりオフセット電圧をさらに極めて小さくすることができる。

また、オフセット電圧以外の非対称性としてオン抵抗ＲｏｎとＲｏｎ’が多少異なる場合がある。原因は構造上のエミッタ寄生抵抗、コレクタ寄生抵抗の違いである。その場合はエミッタ層１４やコレクタ層１２さらにはエミッタコンタクト層１５やサブコレクタ層１１の不純物濃度や厚みを、オン抵抗ＲｏｎとＲｏｎ’が等しくなるように調整するとよい。

さらにエミッタ層１４とエミッタコンタクト層１５の間やコレクタ層１２とサブコレクタ層１１の間に、ノンドープまたは低濃度（１〜７０Ｅ１５ｃｍ^−３）で数千Åの厚みを持つ、ｎ型の、ＧａＡｓ層、ＩｎＧａＰ層またはＡｌＧａＡｓ層のバラスト抵抗層を挿入して２次破壊に強くしても良い。

本実施形態では上記の対称型ＨＢＴを用い、スイッチ回路装置を構成する。すなわち、サブコレクタ層１１上に形成したメサ構造のエミッタ層１４、ベース層１３及びコレクタ層１２を１つの単位ヘテロ接合バイポーラトランジスタ（単位ＨＢＴ）として、共通のサブコレクタ層１１上に多数個配置する。そしてこれらを櫛状に延在させ、コレクタ電極１６、エミッタ電極１８同士をそれぞれ共通接続する。後に詳述するがベース電極１７については共通接続する場合としない場合がある。そして、コレクタ−エミッタ電圧Ｖ_ＣＥを０Ｖにバイアスし、所定のベース電流を印加したときにコレクタ−エミッタ間が導通し、ベース電流を０としたときにコレクタ−エミッタ間が遮断する回路構成とする。

これによりコレクタ−エミッタ間の消費電流が０Ａのスイッチ回路が実現する。さらに対称型ＨＢＴは順トランジスタ動作時のオン抵抗Ｒｏｎと逆トランジスタ動作時のオン抵抗Ｒｏｎ’がほぼ等しいため、高周波信号の振幅においてコレクタ−エミッタ電圧Ｖ_ＣＥが正の部分と、コレクタ−エミッタ電圧Ｖ_ＣＥが負の部分の切り替え部分において線型性が良いスイッチ回路を得られる。

ＧａＡｓＭＥＳＦＥＴやＨＥＭＴによるスイッチ回路は、ドレイン−ソース間のバイアスが０Ｖのためドレイン−ソース間の消費電流が０Ａで、高周波信号の振幅においてドレイン−ソース電圧Ｖ_ＤＳが正の部分と、ドレイン−ソース電圧Ｖ_ＤＳが負の部分の切り替え部分において線型性が良い。つまり本実施形態のスイッチ回路は、ＧａＡｓＭＥＳＦＥＴやＨＥＭＴのスイッチ回路と同様の長所を有している。さらに、ユニポーラデバイスのＦＥＴよりもバイポーラデバイスのＨＢＴの方が圧倒的にオン抵抗が低く、スイッチ回路を形成する場合、高周波特性が大幅に向上し、チップサイズを大幅に小型化できる。

以下の図２から図１３を参照して具体的に説明する。本実施形態のスイッチ回路装置は、対称型ＨＢＴを有するスイッチング素子と、駆動トランジスタと有し、スイッチング素子のエミッタおよびコレクタをそれぞれ第１ＲＦポートおよび第２ＲＦポートに接続し、駆動トランジスタのドレインを電源端子に接続した構成である。

そして、駆動トランジスタのゲートに制御信号を印加し、駆動トランジスタのソース−ドレイン間を導通させ、駆動トランジスタにより供給される電流によってスイッチング素子を駆動し、第１および第２ＲＦポート間に１つの信号経路を形成するものである。尚、特に断りが無い限り、以下のＨＢＴは全て対称型ＨＢＴとする。また、本実施形態のＨＢＴではエミッタ、コレクタの電気的特性が対称であるので、これらを入れ替えても等価である。

図２は、本発明の第１実施形態として２つのスイッチング素子によりＳＰＤＴ(Ｓｉｎｇｌｅ Ｐｏｌｅ Ｄｏｕｂｌｅ Ｔｈｒｏｗ)スイッチ回路装置を構成した場合を示す。図２（Ａ）はロジック回路を有しない場合であり、図２（Ｂ）はロジック回路を有する場合である。

図２（Ａ）の如く、第１スイッチング素子２１はＨＢＴ１により構成され、第２スイッチング素子２２はＨＢＴ２により構成される。ＨＢＴ１、ＨＢＴ２はそれぞれ図１に示すＨＢＴである。ＨＢＴのオン電圧（ベース−エミッタ間電圧）Ｖ_ＢＥは例えば１．０Ｖである。そして、第１スイッチング素子２１（ＨＢＴ１）、第２スイッチング素子２２（ＨＢＴ２）の、コレクタが共通で第１ＲＦポートに接続する。第１ＲＦポートは、例えば共通入力端子ＩＮである。

また、第１スイッチング素子２１のエミッタ、および第２スイッチング素子２２のエミッタがそれぞれ第２ＲＦポートに接続される。第２ＲＦポートは、例えば第１出力端子ＯＵＴ１と、第２出力端子ＯＵＴ２である。

第１および第２スイッチング素子２１、２２の各ベースが、それぞれ駆動トランジスタを介して、例えば第１制御端子Ｃｔｌ１、第２制御端子Ｃｔｌ２に接続される。

第１駆動トランジスタ２５は第１スイッチング素子２１に、第２駆動トランジスタ２６は第２スイッチング素子２２にそれぞれ対応して設けられ、ソース、ゲート及びドレインを有するＦＥＴである。

第１実施形態の第１および第２駆動トランジスタ２５、２６は、ｎチャネル型のシリコンＭＯＳＦＥＴ（閾値電圧Ｖｔ＝０．６Ｖ：エンハンスメント型）である。すなわち、第１実施形態のスイッチ回路装置は、シリコン基板のチップとＧａＡｓ基板のチップより構成される。以下、シリコン基板とＧａＡｓ基板を用いる回路の場合、図中一点鎖線の内部がＧａＡｓ基板のチップである。

そして第１駆動トランジスタ２５のドレインは電源端子Ｖ_ＤＤに接続し、ソースは第１スイッチング素子２１のベースに接続する。また、第２駆動トランジスタ２６のドレインは電源端子Ｖ_ＤＤに接続し、ソースは第２スイッチング素子２２のベースに接続する。第１および第２駆動トランジスタ２５、２６の各ゲートは、それぞれコントロール抵抗Ｒ１およびＲ２を介して第１制御端子Ｃｔｌ１、第２制御端子Ｃｔｌ２に接続する。コントロール抵抗Ｒ１、Ｒ２は、交流接地となる制御端子Ｃｔｌ１、Ｃｔｌ２の直流電位に対して、ゲートを介して高周波信号が漏出することを防止する目的で配置されている。コントロール抵抗Ｒ１、Ｒ２の抵抗値は５ＫΩ〜１０ＫΩ程度である。

第１制御端子Ｃｔｌ１および第２制御端子Ｃｔｌ２に印加される制御信号が相補信号の場合を説明する。その場合、第１制御端子Ｃｔｌ１の信号がＨレベル（例えば３Ｖ）の時は第２制御端子Ｃｔｌ２の信号がＬレベル（例えば、０Ｖ）になる。そして、Ｈレベルが印加された側の駆動トランジスタが導通し、駆動トランジスタにより供給される電流によって第１スイッチング素子２１または第２スイッチング素子２２のいずれかを駆動する。そして第１ＲＦポートおよび第２ＲＦポート間に１つの信号経路を形成する。

例えば、第１制御端子Ｃｔｌ１にＨレベルの信号が印加されると、第１駆動トランジスタ２５のゲート−ソース間電圧が第１駆動トランジスタ２５の閾値電圧Ｖｔｈを上まわり、さらにＨＢＴ１のベース−エミッタ間電圧がＨＢＴ１のオン電圧Ｖ_ＢＥを上まわるため、第１駆動トランジスタ２５とＨＢＴ１の両方がオンとなる。すなわち第１駆動トランジスタ２５のソース−ドレイン間が導通する。これにより電源端子Ｖ_ＤＤから供給されるベース電流Ｉ_Ｂをベースバイアスとして、ＨＢＴ１が動作する。

このとき、第２制御端子Ｃｔｌ２はＬレベルの信号が印可されるので、第２駆動トランジスタ２６は導通せず、第２スイッチング素子２２（ＨＢＴ２）は動作しない。これにより、共通入力端子ＩＮ−第１出力端子ＯＵＴ１間に１つの信号経路が形成され、例えば共通入力端子ＩＮに入力された高周波アナログ信号が第１出力端子ＯＵＴ１より出力される。

一方第２制御端子Ｃｔｌ２にＨレベルの信号が印可されると、共通入力端子ＩＮ−第２出力端子ＯＵＴ２間に１つの信号経路が形成される。

尚、第１制御端子Ｃｔｌ１および第２制御端子Ｃｔｌ２に印加される制御信号が両方Ｌレベルの場合もある。その場合は、共通入力端子ＩＮ−第１出力端子ＯＵＴ１間および共通入力端子ＩＮ−第２出力端子ＯＵＴ２間のいずれにも信号経路は形成されない。

第１および第２スイッチング素子２１、２２のエミッタおよびコレクタにはバイアスポイントＢＰをそれぞれ接続する。バイアスポイントＢＰは、第１スイッチング素子２１および第２スイッチング素子２２のエミッタおよびコレクタに等しいバイアス電位（例えばＧＮＤ電位）を印加する。これによりベース電流の引き込みが可能となる。

そして、第１および第２スイッチング素子２１、２２のエミッタとバイアスポイントＢＰ間、および第１および第２スイッチング素子２１、２２のコレクタとバイアスポイントＢＰ間にそれぞれ高周波信号の分離素子３０を接続する。分離素子３０は、例えば抵抗値５ＫΩから１０ＫΩの抵抗であり、バイアス電位（ＧＮＤ電位）に対して高周波信号が漏れることを防止する。

更に、同様の理由により、ドレインバイアスを印加する電源端子Ｖ_ＤＤと第１駆動トランジスタ２５間、および電源端子Ｖ_ＤＤと第２駆動トランジスタ２６間にも、高周波信号の分離素子３０を接続する。

以下、図２（Ａ）の回路動作について、説明する。第１スイッチング素子２１であるＨＢＴ１および第２スイッチング素子２２であるＨＢＴ２は、オン電圧（ベース−エミッタ間電圧）Ｖ_ＢＥが例えば１．０Ｖである。また、第１および第２駆動トランジスタ２５、２６のＦＥＴの閾値電圧Ｖｔｈは０．６Ｖである。

つまり、駆動トランジスタに接続する制御端子の電位が、スイッチング素子のエミッタおよびコレクタの電位より、１．６Ｖ（＝１．０Ｖ＋０．６Ｖ）以上高くなった時点で初めて駆動トランジスタとスイッチング素子がオンする。

ここではＨＢＴ１、ＨＢＴ２のエミッタおよびコレクタの電位はバイアスポイントＢＰによりＧＮＤ電位（０Ｖ）が印加されている。そして、オン側の制御端子（例えば第１制御端子Ｃｔｌ１）には３Ｖが印加されるため、第１制御端子Ｃｔｌ１と、ＨＢＴ１のエミッタおよびコレクタの電位との電位差は３Ｖ（＝３Ｖ−０Ｖ）となる。これは、第１駆動トランジスタ（第１駆動ＦＥＴ）２５および第１スイッチング素子２１（ＨＢＴ１）が共にオンする電位（１．６Ｖ）より十分高い。

バイアスポイントＢＰに接続する分離素子３０である抵抗の抵抗値は５〜１０ＫΩ程度である。この抵抗を流れるベース電流によって電圧ドロップが発生するが、それを考慮しても第１制御端子Ｃｔｌ１より印加される電位によって第１駆動ＦＥＴとＨＢＴ１は十分オンし、ＨＢＴ１のエミッタ−コレクタ間が導通する。

一方オフ側は第２スイッチング素子２２（ＨＢＴ２）のエミッタおよびコレクタの電位０Ｖ（ＧＮＤ）に対して、第２駆動トランジスタ（第２駆動ＦＥＴ）２６に接続する第１制御端子Ｃｔｌ２の電位は０Ｖである。第２制御端子Ｃｔｌ２の電位がＨＢＴ２のエミッタおよびコレクタの電位より１．６Ｖ以上高くなった時点で第２駆動ＦＥＴ２６とＨＢＴ２がオンするため、オフ側のＨＢＴ２は１．６Ｖの振幅のパワーに耐えることができる。１．６Ｖの振幅は２０．１ｄＢｍのパワーに対応し、無線ＬＡＮやＢｌｕｅｔｏｏｔｈに用途に十分使用できる。

尚、第１実施形態のように第１および第２駆動トランジスタ２５、２６がシリコン基板を使用する場合、第１および第２スイッチング素子２１、２２であるＨＢＴ１、ＨＢＴ２の各単位ＨＢＴのエミッタ電極、ベース電極、コレクタ電極同士は共通接続される。またここではＲＦポートのＩＮ、ＯＵＴ１、ＯＵＴ２をＧＮＤ電位としている。ＦＥＴをスイッチング素子とするスイッチ回路装置はＲＦポートをＧＮＤ電位にできないため、ＲＦポートに外付けで容量を接続する必要がある。しかし、第１実施形態ではその必要がなく、ＦＥＴをスイッチング素子とするスイッチ回路装置に比べ実装面積を減らすことができる。

図２（Ｂ）は、ロジック回路を接続することにより、制御端子数を２から１に減じたスイッチ回路装置である。

ロジック回路２９はシリコンＣＭＯＳトランジスタのインバータ回路である。すなわち、ｐチャネル型ＭＯＳＦＥＴ２９１のドレインとｎチャネル型ＭＯＳＦＥＴ２９２のドレインを接続点ＣＰにて直列に接続し、接続点ＣＰと例えば第２駆動ＦＥＴ２６のゲートとを、コントロール抵抗Ｒ２を介して接続する。また、ｐチャネル型ＭＯＳＦＥＴ２９１とｎチャネル型ＭＯＳＦＥＴ２９２のゲートを共通で、１つの制御端子Ｃｔｌに接続する。更に、ｐチャネル型ＭＯＳＦＥＴ２９１のソースを電源端子Ｖ_ＤＤに接続し、ｎチャネル型ＭＳＯＦＥＴ２９２のソースをＧＮＤ端子に接続する。尚、他の構成要素は、図２（Ａ）と同様であるので、説明は省略する。

１つの制御端子Ｃｔｌに印加された制御信号は、第１駆動ＦＥＴ２５のゲートおよび第２駆動ＦＥＴ２６のゲートにそれぞれ印加される。例えば、制御端子ＣｔｌがＨレベルのとき、第１駆動トランジスタ２５および第１スイッチング素子２１がオンする。そのときインバータ回路２９のゲートにもＨレベルの信号が印加され、反転されたＬレベルの信号が、第２駆動トランジスタ２６のゲートに印加される。よって、第２駆動トランジスタ２６および第２スイッチング素子２２はオフとなる。従って、共通入力端子ＩＮ−第1出力端子ＯＵＴ１間に１つの信号経路が形成される。

このように、インバータ回路２９を接続することにより、ＳＰＤＴスイッチ回路装置で制御端子数を１つにすることができる。

図３は、第２実施形態を示す。第２実施形態は、高周波信号の分離素子３０として、インダクタを採用する場合である。すなわち、第１および第２スイッチング素子２１、２２のエミッタとバイアスポイントＢＰ間、および第１および第２スイッチング素子２１、２２のコレクタとバイアスポイントＢＰ間に、それぞれインダクタ３０を接続する。また、ドレインバイアスを印加する電源端子Ｖ_ＤＤと第１駆動トランジスタ２５間、および電源端子Ｖ_ＤＤと第２駆動トランジスタ２６間にも、インダクタ３０を接続する。

それ以外の構成要素は、第１実施形態と同様であるので説明は省略する。なお図ではインバータ回路２９を接続し、制御端子数を１としているが、図２（Ａ）の如く、インバータ回路２９を用いない構成でもよい。

第２実施形態では、ＨＢＴ１およびＨＢＴ２のエミッタおよびコレクタにＧＮＤバイアスを印加する時の高周波信号の分離素子３０に、インダクタを使用している。インダクタ３０を流れるベース電流による電圧ドロップは０Ｖである。第１実施形態と同様に、駆動トランジスタのゲート電位が、スイッチング素子のエミッタおよびコレクタの電位より、１．６Ｖ以上高くなった時点で初めて駆動トランジスタとスイッチング素子がオンする。従ってＨレベル（３Ｖ）が印加される側の駆動トランジスタとスイッチング素子（例えば第１駆動トランジスタ（第１駆動ＦＥＴ）２５とＨＢＴ１）は十分オンし、ＨＢＴ１のエミッタ−コレクタ間が導通する。

一方オフ側はＨＢＴ２のエミッタおよびコレクタの電位０Ｖ（ＧＮＤ）に対して、第２駆動ＦＥＴ２６のゲート電位は０Ｖである。第２駆動ＦＥＴ２６のゲート電位がＨＢＴ２のエミッタおよびコレクタの電位より１．６Ｖ以上高くなった時点で第２駆動ＦＥＴ２６とＨＢＴ２がオンする。従ってオフ側は１．６Ｖの振幅のパワーに耐えることができ、無線ＬＡＮやＢｌｕｅｔｏｏｔｈに用途に十分使用できる。

また、図３ではインダクタを、第１および第２駆動ＦＥＴ２５、２６にドレインバイアスを印加する時の高周波信号の分離素子３０にも採用する。つまり、オン側の第１駆動ＦＥＴ２５のドレインに流れる電流による電圧ドロップも０Ｖである。従ってオン側のＨＢＴ１の電流増幅率ｈＦＥが低く、ＨＢＴ１のベースに大きな電流を流す必要がある場合にも十分対応できる。インダクタ３０は基板パターンに作り込むことができ、その場合のコストはほとんどかからない。

尚図において全ての分離素子３０としてインダクタを接続しているが、いずれかが抵抗値５ＫΩ〜１０ＫΩ程度の抵抗であってもよい。

図４は、第３実施形態を示す。図４（Ａ）は回路概要図であり、図４（Ｂ）は図４（Ａ）の実際の接続を示した回路図である。

第３実施形態は、第１実施形態と同様のＳＰＤＴスイッチ回路装置であり、第１および第２駆動トランジスタ２５、２６に化合物半導体のＦＥＴを採用するものである。

例えば、第１および第２駆動トランジスタ２５、２６は、ＧａＡｓＭＥＳＦＥＴ（ピンチオフ電圧Ｖｐ＝０Ｖ：エンハンスメント型）である。

そして第１駆動トランジスタ２５のドレインは電源端子Ｖ_ＤＤに接続し、ソースは第１スイッチング素子２１のベースに接続する。また、第２駆動トランジスタ２６のドレインは電源端子Ｖ_ＤＤに接続し、ソースは第２スイッチング素子２２のベースに接続する。第１および第２駆動トランジスタ２５、２６の各ゲートは、それぞれコントロール抵抗Ｒ１およびＲ２を介して第１制御端子Ｃｔｌ１、第２制御端子Ｃｔｌ２に接続する。コントロール抵抗Ｒ１、Ｒ２は、交流接地となる制御端子Ｃｔｌ１、Ｃｔｌ２の直流電位に対して、ゲートを介して高周波信号が漏出することを防止する目的で配置されている。コントロール抵抗Ｒ１、Ｒ２の抵抗値は５ＫΩ〜１０ＫΩである。他の構成要素については、第１実施形態と同様であるので説明は省略する。

駆動トランジスタを、ＭＥＳＦＥＴで形成すると、第１および第２スイッチング素子２１、２２と、第１および第２駆動トランジスタ２５、２６をすべてＧａＡｓ基板の１チップに集積化できる。第１および第２実施形態の如く、駆動トランジスタをＳｉＭＯＳＦＥＴで形成すると、ＧａＡｓ基板を用いる第１および第２スイッチング素子２１、２２とは別のチップに形成する必要がある。しかし、第３実施形態によれば、ＧａＡｓ基板の１チップに全て集積化できるので、スイッチ回路装置のトータルサイズを低減することができる。

図４（Ａ）の回路動作について説明する。

第１スイッチング素子２１および第２スイッチング素子２２であるＨＢＴ１、ＨＢＴ２のオン電圧（ベース−エミッタ間電圧Ｖ_ＢＥ）は例えば１．６Ｖである。駆動トランジスタであるＦＥＴのピンチオフ電圧Ｖｐは０Ｖである。

つまり、オン側の制御端子（例えば第１制御端子Ｃｔｌ１）の電位がＨＢＴ１のエミッタおよびコレクタの電位より、１．６Ｖ（＝１．６Ｖ＋０Ｖ）以上高くなった時点で、初めて第１駆動トランジスタ（第１駆動ＦＥＴ）２５とＨＢＴ１がオンする。

ここではＨＢＴ１、ＨＢＴ２のエミッタおよびコレクタの電位はＧＮＤ電位（０Ｖ）としている。これによりベース電流の引き込みが可能となる。オン側の第１制御端子Ｃｔｌ１には３Ｖが印加されるため、第１制御端子Ｃｔｌ１と、ＨＢＴ１のエミッタおよびコレクタの電位との電位差は３Ｖ（＝３Ｖ−０Ｖ）となる。これは、第１駆動ＦＥＴ２５およびＨＢＴ１が共にオンする電位（１．６Ｖ）より十分高い。つまり、バイアスポイントＢＰに接続する分離素子３０（抵抗）による電圧ドロップを考慮しても第１制御端子Ｃｔｌ１より印加される電位によって第１駆動ＦＥＴ２５とＨＢＴ１は十分オンし、ＨＢＴ１のエミッタ−コレクタ間が導通する。

一方オフ側は、ＨＢＴ２のエミッタおよびコレクタの電位０Ｖ（ＧＮＤ）に対して、第２制御端子Ｃｔｌ２は０Ｖである。第２制御端子Ｃｔｌ２の電位がＨＢＴ２のエミッタおよびコレクタの電位より１．６Ｖ以上高くなった時点で第２駆動トランジスタ（第２駆動ＦＥＴ）２６とＨＢＴ２がオンするためＯＦＦ側は１．６Ｖの振幅のパワーに耐えることができる。つまり、無線ＬＡＮやＢｌｕｅｔｏｏｔｈに用途に十分使用できる。

ここで、第１および第２駆動ＦＥＴ２５、２６は、ＧａＡｓＭＥＳＦＥＴに限らず、ＧａＡｓ ＪＦＥＴ、またはＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ：高電子移動度トランジスタ）でも適用できる。

図４（Ｂ）は、図４（Ａ）に示した第１スイッチング素子２１と第１駆動トランジスタ２５の実際の接続、および第２スイッチング素子２２と第２駆動トランジスタ２６の実際の接続を示す回路図である。

スイッチング素子を構成するＨＢＴの実際のパターンはコレクタ、ベース、エミッタを櫛状に配置し、駆動トランジスタであるＦＥＴもソース、ドレイン、ゲートを櫛状に配置している。そして、第３実施形態の如く、ＧａＡｓ基板の１チップにスイッチング素子と駆動トランジスタを設ける場合は、ＨＢＴ１のベースと第１駆動トランジスタ（第１駆動ＦＥＴ）のソース、およびＨＢＴ２のベースと第２駆動トランジスタ（第２駆動ＦＥＴ）のソースは、実際はすべて各単位ＨＢＴごとに単位ＦＥＴが対応している。

図４（Ｂ）では、破線丸印がＨＢＴ１、ＨＢＴ２、第１および第２駆動ＦＥＴの各単位を示す。つまり、第３実施形態ではＨＢＴ１（以下ＨＢＴ２も同様）のベースと第１駆動ＦＥＴ２５（以下第２駆動ＦＥＴ２６のＦＥＴも同様）のソースは、各単位ごとに個別に接続されている。すなわち各単位ごとのＨＢＴ１のベース同士は接続されておらず、また第１駆動ＦＥＴ２５においても各単位ごとのソース同士は接続されていない。このような接続方法を採用することにより、１つの単位ＨＢＴに電流が集中して二次降伏によりＨＢＴ１が破壊することを防止できる。

その理由を説明する。ＨＢＴ１のベース−エミッタ間電圧−ベース電流の特性は温度に対して正の係数を持っている。そして、ＨＢＴ１は複数の単位ＨＢＴを並列接続している。このため、ベースバイアスの均一性が崩れて１つの単位ＨＢＴが他の単位ＨＢＴに対してベース−エミッタ間電圧が少し大きく印加される場合がある。するとベース電流、コレクタ電流が微量に増加してこれにより微量の温度上昇が起こる。そして温度が上がると、さらにより多くのベース電流、コレクタ電流を流すという正帰還が始まり最後は破壊に至る。これが二次降伏のプロセスである。

しかし、第３実施形態では、ベースバイアスの印加が不均一となっても、ＨＢＴ１の各単位ＨＢＴ（破線丸印）にベース電流を供給するのは第１駆動ＦＥＴ２５の各単位ＦＥＴ（破線丸印）であり、第１駆動ＦＥＴ２５から供給されるベース電流は一定である。つまり、温度による正帰還が阻害されて、二次降伏のプロセスが開始せず、結果的にＨＢＴ１の二次降伏の発生を防ぐことができる。

本明細書では以下の実施形態において、駆動トランジスタであるＧａＡｓ ＭＥＳＦＥＴとスイッチング素子との接続の記載を簡略化し、図４（Ａ）に示す回路概要図を用いる。しかし実際は、図４（Ｂ）の如く各単位毎にスイッチング素子を構成するＨＢＴのベースと、駆動トランジスタのＦＥＴのソースが接続した回路となっている。

図５を参照して、第４実施形態を説明する。第４実施形態は、第３実施形態の回路にＧａＡｓ基板に集積化できるロジック回路を接続し、制御端子数を１としたものである。

図５（Ａ）は、ロジック回路として抵抗負荷のインバータ回路３１を接続した場合である。すなわち、抵抗負荷３１１と、ＧａＡｓ ＭＥＳＦＥＴ３１２（ピンチオフ電圧Ｖｐ＝０Ｖ：エンハンスメント型）を接続点ＣＰにて直列接続し、接続点ＣＰと、例えば第２駆動トランジスタ２６のゲートとを、コントロール抵抗Ｒ２を介して接続する。また、ＭＥＳＦＥＴ３１２のゲートは、１つの制御端子Ｃｔｌに接続する。

図５（Ｂ）は、ロジック回路としてエンハンスメント型／ディプレッション型ＤＣＦＬ（Ｄｉｒｅｃｔ Ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ）のインバータ回路３１を接続した場合である。すなわち、ディプレッション型ＭＥＳＦＥＴ３１３（ピンチオフ電圧Ｖｐ＝−１Ｖ）のソースおよびゲートと、エンハンスメント型ＭＥＳＦＥＴ３１４（ピンチオフ電圧Ｖｐ＝０Ｖ）のドレインを接続点ＣＰにより直列接続し、接続点ＣＰと、例えば第２駆動トランジスタ２６のゲートをコントロール抵抗Ｒ２を介して接続する。また、エンハンスメント型ＭＥＳＦＥＴ３１４のゲートを、１つの制御端子Ｃｔｌ１に接続する。

図５の何れも、他の構成要素は第３実施形態と同様であるので、説明は省略する。また、ＨＢＴ１と第１駆動トランジスタ２５であるＦＥＴの実際の接続、およびＨＢＴ２と第２駆動トランジスタであるＦＥＴの実際の接続は、図４（Ｂ）と同様である。

そして、インバータ回路３１を接続することにより、制御端子Ｃｔｌに印加された制御信号が第１駆動トランジスタ２５のゲートに印加され、制御信号の相補信号が第２駆動トランジスタ２６のゲートに印加される。すなわちＳＰＤＴスイッチＭＭＩＣで制御端子を１つにできる。

更に、ロジック回路３１も、抵抗及び／又はＭＥＳＦＥＴで形成できる。つまりロジック回路を内蔵したスイッチＭＭＩＣを、ＧａＡｓ基板の１チップに全て集積化することができる。

図６には、第５実施形態を示す。第５実施形態は、ＳＰ３Ｔ（Ｓｉｎｇｌｅ Ｐｏｌｅ Ｔｈｒｅｅ Ｔｈｒｏｗ）スイッチＭＭＩＣである。

ＳＰ３Ｔは、第１スイッチング素子２１、第２スイッチング素子２２、第３スイッチング素子２３からなる。第１スイッチング素子２１、第２スイッチング素子２２、第３スイッチング素子２３は、それぞれＨＢＴを３段直列に接続したＨＢＴ群である。第１スイッチング素子２１の一端のコレクタ、第２スイッチング素子２２の一端のコレクタ、および第３スイッチング素子２３の一端のコレクタが共通入力端子ＩＮに接続する。

第１スイッチング素子２１はＨＢＴ１−１、ＨＢＴ１−２、ＨＢＴ１−３を直列に接続したものである。また、ＨＢＴ１−１、ＨＢＴ１−２、ＨＢＴ１−３にそれぞれ対応する第１駆動トランジスタ２５１、２５２、２５３が設けられる、第１駆動トランジスタ２５１、２５２、２５３はＭＥＳＦＥＴであり、ソースがそれぞれＨＢＴ１−１、ＨＢＴ１−２、ＨＢＴ１−３のベースに接続している。そして、第１駆動トランジスタ２５１、２５２、２５３の各ゲートがそれぞれコントロール抵抗Ｒ１１、Ｒ１２、Ｒ１３を介して第１制御端子Ｃｔｌ１に接続する。

同様に、第２スイッチング素子２２を構成するＨＢＴ２−１、ＨＢＴ２−２、ＨＢＴ２−３のベースは、第２駆動トランジスタ２６１、２６２、２６３のソースとそれぞれ接続し、各ゲートがコントロール抵抗Ｒ２１、Ｒ２２、Ｒ２３を介して第２制御端子Ｃｔｌ２に接続する。

第３スイッチング素子２３を構成するＨＢＴ３−１、ＨＢＴ３−２、ＨＢＴ３−３のベースも第３駆動トランジスタ２７１、２７２、２７３のソースとそれぞれ接続し、各ゲートがコントロール抵抗Ｒ３１、Ｒ３２、Ｒ３３を介して第３制御端子Ｃｔｌ３に接続する。

更に、第１スイッチング素子２１、第２スイッチング素子２２、第３スイッチング素子２３の他端の各エミッタが、それぞれ第１出力端子ＯＵＴ１、第２出力端子ＯＵＴ２、第３出力端子ＯＵＴ３に接続する。

第１、第２および第３制御端子Ｃｔｌ１、Ｃｔｌ２、Ｃｔｌ３に印加される制御信号はいずれか１つがＨレベルでその他がＬレベルの組み合わせとなっているかまたはすべてがＬレベルとなっており、Ｈレベルの信号が印加された駆動トランジスタがオンしてスイッチング素子のベースに電流を供給する。これにより、ベース電流が供給さえたスイッチング素子がオンして１つの信号経路を形成し、共通入力端子ＩＮに入力された高周波アナログ信号をオンしたスイッチング素子に接続された出力端子に伝達するようになっている。抵抗は、交流接地となる制御端子Ｃｔｌ１、Ｃｔｌ２、Ｃｌｔ３の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。また各ＨＢＴのコレクタおよびエミッタとＧＮＤ間の分離素子３０、および各駆動トランジスタのドレインとＶ_ＤＤ間の分離素子３０はすべてインダクタを使用している。

他の構成要素は、第３実施形態と同様であるので説明は省略する。また、駆動トランジスタを構成するＦＥＴは、ＧａＡｓ ＪＦＥＴ、ＨＥＭＴであっても適用できる。また、各ＨＢＴのベースと各ＦＥＴのソースは、実際には図４（Ｂ）に示す接続となっている。

図６のスイッチ回路装置は、ＨＢＴのオン電圧（ベース−エミッタ間電圧）Ｖ_ＢＥが例えば１．６Ｖであり、駆動トランジスタのピンチオフ電圧Ｖｐがすべて０Ｖである。従って、分離素子３０はインダクタであるためインダクタを流れるベース電流による電圧ドロップは０Ｖであり、Ｈレベル（３Ｖ）の信号が印加されたＨＢＴと駆動トランジスタは十分オンし、オン側のスイッチング素子のエミッタ−コレクタ間が導通する。一方オフ側は、１．６Ｖの振幅のパワーに耐えることができる。このとき、ＳＰ３Ｔは３段構成のため、１．６Ｖの振幅は２９．６ｄＢｍのパワーに対応し、ＣＤＭＡ携帯電話用途に十分使用できる。また各ＨＢＴのエミッタ、コレクタ両方をＧＮＤ電位に接続しており、各ＨＢＴのベース電流の引き込みに使用している。尚ＣＤＭＡ携帯電話用スイッチ回路装置などハイパワー用途においてはＨＢＴを駆動するベース電流が大きいため分離素子３０としては、ベース電流が流れることによる電圧ドロップが無いインダクタを使用する。

図７には、第６実施形態を示す。第６実施形態は、ＳＰＳＴ（Ｓｉｎｇｌｅ Ｐｏｌｅ Ｓｉｎｇｌｅ Ｔｈｒｏｗ）スイッチＭＭＩＣである。

ＳＰＳＴは、１つのスイッチング素子３１を有し、スイッチング素子３１の導通及び遮断により１つの信号経路を形成する。スイッチング素子３１は、ここでは１つの対称型ＨＢＴ（オン電圧Ｖ_ＢＥ＝１．６Ｖ）により構成され、スイッチング素子３１のコレクタが第１ＲＦポートである入力端子ＩＮに接続し、スイッチング素子３１のエミッタが第２ＲＦポートである出力端子ＯＵＴに接続する。

スイッチング素子３１のベースが、駆動トランジスタ３２を介して制御端子Ｃｔｌに接続される。駆動トランジスタ３２は、ＧａＡｓ ＭＥＳＦＥＴ（ピンチオフ電圧Ｖｐ＝０Ｖ：エンハンスメント型）である。

そして駆動トランジスタ３２のドレインは電源端子Ｖ_ＤＤに接続し、ソースはスイッチング素子３１のベースに接続する。駆動トランジスタ３２のゲートは、コントロール抵抗Ｒを介して制御端子Ｃｔｌに接続する。コントロール抵抗Ｒは交流接地となる制御端子Ｃｔｌの直流電位に対して、ゲートを介して高周波信号が漏出することを防止する目的で配置されている。

また、スイッチング素子３１のエミッタおよびコレクタにバイアスポイントＢＰをそれぞれ接続する。バイアスポイントＢＰは、スイッチング素子３１のエミッタおよびコレクタに等しいバイアス電位（例えばＧＮＤ電位）を印加する。これによりベース電流の引き込みが可能となる。

スイッチング素子３１のエミッタとバイアスポイントＢＰ間、およびスイッチング素子３１のコレクタとバイアスポイントＢＰ間にそれぞれ高周波信号の分離素子３０を接続する。分離素子３０は、例えば抵抗値５ＫΩから１０ＫΩの抵抗であり、バイアス電位（ＧＮＤ電位）に対して高周波信号が漏れることを防止する。

更に、同様の理由により、ドレインバイアスを印加する電源端子Ｖ_ＤＤと駆動トランジスタ３２間にも、高周波信号の分離素子３０を接続する。

制御端子Ｃｔｌには、Ｈレベル、Ｌレベルの２種の信号が印加される。そして、Ｈレベルが印加されたときに駆動トランジスタ３２が導通し、駆動トランジスタ３２により供給される電流によってスイッチング素子３１を駆動する。そして入力端子ＩＮ−出力端子ＯＵＴ間に１つの信号経路を形成する。

ＨＢＴのオン電圧Ｖ_ＢＥは、例えば１．６Ｖで、駆動トランジスタ（駆動ＦＥＴ）３２のピンチオフ電圧Ｖｐが０Ｖである。つまり制御端子Ｃｔｌの電位がＨＢＴのエミッタおよびコレクタの電位より、１．６Ｖ（＝１．６Ｖ＋０Ｖ）以上高くなった時点で初めて駆動ＦＥＴとＨＢＴがオンする。ここではＨＢＴのエミッタおよびコレクタの電位はＧＮＤ電位（０Ｖ）としている。制御端子ＣｔｌがＨレベルのときには駆動ＦＥＴ３２に３Ｖが印加されるため、制御端子ＣｔｌとＨＢＴのエミッタおよびコレクタ電位の電位差は１．６Ｖより十分高い３Ｖ（＝３Ｖ−０Ｖ）となる。つまり、分離素子３０（抵抗）による電圧ドロップを考慮しても駆動ＦＥＴ３２とＨＢＴは十分オンし、ＨＢＴのエミッタ−コレクタ間が導通する。

一方制御端子ＣｔｌがＬレベルのときＨＢＴのエミッタおよびコレクタの電位０Ｖ（ＧＮＤ）に対して、制御端子Ｃｔｌの電位は０Ｖである。制御端子Ｃｔｌの電位がＨＢＴのエミッタおよびコレクタの電位より１．６Ｖ以上高くなった時点で駆動ＦＥＴ３２とＨＢＴがオンするため、オフ時には１．６Ｖの振幅のパワーに耐えることができる。

図８および図９には、第７実施形態を示す。第７実施形態は、高周波信号の漏れを防止する分流素子を有するＳＰＤＴスイッチＭＭＩＣである。図８は分流素子としてシャントＦＥＴを採用する場合であり、図９は分流素子としてシャントＨＢＴおよびその駆動のトランジスタを採用する場合である。

ＳＰＤＴの第１スイッチング素子２１および第２スイッチング素子２２は第３実施形態と同様である。第１駆動トランジスタ２５および第２駆動トランジスタ２６は、ピンチオフ電圧Ｖｐ＝−１．０Ｖのディプレッション型ＭＥＳＦＥＴである。

そして、第７実施形態では、第１スイッチング素子２１の第２ＲＦポートに接続する分流素子３３、および第２スイッチング素子の第２ＲＦポートに接続する分流素子３４を設ける。

図８の如く、この回路では第１スイッチング素子２１（ＨＢＴ１）および第２スイッチング素子２２（ＨＢＴ２）の第１出力端子ＯＵＴ１および第２出力端子ＯＵＴ２と、接地間に、それぞれシャントＦＥＴ３３、３４を接続する。そして、シャントＦＥＴ３３のゲートは高周波信号漏出防止用の抵抗Ｒ３を介して第２制御端子Ｃｔｌ２に接続し、シャントＦＥＴ３４のゲートは高周波信号漏出防止用の抵抗Ｒ４を介して第１制御端子Ｃｔｌ１に接続する。シャントＦＥＴ３３、３４は例えばピンチオフ電圧Ｖｐ＝０Ｖのエンハンスメント型ＭＥＳＦＥＴである。

つまり、シャントＦＥＴ３３のゲートには第１駆動トランジスタ２５に印加される制御信号の相補信号が印加され、シャントＦＥＴ３４のゲートには第２駆動トランジスタ２６に印加される制御信号の相補信号が印加される。この結果、ＨＢＴ１がオンのときはシャントＦＥＴ３４がＯＮし、ＨＢＴ２およびシャントＦＥＴ３３がオフしている。

そして、共通入力端子ＩＮ−第１出力端子ＯＵＴ１の信号経路が形成される場合に、シャントＦＥＴ３４がオンしているので、第２出力端子ＯＵＴ２への入力信号の漏れは接地された外付けのコンデンサＣを介して接地に逃げ、アイソレーションが向上できる。

また、第１および第２スイッチング素子２１、２２のエミッタおよびコレクタにバイアスポイントＢＰをそれぞれ接続する。バイアスポイントＢＰは、第１スイッチング素子２１および第２スイッチング素子２２のエミッタおよびコレクタに等しいバイアス電位を印加する。ここでは、抵抗分割などにより得られる所定の定電位（例えば１．６Ｖ）をバイアス電位とする。これによりベース電流の引き込みが可能となる。

図は、抵抗分割の場合を示す。バイアス電位は電源端子Ｖ_ＤＤ−接地間を、例えばそれぞれ３．５ＫΩ、４ＫΩの抵抗値を有する抵抗Ｒｂ１、Ｒｂ２で分割し、バイアスポイントＢＰの電位を１．６Ｖに設定する。これ以外にもダイオードを用いてバイアスポイントＢＰの所定の電位を設定する方法等がある。

そして、第１および第２スイッチング素子２１、２２のエミッタとバイアスポイントＢＰ間、および第１および第２スイッチング素子２１、２２のコレクタとバイアスポイントＢＰ間にそれぞれ高周波信号の分離素子３０を接続する。分離素子３０は、例えば抵抗値５ＫΩから１０ＫΩの抵抗であり、バイアス電位（１．６Ｖ）に対して高周波信号が漏れることを防止する。

同様の理由により、ドレインバイアスを印加する電源端子Ｖ_ＤＤと第１駆動ＦＥＴ２５間、および電源端子Ｖ_ＤＤと第２駆動ＦＥＴ２６間にも、高周波信号の分離素子３０を接続する。

図８では、スイッチング素子であるＨＢＴ１、ＨＢＴ２のオン電圧Ｖ_ＢＥが例えば１Ｖで、また、第１および第２駆動ＦＥＴ２５、２６であるＦＥＴのピンチオフ電圧Ｖｐが−１．０Ｖである。つまり制御端子の電位がＨＢＴのエミッタおよびコレクタの電位より、０Ｖ（１Ｖ−１Ｖ）以上高くなった時点で初めて駆動ＦＥＴとＨＢＴがオンする。

ここでは第１および第２ＲＦポートの電位は抵抗分割により１．６Ｖにバイアスされている。オン側の制御端子（例えば第１制御端子Ｃｔｌ１）には３Ｖが印加されるため、第１制御端子Ｃｔｌ１と、ＨＢＴ１のエミッタおよびコレクタの電位との電位差は１．４Ｖ（＝３Ｖ−１．６Ｖ）となり０Ｖより十分高い。つまり分離素子３０（抵抗）による電圧ドロップを考慮しても、第１駆動ＦＥＴ２５とＨＢＴ１は十分オンし、ＨＢＴ１のエミッタ−コレクタ間が導通する。

一方オフ側はＨＢＴ２のエミッタおよびコレクタの電位１．６Ｖに対して、第２制御端子Ｃｔｌ２の電位は０Ｖである。従って第２制御端子Ｃｔｌ２の電位はＨＢＴ２のエミッタおよびコレクタの電位に対して−１．６Ｖとなる。第２制御端子Ｃｔｌ２の電位がＨＢＴ２のエミッタおよびコレクタの電位より０Ｖ以上高くなった時点で第２駆動ＦＥＴ２６とＨＢＴ２がオンする。つまり、オフ側は１．６Ｖの振幅のパワーに耐えることができる。

更に、シャントＦＥＴ３３、３４のピンチオフ電圧Ｖｐは０Ｖである。オン側に接続するシャントＦＥＴ３４のゲートには３Ｖが印加され、シャントＦＥＴ３４のドレインまたはソースの電位は１．６Ｖであるため、その電位差１．４Ｖ（＝３Ｖ−１．６Ｖ）は０Ｖより十分高い。従ってオン側のシャントＦＥＴ３４は十分オンする。

一方オフ側に接続するシャントＦＥＴ３３はシャントＦＥＴ３３のドレインまたはソースの電位１．６Ｖに対して、ゲートの電位は０Ｖである。従ってシャントＦＥＴ３３のゲートの電位はシャントＦＥＴ３３のドレインまたはソースの電位に対して−１．６Ｖとなる。ゲートの電位がドレインまたはソースの電位より０Ｖ以上高くなった時点でシャントＦＥＴ３３がオンするためオフ側のシャントＦＥＴ３３は１．６Ｖの振幅のパワーに耐えることができる。

すなわち上述の如くオフ側のスイッチング素子であるＨＢＴ２に第２駆動ＦＥＴ２６が接続した回路ブロックと同じ振幅のパワーに耐えることができる。この回路はシャントＦＥＴ３３、３４を有するため、シャントＦＥＴを持たないスイッチ回路装置に比べて大幅にアイソレーションを向上させることができる。

尚、ＨＢＴのオン電圧(ベース-エミッタ間電圧)Ｖ_ＢＥ＋駆動ＦＥＴのピンチオフ電圧Ｖｐの値に対応したバイアスポイントＢＰの電位を、抵抗分割などで設定することにより、オン電圧Ｖ_ＢＥやピンチオフ電圧Ｖｐがどのような値であっても自由に所定の特性を実現できる。

図９は、分流素子をシャントＨＢＴとその駆動トランジスタとで構成するものである。つまり、第１スイッチング素子２１の第１出力端子ＯＵＴ１にシャントＨＢＴ３５１のコレクタを接続し、第２スイッチング素子２２の第２出力端子ＯＵＴ２にシャントＨＢＴ３６１のコレクタを接続する。

分流素子３５は、シャントＨＢＴ３５１と駆動トランジスタ３５２とで構成され、ＨＢＴ３５１のベースに駆動トランジスタ（駆動ＦＥＴ）３５２のソースを接続し、駆動ＦＥＴ３５２のドレインを電源端子Ｖ_ＤＤに接続したものである。ＨＢＴ３５１は、オン電圧Ｖ_ＢＥ＝１．６Ｖであり、駆動ＦＥＴ３５２はピンチオフ電圧Ｖｐ＝０Ｖのエンハンスメント型ＭＥＳＦＥＴである。第２スイッチング素子２２に接続する分流素子３６も同様である。

第１および第２スイッチング素子２１、２２の動作については第３実施形態と同様であるので説明は省略し、分流素子３５、３６の動作について説明する。

シャントＨＢＴ３５１、３６１のオン電圧Ｖ_ＢＥも１．６Ｖであり、駆動ＦＥＴ３５２、３６２のピンチオフ電圧Ｖｐも０Ｖである。つまり、第１および第２スイッチング素子２１、２２と、第１および第２駆動トランジスタ２５、２６と全く同様である。従ってオン側、オフ側とも分流素子３５、３６は、スイッチング素子とその駆動トランジスタと電位関係は同じであり、同じ動作状況となる。この回路は分流素子３５、３６を有するため、分流素子がない構成に比べて大幅にアイソレーションを向上させることができる。

尚、分流素子３５の、ＨＢＴ３５１のベースと駆動ＦＥＴ３５２のソースとの接続は、実際には図４（Ｂ）の如く各単位毎に接続されている。分流素子３６も同様である。
図１０には、第８実施形態を示す。第８実施形態は、ＧａＡｓ基板の１チップに集積化したＤＰＤＴ（Ｄｏｕｂｌｅ Ｐｏｌｅ Ｄｏｕｂｌｅ Ｔｈｒｏｗ）スイッチＭＭＩＣである。
ＤＰＤＴは、第１〜第４スイッチング素子２１、２２、２３、２４と、２つの第１ＲＦポートと２つの第２ＲＦポートを有する。第１および第２スイッチング素子２１、２２で構成されるＳＰＤＴスイッチと、第３および第４スイッチング素子２３、２４で構成される他のＳＰＤＴスイッチを、第２ＲＦポートで互いに接続した構成である。

つまり、第１スイッチング素子２１（ＨＢＴ１）のエミッタに第３スイッチング素子（ＨＢＴ３）コレクタを接続し、第２スイッチング素子２２（ＨＢＴ２）のエミッタに第４スイッチング素子（ＨＢＴ４）コレクタが接続する。そして、第１および第２スイッチング素子２１、２２の共通入力端子ＩＮ１と、第３および第４スイッチング素子２３、２４の共通入力端子ＩＮ２を有し、出力端子はそれぞれのＳＰＤＴスイッチに共通で、第１出力端子ＯＵＴ１、第２出力端子ＯＵＴ２を有する。

各スイッチング素子には、第１〜第４駆動トランジスタ２５、２６、２７、２８がそれぞれ接続する。そして、第１制御端子Ｃｔｌ１は第１駆動トランジスタ２５のゲートと第４駆動トランジスタ２８のゲートに接続し、第２制御端子Ｃｔｌ２は第２駆動トランジスタ２６のゲートと第３駆動トランジスタ２７のゲートに接続する。

この回路は、第１制御端子Ｃｔｌ１がＨレベルで第２制御端子Ｃｔｌ２がＬレベルの時、第１スイッチング素子２１と第４スイッチング素子２４が同時にオンする。すなわち、共通入力端子ＩＮ１−第１出力端子ＯＵＴ１間に１つの信号経路が形成される。また同時に共通入力端子ＩＮ２−第２出力端子ＯＵＴ２間に他の信号経路が形成される。

一方、第２制御端子Ｃｔｌ２がＨレベルで第１制御端子Ｃｔｌ１がＬレベルの時、第２スイッチング素子２２と第３スイッチング素子２３が同時にオンする。すなわち、共通入力端子ＩＮ１−第２出力端子ＯＵＴ２間に１つの信号経路が形成される。また同時に共通入力端子ＩＮ２−第１出力端子ＯＵＴ１間に他の信号経路が形成される。

スイッチング素子のＨＢＴ１〜ＨＢＴ４は、オン電圧Ｖ_ＢＥ＝１．６Ｖである。また駆動トランジスタ２５〜２８は、ピンチオフ電圧Ｖｐ＝０Ｖのエンハンスメント型ＭＥＳＦＥＴである。つまり、スイッチＭＭＩＣはＧａＡｓ基板の１チップに集積化することができる。この回路は、第２ＲＦポートを共通として２組のＳＰＤＴスイッチを接続した構成であり、他の構成要素は第３実施形態と同様であるので説明は省略する。

図１１には、第９実施形態を示す。第９実施形態はスイッチング素子として、ＨＢＴとＦＥＴが混在する場合である。

この回路は、ＧａＡｓ基板の１チップに集積化したＳＰＤＴスイッチである。第１スイッチング素子２１がＨＢＴ（オン電圧Ｖ_ＢＥ＝１．０Ｖ）により構成され、第２スイッチング素子２２がＭＥＳＦＥＴ（ピンチオフ電圧Ｖｐ＝０Ｖ：エンハンスメント型）により構成される。

ＨＢＴのコレクタとＦＥＴのドレインが共通入力端子ＩＮに接続し、ＨＢＴのエミッタとＦＥＴのソースがそれぞれ第１出力端子ＯＵＴ１、第２出力端子ＯＵＴ２に接続する。

第１スイッチング素子２１のベースには駆動トランジスタ２５のソースが接続し、駆動トランジスタ２５のドレインは、電源端子Ｖ_ＤＤに接続する。駆動トランジスタ２５はピンチオフ電圧Ｖｐ＝−１．０Ｖでディプレッション型のＭＥＳＦＥＴであり、ゲートはコントロール抵抗Ｒ１を介して第１制御端子に接続する。第２スイッチング素子２２のゲートも、コントロール抵抗Ｒ２を介して第２制御端子Ｃｔｌ２に接続する。

第１スイッチング素子のエミッタおよびコレクタにバイアスポイントＢＰをそれぞれ接続する。バイアスポイントＢＰは、第１スイッチング素子２１のエミッタおよびコレクタに等しいバイアス電位を印加する。バイアス電位は、ここでは第７実施形態と同様の抵抗分割により得る。すなわち、電源端子Ｖ_ＤＤ−接地間を抵抗Ｒｂ１、Ｒｂ２で分割して得られる所定の定電位（例えば１．６Ｖ）をバイアス電位とし、バイアスポイントＢＰに印加する。これによりベース電流の引き込みが可能となる。

また、第２スイッチング素子２２のソースおよびドレインもバイアスポイントＢＰに接続し、バイアス電位を印加する。

そして、第１スイッチング素子２１のエミッタとバイアスポイントＢＰ間、および第１スイッチング素子２１のコレクタとバイアスポイントＢＰ間にそれぞれ高周波信号の分離素子３０を接続する。同様に、第２スイッチング素子２２のドレインとバイアスポイントＢＰ間、および第２スイッチング素子２２のソースとバイアスポイントＢＰ間にそれぞれ高周波信号の分離素子３０を接続する。また、ドレインバイアスを印加する電源端子Ｖ_ＤＤと駆動トランジスタ２５間にも、高周波信号の分離素子３０を接続する。分離素子３０は、例えば抵抗値５ＫΩから１０ＫΩの抵抗であり、バイアス電位に対して高周波信号が漏れることを防止する。

この回路動作を、まず第１スイッチング素子２１について説明する。

第１スイッチング素子２１（ＨＢＴ）のオン電圧Ｖ_ＢＥは１Ｖであり、駆動トランジスタ（駆動ＦＥＴ）２５のピンチオフ電圧Ｖｐは−１．０Ｖである。つまり、制御端子の電位がＨＢＴのエミッタおよびコレクタの電位より、０Ｖ（＝１Ｖ−１Ｖ）以上高くなった時点で初めて駆動ＦＥＴ２５とＨＢＴがオンする。ここではＨＢＴのエミッタおよびコレクタの電位は抵抗分割により１．６Ｖにバイアスされている。

ＨＢＴがオンの場合、すなわちＩＮ−ＯＵＴ１間に信号経路を形成する場合は、第１制御端子Ｃｔｌ１には３Ｖが印加される。このため、ＨＢＴのエミッタおよびコレクタの電位との電位差は１．４Ｖ（＝３Ｖ−１．６）となり０Ｖより十分高い。つまり、バイアスポイントＢＰに接続する分離素子３０（抵抗）による電圧ドロップを考慮しても駆動ＦＥＴ２５とＨＢＴは十分オンし、ＨＢＴのエミッタ−コレクタ間が導通する。

一方ＨＢＴがオフの場合はエミッタおよびコレクタの電位１．６Ｖに対して、第１制御端子Ｃｔｌ１の電位は０Ｖである。従って第１制御端子Ｃｔｌ１の電位はＨＢＴのエミッタおよびコレクタの電位に対して−１．６Ｖとなる。つまり、オフ時には１．６Ｖの振幅のパワーに耐えることができる。

次に、第２スイッチング素子２２について説明する。

第２スイッチング素子２２（ＦＥＴ）のピンチオフ電圧Ｖｐは０Ｖである。第２制御端子Ｃｔｌ２が３ＶのときＦＥＴのゲートには３Ｖが印加される。ＦＥＴのソースおよびドレインの電位は１．６Ｖであり、第２制御端子Ｃｔｌ２とソースおよびドレインの電位差１．４Ｖ（＝３Ｖ−１．６Ｖ）は０Ｖより十分高い。従ってＦＥＴは十分オンする。

一方第２制御端子Ｃｔｌ２が０ＶのときＦＥＴはソースおよびドレインの電位１．６Ｖに対して、ゲートの電位は０Ｖである。従ってゲートの電位はＦＥＴのソースおよびドレインの電位に対して−１．６Ｖとなる。ゲートの電位がＦＥＴのソースおよびドレインの電位より０Ｖ以上高くなった時点でＦＥＴがオンするため、１．６Ｖの振幅のパワーに耐えることができる。すなわち第１スイッチング素子２１と同じ振幅のパワーに耐えることができる。第２スイッチング素子２２のＦＥＴのピンチオフ電圧Ｖｐを例えば−０．８Ｖとしても良い。その場合は０．８Ｖ（１．６Ｖ−０．８Ｖ）の振幅のパワーに耐えることができ、そのパワーとは１４ｄＢｍである。オフ時のとき耐えられるパワーは小さくなるが、ピンチオフ電圧Ｖｐが深い分、オン時のオン抵抗を小さくでき、その分インサーションロスを小さくできる。

ここで、スイッチング素子にＨＢＴとＦＥＴが混在する場合について更に説明する。

例えば、第１スイッチング素子２１であるＨＢＴのオン電圧Ｖ_ＢＥが１Ｖで、駆動トランジスタ（駆動ＦＥＴ）２５のピンチオフ電圧Ｖｐが−１．０Ｖの場合、第１制御端子Ｃｔｌ１の電位がＨＢＴのエミッタおよびコレクタの電位より、０Ｖ以上高くなった時点で駆動ＦＥＴ２５とＨＢＴがオンする。一方第２スイッチング素子２２（ＦＥＴ）のピンチオフ電圧Ｖｐは０Ｖである。従ってＦＥＴのソースおよびドレインの電位よりゲートの電位が０Ｖ以上高くなった時点でＦＥＴがオンする。

すなわち以下の式が成り立つ場合に、スイッチング素子を構成するＨＢＴとＦＥＴは電圧的に同じ動作となる。

スイッチング素子（ＨＢＴ）のオン電圧Ｖ_ＢＥ＋駆動ＦＥＴのピンチオフ電圧Ｖｐ＝スイッチング素子（ＦＥＴ）のピンチオフ電圧Ｖｐ
従って上式が成り立つときはスイッチング素子として、ＨＢＴとＦＥＴを入れ替えても電圧的な動作は全く変わらない。電圧的な動作とはオフ時の動作であり、オフ時に同じパワーに耐えることができることを意味する。

但し、スイッチ回路装置のスイッチング素子にＨＢＴとＦＥＴを混在させるとき、必ずしも上式を成立させる必要はない。オフ時に耐える必要のあるパワーと必要なインサーションロスに応じて、各素子の特性や回路を設計すれば良い。

図１２には、第１０実施形態を示す。第１０実施形態は、１つのスイッチング素子にＨＢＴとＦＥＴが混在する場合である。

図１２は、ＧａＡｓ基板の１チップに２段のＳＰＤＴスイッチを集積化した回路図を示す。第１および第２スイッチング素子２１、２２はそれぞれ、ＨＢＴのエミッタとＭＥＳＦＥＴのドレインを直列に接続して構成される。

すなわち、第１スイッチング素子２１の１段目はＨＢＴ（オン電圧ＶＢＥ＝１．０Ｖ）であり、ベースに第１駆動トランジスタ２５のソースが接続する。第１駆動トランジスタ２５はピンチオフ電圧Ｖｐ＝−１．０Ｖでディプレッション型のＭＥＳＦＥＴである。

第１スイッチング素子２１の２段目はＭＥＳＦＥＴ（ピンチオフ電圧Ｖｐ＝０Ｖ：エンハンスメント型）であり、ゲートが第１制御端子Ｃｔｌ１に接続する。第２スイッチング素子２２は第１スイッチング素子２１と同様である。また他の構成要素については上記に説明したとおりであるので、説明は省略する。

以下は回路動作の説明であり、まず１段目について説明する。

第１および第２スイッチング素子２１、２２の１段目を構成するＨＢＴ１、ＨＢＴ２のオン電圧Ｖ_ＢＥが１Ｖで、第１および第２駆動トランジスタ（第１および第２駆動ＦＥＴ）２５、２６のピンチオフ電圧Ｖｐが−１．０Ｖである。従って制御端子の電位がＨＢＴのエミッタおよびコレクタの電位より、０Ｖ（＝１Ｖ−１Ｖ）以上高くなった時点で初めて駆動ＦＥＴとＨＢＴがオンする。ここではＨＢＴのエミッタおよびコレクタの電位は抵抗分割により１．６Ｖにバイアスされている。これによりベース電流の引き込みが可能となる。

オン側の制御端子（例えば第１制御端子Ｃｔｌ１）には３Ｖが印加されるため、ＨＢＴ１のエミッタおよびコレクタと第１制御端子Ｃｔｌ１との電位差は１．４Ｖ（＝３Ｖ−１．６Ｖ）となり０Ｖより十分高い。従って、ＨＢＴ１のエミッタおよびコレクタとバイアスポイントＢＰ間に接続する分離素子３０（抵抗）による電圧ドロップを考慮しても第１駆動ＦＥＴ２５とＨＢＴ１は十分オンし、ＨＢＴ１のエミッタ−コレクタ間が導通する。

一方オフ側はＨＢＴ２のエミッタおよびコレクタの電位１．６Ｖに対して、第２制御端子Ｃｔｌ２の電位は０Ｖである。従って第２制御端子Ｃｔｌ２の電位はＨＢＴ２のエミッタおよびコレクタの電位に対して−１．６Ｖとなる。従って、オフ側は１．６Ｖの振幅のパワーに耐えることができる。

次に２段目について説明する。第１スイッチング素子２１の２段目を構成するＦＥＴ１のピンチオフ電圧Ｖｐは０Ｖである。第１制御端子Ｃｔｌ１が３ＶのときＦＥＴ１のゲートには３Ｖが印加され、ソースおよびドレインの電位は１．６Ｖとなる。従ってこれらの電位差は１．４Ｖ（＝３Ｖ−１．６）となり０Ｖより十分高い。従ってＦＥＴ１は十分オンする。一方第１制御端子Ｃｔｌ１が０ＶのときＦＥＴ１はソースおよびドレインの電位１．６Ｖに対して、ゲートの電位は０Ｖである。従ってゲートの電位はＦＥＴ１のソースおよびドレインの電位に対して−１．６Ｖとなる。つまり、ＦＥＴ１は１．６Ｖの振幅のパワーに耐えることができる。第２スイッチング素子２２（ＦＥＴ２）側も同様である。

このように、オフ側では１段目、２段目とも振幅１．６Ｖのパワーに耐えることができるため、スイッチ回路としては２６．１ｄＢｍのパワーに耐えることができる。

この場合も、スイッチング素子として、ＨＢＴとＦＥＴを入れ替えても電圧的な動作は全く変わらない。電圧的な動作とはオフ時の動作であり、オフ時に同じパワーに耐えることができることを意味する。

第１および第２スイッチング素子２１、２２を構成するＦＥＴ１、ＦＥＴ２のピンチオフ電圧Ｖｐを０Ｖではなく例えば−０．８Ｖとしても良い。そのオフ時のとき耐えられるパワーは２６ｄＢｍより小さくなるが、ピンチオフ電圧Ｖｐが深い分、オン時のオン抵抗を小さくでき、その分インサーションロスを小さくできる。

尚、上記の実施形態のＧａＡｓ ＭＥＳＦＥＴは全て、ＧａＡｓ ＪＦＥＴまたはＨＥＭＴであっても同様に実施できる。またエンハンスメント型、ディプレッション型のいずれであってもよい。

また、スイッチ回路の種類、分離素子、バイアス電位の印加方法、ロジック回路の有無、駆動トランジスタの基板（ＳｉあるいはＧａＡｓ）、分流素子の有無、スイッチング素子においてＨＢＴとＦＥＴが混在するか否か、の各要素については上記の構成に限らず、各々独立して選択が可能である。

本発明を説明するための（Ａ）断面図、（Ｂ）特性図、（Ｃ）特性図である。 本発明を説明するための回路図である。 本発明を説明するための回路図である。 本発明を説明するための回路図である。 本発明を説明するための回路図である。 本発明を説明するための回路図である。 本発明を説明するための回路図である。 本発明を説明するための回路図である。 本発明を説明するための回路図である。 本発明を説明するための回路図である。 本発明を説明するための回路図である。 本発明を説明するための回路図である。 従来技術を説明するための回路図である。 従来技術を説明するための回路図である。

符号の説明

１０ ＧａＡｓ基板
１１ サブコレクタ層
１２ コレクタ層
１３ ベース層
１４ エミッタ層
１５ エミッタコンタクト層
１６ コレクタ電極
１７ ベース電極
１８ エミッタ電極
２１ 第１スイッチング素子
２２ 第２スイッチング素子
２３ 第３スイッチング素子
２４ 第４スイッチング素子
２５、２５１、２５２、２５３ 第１駆動トランジスタ
２６、２６１、２６２、２６３ 第２駆動トランジスタ
２７、２７１、２７２、２７３ 第３駆動トランジスタ
２８ 第４駆動トランジスタ
２９、３１ ロジック回路
２９１ ｐチャネル型ＭＯＳＦＥＴ
２９２ ｎチャネル型ＭＯＳＦＥＴ
３０ 分離素子
３１ スイッチング素子
３１１ 負荷抵抗
３１２ Ｅ型ＭＥＳＦＥＴ
３１３ Ｄ型ＭＥＳＦＥＴ
３１４ Ｅ型ＭＥＳＦＥＴ
３２ 駆動トランジスタ
３３、３４ 分流素子（シャントＦＥＴ）
３５、３６ 分流素子（シャントＨＢＴ）
３５１、３６１ ＨＢＴ
３５２、３６２ 駆動ＦＥＴ
ＢＰ バイアスポイント
ＣＰ 接続点

Claims (14)

1. ヘテロ接合型バイポーラトランジスタを有するスイッチング素子と、
   ソースを前記スイッチング素子のベースに接続した駆動トランジスタと、
   前記スイッチング素子のコレクタおよびエミッタにそれぞれ接続する第１ＲＦポートおよび第２ＲＦポートと、
   前記駆動トランジスタのドレインに接続する電源端子とを具備し、
   前記駆動トランジスタのゲートに制御信号を印加して前記駆動トランジスタのソース−ドレイン間を導通させ、該駆動トランジスタにより供給される電流によって前記スイッチング素子を駆動し、前記第１および第２ＲＦポート間に１つの信号経路を形成することを特徴とするスイッチ回路装置。
2. 前記スイッチング素子は、エミッタおよびベース間とベースおよびコレクタ間にヘテロ接合を有し、順トランジスタ動作時のオン抵抗値と逆トランジスタ動作時のオン抵抗値が、一つのベース電流値においてほぼ等しいことを特徴とする請求項１に記載のスイッチ回路装置。
3. 前記駆動トランジスタは、ＭＯＳＦＥＴであることを特徴とする請求項１に記載のスイッチ回路装置。
4. 前記駆動トランジスタは、化合物半導体のＦＥＴであることを特徴とする請求項１に記載のスイッチ回路装置。
5. 前記スイッチング素子のエミッタおよびコレクタにバイアスポイントをそれぞれ接続し、前記スイッチング素子のエミッタおよびコレクタに等しいバイアス電位を与えることを特徴とする請求項１に記載のスイッチ回路装置。
6. 前記スイッチング素子のエミッタと前記バイアスポイント間、および前記スイッチング素子のコレクタと前記バイアスポイント間にそれぞれ高周波信号の分離素子を接続することを特徴とする請求項５に記載のスイッチ回路装置。
7. 前記電源端子と前記駆動トランジスタ間に高周波信号の分離素子を接続することを特徴とする請求項１に記載のスイッチ回路装置。
8. 複数の前記駆動トランジスタのゲートにそれぞれ制御端子が接続することを特徴とする請求項１に記載のスイッチ回路装置。
9. 複数の前記駆動トランジスタの各ゲートと、少なくとも１つの制御端子に接続するロジック回路を有し、該１つの制御端子から各ゲートにそれぞれ制御信号を印加することを特徴とする請求項１に記載のスイッチ回路装置。
10. 複数の前記スイッチング素子の、コレクタまたはエミッタを共通で前記第１ＲＦポートに接続し、前記複数のスイッチング素子のエミッタまたはコレクタを複数の前記第２ＲＦポートにそれぞれ接続することを特徴とする請求項１に記載のスイッチ回路装置。
11. 前記複数の第２ＲＦポートに一端が接続し、他端が共通で他の前記第１ＲＦポートに接続する他のスイッチング素子を設け、他の信号経路を形成することを特徴とする請求項１０に記載のスイッチ回路装置。
12. １つの前記スイッチング素子は、複数の前記ヘテロ接合型バイポーラトランジスタを直列に多段接続してなり、それぞれの前記ヘテロ接合型バイポーラトランジスタに前記駆動トランジスタが接続することを特徴とする請求項１に記載のスイッチ回路装置。
13. 前記第２ＲＦポートに接続し、前記１つの信号経路の高周波信号の漏れを遮断する分流素子を設けることを特徴とする請求項１に記載のスイッチ回路装置。
14. 前記第１および第２ＲＦポート間に高周波アナログ信号の信号経路を形成することを特徴とする請求項１に記載のスイッチ回路装置。