JP2006279317A - スイッチ回路装置 - Google Patents

Abstract

【課題】 ＨＢＴは、ＨＥＭＴより低オン抵抗を得ることができる。しかし各単位素子において動作上の微小なアンバランスから二次降伏による破壊を起こすため、信頼性が低い問題があった。
【解決手段】 単位ＨＢＴのベースにバラスト抵抗を接続した単位素子を複数並列接続し、スイッチング素子を構成する。これによりある単位素子において温度上昇によりベース電流、コレクタ電流が増加する正帰還が発生し始めても、増加したベース電流はバラスト抵抗両端の電圧ドロップを増加させ、結果としてベース電流が減少し、コレクタ電流も減少する。従って、ＨＢＴによるスイッチ回路装置において二次降伏による破壊を回避し、信頼性を大幅に向上させることができる。
【選択図】 図２

Description

本発明は、ヘテロ接合型バイポーラトランジスタをスイッチング素子として用いた高周波用途のスイッチ回路装置に関する。

ヘテロ接合型バイポーラトランジスタ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：以下ＨＢＴ）は、通常のホモ接合型バイポーラトランジスタに比べエミッタ効率が高く電流増幅率ｈ_ＦＥが高いためベース濃度を大幅に上げることができ、ベース全体に渡ってトランジスタ動作を均一にできる。その結果ＧａＡｓ ＭＥＳＦＥＴ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ＧａＡｓ ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ ＦＥＴ）、ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）と比較して電流密度が高く低オン抵抗のため、効率性、利得性、歪特性が優れており、チップサイズを小型にできる。

携帯電話等の移動体用通信機器では、ＧＨｚ帯のマイクロ波を使用している場合が多い。そのため、アンテナの送受信信号を受信側回路に接続する場合と送信側回路に接続する場合とを切り替える為の切り替え回路用途等で、高効率、小型の高周波スイッチング素子が不可欠となる。

そこで、図１４のごとく、双方向のヘテロ接合型バイポーラトランジスタをスイッチング素子としてスイッチ回路を構成したものが知られている。

図１４は、ＨＢＴ素子をスイッチング素子として使用した、スイッチ回路の一例を示している。この回路は、エミッタがアンテナＡＮＴに接続される第１のスイッチトランジスタ１２０と、コレクタがアンテナＡＮＴに接続される第２のスイッチトランジスタ１２１とを具備し、第１のスイッチトランジスタ１２０のコレクタが発信用側回路Ｔｘに接続され、第２のスイッチトランジスタ１２１のエミッタが受信側回路Ｒｘに接続され、トランジスタ１２０、１２１の各ベースが抵抗１２２を介して発信用制御端子ＣｔｒｌＴｘと受信用制御端子ＣｔｒｌＲｘに各々接続された構成を具備している。受信用制御端子ＣｔｒｌＲｘの信号と発信用制御端子ＣｔｒｌＴｘの信号とは互いに相補の信号であり、受信用制御端子ＣｔｒｌＲｘがＨレベル（例えば３Ｖ）の時は発信用制御端子ＣｔｒｌＴｘがＬレベル（例えば、０Ｖ）になる。今、受信用制御端子ＣｔｒｌＲｘがＨレベルである時、第２のスイッチトランジスタ１２１がオン、第１のスイッチトランジスタ１２０がオフとなり、アンテナＡＮＴで受信した高周波信号を受信側回路Ｒｘに接続する。他方、送信用制御端子ＣｔｒｌＴｘがＨレベルである時、第１のスイッチトランジスタ１２０がオン、第２のスイッチトランジスタ１２１がオフとなり、送信側回路ＴｘからアンテナＡＮＴに高周波信号を接続する。
特開２０００−２６０７８２号公報

ＨＢＴは、エミッタ効率が高く電流増幅率ｈ_ＦＥが高いためベース濃度を大幅に上げることができる。つまり、ベース全体に渡ってトランジスタ動作を均一化でき、ＨＥＭＴより低オン抵抗を得ることができる。しかし、ＨＢＴでは一般的にエミッタ、ベース、コレクタを櫛状に形成し、複数のバイポーラトランジスタ（単位ＨＢＴ）を並列接続している。このため、ベースバイアスを各単位ＨＢＴに対して完全には均一に印加できず、ある１つの単位ＨＢＴでコレクタ電流Ｉ_Ｃが微量に増加すると微小な温度上昇が発生してしまう。ＨＢＴのベース電圧―ベース電流特性は温度に対して正の特性を持っているため、その温度上昇した単位ＨＢＴにおいて正帰還が起こり結果として非常に大きなコレクタ電流Ｉ_Ｃが流れ、最後は二次降伏に至る。つまり各単位ＨＢＴにおいて動作上の微小なアンバランスから二次降伏による破壊を起こすため、信頼性が低い問題があった。

本発明は上述した諸々の事情に鑑み成されたもので、ヘテロ接合型バイポーラトランジスタのベースにバラスト抵抗を接続した単位素子と、並列接続された前記単位素子を有するスイッチング素子と、前記スイッチング素子のコレクタおよびエミッタにそれぞれ接続する第１ＲＦポートおよび第２ＲＦポートと、を具備し、前記スイッチング素子のベースに印加される制御信号により前記第１および第２ＲＦポート間に信号経路を形成することにより解決するものである。

本実施形態によれば、単位ＨＢＴのベースにバラスト抵抗を接続した単位素子を複数並列接続し、スイッチング素子を構成する。これによりある単位素子において温度上昇によりベース電流、コレクタ電流が増加する正帰還が発生し始めても、増加したベース電流はバラスト抵抗両端の電圧ドロップを増加させる。この結果ベース電流が減少し、コレクタ電流も減少する。従って、ＨＢＴによるスイッチ回路装置において二次降伏による破壊を回避し、信頼性を大幅に向上させることができる。またベースに高周波信号が入力されることはないためベースにバラスト抵抗を接続しても、直接的にはスイッチ回路装置の高周波特性には影響しない。

以下に図１から図１３を用いて、本発明の実施の形態を詳細に説明する。

まず、図１を参照し、本実施形態で用いる順方向と逆方向の双方向に対称に動作可能な対称型ＨＢＴについて説明する。図１（Ａ）は対称型ＨＢＴの一例を示す断面図であり、図１（Ｂ）（Ｃ）は、対称型ＨＢＴの特性図である。

ＨＢＴは、エミッタ／ベース接合に、ＡｌＧａＡｓ又はＩｎＧａＰ／ＧａＡｓ等の異材質の接合を用いることにより、エミッタのバンドギャップがベースのバンドギャップより大きいことからエミッタ効率が高く取れる分ベース濃度を大幅に上げることができる。その結果、電流密度を大幅に上げることができ、ＨＥＭＴと比較して低いオン抵抗が容易に得られる素子である。

図１（Ａ）を参照して、半絶縁性のＧａＡｓ基板１０上にｎ＋ＧａＡｓのサブコレクタ層１１が形成され、サブコレクタ層１１上にｎ型ＩｎＧａＰのコレクタ層１２、ｐ型ＧａＡｓのベース層１３、ｎ型ＩｎＧａＰのエミッタ層１４、ｎ＋ＧａＡｓのエミッタコンタクト層１５等がメサ型に積層されて構成されている。

サブコレクタ層１１は、基板１０上にエピタキシャル成長法によって形成され、３〜６Ｅ１８ｃｍ^−３の比較的高不純物濃度にシリコン（Ｓｉ）ドープされたｎ型のＧａＡｓ層である。その膜厚は数千Åである。コレクタ層１２は、サブコレクタ層１１の一部領域上に形成され、シリコンドープによって１〜５Ｅ１７ｃｍ^−３程度に不純物濃度にドープされたｎ型のＩｎＧａＰ層である。膜厚は１０００〜５０００Åである。ベース層１３は、コレクタ層１２の上に形成され、カーボン（Ｃ）ドープによって１〜５０Ｅ１８ｃｍ^−３程度の不純物濃度にドープされたｐ型のＧａＡｓ層である。膜厚は数百〜２０００Åである。エミッタ層１４は、ベース層１３の一部領域上に形成され、シリコンドープによって１〜５Ｅ１７ｃｍ^−３程度の不純物濃度にドープされたｎ型のＩｎＧａＰ層である。膜厚は１０００〜５０００Åである。エミッタコンタクト層１５は、エミッタ層１４の上に形成され、シリコンドープによって３〜６Ｅ１８ｃｍ^−３程度の不純物濃度にドープされたｎ＋ＧａＡｓ層で、膜厚は数千Åである。尚、コレクタ層１２およびエミッタ層１４はＩｎＧａＰ層に代えてＡｌＧａＡｓ層であってもよい。

サブコレクタ層１１の表面には、コレクタ層１２を挟む位置に、ＡｕＧｅ／Ｎｉ／Ａｕ層からなるコレクタ電極１６が配置される。ベース層１３の表面には、エミッタ層１４を挟む位置に、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ層からなるベース電極１７が配置される。エミッタコンタクト層１５の上部にはＡｕＧｅ／Ｎｉ／Ａｕ層からなるエミッタ電極１８が配置される。

本実施形態のＨＢＴは、エミッタ層１４とベース層１３とで、ＩｎＧａＰ／ＧａＡｓへテロ接合を形成しているのに加え、コレクタ層１２とベース層１３とでもＩｎＧａＰ／ＧａＡｓへテロ接合を形成している。そして、エミッタ層１４をエミッタとして動作する順方向のトランジスタ動作時（以下順トランジスタ動作時）と、エミッタ層１４をコレクタとして動作する逆方向のトランジスタ動作時（以下逆トランジスタ動作時）とで、トランジスタ特性がほぼ同じ特性となるように構造上の各パラメータを制御し、コレクターエミッタ間電圧を０Ｖ、コレクターエミッタ間電流を０Ａ付近のバイアスで動作させる。本明細書では、このようにベースを基準としてエミッタとコレクタが対称なＨＢＴを対称型ＨＢＴと称する。
図１（Ｂ）（Ｃ）は、対称型ＨＢＴの特性図である。図は、所定のベース電流Ｉ_Ｂにおけるコレクタ−エミッタ電圧Ｖ_ＣＥとコレクタ電流ＩｃのＶ−Ｉカーブを示す。

ある所定のベース電流Ｉ_Ｂにおいてコレクタ−エミッタ電圧Ｖ_ＣＥおよびコレクタ電流Ｉｃが正（＋）値を示すトランジスタを順トランジスタといい、負(−)の値を示すトランジスタを逆トランジスタという。

図１（Ｂ）のごとく、本実施形態の対称型ＨＢＴは、順トランジスタ動作時のオン抵抗Ｒｏｎ（＝ΔＶ_ＣＥ／ΔＩ_Ｃ）と逆トランジスタ動作時のオン抵抗Ｒｏｎ’（＝ΔＶ_ＣＥ’／ΔＩ_Ｃ’）がほぼ等しくなるように構成したＨＢＴである。これを実現するために、エミッタ層１４とコレクタ層１２は基本的に同じ構造とする。例えば、エミッタ層１４にＩｎＧａＰ層を使用する場合はコレクタ層１２にもＩｎＧａＰ層を使用する。そして、エミッタ層１４とコレクタ層１２にＩｎＧａＰ層を使用する場合はＧａＡｓ層（サブコレクタ層１１、ベース層１３、およびエミッタコンタクト層１５）とそれぞれ格子整合させる。また、エミッタ層１４とコレクタ層１２にＡｌＧａＡｓ層を使用する場合はＡｌのモル比率を同じにする。

そして、エミッタ層１４の不純物濃度とコレクタ層１２の不純物濃度をほぼ同等の値に設定する。これにより、通常のＨＢＴに比べベース−コレクタ耐圧が低下するが、スイッチ回路装置ではベース−コレクタ耐圧は７〜８Ｖあれば十分である。

対称型ＨＢＴはコレクタ−エミッタ間電圧を０Ｖのバイアスで動作させることにより、基本的にコレクタ−エミッタ間の消費電流を０Ａにすることができる。

尚、順トランジスタの立ち上がり電圧（逆トランジスタの立ち上がり電圧と同じ）は図１（Ｂ）の如く０Ｖが望ましい。しかし、図１（Ｃ）の如く順トランジスタの立ち上がり電圧が０Ｖでなく、オフセット電圧Ｖ_ＯＦＦを持つ場合がある。この場合、コレクターエミッタ間電圧Ｖ_ＣＥを０Ｖにバイアスしたとき、コレクタ−エミッタ間において若干の消費電流が発生してしまう。

エミッタとコレクタが対称でないＨＢＴにおいてオフセット電圧が発生する原因のひとつにエミッタとコレクタの非対称性がある。しかし、対称型ＨＢＴは、エミッタとコレクタを基本的にほぼ同じ構造とする場合が多い。従って対称型ＨＢＴは対称型でないＨＢＴに比べオフセット電圧は非常に小さい。しかし、小さいながらもオフセット電圧が有る場合がある。原因の１つはベース−エミッタ間、ベース−コレクタ間のヘテロ接合の伝導帯底におけるバンドスパイクである。このバンドスパイクを無くすためには、例えばエミッタおよびコレクタがＡｌ_０．３Ｇａ_０．７Ａｓの場合は、図示は省略するが図１（Ａ）のベース−エミッタ間、ベース−コレクタ間にＧｒａｄｉｎｇ層を挟むと良い。すなわちベース−エミッタ間においてはＧａＡｓからＡｌ_０．３Ｇａ_０．７Ａｓに徐々に変化するｎ型のＡｌ_ＸＧａ_１−ＸＡｓ（Ｘ＝０→０．３）層を配置し、ベース−コレクタ間においては例えばＡｌ_０．３Ｇａ_０．７ＡｓからＧａＡｓに徐々に変化するｎ型のＡｌ_ＸＧａ_１−ＸＡｓ（Ｘ＝０．３→０）層を配置する。また別の手法としてバンドスパイクが発生するヘテロ接合の位置をベース−エミッタ接合、ベース−コレクタ接合の位置からずらすことによりオフセット電圧を小さくできる（不図示）。すなわちエミッタおよびコレクタにおいてべース層と直接接する層として、ＩｎＧａＰ層またはＡｌＧａＡｓ層とベース層との間にｎ型ＧａＡｓ層をそれぞれ配置する。これらの手法によりオフセット電圧をさらに極めて小さくすることができる。

また、オフセット電圧以外の非対称性としてオン抵抗ＲｏｎとＲｏｎ’が多少異なる場合がある。原因は構造上のエミッタ寄生抵抗、コレクタ寄生抵抗の違いである。その場合はエミッタ層１４やコレクタ層１２さらにはエミッタコンタクト層１５やサブコレクタ層１１の不純物濃度や厚みを、オン抵抗ＲｏｎとＲｏｎ’が等しくなるように調整するとよい。

さらにエミッタ層１４とエミッタコンタクト層１５の間やコレクタ層１２とサブコレクタ層１１の間に、バラスト抵抗層を挿入して二次破壊に強くしても良い。バラスト抵抗層は、ノンドープまたは低濃度（１〜７０Ｅ１５ｃｍ^−３）で数千Åの厚みを持つ、ｎ型のＧａＡｓ層、ＩｎＧａＰ層またはＡｌＧａＡｓ層である。

本実施形態では上記の対称型ＨＢＴを用い、スイッチ回路装置を構成する。すなわち、サブコレクタ層１１上に形成したメサ構造のエミッタ層１４、ベース層１３及びコレクタ層１２を１つの単位トランジスタとして、共通のサブコレクタ層１１上に多数個配置する。そしてこれらを櫛状に延在させ、コレクタ電極１６、エミッタ電極１８同士をそれぞれ共通接続する。後に詳述するがベース電極１７についてはベースバラスト抵抗を介して共通接続する。そして、コレクタ−エミッタ電圧Ｖ_ＣＥを０Ｖにバイアスし、所定のベース電流を印加したときにコレクタ−エミッタ間が導通し、ベース電流を０としたときにコレクタ−エミッタ間が遮断する回路構成とする。

これによりコレクタ−エミッタ間の消費電流が０Ａのスイッチ回路が実現する。さらに対称型ＨＢＴは順トランジスタ動作時のオン抵抗Ｒｏｎと逆トランジスタ動作時のオン抵抗Ｒｏｎ’がほぼ等しいため、高周波信号の振幅においてコレクタ−エミッタ電圧Ｖ_ＣＥが正の部分と、コレクタ−エミッタ電圧Ｖ_ＣＥが負の部分の切り替え部分において線型性が良いスイッチ回路を得られる。

ＧａＡｓＭＥＳＦＥＴやＨＥＭＴによるスイッチ回路は、ドレイン−ソース間のバイアスが０Ｖのためドレイン−ソース間の消費電流が０Ａで、高周波信号の振幅においてドレイン−ソース電圧Ｖ_ＤＳが正の部分と、ドレイン−ソース電圧Ｖ_ＤＳが負の部分の切り替え部分において線型性が良い。つまり本実施形態のスイッチ回路は、ＧａＡｓＭＥＳＦＥＴやＨＥＭＴのスイッチ回路と同様の長所を有している。さらに、ユニポーラデバイスのＦＥＴよりもバイポーラデバイスのＨＢＴの方が圧倒的にオン抵抗が低く、スイッチ回路を形成する場合、高周波特性が大幅に向上し、チップサイズを大幅に小型化できる。

以下の図２から図１２を参照して具体的に説明する。本実施形態のスイッチ回路装置は、対称型ＨＢＴを有するスイッチング素子の、エミッタおよびコレクタをそれぞれ第１ＲＦポートおよび第２ＲＦポートに接続し、ベースをバラスト抵抗を介して制御端子に接続した構成である。

スイッチング素子は、複数の単位素子を櫛状に並列に共通接続したものである。また単位素子は、最小の要素で構成されるＨＢＴのベースに、バラスト抵抗を接続したものである。尚、以下のＨＢＴは全て対称型ＨＢＴとする。また、本実施形態のＨＢＴではエミッタ、コレクタの電気的特性が対称であるので、これらを入れ替えても等価である。

図２は、本発明の第１実施形態として２つのスイッチング素子によりＳＰＤＴ(Ｓｉｎｇｌｅ Ｐｏｌｅ Ｄｏｕｂｌｅ Ｔｈｒｏｗ)スイッチＭＭＩＣを構成した場合を示す。第１実施形態は、ＧａＡｓ基板にスイッチＭＭＩＣを形成し、シリコン（Ｓｉ）基板のＣＭＯＳによりロジック回路を構成した場合を示す。

図２（Ａ）の如く、第１スイッチング素子ＳＷ１は、複数の単位素子１００が並列接続する。各単位素子１００は、図１（Ａ）に示す最小の要素で構成されるＨＢＴ（以下単位ＨＢＴと称する）１０１のベースにバラスト抵抗１０２を接続したものである。バラスト抵抗１０２の抵抗値は数百〜数ＫΩ程度である。

一般に、ＨＢＴは増幅回路や局部発振回路に使用される場合がほとんどである。ＨＢＴを使用した増幅回路や局部発振回路においてはベースに高周波信号が入力されるため、ベースにバラスト抵抗を接続すると高周波特性が劣化する。しかしスイッチ回路にＨＢＴを使用する場合においては、ベースに高周波信号が入力されることがないため、ベースにバラスト抵抗を接続しても、直接的にはスイッチ回路装置の高周波特性には影響しない。

バラスト抵抗１０２の両端の内、単位ＨＢＴ１０１のベース側の端と反対側の端を単位素子１００のベースとする。バラスト抵抗１０２は単位素子１００毎に機能させて単位素子１００の二次降伏を防ぐ必要がある。このため、単位ＨＢＴ１０１を並列接続して第１スイッチング素子ＳＷ１を形成する場合、単位ＨＢＴ１０１のベースは共通接続せず、単位素子１００のベースを共通接続する。

単位素子１００のコレクタおよびエミッタは、それぞれ単位ＨＢＴ１０１のコレクタおよびエミッタである。

また、第１スイッチング素子ＳＷ１のコレクタ、ベースおよびエミッタはそれぞれ単位素子１００のコレクタ、ベースおよびエミッタを共通接続したものである。各単位ＨＢＴ１０１のエミッタおよびコレクタには等しい電位のバイアスポイントＢＰが接続され、所定のベース−エミッタ間電圧バイアスおよびベース−コレクタ間電圧バイアスを与えると共に、ベース電流の引き込みを行っている。尚、第２スイッチング素子ＳＷ２も複数の単位素子１００が並列接続して構成される。

第１スイッチング素子ＳＷ１、第２スイッチング素子ＳＷ２を構成する各単位素子１００のコレクタが共通で、第１ＲＦポートに接続する。第１ＲＦポートは、共通入力端子ＩＮである。

また、第１スイッチング素子ＳＷ１を構成する各単位素子１００のエミッタ、および第２スイッチング素子ＳＷ２を構成する各単位素子１００のエミッタがそれぞれ第２ＲＦポートに接続される。第２ＲＦポートは、第１出力端子ＯＵＴ１と、第２出力端子ＯＵＴ２である。

第１および第２スイッチング素子ＳＷ１、ＳＷ２を構成する各単位素子１００のベースは、ロジック回路が無い場合、それぞれ分離素子３０を介して第１制御端子Ｃｔｌ１および第２制御端子Ｃｔｌ２に接続する。分離素子３０は抵抗であり、交流接地となる制御端子Ｃｔｌ１およびＣｔｌ２の直流電位に対して、ベースを介して高周波信号が漏出することを防止する目的で配置されている。分離素子３０の抵抗値は５ＫΩ〜１０ＫΩ程度である。

すなわちロジック回路が無い場合、第１および第２の制御端子として２つの制御端子が必要となる。しかしＳＰＤＴの場合、制御端子には相補信号を印加すればよい場合がほとんどである。つまり、第１実施形態ではインバータ回路２９を用いることにより、１つの制御端子で第１および第２スイッチング素子ＳＷ１、ＳＷ２を制御することができる。

ロジック回路２９はシリコンＣＭＯＳトランジスタのインバータ回路である。すなわち、ｐチャネル型ＭＯＳＦＥＴ２９１のドレインとｎチャネル型ＭＯＳＦＥＴ２９２のドレインを接続点ＣＰにて直列に接続し、接続点ＣＰと、例えば第２スイッチング素子ＳＷ２を構成する単位素子１００のベースとを、分離素子３０を介して接続する。また、ｐチャネル型ＭＯＳＦＥＴ２９１とｎチャネル型ＭＯＳＦＥＴ２９２のゲートを共通で、１つの制御端子Ｃｔｌに接続する。更に、ｐチャネル型ＭＯＳＦＥＴ２９１のソースを電源端子Ｖ_ＤＤに接続し、ｎチャネル型ＭＯＳＦＥＴ２９２のソースをＧＮＤ端子に接続する。

１つの制御端子Ｃｔｌに印加された制御信号は、第１スイッチング素子ＳＷ１を構成する各単位素子１００のベースおよび第２スイッチング素子ＳＷ２を構成する各単位素子１００のベースにそれぞれ印加される。例えば、制御端子ＣｔｌがＨレベルのとき、第１スイッチング素子ＳＷ１がオンする。そのときインバータ回路２９のゲートにもＨレベルの信号が印加され、反転されたＬレベルの信号が、第２スイッチング素子ＳＷ２のベースに印加される。よって、第２スイッチング素子ＳＷ２はオフとなる。従って、共通入力端子ＩＮ−第1出力端子ＯＵＴ１間に１つの信号経路が形成され、共通入力端子ＩＮに入力された高周波アナログ信号が第１出力端子ＯＵＴ１より出力される。

このように、インバータ回路２９を接続することにより、ＳＰＤＴスイッチ回路装置で制御端子数を１つにすることができる。

第１および第２スイッチング素子ＳＷ１、ＳＷ２のエミッタおよびコレクタにはバイアスポイントＢＰをそれぞれ接続する。バイアスポイントＢＰは、第１スイッチング素子ＳＷ１および第２スイッチング素子ＳＷ２のエミッタおよびコレクタに等しいバイアス電位（例えばＧＮＤ電位）を印加する。

そして、第１および第２スイッチング素子ＳＷ１、ＳＷ２のエミッタとバイアスポイントＢＰ間、および第１および第２スイッチング素子ＳＷ１、ＳＷ２のコレクタとバイアスポイントＢＰ間にそれぞれ高周波信号の分離素子３０を接続する。分離素子３０は、例えば抵抗値５ＫΩから１０ＫΩの抵抗であり、バイアス電位（ＧＮＤ電位）に対して高周波信号が漏れることを防止する。

以下、図２（Ａ）の回路動作について、説明する。単位ＨＢＴ１０１のオン電圧（ベース−エミッタ間電圧）Ｖ_ＢＥは例えば１．６Ｖとする。単位ＨＢＴ１０１は、ベースの電位がエミッタおよびコレクタの電位より、１．６Ｖ以上高くなった時点でオンする。ここでは単位ＨＢＴ１０１のエミッタおよびコレクタの電位はＧＮＤ電位（０Ｖ）としている。

制御端子Ｃｔｌに３Ｖが印加されると、オン側のスイッチング素子（例えば第１スイッチング素子ＳＷ１）では、制御端子Ｃｔｌと、単位ＨＢＴ１０１のエミッタおよびコレクタの電位との電位差は３Ｖ（＝３Ｖ−０Ｖ）となる。これは、第１スイッチング素子ＳＷ１の単位ＨＢＴ１０１がオンする電位（１．６Ｖ）より十分高い。

バイアスポイントＢＰに接続する分離素子３０である抵抗の抵抗値は５〜１０ＫΩ程度である。この抵抗を流れるベース電流によって電圧ドロップが発生するが、それを考慮しても制御端子Ｃｔｌより印加される電位によって第１スイッチング素子ＳＷ１の単位ＨＢＴ１０１は十分オンし、エミッタ−コレクタ間が導通する。

一方オフ側（第２スイッチング素子ＳＷ２）は単位ＨＢＴ１０１のエミッタおよびコレクタの電位０Ｖ（ＧＮＤ）に対して、ベースの電位は０Ｖである。制御端子Ｃｔｌの電位が単位ＨＢＴ１０１のエミッタおよびコレクタの電位より１．６Ｖ以上高くなった時点で第２スイッチング素子ＳＷ２の単位ＨＢＴ１０１がオンするため、オフ側の単位ＨＢＴ１０１は１．６Ｖの振幅のパワーに耐えることができる。１．６Ｖの振幅は２０．１ｄＢｍのパワーに対応し、無線ＬＡＮやＢｌｕｅｔｏｏｔｈに用途に十分使用できる。

またここではＲＦポートである共通入力端子ＩＮ、第１出力端子ＯＵＴ１、第２出力端子ＯＵＴ２をＧＮＤ電位としている。ＦＥＴをスイッチング素子とするスイッチ回路装置はＲＦポートがＧＮＤ電位にできないため、ＲＦポートに外付けで容量を接続する必要がある。しかし、第１実施形態ではその必要がなく、ＦＥＴをスイッチング素子とするスイッチ回路装置に比べ実装面積を減らすことができる。

一般に、ＨＢＴはＨＥＭＴに比べ潜在的に非常に高い電流密度を得られ、非常に低いオン抵抗Ｒｏｎを得ることができる。しかしＨＢＴは温度による正帰還作用により電流が１つの単位ＨＢＴに集中して二次降伏により破壊するという問題をはらんでいる。すなわちＨＢＴのベース−エミッタ間電圧−ベース電流の特性は温度に対して正の係数を持つ。このため、何らかの設計上の不均一要因により、単位ＨＢＴ１０１素子が他の単位ＨＢＴ１０１に対してベース−エミッタ間電圧バイアスが少し大きく印加される場合がある。その結果ベース電流、コレクタ電流が多く流れ、温度が上がってさらに多くのベース電流、コレクタ電流が流れ、最後に破壊に至る。これが通常の二次降伏のプロセスである。このため、実際のところ十分に電流密度を上げることができない。

しかし、本実施形態の単位素子１００は二次降伏のプロセスが実際に開始されることはない。単位素子１００は、単位ＨＢＴ１０１にバラスト抵抗１０２を接続した構成である。これによりある単位素子１００において温度上昇によりベース電流、コレクタ電流が増加する正帰還が発生し始めても、増加したベース電流はバラスト抵抗両端の電圧ドロップを増加させる。その結果ベース電流が減少し、コレクタ電流も減少する。従って、単位ＨＢＴ１０１の発熱は単位ＨＢＴ１０１のコレクタ電流を低減させ、逆に単位ＨＢＴ１０１が冷却する方向となる。つまり、結果として二次降伏の発生を防ぐことができる。またベースは高周波信号が入出力されることはないためベースにバラスト抵抗を接続しても、直接的にはスイッチ回路装置の高周波特性には影響しない。

つまり、本実施形態によればＨＢＴにより構成されるスイッチ回路装置であっても二次降伏の発生を防ぐことができるため、従来よりＨＢＴの電流密度を大幅に上げることができる。その結果、第１および第２スイッチング素子ＳＷ１、ＳＷ２のオン抵抗Ｒｏｎを非常に小さくすることができ、スイッチＭＭＩＣのインサーションロスを非常に小さくできる。

スイッチＭＭＩＣに一般的に使用されているＨＥＭＴはユニポーラデバイスであるのに比べＨＢＴはバイポーラデバイスであるため、圧倒的に電流密度を上げることができ、オン抵抗Ｒｏｎを非常に小さくできる。また単位ＨＢＴ１０１は対称型ＨＢＴであるため、コレクタ−エミッタ間消費電流を０とするため省エネルギー動作が可能となる。理由はＨＥＭＴでドレイン−ソース間電圧を０Ｖにバイアスするのと同様に対称型ＨＢＴ１０１でコレクタ−エミッタ間電圧を０Ｖにバイアスできるからである。

図２（Ｂ）は、分離素子３０としてインダクタを採用した第２実施形態としてのスイッチＭＭＩＣである。他の構成要素は、図２（Ａ）に示すスイッチＭＭＩＣと同様であるので、説明は省略し、動作について説明する。

単位ＨＢＴ１０１は、ベースの電位がエミッタおよびコレクタの電位より、１．６Ｖ以上高くなった時点でオンする。制御端子Ｃｔｌに３Ｖが印加されると、オン側のスイッチング素子（例えば第１スイッチング素子ＳＷ１）では、制御端子Ｃｔｌと、単位ＨＢＴ１０１のエミッタおよびコレクタの電位との電位差は３Ｖ（＝３Ｖ−０Ｖ）となる。これは、第１スイッチング素子ＳＷ１の単位ＨＢＴ１０１がオンする電位（１．６Ｖ）より十分高い。

第２実施形態では、分離素子３０としてインダクタを採用しており、インダクタを流れるベース電流による電圧ドロップは０Ｖである。つまり単位ＨＢＴ１０１は十分オンし、エミッタ−コレクタ間が導通する。

一方オフ側（第２スイッチング素子ＳＷ２）の単位ＨＢＴ１０１は、第１実施形態と同様に１．６Ｖの振幅のパワーに耐えることができる。

高周波信号をカットする分離素子３０として、インダクタを採用すると、単位ＨＢＴ１０１の電流増幅率ｈＦＥが低い場合も対応できる。すなわち単位ＨＢＴ１０１のベースに大きな電流を流し込む必要がある場合にも十分対応できる。インダクタは基板パターンに作り込むことができ、その場合はコストはほとんど係らない。尚図２（Ｂ）において、単位ＨＢＴ１０１のエミッタおよびコレクタのＧＮＤバイアス用の分離素子３０と、制御端子とベース間の分離素子３０として、共にインダクタを採用しているが、どちらか一方が抵抗であってもよい。

本実施形態のスイッチ回路装置は、上述の如く単位ＨＢＴ１０１のベースにバラスト抵抗１０２を接続して単位素子１００を構成し、単位素子１００を複数並列接続してスイッチング素子を構成する。以下このスイッチング素子を採用した他のスイッチ回路装置について、図を参照して説明する。

図３は第３の実施形態を示す。第３の実施形態は、ＧａＡｓ基板にＳＰＤＴスイッチＭＭＩＣを構成したものである。第１スイッチング素子ＳＷ１を構成する単位素子１００のベースが第１制御端子Ｃｔｌ１に接続し、第２スイッチング素子ＳＷ２を構成する単位素子１００のベースが第２制御端子Ｃｔｌ２に接続する。

第１制御端子Ｃｔｌ１および第２制御端子Ｃｔｌ２に印加される制御信号が相補信号の場合を説明する。その場合、第１制御端子Ｃｔｌ１の信号がＨレベル（例えば３Ｖ）の時は第２制御端子Ｃｔｌ２の信号がＬレベル（例えば、０Ｖ）になる。そして、Ｈレベルが印加された側のスイッチング素子が導通し、第１ＲＦポートおよび第２ＲＦポート間に信号経路を形成する。

例えば、第１制御端子Ｃｔｌ１にＨレベルの信号が印加されると、第１スイッチング素子ＳＷ１の単位ＨＢＴ１０１のベース−エミッタ間電圧がＨＢＴ１０１のオン電圧Ｖ_ＢＥを上まわり、単位ＨＢＴ１０１がオンする。

このとき、第２制御端子Ｃｔｌ２はＬレベルの信号が印可されるので、第２スイッチング素子ＳＷ２は動作しない。これにより、共通入力端子ＩＮ−第１出力端子ＯＵＴ１間に１つの信号経路が形成され、例えば共通入力端子ＩＮに入力された高周波アナログ信号が第１出力端子ＯＵＴ１より出力される。

一方第２制御端子Ｃｔｌ２にＨレベルの信号が印可されると、共通入力端子ＩＮ−第２出力端子ＯＵＴ２間に１つの信号経路が形成される。

他の構成要素および回路動作は、第１実施形態と同様であるので説明は省略する。

以上、第３の実施形態のスイッチング回路装置の動作として、第１制御端子Ｃｔｌ１および第２制御端子Ｃｔｌ２に印加される制御信号が相補信号であって、第１スイッチング素子ＳＷ１および第２スイッチング素子ＳＷ２のどちらかが導通する場合を示した。

しかし第１制御端子Ｃｔｌ１および第２制御端子Ｃｔｌ２に印加される制御信号が両方Ｌレベルの場合もある。両方ＬレベルのときはＳＷ１およびＳＷ２が両方遮断する。

図４を参照し、第４実施形態を説明する。

第４実施形態は、第３実施形態の回路に同一ＧａＡｓ基板に集積化できるロジック回路を接続し、第１スイッチング素子ＳＷ１および第２スイッチング素子ＳＷ２のいずれかのみをオンさせるスイッチ回路として、制御端子数を１としたものである。

図４は、ロジック回路として抵抗負荷のインバータ回路３１を接続した場合である。すなわち、抵抗負荷３１１と、ＧａＡｓ ＭＥＳＦＥＴ３１２（エンハンスメント型）を接続点ＣＰにて直列接続し、接続点ＣＰと、例えば第２スイッチング素子ＳＷ２のベースとを接続する。また、ＭＥＳＦＥＴ３１２のゲートは、１つの制御端子Ｃｔｌに接続する。制御端子Ｃｔｌに例えばＨレベルの信号が印加されると、第１スイッチング素子ＳＷ１がオンする。一方、インバータ回路３１により反転されたＬレベルの信号が印加される第２スイッチング素子ＳＷ２はオフする。他の構成要素および回路動作は、第１実施形態と同様であるので説明は省略する。

また、ロジック回路としてエンハンスメント型／ディプレッション型ＤＣＦＬ（Ｄｉｒｅｃｔ Ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ）のインバータ回路を接続してもよい。

インバータ回路３１を接続することにより、ＳＰＤＴスイッチＭＭＩＣで制御端子を１つにできる。更に、インバータ回路３１は、抵抗及び／又はＭＥＳＦＥＴで形成できる。つまりロジック回路を内蔵したスイッチＭＭＩＣを、ＧａＡｓ基板の１チップに全て集積化することができる。

図５を参照し、第５実施形態を説明する。第５実施形態は、ＳＰ３Ｔ（Ｓｉｎｇｌｅ Ｐｏｌｅ Ｔｈｒｅｅ Ｔｈｒｏｗ）スイッチＭＭＩＣである。

ＳＰ３Ｔは、第１スイッチング素子群Ｓ１、第２スイッチング素子群Ｓ２、第３スイッチング素子群Ｓ３からなる。そして、第１スイッチング素子群Ｓ１の一端のコレクタ、第２スイッチング素子群Ｓ２の一端のコレクタ、および第３スイッチング素子群Ｓ３の一端のコレクタが共通入力端子ＩＮに接続する。

第１スイッチング素子群Ｓ１は、単位素子１００を並列接続したスイッチング素子ＨＢＴ１−１、ＨＢＴ１−２、ＨＢＴ１−３を直列に３段接続したものである。１段目のスイッチング素子ＨＢＴ１−１のベースには第１駆動トランジスタ２５１が接続する。第１駆動トランジスタ２５１は、例えばエンハンスメント型のＧａＡｓＭＥＳＦＥＴであり、ソースがスイッチング素子ＨＢＴ１−１のベースに接続し、ドレインが分離素子（インダクタ）３０を介して電源端子Ｖ_ＤＤに接続する。そして第１駆動トランジスタのゲートが分離素子（抵抗）３０を介して、第１制御端子Ｃｔｌ１に接続する。

２段目のスイッチング素子ＨＢＴ１−２、３段目のスイッチング素子ＨＢＴ１−３も同様に、それぞれに第１駆動トランジスタ２５１が接続し、第１駆動トランジスタ２５１のゲートが分離素子（抵抗）３０を介して第１制御端子Ｃｔｌ１に接続する。

尚、第２スイッチング素子群Ｓ２、第３スイッチング素子群Ｓ３も、それぞれ各段のスイッチング素子が第２駆動トランジスタ２５２、第３駆動トランジスタ２５３を介して第２制御端子Ｃｔｌ２、第３制御端子Ｃｔｌ３に接続するが、これらは第１スイッチング素子群Ｓ１と同様であるので説明は省略する。

更に、第１スイッチング素子群Ｓ１、第２スイッチング素子群Ｓ２、第３スイッチング素子群Ｓ３の他端の各エミッタが、それぞれ第１出力端子ＯＵＴ１、第２出力端子ＯＵＴ２、第３出力端子ＯＵＴ３に接続する。

第１、第２および第３制御端子Ｃｔｌ１、Ｃｔｌ２、Ｃｔｌ３に印加される制御信号はいずれか１つがＨレベルでその他がＬレベル、またはすべてＬレベルのケースがあり、Ｈレベルの信号が印加された駆動トランジスタがオンして対応するスイッチング素子群のベースに電流を供給する。これにより、ベース電流が供給されたスイッチング素子群がオンして１つの信号経路を形成し、共通入力端子ＩＮに入力された高周波アナログ信号をいずれかの出力端子に伝達するようになっている。また第１、第２および第３制御端子Ｃｔｌ１、Ｃｔｌ２、Ｃｔｌ３すべてがＬレベルの場合は第１スイッチング素子群Ｓ１、第２スイッチング素子群Ｓ２、第３スイッチング素子群Ｓ３のすべてが遮断される。第１〜第３駆動トランジスタ２５１、２５２、２５３のゲートに接続する分離素子（抵抗）３０は、交流接地となる第１、第２および第３制御端子Ｃｔｌ１、Ｃｔｌ２、Ｃｔｌ３の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。

第１スイッチング素子群Ｓ１、第２スイッチング素子群Ｓ２、第３スイッチング素子群Ｓ３のエミッタおよびコレクタに接続する分離素子３０は、インダクタを採用している。

また、第１、第２、第３駆動トランジスタ２５１、２５２、２５３と電源端子Ｖ_ＤＤ間にも高周波信号の漏出を防止する分離素子（インダクタ）３０を接続する。

尚、第１〜第３駆動トランジスタ２５１、２５２、２５３を構成するＦＥＴは、ＧａＡｓ ＪＦＥＴ、ＨＥＭＴであっても適用できる。

スイッチング素子ＨＢＴ１−１は、単位ＨＢＴ１０１にバラスト抵抗１０２を接続した単位素子１００を複数並列してなる。

そして、各単位素子１００のバラスト抵抗１０２が共通で、１つの駆動トランジスタ（第１駆動トランジスタ２５１）のソースに接続する。つまり、１つの段のスイッチング素子ＨＢＴ１−１に対応して１つの駆動トランジスタ２５１が接続している。

多段スイッチ回路の場合、オンするポートの各段のスイッチング素子すべてにベース電流を供給するため、トータルの必要ベース電流が大きくなる。規模としては、必要ベース電流が段数倍されるのではなく段数の２乗倍大きくなる。

例えば、多段接続された第１スイッチング素子群Ｓ１のトータルのオン抵抗を１段のスイッチング素子（例えば図２のＳＷ１）のオン抵抗と同等にするには、各段のスイッチング素子ＨＢＴ１−１、ＨＢＴ１−２、ＨＢＴ１−３のエミッタサイズを大きくする必要がある。図のように３段の場合、各段のスイッチング素子ＨＢＴ１−１、ＨＢＴ１−２、ＨＢＴ１−３が直列に接続される。つまり、第１スイッチング素子群Ｓ１のトータルのオン抵抗を、１段のスイッチング素子（ＳＷ１）の場合と等しくするには、各段のスイッチング素子ＨＢＴ１−１、ＨＢＴ１−２、ＨＢＴ１−３のエミッタサイズをそれぞれ３倍にする必要がある。

すなわち３段のスイッチング素子群を駆動するために必要なトータルのベース電流は、１段のスイッチング素子の約１０倍（３倍×３段＝９倍）となり、携帯電話のベースバンドＬＳＩでは駆動できない。

そこで、各段のスイッチング素子ＨＢＴ１−１、ＨＢＴ１−２、ＨＢＴ１−３のベース電流を第１〜第３駆動トランジスタ２５１、２５２、２５３により供給し、第１〜第３駆動トランジスタ２５１、２５２、２５３には電源端子Ｖ_ＤＤから電流を供給する回路とする。

第１〜第３スイッチング素子群Ｓ１、Ｓ２、Ｓ３の各単位ＨＢＴ１０１のエミッタおよびコレクタには、バイアスポイントＢＰを接続し、バイアス電位を印加する。またバイアスポイントＢＰとエミッタ間、バイアスポイントＢＰとコレクタ間には分離素子３０を接続する。また第１〜第３駆動トランジスタ２５１、２５２、２５３と電源端子Ｖ_ＤＤ間にも分離素子３０を接続する。

この回路動作について説明する。このスイッチＭＭＩＣは、各段のスイッチング素子ＨＢＴ１−１、ＨＢＴ１−２、ＨＢＴ１−３（単位ＨＢＴ１０１）のオン電圧（ベース−エミッタ間電圧）Ｖ_ＢＥが例えば１．６Ｖであり、エミッタおよびコレクタの電位はＧＮＤ電位（０Ｖ）である。駆動トランジスタのピンチオフ電圧Ｖｐはすべて０Ｖである。つまり、例えば第１制御端子Ｃｔｌ１の電位が各段のスイッチング素子ＨＢＴ１−１、ＨＢＴ１−２、ＨＢＴ１−３のエミッタおよびコレクタの電位より、１．６（＝１．６＋０）Ｖ以上高くなった時点で第１駆動トランジスタ２５１および各段のスイッチング素子ＨＢＴ１−１、ＨＢＴ１−２、ＨＢＴ１−３がオンする。

オン側の制御端子Ｃｔｌ（第１制御端子Ｃｔｌ１）には３Ｖが印加される。また分離素子３０はインダクタであるためインダクタを流れるベース電流による電圧ドロップは０Ｖである。つまり、第１駆動トランジスタ２５１とスイッチング素子ＨＢＴ１−１、ＨＢＴ１−２、ＨＢＴ１−３は十分オンし、第１スイッチング素子群Ｓ１のエミッタ−コレクタ間が導通する。

一方オフ側は、１．６Ｖの振幅のパワーに耐えることができる。このとき、ＳＰ３Ｔは３段構成のため、１．６Ｖの振幅は２９．６ｄＢｍのパワーに対応し、ＣＤＭＡ携帯電話用途に十分使用できる。また各単位ＨＢＴ１０１のエミッタ、コレクタ両方をＧＮＤ電位に接続しており、単位ＨＢＴ１０１のベース電流の引き込みに使用している。

ＣＤＭＡ携帯電話用スイッチ回路装置などハイパワー用途においてはＨＢＴを駆動するベース電流が大きいため分離素子３０としては、ベース電流が流れることによる電圧ドロップが無いインダクタを使用する。インダクタは基板パターンに作り込むことができ、コストがほとんどかからない。

図６を参照し、第６実施形態を説明する。第６実施形態は、駆動トランジスタを接続したＳＰ３Ｔの他の形態である。

第６実施形態の場合は、１つのスイッチング素子群に対して、１つの駆動トランジスタを対応させる。つまり第１スイッチング素子群Ｓ１（スイッチング素子ＨＢＴ１−１、ＨＢＴ１−２、ＨＢＴ１−３）に共通して第１駆動トランジスタ３５１を接続する。同様に、第２スイッチング素子群Ｓ２（スイッチング素子ＨＢＴ２−１、ＨＢＴ２−２、ＨＢＴ２−３）に共通して第２駆動トランジスタ３５２を接続し、第３スイッチング素子群Ｓ３（スイッチング素子ＨＢＴ３−１、ＨＢＴ３−２、ＨＢＴ３−３）に共通して第３駆動トランジスタ３５３を接続する。

第１〜第３駆動トランジスタ３５１、３５２、３５３は、例えばｎチャネル型ＭＯＳＦＥＴである。尚図において、第１〜第３駆動トランジスタ３５１、３５２、３５３はＳｉ基板に形成され、分離素子（インダクタ）３０は実装基板の基板パターンに作り込まれている。それ以外は同一のＧａＡｓ基板上に設けられる。

第１スイッチング素子群Ｓ１は３段のスイッチング素子ＨＢＴ１−１、ＨＢＴ１−２、ＨＢＴ１−３が直列接続したものである。１段目のスイッチング素子ＨＢＴ１−１は各単位素子１０１のバラスト抵抗１０２が共通接続し、分離素子（インダクタ）３０を介して第１駆動トランジスタ３５１のソースに接続する。２段目、３段目のスイッチング素子ＨＢＴ１−２、ＨＢＴ１−３も同様にバラスト抵抗１０２が共通接続し分離素子３０を介して第１駆動トランジスタ３５１のソースに接続する。

第１駆動トランジスタ３５１は、各段に共通で１つ設けられる。そしてドレインを電源端子Ｖ_ＤＤに接続し、ゲートを第１制御端子Ｃｔｌ１に接続する。

同様に、第２スイッチング素子群Ｓ２に対応して１つの第２駆動トランジスタ３５２が接続し、第３スイッチング素子群Ｓ３に対応して１つの第３駆動トランジスタ３５３が接続する。

第１〜第３スイッチング素子群Ｓ１、Ｓ２、Ｓ３の各単位ＨＢＴ１０１のエミッタおよびコレクタには、バイアスポイントＢＰを接続し、バイアス電位を印加する。またバイアスポイントＢＰとエミッタ間、バイアスポイントＢＰとコレクタ間には分離素子３０を接続する。

回路動作について説明する。例えば第１スイッチング素子ＳＷ１の各段のスイッチング素子ＨＢＴ１−１、ＨＢＴ１−２、ＨＢＴ１−３（単位ＨＢＴ１０１）のオン電圧Ｖ_ＢＥが例えば１．０Ｖであり、エミッタおよびコレクタの電位はＧＮＤ電位（０Ｖ）としている。駆動トランジスタの閾値電圧Ｖｔｈが０．６Ｖである。つまり、例えば第１制御端子Ｃｔｌ１の電位が各段のスイッチング素子ＨＢＴ１−１、ＨＢＴ１−２、ＨＢＴ１−３のエミッタおよびコレクタの電位より、１．６（＝１．０＋０．６）Ｖ以上高くなった時点で、第１駆動トランジスタ３５１と各段のスイッチング素子ＨＢＴ１−１、ＨＢＴ１−２、ＨＢＴ１−３がオンする。オン側の制御端子にはこれより十分高い３Ｖが印加される。また、インダクタを流れるベース電流による電圧ドロップは０Ｖであるため、第１スイッチング素子ＳＷ１がオンし、エミッタ−コレクタ間が導通する。

一方オフ側は、制御端子の電位は各段のスイッチング素子のエミッタおよびコレクタの電位に対して０Ｖとなる。駆動トランジスタと各段のスイッチング素子がオンする電位は１．６Ｖであるので、オフ側は１．６Ｖの振幅のパワーに耐えることができ、第５実施形態と同様の効果が得られる。

図７を参照して、第７実施形態を説明する。第７実施形態は、ＳＰＳＴ（Ｓｉｎｇｌｅ Ｐｏｌｅ Ｓｉｎｇｌｅ Ｔｈｒｏｗ）スイッチＭＭＩＣである。

ＳＰＳＴは、１つのスイッチング素子ＳＷを有し、スイッチング素子ＳＷの導通及び遮断により１つの信号経路を形成する。スイッチング素子ＳＷは、ここでは１つの対称型ＨＢＴ（オン電圧Ｖ_ＢＥ＝１．０Ｖ）により構成され、スイッチング素子ＳＷのコレクタが第１ＲＦポートである入力端子ＩＮに接続し、スイッチング素子ＳＷのエミッタが第２ＲＦポートである出力端子ＯＵＴに接続する。

スイッチング素子ＳＷの各単位素子１００のバラスト抵抗１０２が共通接続し、制御端子Ｃｔｌに接続する。

スイッチング素子ＳＷのエミッタおよびコレクタにバイアスポイントＢＰをそれぞれ接続する。エミッタおよびコレクタは、電源端子Ｖ_ＤＤおよびＧＮＤ端子間にバイアス抵抗を接続し、そのバイアス抵抗を分割するなどの方法により所定のバイアス電位が印加される。

図は、抵抗分割の場合を示す。バイアス電位は電源端子Ｖ_ＤＤ−接地間を、例えばそれぞれ４ＫΩ、１ＫΩの抵抗値を有するバイアス抵抗Ｒｂ１、Ｒｂ２で分割し、バイアスポイントＢＰの電位を０．６Ｖに設定する。これ以外にもダイオードを用いてバイアスポイントＢＰの電位を所定の電位に設定する方法等がある。

スイッチング素子ＳＷと制御端子Ｃｔｌ間、スイッチング素子ＳＷのコレクタとバイアスポイントＢＰ間、スイッチング素子ＳＷのエミッタとバイアスポイント間ＢＰにはそれぞれ高周波信号の漏出を防止する分離素子３０が接続する。

制御端子Ｃｔｌには、Ｈレベル、Ｌレベルの２種の信号が印加される。そして、Ｈレベルが印加されたときにスイッチング素子ＳＷが導通する。そして入力端子ＩＮ−出力端子ＯＵＴ間に１つの信号経路を形成する。

スイッチング素子ＳＷの単位ＨＢＴ１０１のオン電圧Ｖ_ＢＥは、例えば１．０Ｖである。つまり制御端子Ｃｔｌの電位が、スイッチング素子ＳＷのエミッタおよびコレクタの電位より、１Ｖ以上高くなった時点で初めてスイッチング素子ＳＷがオンする。

また、スイッチング素子ＳＷのエミッタおよびコレクタの電位は抵抗分割により０．６Ｖにバイアスされている。オン状態の制御端子Ｃｔｌには３Ｖが印加され、電位差が１Ｖより十分高い２．４（＝３−０．６）Ｖとなる。分離素子３０（抵抗）の抵抗値は５〜１０ＫΩ程度であり、分離素子３０によるベース電流の電圧ドロップを考慮してもスイッチング素子ＳＷがオンするには十分である。

一方オフ状態ではスイッチング素子ＳＷのエミッタおよびコレクタの電位０．６Ｖに対して、制御端子Ｃｔｌの電位は０Ｖである。制御端子Ｃｔｌの電位がスイッチング素子ＳＷのエミッタおよびコレクタの電位より１Ｖ以上高くなった時点でオンするため、オフ状態では、１．６（＝１−（−０．６））Ｖの振幅のパワーに耐えることができる。

図８および図９には、第８実施形態を示す。第８実施形態は、高周波信号の漏れを防止する分流素子を有するＳＰＤＴスイッチＭＭＩＣである。図８は分流素子としてシャントＦＥＴを採用する場合であり、図９は分流素子としてシャントＨＢＴを採用する場合である。

第８実施形態では、第１スイッチング素子ＳＷ１の第２ＲＦポートに接続する分流素子３３、および第２スイッチング素子の第２ＲＦポートに接続する分流素子３４を設ける。これ以外の構成要素は、第３実施形態と同様であるので説明は省略する。

図の如く、この回路では第１スイッチング素子ＳＷ１および第２スイッチング素子ＳＷ２の第１出力端子ＯＵＴ１および第２出力端子ＯＵＴ２と接地間に、それぞれシャントＦＥＴ３３、３４を接続する。そして、シャントＦＥＴ３３のゲートは高周波信号漏出防止用の分離素子３０（抵抗）を介して第２制御端子Ｃｔｌ２に接続し、シャントＦＥＴ３４のゲートは高周波信号漏出防止用の分離素子３０（抵抗）を介して第１制御端子Ｃｔｌ１に接続する。シャントＦＥＴ３３、３４は例えばピンチオフ電圧Ｖｐ＝０．２Ｖのエンハンスメント型ＭＥＳＦＥＴである。

シャントＦＥＴ３３のゲートには第１スイッチング素子ＳＷ１に印加される制御信号の相補信号が印加され、シャントＦＥＴ３４のゲートには第２スイッチング素子ＳＷ１に印加される制御信号の相補信号が印加される。この結果、第１スイッチング素子ＳＷ１がオンのときはシャントＦＥＴ３４がオンし、第２スイッチング素子ＳＷ２およびシャントＦＥＴ３３がオフしている。

そして、共通入力端子ＩＮ−第１出力端子ＯＵＴ１の信号経路が形成される場合に、シャントＦＥＴ３４がオンしているので、第２出力端子ＯＵＴ２への入力信号の漏れは接地された外付けのコンデンサＣを介して接地に逃げ、アイソレーションが向上できる。

また、第１および第２スイッチング素子ＳＷ１、ＳＷ２のエミッタおよびコレクタにバイアスポイントＢＰをそれぞれ接続する。バイアスポイントＢＰは、第１スイッチング素子ＳＷ１および第２スイッチング素子ＳＷ２のエミッタおよびコレクタに等しいバイアス電位を印加する。ここでは、抵抗分割などにより得られる所定の定電位をバイアス電位とする。

図は、抵抗分割の場合であり、電源端子Ｖ_ＤＤ−接地間を例えばそれぞれ４ＫΩ、３．５ＫΩの抵抗値を有するバイアス抵抗Ｒｂ１、Ｒｂ２で分割し、バイアスポイントＢＰの電位を１．４Ｖに設定する。

スイッチング素子のオン電圧Ｖ_ＢＥを０．７Ｖとすると、制御端子の電位がスイッチング素子のエミッタおよびコレクタの電位より、０．７Ｖ以上高くなった時点でスイッチング素子がオンする。ここではスイッチング素子のエミッタおよびコレクタの電位は抵抗分割により１．４Ｖにバイアスされている。

オン側の制御端子（例えば第１制御端子Ｃｔｌ１）には３Ｖが印加されるので、電位差は０．７Ｖより十分高い１．６（＝３−１．４）Ｖとなる。分離素子３０（抵抗）の抵抗値は５〜１０ＫΩであり、これを流れるベース電流による電圧ドロップを考慮しても、第１スイッチング素子ＳＷ１は十分オンする。

一方オフ側は、第２スイッチング素子ＳＷ２のエミッタおよびコレクタの電位１．４Ｖに対して、第２制御端子Ｃｔｌ２の電位は０Ｖである。従って第２制御端子Ｃｔｌ２の電位が第２スイッチング素子ＳＷ２のエミッタおよびコレクタの電位より０．７Ｖ以上高くなった時点でオンするため、オフ側は２．１（＝０．７−（−１．４））Ｖの振幅のパワーに耐えることができる。２．１Ｖの振幅は２２．５ｄＢｍのパワーに対応し、無線ＬＡＮやＢｌｕｅｔｏｏｔｈに用途に十分使用できる。

シャントＦＥＴ３３、３４のピンチオフ電圧Ｖｐはそれぞれ０．２Ｖである。オン側シャントＦＥＴ（例えばシャントＦＥＴ３４）のゲートには３Ｖが印加され、シャントＦＥＴ３４のソースおよびドレインの電位は１．４Ｖである。つまり、シャントＦＥＴ３４にはピンチオフ電圧Ｖｐより十分高い１．６（＝３−１．４）Ｖが印加され、十分オンする。

一方オフ側の、シャントＦＥＴ３３はソースおよびドレインの電位１．４Ｖに対して、ゲートの電位は０Ｖである。シャントＦＥＴ３３は、ゲートの電位がソースまたはドレインの電位より０．２Ｖ以上高くなった時点でオンする。つまりシャントＦＥＴ３３は０．２−（−１．４）＝１．６の計算により１．６（＝０．２−（−１．４））Ｖの振幅のパワーに耐えることができる。すなわち１．６Ｖの振幅は２０．１ｄＢｍのパワーに対応し、無線ＬＡＮやＢｌｕｅｔｏｏｔｈに用途に十分使用できる。この回路はシャント有りのため、シャント無しに比べて大幅にアイソレーションを向上させることができる。

尚、単位ＨＢＴ１０１のオン電圧Ｖ_ＢＥやシャントＦＥＴ３３、３４のピンチオフ電圧Ｖｐがどのような値であっても、バイアスポイントＢＰの電位を抵抗分割などで、オン電圧Ｖ_ＢＥやピンチオフ電圧Ｖｐの値に応じた電位に設定することにより、自由にスイッチ回路装置の所定の特性を実現できる。

図９は、分流素子をシャントＨＢＴで構成するものである。つまり、第１スイッチング素子ＳＷ１の第１出力端子ＯＵＴ１にシャントＨＢＴ３５のコレクタを接続し、第２スイッチング素子ＳＷ２の第２出力端子ＯＵＴ２にシャントＨＢＴ３６のコレクタを接続する。

シャントＨＢＴ３５、３６は、スイッチング素子と同様に単位素子１００を並列に接続して構成される。すなわち単位ＨＢＴ１０１のベースにバラスト抵抗１０２を接続し、バラスト抵抗１０２を共通接続して第１制御端子Ｃｔｌ１および第２制御端子Ｃｔｌ２に接続する。

第１および第２スイッチング素子ＳＷ１、ＳＷ２およびシャントＨＢＴ３５、３６のオン電圧Ｖ_ＢＥは、いずれも１．６Ｖである。他の構成要素は、第３実施形態と同様であるので説明は省略する。

回路動作は、例えば、第１制御端子Ｃｔｌ１の電位が第１スイッチング素子ＳＷ１のエミッタおよびコレクタの電位より１．６Ｖ以上高くなった時点で第１スイッチング素子ＳＷ１がオンする。つまり、第１制御端子Ｃｔｌ１に３Ｖが印加されると、分離素子３０（抵抗）による電圧ドロップを考慮しても、第１スイッチング素子ＳＷ１は十分オンする。一方オフ側の第２スイッチング素子ＳＷ２は、１．６Ｖの振幅のパワーに耐えることができる。

シャントＨＢＴ３３、３５の動作も第１および第２スイッチング素子ＳＷ１、ＳＷ２の動作と全く同様であり、その効果は図８のシャントＦＥＴ３３、３４と同様である。
図１０には、第９実施形態を示す。第９実施形態は、ＧａＡｓ基板の１チップに集積化したＤＰＤＴ（Ｄｏｕｂｌｅ Ｐｏｌｅ Ｄｏｕｂｌｅ Ｔｈｒｏｗ）スイッチＭＭＩＣである。
ＤＰＤＴは、第１〜第４スイッチング素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、２つの第１ＲＦポートと２つの第２ＲＦポートを有する。第１および第２スイッチング素子ＳＷ１、ＳＷ２で構成されるＳＰＤＴスイッチと、第３および第４スイッチング素子ＳＷ３、ＳＷ４で構成される他のＳＰＤＴスイッチを、第２ＲＦポートで互いに接続した構成である。

つまり、第１スイッチング素子ＳＷ１のエミッタに第３スイッチング素子ＳＷ３のコレクタを接続し、第２スイッチング素子ＳＷ２のエミッタに第４スイッチング素子ＳＷ４のコレクタが接続する。そして、第１および第２スイッチング素子ＳＷ１、ＳＷ２の共通入力端子ＩＮ１と、第３および第４スイッチング素子ＳＷ３、ＳＷ４の共通入力端子ＩＮ２を有し、出力端子はそれぞれのＳＰＤＴスイッチに共通で、第１出力端子ＯＵＴ１、第２出力端子ＯＵＴ２を有する。

他の構成要素は第３実施形態と同様である。

この回路は、第１制御端子Ｃｔｌ１がＨレベルで第２制御端子Ｃｔｌ２がＬレベルの時、第１スイッチング素子ＳＷ１と第４スイッチング素子ＳＷ４が同時にオンする。すなわち、共通入力端子ＩＮ１−第１出力端子ＯＵＴ１間に１つの信号経路が形成される。また同時に共通入力端子ＩＮ２−第２出力端子ＯＵＴ２間に他の信号経路が形成される。

一方、第２制御端子Ｃｔｌ２がＨレベルで第１制御端子Ｃｔｌ１がＬレベルの時、第２スイッチング素子ＳＷ２と第３スイッチング素子ＳＷ３が同時にオンする。すなわち、共通入力端子ＩＮ１−第２出力端子ＯＵＴ２間に１つの信号経路が形成される。また同時に共通入力端子ＩＮ２−第１出力端子ＯＵＴ１間に他の信号経路が形成される。

第１〜第４スイッチング素子ＳＷ１、ＳＷ２、ＳＷ３。ＳＷ４は、オン電圧Ｖ_ＢＥ＝１．６Ｖである。つまり制御端子に３Ｖが印加された場合オン側のスイッチング素子は十分オンし、オフ側は１．６Ｖの振幅のパワーに耐えることができる。

図１１には、第１０実施形態を示す。第１０実施形態はスイッチング素子として、ＨＢＴとＦＥＴが混在する場合である。

この回路は、ＧａＡｓ基板の１チップに集積化したＳＰＤＴスイッチである。単位素子１００を並列接続して第１スイッチング素子ＳＷ１（オン電圧Ｖ_ＢＥ＝０．７Ｖ）を構成し、ＭＥＳＦＥＴ（ピンチオフ電圧Ｖｐ＝０．２Ｖ：エンハンスメント型）により第２スイッチング素子ＳＷ２を構成する。

バイアスポイントＢＰには抵抗分割により所定の電位（例えば１．４Ｖ）が印加される。他の構成要素は第３実施形態と同様であるので説明は省略する。

この回路動作を、まず第１スイッチング素子ＳＷ１について説明する。

第１スイッチング素子ＳＷ１のオン電圧Ｖ_ＢＥは０．７Ｖであり、第１制御端子Ｃｔｌ１の電位が、第１スイッチング素子ＳＷ１のエミッタおよびコレクタの電位より０．７Ｖ以上高くなった時点で第１スイッチング素子ＳＷ１はオンする。ここではエミッタおよびコレクタの電位は抵抗分割により１．４Ｖにバイアスされている。

第１制御端子Ｃｔｌ１に３Ｖが印加されると、分離素子３０（抵抗）による電圧ドロップを考慮しても、電位差は０．７Ｖより十分高い１．６（＝３−１．４）Ｖとなるので、第１スイッチング素子ＳＷ１は十分オンする。

一方第１スイッチング素子ＳＷ１がオフの場合はエミッタおよびコレクタの電位１．４Ｖに対して、第１制御端子Ｃｔｌ１の電位は０Ｖである。従って第１制御端子Ｃｔｌ１の電位はＨＢＴのエミッタおよびコレクタの電位に対して−１．４Ｖとなる。つまり、オフ時には２．１（＝０．７−（−１．４））Ｖの振幅のパワーに耐えることができる。

次に、第２スイッチング素子ＳＷ２について説明する。

第２スイッチング素子ＳＷ２のピンチオフ電圧Ｖｐは０．２Ｖである。第２制御端子Ｃｔｌ２が３Ｖのとき第２スイッチング素子ＳＷ２のゲートには３Ｖが印加される。ＦＥＴのソースおよびドレインの電位は１．４Ｖであり、第２制御端子Ｃｔｌ２とソースおよびドレインの電位差１．６（＝３Ｖ−１．４）Ｖは０．２Ｖより十分高い。従って第２スイッチング素子ＳＷ２は十分オンする。

一方第２制御端子Ｃｔｌ２が０Ｖのとき第２スイッチング素子ＳＷ２のゲートの電位はＦＥＴのソースおよびドレインの電位に対して−１．４Ｖとなる。ゲートの電位がＦＥＴのソースおよびドレインの電位より０．２Ｖ以上高くなった時点で第２スイッチング素子ＳＷ２がオンするため、１．６（０．２−（−１．４））Ｖの振幅のパワーに耐えることができる。

図１２には、第１１実施形態を示す。第１１実施形態は、１つのスイッチング素子群にＨＢＴとＦＥＴが混在する場合である。

図１２は、ＧａＡｓ基板の１チップに２段のＳＰＤＴスイッチを集積化した回路図を示す。第１および第２スイッチング素子群Ｓ４、Ｓ５はそれぞれ、１段目のスイッチング素子ＨＢＴのエミッタと２段目のスイッチング素子ＦＥＴのドレインを直列に接続して構成される。

すなわち、第１スイッチング素子群Ｓ４の１段目は単位素子１００を並列接続したスイッチング素子ＨＢＴ１（オン電圧Ｖ_ＢＥ＝０．７Ｖ）であり、バラスト抵抗１０２が共通接続して第１制御端子Ｃｔｌ１に接続する。

第１スイッチング素子群Ｓ４の２段目はＭＥＳＦＥＴ（ピンチオフ電圧Ｖｐ＝０．２Ｖ：エンハンスメント型）で構成されたスイッチング素子ＦＥＴ１であり、ゲートが第１制御端子Ｃｔｌ１に接続する。第２スイッチング素子群Ｓ５は第１スイッチング素子群Ｓ４と同様である。また他の構成要素については上記に説明したとおりであるので、説明は省略する。

以下は回路動作の説明であり、まず１段目について説明する。

第１および第２スイッチング素子群Ｓ４、Ｓ５の１段目を構成するスイッチング素子ＨＢＴ１、ＨＢＴ２のオン電圧Ｖ_ＢＥが０．７Ｖで、スイッチング素子ＨＢＴ１、ＨＢＴ２のエミッタおよびコレクタの電位は抵抗分割により１．４Ｖにバイアスされている。オン側の制御端子（例えば第１制御端子Ｃｔｌ１）には３Ｖが印加されるため、スイッチング素子ＨＢＴ１のエミッタおよびコレクタと第１制御端子Ｃｔｌ１との電位差は１．６（＝３−１．４）Ｖとなり０．７Ｖより十分高い。従って、分離素子３０（抵抗）による電圧ドロップを考慮してもスイッチング素子ＨＢＴ１は十分オンし、エミッタ−コレクタ間が導通する。

一方オフ側のスイッチング素子ＨＢＴ２はエミッタおよびコレクタの電位１．４Ｖに対して、第２制御端子Ｃｔｌ２の電位は０Ｖである。従ってオフ側のスイッチング素子ＨＢＴ２は、２．１（＝０．７−（−１．４））Ｖの振幅のパワーに耐えることができる。

次に２段目について説明する。第１スイッチング素子ＳＷ１の２段目を構成するスイッチング素子ＦＥＴ１のピンチオフ電圧Ｖｐは０．２Ｖである。第１制御端子Ｃｔｌ１が３ＶのときＦＥＴ１のゲートには３Ｖが印加され、ソースおよびドレインの電位は１．４Ｖであるので、これらの電位差は１．６（３−１．４）Ｖとなりスイッチング素子ＦＥＴ１は十分オンする。一方第１制御端子Ｃｔｌ１が０Ｖのときスイッチング素子ＦＥＴ１はソースおよびドレインの電位１．４Ｖに対して、ゲートの電位は０Ｖである。つまりスイッチング素子ＦＥＴ１は１．６（０．２−（−１．４））Ｖの振幅のパワーに耐えることができる。第２スイッチング素子群Ｓ５（ＦＥＴ２）側も同様である。

このように、オフ側では１段目、２段目とも振幅１．６Ｖ以上のパワーに耐えることができるため、スイッチ回路としては２６．１ｄＢｍ以上のパワーに耐えることができる。

以上の実施形態では、単位素子１００を並列接続してスイッチング素子（ＨＢＴ）を構成している。そして、スイッチング素子には駆動トランジスタ（ＦＥＴ）を接続する場合や、シャントＦＥＴを接続する場合、またはスイッチング素子にＨＢＴとＦＥＴが混在する場合がある。

図１３を参照して、ＨＢＴとＦＥＴが混在する場合について更に説明する。特に電圧配分においてスイッチング素子であるＨＢＴとＦＥＴを等価に扱えるよう、ＨＢＴのオン電圧Ｖ_ＢＥとＦＥＴのピンチオフ電圧Ｖｐを所定の値に設定することにより、ＨＢＴとＦＥＴに互換性を持たせることができる。

図１３（Ａ）は、スイッチング素子ＨＢＴに、駆動トランジスタＦＥＴ_Ｄを接続した場合であり、図５に示す第５実施形態の回路の単位となる回路ブロックである。すなわち単位ＨＢＴ１０１のベースにバラスト抵抗１０２が接続した単位素子１００があり、その単位素子１００が複数並列接続してスイッチング素子ＨＢＴを構成しそのベースに駆動トランジスタＦＥＴ_Ｄのソースが接続している（図５参照）。

一方、図１３（Ｂ）は、第８実施形態のシャントＦＥＴ３３、３４（図８参照）および、第１０実施形態の第２スイッチング素子ＳＷ２（図１１）に示したような、スイッチング素子ＦＥＴ_Ｓの回路図である。

図１３（Ａ）と、図１３（Ｂ）の場合において、以下の式が成り立つとき、スイッチング素子ＨＢＴと駆動トランジスタＦＥＴ_Ｄが接続された回路ブロックと、スイッチング素子ＦＥＴ_Ｓは電圧的に同じ動作となる。

ＨＢＴのオン電圧Ｖ_ＢＥ＋ＦＥＴ_Ｄのピンチオフ電圧Ｖｐ１＝ＦＥＴ_Ｓのピンチオフ電圧Ｖｐ２
例えば、スイッチング素子ＨＢＴのオン電圧Ｖ_ＢＥを１Ｖとし、駆動トランジスタＦＥＴ_Ｄのピンチオフ電圧Ｖｐ１を−１．０Ｖとして、Ｖ_ＢＥ＋Ｖｐ１＝Ｖｐ２＝０Ｖとなる場合について説明する。

スイッチング素子ＨＢＴのオン電圧Ｖ_ＢＥが１Ｖで、駆動トランジスタＦＥＴ_Ｄのピンチオフ電圧Ｖｐ１が−１．０Ｖの場合、制御端子の電位がスイッチング素子ＨＢＴのエミッタおよびコレクタの電位より、０（１−１）Ｖ以上高くなった時点で初めて駆動トランジスタＦＥＴ_Ｄとスイッチング素子ＨＢＴがオンする。

一方、スイッチング素子ＦＥＴ_Ｓのピンチオフ電圧Ｖｐ２が０Ｖであるので、制御端子の電位がスイッチング素子ＦＥＴ_Ｓのソースおよびドレインの電位より０Ｖ以上高くなった時点で初めてスイッチング素子ＦＥＴ_Ｓがオンする。

このように、スイッチング素子ＨＢＴと駆動トランジスタＦＥＴ_Ｄによる回路ブロック、およびスイッチング素子ＦＥＴ_Ｓの何れも、制御端子の電位がスイッチング素子のＲＦ信号が通過する２端子の電位より０Ｖ以上高くなった時点でオンする。すなわち、上式が成り立つときは駆動トランジスタＦＥＴ_Ｄを接続したスイッチング素子ＨＢＴと、スイッチング素子ＦＥＴ_Ｓとを入れ替えても電圧的な動作は全く変わらず、電圧的に互換性を持たせることが可能である。

また、図１３（Ｃ）は、駆動トランジスタＦＥＴ_Ｄを接続しないスイッチング素子ＨＢＴの回路図である。

図１３（Ｂ）と図１３（Ｃ）において、次式が成り立つ場合にスイッチング素子ＨＢＴとスイッチング素子ＦＥＴ_Ｓは計算上は電圧的に同じ動作となる。

ＨＢＴのオン電圧Ｖ_ＢＥ＝ＦＥＴ_Ｓのピンチオフ電圧Ｖｐ２
しかし、実際はスイッチング素子ＨＢＴとスイッチング素子ＦＥＴ_Ｓのそれぞれのデバイスの性質としてスイッチング素子ＨＢＴのオン電圧Ｖ_ＢＥとスイッチング素子ＦＥＴ_Ｓのピンチオフ電圧Ｖｐ２を一致させることは難しい。従って駆動トランジスタＦＥＴ_Ｄが無いときにスイッチング素子ＨＢＴおよびＦＥＴ_Ｓの電圧的動作を完全に同じにはできない。従って両者が近い動作をするためには、スイッチング素子ＨＢＴのオン電圧Ｖ_ＢＥとスイッチング素子ＦＥＴ_Ｓのピンチオフ電圧Ｖｐ２のそれぞれの値を近い値にすると良い。

その例として第１０実施形態が挙げられる。第１０実施形態の場合はスイッチング素子ＨＢＴの電圧的動作とスイッチング素子ＦＥＴ_Ｓの電圧的動作は近い動作とした方が望ましいため、第１スイッチング素子ＳＷ１（ＨＢＴ）のオン電圧Ｖ_ＢＥは０．７Ｖとした。これはＨＢＴとしては比較的低い電圧である。また、第２スイッチング素子ＳＷ２（ＦＥＴ_Ｓ）のピンチオフ電圧Ｖｐは０．２Ｖとした。これは、ＦＥＴとして比較的高い電圧である。これらの差は０．５Ｖ（０．７−０．２＝０．５）であるが、第１０実施形態の説明にあるように、実際上の動作としては０．５Ｖ程度の差は問題無い範囲である。

ＨＢＴとＦＥＴに互換性を持たせる方法は第８実施形態の図８と図９の関係のようなシャント用の場合についても全く同じである。従って図８の場合の第１および第２スイッチング素子ＳＷ１、ＳＷ２（ＨＢＴ）のオン電圧Ｖ_ＢＥの値とシャントＦＥＴ３３、３４のピンチオフ電圧Ｖｐの値は第１０実施形態の場合と同じとした。

尚、電圧的な動作とはオフ時の動作であり、オフ時に同じパワーに耐えられることを意味する。但し、スイッチ回路装置においてスイッチング素子ＨＢＴとスイッチング素子ＦＥＴｓを混在させるとき、必ずしも、上のいずれかの式を成立させるかまたは左辺と右辺の値を近い値にする必要がない場合がある。つまり、オフ時に耐える必要のあるパワーと必要なインサーションロスに応じて、各素子の特性や回路を設計すれば良い。

尚、上記の実施形態のＧａＡｓ ＭＥＳＦＥＴは全て、ＧａＡｓ ＪＦＥＴまたはＨＥＭＴであっても同様に実施できる。またエンハンスメント型、ディプレッション型のいずれであってもよい。

また、スイッチ回路の種類、分離素子、バイアス電位の印加方法、ロジック回路の有無、駆動トランジスタの基板（ＳｉあるいはＧａＡｓ）、分流素子の有無、スイッチング素子においてＨＢＴとＦＥＴが混在するか否か、の各要素については上記の構成に限らず、各々独立して選択が可能である。

本発明を説明するための（Ａ）断面図、（Ｂ）特性図、（Ｃ）特性図である。 本発明を説明するための回路図である。 本発明を説明するための回路図である。 本発明を説明するための回路図である。 本発明を説明するための回路図である。 本発明を説明するための回路図である。 本発明を説明するための回路図である。 本発明を説明するための回路図である。 本発明を説明するための回路図である。 本発明を説明するための回路図である。 本発明を説明するための回路図である。 本発明を説明するための回路図である。 本発明を説明するための回路図である。 従来技術を説明するための回路図である。

符号の説明

１０ ＧａＡｓ基板
１１ サブコレクタ層
１２ コレクタ層
１３ ベース層
１４ エミッタ層
１５ エミッタコンタクト層
１６ コレクタ電極
１７ ベース電極
１８ エミッタ電極
１００ 単位素子
１０１ 単位ＨＢＴ
１０２ バラスト抵抗
ＳＷ スイッチング素子
ＳＷ１ 第１スイッチング素子
ＳＷ２ 第２スイッチング素子
ＳＷ３ 第３スイッチング素子
ＳＷ４ 第４スイッチング素子
Ｓ１、Ｓ４ 第１スイッチング素子群
Ｓ２、Ｓ５ 第２スイッチング素子群
Ｓ３ 第３スイッチング素子群
２５１ ３５１ 第１駆動トランジスタ
２５２ ３５２ 第２駆動トランジスタ
２５３ ３５３ 第３駆動トランジスタ
２９、３１ ロジック回路
２９１ ｐチャネル型ＭＯＳＦＥＴ
２９２ ｎチャネル型ＭＯＳＦＥＴ
３０ 分離素子
３１１ 負荷抵抗
３１２ Ｅ型ＭＥＳＦＥＴ
３３、３４ 分流素子（シャントＦＥＴ）
３５、３６ 分流素子（シャントＨＢＴ）
ＢＰ バイアスポイント
ＣＰ 接続点
Ｒｂ１、Ｒｂ２ バイアス抵抗
１２０ 第１のスイッチトランジスタ
１２１ 第２のスイッチトランジスタ
１２２ 抵抗

Claims (13)

1. ヘテロ接合型バイポーラトランジスタのベースにバラスト抵抗を接続した単位素子と、
   並列接続された前記単位素子を有するスイッチング素子と、
   前記スイッチング素子のコレクタおよびエミッタにそれぞれ接続する第１ＲＦポートおよび第２ＲＦポートと、
   を具備し、
   前記スイッチング素子のベースに印加される制御信号により前記第１および第２ＲＦポート間に信号経路を形成することを特徴とするスイッチ回路装置。
2. 前記ヘテロ接合型バイポーラトランジスタは、エミッタおよびベース間とベースおよびコレクタ間にヘテロ接合を有し、順トランジスタ動作時のオン抵抗値と逆トランジスタ動作時のオン抵抗値が、一つのベース電流値においてほぼ等しいことを特徴とする請求項１に記載のスイッチ回路装置。
3. 前記スイッチング素子のエミッタおよびコレクタにバイアスポイントをそれぞれ接続し、前記スイッチング素子のエミッタおよびコレクタに等しいバイアス電位を与えることを特徴とする請求項１に記載のスイッチ回路装置。
4. 前記スイッチング素子のエミッタと前記バイアスポイント間、および前記スイッチング素子のコレクタと前記バイアスポイント間にそれぞれ高周波信号の分離素子を接続することを特徴とする請求項３に記載のスイッチ回路装置。
5. ソースが前記スイッチング素子のベースに接続し、ドレインが電源端子に接続し、ゲートが制御端子に接続する駆動トランジスタを有することを特徴とする請求項１に記載のスイッチ回路装置。
6. 複数の前記駆動トランジスタのゲートにそれぞれ制御端子が接続することを特徴とする請求項５に記載のスイッチ回路装置。
7. 複数の前記スイッチング素子と、少なくとも１つの制御端子に接続するロジック回路を有し、該１つの制御端子から各前記スイッチング素子のベースにそれぞれ制御信号を印加することを特徴とする請求項１に記載のスイッチ回路装置。
8. 複数の前記スイッチング素子の、コレクタまたはエミッタを共通で前記第１ＲＦポートに接続し、前記複数のスイッチング素子のエミッタまたはコレクタを複数の前記第２ＲＦポートにそれぞれ接続することを特徴とする請求項１に記載のスイッチ回路装置。
9. 前記複数の第２ＲＦポートに一端が接続し、他端が共通で他の前記第１ＲＦポートに接続する他のスイッチング素子を設け、他の信号経路を形成することを特徴とする請求項８に記載のスイッチ回路装置。
10. 前記スイッチング素子は１つのスイッチング素子と他のスイッチング素子を直列に多段接続してなるスイッチング素子群であることを特徴とする請求項１に記載のスイッチ回路装置。
11. 前記第２ＲＦポートに接続し、前記１つの信号経路の高周波信号の漏れを遮断する分流素子を設けることを特徴とする請求項１に記載のスイッチ回路装置。
12. 前記第１および第２ＲＦポート間に高周波アナログ信号の信号経路を形成することを特徴とする請求項１に記載のスイッチ回路装置。
13. 複数の前記スイッチング素子のベースにそれぞれ制御信号が印加されることを特徴とする請求項１に記載のスイッチ回路装置。