JP3679010B2 - 半導体レーザ及びその製造方法 - Google Patents

半導体レーザ及びその製造方法 Download PDF

Info

Publication number
JP3679010B2
JP3679010B2 JP2001010427A JP2001010427A JP3679010B2 JP 3679010 B2 JP3679010 B2 JP 3679010B2 JP 2001010427 A JP2001010427 A JP 2001010427A JP 2001010427 A JP2001010427 A JP 2001010427A JP 3679010 B2 JP3679010 B2 JP 3679010B2
Authority
JP
Japan
Prior art keywords
conductivity type
type cladding
layer
cladding layer
slope
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2001010427A
Other languages
English (en)
Other versions
JP2002217496A (ja
Inventor
章 古谷
親志 穴山
勝己 杉浦
健誠 中尾
太郎 長谷川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Device Innovations Inc
Original Assignee
Sumitomo Electric Device Innovations Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Device Innovations Inc filed Critical Sumitomo Electric Device Innovations Inc
Priority to JP2001010427A priority Critical patent/JP3679010B2/ja
Priority to US10/044,979 priority patent/US6501090B2/en
Priority to DE60211962T priority patent/DE60211962T2/de
Priority to EP02250292A priority patent/EP1231685B1/en
Priority to DE60210213T priority patent/DE60210213T2/de
Priority to EP05010646A priority patent/EP1580853B1/en
Publication of JP2002217496A publication Critical patent/JP2002217496A/ja
Application granted granted Critical
Publication of JP3679010B2 publication Critical patent/JP3679010B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02387—Group 13/15 materials
    • H01L21/02395—Arsenides
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y20/00—Nanooptics, e.g. quantum optics or photonic crystals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02428—Structure
    • H01L21/0243—Surface structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02461—Phosphides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02463—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02546—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02576—N-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/20—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers
    • H01S5/22—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure
    • H01S5/223—Buried stripe structure
    • H01S5/2238—Buried stripe structure with a terraced structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S2301/00—Functional characteristics
    • H01S2301/17—Semiconductor lasers comprising special layers
    • H01S2301/173—The laser chip comprising special buffer layers, e.g. dislocation prevention or reduction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S2304/00—Special growth methods for semiconductor lasers
    • H01S2304/04—MOCVD or MOVPE
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/20—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers
    • H01S5/22—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure
    • H01S5/2201—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure in a specific crystallographic orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/30—Structure or shape of the active region; Materials used for the active region
    • H01S5/305—Structure or shape of the active region; Materials used for the active region characterised by the doping materials used in the laser structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/30—Structure or shape of the active region; Materials used for the active region
    • H01S5/305—Structure or shape of the active region; Materials used for the active region characterised by the doping materials used in the laser structure
    • H01S5/3054—Structure or shape of the active region; Materials used for the active region characterised by the doping materials used in the laser structure p-doping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/30—Structure or shape of the active region; Materials used for the active region
    • H01S5/34—Structure or shape of the active region; Materials used for the active region comprising quantum well or superlattice structures, e.g. single quantum well [SQW] lasers, multiple quantum well [MQW] lasers or graded index separate confinement heterostructure [GRINSCH] lasers
    • H01S5/343—Structure or shape of the active region; Materials used for the active region comprising quantum well or superlattice structures, e.g. single quantum well [SQW] lasers, multiple quantum well [MQW] lasers or graded index separate confinement heterostructure [GRINSCH] lasers in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser
    • H01S5/34326—Structure or shape of the active region; Materials used for the active region comprising quantum well or superlattice structures, e.g. single quantum well [SQW] lasers, multiple quantum well [MQW] lasers or graded index separate confinement heterostructure [GRINSCH] lasers in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser with a well layer based on InGa(Al)P, e.g. red laser
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/30—Structure or shape of the active region; Materials used for the active region
    • H01S5/34—Structure or shape of the active region; Materials used for the active region comprising quantum well or superlattice structures, e.g. single quantum well [SQW] lasers, multiple quantum well [MQW] lasers or graded index separate confinement heterostructure [GRINSCH] lasers
    • H01S5/343—Structure or shape of the active region; Materials used for the active region comprising quantum well or superlattice structures, e.g. single quantum well [SQW] lasers, multiple quantum well [MQW] lasers or graded index separate confinement heterostructure [GRINSCH] lasers in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser
    • H01S5/34346—Structure or shape of the active region; Materials used for the active region comprising quantum well or superlattice structures, e.g. single quantum well [SQW] lasers, multiple quantum well [MQW] lasers or graded index separate confinement heterostructure [GRINSCH] lasers in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser characterised by the materials of the barrier layers
    • H01S5/3436—Structure or shape of the active region; Materials used for the active region comprising quantum well or superlattice structures, e.g. single quantum well [SQW] lasers, multiple quantum well [MQW] lasers or graded index separate confinement heterostructure [GRINSCH] lasers in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser characterised by the materials of the barrier layers based on InGa(Al)P

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Optics & Photonics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Biophysics (AREA)
  • Materials Engineering (AREA)
  • Geometry (AREA)
  • Electromagnetism (AREA)
  • Semiconductor Lasers (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体レーザ及びその製造方法に関し、より詳しくは、セルフアラインドステップト基板(Self-aligned-stepped Substrate ；Ｓ3 ) 型半導体レーザ及びその製造方法に関する。
【０００２】
【従来の技術】
図１に従来のＳ3 型半導体レーザの構造を示す。
図１において、斜面を有するステップ（段）101aが形成されたn-GaAs基板101 上には、n-AlGaInP よりなるｎ型クラッド層102 、歪み量子井戸活性層103 、p-AlGaInP よりなる第１ｐ型クラッド層104 、AlGaInP よりなるｐｎ交互ドープ（電流）ブロック層105 、p-AlGaInP よりなる第２ｐ型クラッド層106 及びp-GaAsよりなるコンタクト層107 が順に形成されている。n-GaAs基板101 の上の各層102 〜107 はそれぞれステップ101aの斜面にほぼ平行な斜面を有している。また、交互ドープブロック層105 は、その成長時にｐ型不純物とｎ型不純物が交互に供給されて平坦部分でｎ型不純物を取り込みやすいという性質により形成される。一方、交互ドープブロック層105 を構成するAlGaInP 層のうちステップ101aの斜面に平行な部分ではｐ型不純物を優先的に取り込んでｐ型クラッド層104 を構成する。
【０００３】
図１においてn-AlGaInP クラッド層102 とp-AlGaInP クラッド層104,106 は、破線により第１〜第４の層領域111 〜114 により分けられている。第１〜第４の層領域111 〜114 は、それぞれIII 族原料ガス流量に対するＶ族原料ガス流量の比（以下に、Ｖ／III 比という。）を変化させた部分、若しくは成長温度を変化させた部分である。
【０００４】
即ち、第１、第４の層領域111,114 は、高Ｖ／III 比もしくは低成長温度を形成した部分であり、第２、第３の層領域112,113 は、低Ｖ／III 比もしくは高成長温度で成長した部分である。以下、原料ガスのＶ／III 比を変化させる工程を例にとって説明するが、成長温度の変化を与えても同様な効果・構造が実現できる。
【０００５】
Ｖ／III 比を異ならせることは、クラッド層105.104,106 の平坦部とステップ部を画定する線、即ち第１〜第４の層領域111 〜114 のそれぞれの平坦面と斜面との境界線の形状（以下に、成長形状という。）を変化させる働きがある。図１において一点鎖線は、成長形状の変化を示す成長形状線である。
ところで、クラッド層102,104,106 において、高Ｖ／III 比で成長された部分では平坦部と成長形状線のなす角度θが小さく、Ｖ／III 比を低下させるに従ってθが大きくなる傾向を示す。例えば、第１の層領域111 の成長形状線の角度θ01は第２の層領域112 の成長形状線の角度θ02よりも小さく、第３の層領域113 の成長形状線113 の角度θ03は第４の層領域114 の成長形状線θ04よりも大きくなっている。
【０００６】
第１〜第４の層領域111 〜114 において平坦部と成長形状線のなす角θは、レーザ発振時のレーザ光の偏光面に影響を与え、偏光面はおおよそ成長線に垂直となることが分かっている。レーザ光のビーム形状と偏光面方向の関係については、他の構造のレーザとの互換性維持の要求より、偏光面が活性層103 の斜面に平行な方向であることが要求される。即ち、角度θは、活性層103 の斜面に対して約９０度である必要がある。
【０００７】
従来構造では、クラッド層102,104,106 において、偏光面への影響が大きい活性層１０３近傍部分の成長形状線を活性層１０３の斜面と略垂直にするために低Ｖ／III 比で成長し、また、偏光面への影響が小さい活性層１０３より遠い部分を高Ｖ／III で成長することにより、偏光面を活性層103 の斜面部分と平行にしていた。その活性層103 の斜面（ステップ部）を以下にストライプ部ともいう。
【０００８】
クラッド層102,104,106 の全体を低Ｖ／III 比成長としない理由は、n-GaAs基板101 およびGaAsコンタクト層107 との界面部分で低Ｖ／III 比の層成長を行うと、それらの界面部分で結晶欠陥が発生しやすいので、そのような欠陥を防止するためである。
ところで、レーザ光の照射対象である光ディスクの高速化にともない、半導体レーザに要求される光出力も年々増加している。半導体レーザの高出力化を制限する要因の１つとして、半導体レーザの電流・光出力特性のキンクがある。
【０００９】
キンクを発生させる要因の１つとして、通常、成長形状線がストライプ部の左右で完全に平行でないことがある。微妙に偏光面を異ならせる成分がストライプ部の左右に存在するとレーザの横モードが不安定化する。
そのような横モードを安定化させる方法として特開平１１−２６８８４号公報では、高Ｖ／III 比クラッド層の上に低Ｖ／III 比クラッド層を成長した際に現れる遷移領域を用いることが示されている。その遷移領域では、ストライプ部の左右の成長線を平行化してキンクレベルを向上させる性質を有する。
【００１０】
図１において、第２及び第３の層領域112,113 はともに低Ｖ／III 比で成長されているが、第２の層領域112 は成長形状線を平行化する遷移領域であり、第３の層領域113 は遷移領域が終了した後に現れる安定領域に相当している。活性層103 は、遷移領域である第２の層領域112 内に形成されている。
キンクレベルをさらに向上させて１００ｍＷクラスの特性を得るためには更なる層構造の最適化が必要となる。
【００１１】
その主な手法は、ストライプ部をさらに狭くすることと活性層103 両側の成長形状の対称化を強化することである。即ち、狭ストライプ化と活性層成長形状対称性強化を図ることである。
図２はこれまでの技術を用いて狭ストライプ化と活性層成長形状対称性強化を行った際の模式図を示すものである。図２では、活性層成長形状対称性強化のため、低Ｖ／III 比成長の遷移領域の中央部に活性層103 を存在させている。これにより、活性層103 のストライプ部の両側の２つの成長形状線は平行になる。
【００１２】
【発明が解決しようとする課題】
しかしながら、図２に示した構造ではデバイス特性として次のような問題が発生する。
第１の問題は、半導体レーザから出力されるレーザ光の偏光面が回転しやすくなることである。通常、高Ｖ／III 比成長層である第１の層領域111 上の低Ｖ／III 比の遷移領域(112) は約０．５μｍ程度の厚さ以上では現れないため、これを活性層103 の上下に割り振ったとすると、片側が約０．２５μｍの厚みしかとれない。一方、GaAs基板101 の光吸収による特性劣化を防止するためには、ｎ型クラッド層102 は最低でも１．５μｍ程度の厚みが必要であるため、ｎ型クラッド層102 中の高Ｖ／III 比の層領域111 の占める割合が多く、その結果として、レーザ光の偏光面を活性層103 のストライプ部と平行に維持できなくなる。
【００１３】
第２の問題は、狭ストライプ化により、第１のｐ型クラッド層104 と第２のｐ型クラッド層106 の間の２つのブロック層105 の左右の間隔が狭くなり、素子抵抗が上昇することである。これまでのブロック層105 は、第３の層領域113 である低Ｖ／III 比成長の安定化領域の中に形成されている。この安定化領域では、膜厚が厚くなるにつれて成長形状線が「ハ」の字のようになってｐ型クラッド層104 の傾斜面の幅が減少する傾向が強く、この第３の層領域113 の上端に形成される電流ブロック層105 間のｐ型クラッド層104 の抵抗上昇効果は著しいものがあった。
【００１４】
本発明の目的は、段差基板上に光出力特性のキンクレベルを改善する層構造が形成される半導体レーザとその製造方法を提供することにある。
【００１５】
【課題を解決するための手段】
上記した課題は、（１００）面又は（ｎ１１）Ａ面（ｎ＜７、ｎは実数）が表出した第１主面並びに（ｎ1 １１）（２≦ｎ1 ＜７、ｎ1 は実数）が表出した第１斜面を持つ第一導電型の段差基板と、前記段差基板上に順に形成された第１の第一導電型クラッド層、第２の第一導電型クラッド層、第３の第一導電型クラッド層及び第４の第一導電型クラッド層と、前記第４の第一導電型クラッド層上に形成され、且つ（１００）面あるいは（ｎ１１）Ａ面（ｎ＜７、ｎは実数）が表出した第２主面並びに（ｎ2 １１）Ａ面（２≦ｎ2 ＜７、ｎ2 は実数）が表出した第２斜面を持つ活性層と、前記活性層に接して積層された第１の第二導電型クラッド層と、前記第１の第二導電型クラッド層に接して積層されて前記第２斜面に沿う部分で第２の第二導電型クラッド層となり、前記第２主面に沿う部分で第一導電型電流ブロック層となる層とを有し、前記第１の第一導電型クラッド層のうち前記第１斜面に沿って形成された上側の斜面と下側の斜面のそれぞれの下部側線を結ぶ第１成長形状線が前記第１主面に対してなす角度をθ1 とし、前記第２の第一導電型クラッド層のうち前記第１斜面に沿って形成された上側の斜面と下側の斜面のそれぞれの下部側線を結ぶ第２成長形状線が前記第１主面に対してなす角度をθ2 とし、前記第３の第一導電型クラッド層のうち前記第１斜面に沿って形成された上側の斜面と下側の斜面のそれぞれの下部側線を結ぶ第３成長形状線が前記第１主面に対してなす角度をθ3 とし、前記第４の第一導電型クラッド層のうち前記第１斜面に沿って形成された上側の斜面と下側の斜面のそれぞれの下部側線を結ぶ第４成長形状線が前記第１主面に対してなす角度をθ4 とする場合に、θ1 ＜θ2 、θ2 ＞θ3 、θ3 ＜θ4 の関係を満たすことを特徴とする半導体レーザによって解決される。
【００１６】
また、上記した課題は、（１００）面あるいは（ｎ１１）Ａ面（ｎ＜７、ｎは実数）が表出した第１主面並びに（ｎ1 １１）（２≦ｎ1 ＜７、ｎ1 は実数）が表出した第１斜面を持つ段差基板と、前記段差基板上に順に形成された第一導電型クラッド層と、前記第一導電型クラッド層上に形成され、且つ（１００）面あるいは（ｎ１１）Ａ面（ｎ＜７、ｎは実数）が表出した第２主面並びに（ｎ2 １１）Ａ面（２≦ｎ2 ＜７、ｎ2 は実数）が表出した第２斜面を持つ活性層と、前記活性層に接して積層された第１の第二導電型クラッド層と、前記第１の第二導電型クラッド層に接して積層されて前記第２斜面に沿う部分で第２の第二導電型クラッド層となり、前記第２主面に沿う部分で第一導電型電流ブロック層となるｐｎ交互ドープ層とを有し、前記第１の第二導電型クラッド層のうち前記第２斜面に沿って形成された上側の斜面と下側の斜面のそれぞれの下部側線を結ぶ第６成長形状線が前記第１主面に対してなす角度をθ11とし、前記ｐｎ交互ドープ層の前記第２斜面に沿って形成された上側の斜面と下側の斜面のそれぞれの下部側線を結ぶ第７成長形状線が前記第１主面に対してなす角度をθ12とした場合に、θ11＞θ12であることを特徴とする半導体レーザによって解決される。
【００１７】
また、上記した課題は（ｎ1 １１）（２≦ｎ1 ＜７、ｎ1 は実数）が表出した第１斜面と、該第１主面の両側に（１００）面又は（ｎ１１）Ａ面（ｎ＜７、ｎは実数）が表出した第１主面とを有する段差基板の上に、III 族ソースに対するＶ族ソースの比であるＶ／III 比を第１の値に設定して第１の第一導電型クラッド層を形成する工程と、前記Ｖ／III 比を前記第１の値よりも低い第２の値に設定することにより第２の第一導電型クラッド層を前記第１の第一導電型クラッド層の上に形成する工程と、前記Ｖ／III 比を前記第２の値よりも高い第３の値に設定することにより第３の第一導電型クラッド層を前記第２の第一導電型クラッド層の上に形成する工程と、前記Ｖ／III 比を前記第３の値よりも低い第４の値に設定することにより第４の第一導電型クラッド層を前記第３の第一導電型クラッド層の上に形成する工程と、（１００）面又は（ｎ１１）Ａ面（ｎ＜７、ｎは実数）が表出した第２主面と前記第１斜面に沿って形成されて（ｎ2 １１）Ａ面（２≦ｎ2 ＜７、ｎ2 は実数）が表出した第２斜面を持つ活性層を前記第４の第一導電型クラッド層上に形成する工程と、前記活性層の上に第１の第二導電型クラッド層を形成する工程と、第二導電型ドーパントと第一導電型ドーパントを交互に導入して前記第１の第二導電型クラッド層の上に半導体層を成長することにより、前記第２斜面の上方に第２の第二導電型クラッド層を形成するとともに、前記活性層の前記第２主面の上方に第一導電型電流ブロック層を形成する工程と、第二導電型ドーパントを導入して前記半導体層をさらに成長することにより、前記第２の第二導電型クラッド層と前記第一導電型電流ブロック層の上に第３の第二導電型クラッド層を形成する工程とを有することを特徴とする半導体レーザの製造方法によって解決される。
【００１８】
また、上記した課題は、（ｎ1 １１）（２≦ｎ1 ＜７、ｎ1 は実数）が表出した第１斜面と、該第１主面の両側に（１００）面又は（ｎ１１）Ａ面（ｎ＜７、ｎは実数）が表出した第１主面とを有する段差基板の上に第一導電型クラッド層を形成する工程と、（１００）面又は（ｎ１１）Ａ面（ｎ＜７、ｎは実数）が表出した第２主面と前記第１斜面に沿って形成されて（ｎ2 １１）Ａ面（２≦ｎ2 ＜７、ｎ2 は実数）が表出した第２斜面を持つ活性層を前記第一導電型クラッド層上に形成する工程と、III 族ソースに対するＶ族ソースの比であるＶ／III 比を第１の値に設定して第１の第二導電型クラッド層を前記活性層の上に形成する工程と、前記Ｖ／III 比を前記第１の値よりも高い第２の値に設定し且つ第二導電型ドーパントと第一導電型ドーパントを交互に導入することにより、前記活性層の前記第２斜面の上方に第２の第二導電型クラッド層を形成するとともに前記活性層の前記第２主面の上方に第一導電型電流ブロック層を形成する工程と、前記Ｖ／III 比を前記第２の値に保持しながら、前記第２の第二導電型クラッド層と前記第一導電型電流ブロック層の上に第３の第二導電型クラッド層を形成する工程とを有することを特徴とする半導体レーザの製造方法によって解決される。
【００１９】
なお、上記したＶ／III 比を高くしたり低くする代わりに成長温度を低くしたり高くしてもよい。
次に、本発明の作用について説明する。
本発明によれば、段差基板上に形成される第一導電型クラッド層を少なくとも４層構造とし、各第一導電型クラッド層の斜面の成長形状線の主面に対する角度を小、大、小、大と繰り返すように変化させて、最上の第一導電型クラッド層の斜面の成長形状線の主面に対する角度を大きくするようにした。
【００２０】
これにより、活性層の下に接して形成される最終番目の第一導電型クラッド層の斜面の成長形状線の角度を活性層のストライプ状斜面に実質的に垂直にすることが可能になる。しかも、第一導電型クラッド層内には、活性層のストライプ状斜面に実質的に垂直な角度の成長形状線を持つ層領域を少なくとも２層存在させることができるので、第一導電型クラッド層内で活性層のストライプ状斜面に実質的に垂直とならない成長形状線を持つ層領域の総膜厚を従来よりも減らすことができ、レーザ光の偏光面の回転を抑制することが可能になり、キンク出力を高く保持することができる。
【００２１】
また、本発明によれば、活性層の上方に形成される複数層構造の第二導電型クラッド層において、成長形状線の角度が小さい斜面を有する第二導電型クラッド層の初期領域でその斜面の両側に電流ブロック層を形成するようにしている。
これにより、活性層の斜面に沿って形成され且つ電流ブロック層に挟まれる第二導電型クラッド層の斜面の成長形状線の傾きは小さくなるが、そのような第二導電型クラッド層の斜面は膜厚が増加してもほぼ同じ幅を保持するので、活性層の斜面を狭ストライプ化しても第二導電型クラッド層が電流ブロック層によって狭まることはなくなり、素子抵抗が低下することはない。そのような素子抵抗の低下を防止することによりキンク出力の低下が防止される。
【００２２】
そのように電流ブロック層の間に形成される第二導電型クラッド層の斜面の幅が狭くなることを防止するためには、電流ブロック層を低Ｖ／III 比の安定領域で成長するのをやめ、高Ｖ／III 比又は低成長温度の条件下で形成する方法が採用される。
高Ｖ／III 比又は低成長温度で成長した層は、斜面側部の成長形状線の角度が小さくなるものの、膜厚が厚くなるにつれてストライプ状斜面の幅が減少する傾向が低Ｖ／III 比又は高成長温度の安定成長領域に比較して小さい。そのため、低Ｖ／III 比の安定成長領域でのストライプ状斜面の幅の減少が顕著になる前の薄い厚さの段階で、高Ｖ／III 比条件に切り替え、この条件下で電流ブロック層をｐｎ交互ドープにより形成することにより素子抵抗の上昇を防ぐことができる。
【００２３】
【発明の実施の形態】
以下に本発明の実施形態を図面に基づいて説明する。
図３〜図６は、本発明の実施形態に係る半導体レーザの形成工程を示す断面図である。
図３は、段差のある基板上にｎ型クラッド層を形成した構造の断面を示し、その構造は次のような方法により形成される。
【００２４】
まず、主面が（１００）面から（１１１）Ａ面方向に６゜オフした直径２インチのn-GaAs基板１を用意する。n-GaAs基板１には、ｎ型不純物としてシリコンが約４×１０18cm-3の濃度でドープされている。
そのようなn-GaAs基板１の主面上にストライプ状のレジスト（不図示）を形成した後に、レジストに覆われない部分をフッ酸含有液を用いて深さ約０．５μｍ程度エッチングすると、その主面には段差が形成される。レジストに覆われた主面を上側主面１ａとしエッチングにより現れた主面を下側主面１ｂとすると、上側主面１ａと下側主面１ｂの境界には約（４１１）Ａ面の面方位を有する幅約１．１５μｍの斜面１ｃが形成される。その斜面１ｃは、例えば＜０１１＞方向に延びるストライプ状となっている。
【００２５】
続いて、n-GaAs基板１上からレジストを除去した後に、n-GaAs基板１の上側主面１ａ、下側主面１ｂ及び斜面１ｃ上に厚さ１．０μｍのn-GaAsよりなるバッファ層２を形成する。バッファ層２では、n-GaAs基板１の斜面１ｃの上に約（４１１）Ａ面の面方位で斜面２ａが現れる。
バッファ層２を構成するGaAs層は、ガリウム原料ガスとしてトリエチルガリウム（ＴＥGa：Ga(CH3)3）を用い、砒素原料ガスとしてアルシン（AsH3) を用いてＭＯＶＰＥ法により形成される。この場合に、成長速度を１μｍ／時、Ｖ／III 比を１００とする。そのGaAs層を成長する際には、ｎ型ドーパント原料としてジシラン（Si2H6)を用いてｎ型不純物を導入する。バッファ層２中のｎ型不純物の濃度は約５×１０17cm-3である。
【００２６】
なお、バッファ層２から後述のコンタクト層１４までの複数の層は全て、基板温度６８０℃、成長雰囲気圧力５０Torr、成長効率８０μｍ／mol 、ガス総流量８sim とした条件下でＭＯＶＰＥ法により連続して形成されるものとし、それらの層を成長するためのソースガスは水素をキャリアガスとして成長雰囲気中に供給される。
【００２７】
次に、バッファ層２上に、膜厚０．１μｍのGaInP よりなる下側中間層３を形成する。そのGaInP は、Ｖ／III 比５００、成長速度１μｍ／時の条件で形成される。GaInP を成長するためのIII 族ソースガスとしてＴＥGaとトリメチルインジウム（ＴＭIn:In(CH3)3)を用い、Ｖ族ソースガスとしてホスフィン（PH3)を用い、また、ｎ型ドーパントとしてジシランを用いて下側中間層３内の不純物濃度を約１×１０18cm-3とする。下側中間層３では、バッファ層２の斜面２ａに平行な斜面３ａが形成される。
【００２８】
さらに、下側中間層３上に、n-AlGaInP よりなる第１〜第４のｎ型クラッド層４〜７を条件を変えて順に形成する。第１のｎ型クラッド層４の膜厚は０．３μｍ、第２のｎ型クラッド層５の膜厚は１．０μｍ、第３のクラッド層６の膜厚は０．３μｍ、第４のｎ型クラッド層７の膜厚は０．２５μｍである。
第１〜第４のｎ型クラッド層４〜７の成長の際には、III 族ソースガスとしてトリメチルアルミニウム（ＴＭAl:Al(CH3)3)とＴＥGaとＴＭIn、Ｖ族ソースガスとしてホスフィンを用い、また、ｎ型ドーパントとしてジシランを用いる。第１〜第４のｎ型クラッド層４〜７中のｎ型不純物濃度を５×１０17cm-3とする。
【００２９】
第１〜第４のｎ型クラッド層４〜７は、それぞれn-GaAs基板１の斜面１ｃにほぼ平行な上側の斜面４ａ〜７ａを有し、それらの斜面４ａ〜７ａの横にはn-GaAs基板１の主面１ａ，１ｂに平行な平坦面を有する。
第１のｎ型クラッド層４を成長する際にはＶ／III 比を２７０と高くし、第２のｎ型クラッド層５を成長する際にはＶ／III 比を１１０と低くし、第３のｎ型クラッド層６を成長する際にはＶ／III 比を２７０と高くし、第４のｎ型クラッド層７を成長する際にはＶ／III 比を１１０と低くする。
【００３０】
そのようにＶ／III 比を変化させて第１〜第４のｎ型クラッド層４〜７を連続的に成長すると、第１〜第４のｎ型クラッド層４〜７のそれぞれにおける平坦面と斜面４ａ〜７ａとの境界線の形状（成長形状）が変化する。
第１〜第４のｎ型クラッド層４〜７のそれぞれにおける下側の平坦面と斜面４ａ〜７ａとの境界線の形状（下側成長形状）の変化を示すと図１の右側の一点鎖線で示した下側成長形状線のようになる。また、第１〜第４のｎ型クラッド層４〜７のそれぞれにおける上側の平坦面と斜面４ａ〜７ａとの境界線の形状（上側成長形状）の変化を示すと図１の左側の一点鎖線で示した上側成長形状線のようになる。なお、下側の平坦面というのはn-GaAs基板１の下側の主面１ｂに平行な面を指し、上側の平坦面というのはn-GaAs基板１の上側の主面１ａに平行な面を指している。
【００３１】
なお、第１のｎ型クラッド層４の下側成長形状線は、言い換えれば、第１のｎ型クラッド層４の上側の斜面４ａの下部側線と下側の斜面３ａの下部側線とを結ぶ線であり、第２〜第４のｎ型クラッド層５〜７の下側成長形状線も同様に定義する。また、第１のｎ型クラッド層４の上側成長形状線は、言い換えれば、第１のｎ型クラッド層４の上側の斜面４ａの上部側線と下側の斜面３ａの上部側線とを結ぶ線であり、第２〜第４のｎ型クラッド層５〜７の上側成長形状線も同様に定義する。
【００３２】
ここで、高いＶ／III 比（高Ｖ／III 比）で成長された第１及び第３のｎ型クラッド層４，６のそれぞれにおいて下側成長形状線と下側の平坦面のなす角度をθ1 、θ3 とし、また、低いＶ／III 比（低Ｖ／III 比）で成長された第２及び第４のｎ型クラッド層５，７のそれぞれにおいて下側成長形状線と下側の平坦面とのなす角度をθ2 、θ4 とすると、それらの角度θ1 、θ2 、θ3 及びθ4 の大小関係はθ1 ＜θ2 、θ2 ＞θ3 、θ3 ＜θ4 となる。
【００３３】
また、低Ｖ／III 比で形成された第２のｎ型クラッド層５は、成長開始から約０．５μｍの厚さまでが遷移領域となってその下側成長形状線と上側成長形状線は斜面５ａにほぼ直角になり、その後の約０．５μｍの厚さまでが安定領域となって斜面５ａの両側の成長形状線の間隔は僅かに狭くなってくる。
第１のｎ型クラッド層４と第３のｎ型クラッド層６は高Ｖ／III 比で形成されていて、それらの斜面４ａ，６ａの両側の成長形状線と斜面４ａ、６ａとのなす角度は実質的に直角ではない。しかし、第１及び第３のｎ型クラッド層４，６の総膜厚は約０．６μｍであってｎ型クラッド層４〜７全体の膜厚の約３２％と従来よりも低くなっているので、そのような傾きの成長形状線を持つ第１及び第３のクラッド層４，６がレーザ光の偏光面を回転することがなくなる。
【００３４】
高Ｖ／III 比で形成された第３のｎ型クラッド層６の上に、低Ｖ／III 比で形成された第４のｎ型クラッド層７の厚みは０．２５μｍであるので、第４のｎ型クラッド層７の下側成長形状線と上側成長形状線は、その斜面７ａに対して実質的に直角（垂直）になっている。実質的に直角とは、９０゜に対して±１５゜、望ましくは±１０゜以内の範囲の角度である。
【００３５】
以上のようなｎ型クラッド層４〜７を形成した後に、図４に示すように、歪み量子井戸活性層８を第４のｎ型クラッド層７上に形成し、さらにその上に第１のｐ型クラッド層９と第２のｐ型クラッド層１０を順に形成する。
歪み量子井戸活性層８は、第４のｎ型クラッド層７の斜面７ａに平行な幅１．１５μｍのストライプ状の上側の斜面８ａを有し、また、第１及び第２のｐ型クラッド層９，１０はそれぞれ歪み量子井戸活性層８の斜面８ａに平行な上側の斜面９ａ，１０ａを有している。
【００３６】
歪み量子井戸活性層８は、例えば第４のｎ型クラッド層７上に順に形成された第１のバリア層８ｂ、第１のウェル層８ｃ、第２のバリア層８ｄ、第２のウェル層８ｅ、第３のバリア層８ｆ、第３のウェル層８ｇ及び第４のバリア層８ｈを有している。
第１〜第４のバリア層８ｂ，８ｄ，８ｆ，８ｈは、Ｖ／III 比３３０、成長速度１μｍ／時の条件で形成された膜厚５ｎｍの(Al0.5Ga0.5)0.5In0.5P 層から構成される。(Al0.5Ga0.5)0.5In0.5P 層を成長するためのIII 族ソースガスとしてＴＭAl、ＴＥGa、ＴＭInを使用し、Ｖ族ソースガスとしてホスフィンを用いる。
【００３７】
第１〜第３のウェル層８ｃ，８ｅ，８ｇは、Ｖ／III 比３３０、成長速度１μｍ／時の条件で形成された膜厚５ｎｍのGa0.42In0.58P 層から構成される。Ga0.42In0.58P 層を成長するためのIII 族ソースガスとして、ＴＥGaとＴＭInを使用し、Ｖ族ソースガスとしてホスフィンを用いる。
なお、歪み量子井戸活性層８は、膜厚が薄いため、高Ｖ／III 比層として成長形状を変化させる効果を持たない。
【００３８】
また、第１のｐ型クラッド層９と第２のｐ型クラッド層１０は、ともに、Ｖ／III 比１１０、成長速度２．２μｍ／時の条件で形成されたp-AlGaInP 層から構成される。p-AlGaInP 層を成長するためのIII 族ソースガスとしてＴＭAlとＴＥGaとＴＭInを使用し、Ｖ族ソースガスとしてホスフィンを用い、ｐ型ドーパントとしてジエチル亜鉛（ＤＥＺ：(C2H5)Zn）を用いる。ＤＥＺガス流量は、III 族ソースガスの流量に対して０．１の割合で導入される。第１及び第２のｐ型クラッド層９，１０内のそれぞれのｐ型不純物濃度は、斜面９ａ，１０ａの領域では７×１０17cm-3、平坦面の領域では１．２×１０17cm-3となっている。
【００３９】
このように第１のｐ型クラッド層９と第２のｐ型クラッド層１０は、同じ条件で形成されるが、第１のｐ型クラッド層９は、高Ｖ／III 比で形成された第３のｎ型クラッド層６の上方に低Ｖ／III 比で形成される遷移領域内にあり、その斜面９ａの両側の成長形状線の角度は第４のｎ型クラッド層７の斜面７ａの両側の成長形状線の角度θ4 と同じであって歪み量子井戸活性層８の斜面８ａに対して実質的に直角となっている。これにより、歪み量子井戸活性層８は、低Ｖ／III 比で形成された遷移領域の中間に位置することになる。
【００４０】
これに対して、第２のｐ型クラッド層１０は、高Ｖ／III 比で形成された第３のｎ型クラッド層６から０．５μｍ以上離れた安定層であって、その斜面１０ａの両側の成長形状線の間隔は上の位置になるにつれて徐々に狭くなって歪み量子井戸活性層８の斜面８ａに対して実質的に直角にはなっていない。しかし、第２のｐ型クラッド層１０の膜厚は０．１μｍ程度であるので、その斜面１０ａの幅は第１のｐ型クラッド層９の斜面９ａの幅より僅かに狭くなっているが、電流通過領域を実質的に狭めるほどではない。
【００４１】
次に、図５に示すように、第２のｐ型クラッド層１０の上に厚さ１．１μｍのAlGaInP よりなる第３のｐ型クラッド層１１を形成する。
第３のｐ型クラッド層１１を形成する際には、III 族ソースガスとしてＴＭAlとＴＥGaとＴＭInを用い、Ｖ族ソースガスとしてホスフィンを用い、Ｖ／III 比を２７０と高くし、成長速度を２．２μｍ／時とするとともに、その膜厚が０．３５μｍになるまでｐ型ドーパントソースであるＤＥＺとｎ型ドーパントソースであるH2Seを交互に供給する。これにより、第３のｐ型クラッド層１１は、下から膜厚が０．３５μｍまでは第２のｐ型クラッド層１０の斜面１０ａの上にのみ形成される。これに対して、第２のｐ型クラッド層１０の平坦部の上に成長されたAlGaInP は、ｐ型ドーパントよりもｎ型ドーパントを多く取り込んで実質的にｎ型となり、そのような膜厚０．３５μｍのｎ型のAlGaInP はｎ型電流ブロック層１２ａ，１２ｂとして適用される。
【００４２】
そのようにｎ型ドーパントとｐ型ドーパントを交互に供給されて成長するAlGaInP が斜面でｐ型となり平坦面でｎ型となるのは、ｎ型ドーパントとｐ型ドーパントの取り込み率の面方位依存性によるものである。
これにより、第２のｐ型クラッド層１０の斜面１０ａの上には、その斜面１０ａに平行であって実質的なｐ型不純物濃度が７×１０17cm-3の第３のｐ型クラッド層１１が形成される一方、第２のｐ型クラッド層１０の平坦面の上には実質的なｎ型不純物濃度が６×１０17cm-3のｎ型電流ブロック層１２ａ，１２ｂが形成される。
【００４３】
そのようなｎ型ドーパントとｐ型ドーパントを交互に切り替えてAlGaInP を０．３５μｍの厚さに形成した後に、ドーパントとしてＤＥＺのみを連続して供給しながらAlGaInP をさらに０．７５μｍの厚さに形成すると、第３のｐ型クラッド層１１は、第２のｐ型クラッド層１０の斜面１０ａ上で膜厚が増加するだけでなく、ｎ型電流ブロック層１２ａ、１２ｂの上にも形成される。これにより、ｎ型電流ブロック層１２ａ，１２ｂの上下にはｐ型の半導体層が存在することになって、歪み量子井戸活性層８の斜面８ａの両側の上方にはｐｎｐ接合が存在することになる。
【００４４】
なお、第３のｐ型クラッド層１１において、電流ブロック層１２ａ，１２ｂの上の平坦領域のｐ型不純物濃度は１．２×１０17cm-3となり、それらの平坦領域の間に形成される斜面１１ａの領域のｐ型不純物濃度は７×１０17cm-3となる。第３のｐ型クラッド層１１の斜面１１ａと下側平坦面との境界に現れる下側成長形状線と下側平坦面のなす角度をθ12とし、第２のｐ型クラッド層１０の斜面１０ａと下側平坦面との境界に現れる下側成長形状線と下側平坦面のなす角度をθ11とすると、θ12はθ11より小さくなる。即ち、高Ｖ／III 比で形成した第３のｐ型クラッド層１１の成長形状線の角度θ12は、低Ｖ／III 比で形成した第１及び第２のｐ型クラッド層９，１０の成長形状線の角度θ11よりも小さくなるものの、そのような第３のｐ型クラッド層１１では、膜厚が厚くなるにつれて斜面１１ａの幅が減少する傾向が第２のｐ型クラッド層１０のそれに比べて小さい。このため、第２のｐ型クラッド層１０の斜面１０ａのストライプ幅の減少が顕著になる前の薄い厚さの段階でＶ／III 比を上昇させて第３のｐ型クラッド層１１を形成すると電流が流れる領域を狭くならずに素子抵抗の上昇が防止される。
【００４５】
第２のｐ型クラッド層１０の下側成長形状線は、言い換えれば、第２のｐ型クラッド層４の上側の斜面１０ａの下部側線と下側の斜面９ａの下部測線とを結ぶ線であり、第３のｐ型クラッド層１１の下側成長形状線も同様に定義する。また、第２のｐ型クラッド層１０の上側成長形状線は、言い換えれば、第２のｐ型クラッド層１０の上側の斜面１０ａの上部側線と下側の斜面９ａの上部測線とを結ぶ線であり、第３のｐ型クラッド層１１の上側成長形状線も同様に定義する。
【００４６】
ところで、電流ブロック層１２ａ，１２ｂの厚さ方向の位置には最適点が存在する。第２のｐ型クラッド層１０を省いて第１のｐ型クラッド層９の上に電流ブロック層１２ａ，１２ｂを形成することにより歪み量子井戸活性層８に近づける方法は、温度特性をかえって劣化させるために採用できない。
次に、図５に示すように、第３のｐ型クラッド層１１の上に上側中間層１３とコンタクト層１４を順に形成する。
【００４７】
上側中間層１３は、Ｖ／III 比１００で形成された膜厚０．１μｍのp-GaInP 層から構成される。GaInP 層を成長するためのIII 族ソースガスとしてＴＥGaとＴＭInを使用し、Ｖ族ソースガスとしてホスフィンを用い、ｐ型ドーパントソースとしてＤＥＺを用いる。上側中間層１３においても第３のｐ型クラッド層１１の斜面１１ａに平行な斜面１３ａが形成され、その斜面１３ａの領域のｐ型不純物濃度を７×１０17cm-3とする。
【００４８】
また、上側中間層１３の上に形成されるコンタクト層１４は、Ｖ／III 比１００で形成された膜厚１μｍのp-GaAs層から構成される。GaAs層を成長するためのIII 族ソースガスとしてＴＥGaを使用し、Ｖ族ソースガスとしてアルシンを用い、ｐ型ドーパントソースとしてＤＥＺを用いる。このコンタクト層１４においても上部中間層１３の斜面１３ａに平行な斜面１４ａが形成され、その斜面１４ａの領域のｐ型不純物濃度を２×１０18cm-3とする。
【００４９】
なお、上記した工程は、Ｖ／III 比を変化させることにより成長形状線の角度を変えるようにしているが、Ｖ／III 比をほぼ一定に維持しながら成長温度を変化させることにより成長形状線の角度を変えるようにしてもよい。この成長温度制御は、例えばＶ／III 比を２７０と高くする代わりに成長温度を相対的に１０℃下げるといったように、成長形状線の平坦面に対する角度を小さくする場合には成長温度を低くし、成長形状線の平坦面に対する角度を大きくする場合には成長温度を高くするように制御される。
【００５０】
上記したＭＯＶＰＥ法による半導体層の形成を終了した後に、図６に示すように、n-GaAs基板１の下面にAu／AuGeよりなるｎ側電極１５を形成し、さらにコンタクト層１４の上にAu／Zn／Auよりなるｐ側電極１６を形成する。
以上のように図６に示した半導体レーザによれば、ｎ型クラッド層４〜７を形成する際のソースガスのＶ／III 比を、高くする工程と低くする工程、又は成長温度を低くする工程と高くする工程を少なくとも２周期で変化させたので、歪み量子井戸活性層８の斜面８ａにおおよそ垂直な層が２層存在することになるので、ｎ型クラッド層４〜７の全体の厚みを１．５μｍとしても、歪み量子井戸活性層８から出力されるレーザ光の偏光面の回転が抑えらる。しかも、歪み量子井戸活性層８は低Ｖ／III 比で形成される半導体層の遷移領域Ａ内に形成されているので、そのストライプ状の斜面８ａの両側の成長形状線はその斜面８ａに対して垂直方向となる。それらにより、キンク出力を従来よりも高く保持することが可能になる。
【００５１】
また、上記した半導体レーザでは、高Ｖ／III 比の第３のｐ型クラッド層１１の成長初期の段階で電流ブロック層１２ａ，１２ｂを形成するようにしている。高Ｖ／III 比で形成した半導体層では、斜面１１ａの両側の成長形状線の平坦面に対する角度θ12が小さくなるものの、斜面１１ａのストライプ幅の変化が少ない。従って、歪み量子井戸活性層８の発光領域となるストライプ状の斜面８ａの幅を１．１５μｍ程度に狭くしても素子抵抗が高くならず、キンクレベルを従来よりも高くすることが可能になる。
【００５２】
例えば、図２に示した従来の構造において、共振器長を９００μｍ、歪み量子井戸活性層103 のストライプ幅を１．１５μｍとした場合に、歪み量子井戸活性層103 のストライプ状の斜面からの偏光面のずれは１２゜であり、素子抵抗は１８Ωであった。
これに対して、本発明の実施形態に係る構造において、図６の紙面に対して垂直な方向の共振器長を９００μｍ、歪み量子井戸活性層のストライプ幅を１．１５μｍとした場合に、歪み量子井戸活性層のストライプ状の斜面からの偏光面のずれは０゜であり、素子抵抗は１０Ωであり、従来よりも特性が改善されることが確かめられた。
【００５３】
ところで、上記したn-GaAs基板１の主面１ａ，１ｂは（１００）面或いは（ｎ１１）Ａ面（ｎ＜７、ｎは実数）であってもよい。また、n-GaAs基板１の主面に形成された斜面１ｃは（ｎ1 １１）面（２≦ｎ1 ＜７、ｎ1 は実数）であってもよい。これにより、n-GaAs基板１の上方に形成される歪み量子井戸活性層８の平坦面は（１００）面或いは（ｎ１１）Ａ面（ｎ＜７）となり、また、その斜面は（ｎ2 １１）面（２≦ｎ2 ＜７、ｎ2 は実数）となる。
【００５４】
なお、半導体レーザの半導体層構造においては、図７に示すようにバッファ層２、下側中間層３及び上側中間層１３を省いてもよい。また、上記した例では、ｎ型クラッド層を形成する際のソースガスのＶ／III 比を、高くする工程と低くする工程、又は成長温度を低くする工程と高くする工程を少なくとも２周期で変化させたが、３周期以上で繰り返して６層以上でｎ型クラッド層を構成してもよい。
【００５５】
【発明の効果】
以上述べたように本発明によれば、段差基板の上に形成されるｎ型クラッド層の斜面の成長形状線の角度を小、大、小、大と繰り返すように変化させているのでその成長形状線が活性層のストライプ状斜面に対して実質的に垂直にならない領域を薄くすることができ、これによりレーザ光の偏光面の回転を抑制することができ、キンク強度を高くすることができる。
【００５６】
また、本発明によれば、活性層の上に形成されるｐ型クラッド層の斜面が狭くならない領域の初期の段階で、そのｐ型クラッド層の斜面の両側の平坦面上に電流ブロック層を形成するようにしたので、活性層の斜面を狭ストライプ化しても電流ブロック層がｐ型クラッド層を狭くすることがなくなり、これにより素子抵抗の低下を防止してキンク強度を高くすることができる。
【図面の簡単な説明】
【図１】図１は、従来のＳ3 型半導体レーザの第１例を示す断面図である。
【図２】図２は、従来のＳ3 型半導体レーザの第２例を示す断面図である。
【図３】図３は、本発明の実施形態に係るＳ3 型半導体レーザの形成工程を示す断面図（その１）である。
【図４】図４は、本発明の実施形態に係るＳ3 型半導体レーザの形成工程を示す断面図（その２）である。
【図５】図５は、本発明の実施形態に係るＳ3 型半導体レーザの形成工程を示す断面図（その３）である。
【図６】図６は、本発明の実施形態に係るＳ3 型半導体レーザの形成工程を示す断面図（その４）である。
【図７】図７は、本発明の実施形態に係るＳ3 型半導体レーザの層構造の他の例を示す断面図である。
【符号の説明】
１…GaAs基板、２…バッファ層、３…下側中間層、４〜７…ｎ型クラッド層、８…歪み量子井戸活性層、９〜１１…ｐ型クラッド層、１２ａ，１２ｂ…電流ブロック層、１３…上側中間層、１４…コンタクト層、１５…ｎ側電極、１６…ｐ側電極。

Claims (11)

  1. （１００）面あるいは（ｎ１１）Ａ面（ｎ＜７、ｎは実数）が表出した第１主面並びに（ｎ1 １１）（２≦ｎ1 ＜７、ｎ1 は実数）が表出した第１斜面を持つ第一導電型の段差基板と、
    前記段差基板上に順に形成された第１の第一導電型クラッド層、第２の第一導電型クラッド層、第３の第一導電型クラッド層及び第４の第一導電型クラッド層と、
    前記第４の第一導電型クラッド層上に形成され、且つ（１００）面あるいは（ｎ１１）Ａ面（ｎ＜７、ｎは実数）が表出した第２主面並びに（ｎ2 １１）Ａ面（２≦ｎ2 ＜７、ｎ2 は実数）が表出した第２斜面を持つ活性層と、
    前記活性層に接して積層された第１の第二導電型クラッド層と、
    前記第１の第二導電型クラッド層に接して積層されて前記第２斜面に沿う部分で第２の第二導電型クラッド層となり、前記第２主面に沿う部分で第一導電型電流ブロック層となる層とを有し、
    前記第１の第一導電型クラッド層のうち前記第１斜面に沿って形成された上側の斜面と下側の斜面のそれぞれの下部側線を結ぶ第１成長形状線が前記第１主面に対してなす角度をθ1 とし、前記第２の第一導電型クラッド層のうち前記第１斜面に沿って形成された上側の斜面と下側の斜面のそれぞれの下部側線を結ぶ第２成長形状線が前記第１主面に対してなす角度をθ2 とし、前記第３の第一導電型クラッド層のうち前記第１斜面に沿って形成された上側の斜面と下側の斜面のそれぞれの下部側線を結ぶ第３成長形状線が前記第１主面に対してなす角度をθ3 とし、前記第４の第一導電型クラッド層のうち前記第１斜面に沿って形成された上側の斜面と下側の斜面のそれぞれの下部側線を結ぶ第４成長形状線が前記第１主面に対してなす角度をθ4 とする場合に、θ1 ＜θ2 、θ2 ＞θ3 、θ3 ＜θ4 の関係を満たすことを特徴とする半導体レーザ。
  2. 前記第４の第一導電型クラッド層での前記上側の斜面と前記下側の斜面のそれぞれの上部側線を結ぶ線を第５成長形状線として、該第５成長形状線と前記第４成長形状線は、それぞれ前記第２斜面に対して実質的に直角であることを特徴とする請求項１に記載の半導体レーザ。
  3. 前記第１の第二導電型クラッド層のうち前記第２斜面に沿って形成された上側の斜面と下側の斜面のそれぞれの下部側線を結ぶ第６成長形状線が前記第２主面に対してなす角度をθ11とし、前記第２の第二導電型クラッド層のうち前記第２斜面に沿って形成された上側の斜面と下側の斜面のそれぞれの下部側線を結ぶ第７成長形状線が前記第２主面に対してなす角度をθ12とした場合に、θ11＞θ12であることを特徴とする請求項１又は請求項２に記載の半導体レーザ。
  4. 前記段差基板と前記活性層との間には、さらに別の第一導電型クラッド層が形成されていることを特徴とする請求項１又は請求項２に記載の半導体レーザ。
  5. （１００）面あるいは（ｎ１１）Ａ面（ｎ＜７、ｎは実数）が表出した第１主面並びに（ｎ1 １１）（２≦ｎ1 ＜７、ｎ1 は実数）が表出した第１斜面を持つ段差基板と、
    前記段差基板上に順に形成された第一導電型クラッド層と、
    前記第一導電型クラッド層上に形成され、且つ（１００）面あるいは（ｎ１１）Ａ面（ｎ＜７、ｎは実数）が表出した第２主面並びに（ｎ2 １１）Ａ面（２≦ｎ2 ＜７、ｎ2 は実数）が表出した第２斜面を持つ活性層と、
    前記活性層に接して積層された第１の第二導電型クラッド層と、
    前記第１の第二導電型クラッド層に接して積層されて前記第２斜面に沿う部分で第２の第二導電型クラッド層となり、前記第２主面に沿う部分で第一導電型電流ブロック層となるｐｎ交互ドープ層とを有し、
    前記第１の第二導電型クラッド層のうち前記第２斜面に沿って形成された上側の斜面と下側の斜面のそれぞれの下部側線を結ぶ第６成長形状線が前記第１主面に対してなす角度をθ11とし、前記ｐｎ交互ドープ層の前記第２斜面に沿って形成された上側の斜面と下側の斜面のそれぞれの下部側線を結ぶ第７成長形状線が前記第１主面に対してなす角度をθ12とした場合に、θ11＞θ12であることを特徴とする半導体レーザ。
  6. （ｎ1 １１）（２≦ｎ1 ＜７、ｎ1 は実数）が表出した第１斜面と、該第１主面の両側に（１００）面又は（ｎ１１）Ａ面（ｎ＜７、ｎは実数）が表出した第１主面とを有する段差基板の上に、III 族ソースに対するＶ族ソースの比であるＶ／III 比を第１の値に設定して第１の第一導電型クラッド層を形成する工程と、
    前記Ｖ／III 比を前記第１の値よりも低い第２の値に設定することにより第２の第一導電型クラッド層を前記第１の第一導電型クラッド層の上に形成する工程と、
    前記Ｖ／III 比を前記第２の値よりも高い第３の値に設定することにより第３の第一導電型クラッド層を前記第２の第一導電型クラッド層の上に形成する工程と、
    前記Ｖ／III 比を前記第３の値よりも低い第４の値に設定することにより第４の第一導電型クラッド層を前記第３の第一導電型クラッド層の上に形成する工程と、
    （１００）面又は（ｎ１１）Ａ面（ｎ＜７、ｎは実数）が表出した第２主面と前記第１斜面に沿って形成されて（ｎ2 １１）Ａ面（２≦ｎ2 ＜７、ｎ2 は実数）が表出した第２斜面を持つ活性層を前記第４の第一導電型クラッド層上に形成する工程と、
    前記活性層の上に第１の第二導電型クラッド層を形成する工程と、
    第二導電型ドーパントと第一導電型ドーパントを交互に導入して前記第１の第二導電型クラッド層の上に半導体層を成長することにより、前記第２斜面の上方に第２の第二導電型クラッド層を形成するとともに、前記活性層の前記第２主面の上方に第一導電型電流ブロック層を形成する工程と、
    第二導電型ドーパントを導入して前記半導体層をさらに成長することにより、前記第２の第二導電型クラッド層と前記第一導電型電流ブロック層の上に第３の第二導電型クラッド層を形成する工程と
    を有することを特徴とする半導体レーザの製造方法。
  7. 前記第２の第二導電型クラッド層、前記第一導電型電流ブロック層及び第３の第二導電型クラッド層を形成する際のＶ／III 比は、前記第１の第二導電型クラッド層を形成する際のＶ／III 比よりも高いことを特徴とする請求項６に記載の半導体レーザの製造方法。
  8. （ｎ1 １１）（２≦ｎ1 ＜７、ｎ1 は実数）が表出した第１斜面と、該第１主面の両側に（１００）面又は（ｎ１１）Ａ面（ｎ＜７、ｎは実数）が表出した第１主面とを有する段差基板の上に第一導電型クラッド層を形成する工程と、
    （１００）面又は（ｎ１１）Ａ面（ｎ＜７、ｎは実数）が表出した第２主面と前記第１斜面に沿って形成されて（ｎ2 １１）Ａ面（２≦ｎ2 ＜７、ｎ2 は実数）が表出した第２斜面を持つ活性層を前記第一導電型クラッド層上に形成する工程と、
    III 族ソースに対するＶ族ソースの比であるＶ／III 比を第１の値に設定して第１の第二導電型クラッド層を前記活性層の上に形成する工程と、
    前記Ｖ／III 比を前記第１の値よりも高い第２の値に設定し且つ第二導電型ドーパントと第一導電型ドーパントを交互に導入することにより、前記活性層の前記第２斜面の上方に第２の第二導電型クラッド層を形成するとともに前記活性層の前記第２主面の上方に第一導電型電流ブロック層を形成する工程と、
    前記Ｖ／III 比を前記第２の値に保持しながら、前記第２の第二導電型クラッド層と前記第一導電型電流ブロック層の上に第３の第二導電型クラッド層を形成する工程と
    を有することを特徴とする半導体レーザの製造方法。
  9. （ｎ1 １１）（２≦ｎ1 ＜７、ｎ1 は実数）が表出した第１斜面と、該第１主面の両側に（１００）面又は（ｎ１１）Ａ面（ｎ＜７、ｎは実数）が表出した第１主面とを有する段差基板の上に、成長温度を第１の値に設定して第１の第一導電型クラッド層を形成する工程と、
    成長温度を前記第１の値よりも高い第２の値に設定することにより第２の第一導電型クラッド層を前記第１の第一導電型クラッド層上に形成する工程と、
    成長温度を前記第２の値よりも低い第３の値に設定することにより第３の第一導電型クラッド層を前記第２の第一導電型クラッド層上に形成する工程と、
    成長温度を前記第３の値よりも高い第４の値に設定することにより第４の第一導電型クラッド層を前記第３の第一導電型クラッド層上に形成する工程と、
    （１００）面又は（ｎ１１）Ａ面（ｎ＜７、ｎは実数）が表出した第２主面と前記第１斜面に沿って形成されて（ｎ2 １１）Ａ面（２≦ｎ2 ＜７、ｎ2 は実数）が表出した第２斜面を持つ活性層を前記第４の第一導電型クラッド層上に形成する工程と、
    前記活性層の上に第１の第二導電型クラッド層を形成する工程と、
    第二導電型ドーパントと第一導電型ドーパントを交互に導入して前記第１の第二導電型クラッド層の上に半導体層を成長することにより、前記第２斜面の上方に第２の第二導電型クラッド層を形成するとともに、前記活性層の前記第２主面の上方に第一導電型電流ブロック層を形成する工程と、
    第二導電型ドーパントを導入して前記半導体層をさらに成長することにより、前記第２の第二導電型クラッド層と前記第一導電型電流ブロック層の上に第３の第二導電型クラッド層を形成する工程と
    を有することを特徴とする半導体レーザの製造方法。
  10. （ｎ1 １１）（２≦ｎ1 ＜７、ｎ1 は実数）が表出した第１斜面と、該第１主面の両側に（１００）面又は（ｎ１１）Ａ面（ｎ＜７、ｎは実数）が表出した第１主面とを有する段差基板の上に第一導電型クラッド層を形成する工程と、
    （１００）面又は（ｎ１１）Ａ面（ｎ＜７、ｎは実数）が表出した第２主面と前記第１斜面に沿って形成されて（ｎ2 １１）Ａ面（２≦ｎ2 ＜７、ｎ2 は実数）が表出した第２斜面を持つ活性層を前記第一導電型クラッド層上に形成する工程と、
    成長温度を第１の値に設定して第１の第二導電型クラッド層を前記活性層の上に形成する工程と、
    成長温度を前記第１の値よりも低い第２の値に設定し且つ第二導電型ドーパントと第一導電型ドーパントを交互に導入することにより、前記活性層の前記第２斜面の上方に第２の第二導電型クラッド層を形成するとともに前記活性層の前記第２主面の上方に第一導電型電流ブロック層を形成する工程と、
    成長温度を前記第２の値に保持しながら、前記第２の第二導電型クラッド層と前記第一導電型電流ブロック層の上に第３の第二導電型クラッド層を形成する工程と
    を有することを特徴とする半導体レーザの製造方法。
  11. 前記第１の第一導電型クラッド層又は前記第一導電型クラッド層から前記第３の第二導電型クラッド層までは連続してＭＯＶＰＥ法により成長されることをことを特徴とする請求項６乃至請求項１０のいずれかに記載の半導体レーザの製造方法。
JP2001010427A 2001-01-18 2001-01-18 半導体レーザ及びその製造方法 Expired - Fee Related JP3679010B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2001010427A JP3679010B2 (ja) 2001-01-18 2001-01-18 半導体レーザ及びその製造方法
US10/044,979 US6501090B2 (en) 2001-01-18 2002-01-15 Semiconductor laser and method of manufacturing the same
DE60211962T DE60211962T2 (de) 2001-01-18 2002-01-16 Halbleiterlaser und Herstellungsverfahren
EP02250292A EP1231685B1 (en) 2001-01-18 2002-01-16 Semiconductor laser and method of manufacturing the same
DE60210213T DE60210213T2 (de) 2001-01-18 2002-01-16 Halbleiterlaser und Herstellungsverfahren
EP05010646A EP1580853B1 (en) 2001-01-18 2002-01-16 Semiconductor laser and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001010427A JP3679010B2 (ja) 2001-01-18 2001-01-18 半導体レーザ及びその製造方法

Publications (2)

Publication Number Publication Date
JP2002217496A JP2002217496A (ja) 2002-08-02
JP3679010B2 true JP3679010B2 (ja) 2005-08-03

Family

ID=18877739

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001010427A Expired - Fee Related JP3679010B2 (ja) 2001-01-18 2001-01-18 半導体レーザ及びその製造方法

Country Status (4)

Country Link
US (1) US6501090B2 (ja)
EP (2) EP1231685B1 (ja)
JP (1) JP3679010B2 (ja)
DE (2) DE60210213T2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8421056B2 (en) * 2009-03-03 2013-04-16 Hitachi Cable, Ltd. Light-emitting device epitaxial wafer and light-emitting device
CN114147234A (zh) * 2021-12-08 2022-03-08 苏州中科煜宸激光智能科技有限公司 一种立面斜壁墙的激光熔覆堆积实验方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3257034B2 (ja) * 1992-06-03 2002-02-18 ソニー株式会社 化合物半導体装置とその製造方法
JP3171307B2 (ja) * 1995-06-26 2001-05-28 富士通株式会社 半導体レーザ装置及びその製造方法
JPH1126884A (ja) 1997-07-09 1999-01-29 Fujitsu Ltd 半導体レーザ装置及びその製造方法
JP2000174385A (ja) * 1998-07-15 2000-06-23 Sony Corp 半導体レ―ザ

Also Published As

Publication number Publication date
DE60211962T2 (de) 2006-10-26
EP1231685A3 (en) 2004-08-18
DE60211962D1 (de) 2006-07-06
US6501090B2 (en) 2002-12-31
JP2002217496A (ja) 2002-08-02
EP1231685B1 (en) 2006-03-29
EP1580853B1 (en) 2006-05-31
DE60210213T2 (de) 2006-08-24
US20020094677A1 (en) 2002-07-18
DE60210213D1 (de) 2006-05-18
EP1231685A2 (en) 2002-08-14
EP1580853A1 (en) 2005-09-28

Similar Documents

Publication Publication Date Title
US6518159B1 (en) Semiconductor laser device and a method for fabricating the same
JP3171307B2 (ja) 半導体レーザ装置及びその製造方法
JPH06302908A (ja) 半導体レーザ
JP5169534B2 (ja) 集積型光半導体装置の製造方法及び集積型光半導体装置
JP3679010B2 (ja) 半導体レーザ及びその製造方法
JP2501969B2 (ja) 半導体レ−ザ装置及びその製造方法
JP2001057459A (ja) 半導体レーザ
JP2000058982A (ja) 半導体発光素子
JPH0766495A (ja) 半導体レーザおよびその製造方法
JP2611509B2 (ja) 半導体レーザ
JP3719705B2 (ja) 化合物半導体装置の製造方法
JP3658229B2 (ja) 半導体レーザ素子及びその製造方法
JP2699662B2 (ja) 半導体レーザとその製造方法
JP3820826B2 (ja) 半導体発光装置および半導体装置の製造方法
JP2554192B2 (ja) 半導体レーザの製造方法
JPH1126884A (ja) 半導体レーザ装置及びその製造方法
JPH07135374A (ja) 半導体レーザ装置
JPH11274641A (ja) 半導体素子およびその製造方法
JPH05152672A (ja) 半導体発光装置及びその製造方法
JPH077230A (ja) 屈折率反導波型半導体レーザ
JPH1075007A (ja) 斜面発光型半導体レーザ装置及びその製造方法
JPH09214056A (ja) 半導体装置の製造方法，半導体レーザ及びその製造方法
JPH06260720A (ja) 半導体レーザ
JPH07202315A (ja) 半導体レーザ装置の製造方法
JPH06164063A (ja) 可視光半導体レーザ及びその製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040325

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050125

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050510

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050511

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080520

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090520

Year of fee payment: 4

LAPS Cancellation because of no payment of annual fees