JP3677498B2

JP3677498B2 - マルチスレッドスケーリングによってデジタルビデオ信号を圧縮／マルチスクリーン処理する方法及びその装置

Info

Publication number: JP3677498B2
Application number: JP2002503027A
Authority: JP
Inventors: チャ−ギュンジェオン，
Original assignee: ポスデータカンパニーリミテッド
Priority date: 2000-06-09
Filing date: 2001-02-19
Publication date: 2005-08-03
Anticipated expiration: 2021-02-19
Also published as: US7133450B2; WO2001095618A1; US20030007564A1; CN1383676A; JP2003536331A; KR100387606B1; CN1187969C; TW501366B; KR20010112667A; AU2001236156A1

Description

【０００１】
【発明の属する技術分野】
本発明は、マルチスレッドスケ−リングによってデジタルビデオ信号を圧縮／マルチスクリーン処理する方法及びその装置に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】
デジタルビデオ信号の圧縮／マルチスクリーン処理は、アナログ映像をデジタル映像に変換して録画／記憶するか、又は実時間でそのデジタル映像を表示するデジタルビデオ録画機（ Digital Video Recorder;ＤＶＲ）において用いられる。
【０００３】
通常、ＤＶＲは多数のカメラから入力される多チャンネルビデオ信号を圧縮し記憶してマルチスクリーンで表示しなければならない。
【０００４】
このような多チャンネルＤＶＲシステムを構成する種々のモジュ−ルのうち、圧縮部とマルチスクリーン処理部とが最も重要なモジュ−ルであって、従来の多チャンネルＤＶＲシステムは、このような圧縮部とマルチスクリーン処理部とが別途のモジュ−ルで構成されている。
【０００５】
マルチスレッドスケ−リングとは、飛び越し走査（Interlacing）の偶数フィ−ルドと奇数フィ−ルドとで交互に異なる解像度の画面処理を行うことを意味する。
【０００６】
図１は、従来の独立された圧縮部とマルチスクリーン処理部とを備えたＤＶＲシステムを示したものである。
【０００７】
図１に示された圧縮部10の動作を説明する。まず、中央処理部（以下、ＣＰＵという）13はアナログ／デジタルコンバータ11、圧縮ＦＩＦＯ12を所定の順に初期化する。初期化されたアナログ／デジタルコンバータ11は圧縮ＦＩＦＯ12にデジタルデ−タを記憶した後、ＣＰＵ13に割り込み例外処理を要求する。ＣＰＵ13がアナログ／デジタルコンバータ11をポ−リング（Polling）してからビデオデ−タを取り出すことも出来るが、ＣＰＵ13の負荷を軽減し、ビデオデ−タの伝送効率を高め且つ伝送エラ−を減らすために圧縮ＦＩＦＯ12を用いている。ＣＰＵ13の例外処理ル−チンは、圧縮ＦＩＦＯ12からビデオデ−タをメモリ（ＲＡＭ）30に直接デ−タ伝送方式（Direct Memory Access）で伝送し、ＭＰＥＧ、ＪＰＥＧ、H.26×等の圧縮アルゴリズムを用いてコ−ディングしてからハ−ドディスクのような記憶媒体に記憶する。
【０００８】
図１に示されたマルチスクリーン処理部20の動作を説明する。このマルチスクリーン処理部において、ビデオプロセッサ（Video Processor）23は、マルチスクリーン処理のための所定の規則に従って、デジタル信号に変換されたビデオデ−タをマルチスクリーンＦＩＦＯ22からビデオメモリ31へ伝送する。その結果、このビデオデータは、テレビジョン受像器又はＶＧＡモニタ上で、４画面／８画面／16画面等のマルチスクリーンを構成するように処理される。
【０００９】
前述したように従来の技術において圧縮部10とマルチスクリーン処理部20とを別途の独立されたモジュ−ルで構成するのは、圧縮部10とマルチスクリーン処理部20とがそれぞれ異なる解像度でビデオテ−タを処理するようにプログラミングされているからである。換言すると、圧縮部10は３５２×２４０の解像度で30フレ−ム伝送モ−ドを実現するようにプログラミングされていなければ、実時間処理ができなくなる。マルチスクリーン処理部20は、16画面の場合、１８０×１２０の解像度で30フレ−ム伝送モ−ドを実現するようにプログラミングされていなければ、16画面で実時間処理ができなくなる。従って、圧縮部10とマルチスクリーン処理部20とが別途のモジュ−ルで構成された従来のＮチャンネル実時間ＤＶＲは２×Ｎ個のアナログ／デジタルコンバータが必要になる。
【００１０】
しかし、通常のアナログ／デジタルコンバータは非常に大量の電流を使用し、多くの電力を消費する。これにより、システムの安定性を害する大量の熱が発生する。また、Ｎチャンネル×２個のアナログ／デジタルコンバータは多チャンネルＤＶＲシステムの高コスト化の要因となっている。
【００１１】
本発明の目的は飛び越し走査の偶数フィ−ルドと奇数フィ−ルドとで交互に異なる解像度の画面処理を行うマルチスレッドスケ−リングによって２×Ｎ個のアナログ／デジタルコンバータを用いた従来の圧縮部とマルチスクリーン処理部とを統合することにより、Ｎ個のアナログ／デジタルコンバータを用いてデジタルビデオ信号を圧縮／マルチスクリーン処理する方法及びその装置を提供することにある。
【００１２】
【課題を解決するための手段】
前述したような目的を達成するために、本発明によるマルチスレッドスケ−リングによってデジタルビデオ信号を圧縮／マルチスクリーン処理する方法は、圧縮／マルチスクリーン処理のための各チャンネルに対して統合された単一アナログ／デジタルコンバータを用いる。本発明の方法は、入力されるビデオ信号の偶数フィ−ルド／奇数フィ−ルドによってアナログ／デジタルコンバータから出力されるデジタルビデオ信号の解像度をスケ−リングするステップと、前記スケーリングするステップにおいてスケ−リングされた解像度に従って、スケーリングされたデジタルビデオ信号を圧縮するか、又はマルチスクリーン処理するステップとを有することを特徴とする。本発明によるマルチスレッドスケ−リングによってデジタルビデオ信号を圧縮／マルチスクリーン処理する装置は、入力される多重チャンネルビデオ信号のフィ−ルドに応じて偶数フィ−ルド／奇数フィ−ルド指示子を発生し、偶数フィ−ルド／奇数フィ−ルドに従って各チャンネルのビデオ信号をデジタル変換すると共に、圧縮のための解像度またはマルチスクリーン処理のための解像度にスケ−リングする多重チャンネルのアナログ／デジタルコンバータと、前記アナログ／デジタルコンバータの偶数フィ−ルド／奇数フィ−ルド指示子に基づいて各チャンネルのアナログ／デジタルコンバータから出力される圧縮のためのビデオ信号を記憶する圧縮ＦＩＦＯと、前記アナログ／デジタルコンバータの偶数フィ−ルド／奇数フィ−ルド指示子に基づいて各チャンネルのアナログ／デジタルコンバータから出力されるマルチスクリーン処理のためのビデオ信号を記憶するマルチスクリーンＦＩＦＯと、前記各チャンネルのアナログ／デジタルコンバータ、前記各チャンネルの圧縮ＦＩＦＯ及びマルチスクリーンＦＩＦＯを初期化し、入力されるマルチスクリーンビデオ信号のフィ−ルドに応じてデジタル変換ビデオ信号を各種の解像度にスケ−リングするように各チャンネルのアナログ／デジタルコンバータを制御するＣＰＵと、マルチスクリーン処理のための所定の規則に従って前記マルチスクリーンＦＩＦＯに入力されたビデオ信号をビデオメモリへ伝送するビデオプロセッサとを備えることを特徴とする。
【００１３】
【発明の実施の形態】
図２は、Ｎ個のアナログ／デジタルコンバータを用いてＮチャンネルデジタルビデオ信号を圧縮／マルチスクリーン処理する本発明の方法のフローチャートである。
【００１４】
周辺機器の初期化（S100）は、ＣＰＵが各チャンネルのアナログ／デジタルコンバータ、圧縮ＦＩＦＯ及びマルチスクリーンＦＩＦＯを初期化するステップである。
【００１５】
偶数フィ−ルド／奇数フィ−ルド指示子発生（S110）は、初期化された前記各チャンネルのアナログ／デジタルコンバータが偶数フィ−ルド／奇数フィ−ルド指示子を発生するステップである。図４は、そのようにして発生された偶数フィ−ルド／奇数フィ−ルド指示子を時間軸上に表した時間に対応させて示したものである。
【００１６】
発生された偶数フィ−ルド／奇数フィ−ルド指示子が偶数フィ−ルドである場合、３５２×２４０スケ−リング（S120）は、３５２×２４０にスケ−リングされたデジタル変換ビデオ信号を出力するステップであり、出力された前記デジタル変換ビデオ信号は圧縮ＦＩＦＯへ伝送される（S130）。
【００１７】
発生された偶数フィ−ルド／奇数フィ−ルド指示子が奇数フィ−ルドである場合、16画面のための１８０×１２０、９画面のための２４０×１６０または４画面のための３６０×２４０にスケ−リングされたデジタル変換ビデオ信号を出力し（S140）、出力された前記デジタル変換ビデオ信号をマルチスクリーンＦＩＦＯへ伝送する（S150）。前記S140において、前記偶数フィ−ルド／奇数フィ−ルド指示子が奇数フィ−ルドである場合、ＣＰＵは、16画面のための１８０×１２０、９画面のための２４０×１６０または４画面のための３６０×２４０にスケ−リングが可能となるよう、各チャンネルのアナログ／デジタルコンバータの動作レジスタを制御可能なようにプログラミングされる。
【００１８】
図３は、本発明の一実施例として、Ｎ個のアナログ／デジタルコンバータを用いるＮチャンネルＤＶＲシステムにおけるデジタルビデオ信号の圧縮／マルチスクリーン処理装置を示した構成図である。
【００１９】
図３に示すように、圧縮／マルチスクリーン処理部40が統合されている。以下では、偶数フィ−ルドにおける入力されたアナログビデオ信号を圧縮する処理、奇数フィ−ルドにおける入力されたアナログビデオ信号の４／９／１６のマルチスクリーン処理を例として説明する。
【００２０】
Ｎ個のアナログ／デジタルコンバータ41はＣＰＵ44によって初期化された後、偶数フィ−ルド／奇数フィ−ルド指示子を発生し、各チャンネルのビデオ信号をデジタル変換して16画面のための１８０×１２０、９画面のための２４０×１６０、４画面のための３６０×２４０または通常の画面のための３５２×２４０の解像度にスケ−リングする。前記偶数フィ−ルド／奇数フィ−ルド指示子が偶数フィ−ルドである場合、３５２×２４０でスケ−リングされたデジタル変換ビデオ信号が圧縮ＦＩＦＯ42に記憶され、前記偶数フィ−ルド／奇数フィ−ルド指示子が奇数フィ−ルドである場合、16画面のための１８０×１２０、９画面のための２４０×１６０または４画面のための３６０×２４０の解像度にスケ−リングされたデジタル変換ビデオ信号がマルチスクリーンＦＩＦＯ43に記憶される。
【００２１】
圧縮ＦＩＦＯ42は、前記偶数フィ−ルド／奇数フィ−ルド指示子が偶数フィ−ルドである場合、前記各チャンネルのアナログ／デジタルコンバータ41の出力ビデオ信号を記憶する。ＣＰＵ44が前記アナログ／デジタルコンバータグル−プ41をポ−リングしてからデジタル変換ビデオ信号を持ち込むことも出来るが、ＣＰＵ44の負荷を軽減し、ビデオ信号の伝送効率を高め且つ伝送エラ−を減らすために前記圧縮ＦＩＦＯ42を用いる。
【００２２】
マルチスクリーンＦＩＦＯ43は、前記偶数フィ−ルド／奇数フィ−ルド指示子が奇数フィ−ルドである場合、各種の解像度でスケ−リングされた前記各チャンネルのアナログ／デジタルコンバータ41の出力ビデオ信号を記憶する。
【００２３】
ＣＰＵ44は、前記各チャンネルのアナログ／デジタルコンバータ41、前記各チャンネルの圧縮ＦＩＦＯ及びマルチスクリーンＦＩＦＯを初期化する。そして、前記各チャンネルのアナログ／デジタルコンバータ41において発生された前記偶数フィ−ルド／奇数フィ−ルド指示子に応じてデジタル変換ビデオ信号が各種の解像度でスケ−リングされるように前記アナログ／デジタルコンバータ41を制御する。前記ＣＰＵ44は、前記偶数フィ−ルド／奇数フィ−ルド指示子が奇数フィ−ルドである場合、16画面のための１８０×１２０、９画面のための２４０×１６０または４画面のための３６０×２４０にスケ−リングが可能となるよう、前記各チャンネルのアナログ／デジタルコンバータ41の動作レジスタを制御可能なようにプログラミングされる。ビデオプロセッサ45は、マルチスクリーン処理のための所定の規則に従って前記マルチスクリーンＦＩＦＯに入力されたビデオ信号をビデオメモリに伝送する。
【００２４】
図４は、本発明によるマルチスレッドスケ−リングの動作原理を示したものである。
【００２５】
図４は、前記各チャンネルのアナログ／デジタルコンバータ41によって発生された偶数フィ−ルド／奇数フィ−ルド指示子を時間軸上に表した時間に対応させて示したものである。前記偶数フィ−ルド／奇数フィ−ルド指示子に基づいて、前記ＣＰＵ44は前記各チャンネルのアナログ／デジタルコンバータ41の動作レジスタを制御する。
【００２６】
以上で説明したように、本発明によるマルチスレッドスケ−リングによってデジタルビデオ信号を圧縮／マルチスクリーン処理する方法及びその装置によると、圧縮／マルチスクリーン処理部は、信号が偶数フィ−ルドであるか又は奇数フィ−ルドであるかによって、圧縮ＦＩＦＯ及びマルチスクリーンＦＩＦＯから圧縮及びマルチスクリーン処理を順次的に行うことができる。したがって、図１に示された従来の多チャンネルＤＶＲシステムがＮ個のチャンネルに対して２×Ｎ個のアナログ／デジタルコンバータを用いているのと比べ、本発明によるデジタルビデオ信号の圧縮／マルチスクリーン処理方法及びその装置はＮ個のチャンネルに対して同一のＮ個のアナログ／デジタルコンバータを使用しているにもかかわらず、従来システムと同一の機能を提供することが出来る。
【００２７】
本発明において、アナログ／デジタルコンバータを二重（２×Ｎ）で用いる従来のシステムと同等のシステムをＮ個のアナログ／デジタルコンバータだけで実現することにより、従来システム対比100%の電力消費と100%の費用を節減することになる。また、アナログ／デジタルコンバータの数を１／２に減らすことにより、電力消費の減少とともに本発明が適用される多チャンネルＤＶＲシステムの安定性を高めることになる。
【図面の簡単な説明】
【図１】従来の技術として独立された圧縮部とマルチスクリーン処理部とを備えるＤＶＲシステムを示した図である。
【図２】本発明におけるＮ個のアナログ／デジタルコンバータを用いるＮチャンネルデジタルビデオ信号の圧縮／マルチスクリーン処理方法のフローチャートである。
【図３】本発明の一実施例として圧縮部とマルチスクリーン処理部とを統合したデジタルビデオ信号の圧縮／マルチスクリーン処理装置を示した図である。
【図４】本発明による方法及び装置においてマルチスレッドスケ−リングの動作原理を示した図である。
【符号の説明】
４０圧縮／マルチスクリーン処理部
４１アナログ／デジタルコンバータ
４２圧縮ＦＩＦＯ
４３マルチスクリーンＦＩＦＯ
４４ＣＰＵ
４５ビデオプロセッサ部

Claims

圧縮／マルチスクリーン処理のための各チャンネルに対して統合された単一アナログ／デジタルコンバータを用い、マルチスレッドスケ−リングによってデジタルビデオ信号を圧縮／マルチスクリーン処理する方法であって、
入力されるビデオ信号の偶数フィ−ルド／奇数フィ−ルドに応じてアナログ／デジタルコンバータから出力されるデジタルビデオ信号の解像度をスケ−リングするステップと、
前記スケーリングするステップにおいてスケ−リングされた解像度に従って、偶数フィールド及び奇数フィールドの何れか一方について、スケーリングされたデジタルビデオ信号を圧縮し、他方について、マルチスクリーン処理するステップと
を有することを特徴とするマルチスレッドスケ−リングによってデジタルビデオ信号を圧縮／マルチスクリーン処理する方法。
前記スケーリングするステップにおいて、偶数フィ−ルドでは圧縮のための解像度となるようにデジタルビデオ信号をスケ−リングすることを特徴とする請求項１に記載のマルチスレッドスケ−リングによってデジタルビデオ信号を圧縮／マルチスクリーン処理する方法。
前記圧縮のための解像度は３５２×２４０であることを特徴とする請求項２に記載のマルチスレッドスケ−リングによってデジタルビデオ信号を圧縮／マルチスクリーン処理する方法。
前記スケーリングするステップにおいて、奇数フィ−ルドではマルチスクリーン処理のための解像度となるようにデジタルビデオ信号をスケ−リングすることを特徴とする請求項１に記載のマルチスレッドスケ−リングによってデジタルビデオ信号を圧縮／マルチスクリーン処理する方法。
前記マルチスクリーン処理は、４画面、９画面、または１６画面のマルチスクリーン処理であることを特徴とする請求項４に記載のマルチスレッドスケ−リングによってデジタルビデオ信号を圧縮／マルチスクリーン処理する方法。
４画面のための解像度は３６０×２４０で、９画面のための解像度は２４０×１６０で、１６画面のための解像度は１８０×１２０であることを特徴とする請求項５に記載のマルチスレッドスケ−リングによってデジタルビデオ信号を圧縮／マルチスクリーン処理する方法。
入力される多重チャンネルビデオ信号のフィ−ルドに対して、当該フィールドが偶数フィールド及び奇数フィールドのうちの何れであるのかを示す情報である偶数フィ−ルド／奇数フィ−ルド指示子を発生し、偶数フィ−ルド／奇数フィ−ルドに従って各チャンネルのビデオ信号をデジタル変換すると共に、圧縮のための解像度またはマルチスクリーン処理のための解像度にスケ−リングする多重チャンネルのアナログ／デジタルコンバータと、
前記アナログ／デジタルコンバータの偶数フィ−ルド／奇数フィ−ルド指示子に基づいて、偶数フィールド及び奇数フィールドの何れか一方について、各チャンネルのアナログ／デジタルコンバータから出力される圧縮のためのビデオ信号を記憶する圧縮ＦＩＦＯと、
前記アナログ／デジタルコンバータの偶数フィ−ルド／奇数フィ−ルド指示子に基づいて、前記偶数フィールド及び奇数フィールドの他方について、各チャンネルのアナログ／デジタルコンバータから出力されるマルチスクリーン処理のためのビデオ信号を記憶するマルチスクリーンＦＩＦＯと、
前記各チャンネルのアナログ／デジタルコンバータ、前記各チャンネルの圧縮ＦＩＦＯ及びマルチスクリーンＦＩＦＯを初期化し、入力されるマルチスクリーンビデオ信号のフィ−ルドに応じてデジタル変換ビデオ信号を各種の解像度にスケ−リングするように各チャンネルのアナログ／デジタルコンバータを制御するＣＰＵと、
マルチスクリーン処理のための所定の規則に従って前記マルチスクリーンＦＩＦＯに入力されたビデオ信号をビデオメモリへ伝送するビデオプロセッサと
を備えることを特徴とするマルチスレッドスケ−リングによってデジタルビデオ信号を圧縮／マルチスクリーン処理する装置。
前記アナログ／デジタルコンバータは、前記ＣＰＵによって初期化された後、偶数フィ−ルド／奇数フィ−ルド指示子を発生し、
偶数フィ−ルドである場合、３５２×２４０の解像度にスケ−リングされたデジタルビデオ信号を前記圧縮ＦＩＦＯに記憶し、
奇数フィ−ルドである場合、16画面のための１８０×１２０、９画面のための２４０×１６０または４画面のための３６０×２４０の解像度にスケ−リングされたデジタルビデオ信号を前記マルチスクリーンＦＩＦＯに記憶することを特徴とする請求項７に記載のマルチスレッドスケ−リングによってデジタルビデオ信号を圧縮／マルチスクリーン処理する装置。
前記ＣＰＵは、前記偶数フィ−ルド／奇数フィ−ルド指示子が奇数フィ−ルドである場合に16画面のための１８０×１２０、９画面のための２４０×１６０または４画面のための３６０×２４０の解像度にスケ−リングが可能となるよう、前記アナログ／デジタルコンバータの動作レジスタを制御可能なようにプログラミングされていることを特徴とする請求項７に記載のマルチスレッドスケ−リングによってデジタルビデオ信号を圧縮／マルチスクリーン処理する装置。