JP3674142B2 - Digital information reproducing apparatus and maximum likelihood decoding apparatus - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、記録媒体から再生されたアナログ信号から原ディジタル情報を再生するディジタル情報再生装置に関するものである。
【0002】
【従来の技術】
媒体上に高密度記録されたディジタル情報を復調する方式として、パーシャルレスポンス等化とビタビ復号を組み合わせたPRML信号処理が用いられている。媒体上に高密度記録を図ると、記録再生系の周波数特性から符号間の干渉が発生する。パーシャルレスポンス等化は、既知の符号間干渉を与えることで従来のナイキスト等化に比べてS/N比を改善できる。一方、ビタビ復号は符号前後に相関がある場合に有効である。パーシャルレスポンス等化は、符号間に相関を持たせて既知の符号間干渉を与えてるので、ビタビ復号との組み合わせが有効となる。このようなPRML信号処理方式を用いたディジタル情報再生装置は、所定のパーシャルレスポンス等化された再生信号をタイミング信号ごとに量子化するA/D変換手段と、A/D変換手段から出力された量子化データを入力として原ディジタル情報を復号する最尤復号手段と、A/D変換手段で用いられるタイミング信号を発生するタイミング信号抽出手段を備えている。これまでのスライスレベルをもちいた2値検出方式に比べ、大幅に誤り率を改善できることが知られている。
【0003】
【発明が解決しようとする課題】
図1はPRML信号処理方式の最尤復号手段の例を示したものである。最尤復号手段では、まずブランチメトリックユニット(以降BMUとする)においてA/D変換手段から入力された量子化データとパーシャルレスポンス等化期待値との距離、いわゆるブランチメトリックを求める。
【0004】
つぎに加算比較選択ユニット(以降ACSとする)においてBMUから入力されたブランチメトリックと1時刻前の各状態の確からしさを示すメトリック値との加算演算を行い、結果を比較し、毎時刻とりうる状態遷移のうちから確からしい状態遷移を選択し、選択した結果をサバイバルメモリユニット(以降SMUとする)へ出力する。SMUでは確からしい状態遷移を所定の長さ蓄えておき、パーシャルレスポンス等化によって定まる規則に則って時間軸方向に遷移が継続できなくなった状態遷移列を排除し、その結果残った最も確からしい状態遷移列、いわゆる生き残りパスを出力する。
【0005】
この生き残りパスから原ディジタル情報を復号することができる。このような最尤復号手段では、演算のすべてがタイミング信号と同期して行われ、演算はタイミング信号間隔で、完結しなければならない。最尤復号手段の処理速度を上げるには、並列処理することが考えられるが、ACSにおいて、1時刻前のメトリック値を用いることから、単純な並列処理で高速化を実現できないといった問題点があった。
【0006】
また図2は、パス帰還型最尤復号手段の例を示したものである。BMU、ACS、SMUについては図1の最尤復号手段と同様に動作する。SMUから出力された生き残りパス情報がローパスフィルタ(以降LPFとする)に入力される。シフトレジスタ(以降REGとする)は、量子化データをBMUとACSとSMUの処理時間と同じ時間遅延させ、LPFに出力する。LPFは生き残りパス情報にしたがって量子化データを異なるメモリに格納し、量子化データの平均値を求める。求められた平均値は理想的なパーシャルレスポンス等化期待値と再生信号に含まれるレベル変動成分を含んでおり、平均値をBMUにフィードバックし、また求められた平均値からタイミング信号の位相誤差量を求め、ディジタルループフィルタ(DLF)へ出力する。DLFは位相誤差量の積分値をもとめ、位相誤差量の瞬時値と積分値の和をタイミング信号抽出手段へ出力する。
【0007】
このようなパス帰還型最尤復号手段では、LPFにおいてレベル変動成分を含んだパーシャルレスポンス等化期待値を求めるまでに、BMUとACSとSMUとLPFでの処理時間だけ必要となり、フィードバック制御可能なレベル変動成分の周波数帯域が制限されるといった問題点があった。また、DLFにおいてタイミング信号抽出手段内のVCOのコントロール信号を求めるまでに、BMUとACSとSMUとLPFとDLFでの処理時間だけ必要となり、フェーズロックループのキャプチャレンジが小さくなってしまうといった問題点があった。
【0008】
【課題を解決するための手段】
本発明の最尤復号装置は、タイミング信号抽出手段から出力されたタイミング信号をn分の1に分周する分周器(nは1より大きい整数)と、A/D変換手段から出力された量子化データをn個の量子化データを分周されたクロックにあわせてパラレルに出力するパラレルデータ変換器と、パラレルデータ変換手段から入力されたn個の量子化データとパーシャルレスポンス等化期待値との距離を求めるBMUと、BMUから入力されたブランチメトリックとn時刻前の各状態の確からしさを示すメトリック値との加算演算を行い、結果を比較し、毎時刻とりうる状態遷移のうちから確からしい状態遷移を選択し、選択した結果をSMUへ出力するACSと、確からしい状態遷移を所定の長さ蓄えておきパーシャルレスポンス等化によって定まる規則に則って時間軸方向に遷移が継続できなくなった状態遷移列を排除し生き残りパスを出力するSMUを備えた構成とした。
【0009】
本発明のディジタル情報再生装置は、再生信号を量子化データに変換するA/D変換手段と、A/D変換手段から出力された量子化データを入力として原ディジタル情報を復号する最尤復号手段と、最尤復号手段から出力された位相誤差情報をもとにA/D変換手段で用いられるタイミング信号を発生させるタイミング信号抽出手段を備えたディジタル情報再生装置において、タイミング信号抽出手段が信号処理の開始タイミングを示すゲート信号が有効になると、予め設定されたしきい値に再生信号が達する瞬間にあわせて、予め設定された中心周波数でタイミング信号を発生させ、最尤復号手段から出力された位相誤差量と予め設定された増幅率制御信号と中心周波数制御信号をもとにタイミング信号の周波数を変化させる構成とした。
【0010】
また本発明のディジタル情報再生装置は、再生信号を量子化データに変換するA/D変換手段と、A/D変換手段から出力された量子化データを入力として原ディジタル情報を復号する最尤復号手段と、タイミング信号抽出手段が信号処理の開始タイミングを示すゲート信号が有効になると予め設定されたしきい値に再生信号が達する瞬間にあわせて予め設定された中心周波数でタイミング信号を発生させ最尤復号手段から出力された位相誤差量と予め設定された増幅率制御信号と中心周波数制御信号をもとに発振周波数を変化させたタイミング信号を発生させるタイミング信号抽出手段を備えたディジタル情報再生装置において、ゲート信号が有効になり、A/D変換手段から最初の量子化データが最尤復号手段に入力され、最尤復号手段内のACSにおいて演算が開始されるまでに、1時刻前の各状態の確からしさを示すメトリック値を所定の値に初期設定する構成とした。
【0011】
また本発明のディジタル情報再生装置は、再生信号を量子化データに変換するA/D変換手段と、A/D変換手段から出力された量子化データを入力として量子化データから位相誤差情報を求める位相比較手段と、タイミング信号抽出手段が信号処理の開始タイミングを示すゲート信号が有効になると予め設定されたしきい値に再生信号が達する瞬間にあわせて予め設定された中心周波数でタイミング信号を発生させ、位相比較手段から出力された位相誤差量と予め設定された増幅率制御信号と中心周波数制御信号をもとに発振周波数を変化させたタイミング信号を発生させるタイミング信号抽出手段を備える構成とした。
【0012】
また本発明のディジタル情報再生装置は、再生信号を量子化データに変換するA/D変換手段と、A/D変換手段から出力された量子化データを入力として原ディジタル情報を復号する最尤復号手段と、タイミング信号抽出手段が信号処理の開始タイミングを示すゲート信号が有効になると予め設定されたしきい値に再生信号が達する瞬間にあわせて予め設定された中心周波数でタイミング信号を発生させ最尤復号手段から出力された位相誤差量と予め設定された増幅率制御信号と中心周波数制御信号をもとにタイミング信号の周波数を変化させるタイミング信号抽出手段を備えたディジタル情報再生装置において、最尤復号手段が異なる長さのパスメモリを持ち、異なる生き残りパス情報から、異なる位相誤差情報を求め、タイミング信号抽出手段の信号処理開始タイミングを示すゲート信号が有効になった時点からA/D変換手段が再生信号を量子化した回数をカウントするカウンタ回路の出力値によって位相誤差情報を選択し位相誤差量を求め、タイミング信号抽出手段へ出力する構成とした。
【0013】
また本発明のディジタル情報再生装置は、再生信号を量子化データに変換するA/D変換手段と、A/D変換手段から出力された量子化データを入力として原ディジタル情報を復号する最尤復号手段と、A/D変換手段から出力された量子化データを入力として量子化データから位相誤差情報を求める位相比較手段と、タイミング信号抽出手段が信号処理の開始タイミングを示すゲート信号が有効になると予め設定されたしきい値に再生信号が達する瞬間にあわせて予め設定された中心周波数でタイミング信号を発生させ検出された位相誤差量と予め設定された増幅率制御信号と中心周波数制御信号をもとにタイミング信号の周波数を変化させるタイミング信号抽出手段を備えたディジタル情報再生装置において、最尤復号手段が、タイミング信号抽出手段の信号処理開始タイミングを示すゲート信号が有効になった時点からA/D変換手段が再生信号を量子化した回数をカウントするカウンタ回路の出力値によって最尤復号手段の位相誤差情報と位相比較手段の位相誤差情報を選択し位相誤差量を求め、タイミング信号抽出手段へ出力する構成とした。
【0014】
また本発明のディジタル情報再生装置は、再生信号を量子化データに変換するA/D変換手段と、A/D変換手段から出力された量子化データを入力として原ディジタル情報を復号する最尤復号手段と、タイミング信号抽出手段が信号処理の開始タイミングを示すゲート信号が有効になると予め設定されたしきい値に再生信号が達する瞬間にあわせて予め設定された中心周波数でタイミング信号を発生させ検出された位相誤差量と予め設定された増幅率制御信号と中心周波数制御信号をもとにタイミング信号の周波数を変化させるタイミング信号抽出手段を備えたディジタル情報再生装置において、タイミング信号抽出手段が、タイミング信号抽出手段の信号処理開始タイミングを示すゲート信号が有効になった時点からA/D変換手段が再生信号を量子化した回数をカウントするカウンタ回路の出力値によってディジタルループフィルタの係数を変化させる構成とした。
【0015】
また本発明のディジタル情報再生装置は、再生信号を量子化データに変換するA/D変換手段と、A/D変換手段から出力された量子化データを入力として原ディジタル情報を復号する最尤復号手段と、タイミング信号抽出手段が信号処理の開始タイミングを示すゲート信号が有効になると予め設定されたしきい値に再生信号が達する瞬間にあわせて予め設定された中心周波数でタイミング信号を発生させ検出された位相誤差量と予め設定された増幅率制御信号と中心周波数制御信号をもとにタイミング信号の周波数を変化させるタイミング信号抽出手段を備えたディジタル情報再生装置において、タイミング信号抽出手段が、タイミング信号抽出手段の信号処理開始タイミングを示すゲート信号が有効になった時点からA/D変換手段が再生信号を量子化した回数をカウントし、所定の値に達すると最尤復号手段のブランチメトリック演算に用いられるパーシャルレスポンス等化期待値を、固定のパーシャルレスポンス等化初期期待値から、最尤復号手段が検出したパーシャルレスポンス等化期待値に切り換える構成とした。
【0016】
また本発明の位相比較方式は、特定の原ディジタル情報パターンが記録されている領域の再生信号を量子化し、量子化データと所定の値を減算する減算器と、前記減算器出力を格納するシフトレジスタと、前記シフトレジスタの出力値と前記減算器の出力値を乗算する乗算器と、前記乗算器の出力を格納するレジスタと、入力された量子化データ数をカウントするカウンタ回路と、前記乗算器の出力と前記レジスタの出力をカウンタ回路の出力値によって選択するセレクタ回路を備える構成とした。
【0017】
【発明の実施の形態】
本発明の最尤復号方式の実施の形態について述べる。変調符号としていわゆる(d,k)制限(d、kはd、k≧0を満たす整数)を満足するランレングス制限符号(以後RLL符号とする)であって、特に最小のランレングスの条件(d=2)を満たす符号を用いる。記録符号は変調符号をNRZI(Non Return to Zero Inverted)変調する。またパーシャルレスポンス等化としてインパルス応答h(t)が(数1)を満たす等化方式をもちいることとする。
【0018】
【数1】
【0019】
なお本実施の形態では以降、簡単のため、いわゆるPR(1,3,3,1)等化を取り上げ、インパルス応答における定数をそれぞれa=d=1、b=c=3とする。本実施の形態のように最小極性反転距離が3の記録符号とPR(1,3,3,1)等化方式を組み合わせた場合、原ディジタル情報bt(tは時刻を表し、0以上の整数とする)とパーシャルレスポンス等化出力の振幅値xtは図3の状態遷移図に従う。
【0020】
図3では、各状態に記号S(l,m,n)が付加されており、S(l,m,n)は1ビット前の記録符号ct-1がlで、2ビット前の記録符号ct-2がmで、3ビット前の記録符号ct-3がnであること示している。また、記録符号ctのシンボルを0または1としている。図3の各状態遷移に付加されたv/uは、vは現時刻に入力されたの原ディジタル情報btの値を、uはパーシャルレスポンス等化出力の振幅期待値xtを示している。図3の状態遷移図を時間軸方向に展開したものが図4のようなトレリス線図となる。最尤復号を行う上で各状態の確からしさを表す指標として、再生信号を再生信号から抽出したタイミング信号でサンプリングした結果得られる値を量子化データytとすると、量子化データytとパーシャルレスポンス等化期待値xtの距離をもとめ累積加算し、常に最小値をとるように状態遷移の選択を行う。毎時刻の累積加算値がメトリック値と呼ばれている。このメトリック値はL(l,m,n) tとしてトレリス線図の各時刻tの各状態に付加されている。時刻tの各状態において、時刻t−1からのとりうる状態遷移のうち、最尤な状態遷移を選択する。同様に時刻t−1について考えると、再生信号を再生信号から抽出したタイミング信号でサンプリングした結果得られる値を量子化データyt-1とすると、時刻t−1の各状態においてとりうる時刻t−2からの状態遷移のうち、最尤な状態遷移を選択する。
【0021】
したがって、時刻tの各状態において時刻t−2からのとりうる状態遷移のうち最尤な状態遷移を選択することが可能である。一般に時刻tの各状態において時刻t−n(nは1以上の整数)からのとりうる状態遷移のうち最尤な状態遷移を選択することが可能となる。
【0022】
いま、簡単のためにn=2とした実施の形態について説明する。図3のように時刻t−1から時刻tへの状態遷移は8つのとりうる状態遷移が存在した。これを時刻t−2から時刻tへの状態遷移について考えると、図5のように12本の状態遷移が存在することになる。ここで状態遷移をpathi(iは0から11までの整数)とおき、各状態遷移を次のように定義する。
【0023】
時刻t−2の各状態のメトリック値L(1,1,1) t-2,L(1,1,0) t-2,L(1,0,0) t-2,L(0,1,1) t-2,L(0,0,1) t-2,L(0,0,0) t-2,と時刻tの量子化データytと時刻t−1の量子化データyt-1が与えられると、とりうる12本の状態遷移のうち6本の状態遷移が選択される。
【0024】
ここで状態L(1,1,1) t-2からL(1,1,1) tへの状態遷移をpath11、状態L(1,1,0) t-2からL(1,1,1) tへの状態遷移をpath10、状態L(1,0,0) t-2からL(1,1,1) tへの状態遷移をpath9、状態L(0,0,0) t-2からL(1,1,0) tへの状態遷移をpath8、状態L(0,0,1) t-2からL(1,0,0) tへの状態遷移をpath7、状態L(0,0,0) t-2からL(1,0,0) tへの状態遷移をpath6、状態L(1,1,1) t-2からL(0,0,1) tへの状態遷移をpath5、状態L(1,1,0) t-2からL(0,1,1) tへの状態遷移をpath4、状態L(1,1,1) t-2からL(0,0,1) tへの状態遷移をpath3、状態L(0,1,1) t-2からL(0,0,0) tへの状態遷移をpath2、状態L(0,0,1) t-2からL(0,0,0) tへの状態遷移をpath1、状態L(0,0,0) t-2からL(0,0,0) tへの状態遷移をpath0と呼ぶことにする。
【0025】
このように1時刻おきにメトリック値を求め、最尤な状態遷移を選択する。選択結果を所定の長さのレジスタに格納し、状態遷移列のうち、時間軸方向にトレリス線図に従う状態遷移列がただ1つ求まる。これが最尤な状態遷移列、いわゆる生き残りパスptとなる。生き残りパスptから原ディジタル情報btとbt-1が一意に求まり、1時刻おきの演算によって最尤復号が実現できる。
【0026】
図6は本発明の最尤復号方式のブロック図である。本実施の形態の最尤復号方式はBMU1とACS2とSMU3とタイミング抽出手段から出力されたタイミング信号をn分周する分周器4とA/D変換手段から入力された量子化データをn分周されたタイミング信号にあわせてn個出力するパラレルデータ変換器5で構成されている。
【0027】
本発明の最尤復号方式の動作について詳細に述べる。BMUには、量子化データyt,yt-1と8つのパーシャルレスポンス等化期待値が入力される。BMUに入力される8つのパーシャルレスポンス等化出力の振幅期待値をxi,t(iは0から7までの整数を表し、またtは時刻を示している。)で表す。本実施の形態では、通常用いられる2剰和でなく、(数2)のように量子化データyt、yt-1とパーシャルレスポンス等化期待値xi,tの差の絶対値をブランチメトリックとして算出する。
【0028】
【数2】
【0029】
パーシャルレスポンス等化期待値xi,tは記録再生系の応答特性において各状態遷移が生じた場合のパーシャルレスポンス等化後の振幅値を表している。例えば、理想的なPR(1,3,3,1)等化の場合、x7,t=8,x3,t=x6,t=7,x2,t=x5,t=4,x1,t=x4,t=1,x0,t=0となる。
【0030】
時刻tの各状態において、時刻t−2からのとりうる状態遷移のうち、最尤な状態遷移を選択する方法について説明する。(数2)を用いると(数3)が得られる。
【0031】
【数3】
【0032】
ここでmax[α,β]はα,βのうち大きな値をとるものを選択する演算子
同様に(数2)を用いると(数4)が得られる。
【0033】
【数4】
【0034】
さらに(数5)のように各状態のメトリック値の差Mj,t(jは1から6の整数)を定義する。
【0035】
【数5】
【0036】
(数3)、(数4)を(数5)に代入すると、(数6)が得られる。
【0037】
【数6】
【0038】
図7は本発明の最尤復号方式の実施の形態におけるBMU1のブロック図である。BMU1は、絶対値演算器と減算器(sub)で構成されており、量子化データyt,yt-1とパーシャルレスポンス等化出力の振幅期待値xi,tの差の絶対値を算出し、さらに(数7)の演算を行い、演算結果E01a,t,E04a,t,E14a,t,E20a,t,E21a,t,E32a,t,E45a,t,E56a,t,E57a,t,E63a,t,E73a,t,E76a,t,E01b,t,E02b,t,E04b,t,E12b,t,E14b,t,E20b,t,E21b,t,E30b,t,E31b,t,E32b,t,E45b,t,E46b,t,E47b,t,E56b,t,E57b,t,E63b,t,E65b,t,E73b,t,E75b,t,E76b,tをACS2に出力する。
【0039】
【数7】
【0040】
図8は本発明の最尤復号方式の実施の形態におけるACS2のブロック図である。ACS2は加算器(add)と比較器(comp)とセレクタ(sel)とレジスタ(reg)で構成されており、ACS2は、時刻tにおいて常に、時刻t−2でのメトリック値の差Mj,t-2(jは1から6の整数)をレジスタに格納しており、時刻tの(数6)で表される入力信号E01a,t,E04a,t,E14a,t,E20a,t,E21a,t,E32a,t,E45a,t,E56a,t,E57a,t,E63a,t,E73a,t,E76a,t,E01b,t,E02b,t,E04b,t,E12b,t,E14b,t,E20b,t,E21b,t,E30b,t,E31b,t,E32b,t,E45b,t,E46b,t,E47b,t,E56b,t,E57b,t,E63b,t,E65b,t,E73b,t,E75b,t,E76b,tと時刻t−2でのメトリック値の差M1,t-2,M2,t-2,M3,t-2,M4,t-2,M5,t-2,M6,t-2から(数8)の演算によって時刻tでのメトリック値の差M1,t,M2,t,M3,t,M4,t,M5,t,M6,tをもとめる。
【0041】
ACS2はメトリック値の差を求めると同時に、12本の状態遷移のうちいずれの6本の状態遷移を選択したかを12ビットの情報としてSMU3に出力する。12ビットの出力信号を選択信号と呼び、SELi(iは0から11までの整数)とする。ACS2は(数8)に従って選択信号SELiをSMU3へ出力する。ただし(数8)中のHIGHは、選択信号がハイレベルであることを示し、LOWは選択信号がローレベルであることを示している。
【0042】
【数8】
【0043】
図9は本発明の最尤復号方式の実施の形態におけるSMU3のブロック図である。SMU3の動作について詳細に説明する。SMU3は、12×所定の長さ(以後パスメモリ長mとする)のレジスタ(以後パスメモリとする)を持ち、ACS2から入力された選択信号に基づき、状態遷移の選択結果をパスメモリに格納する。12本の状態遷移が起こりうるので、1つの状態遷移につきパスメモリ長m個のレジスタを用意する。このパスメモリをMEMi,j(iは状態遷移pathi(iは0から11までの整数)を表し、簡単のため添え字には整数iのみを付加することとする。
【0044】
またjはパスメモリのアドレスを示し、1からパスメモリ長mの値をとる。)で表す。SMU3は、論理回路A(LogicA)と論理回路B(LogicB)と論理回路C(LogicC)とレジスタで構成されている。論理回路A,B,Cの構成図をそれぞれ図10(a)、(b)、(c)に示す。論理回路Aは4つの入力A,B,C,DからY=A×(B+C+D)を満たす信号Yを出力する。記号×は論理積を表し、記号+は論理和を表している。また論理回路Bは3つの入力A,B,CからY=A×(B+C)を満たす信号Yを出力する。
【0045】
また論理回路Cは2つの入力A,BからY=A×Bを満たす信号Yを出力する。論理回路Aと論理回路Bと論理回路Cにより、時刻tと時刻t+2の状態遷移選択結果から、時刻tの状態遷移選択結果のうち時刻t+2では生き残らない状態遷移をパスメモリから取り除くことができる。
【0046】
たとえば、ACS2において時刻t、時刻t+2、時刻t+4に選択信号が(表1)のように出力されたとする。(表1)は時刻tから時刻t+4までのSMU3の入力信号をあらわす。
【0047】
【表1】
【0048】
ただし”H”は信号がハイレベルであること、”L”はローレベルであることを示す。
【0049】
SMU3は時刻tにおいて選択信号が入力されると、パスメモリMEM9,1とMEM8,1とMEM6,1とMEM5,1とMEM3,1とMEM0,1に’1’を格納し、MEM11,1とMEM10,1とMEM7,1とMEM4,1とMEM2,1とMEM1,1に’0’を格納する。ここで’1’はレジスタに格納されたデータがハイレベルであることを示し、’0’はレジスタに格納されたデータがローレベルであることを示す。
【0050】
時刻t+2において選択信号が入力されると、パスメモリMEM11,1,MEM10,1,MEM9,1,MEM8,1,MEM7,1,MEM6,1,MEM5,1,MEM4,1,MEM3,1,MEM2,1,MEM1,1,MEM0,1に格納されていたデータをパスメモリMEM11,2,MEM10,2,MEM9,2,MEM8,2,MEM7,2,MEM6,2,MEM5,2,MEM4,2,MEM3,2,MEM2,2,MEM1,2,MEM0,2に格納し、パスメモリMEM11,1とMEM8,1とMEM6,1とMEM5,1とMEM3,1とMEM0,1に’1’を、MEM10,1とMEM9,1とMEM7,1とMEM4,1とMEM2,1とMEM1,1に’0’を格納する。
【0051】
さらに時刻t+4において選択信号が入力されると、論理回路Aの入力Aは、MEM11,2のデータ’0’となり、論理回路Aの入力Bは、MEM3,1のデータ’1’となり、論理回路Aの入力Cは、MEM5,1のデータ’1’となり、論理回路Aの入力Dは、MEM11,1のデータ’1’となり、論理回路Aの出力は、Y=’0’となり、これをMEM11,3に格納する。
【0052】
また、論理回路Aの入力Aは、MEM10,2のデータ’0’となり、論理回路Aの入力Bは、MEM3,1のデータ’1’となり、論理回路Aの入力Cは、MEM5,1のデータ’1’となり、論理回路Aの入力Dは、MEM11,1のデータ’1’となり、論理回路Aの出力は、Y=’0’となり、これをMEM10,3に格納する。また、論理回路Aの入力Aは、MEM9,2のデータ’1’となり、論理回路Aの入力Bは、MEM3,1のデータ’1’となり、論理回路Aの入力Cは、MEM5,1のデータ’1’となり、論理回路Aの入力Dは、MEM11,1のデータ’1’となり、論理回路Aの出力は、Y=’1’となり、これをMEM9,3に格納する。
【0053】
また、論理回路Bの入力Aは、MEM8,2のデータ’1’となり、論理回路Bの入力Bは、MEM4,1のデータ’0’となり、論理回路Bの入力Cは、MEM10,1のデータ’0’となり、論理回路Bの出力は、Y=’0’となり、これをMEM8,3に格納する。
【0054】
また、論理回路Cの入力Aは、MEM7,2のデータ’0’となり、論理回路Cの入力Bは、MEM9,1のデータ’0’となり、論理回路Cの出力は、Y=’0’となり、これをMEM7,3に格納する。
【0055】
また、論理回路Cの入力Aは、MEM6,2のデータ’1’となり、論理回路Cの入力Bは、MEM9,1のデータ’0’となり、論理回路Cの出力は、Y=’0’となり、これをMEM6,3に格納する。
【0056】
また、論理回路Cの入力Aは、MEM5,2のデータ’1’となり、論理回路Cの入力Bは、MEM2,1のデータ’0’となり、論理回路Cの出力は、Y=’0’となり、これをMEM5,3に格納する。
【0057】
また、論理回路Cの入力Aは、MEM4,2のデータ’0’となり、論理回路Cの入力Bは、MEM2,1のデータ’0’となり、論理回路Cの出力は、Y=’0’となり、これをMEM4,3に格納する。
【0058】
また、論理回路Bの入力Aは、MEM3,2のデータ’1’となり、論理回路Bの入力Bは、MEM1,1のデータ’0’となり、論理回路Bの入力Cは、MEM7,1のデータ’0’となり、論理回路Bの出力は、Y=’0’となり、これをMEM3,3に格納する。また、論理回路Aの入力Aは、MEM2,2のデータ’0’となり、論理回路Aの入力Bは、MEM0,1のデータ’1’となり、論理回路Aの入力Cは、MEM6,1のデータ’1’となり、論理回路Aの入力Dは、MEM8,1のデータ’1’となり、論理回路Aの出力は、Y=’0’となり、これをMEM2,3に格納する。
【0059】
また、論理回路Aの入力Aは、MEM1,2のデータ’0’となり、論理回路Aの入力Bは、MEM0,1のデータ’1’となり、論理回路Aの入力Cは、MEM6,1のデータ’1’となり、論理回路Aの入力Dは、MEM8,1のデータ’1’となり、論理回路Aの出力は、Y=’0’となり、これをMEM1,3に格納する。
【0060】
また、論理回路Aの入力Aは、MEM0,2のデータ’1’となり、論理回路Aの入力Bは、MEM0,1のデータ’1’となり、論理回路Aの入力Cは、MEM6,1のデータ’1’となり、論理回路Aの入力Dは、MEM8,1のデータ’1’となり、論理回路Aの出力は、Y=’0’となり、これをMEM0,3に格納する。
【0061】
以上の演算により、時刻tから時刻t+2に遷移する状態遷移のうちpath3とpath5とpath6とpath8が除去された。
【0062】
さらにパスメモリMEM11,1,MEM10,1,MEM9,1,MEM8,1,MEM7,1,MEM6,1,MEM5,1,MEM4,1,MEM3,1,MEM2,1,MEM1,1,MEM0,1に格納されていたデータをパスメモリMEM11,2,MEM10,2,MEM9,2,MEM8,2,MEM7,2,MEM6,2,MEM5,2,MEM4,2,MEM3,2,MEM2,2,MEM1,2,MEM0,2に格納し、パスメモリMEM11,1とMEM8,1とMEM7,1とMEM5,1とMEM3,1とMEM1,1に’1’を、MEM10,1とMEM9,1とMEM6,1とMEM4,1とMEM2,1とMEM0,1に’0’を格納する。パスメモリMEMi,3(iは0から12までの整数)における演算をMEMi,n(nは4以上パスメモリ長以下の整数)についても行うと、十分にパスメモリ長が大きい場合、12のパスメモリMEMi,m(mはパスメモリ長)のうちただ1つのパスメモリに’1’が格納されることになる。
【0063】
これが生き残りパスとなる。図5のトレリス線図で説明したようにパスメモリMEM3,mまたはパスメモリMEM8,mに’1’が格納されていれば、SMU3は復号結果として’10’を出力し、パスメモリMEM4,m、パスメモリMEM5,m、パスメモリMEM6,mまたはパスメモリMEM7,mに’1’が格納されていれば、SMU3は復号結果として’01’を出力し、それ以外であれば、SMU3は復号結果として’00’を出力する。これにより原ディジタル情報bt-1btが再生される。
【0064】
SMU3は生き残りパスを示す12ビットの情報pi,t(iは0から11までの整数、tは時刻を示す整数)としてpi,t=MEMi,m(mはパスメモリ長)を満たすように出力する。BMU1とACS2とSMU3はすべて、チャネルクロックの2分の1の周波数で、同期動作する構成となっており、ディジタル情報再生装置の高転送レート化が図れる。なお本発明の実施の形態1のSMU3では、論理回路Aと論理回路Bと論理回路Cにより、時刻tと時刻t+2の状態遷移選択結果から、時刻tの状態遷移選択結果のうち時刻t+2では生き残らない状態遷移をパスメモリから取り除く構成としたが、時刻tから時刻t+2r(rは1以上の整数)までの状態遷移選択結果から、時刻tの状態遷移選択結果のうち時刻t+2から時刻t+2rでは生き残らない状態遷移をパスメモリから取り除く構成にしても同様の効果が得られる。
【0065】
また本発明の実施の形態1では、(数2)のように量子化データyt、yt-1とパーシャルレスポンス等化期待値xi,tの差の絶対値をブランチメトリックとしたが、量子化データyt、yt-1とパーシャルレスポンス等化期待値xi,tの差の2乗をブランチメトリックとする方式であっても同様の効果が得られる。また本発明の実施の形態1では、時刻tの各状態において時刻t−2からのとりうる状態遷移のうち最尤な状態遷移を選択する方法を示したが、一般に時刻tの各状態において時刻t−n(nは1以上の整数)からのとりうる状態遷移のうち最尤な状態遷移を選択する方式であっても同様の効果が得られる。
【0066】
次に、本発明の位相比較回路の実施の形態について説明する。図24は本発明の位相比較器のブロック図である。位相比較器は減算器と乗算器とセレクタとカウンタとレジスタで構成されている。A/D変換手段から入力された量子化データytは減算器100に入力される。減算器100は入力された量子化子化データytと量子化データの直流成分がゼロとなるように設定されたスライスレベル信号levelとの差を求める。減算器100の演算結果をレジスタに格納する。乗算器101は減算器100の演算結果yt−levelとレジスタ出力値yt-2−levelから(数9)で表される乗算を行い、乗算結果とその補数を出力する。
【0067】
【数9】
【0068】
カウンタ102はタイミング信号抽出手段から入力されたゼロフェーズスタート信号からカウンタをリセットしA/D変換手段の量子化回数をカウントする。カウント結果counttをセレクタ103へ出力する。セレクタ103は、(数9)の乗算器101の出力信号と1時刻前のセレクタ出力phase#errort-1とカウンタ102のカウンタ値counttを入力とし、(数10)に示される演算を行う。演算結果を位相誤差情報phase#errortをレジスタに格納する。(数10)は、図25のタイミングチャートのように8T周期の単一信号が入力された場合の位相誤差の演算方法を示している。位相誤差情報Phase_errorはVCOの出力信号と再生信号の位相差を示している。望ましくは0になるよう制御する必要がある。
【0069】
【数10】
【0070】
つぎに、位相比較器の動作を詳細に説明する。図25は本発明の位相比較器のタイミングチャートである。タイミング信号抽出手段において図25(a)のような再生信号が入力され、図25(c)のゼロフェーズスタート信号のタイミングとゼロフェーズスライスレベルにより図25(b)のようなVCO出力が得られ、これをタイミング信号とし、A/D変換手段が再生信号を量子化し、量子化データが得られたとする。
【0071】
図25(d)は減算器100の出力信号、図25(e)はレジスタの出力信号を示している。ゼロフェーズスタート信号の立ち上がりエッジから図25(f)のカウンタリセット信号をつくりだし、カウンタを同期リセットする。カウンタ102の出力counttは図25(g)のようになる。セレクタ103は、カウンタ出力値counttをもとに3つの信号を選択しレジスタに出力する。出力結果は図102(h)に示される。図25(a)に量子化データytが示されている。タイミング信号の位相のズレがない場合には、減算器100の出力Stはt=4j+3(jは0以上の整数)のとき、ゼロとなるので、位相比較器出力の位相誤差情報phase_errortは常にゼロの値をとる。
【0072】
図25(j)のようにタイミング抽出手段のVCO出力信号の位相が遅れている場合を考える。減算器100の出力Stはt=4j+3(jは0以上の整数)のときゼロとはならず、位相比較器出力の位相誤差情報phase_errortは常に負の値をとる。同様に図25(l)のようにタイミング抽出手段のVCO出力信号の位相が進んでいる場合を考える。減算器100の出力Stはt=4j+3(jは0以上の整数)のときゼロとはならず、位相比較器出力の位相誤差情報phase_errortは常に正の値をとる。
【0073】
したがって特定の記録パターンを再生した場合、再生信号を量子化した量子化データから位相誤差情報を取り出すことができる。この位相誤差情報phase_errortの正負は、タイミング信号の位相の進み遅れを示し、位相誤差情報phase_errortの絶対値は、タイミング信号の位相ズレの絶対値を示している。
【0074】
なお、本実施の形態では記録パターンとしてチャネルクロックの8分の1の周波数を基本波としてもつ単一信号の場合を示したが、記録パターンによって位相比較器の構成を変更することで、どのような記録パターンであっても量子化データから位相誤差情報を検出することができる。
【0075】
次に、本発明のディジタル情報再生装置の第1の実施の形態について説明する。図11は本発明のディジタル情報再生装置のブロック図である。記録媒体から再生された再生信号はA/D変換手段6によって入力されたタイミング信号でサンプリングし量子化データを出力する。入力された量子化データから、最尤復号手段7は最尤な状態遷移を推定し、原ディジタル情報を再生し出力する。また最尤復号手段7は復号結果から位相誤差量をタイミング信号抽出手段8に出力する。タイミング信号抽出手段8は、位相誤差量から、発振周波数を求め、タイミング信号をA/D変換手段6へ出力する。ディジタル情報再生装置のタイミング抽出手段8の動作を詳細に述べる。
【0076】
図12は本発明のディジタル情報再生装置の第1の実施の形態のタイミング信号抽出手段8の構成図である。中心周波数制御信号はVCO9の中心周波数を設定し、また増幅率制御信号はVCO9のゲインを設定している。コンパレータ10は、入力された再生信号を、コンパレータスライスレベルで2値に変換し、VCO制御回路11へ出力する。VCO制御回路11は、リードゲートと2値変換結果からコンパレータ10が検出した位相にあわせて、VCOを発振させるゼロフェーズスタート信号をVCO9へ出力する。D/A変換器12は、入力された位相誤差量をアナログ信号に変換する。VCO9はD/A変換器12の出力信号をもとに発振周波数を変化させ、タイミング信号をA/D変換手段6と最尤復号手段7へ出力する。次にタイミング抽出手段8の時間方向の動作について説明する。
【0077】
通常記録媒体から原ディジタル情報を再生する際、例えばディスクでは、回転速度、あるいはテープでは、テープとヘッドの相対速度に変動がある。このような変動があっても確実に原ディジタル情報を再生できるように記録媒体には連続的な繰り返しパターンが記録されている。このような繰り返しパターンが記録されている領域をVFO領域と呼んでいる。VFO領域にチャネルクロックの8分の1の周波数をもつ単一信号が記録されている場合について動作を説明する。
【0078】
図13に本発明のディジタル情報再生装置のタイミング信号抽出手段8のタイミングチャートを示す。図13(a)へVFO領域の再生信号を示している。リードゲート(図13(c))が有効でないとき、VCO出力(図13(b))は記録クロックにロックしている。また、VCO制御回路11はゼロフェーズスタート信号(図13(e))は無効にする。リードゲートが有効になると、VCO制御回路11はVCOの発振を停止させ、コンパレータ10が検出した位相にあわせてVCO9の発振するようにゼロフェーズスタート信号を出力する。VCO9はゼロフェーズスタート信号の立ち上がりエッジにあわせて発振を開始する。
【0079】
タイミング抽出手段8はA/D変換手段7へタイミング信号を出力し、A/D変換手段出力(図13(f))が得られる。タイミング抽出手段8がVFO領域において再生信号から検出された位相情報にあわせてVCO9を発振させるので、発振開始時にはVCOの発振出力には、位相誤差が含まれず確実な同期動作が得られる。ディジタル情報再生装置の第1の実施の形態について最尤復号手段7の動作を詳細に述べる。簡単のために時刻tの各状態において、時刻t−1からのとりうる状態遷移のうち、最尤な状態遷移を選択する方式について説明する。
【0080】
図14は本発明のディジタル情報再生装置の第1の実施の形態の最尤復号手段7のブロック図である。A/D変換手段6から入力された量子化データはBMU13とREG14に入力される。BMU13はブランチメトリックを求め、ACS16へ出力する。ACS16はブランチメトリックと1時刻前のメトリック値から確からしい6つの状態遷移を選択し、SMU17へ出力する。SMU17は状態遷移選択結果を所定の長さ格納し、状態遷移則に従わない選択結果を取り除く、この結果生き残りパスが求まり、LPF1」5へ出力する。REG14はBMU13とACS16とSMU17の処理時間分だけ、シフトレジスタによって遅延させた量子化データytをLPF15に出力する。LPF15は量子化データを生き残りパスに従って平均値処理を行い、求められた平均値をパーシャルレスポンス等化期待値としてBMU13へ出力する。
【0081】
また、LPF15は平均値から位相誤差情報をもとめ、これをディジタルループフィルタ(以降DLFとよぶ)18へ出力する。DLF18はタイミング抽出手段8の発振周波数を定める位相誤差量を求める。各ブロックの動作について説明する。図15に本発明のディジタル情報再生装置の最尤復号手段7のBMU13のブロック図を示す。BMU13には、量子化データytとLPF15からの8つのパーシャルレスポンス等化期待値が入力される。BMU13に入力される8つのパーシャルレスポンス等化出力の振幅期待値をxi,t(iは0から7までの整数を表し、またtは時刻を示している。)で表す。(数2)のように量子化データyt、とパーシャルレスポンス等化期待値xi,tの差の絶対値をブランチメトリックとして算出する。(数2)、(数3)、(数4)から、(数11)が得られる。
【0082】
【数11】
【0083】
さらに、(数7)を代入すると(数12)が得られる。
【0084】
【数12】
【0085】
図16に本発明のディジタル情報再生装置の最尤復号手段7のACS16のブロック図を示す。ACS16では、1時刻前のメトリック値Mi,t-1(iは1から6までの整数)とBMUの出力信号E01a,t,E04a,t,E14a,t,E20a,t,E21a,t,E32a,t,E45a,t,E56a,t,E57a,t,E63a,t,E73a,t,E76a,tから(数12)したがって時刻tでのメトリック値を求め、8つの状態遷移のうち確からしい6つの状態遷移を選択しSMU17へ選択結果を出力する。
【0086】
ACS16は1時刻前の各状態の確からしさから、毎時刻8つのとりうる状態遷移のうち確からしい6つの状態遷移を選択する。タイミング信号抽出手段8はVFO領域でリードゲートが有効になると、検出された位相にあわせてVCOを発振させるので、リードゲートが有効になった最初の量子化データy0が最尤復号手段7に入力されると、メトリック値Mi,-1(iは1から6までの整数)を設定しなければならない。VFO領域では決まったパターンが記録されているので、量子化データyi(iは−1以下の整数)を推定することができる。
【0087】
したがって推定される量子化データyiに基づき、時刻t=−1のときのメトリック値を設定することで少ないメモリ長のSMUで、確実な最尤復号結果が得られる。つぎに時刻t=−1のときのメトリック値の設定方法について説明する。VFO領域では、チャネルクロックの8分の1の単一信号が記録されており、時刻t=0以前に、最尤復号手段7へ理想的なPR(1,3,3,1)等化された量子化データが入力されていたとする。図17に本発明のディジタル情報再生装置の第1の実施の形態の最尤復号手段の動作模式図を示す。
【0088】
図17(a)はVFO領域のパーシャルレスポンス等化された再生信号を示している。この再生信号をA/D変換手段6によって量子化すると、図17(c)の量子化データが得られる。これを最尤復号手段7に入力すると、図17(d)のようなトレリス図が得られる。実線はACS16が選択した状態遷移を示している。また破線はACS16が選択しなかった状態遷移を示している。太実線はSMU17が推定した生き残りパスを示している。時刻t=−1以前の再生信号についてもA/D変換手段7によって量子化され、A/D変換手段7によって量子化データが図17(e)のようにに得られたと仮定すると、図17(f)のような最尤復号結果が得られる。量子化データStは(数13)の値をとる。
【0089】
【数13】
【0090】
つぎに、図17(f)において時刻t=−1における各状態S(1,1,1)、S(1,1,0)、S(1,0,0)、S(0,1,1)、S(0,0,1)、S(0,0,0)のメトリック値を推定し、レジスタに初期値を設定する。図17において破線で囲んだ領域について注目する。図18は図17を拡大したものである。時刻t=−1における状態S(1,1,0)について考えると、最尤復号手段7によって推定された状態遷移列上にある。また、時刻t=−1以前では理想的なパーシャルレスポンス等化がなされているので生き残りパス上の各状態は常に最も確からしさが高く、実施の形態ではメトリック値が常に0の値をとる。
【0091】
つぎに時刻t=−1における状態S(1,1,1)について考えると、最尤復号手段7では、図18(b)のように太破線で示される各ブランチメトリック値を累積加算したものが時刻t=−1における状態S(1,1,1)のメトリック値となる。同様に時刻t=−1における状態S(1,0,0)について考えると、最尤復号手段7では、図18(c)のように太破線で示される各ブランチメトリック値を累積加算したものが時刻t=−1における状態S(1,0,0)のメトリック値となる。同様に時刻t=−1における状態S(0,1,1)について考えると、最尤復号手段7では、図18(d)のように太破線で示される各ブランチメトリック値を累積加算したものが時刻t=−1における状態S(0,1,1)のメトリック値となる。同様に時刻t=−1における状態S(0,0,1)について考えると、最尤復号手段7では、図18(e)のように太破線で示される各ブランチメトリック値を累積加算したものが時刻t=−1における状態S(0,0,1)のメトリック値となる。同様に時刻t=−1における状態S(0,0,0)について考えると、最尤復号手段7では、図18(f)のように太破線で示される各ブランチメトリック値を累積加算したものが時刻t=−1における状態S(0,0,0)のメトリック値となる。各時刻のブランチメトリックと加算結果を(表2)に示す。
【0092】
【表2】
【0093】
したがって、(数2)より時刻t=−1における各状態のメトリックの差がもとまり、時刻t=−1において(数14)の値をレジスタに設定することでSMU17がいち早く生き残りパスを推定でき、メモリ長を短くすることができる。またディジタル情報再生装置の第1の実施の形態では、(数2)のように量子化データyt、yt-1とパーシャルレスポンス等化期待値xi,tの差の絶対値をブランチメトリックとしたが、量子化データyt、yt-1とパーシャルレスポンス等化期待値xi,tの差の2乗をブランチメトリックとする方式であっても同様の効果が得られる。
【0094】
なお、VFO領域の記録パターン、パーシャルレスポンス等化方式にしたがって、同様な手順で各状態の時刻t=−1におけるメトリック差を求め、初期値として設定すれば、同様の効果が得られる。
【0095】
【数14】
【0096】
図19に本発明のディジタル情報再生装置の最尤復号手段のSMU17のブロック図を示す。SMU17では、論理回路Aと論理回路Bにより、ACS16で得られた時刻tと時刻t+1の状態遷移選択結果から、図3の状態遷移規則に則って時刻tの状態遷移選択結果のうち時刻t+1では生き残らない状態遷移をパスメモリから取り除く。その結果生き残りパスが求められ、生き残りパスをLPF15へ出力する。
【0097】
図20に本発明のディジタル情報再生装置の最尤復号手段のLPF15のブロック図を示す。LPF15はSMU17の生き残りパスPi,t(iは0から7までの整数)にしたがって(数15)を満たす演算を行い、各レジスタに演算結果を格納する。演算結果はBMU13へパーシャルレスポンス等化期待値として出力される。
【0098】
生き残りパス Pi,tがHIGHであれば、
【0099】
【数15】
【0100】
生き残りパス Pi,tがLOWであれば、Xi,t-1 = Xi,t(iは0から7までの整数)
またLPF15は位相誤差情報phase_errortとして(数16)をみたす演算を行い、DLF18へ出力する。
【0101】
【数16】
【0102】
図21に本発明のディジタル情報再生装置の最尤復号手段のDLF18のブロック図を示す。DLF18は2つの乗算器と2つの加算器とレジスタで構成されている。LPF15から入力された位相誤差情報phase_errortから(数17)をもとに位相誤差量VCOCTLtを求める。これをタイミング抽出手段8へ出力する。
【0103】
【数17】
【0104】
つぎにディジタル情報再生装置の第2の実施の形態について説明する。第2の実施の形態は図11の第1の実施の形態と同じ構成となっている。A/D変換手段、タイミング信号抽出手段については、同じ動作をするのでここでは第2の実施の形態の最尤復号手段について説明する。図22は本発明のディジタル情報再生装置の第2の実施の形態の最尤復号手段のブロック図である。A/D変換手段6から入力された量子化データはBMU19とREG20と位相比較器21に入力される。BMU19はパーシャルレスポンス等化期待値と量子化データの距離を求め、ACS22へ出力する。ACS22では、1時刻前のメトリック値とブランチメトリックからとりうる状態遷移のうち確からしい状態遷移を選択し、各状態のメトリック値を求めレジスタに格納する。またACS22は状態遷移選択結果をSMU23へ出力する。
【0105】
SMU23は状態遷移則に則って、つじつまの合わなくなった状態遷移系列を取り除き、生き残りパスを推定する。生き残りパスから原ディジタル情報を復号する。SMU23は生き残りパスをLPF24へ出力する。REG20は入力された量子化データをBMU19とACS22とSMU23で必要となる処理時間だけレジスタに格納し、LPF24へ量子化データを出力する。LPF24は生き残りパスにしたがって量子化データを平滑化処理し、パーシャルレスポンス等化期待値をセレクタ25へ、位相誤差情報をセレクタ26へ出力する。
【0106】
位相比較器21は量子化データから位相誤差情報をもとめ、セレクタ26へ出力する。カウンタ27はゼロフェーズスタート信号がタイミング信号抽出手段から入力されると、カウンタ値をリセットし、量子化データ数をカウントする。フェーズロックループの引き込み動作が完了する時間になるとセレクタ25とセレクタ26とDLF28へ選択信号を出力する。セレクタ25はPLLの引き込み動作中は、パーシャルレスポンス等化期待値としてパーシャルレスポンス等化初期期待値を選択し、BMU19へ出力し、PLL引き込みが完了するとLPF24から出力されたパーシャルレスポンス等化期待値を選択しBMU19へフィードバックする。
【0107】
セレクタ26は,PLLの引き込み動作中は、位相比較器21から出力された位相誤差情報をDLF28へ出力し、PLLの引き込みが完了するとLPF24から出力された位相誤差情報をDLF28へ出力する。DLF28はPLL引き込み動作中は(数17)の係数α、βの値をループゲインが高くなるように設定し、PLL引き込み動作完了時にはα、βの値をループゲインが低くなるように設定する。VFO領域でのPLL引き込み動作において処理時間の短い位相比較器21の位相誤差情報を用い、さらにループゲインを高くすることで、PLL引き込み動作時間を短く、またキャプチャレンジを広くすることができる。
【0108】
また有効なデータを再生する際には、LPF24から出力された最尤復号結果を用いた位相誤差情報を用い、さらにループゲインを低くすることで、再生信号の品質が低下してもロックはずれの可能性が低く押さえられる。
【0109】
つぎにディジタル情報再生装置の第3の実施の形態について説明する。第3の実施の形態は図11の第1の実施の形態と同じ構成となっている。A/D変換手段、タイミング信号抽出手段については、同じ動作をするのでここでは第3の実施の形態の最尤復号手段について説明する。図23は本発明のディジタル情報再生装置の第3の実施の形態の最尤復号手段のブロック図である。A/D変換手段6から入力された量子化データはBMU29とREG30とREG31に入力される。BMU29はパーシャルレスポンス等化期待値と量子化データの距離を求め、ACS32へ出力する。
【0110】
ACS32では、1時刻前のメトリック値とブランチメトリックからとりうる状態遷移のうち確からしい状態遷移を選択し、各状態のメトリック値を求めレジスタに格納する。またACS32は状態遷移選択結果をSMU33とSMU34へ出力する。SMU33とSMU34は状態遷移則に則って、つじつまの合わなくなった状態遷移系列を取り除き、生き残りパスを推定する。ただしSMU33はパスメモリ長が短く、SMU34はパスメモリ長が長い構成となっている。SMU33とSMU34は生き残りパスから原ディジタル情報を復号する。
【0111】
SMU33とSMU34はそれぞれ生き残りパスをLPF35とLPF36へ出力する。REG30は入力された量子化データをBMU29とACS32とSMU33で必要となる処理時間だけレジスタに格納し、LPF35へ量子化データを出力する。同様にREG31は入力された量子化データをBMU29とACS32とSMU34で必要となる処理時間だけレジスタに格納し、LPF36へ量子化データを出力する。LPF35は生き残りパスにしたがって量子化データを平滑化処理し、位相誤差情報をセレクタ38へ出力する。LPF36は生き残りパスにしたがって量子化データを平滑化処理し、パーシャルレスポンス等化期待値をセレクタ37へ、位相誤差情報をセレクタ38へ出力する。カウンタ39はゼロフェーズスタート信号がタイミング信号抽出手段から入力されると、カウンタ値をリセットし、量子化データ数をカウントする。フェーズロックループの引き込み動作が完了する時間になるとセレクタ37とセレクタ38とDLF40へ選択信号を出力する。
【0112】
セレクタ37はPLLの引き込み動作中は、パーシャルレスポンス等化期待値としてパーシャルレスポンス等化初期期待値を選択し、BMU29へ出力し、PLL引き込みが完了するとLPF36から出力されたパーシャルレスポンス等化期待値を選択しBMU29へフィードバックする。セレクタ38は,PLLの引き込み動作中は、LPF35から出力された位相誤差情報をDLF40へ出力し、PLLの引き込みが完了するとLPF36から出力された位相誤差情報をDLF40へ出力する。DLF40はPLL引き込み動作中は(数17)の係数α、βの値をループゲインが高くなるように設定し、PLL引き込み動作完了時にはα、βの値をループゲインが低くなるように設定する。VFO領域でのPLL引き込み動作において処理時間の短いループの位相誤差情報を用い、さらにループゲインを高くすることで、PLL引き込み動作時間を短く、キャプチャレンジを広くすることができる。また有効なデータを再生する際には、LPF36から出力された位相誤差情報を用い、さらにループゲインを低くすることで、再生信号の品質が低下してもロックはずれの可能性が低く押さえられる。
【0113】
【発明の効果】
本発明によれば、最尤復号方式はn個の量子化データとパーシャルレスポンス等化期待値との距離を求めるBMUと、BMUから入力されたブランチメトリックとn時刻前の各状態の確からしさを示すメトリック値との加算演算を行い、結果を比較し、毎時刻とりうる状態遷移のうちから確からしい状態遷移を選択し、選択した結果をSMUへ出力するACSと、確からしい状態遷移を所定の長さ蓄えておきパーシャルレスポンス等化によって定まる規則に則って時間軸方向に遷移が継続できなくなった状態遷移列を排除し生き残りパスを出力するSMUを備えたており、チャネルクロックのn分の1の周波数で、同期動作する構成となっており、ディジタル情報再生装置の高転送レート化を図ることができる。
【0114】
また、ディジタル情報再生装置は、タイミング信号抽出手段が信号処理の開始タイミングを示すゲート信号が有効になると、予め設定されたしきい値に再生信号が達する瞬間にあわせて、予め設定された中心周波数でタイミング信号を発生させ、最尤復号手段から、あるいは位相比較手段から出力された位相誤差量と予め設定された増幅率制御信号と中心周波数制御信号をもとにタイミング信号の周波数を変化させる構成とした。
【0115】
また、最尤復号手段が異なる長さのパスメモリを持ち、異なる生き残りパス情報から、異なる位相誤差情報を求め、タイミング信号抽出手段の信号処理開始タイミングを示すゲート信号が有効になった時点からA/D変換手段が再生信号を量子化した回数をカウントするカウンタ回路の出力値によって位相誤差情報を選択し位相誤差量を求め、タイミング信号抽出手段へ出力する構成とした。また最尤復号手段が、タイミング信号抽出手段の信号処理開始タイミングを示すゲート信号が有効になった時点からA/D変換手段が再生信号を量子化した回数をカウントするカウンタ回路の出力値によって最尤復号手段の位相誤差情報と位相比較手段の位相誤差情報を選択し位相誤差量を求め、タイミング信号抽出手段へ出力する構成とした。またタイミング信号抽出手段が、タイミング信号抽出手段の信号処理開始タイミングを示すゲート信号が有効になった時点からA/D変換手段が再生信号を量子化した回数をカウントするカウンタ回路の出力値によってディジタルループフィルタの係数を変化させる構成とした。
【0116】
またタイミング信号抽出手段が、タイミング信号抽出手段の信号処理開始タイミングを示すゲート信号が有効になった時点からA/D変換手段が再生信号を量子化した回数をカウントし、所定の値に達すると最尤復号手段のブランチメトリック演算に用いられるパーシャルレスポンス等化期待値を、固定のパーシャルレスポンス等化初期期待値から、最尤復号手段が検出したパーシャルレスポンス等化期待値に切り換える構成とした。
【0117】
またゲート信号が有効になり、A/D変換手段から最初の量子化データが最尤復号手段に入力され、最尤復号手段内のACSにおいて演算が開始されるまでに、1時刻前の各状態の確からしさを示すメトリック値を所定の値に初期設定する構成とした。このような構成によって、VFO領域でのPLL引き込み動作において処理時間の短い位相誤差情報を用い、さらにループゲインを高くすることで、PLL引き込み動作時間を短く、またキャプチャレンジを広くすることができる。また有効なデータを再生する際には、最尤復号結果を用いた位相誤差情報を用い、さらにループゲインを低くすることで、再生信号の品質が低下してもロックはずれの可能性が低く押さえられる。
【0118】
また位相比較方式は、特定の原ディジタル情報パターンが記録されている領域の再生信号を量子化し、量子化データと所定の値を減算する減算器と、前記減算器出力を格納するシフトレジスタと、前記シフトレジスタの出力値と前記減算器の出力値を乗算する乗算器と、前記乗算器の出力を格納するレジスタと、入力された量子化データ数をカウントするカウンタ回路と、前記乗算器の出力と前記レジスタの出力をカウンタ回路の出力値によって選択するセレクタ回路を備えており、量子化データから位相誤差情報を取り出すことができ、キャプチャレンジの広いディジタルフェーズロックループが実現できる。
【図面の簡単な説明】
【図1】従来の最尤復号方式の構成例を示す図
【図2】従来のパス帰還型最尤復号方式の構成例を示す図
【図3】最小極性反転距離が3の記録符号とPR(1,3,3,1)等化方式を組み合わせた場合の状態遷移図
【図4】最小極性反転距離が3の記録符号とPR(1,3,3,1)等化方式を組み合わせた場合のトレリス線図
【図5】本発明の最尤復号方式のトレリス線図
【図6】本発明の最尤復号方式の実施の形態のブロック図
【図7】本発明の最尤復号方式の実施の形態におけるBMUのブロック図
【図8】本発明の最尤復号方式の実施の形態におけるACSのブロック図
【図9】本発明の最尤復号方式の実施の形態におけるSMUのブロック図
【図10】論理回路A,B,Cの構成図
【図11】本発明のディジタル情報再生装置のブロック図
【図12】本発明のディジタル情報再生装置のタイミング信号抽出手段の構成図
【図13】本発明のディジタル情報再生装置のタイミング信号抽出手段のタイミングチャート
【図14】本発明のディジタル情報再生装置の第1の実施の形態の最尤復号手段のブロック図
【図15】本発明のディジタル情報再生装置の最尤復号手段のBMUのブロック図
【図16】本発明のディジタル情報再生装置の最尤復号手段のACSのブロック図
【図17】本発明のディジタル情報再生装置の第1の実施の形態の最尤復号手段の動作模式図
【図18】本発明のディジタル情報再生装置の第1の実施の形態の最尤復号手段の動作模式図を拡大した図
【図19】本発明のディジタル情報再生装置の最尤復号手段のSMUのブロック図
【図20】本発明のディジタル情報再生装置の最尤復号手段のLPFのブロック図
【図21】本発明のディジタル情報再生装置の最尤復号手段のDLFのブロック図
【図22】本発明のディジタル情報再生装置の第2の実施の形態の最尤復号手段のブロック図
【図23】本発明のディジタル情報再生装置の第3の実施の形態の最尤復号手段のブロック図
【図24】本発明の位相比較器のブロック図
【図25】本発明の位相比較器のタイミングチャート
【符号の説明】
1 ブランチメトリックユニット
2 加算比較選択ユニット
3 サバイバルメモリユニット
4 分周期
5 パラレルデータ変換器
6 A/D変換手段
7 最尤復号手段
8 タイミング信号抽出手段
9 VCO
10 コンパレータ
11 VCO制御回路
12 D/A変換器
13 ブランチメトリックユニット
14 シフトレジスタ
15 ローパスフィルタ
16 加算比較選択ユニット
17 サバイバルメモリユニット
18 ディジタルループフィルタ
19 ブランチメトリックユニット
20 シフトレジスタ
21 位相比較器
22 加算比較選択ユニット
23 サバイバルメモリユニット
24 ローパスフィルタ
25 セレクタ
26 セレクタ
27 カウンタ
28 ディジタルループフィルタ
29 ブランチメトリックユニット
30 シフトレジスタ
31 シフトレジスタ
32 加算比較選択ユニット
33 サバイバルメモリユニット
34 サバイバルメモリユニット
35 ローパスフィルタ
36 ローパスフィルタ
37 セレクタ
38 セレクタ
39 カウンタ
40 ディジタルループフィルタ
100 減算器
101 乗算器
102 カウンタ
103 セレクタ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a digital information reproducing apparatus for reproducing original digital information from an analog signal reproduced from a recording medium.
[0002]
[Prior art]
As a method of demodulating digital information recorded on a medium at a high density, PRML signal processing combining partial response equalization and Viterbi decoding is used. When high-density recording is performed on a medium, interference between codes occurs due to the frequency characteristics of the recording / reproducing system. Partial response equalization can improve the S / N ratio compared to conventional Nyquist equalization by providing known intersymbol interference. On the other hand, Viterbi decoding is effective when there is a correlation before and after the code. Since partial response equalization provides correlation between codes and gives known intersymbol interference, a combination with Viterbi decoding is effective. A digital information reproducing apparatus using such a PRML signal processing system is provided with an A / D conversion means for quantizing a reproduction signal equalized to a predetermined partial response for each timing signal, and output from the A / D conversion means. A maximum likelihood decoding means for decoding the original digital information with the quantized data as an input and a timing signal extracting means for generating a timing signal used in the A / D conversion means are provided. It is known that the error rate can be greatly improved as compared with the binary detection method using the conventional slice level.
[0003]
[Problems to be solved by the invention]
FIG. 1 shows an example of maximum likelihood decoding means of the PRML signal processing method. In the maximum likelihood decoding means, first, in a branch metric unit (hereinafter referred to as BMU), a distance between the quantized data input from the A / D conversion means and the expected partial response equalization value, a so-called branch metric is obtained.
[0004]
Next, in the addition comparison selection unit (hereinafter referred to as ACS), the branch metric input from the BMU and the metric value indicating the probability of each state one hour before are added, the results are compared, and can be taken every time. A probable state transition is selected from among the state transitions, and the selected result is output to a survival memory unit (hereinafter referred to as SMU). In the SMU, a probable state transition is stored for a predetermined length, and the state transition sequence in which the transition cannot be continued in the time axis direction according to a rule determined by partial response equalization is excluded, and the most probable state remaining as a result Output transition sequence, so-called survivor path.
[0005]
The original digital information can be decoded from this surviving path. In such maximum likelihood decoding means, all of the calculations are performed in synchronization with the timing signal, and the calculation must be completed at timing signal intervals. In order to increase the processing speed of the maximum likelihood decoding means, parallel processing can be considered. However, in ACS, since the metric value of one hour before is used, there is a problem that high speed cannot be realized by simple parallel processing. It was.
[0006]
FIG. 2 shows an example of path feedback type maximum likelihood decoding means. BMU, ACS, and SMU operate in the same manner as the maximum likelihood decoding means of FIG. Surviving path information output from the SMU is input to a low-pass filter (hereinafter referred to as LPF). The shift register (hereinafter referred to as REG) delays the quantized data by the same time as the processing time of BMU, ACS, and SMU, and outputs the delayed data to the LPF. The LPF stores the quantized data in different memories according to the surviving path information, and obtains an average value of the quantized data. The obtained average value includes the ideal partial response equalization expected value and the level fluctuation component included in the reproduction signal, the average value is fed back to the BMU, and the phase error amount of the timing signal from the obtained average value Is output to a digital loop filter (DLF). The DLF obtains the integral value of the phase error amount and outputs the sum of the instantaneous value and the integral value of the phase error amount to the timing signal extracting means.
[0007]
In such a path feedback type maximum likelihood decoding means, only the processing time in the BMU, ACS, SMU, and LPF is required until the partial response equalization expected value including the level fluctuation component is obtained in the LPF, and feedback control is possible. There is a problem that the frequency band of the level fluctuation component is limited. Further, it takes only processing time in BMU, ACS, SMU, LPF, and DLF to obtain the VCO control signal in the timing signal extraction means in the DLF, and the capture range of the phase lock loop becomes small. was there.
[0008]
[Means for Solving the Problems]
The maximum likelihood decoding apparatus of the present invention is a frequency divider (n is an integer greater than 1) that divides the timing signal output from the timing signal extraction unit by 1 / n, and the A / D conversion unit. A parallel data converter for outputting quantized data in parallel in accordance with a clock obtained by dividing n quantized data, n quantized data input from parallel data converting means, and partial response equalization expected value The BMU for calculating the distance between the BMU, the branch metric input from the BMU, and the metric value indicating the probability of each state before n times are added, the results are compared, and from among the state transitions that can be taken every time Selects a probable state transition, outputs the selected result to the SMU, stores the probable state transition for a predetermined length, and determines by partial response equalization. That the transition in the time axis direction in accordance with the rule is configured to include a SMU for outputting eliminate surviving path to the state transition sequence that is no longer continued.
[0009]
The digital information reproducing apparatus according to the present invention includes an A / D conversion means for converting a reproduction signal into quantized data, and a maximum likelihood decoding means for decoding the original digital information using the quantized data output from the A / D conversion means as an input. And a digital signal reproducing device comprising timing signal extraction means for generating a timing signal used in the A / D conversion means based on the phase error information output from the maximum likelihood decoding means. When the gate signal indicating the start timing of the signal becomes valid, the timing signal is generated at the preset center frequency in accordance with the moment when the reproduction signal reaches the preset threshold value and output from the maximum likelihood decoding means. The frequency of the timing signal is changed based on the phase error amount, the preset gain control signal, and the center frequency control signal.
[0010]
Also, the digital information reproducing apparatus of the present invention includes an A / D conversion means for converting a reproduction signal into quantized data, and maximum likelihood decoding for decoding the original digital information with the quantized data output from the A / D conversion means as inputs. And the timing signal extracting means generates a timing signal at a preset center frequency in accordance with the moment when the reproduction signal reaches the preset threshold value when the gate signal indicating the start timing of signal processing becomes valid. Digital information reproducing apparatus comprising timing signal extraction means for generating a timing signal in which the oscillation frequency is changed based on the phase error amount output from the likelihood decoding means, a preset amplification factor control signal, and a center frequency control signal The gate signal becomes valid, and the first quantized data from the A / D conversion means is input to the maximum likelihood decoding means, and the maximum likelihood decoding means Of before operation is started in the ACS, and configured to be initialized to a predetermined value a metric value that indicates the likelihood of the states in the immediately preceding time.
[0011]
The digital information reproducing apparatus of the present invention obtains phase error information from the quantized data by inputting the A / D converting means for converting the reproduced signal into quantized data and the quantized data output from the A / D converting means. When the gate signal indicating the start timing of the signal processing is enabled by the phase comparison means and the timing signal extraction means, a timing signal is generated at a preset center frequency in accordance with the moment when the reproduction signal reaches a preset threshold value. And a timing signal extraction means for generating a timing signal in which the oscillation frequency is changed based on the phase error amount output from the phase comparison means, a preset amplification factor control signal, and a center frequency control signal. .
[0012]
Also, the digital information reproducing apparatus of the present invention includes an A / D conversion means for converting a reproduction signal into quantized data, and maximum likelihood decoding for decoding the original digital information with the quantized data output from the A / D conversion means as inputs. And the timing signal extracting means generates a timing signal at a preset center frequency in accordance with the moment when the reproduction signal reaches the preset threshold value when the gate signal indicating the start timing of signal processing becomes valid. In a digital information reproducing apparatus comprising timing signal extraction means for changing the frequency of a timing signal based on a phase error amount output from a likelihood decoding means, a preset gain control signal and a center frequency control signal, The likelihood decoding means has path memories of different lengths, and obtains different phase error information from different surviving path information, and a timing signal The phase error information is selected by selecting the phase error information according to the output value of the counter circuit that counts the number of times the reproduction signal is quantized by the A / D conversion means from the time when the gate signal indicating the signal processing start timing of the output means becomes valid. The obtained signal is output to the timing signal extracting means.
[0013]
Also, the digital information reproducing apparatus of the present invention includes an A / D conversion means for converting a reproduction signal into quantized data, and maximum likelihood decoding for decoding the original digital information with the quantized data output from the A / D conversion means as inputs. And a phase comparison means for obtaining phase error information from the quantized data with the quantized data output from the A / D conversion means as input, and a timing signal extracting means when the gate signal indicating the start timing of signal processing becomes valid A timing signal is generated at a preset center frequency in accordance with the moment when the reproduction signal reaches a preset threshold, and a detected phase error amount, a preset gain control signal, and a center frequency control signal are also included. In the digital information reproducing apparatus having timing signal extraction means for changing the frequency of the timing signal, the maximum likelihood decoding means The phase error information of the maximum likelihood decoding means and the output value of the counter circuit that counts the number of times the reproduction signal is quantized by the A / D conversion means from the time when the gate signal indicating the signal processing start timing of the signal extraction means becomes valid. The phase error information of the phase comparison means is selected to obtain the phase error amount and output to the timing signal extraction means.
[0014]
Also, the digital information reproducing apparatus of the present invention includes an A / D conversion means for converting a reproduction signal into quantized data, and maximum likelihood decoding for decoding the original digital information with the quantized data output from the A / D conversion means as inputs. When the gate signal indicating the start timing of the signal processing becomes valid, the timing signal extracting means generates and detects a timing signal at a preset center frequency in accordance with the moment when the reproduction signal reaches a preset threshold value. In a digital information reproducing apparatus having timing signal extraction means for changing the frequency of the timing signal based on the phase error amount, the preset amplification factor control signal, and the center frequency control signal, the timing signal extraction means The A / D conversion means restarts from the time when the gate signal indicating the signal processing start timing of the signal extraction means becomes valid. Signal has a structure of changing the coefficients of the digital loop filter by the output value of the counter circuit for counting the number of quantized.
[0015]
Also, the digital information reproducing apparatus of the present invention includes an A / D conversion means for converting a reproduction signal into quantized data, and maximum likelihood decoding for decoding the original digital information with the quantized data output from the A / D conversion means as inputs. When the gate signal indicating the start timing of the signal processing becomes valid, the timing signal extracting means generates and detects a timing signal at a preset center frequency in accordance with the moment when the reproduction signal reaches a preset threshold value. In a digital information reproducing apparatus having timing signal extraction means for changing the frequency of the timing signal based on the phase error amount, the preset amplification factor control signal, and the center frequency control signal, the timing signal extraction means The A / D conversion means restarts from the time when the gate signal indicating the signal processing start timing of the signal extraction means becomes valid. Counts the number of times the signal has been quantized, and when it reaches a predetermined value, the partial response equalization expected value used for the branch metric calculation of the maximum likelihood decoding means is converted from the fixed partial response equalization initial expected value to the maximum likelihood decoding means. It is configured to switch to the expected partial response equalization value detected by.
[0016]
The phase comparison method of the present invention also includes a subtractor that quantizes a reproduction signal in an area where a specific original digital information pattern is recorded, subtracts the quantized data from a predetermined value, and a shift that stores the subtractor output. A register, a multiplier that multiplies the output value of the shift register and the output value of the subtractor, a register that stores the output of the multiplier, a counter circuit that counts the number of input quantized data, and the multiplication And a selector circuit that selects the output of the register and the output of the register according to the output value of the counter circuit.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
An embodiment of the maximum likelihood decoding method of the present invention will be described. A run-length limited code (hereinafter referred to as RLL code) satisfying a so-called (d, k) restriction (d, k is an integer satisfying d, k ≧ 0) as a modulation code, and in particular a minimum run-length condition ( A code satisfying d = 2) is used. The recording code NRZI (Non Return to Zero Inverted) modulation of the modulation code. Further, an equalization method in which the impulse response h (t) satisfies (Equation 1) is used as the partial response equalization.
[0018]
[Expression 1]
[0019]
In the present embodiment, for the sake of simplicity, so-called PR (1, 3, 3, 1) equalization is taken up, and constants in the impulse response are set as a = d = 1 and b = c = 3, respectively. When the recording code having the minimum polarity inversion distance of 3 and the PR (1, 3, 3, 1) equalization method are combined as in the present embodiment, the original digital information bt(T represents time and is an integer greater than or equal to 0) and the amplitude value x of the partial response equalization outputtFollows the state transition diagram of FIG.
[0020]
In FIG. 3, a symbol S (l, m, n) is added to each state, and S (l, m, n) is a recording code c one bit before.t-1Is l and the
[0021]
Therefore, it is possible to select the most likely state transition among the state transitions that can be taken from time t-2 in each state at time t. Generally, in each state at time t, it is possible to select the most likely state transition among the state transitions that can be taken from time t−n (n is an integer of 1 or more).
[0022]
Now, for simplicity, an embodiment in which n = 2 is described. As shown in FIG. 3, there are eight possible state transitions from time t-1 to time t. Considering this state transition from time t-2 to time t, twelve state transitions exist as shown in FIG. Here, state transitions are defined as pathi (i is an integer from 0 to 11), and each state transition is defined as follows.
[0023]
Metric value L of each state at time t-2(1,1,1) t-2, L(1,1,0) t-2, L(1,0,0) t-2, L(0,1,1) t-2, L(0,0,1) t-2, L(0,0,0) t-2, And quantized data y at time ttQuantized data y at time t-1t-1Is given, 6 state transitions are selected from 12 possible state transitions.
[0024]
Where state L(1,1,1) t-2To L(1,1,1) tState transition to path11, state L(1,1,0) t-2To L(1,1,1) tState transition to path10, state L(1,0,0) t-2To L(1,1,1) tState transition to path9, state L(0,0,0) t-2To L(1,1,0) tState transition to path8, state L(0,0,1) t-2To L(1,0,0) tState transition to path7, state L(0,0,0) t-2To L(1,0,0) tState transition to path6, state L(1,1,1) t-2To L(0,0,1) tState transition to path5, state L(1,1,0) t-2To L(0,1,1) tState transition to path4, state L(1,1,1) t-2To L(0,0,1) tState transition to path3, state L(0,1,1) t-2To L(0,0,0) tState transition to path2, state L(0,0,1) t-2To L(0,0,0) tState transition to path1, state L(0,0,0) t-2To L(0,0,0) tThe state transition to is called path0.
[0025]
Thus, the metric value is obtained every other time, and the most likely state transition is selected. The selection result is stored in a register having a predetermined length, and only one state transition sequence according to the trellis diagram is obtained in the time axis direction among the state transition sequences. This is the most likely state transition sequence, the so-called survival path p.tIt becomes. Survival path ptFrom original digital information btAnd bt-1Is uniquely obtained, and maximum likelihood decoding can be realized by calculation every other time.
[0026]
FIG. 6 is a block diagram of the maximum likelihood decoding method of the present invention. The maximum likelihood decoding method according to the present embodiment uses BMU1, ACS2, SMU3, a
[0027]
The operation of the maximum likelihood decoding method of the present invention will be described in detail. BMU contains quantized data yt, Yt-1And 8 partial response equalization expected values are input. The amplitude expected value of the 8 partial response equalization outputs input to the BMU is xi, t(I represents an integer from 0 to 7, and t represents time). In the present embodiment, the quantized data y is not a two-sum that is normally used, but as in (
[0028]
[Expression 2]
[0029]
Expected partial response equalization xi, tRepresents the amplitude value after partial response equalization when each state transition occurs in the response characteristics of the recording / reproducing system. For example, in the case of ideal PR (1, 3, 3, 1) equalization, x7, t= 8, x3, t= X6, t= 7, x2, t= X5, t= 4, x1, t= X4, t= 1, x0, t= 0.
[0030]
A method of selecting the most likely state transition from among the state transitions that can be taken from time t-2 in each state at time t will be described. Using (Equation 2), (Equation 3) is obtained.
[0031]
[Equation 3]
[0032]
Here, max [α, β] is an operator that selects a larger one of α and β.
Similarly, when (Equation 2) is used, (Equation 4) is obtained.
[0033]
[Expression 4]
[0034]
Furthermore, the difference M of the metric value in each state as in (Formula 5)j, t(J is an integer from 1 to 6).
[0035]
[Equation 5]
[0036]
Substituting (Equation 3) and (Equation 4) into (Equation 5) yields (Equation 6).
[0037]
[Formula 6]
[0038]
FIG. 7 is a block diagram of
[0039]
[Expression 7]
[0040]
FIG. 8 is a block diagram of ACS2 in the embodiment of the maximum likelihood decoding method of the present invention. ACS2 includes an adder (add), a comparator (comp), a selector (sel), and a register (reg), and ACS2 always has a metric value difference M at time t-2 at time t-2.j, t-2(J is an integer from 1 to 6) is stored in the register, and the input signal E01a,t, E04a,t, E14a,t, E20a,t, E21a,t, E32a,t, E45a,t, E56a,t, E57a,t, E63a,t, E73a,tE76a,t, E01b,t, E02b,t, E04b,t, E12b,t, E14b,t, E20b,t, E21b,t, E30b,t, E31b,t, E32b,t, E45b,t, E46b,t, E47b,t, E56b,t, E57b,t, E63b,t, E65b,t, E73b,t, E75b,t, E76b,tAnd metric value difference M at time t-21, t-2, M2, t-2, M3, t-2, M4, t-2, M5, t-2, M6, t-2To the metric value difference M at time t by the calculation of (Equation 8)1, t, M2, t, M3, t, M4, t, M5, t, M6, tSeek.
[0041]
The
[0042]
[Equation 8]
[0043]
FIG. 9 is a block diagram of the
[0044]
Further, j represents an address of the path memory, and takes a value of 1 to a path memory length m. ). The
[0045]
The logic circuit C outputs a signal Y satisfying Y = A × B from the two inputs A and B. By the logic circuit A, the logic circuit B, and the logic circuit C, the state transition that does not survive at time t + 2 among the state transition selection results at time t can be removed from the path memory from the state transition selection results at time t and
[0046]
For example, assume that a selection signal is output as shown in (Table 1) at time t,
[0047]
[Table 1]
[0048]
However, “H” indicates that the signal is at a high level, and “L” indicates that the signal is at a low level.
[0049]
When the selection signal is input to the
[0050]
When a selection signal is input at
[0051]
Further, when the selection signal is input at
[0052]
The input A of the logic circuit A is MEM10,2Data ‘0’ and the input B of the logic circuit A is MEM3,1Data ‘1’ and the input C of the logic circuit A is MEM5,1Data ‘1’ and the input D of the logic circuit A is MEM11,1Data ‘1’, and the output of the logic circuit A is Y = ’0’.10,3To store. The input A of the logic circuit A is MEM9,2Data ‘1’ and the input B of the logic circuit A is MEM3,1Data ‘1’ and the input C of the logic circuit A is MEM5,1Data ‘1’ and the input D of the logic circuit A is MEM11,1Data ‘1’, and the output of the logic circuit A is Y = ’1’.9,3To store.
[0053]
The input A of the logic circuit B is MEM8,2Data ‘1’ and the input B of the logic circuit B is MEM4,1Data ‘0’, and the input C of the logic circuit B is MEM10,1Data “0”, and the output of the logic circuit B becomes Y = “0”, which is converted into MEM.8,3To store.
[0054]
The input A of the logic circuit C is MEM7,2Data ‘0’, and the input B of the logic circuit C is MEM9,1Data “0”, and the output of the logic circuit C becomes Y = “0”, which is converted into MEM.7,3To store.
[0055]
The input A of the logic circuit C is MEM6,2Data ‘1’ and the input B of the logic circuit C is MEM9,1Data “0”, and the output of the logic circuit C becomes Y = “0”, which is converted into MEM.6,3To store.
[0056]
The input A of the logic circuit C is MEM5,2Data ‘1’ and the input B of the logic circuit C is MEM2,1Data “0”, and the output of the logic circuit C becomes Y = “0”, which is converted into MEM.5,3To store.
[0057]
The input A of the logic circuit C is MEM4,2Data ‘0’, and the input B of the logic circuit C is MEM2,1Data “0”, and the output of the logic circuit C becomes Y = “0”, which is converted into MEM.4,3To store.
[0058]
The input A of the logic circuit B is MEM3,2Data ‘1’ and the input B of the logic circuit B is MEM1,1Data ‘0’, and the input C of the logic circuit B is MEM7,1Data “0”, and the output of the logic circuit B becomes Y = “0”, which is converted into MEM.3,3To store. The input A of the logic circuit A is MEM2,2Data ‘0’ and the input B of the logic circuit A is MEM0,1Data ‘1’ and the input C of the logic circuit A is MEM6,1Data ‘1’ and the input D of the logic circuit A is MEM8,1Data ‘1’, and the output of the logic circuit A is Y = ’0’.2,3To store.
[0059]
The input A of the logic circuit A is MEM1,2Data ‘0’ and the input B of the logic circuit A is MEM0,1Data ‘1’ and the input C of the logic circuit A is MEM6,1Data ‘1’ and the input D of the logic circuit A is MEM8,1Data ‘1’, and the output of the logic circuit A is Y = ’0’.1,3To store.
[0060]
The input A of the logic circuit A is MEM0,2Data ‘1’ and the input B of the logic circuit A is MEM0,1Data ‘1’ and the input C of the logic circuit A is MEM6,1Data ‘1’ and the input D of the logic circuit A is MEM8,1Data ‘1’, and the output of the logic circuit A is Y = ’0’.0,3To store.
[0061]
As a result of the above calculation,
[0062]
Further path memory MEM11,1, MEM10,1, MEM9,1, MEM8,1, MEM7,1, MEM6,1, MEM5,1, MEM4,1, MEM3,1, MEM2,1, MEM1,1, MEM0,1The data stored in the path memory MEM11,2, MEM10,2, MEM9,2, MEM8,2, MEM7,2, MEM6,2, MEM5,2, MEM4,2, MEM3,2, MEM2,2, MEM1,2, MEM0,2Store in the path memory MEM11,1And MEM8,1And MEM7,1And MEM5,1And MEM3,1And MEM1,1‘1’ to MEM10,1And MEM9,1And MEM6,1And MEM4,1And MEM2,1And MEM0,1'0' is stored in. Path memory MEMi, 3(MEM is an integer from 0 to 12)i, n(N is an integer greater than or equal to 4 and less than or equal to the path memory length), if the path memory length is sufficiently large, 12 path memories MEMi, m'1' is stored in only one path memory (m is the path memory length).
[0063]
This is the survival path. Path memory MEM as described in the trellis diagram of FIG.3, mOr path memory MEM8, mIf “1” is stored in SMU3, SMU3 outputs “10” as a decoding result, and the path memory MEM4, m, Path memory MEM5, m, Path memory MEM6, mOr path memory MEM7, mIf "1" is stored in SMU3, SMU3 outputs "01" as a decoding result, and otherwise, SMU3 outputs "00" as a decoding result. As a result, the original digital information bt-1btIs played.
[0064]
SMU3 is 12-bit information p indicating the surviving path.i, tP (where i is an integer from 0 to 11 and t is an integer indicating time)i, t= MEMi, m(M is the path memory length). BMU1, ACS2, and SMU3 are all configured to operate synchronously at a frequency that is a half of the channel clock, so that a high transfer rate of the digital information reproducing apparatus can be achieved. In the
[0065]
In the first embodiment of the present invention, the quantized data y is expressed by (
[0066]
Next, an embodiment of the phase comparison circuit of the present invention will be described. FIG. 24 is a block diagram of the phase comparator of the present invention. The phase comparator includes a subtracter, a multiplier, a selector, a counter, and a register. Quantized data y input from A / D conversion meanstIs input to the subtractor 100. The subtracter 100 receives the input quantized data ytAnd the slice level signal level set so that the DC component of the quantized data becomes zero. The calculation result of the subtracter 100 is stored in a register. The multiplier 101 calculates the operation result y of the subtracter 100.t-Level and register output value yt-2The multiplication represented by (Equation 9) is performed from −level, and the multiplication result and its complement are output.
[0067]
[Equation 9]
[0068]
The counter 102 resets the counter from the zero phase start signal input from the timing signal extraction means and counts the number of quantizations of the A / D conversion means. Count resulttIs output to the selector 103. The selector 103 outputs the output signal of the multiplier 101 of (Equation 9) and the selector output phase_error one time before.t-1And the counter value count of the counter 102tAnd the calculation shown in (Equation 10) is performed. Operation result is phase error information phase # errortIs stored in a register. (Equation 10) shows a method of calculating a phase error when a single signal having an 8T period is input as in the timing chart of FIG. The phase error information Phase_error indicates the phase difference between the output signal of the VCO and the reproduction signal. Desirably, it is necessary to control to zero.
[0069]
[Expression 10]
[0070]
Next, the operation of the phase comparator will be described in detail. FIG. 25 is a timing chart of the phase comparator of the present invention. A reproduction signal as shown in FIG. 25A is input to the timing signal extracting means, and a VCO output as shown in FIG. 25B is obtained based on the timing of the zero phase start signal and the zero phase slice level in FIG. 25C. Suppose that this is a timing signal, the A / D conversion means quantizes the reproduction signal, and the quantized data is obtained.
[0071]
FIG. 25D shows the output signal of the subtractor 100, and FIG. 25E shows the output signal of the register. The counter reset signal shown in FIG. 25F is generated from the rising edge of the zero phase start signal, and the counter is synchronously reset. Output of counter 102 counttIs as shown in FIG. The selector 103 outputs a counter output value counttBased on the above, three signals are selected and output to the register. The output result is shown in FIG. FIG. 25 (a) shows the quantized data y.tIt is shown. When there is no phase shift of the timing signal, the output S of the subtracter 100tIs zero when t = 4j + 3 (j is an integer greater than or equal to 0), so phase error information phase_error of the phase comparator outputtAlways takes the value zero.
[0072]
Consider the case where the phase of the VCO output signal of the timing extraction means is delayed as shown in FIG. Output S of subtracter 100tDoes not become zero when t = 4j + 3 (j is an integer of 0 or more), and phase error information phase_error of the phase comparator outputtAlways takes a negative value. Similarly, consider the case where the phase of the VCO output signal of the timing extraction means is advanced as shown in FIG. Output S of subtracter 100tDoes not become zero when t = 4j + 3 (j is an integer of 0 or more), and phase error information phase_error of the phase comparator outputtAlways takes a positive value.
[0073]
Therefore, when a specific recording pattern is reproduced, phase error information can be extracted from quantized data obtained by quantizing the reproduced signal. This phase error information phase_errortThe sign of the timing signal indicates the phase advance or delay of the timing signal, and phase error information phase_errortThe absolute value of indicates the absolute value of the phase shift of the timing signal.
[0074]
In this embodiment, the case where the recording pattern is a single signal having a frequency of one-eighth of the channel clock as the fundamental wave is shown. Even for a simple recording pattern, the phase error information can be detected from the quantized data.
[0075]
Next, a first embodiment of the digital information reproducing apparatus of the present invention will be described. FIG. 11 is a block diagram of the digital information reproducing apparatus of the present invention. The reproduction signal reproduced from the recording medium is sampled by the timing signal input by the A / D conversion means 6 and the quantized data is output. From the input quantized data, the maximum likelihood decoding means 7 estimates the maximum likelihood state transition and reproduces and outputs the original digital information. The maximum likelihood decoding means 7 outputs the phase error amount from the decoding result to the timing
[0076]
FIG. 12 is a block diagram of the timing signal extracting means 8 of the first embodiment of the digital information reproducing apparatus of the present invention. The center frequency control signal sets the center frequency of the
[0077]
When reproducing original digital information from a normal recording medium, for example, the rotational speed of a disk or the relative speed of a tape and a head varies with a tape. A continuous repetitive pattern is recorded on the recording medium so that the original digital information can be reliably reproduced even if there is such a variation. An area where such a repeated pattern is recorded is called a VFO area. The operation will be described in the case where a single signal having a frequency of 1/8 of the channel clock is recorded in the VFO area.
[0078]
FIG. 13 shows a timing chart of the timing signal extracting means 8 of the digital information reproducing apparatus of the present invention. FIG. 13A shows a reproduction signal in the VFO area. When the read gate (FIG. 13C) is not valid, the VCO output (FIG. 13B) is locked to the recording clock. Further, the
[0079]
The timing extraction means 8 outputs a timing signal to the A / D conversion means 7, and an A / D conversion means output (FIG. 13 (f)) is obtained. Since the timing extraction means 8 oscillates the
[0080]
FIG. 14 is a block diagram of the maximum likelihood decoding means 7 of the first embodiment of the digital information reproducing apparatus of the present invention. The quantized data input from the A / D conversion means 6 is input to the
[0081]
The
[0082]
## EQU11 ##
[0083]
Further, when (Equation 7) is substituted, (Equation 12) is obtained.
[0084]
[Expression 12]
[0085]
FIG. 16 shows a block diagram of the
[0086]
The
[0087]
Therefore, estimated quantized data yiBased on the above, by setting a metric value at time t = −1, a reliable maximum likelihood decoding result can be obtained with a small memory length SMU. Next, a method for setting a metric value at time t = −1 will be described. In the VFO area, a single signal of 1/8 of the channel clock is recorded, and ideal PR (1, 3, 3, 1) equalization to the maximum likelihood decoding means 7 before time t = 0. Suppose that quantized data is input. FIG. 17 shows a schematic operation diagram of the maximum likelihood decoding means of the first embodiment of the digital information reproducing apparatus of the present invention.
[0088]
FIG. 17A shows a reproduction signal equalized with partial response in the VFO area. When this reproduction signal is quantized by the A / D conversion means 6, the quantized data shown in FIG. 17C is obtained. When this is input to the maximum likelihood decoding means 7, a trellis diagram as shown in FIG. 17 (d) is obtained. A solid line indicates a state transition selected by the
[0089]
[Formula 13]
[0090]
Next, in FIG. 17F, each state S (1,1,1), S (1,1,0), S (1,0,0), S (0,1,) at time t = −1. 1) Estimate metric values of S (0,0,1) and S (0,0,0), and set initial values in registers. Attention is paid to the area surrounded by the broken line in FIG. FIG. 18 is an enlarged view of FIG. Considering the state S (1,1,0) at time t = −1, it is on the state transition sequence estimated by the maximum likelihood decoding means 7. Further, since ideal partial response equalization is performed before time t = −1, each state on the surviving path is always most probable, and in the embodiment, the metric value always takes a value of zero.
[0091]
Next, considering the state S (1,1,1) at time t = −1, the maximum likelihood decoding means 7 cumulatively adds each branch metric value indicated by a thick broken line as shown in FIG. Becomes the metric value of the state S (1,1,1) at time t = −1. Similarly, when considering the state S (1,0,0) at time t = −1, the maximum likelihood decoding means 7 cumulatively adds the branch metric values indicated by thick broken lines as shown in FIG. Becomes the metric value of the state S (1,0,0) at time t = −1. Similarly, when the state S (0,1,1) at time t = −1 is considered, the maximum
[0092]
[Table 2]
[0093]
Therefore, the difference in metric of each state at time t = −1 is obtained from (Equation 2), and by setting the value of (Equation 14) in the register at time t = −1, the
[0094]
The same effect can be obtained by obtaining the metric difference at time t = −1 in each state and setting it as the initial value according to the same procedure according to the recording pattern of the VFO area and the partial response equalization method.
[0095]
[Expression 14]
[0096]
FIG. 19 shows a block diagram of the
[0097]
FIG. 20 shows a block diagram of the
[0098]
If the survival path Pi, t is HIGH,
[0099]
[Expression 15]
[0100]
If the survival path Pi, t is LOW, Xi, t-1 = Xi, t (i is an integer from 0 to 7)
The
[0101]
[Expression 16]
[0102]
FIG. 21 shows a block diagram of the DLF 18 of the maximum likelihood decoding means of the digital information reproducing apparatus of the present invention. The DLF 18 is composed of two multipliers, two adders, and a register. Phase error information phase_error input from the
[0103]
[Expression 17]
[0104]
Next, a second embodiment of the digital information reproducing apparatus will be described. The second embodiment has the same configuration as the first embodiment of FIG. Since the A / D conversion means and the timing signal extraction means perform the same operation, the maximum likelihood decoding means of the second embodiment will be described here. FIG. 22 is a block diagram of the maximum likelihood decoding means of the second embodiment of the digital information reproducing apparatus of the present invention. The quantized data input from the A / D conversion unit 6 is input to the
[0105]
In accordance with the state transition rule, the
[0106]
The
[0107]
The
[0108]
When valid data is reproduced, phase error information using the maximum likelihood decoding result output from the
[0109]
Next, a third embodiment of the digital information reproducing apparatus will be described. The third embodiment has the same configuration as the first embodiment of FIG. Since the A / D conversion means and the timing signal extraction means perform the same operation, the maximum likelihood decoding means of the third embodiment will be described here. FIG. 23 is a block diagram of the maximum likelihood decoding means of the third embodiment of the digital information reproducing apparatus of the present invention. The quantized data input from the A / D conversion means 6 is input to the
[0110]
In the
[0111]
[0112]
The
[0113]
【The invention's effect】
According to the present invention, the maximum likelihood decoding method uses a BMU for obtaining a distance between n quantized data and a partial response equalization expected value, a branch metric input from the BMU, and the probability of each state before n times. The metric value is added, and the results are compared. From among the state transitions that can be taken every time, the probable state transition is selected. The ACS that outputs the selected result to the SMU and the probable state transition are It is provided with an SMU that stores the length and outputs a surviving path by eliminating a state transition sequence in which the transition cannot be continued in the time axis direction in accordance with a rule determined by partial response equalization. Therefore, the digital information reproducing apparatus can achieve a high transfer rate.
[0114]
Further, the digital information reproducing apparatus has a preset center frequency in accordance with the moment when the reproduction signal reaches the preset threshold value when the gate signal indicating the start timing of the signal processing by the timing signal extracting means becomes valid. The timing signal is generated at the same time, and the frequency of the timing signal is changed based on the phase error amount output from the maximum likelihood decoding means or the phase comparison means, the preset amplification factor control signal, and the center frequency control signal. It was.
[0115]
Further, the maximum likelihood decoding means has path memories of different lengths, obtains different phase error information from different surviving path information, and from the time when the gate signal indicating the signal processing start timing of the timing signal extraction means becomes valid. The phase error information is selected based on the output value of the counter circuit that counts the number of times the reproduction signal is quantized by the / D conversion means, and the phase error amount is obtained and output to the timing signal extraction means. Further, the maximum likelihood decoding means maximizes the output value of the counter circuit that counts the number of times the reproduction signal is quantized by the A / D conversion means from the time when the gate signal indicating the signal processing start timing of the timing signal extraction means becomes valid. The phase error information of the likelihood decoding means and the phase error information of the phase comparison means are selected to obtain the phase error amount and output to the timing signal extraction means. Further, the timing signal extraction means digitally outputs the output value of the counter circuit that counts the number of times the reproduction signal is quantized by the A / D conversion means from the time when the gate signal indicating the signal processing start timing of the timing signal extraction means becomes valid. The loop filter coefficient is changed.
[0116]
Further, the timing signal extraction means counts the number of times the reproduction signal is quantized by the A / D conversion means from the time when the gate signal indicating the signal processing start timing of the timing signal extraction means becomes valid, and reaches a predetermined value. The partial response equalization expected value used for the branch metric calculation of the maximum likelihood decoding means is switched from the fixed partial response equalization initial expected value to the partial response equalization expected value detected by the maximum likelihood decoding means.
[0117]
Each state one time before the gate signal becomes valid, the first quantized data is input from the A / D conversion means to the maximum likelihood decoding means, and the operation is started in the ACS in the maximum likelihood decoding means. The metric value indicating the certainty is initially set to a predetermined value. With such a configuration, it is possible to shorten the PLL pull-in operation time and widen the capture range by using phase error information with a short processing time in the PLL pull-in operation in the VFO region and further increasing the loop gain. When valid data is reproduced, the phase error information using the maximum likelihood decoding result is used, and the loop gain is further lowered, so that even if the quality of the reproduced signal is lowered, the possibility of loss of lock is reduced. It is done.
[0118]
In addition, the phase comparison method quantizes a reproduction signal in a region where a specific original digital information pattern is recorded, subtracts the quantized data and a predetermined value, a shift register that stores the subtractor output, A multiplier that multiplies the output value of the shift register and the output value of the subtractor, a register that stores the output of the multiplier, a counter circuit that counts the number of input quantized data, and an output of the multiplier And a selector circuit that selects the output of the register according to the output value of the counter circuit, phase error information can be extracted from the quantized data, and a digital phase-locked loop with a wide capture range can be realized.
[Brief description of the drawings]
FIG. 1 is a diagram showing a configuration example of a conventional maximum likelihood decoding method
FIG. 2 is a diagram showing a configuration example of a conventional path feedback type maximum likelihood decoding method;
FIG. 3 is a state transition diagram when a recording code having a minimum polarity inversion distance of 3 and a PR (1, 3, 3, 1) equalization method are combined.
FIG. 4 is a trellis diagram when a recording code having a minimum polarity inversion distance of 3 and a PR (1, 3, 3, 1) equalization method are combined.
FIG. 5 is a trellis diagram of the maximum likelihood decoding method of the present invention.
FIG. 6 is a block diagram of an embodiment of the maximum likelihood decoding method of the present invention.
FIG. 7 is a block diagram of a BMU in the embodiment of the maximum likelihood decoding method of the present invention.
FIG. 8 is a block diagram of ACS in the embodiment of the maximum likelihood decoding method of the present invention.
FIG. 9 is a block diagram of the SMU in the embodiment of the maximum likelihood decoding method of the present invention.
FIG. 10 is a configuration diagram of logic circuits A, B, and C.
FIG. 11 is a block diagram of the digital information reproducing apparatus of the present invention.
FIG. 12 is a block diagram of the timing signal extracting means of the digital information reproducing apparatus of the present invention.
FIG. 13 is a timing chart of timing signal extraction means of the digital information reproducing apparatus of the present invention.
FIG. 14 is a block diagram of the maximum likelihood decoding means of the first embodiment of the digital information reproducing apparatus of the present invention.
FIG. 15 is a block diagram of a BMU of maximum likelihood decoding means of the digital information reproducing apparatus of the present invention.
FIG. 16 is an ACS block diagram of the maximum likelihood decoding means of the digital information reproducing apparatus of the present invention.
FIG. 17 is an operation schematic diagram of maximum likelihood decoding means of the first embodiment of the digital information reproducing apparatus of the present invention;
FIG. 18 is an enlarged view of the operation schematic diagram of the maximum likelihood decoding means of the first embodiment of the digital information reproducing apparatus of the present invention;
FIG. 19 is a block diagram of the SMU of the maximum likelihood decoding means of the digital information reproducing apparatus of the present invention.
FIG. 20 is a block diagram of LPF of maximum likelihood decoding means of the digital information reproducing apparatus of the present invention.
FIG. 21 is a block diagram of DLF of maximum likelihood decoding means of the digital information reproducing apparatus of the present invention;
FIG. 22 is a block diagram of maximum likelihood decoding means of the second embodiment of the digital information reproducing apparatus of the present invention;
FIG. 23 is a block diagram of maximum likelihood decoding means of the third embodiment of the digital information reproducing apparatus of the present invention;
FIG. 24 is a block diagram of a phase comparator according to the present invention.
FIG. 25 is a timing chart of the phase comparator of the present invention.
[Explanation of symbols]
1 branch metric unit
2 Addition comparison selection unit
3 Survival memory unit
4-minute cycle
5 Parallel data converter
6 A / D conversion means
7 Maximum likelihood decoding means
8 Timing signal extraction means
9 VCO
10 Comparator
11 VCO control circuit
12 D / A converter
13 Branch Metric Unit
14 Shift register
15 Low-pass filter
16 Addition comparison selection unit
17 Survival memory unit
18 Digital loop filter
19 Branch Metric Unit
20 Shift register
21 Phase comparator
22 Addition comparison selection unit
23 Survival Memory Unit
24 Low-pass filter
25 Selector
26 Selector
27 counter
28 Digital Loop Filter
29 Branch Metric Unit
30 Shift register
31 Shift register
32 Addition comparison selection unit
33 Survival Memory Unit
34 Survival Memory Unit
35 Low-pass filter
36 Low-pass filter
37 selector
38 selector
39 counter
40 Digital loop filter
100 subtractor
101 multiplier
102 counter
103 selector
Claims (2)
記録媒体から再生された再生信号に含まれるタイミング信号を抽出して出力する前記タイミング信号抽出手段と、
前記再生信号をタイミング信号抽出手段からのタイミング信号でサンプリングした量子化データに変換するA/D変換手段と、
前記A/D変換手段から出力された量子化データをn個の量子化データに変換して出力するパラレルデータ変換手段と、
前記タイミング信号抽出手段から出力されたタイミング信号をn分の1に分周する分周手段と、
前記n分の1に分周されたタイミング信号に同期して、前記n個の量子化データをもとに原ディジタル情報を復号する最尤復号手段と、
を備えたことを特徴とする最尤復号装置。A maximum likelihood decoding device that reproduces original digital information recorded on a recording medium using a partial response equalization method,
And said timing signal extracting means for extracting and outputting a timing signal contained in the reproduction signal reproduced from a recording medium,
A / D converting means for converting said playback signal to the quantized data sampled by the timing signal from the timing signal extracting means,
A parallel data converting means for force out by converting the quantization data outputted from the A / D converting means into n quantized data,
A frequency dividing means for dividing the timing signal output from the timing signal extracting means by 1 / n;
In synchronization with the 1-divided timing signal of the n minutes, and maximum likelihood decoding means for decoding the original digital information based on the n quantization data,
Maximum likelihood decoder, characterized in that it comprises a.
a(k=−1)
b(k=0)
n(2k−1)T/2=c(k=1)
d(k=2)
o(k≠−1,0,1,2) (式1)A maximum likelihood decoding device that reproduces original digital information recorded on a recording medium using a partial response equalization method, wherein maximum likelihood decoding means for decoding the original digital information includes (d, k) restriction (d, k is an integer that satisfies d, k ≧ 0) and a modulation rule of a code that satisfies d = 2, and an equalization method in which an impulse response satisfies (Equation 1) as partial response equalization, The maximum likelihood decoding apparatus according to claim 1, wherein a state transition rule in combination is used.
a (k = -1)
b (k = 0)
n (2k-1) T / 2 = c (k = 1)
d (k = 2)
o (k ≠ -1, 0, 1, 2) (Formula 1)
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10092596A JP3674142B2 (en) | 1996-04-23 | 1996-04-23 | Digital information reproducing apparatus and maximum likelihood decoding apparatus |
DE69621519T DE69621519T2 (en) | 1995-06-22 | 1996-06-21 | Maximum probability decoding method and apparatus for reproducing digital information |
US08/668,178 US5719843A (en) | 1995-06-22 | 1996-06-21 | Method of maximum likelihood decoding and digital information playback apparatus |
EP96304604A EP0750306B1 (en) | 1995-06-22 | 1996-06-21 | A method of maximum likelihood decoding and a digital information playback apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10092596A JP3674142B2 (en) | 1996-04-23 | 1996-04-23 | Digital information reproducing apparatus and maximum likelihood decoding apparatus |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09289457A JPH09289457A (en) | 1997-11-04 |
JP3674142B2 true JP3674142B2 (en) | 2005-07-20 |
Family
ID=14286935
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10092596A Expired - Fee Related JP3674142B2 (en) | 1995-06-22 | 1996-04-23 | Digital information reproducing apparatus and maximum likelihood decoding apparatus |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3674142B2 (en) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7821910B2 (en) | 2007-11-20 | 2010-10-26 | Panasonic Corporation | Optical disc, optical disc drive, optical disc recording/reproducing method, and integrated circuit |
-
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Legal Events
Date | Code | Title | Description |
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A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040831 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041101 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050405 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050418 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090513 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100513 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110513 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110513 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120513 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120513 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130513 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130513 Year of fee payment: 8 |
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