JP3689919B2 - Signal reproduction device - Google Patents

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【０００１】
【産業上の利用分野】
この発明は、例えば、ディジタルＶＴＲに使用して好適な磁気再生復号装置に関する。
【０００２】
【従来の技術】
従来、ＶＴＲにおいては、記録信号の符号化、つまりチャネルコーディングを行っていた。チャネルコーディングとは、記録再生系の特性に適した形態に符号を変換することをいう。具体的には、直流または低周波成分を再生できない磁気記録再生系に低周波成分を有するディジタル符号を記録するため、ディジタル符号の低周波成分を抑圧するようにしている。
【０００３】
ＶＴＲのチャネルコーディングの方法は多数提案されている。この中で、ＮＲＺＩ符号およびインターリーブドＮＲＺＩ符号を特にパーシャルレスポンス符号という。近年、通信分野で開発されたパーシャルレスポンス（ＰＲ）、特に、パーシャルレスポンスクラス４（ＰＲ４）を適用することが試みられている。
【０００４】
ＰＲ等価方式としては、ＰＲ（１，−１）とＰＲ（１，０，−１）とが知られている。ＰＲ（１，−１）はＮＲＺＩ符号に対応し、ＰＲ（１，０，−１）はインターリーブドＮＲＺＩ符号に対応する。ＰＲ（１，−１）およびＰＲ（１，０，−１）共に、再生時に検出点で３値波形になる。ここで、括弧内に示される整数は、ＰＲ等価器を構成するディジタルフィルタとしてのフィルタの係数を表すものである。
【０００５】
等価方式として、ＰＲ（１，−１）、つまりＮＲＺＩ符号を用いると、直流および低周波成分が少なく、高域通過型の周波数特性を示す。ＰＲ（１，−１）の周波数特性は、（１−Ｄ）であり（ただし、Ｄはビット周期Ｔの遅延演算子を示す。）、孤立パルスに続いて−１の値を持つ符号間干渉が生ずる。
【０００６】
一方、等価方式として、ＰＲ（１，０，−１）、つまりインターリーブドＮＲＺＩ符号を用いると、高周波および低周波成分が共に少なく、帯域通過型の周波特性を示す。ＰＲ（１，０，−１）の周波数特性は、（１−Ｄ2 ）であり、孤立パルスから２ビット後に−１の値を持つ符号間干渉が生ずる。
【０００７】
このように、パーシャルレスポンスの適用は、符号間干渉を積極的に利用して、検出点で再生周波数を整形することを意図しているものである。特に、インターリーブドＮＲＺＩ符号、つまり、ＰＲ（１，０，−１）は磁気記録特性に近いため、これまでのディジタルＶＴＲへの適用が試みられ、効率よくビデオ信号を再生するようにされていた。
【０００８】
ＰＲ（１，０，−１）の周波数特性（１−Ｄ2 ）は（１−Ｄ）・（１＋Ｄ）に分解できる。一般的には、（１−Ｄ）特性は再生時の微分特性で代行され、（１＋Ｄ）特性は１ビットアナログ遅延および加算処理を行うことで実現される。（１＋Ｄ）変換後の３値波形の「１」および「−１」を「１」に、「０」を「０」に識別すれば、元の符号が復号できる。タイミング信号は（１−Ｄ）変換後の高周波信号を含んだ波形から抽出できる。
【０００９】
パーシャルレスポンス符号を適用した信号処理系は、一般に、復号時の符号誤りの伝搬を避けるために入力データを中間系列に変換するプリコード、磁気記録系、多値識別回路を有し、入力データが多値識別されて復号される。以下に、具体例を述べる。
【００１０】
図１６は、この発明の出願人が先に出願したディジタルビデオ信号処理装置のブロック図である。このディジタルビデオ信号処理装置は、磁気テープ１０６にデータを記録する記録系１００と、磁気テープ１０６に記録されたデータを再生する再生系１０７とを有する。
【００１１】
記録系１００は、磁気テープ１０６にビデオ信号を記録するため、Ａ／Ｄ変換器１０１、シャフルおよび帯域圧縮回路１０２、パリティ付加回路１０３、１／（１−Ｄ2 ）プリコード回路１０４、および記録ヘッド１０５を有する。
【００１２】
再生系１０７は、記録系１００と逆の回路構成であり、磁気テープ１０６に記録されたビデオ信号を再生するため、再生ヘッド１０８、（１−Ｄ2 ）デコード回路１０９、エラー検出訂正回路１１０、帯域伸長およびデシャフル１１１、Ｄ／Ａ変換器１１２を有する。
【００１３】
記録系１００におけるプリコード回路１０４として、１／（１−Ｄ2 ）特性を有するものを用い、再生系１０７におけるデコード回路１０９として、（１−Ｄ2 ）特性を有するものを用いると、このディジタルビデオ信号処理装置は、パーシャルレスポンスクラス４（ＰＲ４）を適用したディジタルビデオ信号処理装置となる。
【００１４】
このように構成されたディジタルビデオ信号処理装置は、以下のような動作をする。記録系１００において、入力ビデオ信号は、Ａ／Ｄ変換器１０１に供給され、量子化され、ディジタルビデオ信号に変換される。このディジタルビデオ信号はシャフルおよび帯域圧縮回路１０２に供給され、ディジタルビデオ信号について所定のブロック単位で離散コサイン変換及びハフマン符号化処理をし、シャフリングする。シャフリングされたディジタルビデオ信号はパリティ付加回路１０３に供給され、誤り訂正用のパリティが付加される。誤り訂正用のパリティが付加されたディジタルビデオ信号は１／（１−Ｄ2 ）プリコード回路１０４に供給され、パーシャルレスポンスクラス４（ＰＲ４）にプリコードされる。プリコードされたディジタルビデオ信号は記録ヘッド１０５を介して磁気テープ１０６に記録される。
【００１５】
再生系１０７において、磁気テープ１０６に記録されたビデオ信号は、再生ヘッド１０８で再生され、再生された高周波信号は、（１−Ｄ2 ）デコード回路１０９に供給され、デコードされる。デコードされたデータは、エラー検出訂正回路１１０に供給され、エラー検出およびエラー訂正される。エラー検出およびエラー訂正されたデータは、帯域伸長およびデシャフル１１１に供給され、帯域伸長およびデシャフルが行われる。帯域伸長およびデシャフルされたデータは、Ｄ／Ａ変換器１１２に供給され、出力ビデオ信号に変換される。
【００１６】
図１７は、この発明の出願人が先に出願したＰＲ４再生復号回路を示す図である。再生ヘッド１０８により再生された高周波信号は増幅器１１３に供給され、増幅される。再生ヘッド１０８および増幅器１１３は図示しない回転ドラム上に設けられている。増幅器１１３で増幅された再生信号はロータリートランス１１４に供給されて、回転ドラムの外に取り出される。ロータリートランス１１４を介して回転ドラムの外に取り出された再生信号は、積分等化器１１５に供給され、積分等化、つまり、（１＋Ｄ）の演算処理を実行する。これにより再生信号は、ナイキスト第１基準に等化される。積分等化された再生信号の一方は、Ａ／Ｄ変換器１１６に供給され、同期クロックを基準にして再生信号の信号レベルをディジタル値に変換して、量子化する。
【００１７】
量子化されたディジタルデータは、（１−Ｄ2 ）演算器１１７に供給され、パーシャルレスポンスクラス４（ＰＲ４）に等化される。パーシャルレスポンスクラス４（ＰＲ４）に等化されたデータは、ビタビ復号器１１８に供給され、ビタビ復号される。ビタビ復号は、再生信号に対してすべての状態遷移のパターンから最も可能性の高い状態遷移のパターンを探して再生データを得る復号方式である。
【００１８】
ビタビ復号を用いたＶＴＲにおいては、ビタビ復号器において、入力データの符号間干渉を有効に利用して再生信号を復号することにより、ビットエラーレートを向上することができる。
【００１９】
ここで、積分等化された再生信号の他方は、リミッター１１９に供給される。このリミッター１１９で後述するゼロクロスを検出し、ゼロクロスに対するクロック成分が抽出される。このクロック成分をＰＬＬ回路１２０に供給し、積分等化出力に同期した同期クロックを生成する。この同期クロックにより、位相同期をかけて、Ａ／Ｄ変換器１１６、（１−Ｄ2 ）演算器１１７およびビタビ復号器１１８におけるデータのサンプリングを行うようにしている。これにより、ＶＴＲのジッターだけでなくサーチ時のデータレートの変動に対しても、正確で安定なクロックを得ることが可能となる。
【００２０】
図１８は、この発明の出願人が先に出願したＰＲ４再生復号回路の信号波形を示す図である。図１８Ａに示す記録データが図１６に示した１／（１−Ｄ2 ）プリコード回路１０４によりプリコードされ、図１８Ｂに示すようなプリコード出力 を得る。また、プリコード出力の２ビット遅延は図１８Ｃに示すようになる。図１７に示す再生ヘッド１０８からの出力は、図１８Ｄに示すようになる。図１７に示す積分等化器１１５の出力は図１８Ｅに示すようになる。そして、この等化器出力から図１８Ｆに示すような再生クロックが抽出される。また、積分等化器出力の２ビット遅延は図１８Ｇに示すようになる。図１７に示す（１−Ｄ2 ）演算器１１７の出力は図１８Ｈに示すように３値波形となる。
【００２１】
図１９は、この発明の出願人が先に出願したＰＲ４再生復号回路のアイパターンを示す図である。アイパターンとは、検出点周期（データレート）で等化後の再生信号波形を重ねて書いた図をいうもので、等化信号の符号間干渉の様子を調べるものである。図１９Ａに示すアイパターンは、図１７に示す積分等化器１１５による積分等化後のアイパターンを示し、図１９Ｂに示すアイパターンは、図１７に示す（１−Ｄ2 ）演算器１１７による（１−Ｄ2 ）等化後のアイパターンを示す。図１７に示したリミッター１１９は、図１９Ａに示すアイパターンのゼロクロスを検出することにより同期クロックを生成している。
【００２２】
図２０は、この発明の出願人が先に出願したＰＲ４再生復号回路の実際の構成を示す図である。図２０では、積分等化器１１５で積分等化された再生信号は、ディレー回路１２１に供給され、本線系の再生信号を所定量遅延させた後に、Ａ／Ｄ変換器１１６に供給されるようにしている。他の構成は、図１７に示したものと同様である。
【００２３】
図２１は、この発明の出願人が先に出願したＰＲ４再生復号回路の実際の構成におけるディレー量を示す図である。図２１Ａに積分等化器出力を示し、図２１Ｂにリミッター出力を示し、図２１ＣにＰＬＬ回路出力を示し、図２１ＤにＡ／Ｄ変換器出力を示す。このような、実際の回路では、図２１Ａに示す積分等化器出力のゼロクロス点から図２１Ｂに示すリミッター出力は伝達時間としてｄ１だけ遅延する。また、図２１Ｃに示すＰＬＬ回路出力は、図２１Ｂに示すリミッター出力からさらに伝達時間としてｄ２だけ遅延する。さらに、図２１Ｄに示すＡ／Ｄ変換器出力は図２１Ｃに示すＰＬＬ回路出力に対して、Ａ／Ｄ変換器でのストローブディレーとしてｄ３だけ遅延する。このようにして、積分等化器１１５からＡ／Ｄ変換器１１６までクロック抽出経路において同期クロックがｄ４だけ遅延する。したがって、Ａ／Ｄ変換器１１６でのサンプリング点がずれることになる。この遅延量ｄ４をディレー回路１２１で発生させて本線系の再生信号を遅延させるようにしている。
【００２４】
【発明が解決しようとする課題】
このように、従来のＰＲ４再生復号回路は、クロック抽出系におけるリミッター１１９およびＰＬＬ回路１２０の伝達時間による遅延量と、Ａ／Ｄ変換器でのストローブディレーによる遅延量に対して、本線系にこれを補正するディレー回路１２１を設ける必要があり、そのための調整が必要となり、さらに、上述した各遅延量ｄ１，ｄ２，ｄ３に対する温度特性上の安定性も問題となるという不都合があった。
【００２５】
この発明は、かかる点に鑑みてなされたものであり、クロック抽出系の遅延時間や安定性等に影響を受けず、正確なクロックを得る磁気再生復号装置の提供を目的とする。
【００２６】
【課題を解決するための手段】
この発明の信号再生装置は、図１乃至図１５に示す如く、再生手段１０８により再生された高周波信号を積分等価する積分等価器１１５と、積分等価器１１５の出力をデータレートの２倍のクロックで量子化するＡ／Ｄ変換器１１６と、Ａ／Ｄ変換器１１６の出力のうち奇数サンプルデータに対してナイキスト第１基準からパーシャルレスポンスクラス４ＰＲ（１，０，−１）に変換するパーシャルレスポンス変換器１１７と、パーシャルレスポンス変換器１１７の出力から再生データを復号する復号器１１８と、Ａ／Ｄ変換器１１６の出力から偶数サンプルデータに対して前後の奇数サンプルデータの極性が反転したときにだけ、前の奇数サンプルデータの極性と偶数サンプルデータを掛け算して、位相誤差を演算する位相誤差検出器１と、位相誤差検出器１の位相誤差に基づいてＡ／Ｄ変換器１１６のクロックを制御する電圧制御型発振器９とを有し、この位相誤差出力でＡ／Ｄ変換器１１６のサンプリングクロックを制御するようにしたものである。
【００２７】
また、この発明の信号再生装置は、図１乃至図１５に示す如く、再生手段により再生された高周波信号を積分等価する積分等価器と、上記積分等価器の出力をデータレートの正相のクロックで量子化するＡ／Ｄ変換器と、上記Ａ／Ｄ変換器から出力されるデータに対して符号間干渉による所定の帯域通過周波数特性を示すパーシャルレスポンスに変換するパーシャルレスポンス変換器と、上記パーシャルレスポンス変換器の出力から再生データを復号する復号器と、上記Ａ／Ｄ変換器と逆相のクロックで上記積分等価器の出力を量子化する他のＡ／Ｄ変換器と、上記他のＡ／Ｄ変換器から出力される逆相のクロックで量子化されたデータに対して前後の上記Ａ／Ｄ変換器から出力される正相のクロックで量子化されたデータの極性が反転したときにだけ、前の正相のクロックで量子化されたデータの極性と逆相のクロックで量子化されたデータを掛け算して、位相誤差を演算する位相誤差検出器と、上記位相誤差検出器の位相誤差に基づいて上記Ａ／Ｄ変換器及び他のＡ／Ｄ変換器のクロックを制御する電圧制御型発振器とを有するものである。
【００２８】
また、この発明の信号再生装置は、図１乃至図１５に示す如く、上述において、パーシャルレスポンス変換器１２は、Ａ／Ｄ変換器１１６の出力のうち奇数サンプルデータに対して符号間干渉による他の所定の帯域通過周波数特性を示す他のパーシャルレスポンスＰＲ（１，１，−１，−１）に変換するようにしたものである。
【００２９】
また、この発明の信号再生装置は、図１乃至図１５に示す如く、上述において、位相誤差検出器１は、Ａ／Ｄ変換器１１６の出力から偶数サンプルデータに対して１サンプル前の奇数サンプルデータの極性がプラスのときにだけ偶数サンプルデータを反転させる反転回路６と、反転回路６で反転された偶数サンプルデータをアナログ信号に変換するＤ／Ａ変換器７と、偶数サンプルの前後の奇数サンプルデータの極性が反転したときにだけＤ／Ａ変換器７からのアナログ信号を出力するゲート回路８とを有し、位相誤差を検出するものであって、反転回路６、Ｄ／Ａ変換器７およびゲート回路８の順序を任意に変更するようにしたものである。
【００３０】
また、この発明の信号再生装置は、図１乃至図１５に示す如く、上述において、積分等価器１１５の出力から再生信号の低域補正をする量子化帰還回路２０を設けたものである。
【００３１】
また、この発明の信号再生装置は、図１乃至図１５に示す如く、上述において、積分等価器１１５に替えて、Ａ／Ｄ変換器１１６の出力をナイキスト第１基準に等価するディジタル等価器２１を設けたものである。
【００３２】
【作用】
この発明によれば、Ａ／Ｄ変換器１１６の出力から偶数サンプルデータに対して前後の奇数サンプルデータの極性が反転したときにだけ、前の奇数サンプルデータの極性と掛け算して、位相誤差を演算する位相誤差検出器１を設け、この位相誤差出力でＡ／Ｄ変換器１１６のサンプリングクロックを制御するようにしたので、Ａ／Ｄ変換後１１６の信号から位相誤差信号を検出することができ、これにより、Ａ／Ｄ変換器１１６および電圧制御型発振器９等の遅延時間の安定性や誤差に影響を受けず、遅延時間補正のためのディレー回路を設ける必要がなく、正確で安定なクロックを得ることができ、積分等化後の信号に対して完全に同期したクロックで量子化し、パーシャルレスポンス変換およびビタビ復号を行っているので、データレートの変化に対して完全に追従することができる。
【００３３】
また、この発明によれば、上述において、Ａ／Ｄ変換器１１６と逆相のサンプリングクロックで動作する第２のＡ／Ｄ変換器１１を設け、Ａ／Ｄ変換器１１６により奇数サンプルデータに対して量子化をし、第２のＡ／Ｄ変換器１１により偶数サンプルデータに対して量子化をするようにしたので、本線系のＡ／Ｄ変換器１１６とクロック抽出系の第２のＡ／Ｄ変換器１１は、ストローブディレーさえ等しければ、お互いの量子化ビット数が異なるようにしてもよく、本線系は比較的細かいビット数で量子化を行い、クロック抽出系は比較的粗いビット数で量子化を行い、装置の高速化および最適化を図ることができる。
【００３４】
また、この発明によれば、上述において、パーシャルレスポンス変換器１２は、Ａ／Ｄ変換器１１６の出力のうち奇数サンプルデータに対して符号間干渉による他の所定の帯域通過周波数特性を示す他のパーシャルレスポンスＰＲ（１，１，−１，−１）に変換するようにしたので、パーシャルレスポンスクラス４ＰＲ（１，０，−１）以外の他のパーシャルレスポンスにも対応することができる。
【００３５】
また、この発明によれば、上述において、位相誤差検出器１は、Ａ／Ｄ変換器１１６の出力から偶数サンプルデータに対して１サンプル前の奇数サンプルデータの極性がプラスのときにだけ偶数サンプルデータを反転させる反転回路６と、反転回路６で反転された偶数サンプルデータをアナログ信号に変換するＤ／Ａ変換器７と、偶数サンプルの前後の奇数サンプルデータの極性が反転したときにだけＤ／Ａ変換器７からのアナログ信号を出力するゲート回路８とを有し、ゲート回路８の出力より位相誤差を検出するものであって、反転回路６、Ｄ／Ａ変換器７およびゲート回路８の順序を任意に変更するようにしたので、位相誤差検出器１において反転回路６、Ｄ／Ａ変換器７およびゲート回路８の順序を任意に構成することができ、適用範囲を広げることができる。
【００３６】
また、この発明によれば、上述において、積分等価器１１５の出力から再生信号の低域補正をする量子化帰還回路２０を設けたので、再生ヘッド１０８やロータリートランス１１４等による再生信号の低域周波数の遮断の影響を少なくし、再生信号の低域補正をすることができる。
【００３７】
また、この発明によれば、上述において、積分等価器１１５に替えて、Ａ／Ｄ変換器１１６の出力をナイキスト第１基準に等価するディジタル等価器２１を設けたので、再生信号をナイキスト第１基準に等価し、そのゼロクロスによりクロック位相誤差信号を検出することができる。
【００３８】
【実施例】
図１は、この発明による磁気再生復号装置の一実施例の構成を示すブロック図である。この発明の磁気再生復号装置は、この例においては、特に、Ａ／Ｄ変換器の出力信号から位相誤差信号を得るようにしてＡ／Ｄ変換器のサンプリングクロックを生成する点を特徴とする。従来の技術の図１６において示した、この発明の出願人が先に出願したディジタルビデオ信号処理装置において用いるものである。この図１６に示したディジタルビデオ信号処理装置の構成については従来と同様であるので、その説明は省略する。
【００３９】
図１に示すように、この発明の例による磁気再生復号装置は、以下のように構成される。再生ヘッド１０８により再生された高周波信号は増幅器１１３に供給され、増幅される。再生ヘッド１０８および増幅器１１３は図示しない回転ドラム上に設けられている。増幅器１１３で増幅された再生信号はロータリートランス１１４に供給されて、回転ドラムの外に取り出される。ロータリートランス１１４を介して回転ドラムの外に取り出された再生信号は、積分等化器１１５に供給され、積分等化、つまり、（１＋Ｄ）の演算処理を実行する。これにより再生信号は、ナイキスト第１基準に等化される。積分等化された再生信号は、Ａ／Ｄ変換器１１６に供給され、データレートの２倍の同期クロックを基準にして再生信号の信号レベルをディジタル値に変換して、量子化する。
【００４０】
Ａ／Ｄ変換器１１６で量子化されたディジタルデータの一方は、（１−Ｄ2 ）演算器１１７に供給され、パーシャルレスポンスクラス４（ＰＲ４）に等化される。パーシャルレスポンスクラス４（ＰＲ４）に等化されたデータは、ビタビ復号器１１８に供給され、ビタビ復号される。ビタビ復号は、再生信号に対してすべての状態遷移のパターンから最も可能性の高い状態遷移のパターンを探して再生データを得る復号方式である。ビタビ復号を用いたＶＴＲにおいては、ビタビ復号器において、入力データの符号間干渉を有効に利用して再生信号を復号することにより、ビットエラーレートを向上することができる。
【００４１】
（１−Ｄ2 ）演算器１１７およびビタビ復号器１１８には、１／２分周器１０を介して、Ａ／Ｄ変換器１１６に供給される同期クロックの１／２の１／２分周クロックが供給される。これにより、量子化された再生信号の奇数サンプルデータが、（１−Ｄ2 ）演算器１１７でナイキスト第１基準からパーシャルレスポンスクラス４（ＰＲ４）に等化され、ビタビ復号器１１８に供給されて復号される。
【００４２】
ここで、Ａ／Ｄ変換器１１６で量子化されたディジタルデータの他方は、位相誤差検出器１に供給される。位相誤差検出器１内では、Ａ／Ｄ変換器１１６で量子化されたディジタルデータはデータラッチとして機能する２つのＤフリップフロップ２、３に供給される。Ｄフリップフロップ２の入力の最上位ビット（ＭＳＢ）とＤフリップフロップ３の出力の最上位ビット（ＭＳＢ）がイクスクルーシブオア回路４に供給される。イクスクルーシブオア回路４の出力と、１／２分周器１０の１／２分周クロックとはアンド回路５に供給される。このアンド回路５の出力をゲートパルスとして用いる。そして、Ｄフリップフロップ２の出力を反転回路６に供給し、Ｄフリップフロップ３の出力の最上位ビット（ＭＳＢ）で反転する。反転されたデータをＤ／Ａ変換器７に供給し、アナログ値に変換する。変換されたアナログ値をゲート回路８に供給し、アンド回路５からのゲートパルスによりゲートすることにより、位相誤差出力を得る。
【００４３】
このようにして、Ａ／Ｄ変換器１１６で量子化されたディジタルデータの偶数サンプルデータの内、前後の奇数サンプルデータの極性が逆の時に限り、前の奇数サンプルデータの極性で反転した信号をＤ／Ａ変換し、位相誤差出力として取り出すようにする。つまり、前後の奇数サンプルデータの極性が等しい時は、ゲートをかけて位相誤差出力を出力しないようにする。
【００４４】
この位相誤差出力を電圧制御発振器９に供給し、位相誤差検出器１と電圧制御発振器９とでＰＬＬ回路を構成する。これにより高精度な同期クロックが得られる。電圧制御発振器９で生成された同期クロックは、Ａ／Ｄ変換器１１６および１／２分周器１０に供給される。また、同期クロックは、２つのＤフリップフロップ２、３の図示しないクロック入力端子にクロックＤＦＦ ＣＫとしてに供給される。
【００４５】
このようにして、Ａ／Ｄ変換器１１６出力に同期した同期クロックを生成する。この同期クロックにより、位相同期をかけて、Ａ／Ｄ変換器１１６におけるデータのサンプリングを行い、（１−Ｄ2 ）演算器１１７およびビタビ復号器１１８における演算および復号を行うようにしている。これにより、ＶＴＲのジッターだけでなくサーチ時のデータレートの変動に対しても、正確で安定なクロックを得ることが可能となる。
【００４６】
図２は、この発明の磁気再生復号装置の一実施例のアイパターンを示す図である。このアイパターンは、図１９に示したこの発明の出願人が先に出願したＰＲ再生復号回路のアイパターンと同様である。アイパターンとは、検出点周期（データレート）で等化後の再生信号波形を重ねて書いた図をいうもので、等化信号の符号間干渉の様子を調べるものである。図２Ａに示すアイパターンは、図１に示す積分等化器１１５による積分等化後のアイパターンを示し、図２Ｂに示すアイパターンは、図２に示す（１−Ｄ2 ）演算器１１７による（１−Ｄ2 ）等化後のアイパターンを示す。図１に示した位相誤差検出器１は、図２Ａのアイパターンを検出することにより、位相誤差出力を電圧制御発振器９に供給して、電圧制御発振器９で同期クロックを生成するようにしている。
【００４７】
図３は、この発明の磁気再生復号装置の一実施例のクロック位相ロック時の信号波形を示す図である。図３Ａは同期クロックを示し、図３Ｂは１／２分周クロックを示し、図３Ｃは積分等化器出力を示し、図３ＤはＡ／Ｄ変換器出力を示し、図３ＥはＤフリップフロップ２出力を示し、図３ＦはＤフリップフロップ３出力を示し、図３Ｇはアンド回路出力を示し、図３Ｈは位相誤差検出器出力（ゲート回路出力）を示す。
【００４８】
図４は、この発明の磁気再生復号装置の一実施例のクロック位相進み時の信号波形を示す図である。図４Ａは同期クロックを示し、図４Ｂは１／２分周クロックを示し、図４Ｃは積分等化器出力を示し、図４ＤはＡ／Ｄ変換器出力を示し、図４ＥはＤフリップフロップ２出力を示し、図４ＦはＤフリップフロップ３出力を示し、図４Ｇはアンド回路出力を示し、図４Ｈは位相誤差検出器出力を示す。
【００４９】
クロック位相ロック時は、図３Ｈに示すように位相誤差検出器出力がゼロであるのに対して、クロック位相進み時は、図４Ｈに示すように位相誤差検出器出力（ゲート回路出力）が、ゲート回路のタイミングでマイナスのパルスが出力され、クロック位相進みを検出している。
【００５０】
図１１は、この発明の磁気再生復号装置の一実施例のロールオフ０．５に積分等化したＭ系列信号に対する位相引き込み特性を示す図である。横軸は、Ａ／Ｄ変換器のサンプルビット数、つまり、間接的に時間を示す。縦軸は、同期クロックのクロック周期Ｔに対する位相誤差を示す。−０．５Ｔは、同期クロックのクロック周期Ｔに対して、半周期だけ遅れたことを意味し、最悪の位相遅れ状態を示す。わずかサンプルビット数１５０ビット程度で引き込んで、安定し、さらに、引き込んだ後の位相暴れも、ピークツウピーク値で、１パーセント以下と極めて微量である。
【００５１】
上例によれば、Ａ／Ｄ変換器１１６の出力から偶数サンプルデータに対して前後の奇数サンプルデータの極性が反転したときにだけ、前の奇数サンプルデータの極性と掛け算して、位相誤差を演算する位相誤差検出器１を設け、この位相誤差出力でＡ／Ｄ変換器１１６のサンプリングクロックを制御するようにしたので、Ａ／Ｄ変換後１１６の信号から位相誤差信号を検出することができ、これにより、Ａ／Ｄ変換器１１６および電圧制御型発振器９等の遅延時間の安定性や誤差に影響を受けず、遅延時間補正のためのディレー回路を設ける必要がなく、正確で安定なクロックを得ることができ、積分等化後の信号に対して完全に同期したクロックで量子化し、パーシャルレスポンス変換およびビタビ復号を行っているので、データレートの変化に対して完全に追従することができる。
【００５２】
図５は、この発明による磁気再生復号装置の他の実施例の構成を示すブロック図である。この例においては、特に、Ａ／Ｄ変換器を２つに分け、データレートの正相と逆相のクロックで動作させる点を特徴とする。図５に示すように、この発明の他の例による磁気再生復号装置は、以下のように構成される。再生ヘッド１０８により再生された高周波信号は増幅器１１３に供給され、増幅される。再生ヘッド１０８および増幅器１１３は図示しない回転ドラム上に設けられている。増幅器１１３で増幅された再生信号はロータリートランス１１４に供給されて、回転ドラムの外に取り出される。ロータリートランス１１４を介して回転ドラムの外に取り出された再生信号は、積分等化器１１５に供給され、積分等化、つまり、（１＋Ｄ）の演算処理を実行する。これにより再生信号は、ナイキスト第１基準に等化される。積分等化された再生信号は、Ａ／Ｄ変換器１１６に供給され、データレートの正相の同期クロックを基準にして再生信号の信号レベルをディジタル値に変換して、量子化する。
【００５３】
Ａ／Ｄ変換器１１６で量子化されたディジタルデータの一方は、（１−Ｄ2 ）演算器１１７に供給され、パーシャルレスポンスクラス４（ＰＲ４）に等化される。パーシャルレスポンスクラス４（ＰＲ４）に等化されたデータは、ビタビ復号器１１８に供給され、ビタビ復号される。ビタビ復号は、再生信号に対してすべての状態遷移のパターンから最も可能性の高い状態遷移のパターンを探して再生データを得る復号方式である。ビタビ復号を用いたＶＴＲにおいては、ビタビ復号器において、入力データの符号間干渉を有効に利用して再生信号を復号することにより、ビットエラーレートを向上することができる。
【００５４】
（１−Ｄ2 ）演算器１１７およびビタビ復号器１１８にも、Ａ／Ｄ変換器１１６に供給される正相の同期クロックが供給される。これにより、量子化された再生信号の奇数サンプルデータが、（１−Ｄ2 ）演算器１１７でナイキスト第１基準からパーシャルレスポンスクラス４（ＰＲ４）に等化され、ビタビ復号器１１８に供給されて復号される。
【００５５】
ここで、Ａ／Ｄ変換器１１６で量子化されたディジタルデータの他方は、位相誤差検出器１に供給される。位相誤差検出器１内では、Ａ／Ｄ変換器１１６で量子化されたディジタルデータはデータラッチとして機能するＤフリップフロップ２に供給される。Ａ／Ｄ変換器１１６から供給されたディジタルデータの最上位ビットとＤフリップフロップ２の出力の最上位ビット（ＭＳＢ）がイクスクルーシブオア回路４に供給される。イクスクルーシブオア回路４の出力と、正相クロックとはアンド回路５に供給される。このアンド回路５の出力をゲートパルスとして用いる。
【００５６】
そして、積分等化器１１５から供給される再生信号の他方は、Ａ／Ｄ変換器１１に供給される。Ａ／Ｄ変換器１１は、再生信号をデータレートの逆相の同期クロックを基準にして再生信号の信号レベルをディジタル値に変換する。変換されたディジタルデータは、反転回路６に供給され、Ｄフリップフロップ２の出力の最上位ビット（ＭＳＢ）で反転する。反転されたデータをＤ／Ａ変換器７に供給し、アナログ値に変換する。変換されたアナログ値をゲート回路８に供給し、アンド回路５からのゲートパルスによりゲートすることにより、位相誤差出力を得る。
【００５７】
このようにして、積分等化出力は、Ａ／Ｄ変換器１１６およびＡ／Ｄ変換器１１に供給される。Ａ／Ｄ変換器１１６はデーターレートの正相クロックで量子化し、（１−Ｄ2 ）演算器１１７およびビタビ復号器１１８を通って、再生データとなる。また、Ａ／Ｄ変換器１１６の最上位ビット（ＭＳＢ）と、この最上位ビット（ＭＳＢ）の１クロック遅れのデータとのイクスクルーシブオアをとり、さらに正相クロックとのアンドをとってゲートパルスを作る。
【００５８】
一方、Ａ／Ｄ変換器１１は、データレートの逆相のクロックで量子化し、１クロック遅延した最上位ビット（ＭＳＢ）で反転した後に、Ｄ／Ａ変換し、ゲートパルスでゲートをかけることで位相誤差出力を得ている。
【００５９】
このように、Ａ／Ｄ変換器を２つに分けて、データレートの正相と逆相のクロックで動作させることにより、図１に示した例と同様の効果となるクロック位相誤差出力を検出することができる。図６は、この発明の磁気再生復号装置の他の実施例の信号波形を示す図である。図６Ａは正相クロックを示し、図６Ｂは逆相クロックを示し、図６Ｃは積分等化器出力を示し、図６ＤはＡ／Ｄ変換器１１６出力を示し、図６ＥはＤフリップフロップ２出力を示し、図６ＦはＡ／Ｄ変換器１１７出力を示し、図６Ｇはアンド回路出力を示し、図６Ｈは位相誤差検出器出力（ゲート回路出力）を示す。
【００６０】
図６において、クロック位相ロック時は、図３Ｈに示すように位相誤差検出器出力がゼロであるのに対して、クロック位相進み時は、図６Ｈに示すように位相誤差検出器出力（ゲート回路出力）が、ゲート回路のタイミングでマイナスのパルスが出力され、クロック位相進みを検出している。
また、図５に戻って、正相クロックは、Ｄフリップフロップ２の図示しないクロック入力端子に供給される。
【００６１】
このようにして、Ａ／Ｄ変換器１１６出力に同期した正相クロックを生成する。この正相クロックにより、位相同期をかけて、Ａ／Ｄ変換器１１６におけるデータのサンプリングを行い、（１−Ｄ2 ）演算器１１７およびビタビ復号器１１８における演算および復号を行うようにしている。これにより、ＶＴＲのジッターだけでなくサーチ時のデータレートの変動に対しても、正確で安定なクロックを得ることが可能となる。
【００６２】
さらに、Ａ／Ｄ変換器１１６およびＡ／Ｄ変換器１１は、ストローブディレーさえ等しければ、そのビット数が異なってもよい。図１２は、この発明の磁気再生復号装置の他の実施例のロールオフ０．５に積分等化したＭ系列信号に対する位相引き込み特性を示す図である。横軸および縦軸は図１１に示したものと同じである。図１２において、量子化ビット数が１乃至２の場合は多数の位相あばれが認められるが、量子化ビット数が３乃至４の場合は位相あばれが極めて少ないことがわかる。
【００６３】
したがって、図５において、本線系のＡ／Ｄ変換器１１６には、量子化ビット数が６のものを用いて、装置の高速化を図り、位相検出系のＡ／Ｄ変換器１１には、量子化ビット数が３乃至４のものを用いて、最適化を図ることにより、それぞれ２００メガヘルツのサンプリンングクロックで動作する場合には、２つで４００メガヘルツに相当することになる。一般に、本線系のＡ／Ｄ変換器１１６は量子化ビット数が６ビット程度必要といわれているが、位相検出系のＡ／Ｄ変換器１１は、４ビットでも位相あばれのピークツウピーク値が１パーセント以下であり、十分小さなジッターに抑えられていることがわかる。
【００６４】
上例によれば、上述において、Ａ／Ｄ変換器１１６と逆相のサンプリングクロックで動作する第２のＡ／Ｄ変換器１１を設け、Ａ／Ｄ変換器１１６により奇数サンプルデータに対して量子化をし、第２のＡ／Ｄ変換器１１により偶数サンプルデータに対して量子化をするようにしたので、本線系のＡ／Ｄ変換器１１６とクロック抽出系の第２のＡ／Ｄ変換器１１は、ストローブディレーさえ等しければ、お互いの量子化ビット数が異なるようにしてもよく、本線系は比較的細かいビット数で量子化を行い、クロック抽出系は比較的粗いビット数で量子化を行い、装置の高速化および最適化を図ることができる。
【００６５】
図７は、この発明による磁気再生復号装置の他の実施例の構成を示すブロック図である。図７に示すように、この発明の他の例による磁気再生復号装置は、以下のように構成される。この例においては、特に、パーシャルレスポンスクラス４（ＰＲ４）以外のパーシャルレスポンスとして、再生データをＰＲ（１，１，−１，−１）に等化する点を特徴とする。
【００６６】
図７に示すように、この発明の例による磁気再生復号装置は、以下のように構成される。再生ヘッド１０８により再生された高周波信号は増幅器１１３に供給され、増幅される。再生ヘッド１０８および増幅器１１３は図示しない回転ドラム上に設けられている。増幅器１１３で増幅された再生信号はロータリートランス１１４に供給されて、回転ドラムの外に取り出される。ロータリートランス１１４を介して回転ドラムの外に取り出された再生信号は、積分等化器１１５に供給され、積分等化、つまり、（１＋Ｄ）の演算処理を実行するこれにより再生信号は、ナイキスト第１基準に等化される。積分等化された再生信号は、Ａ／Ｄ変換器１１６に供給され、データレートの２倍の同期クロックを基準にして再生信号の信号レベルをディジタル値に変換して、量子化する。
【００６７】
Ａ／Ｄ変換器１１６で量子化されたディジタルデータの一方は、（１＋Ｄ−Ｄ2 −Ｄ3 ）演算器１２に供給され、パーシャルレスポンスＰＲ（１，１，−１，−１）に等化される。パーシャルレスポンスＰＲ（１，１，−１，−１）に等化されたデータは、ビタビ復号器１１８に供給され、ビタビ復号される。ビタビ復号は、再生信号に対してすべての状態遷移のパターンから最も可能性の高い状態遷移のパターンを探して再生データを得る復号方式である。ビタビ復号を用いたＶＴＲにおいては、ビタビ復号器において、入力データの符号間干渉を有効に利用して再生信号を復号することにより、ビットエラーレートを向上することができる。
【００６８】
（１＋Ｄ−Ｄ2 −Ｄ3 ）演算器１２およびビタビ復号器１１８には、１／２分周器１０を介して、Ａ／Ｄ変換器１１６に供給される同期クロックの１／２の１／２分周クロックが供給される。これにより、量子化された再生信号の奇数サンプルデータが、（１＋Ｄ−Ｄ2 −Ｄ3 ）演算器１２でナイキスト第１基準からパーシャルレスポンスＰＲ（１，１，−１，−１）に等化され、ビタビ復号器１１８に供給されて復号される。
【００６９】
ここで、Ａ／Ｄ変換器１１６で量子化されたディジタルデータの他方は、位相誤差検出器１に供給される。位相誤差検出器１内では、Ａ／Ｄ変換器１１６で量子化されたディジタルデータはデータラッチとして機能する２つのＤフリップフロップ２、３に供給される。Ｄフリップフロップ２の入力の最上位ビット（ＭＳＢ）とＤフリップフロップ３の出力の最上位ビット（ＭＳＢ）がイクスクルーシブオア回路４に供給される。イクスクルーシブオア回路４の出力と、１／２分周器１０の１／２分周クロックとはアンド回路５に供給される。このアンド回路５の出力をゲートパルスとして用いる。そして、Ｄフリップフロップ２の出力を反転回路６に供給し、Ｄフリップフロップ３の出力の最上位ビット（ＭＳＢ）で反転する。反転されたデータをＤ／Ａ変換器７に供給し、アナログ値に変換する。変換されたアナログ値をゲート回路８に供給し、アンド回路５からのゲートパルスによりゲートすることにより、位相誤差出力を得る。
【００７０】
このようにして、Ａ／Ｄ変換器１１６で量子化されたディジタルデータの偶数サンプルデータの内、前後の奇数サンプルデータの極性が逆の時に限り、前の奇数サンプルデータの極性で反転した信号をＤ／Ａ変換し、位相誤差出力として取り出すようにする。つまり、前後の奇数サンプルデータの極性が等しい時は、ゲートをかけて位相誤差出力を出力しないようにする。
【００７１】
この位相誤差出力を電圧制御発振器９に供給し、位相誤差検出器１と電圧制御発振器９とでＰＬＬ回路を構成する。これにより高精度な同期クロックが得られる。電圧制御発振器９で生成された同期クロックは、Ａ／Ｄ変換器１１６および１／２分周器１０に供給される。また、同期クロックは、２つのＤフリップフロップ２、３の図示しないクロック入力端子にクロックＤＦＦ ＣＫとしてに供給される。
【００７２】
このようにして、Ａ／Ｄ変換器１１６出力に同期した同期クロックを生成する。この同期クロックにより、位相同期をかけて、Ａ／Ｄ変換器１１６におけるデータのサンプリングを行い、（１＋Ｄ−Ｄ2 −Ｄ3 ）演算器１２およびビタビ復号器１１８における演算および復号を行うようにしている。これにより、ＶＴＲのジッターだけでなくサーチ時のデータレートの変動に対しても、正確で安定なクロックを得ることが可能となる。
【００７３】
図８は、この発明による磁気再生復号装置の他の実施例の（１＋Ｄ−Ｄ2 −Ｄ3 ）演算器の構成を示すブロック図である。図８に示すように、（１＋Ｄ−Ｄ2 −Ｄ3 ）演算器は、（１−Ｄ2 ）変換器１３と（１＋Ｄ）変換器１７とで構成される。図８において、入力信号の一方は、（１−Ｄ2 ）変換器１３内のＤフリップフロップ１４およびＤフリップフロップ１５を介して減算器１６の一方の入力端子に供給され、入力信号の他方は減算器１６の他方の入力端子に供給され、２クロック前の入力信号と現在の入力信号とを減算する。
【００７４】
減算した結果の信号の一方は、（１＋Ｄ）変換器１７内のＤフリップフロップ１８を介して加算器１９の一方の入力端子に供給され、信号の他方は加算器１９の他方の入力端子に供給され、１クロック前の信号と現在の信号とを加算して変換出力とする。
【００７５】
このようにして、（１−Ｄ2 ）変換器１３と（１＋Ｄ）変換器１７により、（１−Ｄ2 ）＊（１＋Ｄ）＝１＋Ｄ−Ｄ2 −Ｄ3 の演算を行うようにしている。なお、この構成に限るものではなく、同様の結果が得られれば他の構成でも良い。
【００７６】
上例によれば、上述において、パーシャルレスポンス変換器としての１＋Ｄ−Ｄ2 −Ｄ3 演算器１２は、Ａ／Ｄ変換器１１６の出力のうち奇数サンプルデータに対して符号間干渉による他の所定の帯域通過周波数特性を示す他のパーシャルレスポンスＰＲ（１，１，−１，−１）に変換するようにしたので、パーシャルレスポンスクラス４ＰＲ（１，０，−１）以外の他のパーシャルレスポンスにも対応することができる。
【００７７】
図９は、この発明による磁気再生復号装置の他の実施例の構成を示すブロック図である。図９に示すように、この発明の他の例による磁気再生復号装置は、以下のように構成される。この例においては、特に、位相検出系における位相誤差検出器１内のＤ／Ａ変換器７、反転回路６、ゲート回路８の順序を入れ替えた点を特徴とする。この順序は、図９に示したものに限らず、任意に入れ替えても良い。本線系における他の構成は、図１に示したものと同様であるので、その詳細な説明は省略する。
【００７８】
図９において、Ａ／Ｄ変換器１１６で量子化されたディジタルデータの他方は、位相誤差検出器１に供給される。位相誤差検出器１内では、Ａ／Ｄ変換器１１６で量子化されたディジタルデータはデータラッチとして機能する２つのＤフリップフロップ２、３に供給される。Ｄフリップフロップ２の入力の最上位ビット（ＭＳＢ）とＤフリップフロップ３の出力の最上位ビット（ＭＳＢ）がイクスクルーシブオア回路４に供給される。イクスクルーシブオア回路４の出力と、１／２分周器１０の１／２分周クロックとはアンド回路５に供給される。このアンド回路５の出力をゲートパルスとして用いる。そして、Ｄフリップフロップ２の出力をＤ／Ａ変換器７に供給し、アナログ値に変換する。変換されたアナログ値を反転回路６に供給し、Ｄフリップフロップ３の出力の最上位ビット（ＭＳＢ）で反転する。反転されたアナログ値をゲート回路８に供給し、アンド回路５からのゲートパルスによりゲートすることにより、位相誤差出力を得る。
【００７９】
上例によれば、上述において、位相誤差検出器１は、Ａ／Ｄ変換器１１６の出力から偶数サンプルデータをアナログ信号に変換するＤ／Ａ変換器７と、Ｄ／Ａ変換器７の出力を１サンプル前の奇数サンプルデータの極性とする反転回路６と、反転回路６の出力信号をゲートするゲート回路８とを有し、ゲート回路８より位相誤差を検出するものであって、反転回路６、Ｄ／Ａ変換器７およびゲート回路８の順序を任意に変更するようにしたので、位相誤差検出器１において反転回路６、Ｄ／Ａ変換器７およびゲート回路８の順序を任意に構成することができ、適用範囲を広げることができる。
【００８０】
図１０は、この発明による磁気再生復号装置の他の実施例の構成を示すブロック図である。図１０に示すように、この発明の他の例による磁気再生復号装置は、以下のように構成される。この例においては、特に、ロータリートランス１１４等による再生信号の低域遮断を軽減するために、本線系のＡ／Ｄ変換器１１６の前段に量子化帰還回路２０を設けた点を特徴とする。この量子化帰還回路２０は、図１０に示したものに限らず、再生信号の低域成分を補正する機能を有するものであれば他のものでも良い。位相検出系における他の構成は、図１に示したものと同様であるので、その詳細な説明は省略する。
【００８１】
ＶＴＲでは、再生ヘッド１０８、ロータリートランス１１４等による再生信号の周波数の低域遮断が存在する。この低域遮断の影響を軽減するように、積分等化器１１５によりナイキスト第１基準に等化された再生信号を量子化帰還回路２０に供給する。量子化帰還回路２０は、再生信号の低域成分を再生する働きをする。これにより、低域遮断の影響を軽減することができる。
【００８２】
図１３は、この発明の磁気再生復号装置の他の実施例のロールオフ０．５に積分等化したＭ系列信号に対する位相引き込み特性を示す図である。横軸および縦軸は図１１および図１２に示したものと同じである。図１３において、低域遮断周波数がない場合は位相あばれが少ないが、低域遮断周波数がナイキスト周波数の０．０３倍の場合は位相あばれが少し大きくなり、低域遮断周波数がナイキスト周波数の０．１倍の場合は位相あばれがもっと大きくなり、低域遮断周波数が高くなるほど位相あばれが増加することがわかる。ここで、収束値が変わっているのは低域遮断により群遅延が変わっているためであり、特に問題はない。群遅延とは、ある周波数での遅延量を表わす関数である。
【００８３】
上例によれば、上述において、積分等価器１１５の出力から再生信号の低域補正をする量子化帰還回路２０を設けたので、再生ヘッド１０８やロータリートランス１１４等による再生信号の低域周波数の遮断の影響を少なくし、再生信号の低域補正をすることができる。
【００８４】
図１４は、この発明による磁気再生復号装置の他の実施例の構成を示すブロック図である。図１４に示すように、この発明の他の例による磁気再生復号装置は、以下のように構成される。この例においては、特に、積分等化器１１５に替えて本線系のＡ／Ｄ変換器１１６の後段にディジタル等化器２１を設けた点を特徴とする。このディジタル等化器２１は、図１４に示したものに限らず、アナログ等化器の温度特性やバラツキによる再生データへの影響を抑えるものであれば他のものでも良い。位相検出系における他の構成は、図１に示したものと同様であるので、その詳細な説明は省略する。
【００８５】
本線系のＡ／Ｄ変換器１１６によりディジタル値に変換された再生データは、ディジタル等化器２１に供給される。ディジタル等化器２１は、例えば、ディジタルフィルタとしてのＦＩＲフィルタ及びＩＩＲフィルタ等で構成される。ディジタル等化器２１は、再生データをナイキスト第１基準に等化する。ナイキスト第１基準の等化はディジタルで行うので、アナログ等化器の温度特性やバラツキによる再生データへの影響を抑えることができる。
【００８６】
図１５は、この発明による磁気再生復号装置の位相誤差検出器の基本原理を説明するための信号波形を示す図である。図１５に示すように、Ａ／Ｄ変換器１１６でデータレートの２倍のクロックでサンプリングしたときの奇数サンプルをｏ１，ｏ２，ｏ３，・・・とし、偶数サンプルをｅ１，ｅ２，ｅ３，・・・とする。従って、Ａ／Ｄ変換器１１６からは、ｏ１，ｅ１，ｏ２，ｅ２，ｏ３，ｅ３，・・・の順に再生信号の電圧がサンプリングされてくるものとする。ＮＲＺでは、奇数サンプルが検出点であり、この点の電圧がゼロより高いか低いかで、０と１の復号を行うのである。
【００８７】
一方、図１５において、ｅ２のように１つ前のサンプルｏ２の検出値としての極性が（−）で、１つ後のサンプルｏ３が（＋）である場合を考えてみる。再生信号の電圧がナイキスト第１基準に等化されていれば、クロック位相が正しいとき、ｅ２はゼロ電位付近となる。もし、クロック位相がズレていれば、クロック進みに対してｅ２の電位は下がり、クロック遅れに対してｅ２の電位は上がることになる。
【００８８】
また、ｅ４のように、前後のサンプルが（＋）から（−）に変化している場合は、ｅ２の場合と逆で、クロック進みに対してｅ４の電位は上がり、遅れに対しては下がる。
【００８９】
従って、偶数サンプルのうちその前後の奇数サンプルの極性が（−）から（＋）に変化しているものと、（＋）から（−）に変化しているものとを検出して、（−）から（＋）に変化しているものに対してはそのまま出力し、（＋）から（−）に変化しているものに対しては極性を反転することで、いずれの場合にもクロック進みに対して負の、クロック遅れに対しては正の電圧が検出できる。
【００９０】
上例によれば、上述において、積分等価器１１５に替えて、Ａ／Ｄ変換器１１６の出力をナイキスト第１基準に等価するディジタル等価器２１を設けたので、再生信号をナイキスト第１基準に等価し、クロック位相誤差信号を検出することができる。
【００９１】
【発明の効果】
この発明によれば、Ａ／Ｄ変換器の出力から偶数サンプルデータに対して前後の奇数サンプルデータの極性が反転したときにだけ、前の奇数サンプルデータの極性と掛け算して、位相誤差を演算する位相誤差検出器を設け、この位相誤差出力でＡ／Ｄ変換器のサンプリングクロックを制御するようにしたので、Ａ／Ｄ変換後の信号から位相誤差信号を検出することができ、これにより、Ａ／Ｄ変換器および電圧制御型発振器等の遅延時間の安定性や誤差に影響を受けず、遅延時間補正のためのディレー回路を設ける必要がなく、正確で安定なクロックを得ることができ、積分等化後の信号に対して完全に同期したクロックで量子化し、パーシャルレスポンス変換およびビタビ復号を行っているので、データレートの変化に対して完全に追従することができる。
【００９２】
また、この発明によれば、上述において、Ａ／Ｄ変換器と逆相のサンプリングクロックで動作する第２のＡ／Ｄ変換器を設け、Ａ／Ｄ変換器により奇数サンプルデータに対して量子化をし、第２のＡ／Ｄ変換器により偶数サンプルデータに対して量子化をするようにしたので、本線系のＡ／Ｄ変換器とクロック抽出系の第２のＡ／Ｄ変換器は、ストローブディレーさえ等しければ、お互いの量子化ビット数が異なるようにしてもよく、本線系は比較的細かいビット数で量子化を行い、クロック抽出系は比較的粗いビット数で量子化を行い、装置の高速化および最適化を図ることができる。
【００９３】
また、この発明によれば、上述において、パーシャルレスポンス変換器は、Ａ／Ｄ変換器の出力のうち奇数サンプルデータに対して符号間干渉による他の所定の帯域通過周波数特性を示す他のパーシャルレスポンスに変換するようにしたので、特定のパーシャルレスポンス以外の他のパーシャルレスポンスにも対応することができる。
【００９４】
また、この発明によれば、上述において、位相誤差検出器は、Ａ／Ｄ変換器の出力から偶数サンプルデータに対して１サンプル前の奇数サンプルデータの極性がプラスのときにだけ偶数サンプルデータを反転される反転回路と、反転回路で反転された偶数サンプルデータをアナログ信号に変換するＤ／Ａ変換器と、偶数サンプルの前後の奇数サンプルデータの極性が反転したときにだけＤ／Ａ変換器からのアナログ信号をゲートするゲート回路とを有し、ゲート回路より位相誤差を検出するものであって、反転回路、Ｄ／Ａ変換器およびゲート回路の順序を任意に変更するようにしたので、位相誤差検出器において反転回路、Ｄ／Ａ変換器およびゲート回路の順序を任意に構成することができ、適用範囲を広げることができる。
【００９５】
また、この発明によれば、上述において、積分等価器の出力から再生信号の低域補正をする量子化帰還回路を設けたので、再生ヘッドやロータリートランス等による再生信号の低域周波数の遮断の影響を少なくし、再生信号の低域補正をすることができる。
【００９６】
また、この発明によれば、上述において、積分等価器に替えて、Ａ／Ｄ変換器の出力をナイキスト第１基準に等価するディジタル等価器を設けたので、再生信号をナイキスト第１基準に等価し、クロック位相誤差信号を検出することができる。
【図面の簡単な説明】
【図１】この発明の磁気再生復号装置の一実施例の構成を示すブロック図である。
【図２】この発明の磁気再生復号装置の一実施例のアイパターンを示す図であり、図２Ａは積分等化後のアイパターンを示し、図２Ｂは１−Ｄ2 等化後のアイパターンを示す図である。
【図３】この発明の磁気再生復号装置の一実施例のクロック位相ロック時の信号波形を示す図であり、図３Ａは同期クロックを示し、図３Ｂは１／２分周クロックを示し、図３Ｃは積分等化器出力を示し、図３ＤはＡ／Ｄ変換器出力を示し、図３ＥはＤフリップフロップ２出力を示し、図３ＦはＤフリップフロップ３出力を示し、図３Ｇはアンド回路出力を示し、図３Ｈは位相誤差検出回路出力（ゲート回路出力）を示す図である。
【図４】この発明の磁気再生復号装置の一実施例のクロック位相進み時の信号波形を示す図であり、図４Ａは同期クロックを示し、図４Ｂは１／２分周クロックを示し、図４Ｃは積分等化器出力を示し、図４ＤはＡ／Ｄ変換器出力を示し、図４ＥはＤフリップフロップ２出力を示し、図４ＦはＤフリップフロップ３出力を示し、図４Ｇはアンド回路出力を示し、図４Ｈは位相誤差検出回路出力（ゲート回路出力）を示す図である。
【図５】この発明の磁気再生復号装置の他の実施例の構成を示すブロック図である。
【図６】この発明の磁気再生復号装置の他の実施例の信号波形を示す図であり、図６Ａは正相クロックを示し、図６Ｂは逆相クロックを示し、図６Ｃは積分等化器出力を示し、図６ＤはＡ／Ｄ変換器１１６出力を示し、図６ＥはＤフリップフロップ出力を示し、図６ＦはＡ／Ｄ変換器１１７出力を示し、図６Ｇはアンド回路出力を示し、図６Ｈは位相誤差検出回路出力（ゲート回路出力）を示す図である。
【図７】この発明の磁気再生復号装置の他の実施例の構成を示すブロック図である。
【図８】この発明の磁気再生復号装置の他の実施例の（１＋Ｄ−Ｄ2 −Ｄ3 ）演算器の構成を示すブロック図である。
【図９】この発明の磁気再生復号装置の他の実施例の構成を示すブロック図である。
【図１０】この発明の磁気再生復号装置の他の実施例の構成を示すブロック図である。
【図１１】この発明の磁気再生復号装置の一実施例のロールオフ０．５に積分等化したＭ系列信号に対する位相引き込み特性を示す図である。
【図１２】この発明の磁気再生復号装置の他の実施例のロールオフ０．５に積分等化したＭ系列信号に対する位相引き込み特性を示す図である。
【図１３】この発明の磁気再生復号装置の他の実施例のロールオフ０．５に積分等化したＭ系列信号に対する位相引き込み特性を示す図である。
【図１４】この発明の磁気再生復号装置の他の実施例の構成を示すブロック図である。
【図１５】この発明の磁気再生復号装置の位相誤差検出器の基本原理を説明するための信号波形を示す図である。
【図１６】この発明の出願人が先に出願したディジタルビデオ信号処理装置のブロック図である。
【図１７】この発明の出願人が先に出願したＰＲ４再生復号回路を示す図である。
【図１８】この発明の出願人が先に出願したＰＲ４再生復号回路の信号波形を示す図であり、図１８Ａは記録データを示し、図１８Ｂはプリコード出力を示し、図１８Ｃはプリコード出力の２ビット遅延を示し、図１８Ｄは再生ヘッド出力を示し、図１８Ｅは積分等化器出力を示し、図１８Ｆは再生クロックを示し、図１８Ｇは積分等化器出力の２ビット遅延を示し、図１８Ｈは１−Ｄ2 演算器出力を示す図である。
【図１９】この発明の出願人が先に出願したＰＲ４再生復号回路のアイパターンを示す図であり、図１９Ａは積分等化後のアイパターンを示し、図１９Ｂは１−Ｄ2 等化後のアイパターンを示す図である。
【図２０】この発明の出願人が先に出願したＰＲ４再生復号回路の実際の構成を示す図である。
【図２１】この発明の出願人が先に出願したＰＲ４再生復号回路の実際の構成におけるディレー量を示す図であり、図２１Ａは積分等化器出力を示し、図２１Ｂはリミッター出力を示し、図２１ＣはＰＬＬ回路出力を示し、図２１ＤはＡ／Ｄ変換器出力を示す図である。
【符号の説明】
１ 位相誤差検出器
２ Ｄフリップフロップ
３ Ｄフリップフロップ
４ イクスクルーシブオア回路
５ アンド回路
６ 反転回路
７ Ｄ／Ａ変換器
８ ゲート回路
９ ＶＣＯ
１０ １／２分周器
１１ Ａ／Ｄ変換器
１２ １＋Ｄ−Ｄ2 −Ｄ3 演算器
１３ １−Ｄ2 変換器
１４ Ｄフリップフロップ
１５ Ｄフリップフロップ
１６ 減算器
１７ １＋Ｄ変換器
１８ Ｄフリップフロップ
１９ 加算器
２０ 量子化帰還回路
２１ ディジタル等化器[0001]
[Industrial application fields]
The present invention relates to a magnetic reproduction decoding apparatus suitable for use in, for example, a digital VTR.
[0002]
[Prior art]
Conventionally, in a VTR, recording signals are encoded, that is, channel coding is performed. Channel coding refers to converting a code into a form suitable for the characteristics of the recording / reproducing system. Specifically, in order to record a digital code having a low frequency component in a magnetic recording / reproducing system that cannot reproduce a direct current or low frequency component, the low frequency component of the digital code is suppressed.
[0003]
A number of VTR channel coding methods have been proposed. Among these, the NRZI code and the interleaved NRZI code are particularly referred to as partial response codes. In recent years, attempts have been made to apply partial response (PR) developed in the communication field, particularly partial response class 4 (PR4).
[0004]
PR (1, -1) and PR (1, 0, -1) are known as PR equivalent systems. PR (1, -1) corresponds to the NRZI code, and PR (1, 0, -1) corresponds to the interleaved NRZI code. Both PR (1, -1) and PR (1, 0, -1) become a ternary waveform at the detection point during reproduction. Here, the integer shown in parentheses represents a filter coefficient as a digital filter constituting the PR equalizer.
[0005]
When PR (1, -1), that is, an NRZI code is used as an equivalent method, there are few direct current and low frequency components, and a high-pass type frequency characteristic is exhibited. The frequency characteristic of PR (1, -1) is (1-D) (where D represents a delay operator having a bit period T), and an intersymbol interference having a value of -1 following an isolated pulse. Will occur.
[0006]
On the other hand, when PR (1, 0, −1), that is, an interleaved NRZI code, is used as an equivalent method, both high-frequency and low-frequency components are small and band-pass frequency characteristics are exhibited. The frequency characteristic of PR (1, 0, -1) is (1-D 2 ), And intersymbol interference having a value of −1 occurs after 2 bits from the isolated pulse.
[0007]
As described above, the application of the partial response is intended to reshape the reproduction frequency at the detection point by actively using intersymbol interference. In particular, since the interleaved NRZI code, that is, PR (1, 0, -1) is close to the magnetic recording characteristic, it has been tried to be applied to a digital VTR so far and has been adapted to efficiently reproduce a video signal. .
[0008]
PR (1, 0, -1) frequency characteristics (1-D 2 ) Can be decomposed into (1-D) · (1 + D). In general, the (1-D) characteristic is substituted by the differential characteristic at the time of reproduction, and the (1 + D) characteristic is realized by performing 1-bit analog delay and addition processing. By identifying “1” and “−1” of the ternary waveform after (1 + D) conversion as “1” and “0” as “0”, the original code can be decoded. The timing signal can be extracted from a waveform including the (1-D) converted high-frequency signal.
[0009]
A signal processing system to which a partial response code is applied generally has a precode that converts input data into an intermediate sequence, a magnetic recording system, and a multi-level identification circuit to avoid propagation of a code error during decoding. The multi-value is identified and decoded. Specific examples will be described below.
[0010]
FIG. 16 is a block diagram of a digital video signal processing apparatus previously filed by the applicant of the present invention. This digital video signal processing apparatus has a recording system 100 for recording data on the magnetic tape 106 and a reproduction system 107 for reproducing the data recorded on the magnetic tape 106.
[0011]
The recording system 100 records an A / D converter 101, a shuffle and band compression circuit 102, a parity addition circuit 103, 1 / (1-D to record a video signal on the magnetic tape 106. 2 ) A precoding circuit 104 and a recording head 105 are provided.
[0012]
The reproduction system 107 has a circuit configuration opposite to that of the recording system 100, and reproduces the video signal recorded on the magnetic tape 106, so that the reproduction head 108, (1-D 2 ) A decoding circuit 109, an error detection and correction circuit 110, a band expansion and deshuffle 111, and a D / A converter 112.
[0013]
As the precoding circuit 104 in the recording system 100, 1 / (1-D 2 ) Using the one having the characteristics, as the decoding circuit 109 in the reproduction system 107, (1-D 2 When a device having characteristics is used, this digital video signal processing device is a digital video signal processing device to which partial response class 4 (PR4) is applied.
[0014]
The digital video signal processing apparatus configured as described above operates as follows. In the recording system 100, an input video signal is supplied to an A / D converter 101, quantized, and converted into a digital video signal. The digital video signal is supplied to the shuffle and band compression circuit 102, and the digital video signal is subjected to discrete cosine transform and Huffman coding processing in a predetermined block unit, and is shuffled. The shuffled digital video signal is supplied to the parity adding circuit 103, and error correction parity is added. The digital video signal to which error correction parity is added is 1 / (1-D 2 ) This is supplied to the precoding circuit 104 and precoded to partial response class 4 (PR4). The precoded digital video signal is recorded on the magnetic tape 106 via the recording head 105.
[0015]
In the reproduction system 107, the video signal recorded on the magnetic tape 106 is reproduced by the reproduction head 108, and the reproduced high-frequency signal is (1-D 2 ) The signal is supplied to the decoding circuit 109 and decoded. The decoded data is supplied to the error detection and correction circuit 110, where error detection and error correction are performed. The error-detected and error-corrected data is supplied to the band expansion and deshuffle 111, and the band expansion and deshuffle are performed. The band expanded and deshuffled data is supplied to the D / A converter 112 and converted into an output video signal.
[0016]
FIG. 17 is a diagram showing a PR4 reproduction decoding circuit previously filed by the applicant of the present invention. The high frequency signal reproduced by the reproducing head 108 is supplied to the amplifier 113 and amplified. The reproducing head 108 and the amplifier 113 are provided on a rotating drum (not shown). The reproduction signal amplified by the amplifier 113 is supplied to the rotary transformer 114 and taken out of the rotating drum. The reproduction signal taken out of the rotary drum via the rotary transformer 114 is supplied to the integration equalizer 115, and the integration equalization, that is, (1 + D) arithmetic processing is executed. As a result, the reproduction signal is equalized to the Nyquist first reference. One of the reproduction signals subjected to integration equalization is supplied to the A / D converter 116, and the signal level of the reproduction signal is converted into a digital value with reference to the synchronous clock and quantized.
[0017]
The quantized digital data is (1-D 2 ) Is supplied to the computing unit 117 and equalized to partial response class 4 (PR4). The data equalized to the partial response class 4 (PR4) is supplied to the Viterbi decoder 118 and is Viterbi-decoded. Viterbi decoding is a decoding method for obtaining reproduction data by searching for the most likely state transition pattern from all the state transition patterns for a reproduction signal.
[0018]
In a VTR using Viterbi decoding, the Viterbi decoder can improve the bit error rate by decoding the reproduced signal by effectively using the intersymbol interference of the input data.
[0019]
Here, the other of the reproduced signals integrated and equalized is supplied to the limiter 119. The limiter 119 detects a zero cross, which will be described later, and extracts a clock component for the zero cross. This clock component is supplied to the PLL circuit 120 to generate a synchronous clock synchronized with the integration equalization output. By this synchronization clock, phase synchronization is applied to the A / D converter 116, (1-D 2 ) Sampling of data in the arithmetic unit 117 and the Viterbi decoder 118 is performed. As a result, it is possible to obtain an accurate and stable clock not only for jitter of the VTR but also for fluctuations in the data rate during the search.
[0020]
FIG. 18 is a diagram showing signal waveforms of the PR4 reproduction decoding circuit previously filed by the applicant of the present invention. The recording data shown in FIG. 18A is 1 / (1-D shown in FIG. 2 ) Precoded by the precoding circuit 104, a precoded output as shown in FIG. 18B is obtained. Further, the 2-bit delay of the precode output is as shown in FIG. 18C. The output from the reproducing head 108 shown in FIG. 17 is as shown in FIG. 18D. The output of the integral equalizer 115 shown in FIG. 17 is as shown in FIG. 18E. Then, a recovered clock as shown in FIG. 18F is extracted from the equalizer output. Further, the 2-bit delay of the integrator equalizer output is as shown in FIG. 18G. As shown in FIG. 2 ) The output of the calculator 117 becomes a ternary waveform as shown in FIG. 18H.
[0021]
FIG. 19 is a diagram showing an eye pattern of the PR4 reproduction decoding circuit previously filed by the applicant of the present invention. The eye pattern is a diagram in which reproduced signal waveforms after equalization are written at the detection point period (data rate), and the state of intersymbol interference of the equalized signal is examined. The eye pattern shown in FIG. 19A shows the eye pattern after integration equalization by the integration equalizer 115 shown in FIG. 17, and the eye pattern shown in FIG. 19B is shown in FIG. 2 ) By the arithmetic unit 117 (1-D 2 ) Shows the eye pattern after equalization. The limiter 119 shown in FIG. The eye pattern shown in FIG. A synchronous clock is generated by detecting a zero cross.
[0022]
FIG. 20 is a diagram showing an actual configuration of the PR4 reproduction decoding circuit previously filed by the applicant of the present invention. In FIG. 20, the reproduction signal integrated and equalized by the integration equalizer 115 is supplied to the delay circuit 121 so that the main line reproduction signal is delayed by a predetermined amount and then supplied to the A / D converter 116. I have to. Other configurations are the same as those shown in FIG.
[0023]
FIG. 21 is a diagram showing the amount of delay in the actual configuration of the PR4 reproduction decoding circuit previously filed by the applicant of the present invention. FIG. 21A shows the integral equalizer output, FIG. 21B shows the limiter output, FIG. 21C shows the PLL circuit output, and FIG. 21D shows the A / D converter output. In such an actual circuit, the limiter output shown in FIG. 21B is delayed by d1 as the transmission time from the zero cross point of the integrator equalizer output shown in FIG. 21A. Further, the PLL circuit output shown in FIG. 21C is further delayed by d2 as a transmission time from the limiter output shown in FIG. 21B. Further, the A / D converter output shown in FIG. 21D is delayed by d3 as a strobe delay in the A / D converter with respect to the PLL circuit output shown in FIG. 21C. In this way, the synchronous clock is delayed by d4 in the clock extraction path from the integrator equalizer 115 to the A / D converter 116. Therefore, the sampling points in the A / D converter 116 are shifted. This delay amount d4 is generated by the delay circuit 121 so as to delay the main line reproduction signal.
[0024]
[Problems to be solved by the invention]
As described above, the conventional PR4 reproduction decoding circuit has the main line system which has a delay amount due to the transmission time of the limiter 119 and the PLL circuit 120 in the clock extraction system and a delay amount due to the strobe delay in the A / D converter. It is necessary to provide a delay circuit 121 for correcting the delay time, and it is necessary to make adjustments therefor. Further, there is a problem in that the stability of the temperature characteristics with respect to the delay amounts d1, d2, and d3 described above also becomes a problem.
[0025]
The present invention has been made in view of this point, and an object of the present invention is to provide a magnetic regenerative decoding apparatus that can obtain an accurate clock without being affected by the delay time and stability of the clock extraction system.
[0026]
[Means for Solving the Problems]
As shown in FIGS. 1 to 15, the signal reproducing apparatus of the present invention integrates and equalizes the high frequency signal reproduced by the reproducing means 108, and outputs the output of the integral equalizer 115 to a clock that is twice the data rate. A / D converter 116 that is quantized in FIG. 4 and a partial response that converts odd sample data out of the output of A / D converter 116 from the Nyquist first reference to partial response class 4PR (1, 0, −1). When the polarity of the odd-numbered sample data before and after the even-numbered sample data is inverted from the output of the converter 117, the decoder 118 that decodes the reproduction data from the output of the partial response converter 117, and the output of the A / D converter 116 Only the polarity of the previous odd sample data and Even sample data A phase error detector 1 that multiplies and calculates a phase error, and a voltage controlled oscillator 9 that controls the clock of the A / D converter 116 based on the phase error of the phase error detector 1. The sampling clock of the A / D converter 116 is controlled by the error output.
[0027]
Further, as shown in FIGS. 1 to 15, the signal reproducing apparatus of the present invention integrates and integrates the high frequency signal reproduced by the reproducing means, and outputs the output of the integral equalizer as a positive-phase clock of the data rate. An A / D converter for quantizing the data, a partial response converter for converting data output from the A / D converter into a partial response indicating a predetermined band-pass frequency characteristic due to intersymbol interference, and the partial A decoder that decodes the reproduction data from the output of the response converter; another A / D converter that quantizes the output of the integral equalizer with a clock having a phase opposite to that of the A / D converter; The polarity of the data quantized with the positive-phase clock output from the preceding and following A / D converters with respect to the data quantized with the anti-phase clock output from the other A / D converters Only when it is inverted, the phase error is calculated by multiplying the polarity of the data quantized by the previous positive phase clock and the data quantized by the reverse phase clock. A phase error detector; and a voltage controlled oscillator for controlling clocks of the A / D converter and other A / D converters based on the phase error of the phase error detector.
[0028]
In addition, this invention Signal playback As shown in FIGS. 1 to 15, in the apparatus described above, the partial response converter 12 performs other predetermined bandpass frequency characteristics due to intersymbol interference on odd sample data of the output of the A / D converter 116. Is converted into another partial response PR (1, 1, -1, -1).
[0029]
In addition, this invention Signal playback As shown in FIGS. 1 to 15, in the apparatus described above, the phase error detector 1 is used when the polarity of the odd-numbered sample data one sample prior to the even-numbered sample data from the output of the A / D converter 116 is positive. The inversion circuit 6 that inverts even sample data only, the D / A converter 7 that converts the even sample data inverted by the inversion circuit 6 into an analog signal, and the polarity of the odd sample data before and after the even sample are inverted. And a gate circuit 8 for outputting an analog signal from the D / A converter 7 only to detect a phase error, and the order of the inverting circuit 6, the D / A converter 7 and the gate circuit 8 Is arbitrarily changed.
[0030]
In addition, this invention Signal reproduction As shown in FIGS. 1 to 15, the apparatus is provided with a quantization feedback circuit 20 that performs low-frequency correction of the reproduction signal from the output of the integrating equalizer 115 in the above description.
[0031]
In addition, this invention Signal playback As shown in FIGS. 1 to 15, the apparatus is provided with a digital equalizer 21 that equalizes the output of the A / D converter 116 to the Nyquist first reference in place of the integral equalizer 115.
[0032]
[Action]
According to the present invention, only when the polarity of the odd-numbered sample data before and after the even-numbered sample data is inverted from the output of the A / D converter 116, the phase error is multiplied by the polarity of the previous odd-numbered sample data. Since the phase error detector 1 for operation is provided and the sampling clock of the A / D converter 116 is controlled by this phase error output, the phase error signal can be detected from the signal after the A / D conversion 116. As a result, the delay time stability and error of the A / D converter 116 and the voltage-controlled oscillator 9 are not affected, and there is no need to provide a delay circuit for delay time correction. Since the signal after integration equalization is quantized with a completely synchronized clock, partial response conversion and Viterbi decoding are performed, the data rate is It is possible to completely follow the change.
[0033]
In addition, according to the present invention, in the above description, the second A / D converter 11 that operates with a sampling clock having a phase opposite to that of the A / D converter 116 is provided. Since the second A / D converter 11 quantizes the even sample data, the main line A / D converter 116 and the clock extraction system second A / D are quantized. The D converters 11 may have different numbers of quantization bits as long as the strobe delay is equal, the main line system performs quantization with a relatively fine number of bits, and the clock extraction system has a relatively coarse number of bits. Quantization can be performed to speed up and optimize the apparatus.
[0034]
Further, according to the present invention, in the above, the partial response converter 12 has another predetermined band-pass frequency characteristic due to intersymbol interference with respect to odd sample data of the output of the A / D converter 116. Since the partial response PR (1, 1, -1, -1) is converted, it is possible to deal with other partial responses other than the partial response class 4PR (1, 0, -1).
[0035]
Further, according to the present invention, in the above description, the phase error detector 1 is configured so that the even-numbered sample is output only when the polarity of the odd-numbered sample data one sample prior to the even-numbered sample data from the output of the A / D converter 116 is positive. An inversion circuit 6 that inverts data, a D / A converter 7 that converts even-numbered sample data inverted by the inversion circuit 6 into an analog signal, and D only when the polarity of odd-numbered sample data before and after the even-numbered sample is inverted A gate circuit 8 that outputs an analog signal from the A / A converter 7, and detects a phase error from the output of the gate circuit 8, and includes an inverting circuit 6, a D / A converter 7, and a gate circuit 8. The order of the inverting circuit 6, the D / A converter 7, and the gate circuit 8 can be arbitrarily configured in the phase error detector 1 and applied. It is possible to widen the circumference.
[0036]
Further, according to the present invention, since the quantization feedback circuit 20 for correcting the low frequency of the reproduction signal from the output of the integral equalizer 115 is provided in the above, the low frequency of the reproduction signal by the reproduction head 108, the rotary transformer 114, etc. The influence of the frequency cut-off can be reduced and the low frequency correction of the reproduction signal can be performed.
[0037]
Further, according to the present invention, in the above description, since the digital equalizer 21 that equalizes the output of the A / D converter 116 to the Nyquist first reference is provided instead of the integral equalizer 115, the reproduction signal is converted to the Nyquist first. It is equivalent to the reference, and the clock phase error signal can be detected by the zero crossing.
[0038]
【Example】
FIG. 1 is a block diagram showing a configuration of an embodiment of a magnetic reproduction decoding apparatus according to the present invention. In this example, the magnetic regenerative decoding apparatus according to the present invention is particularly characterized in that the sampling clock of the A / D converter is generated by obtaining the phase error signal from the output signal of the A / D converter. This is used in the digital video signal processing apparatus previously filed by the applicant of the present invention shown in FIG. 16 of the prior art. Since the configuration of the digital video signal processing apparatus shown in FIG. 16 is the same as that of the prior art, the description thereof is omitted.
[0039]
As shown in FIG. 1, the magnetic reproduction decoding apparatus according to the example of the present invention is configured as follows. The high frequency signal reproduced by the reproducing head 108 is supplied to the amplifier 113 and amplified. The reproducing head 108 and the amplifier 113 are provided on a rotating drum (not shown). The reproduction signal amplified by the amplifier 113 is supplied to the rotary transformer 114 and taken out of the rotating drum. The reproduction signal taken out of the rotating drum via the rotary transformer 114 is supplied to the integration equalizer 115, and the integration equalization, that is, (1 + D) arithmetic processing is executed. As a result, the reproduction signal is equalized to the Nyquist first reference. The reproduction signal that has been integrated and equalized is supplied to the A / D converter 116, and the signal level of the reproduction signal is converted into a digital value with reference to a synchronous clock that is twice the data rate, and is quantized.
[0040]
One of the digital data quantized by the A / D converter 116 is (1-D 2 ) Is supplied to the computing unit 117 and equalized to partial response class 4 (PR4). The data equalized to the partial response class 4 (PR4) is supplied to the Viterbi decoder 118 and is Viterbi-decoded. Viterbi decoding is a decoding method for obtaining reproduction data by searching for the most likely state transition pattern from all the state transition patterns for a reproduction signal. In a VTR using Viterbi decoding, the Viterbi decoder can improve the bit error rate by decoding the reproduced signal by effectively using the intersymbol interference of the input data.
[0041]
(1-D 2 ) The arithmetic unit 117 and the Viterbi decoder 118 are supplied with a 1/2 frequency-divided clock that is 1/2 of the synchronous clock supplied to the A / D converter 116 via the 1/2 frequency divider 10. . As a result, the odd sample data of the quantized reproduction signal becomes (1-D 2 ) The operation unit 117 equalizes the Nyquist first reference to the partial response class 4 (PR4), and supplies it to the Viterbi decoder 118 for decoding.
[0042]
Here, the other digital data quantized by the A / D converter 116 is supplied to the phase error detector 1. In the phase error detector 1, the digital data quantized by the A / D converter 116 is supplied to two D flip-flops 2 and 3 that function as data latches. The most significant bit (MSB) of the input of the D flip-flop 2 and the most significant bit (MSB) of the output of the D flip-flop 3 are supplied to the exclusive OR circuit 4. The output of the exclusive OR circuit 4 and the 1/2 frequency-divided clock of the 1/2 frequency divider 10 are supplied to the AND circuit 5. The output of the AND circuit 5 is used as a gate pulse. Then, the output of the D flip-flop 2 is supplied to the inversion circuit 6 and inverted by the most significant bit (MSB) of the output of the D flip-flop 3. The inverted data is supplied to the D / A converter 7 and converted into an analog value. The converted analog value is supplied to the gate circuit 8 and gated by the gate pulse from the AND circuit 5 to obtain a phase error output.
[0043]
In this way, a signal inverted with the polarity of the previous odd-numbered sample data is obtained only when the polarity of the odd-numbered sample data before and after the even-numbered sample data of the digital data quantized by the A / D converter 116 is reversed. D / A conversion is performed to obtain a phase error output. In other words, when the polarities of the odd-numbered sample data before and after are equal, the phase error output is not output by applying the gate.
[0044]
This phase error output is supplied to the voltage controlled oscillator 9, and the phase error detector 1 and the voltage controlled oscillator 9 constitute a PLL circuit. Thereby, a highly accurate synchronous clock can be obtained. The synchronous clock generated by the voltage controlled oscillator 9 is supplied to the A / D converter 116 and the 1/2 frequency divider 10. The synchronous clock is supplied to a clock input terminal (not shown) of the two D flip-flops 2 and 3 as a clock DFF CK.
[0045]
In this way, a synchronous clock synchronized with the output of the A / D converter 116 is generated. The A / D converter 116 samples data by applying phase synchronization with this synchronization clock, and (1-D 2 ) The arithmetic unit 117 and the Viterbi decoder 118 perform arithmetic and decoding. As a result, it is possible to obtain an accurate and stable clock not only for jitter of the VTR but also for fluctuations in the data rate during the search.
[0046]
FIG. 2 is a diagram showing an eye pattern of one embodiment of the magnetic reproduction decoding apparatus of the present invention. This eye pattern is the same as the eye pattern of the PR reproduction decoding circuit previously filed by the applicant of the present invention shown in FIG. The eye pattern is a diagram in which reproduced signal waveforms after equalization are written at the detection point period (data rate), and the state of intersymbol interference of the equalized signal is examined. The eye pattern shown in FIG. 2A shows the eye pattern after integration equalization by the integration equalizer 115 shown in FIG. 1, and the eye pattern shown in FIG. 2B is shown in FIG. 2 ) By the arithmetic unit 117 (1-D 2 ) Shows the eye pattern after equalization. The phase error detector 1 shown in FIG. Eye pattern of FIG. 2A By detecting this, the phase error output is supplied to the voltage controlled oscillator 9 so that the voltage controlled oscillator 9 generates a synchronous clock.
[0047]
FIG. 3 is a diagram showing signal waveforms at the time of clock phase locking in one embodiment of the magnetic reproduction decoding apparatus of the present invention. 3A shows a synchronous clock, FIG. 3B shows a 1/2 frequency divided clock, FIG. 3C shows an integrator equalizer output, FIG. 3D shows an A / D converter output, and FIG. 3E shows a D flip-flop 2 3F shows the D flip-flop 3 output, FIG. 3G shows the AND circuit output, and FIG. 3H shows the phase error detector output (gate circuit output).
[0048]
FIG. 4 is a diagram showing signal waveforms at the time of clock phase advance in one embodiment of the magnetic reproduction decoding apparatus of the present invention. 4A shows a synchronous clock, FIG. 4B shows a ½ clock, FIG. 4C shows an integrator equalizer output, FIG. 4D shows an A / D converter output, and FIG. 4E shows a D flip-flop 2. 4F shows the D flip-flop 3 output, FIG. 4G shows the AND circuit output, and FIG. 4H shows the phase error detector output.
[0049]
When the clock phase is locked, the phase error detector output is zero as shown in FIG. 3H, whereas when the clock phase is advanced, the phase error detector output (gate circuit output) is as shown in FIG. A negative pulse is output at the timing of the gate circuit, and the clock phase advance is detected.
[0050]
FIG. 11 is a diagram showing the phase pull-in characteristic for the M-sequence signal integrated and equalized to roll-off 0.5 of one embodiment of the magnetic reproduction decoding apparatus of the present invention. The horizontal axis indicates the number of sample bits of the A / D converter, that is, indirectly time. The vertical axis represents the phase error with respect to the clock period T of the synchronous clock. -0.5T means that it is delayed by a half period with respect to the clock period T of the synchronous clock, and indicates the worst phase delay state. The sampling is stable at a sample bit number of about 150 bits, and is stable. Further, the phase fluctuation after the sampling is very small, at a peak-to-peak value of 1% or less.
[0051]
According to the above example, only when the polarity of the preceding and following odd sample data is inverted with respect to the even sample data from the output of the A / D converter 116, the phase error is multiplied by the polarity of the previous odd sample data. Since the phase error detector 1 for operation is provided and the sampling clock of the A / D converter 116 is controlled by this phase error output, the phase error signal can be detected from the signal after the A / D conversion 116. As a result, the delay time stability and error of the A / D converter 116 and the voltage-controlled oscillator 9 are not affected, and there is no need to provide a delay circuit for delay time correction. Since the signal after integration equalization is quantized with a completely synchronized clock, partial response conversion and Viterbi decoding are performed, the data rate It is possible to completely follow the reduction.
[0052]
FIG. 5 is a block diagram showing the configuration of another embodiment of the magnetic reproduction decoding apparatus according to the present invention. This example is particularly characterized in that the A / D converter is divided into two and operated with clocks of the positive and negative phases of the data rate. As shown in FIG. 5, a magnetic reproduction decoding apparatus according to another example of the present invention is configured as follows. The high frequency signal reproduced by the reproducing head 108 is supplied to the amplifier 113 and amplified. The reproducing head 108 and the amplifier 113 are provided on a rotating drum (not shown). The reproduction signal amplified by the amplifier 113 is supplied to the rotary transformer 114 and taken out of the rotating drum. The reproduction signal taken out of the rotary drum via the rotary transformer 114 is supplied to the integration equalizer 115, and the integration equalization, that is, (1 + D) arithmetic processing is executed. As a result, the reproduction signal is equalized to the Nyquist first reference. The integrated equalized reproduction signal is supplied to the A / D converter 116, and the signal level of the reproduction signal is converted into a digital value with reference to the positive-phase synchronous clock of the data rate, and is quantized.
[0053]
One of the digital data quantized by the A / D converter 116 is (1-D 2 ) Is supplied to the computing unit 117 and equalized to partial response class 4 (PR4). The data equalized to the partial response class 4 (PR4) is supplied to the Viterbi decoder 118 and is Viterbi-decoded. Viterbi decoding is a decoding method for obtaining reproduction data by searching for the most likely state transition pattern from all the state transition patterns for a reproduction signal. In a VTR using Viterbi decoding, the Viterbi decoder can improve the bit error rate by decoding the reproduced signal by effectively using the intersymbol interference of the input data.
[0054]
(1-D 2 The positive phase synchronous clock supplied to the A / D converter 116 is also supplied to the computing unit 117 and the Viterbi decoder 118. As a result, the odd sample data of the quantized reproduction signal becomes (1-D 2 ) The operation unit 117 equalizes the Nyquist first reference to the partial response class 4 (PR4), and supplies it to the Viterbi decoder 118 for decoding.
[0055]
Here, the other digital data quantized by the A / D converter 116 is supplied to the phase error detector 1. In the phase error detector 1, the digital data quantized by the A / D converter 116 is supplied to the D flip-flop 2 that functions as a data latch. The most significant bit of the digital data supplied from the A / D converter 116 and the most significant bit (MSB) of the output of the D flip-flop 2 are supplied to the exclusive OR circuit 4. The output of the exclusive OR circuit 4 and the positive phase clock are supplied to the AND circuit 5. The output of the AND circuit 5 is used as a gate pulse.
[0056]
The other of the reproduction signals supplied from the integral equalizer 115 is supplied to the A / D converter 11. The A / D converter 11 converts the signal level of the reproduction signal into a digital value with reference to the synchronous clock having a phase opposite to the data rate. The converted digital data is supplied to the inverting circuit 6 and inverted by the most significant bit (MSB) of the output of the D flip-flop 2. The inverted data is supplied to the D / A converter 7 and converted into an analog value. The converted analog value is supplied to the gate circuit 8 and gated by the gate pulse from the AND circuit 5 to obtain a phase error output.
[0057]
In this way, the integral equalization output is supplied to the A / D converter 116 and the A / D converter 11. The A / D converter 116 quantizes with the positive phase clock of the data rate, and (1-D 2 ) It passes through the arithmetic unit 117 and the Viterbi decoder 118 and becomes reproduction data. Also, the exclusive OR of the most significant bit (MSB) of the A / D converter 116 and the data delayed by one clock of this most significant bit (MSB) is taken, and the AND of the positive phase clock is taken and the gate is taken. Make a pulse.
[0058]
On the other hand, the A / D converter 11 quantizes with a clock having a phase opposite to the data rate, inverts it with the most significant bit (MSB) delayed by one clock, performs D / A conversion, and applies a gate with a gate pulse. A phase error output is obtained.
[0059]
In this way, by dividing the A / D converter into two and operating them with clocks of the positive and negative phases of the data rate, the clock phase error output that has the same effect as the example shown in FIG. 1 is detected. can do. FIG. 6 is a diagram showing signal waveforms of another embodiment of the magnetic reproduction decoding apparatus of the present invention. 6A shows the positive phase clock, FIG. 6B shows the negative phase clock, FIG. 6C shows the integrator equalizer output, FIG. 6D shows the A / D converter 116 output, and FIG. 6E shows the D flip-flop 2 output. 6F shows the output of the A / D converter 117, FIG. 6G shows the AND circuit output, and FIG. 6H shows the phase error detector output (gate circuit output).
[0060]
In FIG. 6, when the clock phase is locked, the phase error detector output is zero as shown in FIG. 3H, whereas when the clock phase is advanced, the phase error detector output (gate circuit) as shown in FIG. 6H. Output), a negative pulse is output at the timing of the gate circuit, and the clock phase advance is detected.
Returning to FIG. 5, the positive phase clock is supplied to a clock input terminal (not shown) of the D flip-flop 2.
[0061]
In this way, a positive phase clock synchronized with the output of the A / D converter 116 is generated. With this positive phase clock, the A / D converter 116 samples the data by applying phase synchronization, and (1-D 2 ) The arithmetic unit 117 and the Viterbi decoder 118 perform arithmetic and decoding. As a result, it is possible to obtain an accurate and stable clock not only for jitter of the VTR but also for fluctuations in the data rate during the search.
[0062]
Further, the A / D converter 116 and the A / D converter 11 may have different numbers of bits as long as the strobe delay is equal. FIG. 12 is a diagram showing a phase pull-in characteristic for an M-sequence signal integrated and equalized to roll-off 0.5 of another embodiment of the magnetic regenerative decoding apparatus of the present invention. The horizontal and vertical axes are the same as those shown in FIG. In FIG. 12, when the number of quantization bits is 1 or 2, a large number of phase fluctuations are recognized, but when the number of quantization bits is 3 or 4, the phase fluctuations are extremely small.
[0063]
Therefore, in FIG. 5, the main system A / D converter 116 uses a quantization bit number of 6 to speed up the apparatus, and the phase detection system A / D converter 11 includes: By optimizing using 3 to 4 quantized bits, when operating with a sampling clock of 200 megahertz, two are equivalent to 400 megahertz. In general, it is said that the main line A / D converter 116 requires about 6 quantization bits, but the phase detection A / D converter 11 has a phase-to-peak peak-to-peak value even with 4 bits. It can be seen that it is 1% or less and is suppressed to a sufficiently small jitter.
[0064]
According to the above example, in the above description, the second A / D converter 11 that operates with a sampling clock having a phase opposite to that of the A / D converter 116 is provided, and the A / D converter 116 quantizes the odd sample data. Since the second A / D converter 11 quantizes the even sample data, the main A / D converter 116 and the second A / D conversion of the clock extraction system are used. As long as the strobe delay is equal, the unit 11 may have different quantization bit numbers. The main line system performs quantization with a relatively fine bit number, and the clock extraction system performs quantization with a relatively coarse bit number. To speed up and optimize the apparatus.
[0065]
FIG. 7 is a block diagram showing the configuration of another embodiment of the magnetic reproduction decoding apparatus according to the present invention. As shown in FIG. 7, a magnetic reproduction decoding apparatus according to another example of the present invention is configured as follows. This example is particularly characterized in that the reproduction data is equalized to PR (1, 1, -1, -1) as a partial response other than partial response class 4 (PR4).
[0066]
As shown in FIG. 7, the magnetic reproduction decoding apparatus according to the example of the present invention is configured as follows. The high frequency signal reproduced by the reproducing head 108 is supplied to the amplifier 113 and amplified. The reproducing head 108 and the amplifier 113 are provided on a rotating drum (not shown). The reproduction signal amplified by the amplifier 113 is supplied to the rotary transformer 114 and taken out of the rotating drum. The reproduction signal taken out of the rotating drum via the rotary transformer 114 is supplied to the integration equalizer 115, and integration equalization, that is, (1 + D) arithmetic processing is executed. Equalized to one standard. The reproduction signal that has been integrated and equalized is supplied to the A / D converter 116, and the signal level of the reproduction signal is converted into a digital value with reference to a synchronous clock that is twice the data rate, and is quantized.
[0067]
One of the digital data quantized by the A / D converter 116 is (1 + D−D 2 -D Three ) Is supplied to the arithmetic unit 12 and equalized to a partial response PR (1, 1, -1, -1). The data equalized to the partial response PR (1, 1, −1, −1) is supplied to the Viterbi decoder 118 and is Viterbi decoded. Viterbi decoding is a decoding method for obtaining reproduction data by searching for the most likely state transition pattern from all the state transition patterns for a reproduction signal. In a VTR using Viterbi decoding, the Viterbi decoder can improve the bit error rate by decoding the reproduced signal by effectively using the intersymbol interference of the input data.
[0068]
(1 + D-D 2 -D Three ) The arithmetic unit 12 and the Viterbi decoder 118 are supplied with a 1/2 frequency divided clock that is 1/2 of the synchronous clock supplied to the A / D converter 116 via the 1/2 frequency divider 10. . As a result, the odd sample data of the quantized reproduction signal becomes (1 + D−D 2 -D Three ) The arithmetic unit 12 equalizes the Nyquist first reference to the partial response PR (1, 1, -1, -1) and supplies it to the Viterbi decoder 118 for decoding.
[0069]
Here, the other digital data quantized by the A / D converter 116 is supplied to the phase error detector 1. In the phase error detector 1, the digital data quantized by the A / D converter 116 is supplied to two D flip-flops 2 and 3 that function as data latches. The most significant bit (MSB) of the input of the D flip-flop 2 and the most significant bit (MSB) of the output of the D flip-flop 3 are supplied to the exclusive OR circuit 4. The output of the exclusive OR circuit 4 and the 1/2 frequency divided clock of the 1/2 frequency divider 10 are supplied to the AND circuit 5. The output of the AND circuit 5 is used as a gate pulse. Then, the output of the D flip-flop 2 is supplied to the inverting circuit 6 and inverted by the most significant bit (MSB) of the output of the D flip-flop 3. The inverted data is supplied to the D / A converter 7 and converted into an analog value. The converted analog value is supplied to the gate circuit 8 and gated by the gate pulse from the AND circuit 5 to obtain a phase error output.
[0070]
In this way, a signal inverted with the polarity of the previous odd-numbered sample data is obtained only when the polarity of the odd-numbered sample data before and after the even-numbered sample data of the digital data quantized by the A / D converter 116 is reversed. D / A conversion is performed to obtain a phase error output. In other words, when the polarities of the odd-numbered sample data before and after are equal, the phase error output is not output by applying the gate.
[0071]
This phase error output is supplied to the voltage controlled oscillator 9, and the phase error detector 1 and the voltage controlled oscillator 9 constitute a PLL circuit. Thereby, a highly accurate synchronous clock can be obtained. The synchronous clock generated by the voltage controlled oscillator 9 is supplied to the A / D converter 116 and the 1/2 frequency divider 10. The synchronous clock is supplied to a clock input terminal (not shown) of the two D flip-flops 2 and 3 as a clock DFF CK.
[0072]
In this way, a synchronous clock synchronized with the output of the A / D converter 116 is generated. With this synchronization clock, phase synchronization is performed, and data sampling in the A / D converter 116 is performed, and (1 + D−D 2 -D Three ) Operation and decoding in the arithmetic unit 12 and the Viterbi decoder 118 are performed. As a result, it is possible to obtain an accurate and stable clock not only for jitter of the VTR but also for fluctuations in the data rate during the search.
[0073]
FIG. 8 shows (1 + D−D) of another embodiment of the magnetic reproduction decoding apparatus according to the present invention. 2 -D Three FIG. 3 is a block diagram illustrating a configuration of a computing unit. As shown in FIG. 8, (1 + D−D 2 -D Three ) The computing unit is (1-D 2 ) Converter 13 and (1 + D) converter 17. In FIG. 8, one of the input signals is (1-D 2 ) The signal is supplied to one input terminal of the subtractor 16 via the D flip-flop 14 and the D flip-flop 15 in the converter 13, and the other input signal is supplied to the other input terminal of the subtractor 16, two clocks before. Is subtracted from the current input signal.
[0074]
One of the signals resulting from the subtraction is supplied to one input terminal of the adder 19 via the D flip-flop 18 in the (1 + D) converter 17, and the other signal is supplied to the other input terminal of the adder 19. Then, the signal one clock before and the current signal are added to obtain a converted output.
[0075]
In this way, (1-D 2 ) Converter 13 and (1 + D) converter 17 give (1-D 2 ) * (1 + D) = 1 + D−D 2 -D Three The operation is performed. Note that the present invention is not limited to this configuration, and other configurations may be used as long as similar results are obtained.
[0076]
According to the above example, in the above, 1 + D−D as a partial response converter 2 -D Three The arithmetic unit 12 outputs another partial response PR (1, 1, −1, −1) indicating other predetermined band pass frequency characteristics due to intersymbol interference with respect to odd sample data of the output of the A / D converter 116. ) Can be applied to other partial responses other than the partial response class 4PR (1, 0, −1).
[0077]
FIG. 9 is a block diagram showing the configuration of another embodiment of the magnetic reproduction decoding apparatus according to the present invention. As shown in FIG. 9, a magnetic reproduction decoding apparatus according to another example of the present invention is configured as follows. This example is particularly characterized in that the order of the D / A converter 7, the inverting circuit 6, and the gate circuit 8 in the phase error detector 1 in the phase detection system is changed. This order is not limited to that shown in FIG. 9 and may be arbitrarily changed. Other configurations in the main line system are the same as those shown in FIG.
[0078]
In FIG. 9, the other digital data quantized by the A / D converter 116 is supplied to the phase error detector 1. In the phase error detector 1, the digital data quantized by the A / D converter 116 is supplied to two D flip-flops 2 and 3 that function as data latches. The most significant bit (MSB) of the input of the D flip-flop 2 and the most significant bit (MSB) of the output of the D flip-flop 3 are supplied to the exclusive OR circuit 4. The output of the exclusive OR circuit 4 and the 1/2 frequency-divided clock of the 1/2 frequency divider 10 are supplied to the AND circuit 5. The output of the AND circuit 5 is used as a gate pulse. Then, the output of the D flip-flop 2 is supplied to the D / A converter 7 and converted into an analog value. The converted analog value is supplied to the inverting circuit 6 and inverted by the most significant bit (MSB) of the output of the D flip-flop 3. The inverted analog value is supplied to the gate circuit 8 and gated by the gate pulse from the AND circuit 5 to obtain a phase error output.
[0079]
According to the above example, in the above description, the phase error detector 1 converts the even sample data from the output of the A / D converter 116 into an analog signal, and the output of the D / A converter 7. Having a polarity of the odd-numbered sample data one sample before, and a gate circuit 8 for gating the output signal of the inverter circuit 6, and detecting a phase error from the gate circuit 8, 6. Since the order of the D / A converter 7 and the gate circuit 8 is arbitrarily changed, the order of the inverting circuit 6, the D / A converter 7 and the gate circuit 8 is arbitrarily configured in the phase error detector 1. Can be expanded.
[0080]
FIG. 10 is a block diagram showing the configuration of another embodiment of the magnetic reproduction decoding apparatus according to the present invention. As shown in FIG. 10, a magnetic reproduction decoding apparatus according to another example of the present invention is configured as follows. This example is particularly characterized in that a quantization feedback circuit 20 is provided in front of the A / D converter 116 of the main line system in order to reduce the low-frequency cutoff of the reproduction signal due to the rotary transformer 114 or the like. The quantization feedback circuit 20 is not limited to that shown in FIG. 10, and may be any other one as long as it has a function of correcting the low frequency component of the reproduction signal. Since the other configuration in the phase detection system is the same as that shown in FIG. 1, detailed description thereof is omitted.
[0081]
In the VTR, there is a low frequency cutoff of the reproduction signal frequency by the reproduction head 108, the rotary transformer 114, and the like. The reproduction signal equalized to the Nyquist first reference by the integration equalizer 115 is supplied to the quantization feedback circuit 20 so as to reduce the influence of the low-frequency cutoff. The quantization feedback circuit 20 functions to reproduce the low frequency component of the reproduction signal. Thereby, the influence of the low-frequency cutoff can be reduced.
[0082]
FIG. 13 is a diagram showing a phase pull-in characteristic for an M-sequence signal integrated and equalized to roll-off 0.5 of another embodiment of the magnetic regenerative decoding apparatus of the present invention. The horizontal and vertical axes are the same as those shown in FIGS. In FIG. 13, when there is no low cut-off frequency, the phase shift is small. However, when the low cut-off frequency is 0.03 times the Nyquist frequency, the phase shift is slightly increased, and the low cut-off frequency is 0. 0 of the Nyquist frequency. In the case of 1 time, the phase variation becomes larger, and it can be seen that the phase variation increases as the low-frequency cutoff frequency becomes higher. Here, the convergence value is changed because the group delay is changed by the low-frequency cutoff, and there is no particular problem. The group delay is a function representing a delay amount at a certain frequency.
[0083]
According to the above example, in the above description, since the quantization feedback circuit 20 for correcting the low frequency of the reproduction signal from the output of the integrating equalizer 115 is provided, the low frequency of the reproduction signal by the reproduction head 108, the rotary transformer 114, and the like is provided. It is possible to reduce the influence of the interruption and correct the low frequency of the reproduction signal.
[0084]
FIG. 14 is a block diagram showing the configuration of another embodiment of the magnetic reproduction decoding apparatus according to the present invention. As shown in FIG. 14, a magnetic reproduction decoding apparatus according to another example of the present invention is configured as follows. This example is particularly characterized in that a digital equalizer 21 is provided after the main line A / D converter 116 in place of the integrator equalizer 115. The digital equalizer 21 is not limited to that shown in FIG. 14, but may be any other one that suppresses the influence on the reproduction data due to the temperature characteristics and variations of the analog equalizer. Since the other configuration in the phase detection system is the same as that shown in FIG. 1, detailed description thereof is omitted.
[0085]
The reproduction data converted into a digital value by the main line A / D converter 116 is supplied to the digital equalizer 21. The digital equalizer 21 includes, for example, an FIR filter and an IIR filter as digital filters. The digital equalizer 21 equalizes the reproduction data to the Nyquist first standard. Since the Nyquist first standard equalization is performed digitally, it is possible to suppress the influence on the reproduction data due to the temperature characteristics and variations of the analog equalizer.
[0086]
FIG. 15 is a diagram showing signal waveforms for explaining the basic principle of the phase error detector of the magnetic reproduction decoding apparatus according to the present invention. As shown in FIG. 15, the odd samples when the A / D converter 116 samples with a clock twice the data rate are o1, o2, o3,..., And the even samples are e1, e2, e3,.・ ・. Therefore, it is assumed that the voltage of the reproduction signal is sampled from the A / D converter 116 in the order of o1, e1, o2, e2, o3, e3,. In NRZ, odd-numbered samples are detection points, and 0 and 1 are decoded depending on whether the voltage at this point is higher or lower than zero.
[0087]
On the other hand, in FIG. 15, let us consider a case where the polarity as the detection value of the previous sample o2 is (−) and the next sample o3 is (+) as in e2. If the voltage of the reproduction signal is equalized to the Nyquist first reference, e2 is close to zero potential when the clock phase is correct. If the clock phase is shifted, the potential of e2 decreases with the advance of the clock, and the potential of e2 increases with the delay of the clock.
[0088]
Also, when the preceding and following samples are changed from (+) to (−) as in e4, the potential of e4 increases with respect to the clock advance and decreases with respect to the delay, contrary to the case of e2. .
[0089]
Accordingly, it is detected that the polarity of the odd-numbered samples before and after the even-numbered sample is changed from (−) to (+) and that the polarity is changed from (+) to (−). ) To (+) is output as it is, and for (+) to (-) the polarity is inverted so that the clock advances in either case. A negative voltage can be detected with respect to the clock delay.
[0090]
According to the above example, in the above description, since the digital equalizer 21 equivalent to the Nyquist first reference is provided instead of the integration equalizer 115, the reproduction signal is set to the Nyquist first reference. Equivalent, a clock phase error signal can be detected.
[0091]
【The invention's effect】
According to the present invention, the phase error is calculated by multiplying the polarity of the previous odd sample data only when the polarity of the odd sample data before and after the even sample data is inverted with respect to the even sample data from the output of the A / D converter. Since the phase error detector is provided and the sampling clock of the A / D converter is controlled by this phase error output, the phase error signal can be detected from the signal after the A / D conversion. Without being affected by the delay time stability and error of A / D converter and voltage controlled oscillator, it is not necessary to provide a delay circuit for delay time correction, and an accurate and stable clock can be obtained. The signal after integration equalization is quantized with a completely synchronized clock, and partial response conversion and Viterbi decoding are performed. It is possible.
[0092]
According to the invention, in the above, a second A / D converter that operates with a sampling clock having a phase opposite to that of the A / D converter is provided, and the odd sample data is quantized by the A / D converter. Since the second A / D converter quantizes the even sample data, the main A / D converter and the clock extraction second A / D converter are As long as the strobe delay is equal, the number of quantization bits may be different from each other, the main line system performs quantization with a relatively small number of bits, and the clock extraction system performs quantization with a relatively coarse number of bits. Can be speeded up and optimized.
[0093]
According to the present invention, in the above, the partial response converter has another partial response showing another predetermined band-pass frequency characteristic due to intersymbol interference with respect to odd sample data of the output of the A / D converter. Since it is converted to, it is possible to deal with other partial responses other than a specific partial response.
[0094]
According to the present invention, in the above, the phase error detector outputs even-numbered sample data only when the polarity of odd-numbered sample data one sample before is positive with respect to even-numbered sample data from the output of the A / D converter. An inversion circuit to be inverted, a D / A converter that converts even sample data inverted by the inversion circuit into an analog signal, and a D / A converter only when the polarity of the odd sample data before and after the even sample is inverted And a gate circuit that gates the analog signal from, and detects a phase error from the gate circuit, and the order of the inverting circuit, the D / A converter, and the gate circuit is arbitrarily changed. In the phase error detector, the order of the inverting circuit, the D / A converter, and the gate circuit can be arbitrarily configured, and the application range can be expanded.
[0095]
Further, according to the present invention, in the above description, since the quantization feedback circuit for correcting the low frequency of the reproduction signal from the output of the integral equalizer is provided, the low frequency of the reproduction signal is blocked by the reproduction head or the rotary transformer. The influence can be reduced, and the low frequency correction of the reproduction signal can be performed.
[0096]
Further, according to the present invention, in the above description, since the digital equalizer equivalent to the Nyquist first reference is provided instead of the integral equalizer, the reproduction signal is equivalent to the Nyquist first reference. The clock phase error signal can be detected.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of an embodiment of a magnetic reproduction decoding apparatus according to the present invention.
FIG. 2 is a diagram showing an eye pattern of an embodiment of the magnetic reproduction decoding apparatus of the present invention, FIG. 2A shows an eye pattern after integral equalization, and FIG. 2 It is a figure which shows the eye pattern after equalization.
3A and 3B are diagrams showing signal waveforms at the time of clock phase locking of an embodiment of the magnetic regenerative decoding device according to the present invention, FIG. 3A showing a synchronous clock, FIG. 3C shows an integrator equalizer output, FIG. 3D shows an A / D converter output, FIG. 3E shows a D flip-flop 2 output, FIG. 3F shows a D flip-flop 3 output, and FIG. 3G shows an AND circuit output. FIG. 3H shows a phase error detection circuit output (gate circuit output).
4 is a diagram showing signal waveforms at the time of clock phase advance in one embodiment of the magnetic regenerative decoding device of the present invention, FIG. 4A shows a synchronous clock, FIG. 4B shows a 1/2 frequency-divided clock, 4C shows an integrator equalizer output, FIG. 4D shows an A / D converter output, FIG. 4E shows a D flip-flop 2 output, FIG. 4F shows a D flip-flop 3 output, and FIG. 4G shows an AND circuit output. FIG. 4H is a diagram showing a phase error detection circuit output (gate circuit output).
FIG. 5 is a block diagram showing a configuration of another embodiment of the magnetic reproduction decoding apparatus according to the present invention.
6 is a diagram showing signal waveforms of another embodiment of the magnetic regenerative decoding device according to the present invention, FIG. 6A shows a normal phase clock, FIG. 6B shows a reverse phase clock, and FIG. 6C shows an integration equalizer. 6D shows the A / D converter 116 output, FIG. 6E shows the D flip-flop output, FIG. 6F shows the A / D converter 117 output, FIG. 6G shows the AND circuit output, 6H is a diagram showing a phase error detection circuit output (gate circuit output).
FIG. 7 is a block diagram showing a configuration of another embodiment of the magnetic reproduction decoding apparatus of the present invention.
FIG. 8 shows (1 + D−D) of another embodiment of the magnetic reproduction decoding apparatus of the present invention. 2 -D Three FIG. 3 is a block diagram illustrating a configuration of a computing unit.
FIG. 9 is a block diagram showing a configuration of another embodiment of the magnetic reproduction decoding apparatus according to the present invention.
FIG. 10 is a block diagram showing a configuration of another embodiment of the magnetic reproduction decoding apparatus according to the present invention.
FIG. 11 is a diagram showing a phase pull-in characteristic for an M-sequence signal integrated and equalized to roll-off 0.5 of one embodiment of the magnetic reproduction decoding apparatus of the present invention.
FIG. 12 is a diagram showing a phase pull-in characteristic for an M-sequence signal integrated and equalized to roll-off 0.5 of another embodiment of the magnetic regenerative decoding device according to the present invention.
FIG. 13 is a diagram showing a phase pull-in characteristic for an M-sequence signal integrated and equalized to a roll-off of 0.5 in another embodiment of the magnetic regenerative decoding apparatus according to the present invention.
FIG. 14 is a block diagram showing a configuration of another embodiment of the magnetic reproduction decoding apparatus according to the present invention.
FIG. 15 is a diagram showing signal waveforms for explaining the basic principle of the phase error detector of the magnetic reproduction decoding apparatus according to the present invention.
FIG. 16 is a block diagram of a digital video signal processing apparatus previously filed by the applicant of the present invention.
FIG. 17 is a diagram showing a PR4 reproduction decoding circuit previously filed by the applicant of the present invention.
18A and 18B are diagrams showing signal waveforms of a PR4 reproduction decoding circuit previously filed by the applicant of the present invention, FIG. 18A showing recording data, FIG. 18B showing precode output, and FIG. 18C showing precode output; 18D shows the reproduction head output, FIG. 18E shows the integration equalizer output, FIG. 18F shows the reproduction clock, FIG. 18G shows the 2-bit delay of the integration equalizer output, FIG. 18H shows 1-D 2 It is a figure which shows a computing unit output.
FIG. 19 is a diagram showing an eye pattern of a PR4 reproduction decoding circuit previously filed by the applicant of the present invention, FIG. 19A shows an eye pattern after integration equalization, and FIG. 19B shows 1-D 2 It is a figure which shows the eye pattern after equalization.
FIG. 20 is a diagram showing an actual configuration of a PR4 reproduction decoding circuit previously filed by the applicant of the present invention.
FIG. 21 is a diagram showing a delay amount in an actual configuration of a PR4 reproduction decoding circuit previously filed by the applicant of the present invention, FIG. 21A shows an integral equalizer output, FIG. 21B shows a limiter output, FIG. 21C shows a PLL circuit output, and FIG. 21D shows an A / D converter output.
[Explanation of symbols]
1 Phase error detector
2D flip-flop
3D flip-flop
4 Exclusive OR circuit
5 AND circuit
6 Inversion circuit
7 D / A converter
8 Gate circuit
9 VCO
10 1/2 divider
11 A / D converter
12 1 + D-D 2 -D Three Computing unit
13 1-D 2 converter
14 D flip-flop
15 D flip-flop
16 Subtractor
17 1 + D converter
18 D flip-flop
19 Adder
20 Quantized feedback circuit
21 Digital equalizer

Claims (6)

再生手段により再生された高周波信号を積分等価する積分等価器と、
上記積分等価器の出力をデータレートの２倍のクロックで量子化するＡ／Ｄ変換器と、
上記Ａ／Ｄ変換器の出力のうち奇数サンプルデータに対して符号間干渉による所定の帯域通過周波数特性を示すパーシャルレスポンスに変換するパーシャルレスポンス変換器と、
上記パーシャルレスポンス変換器の出力から再生データを復号する復号器と、
上記Ａ／Ｄ変換器の出力から偶数サンプルデータに対して前後の奇数サンプルデータの極性が反転したときにだけ、前の奇数サンプルデータの極性と偶数サンプルデータを掛け算して、位相誤差を演算する位相誤差検出器と、
上記位相誤差検出器の位相誤差に基づいて上記Ａ／Ｄ変換器のクロックを制御する電圧制御型発振器とを有し、
この位相誤差出力で上記Ａ／Ｄ変換器のサンプリングクロックを制御するようにしたことを特徴とする信号再生装置。An integral equalizer that integrates and equalizes the high-frequency signal regenerated by the regenerating means;
An A / D converter that quantizes the output of the integral equalizer with a clock that is twice the data rate;
A partial response converter for converting odd sample data of the output of the A / D converter into a partial response indicating a predetermined bandpass frequency characteristic due to intersymbol interference;
A decoder for decoding reproduction data from the output of the partial response converter;
The phase error is calculated by multiplying the polarity of the previous odd sample data by the even sample data only when the polarity of the odd sample data before and after the even sample data is inverted from the output of the A / D converter. A phase error detector;
A voltage controlled oscillator that controls the clock of the A / D converter based on the phase error of the phase error detector;
A signal reproducing apparatus characterized in that the sampling clock of the A / D converter is controlled by the phase error output. 再生手段により再生された高周波信号を積分等価する積分等価器と、
上記積分等価器の出力をデータレートの正相のクロックで量子化するＡ／Ｄ変換器と、
上記Ａ／Ｄ変換器から出力されるデータに対して符号間干渉による所定の帯域通過周波数特性を示すパーシャルレスポンスに変換するパーシャルレスポンス変換器と、
上記パーシャルレスポンス変換器の出力から再生データを復号する復号器と、
上記Ａ／Ｄ変換器と逆相のクロックで上記積分等価器の出力を量子化する他のＡ／Ｄ変換器と、
上記他のＡ／Ｄ変換器から出力される逆相のクロックで量子化されたデータに対して前後の上記Ａ／Ｄ変換器から出力される正相のクロックで量子化されたデータの極性が反転したときにだけ、前の正相のクロックで量子化されたデータの極性と逆相のクロックで量子化されたデータを掛け算して、位相誤差を演算する位相誤差検出器と、
上記位相誤差検出器の位相誤差に基づいて上記Ａ／Ｄ変換器及び他のＡ／Ｄ変換器のクロックを制御する電圧制御型発振器と
を有することを特徴とする信号再生装置。An integral equalizer that integrates and equalizes the high-frequency signal regenerated by the regenerating means;
An A / D converter that quantizes the output of the integrating equalizer with a positive-phase clock of a data rate;
A partial response converter for converting data output from the A / D converter into a partial response indicating a predetermined bandpass frequency characteristic due to intersymbol interference;
A decoder for decoding reproduction data from the output of the partial response converter;
Another A / D converter that quantizes the output of the integral equalizer with a clock having a phase opposite to that of the A / D converter;
The polarity of the data quantized with the positive phase clock output from the preceding and following A / D converters with respect to the data quantized with the negative phase clocks output from the other A / D converters A phase error detector that calculates the phase error by multiplying the polarity of the data quantized with the previous positive phase clock and the data quantized with the reverse phase clock only when inverted ,
And a voltage-controlled oscillator for controlling clocks of the A / D converter and other A / D converters based on the phase error of the phase error detector. 請求項１記載の信号再生装置において、
上記パーシャルレスポンス変換器は、上記Ａ／Ｄ変換器の出力のうち奇数サンプルデータに対して符号間干渉による他の所定の帯域通過周波数特性を示す他のパーシャルレスポンスに変換するようにしたことを特徴とする信号再生装置。The signal reproduction apparatus according to claim 1, wherein
The partial response converter converts odd sample data out of the output of the A / D converter into another partial response indicating another predetermined band pass frequency characteristic due to intersymbol interference. A signal reproducing apparatus. 請求項１記載の信号再生装置において、
上記位相誤差検出器は、
上記Ａ／Ｄ変換器の出力から偶数サンプルデータに対して１サンプル前の奇数サンプルデータの極性がプラスのときにだけ上記偶数サンプルデータを反転させる反転回路と、
上記反転回路で反転された上記偶数サンプルデータをアナログ信号に変換するＤ／Ａ変換器と、
上記偶数サンプルの前後の奇数サンプルデータの極性が反転したときにだけ上記Ｄ／Ａ変換器からのアナログ信号をゲートするゲート回路とを有し、
上記ゲート回路より位相誤差を検出するものであって、
上記反転回路、上記Ｄ／Ａ変換器および上記ゲート回路の順序を任意に変更するようにしたことを特徴とする信号再生装置。The signal reproduction apparatus according to claim 1, wherein
The phase error detector is
An inverting circuit that inverts the even-numbered sample data only when the polarity of the odd-numbered sample data one sample before is positive with respect to the even-numbered sample data from the output of the A / D converter;
A D / A converter for converting the even-numbered sample data inverted by the inversion circuit into an analog signal;
A gate circuit that gates an analog signal from the D / A converter only when the polarity of the odd sample data before and after the even sample is inverted,
A phase error is detected from the gate circuit,
A signal reproducing apparatus characterized in that the order of the inverting circuit, the D / A converter and the gate circuit is arbitrarily changed. 請求項１記載の信号再生装置において、
上記積分等価器の出力から再生信号の低域補正をする量子化帰還回路を設けたことを特徴とする信号再生装置。The signal reproduction apparatus according to claim 1, wherein
A signal reproduction apparatus comprising a quantization feedback circuit for performing low-frequency correction of a reproduction signal from an output of the integral equalizer. 請求項１記載の信号再生装置において、
上記積分等価器に替えて、上記Ａ／Ｄ変換器の出力をナイキスト第１基準に等価するディジタル等価器を設けたことを特徴とする信号再生装置。The signal reproduction apparatus according to claim 1, wherein
A signal reproducing apparatus comprising a digital equalizer equivalent to the Nyquist first reference for the output of the A / D converter instead of the integral equalizer.
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