JP2002025201A - Recording and reproducing device - Google Patents
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、パーシャルレスポ
ンス最尤復号方式(Partial Response Maximum Likelih
ood:以後、PRMLと略記する)を用いる記録再生装
置に関し、特に同期信号生成(PLL)のための高精度
位相誤差検出器、およびこの位相誤差検出器を用いた記
録再生装置に関する。The present invention relates to a partial response maximum likelihood decoding method.
More specifically, the present invention relates to a high-precision phase error detector for synchronizing signal generation (PLL) and a recording / reproducing apparatus using the phase error detector.
【0002】[0002]
【従来の技術】従来、ハードディスク装置に代表される
記録装置において、その記録密度の向上に伴いさまざま
な技術が考案されてきた。特に、記録再生方式に関して
は、通信分野の技術を応用したPRML方式が一般に用
いられるようになり、その後、さらに記録密度を向上さ
せるために拡張PRML方式が実用化されてきた。2. Description of the Related Art Conventionally, various techniques have been devised for a recording apparatus typified by a hard disk apparatus in accordance with an improvement in recording density. In particular, as for the recording / reproducing method, the PRML method applying the technology in the communication field has been generally used, and thereafter, the extended PRML method has been put to practical use in order to further improve the recording density.
【0003】パーシャルレスポンス(PR)は、符号間
干渉(隣り合って記録されているビットに対応する再生
信号同士の干渉)を積極的に利用して、必要な信号帯域
を圧縮しつつデータの再生を行う方法である。この時の
符号間干渉の発生のさせかたによって、さらに複数種類
のクラスに分類できる。磁気記録の場合、基本となるの
は、クラス4のパーシャルレスポンス「PR4」であ
る。The partial response (PR) is a method of reproducing data while compressing a necessary signal band by actively utilizing intersymbol interference (interference between reproduced signals corresponding to bits recorded adjacent to each other). How to do. At this time, it can be further classified into a plurality of types of classes depending on how the intersymbol interference occurs. In the case of magnetic recording, the basic response is a class 4 partial response “PR4”.
【0004】また、ビタビ復号方式(ML)は、いわゆ
る最尤系列推定方式の一種であって、再生波形のもつ符
号間干渉の規則を有効に利用し、複数時刻にわたる信号
振幅の情報に基づいてデータ再生を行う。ビタビ復号方
式(ML)では、磁気ヘッドによって得られる再生波形
に同期した同期クロックが生成される。再生波形は、こ
の同期クロックによってサンプリングされ、振幅情報に
変換される。その後適切な波形等化が行われ、所定のパ
ーシャルレスポンスの応答波形に変換されてビタビ復号
部に入力される。ビタビ復号部は、過去と現在のサンプ
ルデータを用い、最も確からしいデータ系列を再生デー
タとして出力する。[0004] The Viterbi decoding method (ML) is a kind of so-called maximum likelihood sequence estimation method, and effectively utilizes the inter-symbol interference rule of a reproduced waveform and based on signal amplitude information over a plurality of times. Perform data playback. In the Viterbi decoding method (ML), a synchronous clock synchronized with a reproduced waveform obtained by a magnetic head is generated. The reproduced waveform is sampled by the synchronous clock and converted into amplitude information. After that, appropriate waveform equalization is performed, the waveform is converted into a response waveform of a predetermined partial response, and is input to the Viterbi decoding unit. The Viterbi decoding unit uses the past and present sample data and outputs the most probable data series as reproduction data.
【0005】以上説明したパーシャルレスポンス方式と
ビタビ復号方式(最尤復号)を組み合わせてデータの再
生を行う方式をPRMLチャネル方式とよぶ。A method of reproducing data by combining the above-described partial response method and Viterbi decoding method (maximum likelihood decoding) is called a PRML channel method.
【0006】一般的に、磁気ディスク装置において、記
録媒体上に記録された情報の読み出しでは、記録媒体上
に記録された磁化情報が電気信号として読み出され、デ
ータ再生回路により、デジタル化された情報として出力
される。データ再生回路は、読み出し信号に対して適切
な帯域制限を施し、この信号自身から生成される同期信
号によってこの信号をアナログ/デジタル変換(サンプリ
ング)し、振幅情報を得る。そして、振幅情報に基づい
て最も確からしいデータ列を生成する。得られたデータ
列は、復号化回路により、復号化されて上位装置に送ら
れる。Generally, in a magnetic disk drive, when reading information recorded on a recording medium, magnetization information recorded on the recording medium is read out as an electric signal and digitized by a data reproducing circuit. Output as information. The data reproduction circuit performs an appropriate band limitation on the readout signal, performs analog / digital conversion (sampling) on the readout signal using a synchronization signal generated from the readout signal itself, and obtains amplitude information. Then, a most probable data string is generated based on the amplitude information. The obtained data string is decoded by the decoding circuit and sent to the host device.
【0007】上述したPRMLに対応する処理は、デー
タ再生回路において行われる。データ再生回路に入力さ
れた再生信号は、可変ゲインアンプにより増幅され、帯
域制限フィルタによって帯域制限された後、アナログ・
デジタル変換器によりデジタル信号に変換される。この
ときのサンプリングクロックは、同期信号生成回路で生
成される。The processing corresponding to the above PRML is performed in a data reproducing circuit. The reproduction signal input to the data reproduction circuit is amplified by a variable gain amplifier, band-limited by a band-limiting filter,
It is converted to a digital signal by a digital converter. The sampling clock at this time is generated by the synchronization signal generation circuit.
【0008】同期信号生成回路は、目的とするパーシャ
ルレスポンスの応答波形となるように、波形等化された
デジタル信号に基づき、サンプリングクロックを生成す
る。同期信号生成回路は、位相誤差検出器、ループフィ
ルタ、VCOを有して構成される。位相誤差検出器は、
サンプリングされた信号のサンプリングタイミングと本
来期待される正しいサンプリングタイミングの位相誤差
を求める。ループフィルタ37は、得られた位相誤差信
号に対して適切なフィルタ処理を行う。VCOは、ルー
プフィルタの出力信号に基づいてその発振周波数を調整
しながらサンプリングクロックを生成する。The synchronizing signal generation circuit generates a sampling clock based on the digital signal whose waveform has been equalized so as to have a response waveform of a target partial response. The synchronization signal generation circuit includes a phase error detector, a loop filter, and a VCO. The phase error detector is
A phase error between the sampling timing of the sampled signal and the originally expected correct sampling timing is obtained. The loop filter 37 performs an appropriate filtering process on the obtained phase error signal. The VCO generates a sampling clock while adjusting its oscillation frequency based on the output signal of the loop filter.
【0009】ここで、同期信号生成部においては、再生
信号自身から再生信号に同期した高精度のサンプリング
クロックを生成する必要がある。また、位相誤差検出器
を高性能化することによって、データ再生性能の向上、
同期信号のミスロックを防ぐといったことが可能にな
る。このような位相誤差検出器としては、例えば、特開
平10−125008号公報や、特開平7−19240
6号公報に開示された技術がある。Here, the synchronizing signal generator needs to generate a high-precision sampling clock synchronized with the reproduced signal from the reproduced signal itself. Also, by improving the performance of the phase error detector, the data reproduction performance has been improved,
This makes it possible to prevent mislocking of the synchronization signal. Examples of such a phase error detector include, for example, JP-A-10-125008 and JP-A-7-19240.
There is a technique disclosed in Japanese Unexamined Patent Application Publication No. 6-206.
【0010】図13に、位相誤差検出器の構成の一例を
示す。図において、符号判定回路21は、後述の数1に
従い入力信号の符号判定を行う。遅延回路12、13
は、同一の機能を持ち、1時刻の遅延素子である。乗算
回路14、15は、同一の機能を持ち、二つの入力信号
の積を出力する。加算回路16は、二つの入力の和(こ
の場合は差分)を出力する。ここで、等化器34の出力
波形は、PR4の応答波形になるように波形等化が行わ
れると仮定する。時刻nにおける等化器34の出力をY
(n)、これに対応する符号判定回路21の出力をX(n)
とする。Y(n)およびX(n)はそれぞれ遅延回路12、
13で一時刻の遅延が発生するので、遅延回路12、1
3の出力信号は、Y(n-1)、X(n-1)となる。これらの信
号は、乗算回路14、15で乗算され、それぞれ、Y(n
-1)・X(n)、Y(n)・X(n-1) に相当する値が出力され
る。これら2つの値の差が加算回路16で演算されるの
で、位相比較器の動作は下記の式で表現できる。FIG. 13 shows an example of the configuration of a phase error detector. In the figure, a sign judgment circuit 21 judges the sign of an input signal according to Equation 1 described later. Delay circuits 12, 13
Are delay elements for one time having the same function. The multiplication circuits 14 and 15 have the same function and output a product of two input signals. The adder circuit 16 outputs the sum of the two inputs (in this case, the difference). Here, it is assumed that waveform equalization is performed so that the output waveform of the equalizer 34 becomes a response waveform of PR4. The output of the equalizer 34 at time n is represented by Y
(n), and the output of the sign determination circuit 21 corresponding to this is X (n)
And Y (n) and X (n) are delay circuits 12,
13, a one-time delay occurs, so that the delay circuits 12, 1
The output signals of No. 3 are Y (n-1) and X (n-1). These signals are multiplied by multiplication circuits 14 and 15, and Y (n
-1) .X (n) and values corresponding to Y (n) .X (n-1) are output. Since the difference between these two values is calculated by the adder circuit 16, the operation of the phase comparator can be expressed by the following equation.
【0011】[0011]
【数1】 Δφ=Y(n-1)・X(n) − Y(n)・X(n-1) (数1) ただし、 X(n)= 1 When Y(n) >=TH X(n)= 0 When TH > Y(n) >= −TH X(n)= -1 When -TH > Y(n) ここで、THは、あらかじめ定められたしきい値であ
り、例えば、無雑音時の目標等化レベルを{1,0,−
1}とすると、TH=0.5程度に設定される。数1か
ら明らかなように、X(n)は{1,0,−1}のいずれか
の値をとる。数1の結果は、位相誤差量としてループフ
ィルタ37の入力信号となる。[Equation 1] Δφ = Y (n−1) · X (n) −Y (n) · X (n−1) (Equation 1) where X (n) = 1 When Y (n)> = THX (n) = 0 When TH> Y (n)> =-THX (n) =-1 When-TH> Y (n) Here, TH is a predetermined threshold value. The target equalization level at the time of noise is {1,0, −
Assuming 1 °, TH is set to about 0.5. As is apparent from Equation 1, X (n) takes any value of {1, 0, -1}. The result of Equation 1 is an input signal of the loop filter 37 as a phase error amount.
【0012】ループフィルタ37は、位相誤差信号に対
してあらかじめ設計された適切なフィルタ処理を行い、
VCO36の制御信号を出力する。VCO36は、ルー
プフィルタ37からの制御信号に基づいてその発振周波
数をわずかに変化させ、サンプリングタイミングの調整
を行う。The loop filter 37 performs an appropriate filter process designed in advance on the phase error signal,
The control signal of the VCO 36 is output. The VCO 36 slightly changes the oscillation frequency based on the control signal from the loop filter 37, and adjusts the sampling timing.
【0013】[0013]
【発明が解決しようとする課題】しかしながら、特開平
10−125008号公報や特開平7−192406号
公報に開示された位相比較方式では、記録媒体や磁気ヘ
ッドで発生する雑音やサンプルタイミングのずれ(位相
ずれ)に起因する等化誤差を含むY(n)と、あらかじめ
定められたしきい値との比較でX(n)を判定する。この
ため、雑音が大きくかつ位相ずれが大きい場合には、X
(n)の判定誤りの確率が高くなり、位相誤差信号の信頼
性が無視できない程度にまで低下し、適切な位相制御が
できなくなるという問題がある。近年、磁気ディスク装
置などの記録装置における記録密度の向上はめざまし
く、再生信号の信号対雑音比は低下の傾向にある。この
結果、符号判定を誤る頻度は、従来よりもはるかに高く
なってきており、同期信号の安定不足やミスロックを発
生させる場合がある。However, in the phase comparison method disclosed in Japanese Patent Application Laid-Open Nos. Hei 10-125008 and Hei 7-192406, noise or deviation of sample timing generated in a recording medium or a magnetic head is required. X (n) is determined by comparing Y (n) including an equalization error caused by a phase shift) with a predetermined threshold value. Therefore, when the noise is large and the phase shift is large, X
There is a problem that the probability of the determination error of (n) increases, the reliability of the phase error signal decreases to a level that cannot be ignored, and appropriate phase control cannot be performed. In recent years, the recording density of recording devices such as magnetic disk devices has been remarkably improved, and the signal-to-noise ratio of reproduced signals tends to decrease. As a result, the frequency of erroneous code determination is much higher than in the past, which may cause insufficient synchronization signal synchronization or mislock.
【0014】このような問題に対し、特開平10−29
3973号公報や、特開平9−17130号公報には、
位相比較用の基準信号X(n)として、データ再生のため
のビタビ検出回路の出力を用いることが開示されてい
る。これにより、判定誤りが発生する確率を十分に低減
し、位相誤差を精度よく検出することは可能である。し
かし、ビタビアルゴリズムによるデータ判定は、データ
判定のための遅延時間が長く、位相制御の為の帯域を十
分に確保できない。このため、制御が不安定になるとい
う問題がある。To solve such a problem, Japanese Patent Application Laid-Open No. 10-29
No. 3973 and JP-A-9-17130,
It is disclosed that an output of a Viterbi detection circuit for data reproduction is used as a reference signal X (n) for phase comparison. This makes it possible to sufficiently reduce the probability of occurrence of a decision error and accurately detect a phase error. However, the data determination using the Viterbi algorithm has a long delay time for data determination, and cannot sufficiently secure a band for phase control. Therefore, there is a problem that the control becomes unstable.
【0015】本発明の目的は、上記従来技術における問
題点を考慮して、位相誤差が大きく信号対雑音比が低い
場合においても信頼度の高い位相誤差信号を求め、かつ
位相制御の帯域を確保できるようにすることにある。SUMMARY OF THE INVENTION An object of the present invention is to obtain a highly reliable phase error signal even when the phase error is large and the signal-to-noise ratio is low, and to secure a phase control band in consideration of the above-mentioned problems in the prior art. To be able to do it.
【0016】[0016]
【課題を解決するための手段】上記目的を達成するため
に、本発明の記録再生装置は、記録媒体から読み出され
た読み出し信号に基づいて記録データを再生するデータ
再生回路と、該データ再生回路により再生された記録デ
ータを復号化する復号化回路と、復号化回路により復号
化された記録データを外部に出力するためのインタフェ
ースとを有する。To achieve the above object, a recording and reproducing apparatus according to the present invention comprises a data reproducing circuit for reproducing recorded data based on a read signal read from a recording medium; A decoding circuit for decoding the recording data reproduced by the circuit; and an interface for outputting the recording data decoded by the decoding circuit to the outside.
【0017】データ再生回路は、読み出し信号をアナロ
グ信号からデジタル信号に変換するアナログ・デジタル
変換回路と、デジタル信号に変換された読み出し信号の
波形等化を行う等化器と、等化器の出力信号に基づき符
号判定を行ってバイナリデータを出力する判定回路と、
アナログ・デジタル変換回路におけるサンプリングタイ
ミングを決定するための同期信号を生成する同期信号生
成回路とを備える。The data reproducing circuit includes an analog-to-digital converter for converting a read signal from an analog signal to a digital signal, an equalizer for equalizing the waveform of the read signal converted to a digital signal, and an output of the equalizer. A determination circuit that performs a code determination based on a signal and outputs binary data,
A synchronization signal generation circuit for generating a synchronization signal for determining a sampling timing in the analog-to-digital conversion circuit.
【0018】本発明の好ましい態様において、同期信号
生成回路は、判定回路よりも応答時間が短く、しきい値
に基づく符号判定よりも高精度な判定アルゴリズムに基
づいて等化器からの出力信号の符号判定を行い、この判
定結果に基づいて位相誤差を検出する位相誤差検出回路
と、位相誤差検出回路の出力側に接続されたループフィ
ルタと、ループフィルタの出力に基づいてアナログ・デ
ジタル変換回路に与える同期信号を生成する可変周波数
発振回路とを有する。In a preferred embodiment of the present invention, the synchronizing signal generation circuit has a response time shorter than that of the determination circuit, and outputs the output signal from the equalizer based on a determination algorithm that is more accurate than a code determination based on a threshold. A phase error detection circuit that performs sign determination and detects a phase error based on the determination result, a loop filter connected to the output side of the phase error detection circuit, and an analog-to-digital conversion circuit based on the output of the loop filter. And a variable frequency oscillating circuit for generating a given synchronization signal.
【0019】本発明の他の観点から、同期信号生成回路
は、少なくともことなる2時点における等化器からの出
力信号を用い、FDTSアルゴリズムに従った符号判定
を行い、この符号判定の結果に基づいて位相誤差を検出
する位相誤差検出回路と、位相誤差検出回路の出力側に
接続されたループフィルタと、ループフィルタの出力に
基づいてアナログ・デジタル変換回路に与える同期信号
を生成する可変周波数発振回路とを有する。According to another aspect of the present invention, the synchronization signal generation circuit performs a code determination in accordance with the FDTS algorithm using output signals from the equalizer at at least two different times, and performs a code determination based on the result of the code determination. Phase error detecting circuit for detecting a phase error, a loop filter connected to the output side of the phase error detecting circuit, and a variable frequency oscillator circuit for generating a synchronization signal to be applied to an analog-to-digital conversion circuit based on the output of the loop filter And
【0020】本発明の他の態様によれば、記録媒体から
再生される再生信号をパーシャルレスポンス方式を用い
てデジタルデータを再生する情報再生装置において、パ
ーシャルレスポンスのインパルス応答長をNビットと
し、生成するクロックにしたがって記録媒体からの再生
信号をサンプリングして振幅情報に変換する手段と、N
−1個の振幅情報を用いてFDTSアルゴリズムによる
データ再生を行う手段と、得られたデータと記録媒体か
らの再生信号の振幅情報を用いてサンプリングのタイミ
ングのずれを示す位相差信号を求める手段と、この位相
差信号がゼロとなるようにサンプルタイミングを調整す
る手段を備える情報再生装置が提供される。According to another aspect of the present invention, in an information reproducing apparatus for reproducing a digital signal from a reproduction signal reproduced from a recording medium by using a partial response method, an impulse response length of a partial response is set to N bits, and Means for sampling a reproduction signal from a recording medium in accordance with a clock to be converted and converting the signal into amplitude information;
Means for performing data reproduction by the FDTS algorithm using one piece of amplitude information, and means for obtaining a phase difference signal indicating a shift in sampling timing by using obtained data and amplitude information of a reproduction signal from a recording medium. And an information reproducing apparatus including means for adjusting a sample timing so that the phase difference signal becomes zero.
【0021】本発明のさらに、別の態様によれば、記録
媒体から再生される再生信号をパーシャルレスポンス方
式を用いてデジタルデータを再生する情報再生装置にお
いて、生成するクロックにしたがって記録媒体からの再
生信号をサンプリングして第1の振幅情報に変換する手
段と、第1の振幅情報を波形等化して第2の振幅情報を
得る手段と、第2の振幅情報を用いてFDTSアルゴリ
ズムによるデータ再生を行う手段と、得られたデータと
第1の振幅情報を用いてサンプリングのタイミングのず
れを示す位相差信号を求める手段と、位相差信号がゼロ
となるようにサンプルタイミングを調整する手段を備え
る情報再生装置が提供される。According to still another aspect of the present invention, in an information reproducing apparatus for reproducing digital data of a reproduction signal reproduced from a recording medium by using a partial response method, reproduction from the recording medium in accordance with a generated clock. Means for sampling a signal to convert it into first amplitude information, means for waveform-equalizing the first amplitude information to obtain second amplitude information, and data reproduction by the FDTS algorithm using the second amplitude information. Means for obtaining a phase difference signal indicating a sampling timing shift using the obtained data and the first amplitude information, and means for adjusting the sample timing so that the phase difference signal becomes zero. A playback device is provided.
【0022】[0022]
【発明の実施の形態】図1は、本発明が適用される記録
再生装置の一例である磁気ディスク装置の概略構成を示
すブロック図である。FIG. 1 is a block diagram showing a schematic configuration of a magnetic disk drive as an example of a recording / reproducing apparatus to which the present invention is applied.
【0023】図において、ホストインタフェース(ホス
トI/F)45は、磁気ディスク装置と図示しないパー
ソナルコンピュータ等のホストコンピュータとのデータ
転送を制御する。記録符号化回路44は、ホストI/F
45を介してホストコンピュータから受け取った記録す
べきユーザーデータを、あらかじめ定められた規則に従
って変調し、記録媒体41に記録できるデータに変換す
る(この処理を符号化という)。In the figure, a host interface (host I / F) 45 controls data transfer between a magnetic disk device and a host computer such as a personal computer (not shown). The recording encoding circuit 44 includes a host I / F
The user data to be recorded received from the host computer via the computer 45 is modulated according to a predetermined rule and converted into data recordable on the recording medium 41 (this process is called encoding).
【0024】記録/再生アンプ42は、符号化されたデ
ータを記録符号化回路44から受け取り、記録ヘッドを
介してデータを記録媒体41に書き込む。また、記録/
再生アンプ42は、記録媒体41上に記録された磁化情
報を電気信号として読み出し、データ再生回路39へ出
力する。データ再生回路39は、読み出された信号に対
して、適切な帯域制限を行った後、この信号をアナログ
/デジタル変換(サンプリング)して振幅情報に変換
し、この振幅情報に基づいて最も確からしいデータ系列
を生成する。The recording / reproducing amplifier 42 receives the encoded data from the recording / encoding circuit 44, and writes the data to the recording medium 41 via the recording head. Also, record /
The reproduction amplifier 42 reads out the magnetization information recorded on the recording medium 41 as an electric signal and outputs the electric signal to the data reproduction circuit 39. The data reproduction circuit 39 performs an appropriate band limitation on the read signal, converts the signal to analog / digital conversion (sampling), converts the signal into amplitude information, and determines the most reliable signal based on the amplitude information. Generate a likely data series.
【0025】得られたデータ列は、復号化回路43にお
いて符号化回路44と逆の復調が行われて(この処理を
復号化という)、元の記録データが復元される。磁気デ
ィスク装置では、以上のような手順によってデータの記
録再生が行われる。The obtained data sequence is subjected to demodulation in the decoding circuit 43 in a manner opposite to that of the encoding circuit 44 (this process is called decoding), and the original recording data is restored. In the magnetic disk device, data recording and reproduction are performed according to the above procedure.
【0026】図2は、データ再生回路39の概略構成を
示すブロック図である。データ再生回路39では、PR
ML方式によるデータの再生が行われる。FIG. 2 is a block diagram showing a schematic configuration of the data reproducing circuit 39. In the data reproduction circuit 39, the PR
Reproduction of data by the ML method is performed.
【0027】磁気ヘッドにより読み出された再生信号
は、可変ゲインアンプ(VGA)31において適切な利
得で増幅される。VGA31で増幅された再生信号は、
その後帯域制限フィルタ32に入力される。帯域制限フ
ィルタ32は、後段のアナログ・デジタル変換の為に、
再生信号に対して適切な帯域制限を行う。アナログ・デ
ジタル変換器33は、帯域制限フィルタ32からのアナ
ログ再生波形をデジタル信号に変換する。この時のサン
プリングクロックは、同期信号生成回路38で生成され
る。デジタル信号に変換された再生信号は、等化器34
において目的とするパーシャルレスポンスの応答波形と
なるように波形等化が行われる。波形等化された信号
は、ビタビ復号回路35においてバイナリデータに復号
化されて出力される。The reproduced signal read by the magnetic head is amplified by a variable gain amplifier (VGA) 31 with an appropriate gain. The reproduced signal amplified by the VGA 31 is
After that, it is input to the band limiting filter 32. The band limiting filter 32 is used for analog-to-digital conversion at the subsequent stage.
Appropriate band limitation is performed on the reproduction signal. The analog / digital converter 33 converts the analog reproduced waveform from the band-limiting filter 32 into a digital signal. The sampling clock at this time is generated by the synchronization signal generation circuit 38. The reproduced signal converted into a digital signal is output to an equalizer 34.
In, waveform equalization is performed so as to obtain a response waveform of an intended partial response. The waveform-equalized signal is decoded into binary data by the Viterbi decoding circuit 35 and output.
【0028】等化器34の出力(等化後信号)は、ま
た、同期信号生成回路38に供給される。同期信号生成
回路38は、等化後信号に基づきアナログ・デジタル変
換のサンプルタイミングを決めるためのサンプリングク
ロックを生成する。同期信号生成回路38は大きく、位
相誤差検出器30、ループフィルタ37、VCO36を
有して構成される。The output (equalized signal) of the equalizer 34 is also supplied to a synchronizing signal generation circuit 38. The synchronization signal generation circuit 38 generates a sampling clock for determining the sampling timing of the analog-to-digital conversion based on the equalized signal. The synchronization signal generation circuit 38 is large and includes the phase error detector 30, the loop filter 37, and the VCO 36.
【0029】位相誤差検出器30は、サンプリングされ
た信号のサンプリングタイミングと、本来期待される正
しいサンプリングタイミングの位相誤差を求める。ルー
プフィルタ37は、得られた位相誤差信号に対して適切
なフィルタ処理を行う。VCO36は、ループフィルタ
37の出力信号に基づいてその発振周波数を調整しなが
らサンプリングクロックを生成する。The phase error detector 30 calculates the phase error between the sampling timing of the sampled signal and the originally expected correct sampling timing. The loop filter 37 performs an appropriate filtering process on the obtained phase error signal. The VCO 36 generates a sampling clock while adjusting the oscillation frequency based on the output signal of the loop filter 37.
【0030】ここで、同期信号生成部38においては、
再生信号自身からこの再生信号に同期した高精度のサン
プリングクロックを生成する必要がある。また、位相誤
差検出器30を高性能化する事によってデータ再生性能
の向上や、同期信号のミスロックを防ぐ事が可能にな
る。Here, in the synchronizing signal generator 38,
It is necessary to generate a high-precision sampling clock synchronized with the reproduction signal from the reproduction signal itself. Further, by improving the performance of the phase error detector 30, it is possible to improve the data reproduction performance and prevent the synchronization signal from being mislocked.
【0031】図3は、位相誤差検出器の概略構成を示す
ブロック図である。FIG. 3 is a block diagram showing a schematic configuration of the phase error detector.
【0032】位相誤差検出器30は、図13に示した従
来の位相誤差検出器と同様、1時刻の遅延素子である遅
延回路12、13、2つの入力信号の乗算を行う乗算回
路14、15、及び乗算回路14、15から出力された
2つの信号の差分を出力する加算回路16を有する。Like the conventional phase error detector shown in FIG. 13, the phase error detector 30 includes delay circuits 12, 13 which are delay elements at one time and multiplication circuits 14, 15 for multiplying two input signals. , And an addition circuit 16 that outputs the difference between the two signals output from the multiplication circuits 14 and 15.
【0033】位相誤差検出器30は、さらに、符号判定
回路11、遅延回路17、演算回路18を有する。符号
判定回路11は、FDTS(Fixed Delay Tree Searc
h)方式によるアルゴリズムに従った符号判定を行う。The phase error detector 30 further has a sign determination circuit 11, a delay circuit 17, and an arithmetic circuit 18. The sign determination circuit 11 is a FDTS (Fixed Delay Tree Searc
h) Perform sign determination according to the algorithm according to the method.
【0034】以下に、符号判定回路11に適用されるF
DTS方式について説明する。ここで説明するFDTS
方式については、例えば、米国特許第5,136,593号公報
に詳しく開示されている。The F applied to the sign determination circuit 11 will be described below.
The DTS method will be described. FDTS described here
The method is disclosed in detail in, for example, US Pat. No. 5,136,593.
【0035】パーシャルレスポンスの記録から再生まで
のインパルス応答を{a0,a1,a2}、記録データを
Xn(ただし、Xn={1,0})、理想的なチャネル出
力をZn、雑音を含むチャネル出力をYnとする。この
とき、次の関係が成り立つ。The impulse response from recording to reproduction of the partial response is {a 0 , a 1 , a 2 }, the recording data is X n (where X n = {1, 0}), and the ideal channel output is Z n, the channel output including noise and Y n. At this time, the following relationship is established.
【0036】[0036]
【数2】 Zk=Xk・a0+Xk-1・a1+Xk-2・a2 (数2)Z k = X k · a 0 + X k−1 · a 1 + X k−2 · a 2 (Equation 2)
【0037】[0037]
【数3】 Yk=Zk+Nk (ただし、Nkは雑音成分) (数3) ここで、Xn={1,0}のいずれかの値であるので、
例えば、連続するLビットの範囲で取り得るXnの組み
合わせは2L通りである。したがって、それぞれの組み
合わせに対するZnの値を数2から求めることができ
る。Y k = Z k + N k (where N k is a noise component) (Equation 3) Here, since X n = any value of {1, 0},
For example, there are 2 L possible combinations of X n in the range of consecutive L bits. Therefore, it is possible to determine the value of Z n for each combination of several 2.
【0038】FDTS方式では、あらかじめ定められた
Lビットの範囲で、数2から求められるZnの値と実際
に得られるYnの値の誤差を比較し、その差が最も小さ
いZnを真値としてデータが再生される。[0038] In FDTS method, in the range of L bits predetermined compares the errors of the values of the actually obtained Y n of Z n obtained from Equation 2, the true and the smallest Z n is the difference The data is reproduced as a value.
【0039】具体的には、仮に探索範囲をL=3ビッ
ト、対象とするXnを{Xk,Xk+1,Xk+2}とする
と、取りうるXnの組み合わせは8通りである。これを
ツリー状に表現したのが図4である。図4において、白
丸は節を現わし、新たな入力Xnによって次の節に状態
遷移する。点線はXn=0に対応する枝であり、実線は
Xn=1に対応する枝である。また、図中の数値は、そ
れぞれの枝に対応するXk/Zkの値である。ただし、
ここでは、Xk-1=0,Xk-2=0と仮定している。Specifically, assuming that the search range is L = 3 bits and the target Xn is {X k , X k + 1 , X k + 2 }, there are eight possible combinations of X n. is there. FIG. 4 shows this in a tree shape. In FIG. 4, a white circle represents a node, and the state changes to the next node by a new input Xn . The dotted line is a branch corresponding to X n = 0, and the solid line is a branch corresponding to X n = 1. Numerical values in the figure are values of X k / Z k corresponding to each branch. However,
Here, it is assumed that X k-1 = 0 and X k-2 = 0.
【0040】全部で8通りのZkの組み合わせに対し
て、実際の入力信号Ykとの誤差を求めるためにメトリ
ックと呼ぶ評価関数(数4)が定義される。For all eight combinations of Z k, an evaluation function (Equation 4) called a metric for defining an error from the actual input signal Y k is defined.
【0041】[0041]
【数4】 (Equation 4)
【0042】図4に示す例では、In the example shown in FIG.
【0043】[0043]
【数5】 M(k)=(Yk−Zk)2+(Yk+1−Zk+1)2+(yk+2−Zk+2)2 (数5) すなわち、M (k) = (Y k −Z k ) 2 + (Y k + 1 −Z k + 1 ) 2 + (y k + 2 −Z k + 2 ) 2 (Equation 5)
【0044】[0044]
【数6】 (Equation 6)
【0045】ただし、YkおよびYk+1は、既知の
Xk-1,Xk-2による符号間干渉を受けるので、この部分
を補正する必要がある。すなわち、However, since Y k and Y k + 1 are subject to intersymbol interference due to known X k−1 and X k−2 , it is necessary to correct this part. That is,
【0046】[0046]
【数7】 Yk′=Yk−(a1・Xk-1+a2・Xk-2) Yk+1′=Yk+1−(a2・Xk-1) (数7) 次に、数6から求まる8個のメトリック値が比較され、
最小のメトリックが選択される。選ばれたメトリックに
対応する枝がXk=1で始まる枝、すなわち図4の下半
分(黒丸の節)にある場合は、Xk=1と判定され、Xk
=0で始まる枝、すなわち図4の上半分にある場合は、
Xk=0と判定されて1サンプルのデータに対する一連
の処理が終了する。次の時刻k+1では、選択された枝
を辿った次の点から同様にしてデータ判定が行われる。Y k ′ = Y k − (a 1 · X k−1 + a 2 · X k−2 ) Y k + 1 ′ = Y k + 1 − (a 2 × X k−1 ) (Equation 7) Next, the eight metric values obtained from Equation 6 are compared,
The smallest metric is selected. Branches branches corresponding to the selected metric begins with X k = 1, i.e. when in the lower half of FIG. 4 (section black circle) is determined as X k = 1, X k
= 0, ie in the upper half of FIG.
It is determined that X k = 0, and a series of processes for one sample of data is completed. At the next time k + 1, data determination is similarly performed from the next point following the selected branch.
【0047】図5は、上述したFDTSアルゴリズムを
実現する符号判定回路の一例を示す簡略なブロック図で
ある。FIG. 5 is a simplified block diagram showing an example of a code determination circuit for realizing the above-mentioned FDTS algorithm.
【0048】図に示す符号判定回路11は、演算回路7
01〜716、加算回路717〜726、一時刻の遅延
回路729〜732、選択回路728を有して構成され
る。符号判定回路11には、等化器34により数2およ
び数3が成り立つように波形等化が行われた情報が入力
される。ある時刻における入力信号をYk+2とする。符
号判定回路11に入力された信号は、演算回路701〜
708および遅延回路729の入力となる。The sign judging circuit 11 shown in FIG.
01 to 716, adders 717 to 726, one-time delay circuits 729 to 732, and a selector 728. Information that has been subjected to waveform equalization by the equalizer 34 so that Equations 2 and 3 hold is input to the sign determination circuit 11. An input signal at a certain time is Y k + 2 . The signals input to the sign determination circuit 11 are
708 and the input of the delay circuit 729.
【0049】演算回路符号701は、入力信号の2乗、
すなわち(Yk+2)2を演算する。演算回路702は、入力
信号からa0を引いた値の2乗、すなわち(Yk+2−a0)2
を演算する。演算回路703は、入力信号からa1を引
いた値の2乗、すなわち(Yk+2−a1)2を演算する。演
算回路704は、入力信号からa2を引いた値の2乗、
すなわち(Yk+2−a2)2を演算する。演算回路705
は、入力信号からa0とa1を引いた値の2乗、すなわち
(Yk+2−a0−a1)2を演算する。演算回路706は、入
力信号からa0とa2を引いた値の2乗、すなわち(Yk+2
−a0−a2)2を演算する。演算回路707は、入力信号
からa1とa2を引いた値の2乗、すなわち(Yk+2−a1
−a2)2を演算する。演算回路708は、入力信号から
a0とa1とa2を引いた値の2乗、すなわち(Yk+2−a0
−a1−a2)2を演算する。The arithmetic circuit code 701 is the square of the input signal,
That is, (Y k + 2 ) 2 is calculated. The arithmetic circuit 702 calculates the square of the value obtained by subtracting a 0 from the input signal, that is, (Y k + 2 −a 0 ) 2
Is calculated. The arithmetic circuit 703 calculates the square of the value obtained by subtracting a 1 from the input signal, that is, (Y k + 2 −a 1 ) 2 . The arithmetic circuit 704 calculates the square of a value obtained by subtracting a 2 from the input signal,
That is, (Y k + 2 −a 2 ) 2 is calculated. Arithmetic circuit 705
Is the square of the value obtained by subtracting a 0 and a 1 from the input signal, that is,
(Y k + 2 −a 0 −a 1 ) 2 is calculated. The arithmetic circuit 706 calculates the square of the value obtained by subtracting a 0 and a 2 from the input signal, that is, (Y k + 2
-A 0 -a 2 ) 2 is calculated. The arithmetic circuit 707 calculates the square of the value obtained by subtracting a 1 and a 2 from the input signal, that is, (Y k + 2 −a 1
-A 2 ) 2 is calculated. The arithmetic circuit 708 calculates the square of the value obtained by subtracting a 0 , a 1, and a 2 from the input signal, that is, (Y k + 2 −a 0
−a 1 −a 2 ) 2 is calculated.
【0050】遅延回路729は、信号Yk+2が入力され
た時刻に、その一時刻前の入力信号Yk+1を出力する。
この信号は、加算回路725および遅延回路730に与
えられる。加算回路725は、数7に示した既知の符号
間干渉の補正を行う。加算回路725の出力信号は、演
算回路709〜712に与えられる。The delay circuit 729 outputs the input signal Y k + 1 one time before the time when the signal Y k + 2 is input.
This signal is applied to addition circuit 725 and delay circuit 730. The addition circuit 725 corrects the known intersymbol interference shown in Expression 7. The output signal of the addition circuit 725 is provided to arithmetic circuits 709 to 712.
【0051】演算回路709は、入力された信号の2
乗、すなわち(Yk+1)2を演算する。演算回路710は、
入力された信号からa0を引いた値の2乗、すなわち(Y
k+1−a0)2を演算する。演算回路711は、入力された
信号からa1を引いた値の2乗、すなわち(Yk+1−a1)
2を演算する。演算回路712は、入力された信号から
a0とa1を引いた値の2乗、すなわち(Yk+1−a0−
a1)2を演算する。The arithmetic circuit 709 calculates the 2 of the input signal.
The power, that is, (Y k + 1 ) 2 is calculated. The arithmetic circuit 710 includes:
The square of the value obtained by subtracting a 0 from the input signal, that is, (Y
k + 1− a 0 ) 2 is calculated. The arithmetic circuit 711 calculates the square of the value obtained by subtracting a 1 from the input signal, that is, (Y k + 1 −a 1 )
Calculate 2 . The arithmetic circuit 712 calculates the square of the value obtained by subtracting a 0 and a 1 from the input signal, that is, (Y k + 1 −a 0 −
a 1 ) 2 is calculated.
【0052】遅延回路731は、入力された信号を一時
刻遅延させて出力する。信号Yk+2が入力された時刻に
おける遅延回路731の出力信号はYkとなる。遅延回
路731の出力信号は、加算回路726に与えられる。
加算回路726は、数7に示した既知の符号間干渉の補
正を行う。加算回路726の出力信号は、演算回路71
3〜714に与えられる。The delay circuit 731 delays the input signal by one time and outputs it. The output signal of the delay circuit 731 at the time when the signal Y k + 2 is input becomes Y k . The output signal of delay circuit 731 is provided to addition circuit 726.
The addition circuit 726 corrects the known intersymbol interference shown in Expression 7. The output signal of the addition circuit 726 is
3-714.
【0053】演算回路713は、入力された信号の2
乗、すなわち(Yk)2を演算する。演算回路714は、
入力された信号からa0を引いた値の2乗、すなわち(Y
k−a0)2を演算する。演算回路701〜714により求
められた値は、加算回路717〜〜724に与えられ
る。加算回路717〜724では、数6に示したメトリ
ック値の演算が行われる。具体的に、加算回路717に
は、演算回路701、709、713の出力信号が入力
され、数6におけるM0の値が出力される。加算回路7
18には、演算回路702、709、713の出力信号
が入力されて数6におけるM1の値が出力される。加算
回路719には、演算回路703、710、713の出
力信号が入力されて、数6におけるM2の値が出力され
る。加算回路720には、演算回路705、710、7
13の出力信号が入力されて、数6におけるM3の値が
出力される。加算回路721には、演算回路704、7
11、714の出力信号が入力されて、数6におけるM
4の値が出力される。加算回路722には、演算回路7
06、711、714の出力信号が入力されて、数6に
おけるM5の値が出力される。加算回路723には、演
算回路707、712、714の出力信号が入力され
て、数6におけるM6の値が出力される。加算回路72
4には、演算回路708、712、714の出力信号が
入力されて、数6におけるM7の値が出力される。The arithmetic circuit 713 calculates the 2 of the input signal.
The power, that is, (Y k ) 2 is calculated. The arithmetic circuit 714 is
The square of the value obtained by subtracting a 0 from the input signal, that is, (Y
k− a 0 ) 2 is calculated. The values obtained by the arithmetic circuits 701 to 714 are provided to adders 717 to 724. In the adders 717 to 724, the calculation of the metric value shown in Expression 6 is performed. Specifically, the output signals of the arithmetic circuits 701, 709, and 713 are input to the addition circuit 717, and the value of M0 in Equation 6 is output. Adder circuit 7
The output signal of the arithmetic circuits 702, 709, and 713 is input to 18, and the value of M1 in Equation 6 is output. The output signals of the arithmetic circuits 703, 710, and 713 are input to the adder circuit 719, and the value of M2 in Equation 6 is output. The arithmetic circuits 705, 710, 7
Thirteen output signals are input, and the value of M3 in Equation 6 is output. The addition circuits 721 include arithmetic circuits 704 and 7
11, 714 output signals are input and M
A value of 4 is output. The addition circuit 722 includes an arithmetic circuit 7
The output signals 06, 711, and 714 are input, and the value of M5 in Equation 6 is output. The output signals of the arithmetic circuits 707, 712, and 714 are input to the addition circuit 723, and the value of M6 in Equation 6 is output. Adder circuit 72
4 receives the output signals of the arithmetic circuits 708, 712, and 714, and outputs the value of M7 in Equation 6.
【0054】このようにして求められたM0〜M7の値
は、最小値選択回路728に入力される。最小値選択回
路728は、メトリック値が最小となる値を選択する。
この選択結果から、Xkの値が判定されて出力される。
この出力は、FDTSの出力になると同時に遅延回路7
31に入力される。遅延回路731は、一時刻の遅延回
路であり、その出力はXk-1となる。遅延回路731の
出力信号は、遅延回路732および演算回路715、7
16に入力される。The values of M0 to M7 thus obtained are input to the minimum value selection circuit 728. The minimum value selection circuit 728 selects a value that minimizes the metric value.
This selection result, the value of X k is output is determined.
This output becomes the output of the FDTS and the delay circuit 7 at the same time.
31 is input. The delay circuit 731 is a one-time delay circuit, and its output is X k−1 . The output signal of the delay circuit 731 is supplied to the delay circuit 732 and the arithmetic circuits 715 and 7.
16 is input.
【0055】遅延回路732は、一時刻の遅延回路であ
り、その出力はXk−2となる。遅延回路732の出力
信号は、演算回路716に入力される。演算回路715
は、数7におけるYk+1の補正値(a2・Xk-1)を演
算する。演算回路716は、数7におけるYkの補正値
(a1・Xk-1+a2・Xk-2)を演算する。演算回路71
5、716の出力信号はそれぞれ、加算回路725、7
26に入力される。The delay circuit 732 is a one-time delay circuit, and its output is Xk-2 . The output signal of the delay circuit 732 is input to the arithmetic circuit 716. Arithmetic circuit 715
Calculates the correction value (a 2 · X k -1 ) of Y k + 1 in Equation 7. The arithmetic circuit 716 calculates the correction value (a 1 · X k -1 + a 2 · X k -2 ) of Y k in Equation 7. Arithmetic circuit 71
5 and 716 are output from adders 725 and 7 respectively.
26.
【0056】再び、図3に戻り、符号判定回路11の出
力は、演算回路18に入力される。本実施形態では、ク
ラス4のパーシャルレスポンスを用いることを想定して
いる。したがって、前述のインパルス応答{a0,a1,
a2}={1,0,−1}となるように波形等化が行わ
れる。演算回路18は、記録符号から本来のPR4出力
をもとめる演算を行う。すなわち、演算回路18は、時
刻kでの符号判定回路11の出力をXkとしたとき、そ
の出力Xk′が数8を満足するような演算を行う。Referring back to FIG. 3, the output of the sign determination circuit 11 is input to the arithmetic circuit 18. In the present embodiment, it is assumed that a class 4 partial response is used. Therefore, the aforementioned impulse responses {a 0 , a 1 ,
Waveform equalization is performed so that a 2 } = {1, 0, −1}. The operation circuit 18 performs an operation for obtaining the original PR4 output from the recording code. That is, when the output of the code determination circuit 11 at time k is X k , the arithmetic circuit 18 performs an operation such that the output X k ′ satisfies Expression 8.
【0057】[0057]
【数8】 Xk′=(Xk−Xk-2) (数8) 演算回路18の出力は、乗算回路14と、遅延回路13
を介して演算回路15に入力される。X k ′ = (X k −X k−2 ) (Equation 8) The output of the arithmetic circuit 18 is a multiplication circuit 14 and a delay circuit 13
Is input to the arithmetic circuit 15 through
【0058】遅延回路17は、符号判定回路11および
演算回路18で発生する遅延時間を調節するために設け
られる。遅延回路17の遅延時間は、符号判定回路11
および演算回路18で発生する遅延時間と同一の遅延時
間に設定される。上述した符号判定回路11における複
合遅延時間は二時刻である。したがって、演算回路18
での遅延が発生しないものと仮定すると、遅延回路17
の遅延時間は、二時刻となる。The delay circuit 17 is provided for adjusting the delay time generated in the sign determination circuit 11 and the operation circuit 18. The delay time of the delay circuit 17 is
And the same delay time as the delay time generated in the arithmetic circuit 18 is set. The composite delay time in the sign determination circuit 11 described above is two times. Therefore, the operation circuit 18
Assuming that no delay occurs in the delay circuit 17
Is two times.
【0059】遅延回路17の出力は、乗算回路15と、
遅延回路12を介して演算回路14に入力される。乗算
回路14、15での演算結果は、加算回路16により差
分がとられ、従来技術の項において説明したように、位
相誤差量を表す位相誤差信号が生成される。このように
して生成された位相誤差信号は、先に説明したように、
ループフィルタ37によってフィルタ処理されてVCO
36に与えられる。VCO36は、フィルタ処理された
位相誤差信号に基づきその発振周波数をわずかに変化さ
せ、サンプリングタイミングを調整する。The output of the delay circuit 17 is supplied to the multiplication circuit 15
The signal is input to the arithmetic circuit 14 via the delay circuit 12. The operation results of the multiplication circuits 14 and 15 are subtracted by the addition circuit 16 to generate a phase error signal representing the amount of phase error, as described in the section of the related art. The phase error signal thus generated is, as described above,
VCO filtered by the loop filter 37
36. The VCO 36 slightly changes the oscillation frequency based on the filtered phase error signal to adjust the sampling timing.
【0060】以上説明した実施形態によれば、位相誤差
検出のための符号判定に、FDTSアルゴリズムを適用
したため、従来一般的であったしきい値との比較による
符号判定よりも高精度な位相誤差信号を生成することが
でき、より精度の高い同期信号を生成することが可能と
なる。また、符号判定のための復号遅延が二時刻と、応
答時間が比較的短く、位相制御の帯域にほとんど影響を
与えることはない。According to the above-described embodiment, since the FDTS algorithm is applied to the sign determination for detecting the phase error, the phase error with higher accuracy than the sign determination based on comparison with the threshold value, which has been conventionally common. A signal can be generated, and a more accurate synchronization signal can be generated. Further, the decoding time for code determination is two times, and the response time is relatively short, and hardly affects the phase control band.
【0061】本実施形態では、チャネル応答の長さが3
ビット、すなわちインパルス応答が{a0,a1,a2}
の場合を例に説明したが、任意のインパルス応答の長さ
をもつパーシャルレスポンスに適用可能な符号判定回路
を構成することができる。したがって、記録再生装置と
して、磁気ディスクのみならず、光ディスク装置、磁気
テープ装置など幅広く適用することが可能である。In this embodiment, the length of the channel response is 3
Bit, that is, the impulse response is {a 0 , a 1 , a 2 }
Although the case of (1) has been described as an example, a code determination circuit applicable to a partial response having an arbitrary impulse response length can be configured. Therefore, as a recording / reproducing device, not only a magnetic disk but also an optical disk device and a magnetic tape device can be widely applied.
【0062】次に、符号判定器の構成を簡素化した記録
再生装置について、第2の実施形態として説明する。Next, a recording / reproducing apparatus having a simplified structure of a code determining unit will be described as a second embodiment.
【0063】磁気記録に用いられるパーシャルレスポン
スは、磁気の特性上その伝達関数に(1−D)を含んでい
る。例えば、クラス4のパーシャルレスポンスの伝達関
数は、(1−D)(1+D)であり、拡張クラス4(EPR
4)の場合の伝達関数は、(1−D)(1+D)2である。
ここで、適切なプリコード処理を行った場合の(1−D)
出力を考えると、その取り得る値は、1,0,−1のい
ずれかであり、かつ記録符号の“1”に対応する出力
は、1または−1が交互に出力され、記録符号の“0”
に対応する出力は0になるという特徴がある。The partial response used for magnetic recording includes (1-D) in its transfer function due to magnetic characteristics. For example, the transfer function of the partial response of class 4 is (1-D) (1 + D), and the extended class 4 (EPR
The transfer function in the case of 4) is (1−D) (1 + D) 2 .
Here, (1-D) when the appropriate precoding process is performed
Considering the output, the possible values are 1, 0, and −1, and the output corresponding to the recording code “1” is alternately output as 1 or −1, and the recording code “1”. 0 "
Is characterized in that the output corresponding to is zero.
【0064】(1−D)出力を基準にして図4に相当する
状態分岐図を描き、これに基づいてFDTSを行うこと
で、FDTSの探索範囲を短くでき、FDTSを簡素な
構成にすることが可能である。すなわち、1,0,−1
の3値が入力となり、PR4の場合は(1+D)が伝達関
数、EPR4の場合は、(1+D)2が伝達関数になると
考えることができる。この考えに基づく実施形態につい
て説明する。(1-D) A state branch diagram corresponding to FIG. 4 is drawn on the basis of the output, and FDTS is performed based on the state branch diagram, so that the search range of FDTS can be shortened and the FDTS has a simple configuration. Is possible. That is, 1,0, -1
It can be considered that (1 + D) is a transfer function in the case of PR4 and (1 + D) 2 is a transfer function in the case of EPR4. An embodiment based on this concept will be described.
【0065】第1の実施形態における伝達関数が数9の
ように変形できるとする。It is assumed that the transfer function in the first embodiment can be modified as shown in Expression 9.
【0066】[0066]
【数9】 (a0+a1・D+a2・D2)=(1−D)・(b0+b1・D) (数9) ここで、記号“D”は、一時刻の遅延を表現する演算子
であり、“D2”は二時刻の遅延を現わす演算子である
とする。(1−D)出力を基準としたときの伝達関数は
(b0+b1・D)となる。本実施形態では、(1−D)の
出力で、次の記録データ“1”に対応する出力の符号を
保持するレジスタSgを新たに設ける。Sgは、1,−
1のいずれかの値になる。このとき、次の時刻kで取り
得る(1−D)の出力は、{0,Sg}となる。(A 0 + a 1 · D + a 2 · D 2 ) = (1−D) · (b 0 + b 1 · D) (Equation 9) Here, the symbol “D” represents a one-time delay. It is assumed that “D 2 ” is an operator representing a two-time delay. The transfer function based on the (1-D) output is (b 0 + b 1 · D). In the present embodiment, a register Sg for holding the sign of the output corresponding to the next recording data “1” at the output of (1-D) is newly provided. Sg is 1, −
It becomes one of the values of 1. At this time, the output of (1-D) that can be obtained at the next time k is {0, Sg}.
【0067】記録データ“1”に対応する(1−D)出力
は、Sgと−Sgが交互に対応する点に留意し、第1の
実施形態の場合と同様にして状態分岐を示す図を描くと
図6のようになる。図6において、白丸は節を現わし、
新たな入力Xnによって次の節に状態遷移する。点線は
Xn=0に対応する枝であり、実線はXk=1またはX
k=−1に対応する枝である。また、図中の数値は、そ
れぞれの枝に対応するXk/Zkの値である。ただし、
Xk-1=0,Xk-2=0と仮定している。第1の実施形態
の場合と同様に、それぞれの枝に対応するZnの値か
ら、評価関数メトリックの値を求める。すなわち、Note that in the (1-D) output corresponding to the recording data "1", Sg and -Sg alternately correspond to each other, and the state branch is shown in the same manner as in the first embodiment. Drawing is as shown in FIG. In FIG. 6, white circles represent nodes,
A state transition is made to the next node by a new input Xn . The dotted line is the branch corresponding to X n = 0, and the solid line is X k = 1 or X k
It is a branch corresponding to k = -1. Numerical values in the figure are values of X k / Z k corresponding to each branch. However,
It is assumed that X k-1 = 0 and X k-2 = 0. As in the first embodiment, the value of Z n corresponding to each branch, obtaining the value of the evaluation function metric. That is,
【0068】[0068]
【数10】 M0(k)=Yk′2+Yk+1 2 M1(k)=Yk′2+(Yk+1−Sg・b0)2 M2(k)=(Yk′−Sg・b0)2+(Yk+1−Sg・b1)2 M3(k)=(Yk′−Sg・b0)2+(Yk+1−Sg・b1+Sg・b0)2(数10) ただし、Ykは、既知のXk-1による符号間干渉を受ける
ので、この部分を補正する必要がある。すなわち、Equation 10] M0 (k) = Y k ' 2 + Y k + 1 2 M1 (k) = Y k' 2 + (Y k + 1 -Sg · b 0) 2 M2 (k) = (Y k '- Sg · b 0 ) 2 + (Y k + 1 −Sg · b 1 ) 2 M3 (k) = (Y k ′ −Sg · b 0 ) 2 + (Y k + 1 −Sg · b 1 + Sg · b 0 ) 2 (Equation 10) However, since Y k receives intersymbol interference due to known X k−1 , it is necessary to correct this part. That is,
【0069】[0069]
【数11】 Yk′=Yk−(b1・Xk-1) (数11) 数10で求められたメトリック値のうち値が最小のもの
を選択し、値が最小となるのがM0またはM1であれ
ば、Xk=0と判定し、値が最小となるのがM2または
M3であれば、Xk=Sgと判定するとともにSg=−
Sgとして値を更新する。以上で、1サンプルデータに
対する一連の処理が終了し、次のデータに対する処理が
同様に行われる。Y k ′ = Y k − (b 1 · X k−1 ) (Equation 11) The metric value obtained by the expression 10 which has the smallest value is selected, and If it is M0 or M1, it is determined that X k = 0, and if the minimum value is M2 or M3, it is determined that X k = Sg and Sg = −
The value is updated as Sg. Thus, a series of processing for one sample data is completed, and processing for the next data is similarly performed.
【0070】図7は、このような処理を実現するFDT
Sによる符号判定回路の一例を示す簡略化されたブロッ
ク図である。FIG. 7 shows an FDT for realizing such processing.
FIG. 4 is a simplified block diagram illustrating an example of a sign determination circuit based on S.
【0071】本実施形態の符号判定回路は、演算回路8
09〜815、加算回路817〜820、826、遅延
回路830、831、833、レジスタ832、及び最
小値選択回路828を有して構成される。The sign judging circuit of the present embodiment comprises an arithmetic circuit 8
09 to 815, adders 817 to 820, 826, delay circuits 830, 831, 833, a register 832, and a minimum value selector 828.
【0072】今、符号判定回路の入力信号をYk+1とす
る。この入力信号は、演算回路809、810、81
1、812、及び遅延回路830に入力される。演算回
路809は、入力信号の2乗、すなわち(Yk+1)2の演算
を行う。演算回路810は、入力信号からSg・b0を引
いた値の2乗、すなわち(Yk+1−Sg・b0)2の演算を行
う。演算回路811は、入力信号からSg・b1を引いた
値の2乗、すなわち(Yk+1−Sg・b1)2の演算を行う。
演算回路811は、入力信号に−Sg・b1+Sg・b0を加
算した値の2乗、すなわち(Yk+1−Sg・b1+Sg・b0)2
の演算を行う。Now, assume that the input signal of the sign determination circuit is Y k + 1 . This input signal is supplied to arithmetic circuits 809, 810, 81
1, 812 and the delay circuit 830. The arithmetic circuit 809 calculates the square of the input signal, that is, (Y k + 1 ) 2 . The arithmetic circuit 810 calculates the square of the value obtained by subtracting Sg · b 0 from the input signal, that is, (Y k + 1 −Sg · b 0 ) 2 . The arithmetic circuit 811 calculates the square of the value obtained by subtracting Sg · b 1 from the input signal, that is, (Y k + 1 −Sg · b 1 ) 2 .
The arithmetic circuit 811 calculates the square of the value obtained by adding −Sg · b 1 + Sg · b 0 to the input signal, that is, (Y k + 1 −Sg · b 1 + Sg · b 0 ) 2
Is calculated.
【0073】遅延回路830は、入力信号を一時刻遅延
させて出力する。したがって、その出力信号は、一時刻
前の入力信号Ykとなる。遅延回路830の出力信号
は、加算回路826に入力される。加算回路826は、
第1の実施形態における加算回路725、726と同様
に、Xk-1による符号間干渉の影響を補正する。加算回
路826の出力は、演算回路813、814に入力され
る。演算回路813は、入力された信号の2乗、すなわ
ち(Yk)2の演算を行う。演算回路814は、入力された
信号からSg・b0を引いた値の2乗、すなわち(Yk−Sg
・b0)2の演算を行う。The delay circuit 830 delays the input signal by one time and outputs it. Therefore, the output signal becomes the input signal Yk one time earlier. The output signal of the delay circuit 830 is input to the addition circuit 826. The addition circuit 826 is
Similarly to the addition circuits 725 and 726 in the first embodiment, the influence of intersymbol interference due to X k−1 is corrected. The output of the adding circuit 826 is input to the arithmetic circuits 813 and 814. The arithmetic circuit 813 calculates the square of the input signal, that is, (Y k ) 2 . Arithmetic circuit 814, the square of a value obtained by subtracting the Sg · b 0 from the input signal, i.e. (Y k -sg
・ Calculate b 0 ) 2 .
【0074】加算回路817の入力には、演算回路80
9と演算回路813の出力信号が入力され、それらの
和、すなわち数10におけるM0の値が出力される。加
算回路818の入力には、演算回路810と演算回路8
13の出力信号が入力され、それらの和、すなわち数1
0におけるM1の値が出力される。加算回路819の入
力には、演算回路811と演算回路814の出力信号が
入力され、それらの和、すなわち数10におけるM2の
値が出力される。加算回路820の入力には、演算回路
812と演算回路814の出力信号が入力され、それら
の和、すなわち数10におけるM3の値が出力される。The operation circuit 80 is connected to the input of the addition circuit 817.
9 and the output signal of the arithmetic circuit 813 are input, and the sum of them, that is, the value of M0 in Equation 10 is output. The inputs of the addition circuit 818 include the operation circuit 810 and the operation circuit 8
Thirteen output signals are input, and their sum, that is,
The value of M1 at 0 is output. The output signal of the arithmetic circuit 811 and the output signal of the arithmetic circuit 814 are input to the input of the adder circuit 819, and the sum of them, that is, the value of M2 in Expression 10 is output. Output signals of the arithmetic circuits 812 and 814 are input to the input of the adder circuit 820, and the sum of them, that is, the value of M3 in Expression 10 is output.
【0075】加算回路817〜820の出力は、最小値
選択回路828の入力となる。最小値選択回路828
は、加算回路817〜820の出力の中から入力メトリ
ック値が最小となるものを選択し、対応するXkの値を
出力する。この出力は、判定結果として符号判定回路の
出力となる。また、最小値選択回路828の出力は、遅
延回路831およびレジスタ832に与えられる。The outputs of the adders 817 to 820 are input to the minimum value selector 828. Minimum value selection circuit 828
Selects the one with the minimum input metric value from the outputs of the adders 817 to 820 and outputs the corresponding value of X k . This output is the output of the sign determination circuit as a determination result. The output of minimum value selection circuit 828 is provided to delay circuit 831 and register 832.
【0076】レジスタ832は、前述の記録符号の
“1”に対応する(1−D)出力の符号(Sg)を保持するレ
ジスタであり、“1”または“−1”のいずれかの値を
とる。Sgの値は、符号判定回路の出力として、Xk=
1が出力されると符号が反転し、Xk=0が出力される
と以前の値がそのまま保持される。レジスタ832の出
力は、演算回路810、811、812、814に入力
されており、それぞれの演算回路における演算の入力信
号として使われる。また、レジスタ832の出力は、遅
延回路833にも与えられ、符号判定回路の出力である
Xkの符号データとして外部にも出力されている。The register 832 is a register for holding the code (Sg) of the (1-D) output corresponding to the recording code "1", and stores either "1" or "-1". Take. The value of Sg is expressed as X k =
When 1 is output, the sign is inverted, and when X k = 0 is output, the previous value is held as it is. The output of the register 832 is input to the arithmetic circuits 810, 811, 812, 814, and is used as an input signal of the arithmetic in each arithmetic circuit. The output of the register 832 is also supplied to the delay circuit 833, and is output to the outside as the code data of Xk which is the output of the code determination circuit.
【0077】遅延回路831、833は、それぞれ一時
刻の遅延回路である。遅延回路831は、Xk−1の値
(1または0)を出力し、遅延回路833は、Xk−1
の符号(+1または−1)を出力する。遅延回路83
1、833の出力は、合わせて演算回路815の入力と
される。演算回路815は、符号間干渉成分の補正値で
あるb1・Xk−1の演算を行う。演算回路815の出力
は加算回路826に入力される。Each of the delay circuits 831 and 833 is a one-time delay circuit. The delay circuit 831 outputs the X k-1 value (1 or 0), the delay circuit 833, X k-1
Is output (+1 or -1). Delay circuit 83
The outputs of 1,833 are also input to the arithmetic circuit 815. The arithmetic circuit 815 performs an operation of b 1 · X k−1 which is a correction value of the intersymbol interference component. The output of the arithmetic circuit 815 is input to the adding circuit 826.
【0078】本実施例で説明した符号判定回路により、
第1の実施形態における符号判定回路よりも簡略化され
た符号判定回路を実現することができる。With the sign determination circuit described in the present embodiment,
A sign determination circuit that is more simplified than the sign determination circuit according to the first embodiment can be realized.
【0079】図8は、上述した符号判定回路を用いた位
相誤差検出回路の構成を示す簡略化されたブロック図で
ある。FIG. 8 is a simplified block diagram showing a configuration of a phase error detection circuit using the above-described code determination circuit.
【0080】図8に示す位相誤差検出器は、図3に示し
た第1の実施形態における位相誤差検出器と基本的には
同様に構成される。本実施形態の位相誤差検出器が第1
の実施形態のものと異なる点は、上述したように符号判
定回路11の構成が異なる点と、符号判定回路11の出
力を処理する演算回路18における演算が相違する点に
ある。The phase error detector shown in FIG. 8 has basically the same configuration as the phase error detector according to the first embodiment shown in FIG. The phase error detector of the present embodiment is the first
The difference from the embodiment is that the configuration of the sign determination circuit 11 is different as described above, and that the operation in the arithmetic circuit 18 that processes the output of the sign determination circuit 11 is different.
【0081】演算回路18は、時刻kにおける入力信号
Xkとしたときに、The arithmetic circuit 18 calculates the input signal X k at time k as
【0082】[0082]
【数12】 Xk′=(Xk+Xk-1) (数12) なる信号Xk′を出力する。X k ′ = (X k + X k -1 ) (Equation 12) A signal X k ′ is output.
【0083】また、遅延回路17の遅延時間が第1の実
施例に比べて一時刻短くなる。これは、符号判定回路1
1での復号遅延時間が、回路の簡素化によって短縮され
るためである。The delay time of the delay circuit 17 is shorter by one time than in the first embodiment. This is the sign determination circuit 1
This is because the decoding delay time at 1 is shortened by simplification of the circuit.
【0084】ここで説明した以外の点については、第1
の実施形態における位相誤差検出器と特に変わらないの
で、ここでは、説明を省略する。Other points than those described here are the first
Since the phase error detector is not particularly different from the phase error detector according to the embodiment, the description is omitted here.
【0085】以上説明した実施形態によっても、第1の
実施形態と同様に、精度の高い位相誤差信号を生成する
ことができる。さらに、第1の実施例に比べて符号判定
機の構成を簡素化させることが可能である。According to the above-described embodiment, similarly to the first embodiment, a highly accurate phase error signal can be generated. Further, it is possible to simplify the configuration of the code determination device as compared with the first embodiment.
【0086】次に、第3の実施形態として、第1,及び
第2の実施形態における記録再生装置に比べ、位相誤差
検出の精度を向上させた記録再生装置について説明す
る。Next, as a third embodiment, a description will be given of a recording / reproducing apparatus in which the accuracy of phase error detection is improved as compared with the recording / reproducing apparatuses in the first and second embodiments.
【0087】第1及び第2の実施形態では、クラス4の
パーシャルレスポンス(PR4)の応答波形を使って符
号判定および位相誤差検出を行った。高密度化による信
号対雑音比の低下に対しては、拡張クラス4(EPR
4)のパーシャルレスポンスのような、より複雑なクラ
スのパーシャルレスポンスを用いることで誤判定を減ら
すことができる。本実施形態では、位相比較の為の符号
判定をEPR4の応答波形を用い、位相誤差検出にはP
R4の応答波形を用いる。In the first and second embodiments, code judgment and phase error detection are performed using the response waveform of the class 4 partial response (PR4). An extension class 4 (EPR)
By using a partial response of a more complicated class such as the partial response of 4), erroneous determination can be reduced. In the present embodiment, the sign determination for the phase comparison uses the response waveform of EPR4, and the phase error detection uses P
The response waveform of R4 is used.
【0088】図9は、本実施形態におけるデータ再生回
路の構成を示す簡略化されたブロック図である。図にお
いて、第1の実施形態における図2と機能的に同一の構
成要素については、図2と同一の参照番号を用いてい
る。以下、主に、第1の実施形態と相違する点について
具体的に説明する。FIG. 9 is a simplified block diagram showing the configuration of the data reproducing circuit according to the present embodiment. In the figure, the same reference numerals as in FIG. 2 are used for the components that are the same as those in FIG. 2 in the first embodiment. Hereinafter, mainly the points different from the first embodiment will be specifically described.
【0089】本実施形態のデータ再生回路39では、等
化器34でPR4の応答波形となるように波形等化され
た信号は、同期信号生成回路38′に入力されるととも
に、さらに、等化器91に入力される。等化器91は、
等化器34の出力信号であるPR4の応答波形からEP
R4の応答波形を出力するための波形等化を行う。PR
4の応答波形をEPR4の応答波形とするには、(1+
D)の伝達関数をもつフィルタを用いればよい。このよ
うなフィルタは、数12に示した演算を実現する回路と
して構成される。なお、EPR4よりもさらに複雑なク
ラスを用いる場合には、そのクラスに応じた適切な伝達
関数を等化器91に適用すればよい。In the data reproducing circuit 39 of the present embodiment, the signal whose waveform has been equalized by the equalizer 34 so as to have the response waveform of PR4 is input to the synchronization signal generating circuit 38 'and further equalized. Is input to the container 91. The equalizer 91
From the response waveform of PR4 which is the output signal of the equalizer 34, EP
Waveform equalization for outputting a response waveform of R4 is performed. PR
To make the response waveform of EPR4 the response waveform of EPR4, (1+
A filter having the transfer function of D) may be used. Such a filter is configured as a circuit that implements the operation shown in Expression 12. When a class more complicated than EPR4 is used, an appropriate transfer function according to the class may be applied to the equalizer 91.
【0090】ビタビ復号回路35は、等化器91から出
力された信号に対してビタビアルゴリズムによるデータ
再生を行い、バイナリデータに復号して出力する。これ
と同時に、等化器34の出力(等化後信号)は、位相誤
差検出器30に供給される。The Viterbi decoding circuit 35 reproduces the data output from the equalizer 91 by the Viterbi algorithm, decodes the signal into binary data, and outputs the binary data. At the same time, the output (equalized signal) of the equalizer 34 is supplied to the phase error detector 30.
【0091】等化器91の出力は、また、同期信号生成
回路38に供給される。同期信号生成回路38は、等化
器34および等化器91から出力された信号に基づき、
アナログ・デジタル変換回路33におけるサンプルタイ
ミングを決めるためのサンプリングクロックを生成す
る。同期信号生成回路38は、主として、位相誤差検出
器90、ループフィルタ37、VCO36により構成さ
れる。ループフィルタ37、及びVCO36の機能は、
基本的に第1及び第2の実施例と変わるものではない。The output of the equalizer 91 is also supplied to the synchronizing signal generation circuit 38. The synchronizing signal generation circuit 38, based on the signals output from the equalizer 34 and the equalizer 91,
A sampling clock for determining the sample timing in the analog / digital conversion circuit 33 is generated. The synchronization signal generation circuit 38 mainly includes a phase error detector 90, a loop filter 37, and the VCO 36. The functions of the loop filter 37 and the VCO 36 are as follows.
Basically, there is no difference from the first and second embodiments.
【0092】図10は、本実施形態における位相誤差検
出器90の構成を示す簡略化されたブロック図である。
図において、図3に示した第1の実施形態における位相
誤差検出器の構成要素と同一のものについては、図3と
同じ参照符号が付されている。FIG. 10 is a simplified block diagram showing the configuration of the phase error detector 90 in the present embodiment.
In the figure, the same components as those of the phase error detector in the first embodiment shown in FIG. 3 are denoted by the same reference numerals as those in FIG.
【0093】本実施形態では、等化器34の出力信号が
遅延回路17に入力され、等化器91の出力信号は、符
号判定回路11に入力される。符号判定回路11は、F
DTSアルゴリズムによる符号判定を行うが、その構成
は、EPR4の応答波形に対応したものとなる。遅延回
路17の遅延段数は、等化器91の遅延時間、符号判定
回路11の遅延時間、及び演算回路18の遅延時間の総
遅延時間に等しくなるように設定される。これらの点を
除くと、本実施形態の位相誤差検出回路も、基本的に、
第1の実施形態における位相誤差検出回路と同様に構成
される。In this embodiment, the output signal of the equalizer 34 is input to the delay circuit 17, and the output signal of the equalizer 91 is input to the sign determination circuit 11. The sign determination circuit 11
The sign is determined by the DTS algorithm, and the configuration corresponds to the response waveform of EPR4. The number of delay stages of the delay circuit 17 is set to be equal to the total delay time of the delay time of the equalizer 91, the delay time of the sign determination circuit 11, and the delay time of the arithmetic circuit 18. Excluding these points, the phase error detection circuit of the present embodiment also basically
The configuration is the same as that of the phase error detection circuit in the first embodiment.
【0094】本実施形態において用いられるEPR4の
伝達関数は、次のように分割できる。The transfer function of EPR4 used in this embodiment can be divided as follows.
【0095】[0095]
【数13】 (1−D)2(1+D)=(1−D)(1+2・D+D2) (数13) 第2の実施形態と同様に、(1−D)を除いた伝達関数
は、(1+2・D+D2)となる。(1−D) 2 (1 + D) = (1−D) (1 + 2 · D + D 2 ) (Expression 13) As in the second embodiment, the transfer function excluding (1−D) is (1 + 2 · D + D 2 ).
【0096】入力が{1,0,−1}の3値で、伝達関
数が(1+2・D+D2)であるパーシャルレスポンスに
対して、図4、6と同様に状態分岐図を描くと、図11
に示す状態分岐図となる。図において、白丸は節を現わ
し、新たな入力Xnによって次の節に状態遷移する。点
線はXn=0に対応する枝であり、実線はXk=1、また
は、Xk=−1に対応する枝である。図中の数値は、そ
れぞれの枝に対応するXk/Zkの値である。ただし、X
k-1=0、Xk-2=0と仮定している。For a partial response having an input of {1, 0, -1} and a transfer function of (1 + 2.D + D 2 ), a state branch diagram is drawn as in FIGS. 11
The state branch diagram shown in FIG. In the figure, a white circle represents a node, and a state transition is made to the next node by a new input Xn . The dotted line is a branch corresponding to X n = 0, and the solid line is a branch corresponding to X k = 1 or X k = −1. Numerical values in the figure are values of X k / Z k corresponding to each branch. Where X
It is assumed that k-1 = 0 and Xk-2 = 0.
【0097】第1、及び第2の実施形態と同様に、それ
ぞれの枝に対応するZnの値から、評価関数メトリック
の値を求めると次のようになる。[0097] Similar to the first and second embodiment, the value of Z n corresponding to each branch, when determining the value of the evaluation function metrics as follows.
【0098】[0098]
【数14】 M0(k)=(Yk)2+(Yk+1)2+(Yk+2)2 M1(k)=(Yk)2+(Yk+1)2+(Yk+2−Sg)2 M2(k)=(Yk)2+(Yk+1−Sg)2+(Yk+2−2・Sg)2 M3(k)=(Yk)2+(Yk+1−Sg)2+(Yk+2−Sg)2 M4(k)=(Yk−Sg)2+(Yk+1−2・Sg)2+(Yk+2−Sg)2 M5(k)=(Yk−Sg)2+(Yk+1−2・Sg)2+(Yk+2−Sg)2 M6(k)=(Yk−Sg)2 +(Yk+1−Sg)2 +(Yk+2+Sg)2 M7(k)=(Yk−Sg)2 +(Yk+1−Sg)2 +(Yk+2)2 (数14) ただし、ここでも、既知のXk-1、Xk-2による符号間干
渉の影響を補正する必要がある。Equation 14] M0 (k) = (Y k ) 2 + (Y k + 1) 2 + (Y k + 2) 2 M1 (k) = (Y k) 2 + (Y k + 1) 2 + ( Y k + 2 −Sg) 2 M2 (k) = (Y k ) 2 + (Y k + 1 −Sg) 2 + (Y k + 2 −2 · Sg) 2 M3 (k) = (Y k ) 2 + (Y k + 1 −Sg) 2 + (Y k + 2 −Sg) 2 M4 (k) = (Y k− Sg) 2 + (Y k + 1 −2 · Sg) 2 + (Y k + 2 −Sg) 2 M5 (k) = (Y k −Sg) 2 + (Y k + 1 −2 · Sg) 2 + (Y k + 2 −Sg) 2 M6 (k) = (Y k −Sg) 2 + (Y k + 1 −Sg) 2 + (Y k + 2 + Sg) 2 M7 (k) = (Y k −Sg) 2 + (Y k + 1 −Sg) 2 + (Y k + 2 ) 2 ( (Equation 14) However, also here, it is necessary to correct the influence of the intersymbol interference due to the known X k−1 and X k−2 .
【0099】[0099]
【数15】 Yk′=Yk−(Xk-1+2・Xk-2) Yk+1′=Yk+1−(Xk-1) (数15) 符号判定では、数14で求められるメトリック値のう
ち、値が最小のものが選択され、値が最小となるもの
が、M0、M1、M2、及びM3のいずれかであれば、
Xk=0と判定され、値が最小となるのがM4、M5、
M6、及びM7のいずれかであれば、Xk=Sgと判定さ
れる。後者の場合は、また、Sg=−Sgとして値が更新さ
れる。Y k ′ = Y k − (X k−1 + 2 × X k−2 ) Y k + 1 ′ = Y k + 1 − (X k−1 ) (Equation 15) Is selected from among the metric values obtained in the above, and if the value having the minimum value is any of M0, M1, M2, and M3,
It is determined that X k = 0, and the minimum values are M4, M5,
If it is one of M6 and M7, it is determined that X k = Sg. In the latter case, the value is updated as Sg = -Sg.
【0100】本実施形態では、以上のようにして1サン
プルのデータに対する一連の処理が行われる。1サンプ
ルのデータに対する一連の処理が終了すると、次のデー
タに対する処理が、同様にして行われる。In this embodiment, a series of processing is performed on one sample of data as described above. When a series of processing for one sample of data is completed, processing for the next data is performed in the same manner.
【0101】本実施形態によれば、以上の手順により、
ERP4に対応した簡略化されたFDTSによる符号判
定を行うことができる。このように高次のパーシャルレ
スポンスの波形を用いて符号判定することにより、先に
説明した実施形態に比べ、より高精度な符号判定を行う
ことができ、高精度の位相差信号を生成することが可能
となる。According to the present embodiment, by the above procedure,
It is possible to perform code determination using simplified FDTS corresponding to ERP4. By performing the code determination using the waveform of the high-order partial response in this manner, it is possible to perform a more accurate code determination as compared with the above-described embodiment, and to generate a high-precision phase difference signal. Becomes possible.
【0102】次に、第4の実施形態として、記録再生装
置が光ディスク装置である場合について検討する。光デ
ィスク装置の場合、パーシャルレスポンスのクラスとし
ては、例えば、クラス1のパーシャルレスポンスが用い
られる。このとき、インパルス応答は、{a0,a1,a
2}={1,1,0}となる。このとき、先に説明した
数5、数6は、それぞれ、以下に示す数16、数17の
ように書換えられる。Next, as a fourth embodiment, a case where the recording / reproducing device is an optical disk device will be considered. In the case of an optical disk device, for example, a partial response of class 1 is used as a partial response class. At this time, the impulse response is {a 0 , a 1 , a
2 } = {1,1,0}. At this time, Equations 5 and 6 described above are rewritten as Equations 16 and 17 shown below, respectively.
【0103】[0103]
【数16】 Mk=(Yk−Zk)2+(Yk+1−Zk+1)2 (数16)M k = (Y k −Z k ) 2 + (Y k + 1 −Z k + 1 ) 2 (Equation 16)
【0104】[0104]
【数17】 M0(k)=Yk′2+Yk+1 2 M1(k)=Yk′2+(Yk+1−1)2 M2(k)=(Yk′−1)2+(Yk+1−1)2 M3(k)=(Yk′−1)2+(Yk+1−2)2 (数17) ここでも、第1の実施形態と同様にして Yk′を補正す
る必要がある。Equation 17] M0 (k) = Y k ' 2 + Y k + 1 2 M1 (k) = Y k' 2 + (Y k + 1 -1) 2 M2 (k) = (Y k '-1) 2 + (Y k + 1 −1) 2 M3 (k) = (Y k ′ −1) 2 + (Y k + 1 −2) 2 (Equation 17) Here, similarly to the first embodiment, Y k 'needs to be corrected.
【0105】[0105]
【数18】 Yk′=(Yk−Xk-1) (数18) 符号判定では、数17から求まる4個のメトリック値が
比較され、最小のメトリック値が選択される。選ばれた
メトリック値が、M0、あるいは、M1の場合は、Xk
=0と判定される。一方、選ばれたメトリック値がM
2、M3の場合は、Xk=1と判定される。他の実施形
態と同様、以上の判定式に基づいて回路を構成すること
でクラス1のパーシャルレスポンスに対応するFDTS
判定回路を構成することができる。Y k ′ = (Y k −X k−1 ) (Equation 18) In the sign determination, the four metric values obtained from Equation 17 are compared, and the minimum metric value is selected. If the selected metric value is M0 or M1, X k
= 0. On the other hand, if the selected metric value is M
In the case of 2, M3, it is determined that X k = 1. As in the other embodiments, the FDTS corresponding to the class 1 partial response is formed by configuring the circuit based on the above determination formula.
A determination circuit can be configured.
【0106】図12は、本実施形態における位相比較回
路の構成を示す簡略化されたブロック図である。FIG. 12 is a simplified block diagram showing the configuration of the phase comparison circuit in the present embodiment.
【0107】図において、符号判定回路11は、前述の
数17,数18に基づいてFDTSアルゴリズムによる
符号判定を行う。遅延回路17は、m時刻の遅延回路で
ある。値mは、第3の実施形態と同様に、符号判定回路
11での遅延時間に影響される。演算回路18は、符号
判定回路11の出力に対して(1+D)で表現される演算
を行う。この処理によって、クラス1のパーシャルレス
ポンスの本来の出力信号を求めることができる。加算回
路81は、等化器の出力値から符号判定されたZkの差
を取り、等化誤差を求める。遅延回路84は、入力され
た信号を一時刻遅延させて出力する遅延回路である。加
算回路83は、遅延回路84の入力信号と出力信号の差
を求める。乗算回路82は、加算回路83の出力と加算
回路81の出力の積を求める。In the figure, the sign judging circuit 11 judges the sign by the FDTS algorithm based on the above-mentioned equations (17) and (18). The delay circuit 17 is a delay circuit for m time. The value m is affected by the delay time in the sign determination circuit 11, as in the third embodiment. The operation circuit 18 performs an operation represented by (1 + D) on the output of the sign determination circuit 11. By this processing, the original output signal of the class 1 partial response can be obtained. Adder circuit 81 takes the difference between the code the determined Z k from the output value of the equalizer determines the equalization error. The delay circuit 84 is a delay circuit that delays an input signal by one time and outputs the delayed signal. The addition circuit 83 obtains a difference between the input signal and the output signal of the delay circuit 84. The multiplication circuit 82 obtains the product of the output of the addition circuit 83 and the output of the addition circuit 81.
【0108】演算回路18の出力は、“0”、“1”、
“2”のいずれかの値を取る。この出力をWkとする
と、遅延回路84と加算回路83で構成される回路によ
り、Wk−Wk-1)なる演算が行われる。この演算による
演算結果は、加算回路83の出力として得られる。この
出力から時刻kでの再生波形の傾きを簡易判定すること
ができる。つまり、(Wk−Wk-1)=0の場合傾きはゼ
ロ、(Wk−Wk-1)=1の場合傾きは正、(Wk−Wk-1)=
−1の場合傾きは負である。また、クラス1のパーシャ
ルレスポンスでは、その出力が0から+2、または+2
から0に1時刻で変化することはありえない。したがっ
て、加算回路83の出力は、常に{+1,0,−1}の
いずれかである。The outputs of the arithmetic circuit 18 are "0", "1",
Takes any value of "2". Assuming that this output is W k , an operation of W k −W k−1 ) is performed by a circuit including the delay circuit 84 and the addition circuit 83. The result of this operation is obtained as the output of the adder 83. From this output, the slope of the reproduced waveform at time k can be easily determined. That is, when (W k −W k−1 ) = 0, the slope is zero, when (W k −W k−1 ) = 1, the slope is positive, and (W k −W k−1 ) =
If -1, the slope is negative. In the class 1 partial response, the output is 0 to +2 or +2
From 0 to 0 in one time. Therefore, the output of the adding circuit 83 is always one of {+1, 0, -1}.
【0109】このようにして求められた再生波形の傾き
に、加算回路81で求められる等化誤差を掛けること
で、位相誤差Δφに相当する値を求めることができる。
この乗算処理は、乗算回路82で行われる。The value corresponding to the phase error Δφ can be obtained by multiplying the inclination of the reproduced waveform thus obtained by the equalization error obtained by the adding circuit 81.
This multiplication process is performed by the multiplication circuit 82.
【0110】以上のようにして、光ディスクなどで用い
られるクラス1のパーシャルレスポンスに対しても、位
相比較器を実現することが可能である。As described above, it is possible to realize a phase comparator for a class 1 partial response used in an optical disk or the like.
【0111】以上説明したように、高精度な位相差検出
器を用いることによって、レベル判定の誤りによる位相
差信号への影響を低減することができ、これによって高
精度の位相差検出を行うことが可能になる。また、位相
制御の為の遅延時間を精度の向上に伴って極端に増大さ
せることがなく、高帯域の位相制御を行うことが可能で
ある。この結果、高密度・高速動作が可能な記録再生装
置を提供することが可能になる。As described above, by using a high-precision phase difference detector, it is possible to reduce the influence on the phase difference signal due to an error in level determination, thereby performing high-precision phase difference detection. Becomes possible. Further, it is possible to perform the phase control in a high band without extremely increasing the delay time for the phase control with the improvement of the accuracy. As a result, it is possible to provide a recording / reproducing device capable of high-density and high-speed operation.
【0112】また、第2の実施形態において説明したよ
うな符号判定回路を用いることで、回路規模の増加を抑
えることができ、低コストで高精度の記録再生装置を実
現することができる。さらには、第3の実施形態におい
て説明した位相誤差検出を適用することで、コストを抑
えつつ高精度の位相制御を行うことが可能となる。Further, by using the code determination circuit as described in the second embodiment, an increase in circuit scale can be suppressed, and a low-cost and high-precision recording / reproducing apparatus can be realized. Furthermore, by applying the phase error detection described in the third embodiment, it is possible to perform high-accuracy phase control while suppressing costs.
【0113】[0113]
【発明の効果】本発明によれば、記録再生装置におい
て、データ再生時に使われる同期信号を生成する際に行
われる位相誤差の検出精度をより高くすることが可能と
なり、高密度、高速動作を行うに適した記録再生装置を
提供することができる。According to the present invention, in a recording / reproducing apparatus, it is possible to increase the accuracy of detecting a phase error performed when generating a synchronizing signal used for data reproduction, thereby achieving high-density and high-speed operation. It is possible to provide a recording / reproducing apparatus suitable for performing.
【図1】記録再生装置の一例である磁気ディスク装置の
概略構成を示すブロック図である。FIG. 1 is a block diagram illustrating a schematic configuration of a magnetic disk device as an example of a recording / reproducing device.
【図2】データ再生回路39の概略構成を示すブロック
図である。FIG. 2 is a block diagram showing a schematic configuration of a data reproduction circuit 39.
【図3】位相誤差検出器の概略構成を示すブロック図で
ある。FIG. 3 is a block diagram illustrating a schematic configuration of a phase error detector.
【図4】第1の実施形態におけるFDTSのツリー構造
を表す図である。FIG. 4 is a diagram illustrating a tree structure of an FDTS according to the first embodiment.
【図5】FDTSアルゴリズムを実現する符号判定回路
の一例を示す簡略なブロック図である。FIG. 5 is a simplified block diagram illustrating an example of a code determination circuit that implements the FDTS algorithm.
【図6】第2の実施形態におけるFDTSのツリー構造
を表す図である。FIG. 6 is a diagram illustrating a tree structure of FDTS in a second embodiment.
【図7】第2の実施形態におけるFDTSによる符号判
定回路の一例を示す簡略化されたブロック図である。FIG. 7 is a simplified block diagram illustrating an example of a code determination circuit based on FDTS in a second embodiment.
【図8】第2の実施形態における位相誤差検出回路の構
成を示す簡略化されたブロック図である。FIG. 8 is a simplified block diagram illustrating a configuration of a phase error detection circuit according to a second embodiment.
【図9】第3の実施形態におけるデータ再生回路の構成
を示す簡略化されたブロック図である。FIG. 9 is a simplified block diagram illustrating a configuration of a data reproduction circuit according to a third embodiment.
【図10】第3の実施形態における位相誤差検出回路の
構成を示す簡略化されたブロック図である。FIG. 10 is a simplified block diagram illustrating a configuration of a phase error detection circuit according to a third embodiment.
【図11】第3の実施形態におけるFDTSのツリー構
造を表す図である。FIG. 11 is a diagram illustrating a tree structure of FDTS according to the third embodiment.
【図12】第4の実施形態における位相誤差検出回路の
構成を示す簡略化されたブロック図である。FIG. 12 is a simplified block diagram illustrating a configuration of a phase error detection circuit according to a fourth embodiment.
【図13】従来技術における位相誤差検出回路の構成を
示すブロック図である。FIG. 13 is a block diagram illustrating a configuration of a phase error detection circuit according to the related art.
11…符号判定回路、12,13…遅延回路、14,1
5…乗算回路、16…加算回路、17…遅延回路、18
…演算回路、30…位相誤差検出器、31…可変ゲイン
アンプ、32…帯域制限フィルタ、33…アナログ・デ
ジタル変換回路、34…等化器、35…ビタビ検出器、
36…VCO、37…ループフィルタ、38…同期信号
生成回路、39…データ再生回路、41…記録媒体、4
2…記録再生アンプ、43…復号化回路、44…符号化
回路、45…ホストI/F、81…加算回路、82…乗
算回路、83…加算回路、84…遅延回路、90…位相
誤差検出器、91…等化器11 ... Sign judgment circuit, 12, 13 ... Delay circuit, 14,1
5 multiplication circuit, 16 addition circuit, 17 delay circuit, 18
.. Arithmetic circuit, 30 phase error detector, 31 variable gain amplifier, 32 band limiting filter, 33 analog-digital conversion circuit, 34 equalizer, 35 Viterbi detector,
36, VCO, 37, loop filter, 38, synchronization signal generation circuit, 39, data reproduction circuit, 41, recording medium, 4
Reference numeral 2: recording / reproducing amplifier, 43: decoding circuit, 44: encoding circuit, 45: host I / F, 81: addition circuit, 82: multiplication circuit, 83: addition circuit, 84: delay circuit, 90: phase error detection Vessel, 91 ... equalizer
───────────────────────────────────────────────────── フロントページの続き (72)発明者 井出 博史 東京都小平市上水本町五丁目20番1号 株 式会社日立製作所半導体グループ内 (72)発明者 高師 輝実 神奈川県小田原市国府津2880番地 株式会 社日立製作所ストレージシステム事業部内 Fターム(参考) 5D044 BC01 CC04 GL32 GM14 GM15 ──────────────────────────────────────────────────続 き Continuing from the front page (72) Inventor Hiroshi Ide 5-2-1, Josuihonmachi, Kodaira-shi, Tokyo Co., Ltd. Within the Semiconductor Group of Hitachi, Ltd. F-term (Reference) 5D044 BC01 CC04 GL32 GM14 GM15
Claims (14)
生成する読み出し回路と、 供給されるクロック信号に従って前記再生信号をサンプ
リングして振幅情報に変換する変換回路と、 前記振幅情報に基づいて符号判定を行い、前記情報に対
応したデジタル情報を出力する再生回路と、 予め定められた複数個の振幅情報に基づき、前記再生回
路における前記符号判定よりも短い応答時間で前記振幅
情報の符号判定を行い、該判定結果に基づいて前記変換
回路におけるサンプリングタイミングのずれを示す位相
誤差信号を生成する位相誤差検出回路と、 該位相誤差検出回路により得られた前記位相誤差信号に
基づいて前記クロック信号を調整する発振回路とを有す
る情報再生装置。1. A recording medium on which information is recorded, a read circuit for generating a reproduction signal corresponding to the information recorded from the recording medium, and a sampling of the reproduction signal in accordance with a supplied clock signal to convert the signal into amplitude information. A conversion circuit that performs sign determination based on the amplitude information, and outputs a digital information corresponding to the information; and a reproduction circuit that outputs digital information corresponding to the information. A phase error detection circuit that performs a code determination of the amplitude information with a short response time, and generates a phase error signal indicating a shift of a sampling timing in the conversion circuit based on the determination result. An oscillation circuit for adjusting the clock signal based on the phase error signal.
リズムに従って前記判定を行うことを特徴とする請求項
1記載の情報再生装置。2. The information reproducing apparatus according to claim 1, wherein said phase error detection circuit makes said determination according to an FDTS algorithm.
った符号判定を行うことを特徴とする請求項2記載の情
報再生装置。3. The information reproducing apparatus according to claim 2, wherein said reproducing circuit performs a code determination according to a Viterbi algorithm.
に従った符号判定の結果得られるバイナリデータから前
記情報に対応したデジタル信号を復号する復号回路を有
することを特徴とする請求項3記載の情報再生装置。4. The information according to claim 3, wherein said reproduction circuit has a decoding circuit for decoding a digital signal corresponding to said information from binary data obtained as a result of code determination according to said Viterbi algorithm. Playback device.
いて前記再生信号をサンプリングし、対応するデジタル
値を出力するアナログ・デジタル変換回路と、前記デジ
タル値に基づく波形等化を行い、前記情報に対応した振
幅情報を出力する等化器を有することを特徴とする請求
項3記載の情報再生装置。5. The analog-to-digital conversion circuit for sampling the reproduced signal based on the clock signal and outputting a corresponding digital value, performing a waveform equalization based on the digital value, and 4. The information reproducing apparatus according to claim 3, further comprising an equalizer that outputs amplitude information corresponding to the information.
符号判定の結果得られる判定情報と前記振幅情報とから
前記位相誤差信号を生成することを特徴とする請求項5
記載の情報再生装置。6. The phase error detection circuit according to claim 5, wherein the phase error detection circuit generates the phase error signal from the determination information obtained as a result of the code determination of the amplitude information and the amplitude information.
The information reproducing apparatus according to the above.
して第1の振幅情報を生成する第1の等化器と、前記第
1の振幅信号を波形等化して第2の振幅情報を生成する
第2の等化器とを有することを特徴とする請求項5記載
の情報再生装置。7. A first equalizer for waveform-equalizing the digital value to generate first amplitude information, and a second amplitude for equalizing a waveform of the first amplitude signal. 6. The information reproducing apparatus according to claim 5, further comprising a second equalizer for generating information.
情報を入力して前記FDTSアルゴリズムにしたがった
前記符号判定を行い、該判定の結果得られる判定情報
と、前記第1の振幅情報とに基づいて前記位相誤差信号
を生成することを特徴とする請求項7記載の情報再生装
置。8. The phase error detection circuit receives the second amplitude information, performs the code determination according to the FDTS algorithm, and determines the determination result obtained by the determination and the first amplitude information. 8. The information reproducing apparatus according to claim 7, wherein the phase error signal is generated based on the following.
タルデータを再生する情報再生装置において、クロック
信号に従い記録媒体から再生された再生信号をサンプリ
ングして振幅情報に変換し、少なくとも二つ以上の振幅
情報を用いてFDTSアルゴリズムに従って一つのデジ
タルデータを再生し、得られたデジタルデータと前記振
幅情報を用いて前記サンプリングのタイミングのずれで
ある位相差を求め、該位相差信号がゼロとなるように前
記クロック信号を調整する同期信号制御回路を備えるこ
とを特徴とする情報再生装置。9. An information reproducing apparatus for reproducing digital data from a reproduction signal reproduced from a recording medium, wherein the reproduction signal reproduced from the recording medium is sampled according to a clock signal, converted into amplitude information, and at least two or more signals are reproduced. One piece of digital data is reproduced according to the FDTS algorithm using the amplitude information, and a phase difference, which is a difference between the sampling timings, is obtained using the obtained digital data and the amplitude information, so that the phase difference signal becomes zero. An information reproducing apparatus, further comprising a synchronization signal control circuit for adjusting the clock signal.
ーシャルレスポンス方式を用いてデジタルデータを再生
する情報再生装置において、パーシャルレスポンスのイ
ンパルス応答長をNビットとし、クロック信号に従って
前記再生信号をサンプリングして振幅情報に変換し、N
−1個以下の前記振幅情報を用いてFDTSアルゴリズ
ムによるデータ再生を行い、得られたデータと前記振幅
情報を用いて前記サンプリングのタイミングのずれであ
る位相差を求め、該位相差信号がゼロとなるように前記
クロック信号によるサンプルタイミングを調整する同期
信号制御回路を備えることを特徴とする情報再生装置。10. An information reproducing apparatus for reproducing digital data from a reproduction signal reproduced from a recording medium by using a partial response method, wherein an impulse response length of a partial response is set to N bits, and the reproduction signal is sampled according to a clock signal. To convert to amplitude information,
Data reproduction is performed by the FDTS algorithm using -1 or less pieces of the amplitude information, and a phase difference, which is a difference between sampling timings, is obtained using the obtained data and the amplitude information. An information reproducing apparatus, comprising: a synchronizing signal control circuit for adjusting a sample timing by the clock signal.
ーシャルレスポンス方式を用いてデジタルデータを再生
する情報再生装置において、クロック信号に従って前記
再生信号をサンプリングして第1の振幅情報に変換し、
該第1の振幅情報を波形等化することで第2の振幅情報と
し、該第2の振幅情報を用いてFDTSアルゴリズムに
よるデータ再生を行い、得られたデータと前記第1の振
幅情報を用いて前記サンプリングのタイミングのずれで
ある位相差を求め、該位相差信号がゼロとなるように前
記クロック信号に従ったサンプルタイミングを調整する
同期信号制御回路を備えることを特徴とする情報再生装
置。11. An information reproducing apparatus for reproducing digital data from a reproduction signal reproduced from a recording medium by using a partial response method, wherein the reproduction signal is sampled in accordance with a clock signal and converted into first amplitude information.
The first amplitude information is waveform-equalized to second amplitude information, data is reproduced by the FDTS algorithm using the second amplitude information, and the obtained data and the first amplitude information are used. An information reproducing apparatus comprising: a synchronization signal control circuit that obtains a phase difference, which is a deviation of the sampling timing, and adjusts a sample timing according to the clock signal so that the phase difference signal becomes zero.
再生装置であって、前記同期信号制御回路とは独立に用
いられ、デジタルデータの再生のためにビタビアルゴリ
ズムによるデータ再生回路を備ることを特徴とする情報
再生装置。12. An information reproducing apparatus according to claim 9, wherein the information reproducing apparatus is provided independently of the synchronization signal control circuit and includes a data reproducing circuit based on a Viterbi algorithm for reproducing digital data. An information reproducing apparatus characterized by the above-mentioned.
生成する読み出し回路と、 供給されるクロック信号に従って前記再生信号をサンプ
リングして振幅情報に変換する変換回路と、 前記振幅情報に基づいて符号判定を行い、前記情報に対
応したデジタル情報を出力する再生回路と、 前記再生回路における前記符号判定よりも応答時間が短
く、しきい値に基づく符号判定よりも判定精度の高いア
ルゴリズムに従って前記振幅情報の符号判定を行い、該
判定結果に基づいて前記変換回路におけるサンプリング
タイミングのずれを示す位相誤差信号を生成する位相誤
差検出回路と、 該位相誤差検出回路により得られた前記位相誤差信号に
基づいて前記クロック信号を調整する発振回路とを有す
る情報再生装置。13. A recording medium on which information is recorded, a read circuit for generating a reproduction signal corresponding to the information recorded from the recording medium, and sampling the reproduction signal in accordance with a supplied clock signal to convert the signal into amplitude information. A conversion circuit that performs a code determination based on the amplitude information and outputs digital information corresponding to the information; a code that has a shorter response time than the code determination in the reproduction circuit and is based on a threshold. A phase error detection circuit that performs a code determination of the amplitude information in accordance with an algorithm having a higher determination accuracy than the determination, and generates a phase error signal indicating a sampling timing shift in the conversion circuit based on the determination result; An oscillation circuit that adjusts the clock signal based on the phase error signal obtained by the circuit. Reproducing apparatus.
ズムであることを特徴とする請求項13記載の情報再生
装置。14. The information reproducing apparatus according to claim 13, wherein said algorithm is an FDTS algorithm.
Priority Applications (3)
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---|---|---|---|
JP2000210687A JP2002025201A (en) | 2000-07-06 | 2000-07-06 | Recording and reproducing device |
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