JP3669282B2 - Electro-optical device and electronic apparatus - Google Patents

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【０００１】
【発明の属する技術分野】
本発明は、走査線やデータ線を構成する導電層とは異なる導電層を周辺回路に用いて、周辺回路を設計する際の自由度の向上等を図った電気光学装置およびその製造方法並びに当該電気光学装置を表示部に用いた電子機器に関する。
【０００２】
【従来の技術】
一般に電気光学装置、例えば、電気光学物質に液晶を用いて所定の表示を行う液晶装置は、一対の基板間に液晶が挟持された構成となっている。このうち、例えば画素電極を三端子型のスイッチング素子により駆動するアクティブマトリクス型の液晶装置は、次のような構成となっている。すなわち、この種の液晶装置は、一対の基板のうち、一方の基板に、複数の走査線と複数のデータ線とが互いに交差するように設けられるとともに、これらの交差部分の各々には薄膜トランジスタ（Thin Film Transistor：以下「ＴＦＴ」と称する）に代表される三端子型スイッチング素子および画素電極の対が設けられる。ここで、ＴＦＴは、交差部分に対応する走査線に供給されている走査信号がアクティブレベルになるとオンして、対応するデータ線に印加されている画像信号を画素電極に供給するものである。また、他方の基板には、画素電極に対向する透明な対向電極が設けられる。
【０００３】
一方、これらの走査線やデータ線を駆動する駆動回路は、走査線駆動回路や、データ線駆動回路、サンプリング回路などから構成される。このうち、走査線駆動回路は、走査線に走査信号を所定タイミングで供給するものであり、また、データ線駆動回路は、サンプリング信号を所定タイミングで供給するものであり、さらに、サンプリング回路は、データ線毎に備えられるサンプリングスイッチによって、画像信号線を介して供給される画像信号を、サンプリング信号にしたがってサンプリングして対応するデータ線に供給するものである。
【０００４】
さらに、これら駆動回路自体を、一方の基板において画素電極が配列する領域（表示領域）の周辺に設けた周辺回路内蔵型の電気光学装置が開発されている。このタイプの電気光学装置においては、製造プロセスを効率化するなどの観点から、駆動回路を構成する能動素子が、画素電極に接続されたスイッチング素子と共通プロセスで形成される。例えば、上述した液晶装置において、駆動回路を構成する素子は、画素電極に接続されたスイッチング素子と同一プロセスによって形成されるＴＦＴである。このような周辺回路内蔵型の電気光学装置は、駆動回路を別途外付けするタイプの電気光学装置と比較して、装置全体の小型化やコスト低下を図る上で有利である。
【０００５】
ところで近年では、電気光学装置に限られず表示装置全般にあっては、例えばＸＧＡ（1024×768ドット）や、ＳＸＧＡ（1365×1024ドット）、ＵＸＧＡ（1600×1200ドット）などのように、高精細化の要請が高まっている。
【０００６】
【発明が解決しようとする課題】
しかしながら、高精細化と同時に装置の小型化を図ろうとすると、これに対応して走査線の配列ピッチやデータ線の配列ピッチを非常に狭くする技術が要求される。すなわち、走査線駆動回路は、走査線の各々に走査信号を供給するものであるから、走査線駆動回路を構成する単位回路（ラッチ回路）等は、走査線の配列ピッチ内に収まらなければならない。同様に、データ線駆動回路は、データ線毎に設けられるサンプリングスイッチに対して順番にサンプリング信号を供給するものであるから、データ線駆動回路を構成する単位回路等は、データ線の配列ピッチまたはその整数倍のピッチ内に収まらなければならない。このように、周辺回路内蔵型の電気光学装置において、高精細化・小型化を図ろうとすると、走査線駆動回路やデータ線駆動回路における単位回路等を、ごく限られたスペース内に収まるように形成しなければならないため、その設計が非常に困難になる、という問題があった。
【０００７】
本発明は、上述した事情に鑑みてなされたもので、その目的とするところは、周辺回路における設計の自由度の向上等を図った電気光学装置およびその製造方法並びに当該電気光学装置を表示部に用いた電子機器を提供することにある。
【０００８】
【課題を解決するための手段】
上述した目的を達成するため、本件の電気光学装置にあっては、データ線と走査線の交差に対応して設けられた画素トランジスタと、前記スイッチング素子の対応して設けられた画素電極と、前記画素トランジスタと前記データ線との間の層に形成され、前記画素電極と前記画素トランジスタの半導体層との間を電気的に接続する蓄積容量電極を成す中間電極と、前記画素トランジスタのゲート電極と同一材料でなる第１配線と、前記中間電極と同一材料でなる第２配線と、前記データ線と同一材料でなる第３配線とを含む配線で、前記画素電極を駆動する周辺回路を構成することを特徴とする。
【０００９】
この構成によれば、画素電極が配列する領域（表示領域）においては、スイッチング素子と画素電極との接続に中間導電膜が用いられるが、この中間導電膜と同一の導電層からなる配線が周辺回路においても用いられることになる。すなわち、表示領域において本来用いられる中間導電膜を、本発明では、周辺回路の配線の一部としても用いるのである。このため、周辺回路においては、新規な配線層が増えたことになるので、その分、設計の自由度が向上することになる。
【００１０】
ここで、本発明において、前記中間導電膜は、スイッチング素子の電極に対応して設けられた第１のコンタクトホールを介して電気的に接続される一方、前記画素電極は、第２のコンタクトホールを介して電気的に接続される構成が望ましい。この構成では、スイッチング素子の電極は、第１のコンタクトホールを介して中間導電膜に接続される一方、画素電極は、第２のコンタクトホールを介して中間導電膜に接続される。このため、中間導電膜は、画素電極をスイッチング素子の他端に接続する際に、バリア膜として機能するので、コンタクトホールが長距離にわたる場合に発生する不良を低減することが可能となる。
【００１１】
また、本発明において、一端が前記画素電極に接続される一方、他端が共通接続される蓄積容量を、画素電極毎に備え、前記中間導電膜は、前記蓄積容量を構成する電極の一部をなす構成も望ましい。この構成によれば、画素電極における電圧保持特性が蓄積容量により改善されるが、この際、中間導電膜は、蓄積容量を構成する電極の一部として機能することになる。
【００１２】
さらに、本発明において、前記中間導電膜は、遮光性を有するものであり、前記画素電極を透過または反射する光の一部が、当該中間導電膜によって規定されている構成としても良い。この構成によれば、光の透過または反射領域のうち、中間導電膜によって規定される部分では、少なくとも専用の遮光膜を省略することできるので、その分、構成の簡略化が可能となる。
【００１３】
同様に、上述した目的を達成するため、本件の第２の発明に係る電気光学装置にあっては、第１、第２および第３の導電層を、この順番で形成してなり、前記第３の導電層は、前記第１の導電層よりも低抵抗である電気光学装置であって、前記第１の導電層からなる複数の走査線と、前記第３の導電層からなり、前記複数の走査線に対して互いに交差するように形成された複数のデータ線と、前記走査線および前記データ線の交差部分に対応して設けられたスイッチング素子および画素電極の対と、第２の導電層からなり、前記スイッチング素子と対応する画素電極との間を電気的に接続する中間導電膜と、前記第１、第２および第３の導電層からなる配線をそれぞれ備え、前記スイッチング素子の各々を駆動するための周辺回路とを具備することを特徴としている。
【００１４】
この構成によれば、表示領域においては、スイッチング素子と画素電極との接続に中間導電膜が用いられるが、この中間導電膜と同一の第２の導電層からなる配線が、第１および第３の導電層からなる配線とともに周辺回路においても用いられることになる。すなわち、表示領域において本来用いられる中間導電膜を、本発明では、周辺回路において、配線の一部としても用いるのである。このため、周辺回路においては、１層分だけ新規な配線層が増えたことになるので、その分、設計の自由度が向上することになる。
【００１５】
ここで、本発明において、前記中間導電膜は、スイッチング素子の電極に対応して設けられた第１のコンタクトホールを介して電気的に接続される一方、前記画素電極は、第２のコンタクトホールを介して電気的に接続される構成が望ましい。この構成では、スイッチング素子の電極は、第１のコンタクトホールを介して中間導電膜に接続される一方、画素電極は、第２のコンタクトホールを介して中間導電膜に接続される。このため、中間導電膜は、画素電極をスイッチング素子の他端に接続する際に、バリア膜として機能するので、コンタクトホールが長距離にわたる場合に発生する不良を低減することが可能となる。
【００１６】
ところで、本発明において、第３の導電層は、第１の導電層よりも低抵抗であるので、配線の全部を第３の導電層により形成するのが望ましい。ただし、周辺回路には必ず配線の交差部分や分岐部分などが存在するので、配線の全部を第３の導電層により形成するのは不可能である。そこで、本発明において、例えば高抵抗な第１の導電層からなる配線を用いなければならない場合に、前記周辺回路は、前記第１の導電層からなる配線と前記第２の導電層からなる配線とが電気的に並列に接続された並列配線を有する構成が望ましい。このように、第１の導電層からなる配線と第２の導電層からなる配線とが電気的に並列に接続された並列配線を用いると、第１または第２の導電層からなる配線を単独で用いる場合よりも、その配線抵抗を低く抑えることが可能となる。
【００１７】
このような並列配線を用いるべき部分としては、例えば、前記第３の導電層からなる配線から分岐する分岐配線であって、当該配線とは異なる配線と交差する部分が考えられる。このような分岐配線は、低抵抗である第３の導電層からなるべきであるが、第３の導電層からなる配線であって、当該配線とは別の配線と交差する部分は、同一の第３の導電層から形成することができないからである。
【００１８】
また、前記周辺回路が、前記第３の導電層からなり、ｈ（ｈは２以上の整数とする）本のデータ線に対応して画像信号を供給するｈ本の画像信号線と、前記データ線の各々に対応して設けられ、前記ｈ本の画像信号線に供給された画像信号のうち、対応するものを所定のサンプリング信号にしたがってサンプリングして、対応するデータ線に供給するサンプリングスイッチとを含む場合、並列配線を用いるべき部分として、前記画像信号線から分岐して前記サンプリングスイッチに至る配線の少なくとも一部が考えられる。このような配線は、画素電極に印加される画像信号を供給するものであるから、低抵抗である第３の導電層からなるべきであるが、他の画像信号線と交差するために、同一の第３の導電層から形成することができないからである。
【００１９】
さて、本発明において、並列配線を形成する場合、前記並列配線のうち、前記第２の導電層からなる配線が、当該並列配線のうち、前記第１の導電層からなる配線をそれぞれ露出する第３および第４のコンタクトホールの間を導通し、前記第３の導電層からなる配線が、前記第３または第４のコンタクトホールに一致する位置に設けられて、前記第２の導電層からなる配線を露出する第５のコンタクトホールに電気的に接続されている第１の構成と、前記並列配線のうち、前記第２の導電層からなる配線が、当該並列配線のうち、前記第１の導電層からなる配線をそれぞれ露出する第３および第４のコンタクトホールの間を導通し、前記第３の導電層からなる配線が、前記第３および第４のコンタクトホールとは異なる位置に設けられて、前記第１の導電層からなる配線を露出する第６のコンタクトホールに電気的に接続されている第２の構成とが考えられる。ここで、第２の導電層に反りなどによる応力がかかっている場合に、第２の導電層からなる配線を露出させるようなコンタクトホールを設けると、クラックが発生してしまうことがあるが、第２の構成では、第２の導電層を露出させるコンタクトホールを設けないで済むので、クラックの発生に伴う不良の低減を図ることができる。
【００２０】
さらに、第１または第２の構成においては、前記並列配線のうち、前記第２の導電層からなる配線が、前記第３および第４のコンタクトホールの間に設けられた一または複数のコンタクトホールにおいても前記第１の導電層からなる配線と導通していることが望ましい。これにより、並列配線では、第３および第４のコンタクトホール以外のコンタクトホールにおいても、並列接続されることになる。
【００２１】
さて、本発明において、前記周辺回路は、その一部の領域において前記第１、第２および第３の導電層からなる配線を備える構成としても良い。この構成によれば、同一領域において、異なる３層配線がレイアウトされるので、スペースの縮小化を図ることが可能となる。
【００２２】
また、本発明において、一端が前記画素電極に接続される一方、他端が共通接続される蓄積容量を、画素電極毎に備え、前記中間導電膜は、前記蓄積容量を構成する電極の一部をなす構成が望ましい。この構成によれば、画素電極における電圧保持特性が蓄積容量により改善されるが、この際、中間導電膜は、蓄積容量を構成する電極の一部として機能することになる。
【００２３】
このような蓄積容量は、前記スイッチング素子の電極と前記第２の導電層からなる容量線とにより前記スイッチング素子のゲート酸化膜を挟持してなる第１の容量と、前記中間導電膜と前記容量線とにより層間絶縁膜を挟持してなる第２の容量とを含む構成が望ましい。この構成によれば、蓄積容量は、第１の容量と第２の容量とを含むことになるので、単一容量の構成と比較して、容量の増大を図ることが可能となる。
【００２４】
さて、本発明において、第１の導電層は、ポリシリコンよりなることが望ましい。これは、走査線を金属薄膜や金属シリサイドから形成すると、その後の高温プロセスにおいて剥離が発生する等の不都合が起きるからである。
【００２５】
また、本発明において、前記第３の導電層は、アルミニウムよりなることが望ましい。これにより第３の導電層の低抵抗化が容易となる。
【００２６】
くわえて、本発明において、前記第２の導電層は、前記第３の導電層を構成する材料よりも高融点な材料からなることが望ましい。これは、第２の導電層を形成した後の高温プロセスにより、溶融や剥離を防止する必要があるからである。なお、このように高融点な材料としては、ポリシリコンのほか、Ti（チタン）、Cr（クロム）、W（タングステン）、Ta（タンタル）、Mo（モリブデン）又はPb（鉛）の単体若しくはこれらの合金、金属シリサイドなどが挙げられる。
【００２７】
次に、上述した目的を達成するために、本件の第３の発明に係る電気光学装置にあっては、複数の走査線および複数のデータ線と、前記走査線およびデータ線の交差部分に対応して設けられたスイッチング素子および画素電極の対と、前記スイッチング素子と、対応する画素電極との間を電気的に接続する中間導電膜と、前記スイッチング素子の各々を駆動するための周辺回路と、前記周辺回路に接続され前記中間導電膜を構成する導電層と同一層からなる配線とを具備することを特徴とする。
【００２８】
本発明では、周辺回路に接続される配線を、スイッチング素子と画素電極との接続に用いられる中間導電膜と同一の導電層で形成した。このため、新規な配線層として利用できるので、設計の自由度が向上する。
【００２９】
ここで、本発明において、前記配線は、前記データ線を構成する導電層と同一層からなる画像信号線に対して下層で交差することを特徴とする。この構成では、画像信号線に対して交差する配線を、中間導電膜と同一の導電層を配線として利用できる。
【００３０】
また、前記画像信号線は、複数本の画像信号線が配設され、各画像信号線に対応して前記配線が接続され、各配線の大きさはほぼ同じであることを特徴とする。この構成では、画像信号に接続される各配線の抵抗値を等しくすることができ、各配線の抵抗差による画像信号のばらつきを防止し、良好な表示が可能になる。
【００３１】
また、本発明において、前記データ線を構成する導電層と同一層からなる第１導電層と、前記データ線を構成する導電層と同一層からなり前記第１導電層と離れた位置に形成された第２導電層とを有し、前記スイッチング素子の半導体層と同一層からなる第３導電層は、コンタクトホールを介して前記第１導電層と前記第２導電層に対して電気的に接続されることを特徴とする。この構成によれば、スイッチング素子の半導体層と同一層からなる第３導電層をバイパスとして形成することができる。
【００３２】
また、本発明において、前記配線は、前記第３導電層に対してコンタクトホールを介して電気的に接続されることを特徴とする。この構成によれば、配線と第３導電層が並列して接続されるので、配線を低抵抗にすることができる。
【００３３】
また、本発明において、前記第３導電層は、ポリシリコンからなることを特徴とする。この構成によれば、配線を高融点金属などで形成しても、配線はポリシリコンの第３導電層に対してコンタクトホールを介して電気的に接続されるので、配線にクラックが生じることはない。第３導電層は、第１導電層と前記第２導電層に対してコンタクトホールを介して電気的に接続されるが、ポリシリコンで形成されているので、ポリシリコンにクラックが生じることはない。
【００３４】
また、本発明において、前記配線と前記第３導電層とを電気的に接続するコンタクトホールは、少なくとも３つ有することを特徴とする。この構成によれば、配線と第３導電層との間で冗長配線を形成することができるので、配線や第３導電層にクラックなどが生じての、配線と第３導電層との間で短絡することを防止できる。
【００３５】
また、本発明において、前記第１導電層と前記第２導電層の間に、前記データ線を構成する導電層と同一層からなる画像信号線が配置されていることを特徴とする。この構成によれば、データ線を構成する導電層と同一層からなる画像信号線が、第１導電層と第２導電層と干渉することなく配置することができる。
【００３６】
また、本件の電子機器は、上述した電気光学装置を備えるので、特に周辺回路の設計をする際の自由度が向上することになる。
【００３７】
次に、上記目的を達成するために、本件第４の発明に係る電気光学装置の製造方法にあっては、複数の走査線と該複数の走査線との交差部分に対応してスイッチング素子および画素電極の対を備える電気光学装置の製造方法であって、前記走査線および前記データ線が交差すべき部分にスイッチング素子を形成する工程と、前記スイッチング素子に接続される中間導電膜と、前記スイッチング素子の各々を駆動するための周辺回路に用いる配線とを、それぞれ同一の導電層から形成する工程と、前記中間導電膜に接続される画素電極を形成する工程とを備えることを特徴としている。この製造方法によれば、上記第１の発明と同様に、周辺回路には、新規な配線層が増えたことになるので、その分、設計の自由度が向上することになる。
【００３８】
また、上記目的を達成するために、本件第５の発明に係る電気光学装置の製造方法にあっては、複数の走査線と該複数の走査線との交差部分に対応してスイッチング素子および画素電極の対を備える電気光学装置の製造方法であって、前記走査線と前記スイッチング素子の各々を駆動するための周辺回路に用いる配線とをそれぞれ第１の導電層から形成した後であって、かつ、前記走査線および前記データ線が交差すべき部分にスイッチング素子を形成した後に、前記スイッチング素子に接続される中間導電膜と前記周辺回路に用いる配線とをそれぞれ第２の導電層から形成する工程と、前記データ線と前記周辺回路に用いる配線とをそれぞれ第３の導電層から形成する工程と、前記中間導電膜に接続される画素電極を形成する工程とを備えることを特徴としている。この製造方法によれば、上記第２の発明と同様に、周辺回路には、１層分だけ新規な配線層が増えたことになるので、その分、設計の自由度が向上することになる。
【００３９】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
【００４０】
＜電気光学装置の概略構成＞
まず、本実施形態に係る電気光学装置について説明する。この電気光学装置は、電気光学物質として液晶を用いて、その電気光学的な変化により所定の表示を行うものである。図１（ａ）は、この電気光学装置のうち、外部回路を除いた液晶パネル１００の構成を示す斜視図であり、図１（ｂ）は、図１（ａ）におけるＡ−Ａ’線の断面図である。
【００４１】
これらの図に示されるように、液晶パネル１００は、各種素子や画素電極１１８等が形成された素子基板１０１と、対向電極１０８等が設けられた対向基板１０２とが、スペーサ（図示省略）を含むシール材１０４によって一定の間隙を保って、互いに電極形成面が対向するように貼り合わせられるとともに、この間隙に電気光学物質として例えばＴＮ（Twisted Nematic）型の液晶１０５が封入された構成となっている。
【００４２】
ここで、素子基板１０１には、ガラスや、半導体、石英などが用いられるが、対向基板１０２には、ガラスなどが用いられる。なお、素子基板１０１に不透明な基板が用いられる場合には、透過型ではなく反射型として用いられることとなる。また、シール材１０４は、対向基板１０２の周辺に沿って形成されるが、液晶１０５を封入するために一部が開口している。このため、液晶１０５の封入後に、その開口部分が封止材１０６によって封止されている。
【００４３】
次に、素子基板１０１の対向面であって、シール材１０４の外側一辺の領域１４０ａにおいては、後述するデータ線駆動回路が形成されて、サンプリング信号を出力する構成となっている。さらに、この一辺においてシール材１０４が形成される近傍の領域１５０ａには、画像信号線やサンプリング回路などを形成しても良い。一方、この一辺の外周部分には、複数の実装端子１０７が形成されて、外部回路（図示省略）から各種信号を入力する構成となっている。
【００４４】
また、この一辺に隣接する２辺の領域１３０ａには、それぞれ走査線駆動回路が形成されて、走査線を両側から駆動する構成となっている。なお、走査線に供給される走査信号の遅延が問題にならないのであれば、走査線駆動回路を片側１個だけに形成する構成でも良い。
【００４５】
そして、残りの一辺の領域１６０ａには、後述するプリチャージ回路が形成され、さらに、その外側には、２個の走査線駆動回路において共用される配線などを形成しても良い。
【００４６】
一方、対向基板１０２に設けられる対向電極１０８は、素子基板１０１との貼合部分における４隅のうち少なくとも一ヶ所において導通材により、素子基板１０１と電気的に接続される構成となっている。
【００４７】
ほかに、対向基板１０２には、特に図示はしないが、画素電極１１８と対向する領域に、必要に応じて着色層（カラーフィルタ）が設けられる。ただし、後述する複板式のプロジェクタのように色光変調の用途に適用する場合には、対向基板１０２に着色層を形成する必要はない。
【００４８】
なお、従来、対向基板１０２にあっては、着色層を設けると否かとにかかわらず、光のリークによるコントラスト比の低下を防止するために、画素電極１１８と対向する領域以外の部分に遮光膜が設けられていたが、本実施形態では、後述するように、素子基板１０１側において画素部での遮光領域が規定されるので、対向基板１０２に設けられていた遮光膜が省略されている。
【００４９】
また、素子基板１０１および対向基板１０２の対向面には、後述するように、液晶１０５における分子の長軸方向が両基板間で約９０度連続的に捻れるようにラビング処理された配向膜（図１では省略）が設けられる一方、その各背面側には配向方向に応じた偏光子（図示省略）がそれぞれ設けられる。なお、図１（ｂ）においては、対向電極１０８や、画素電極１１８、実装端子１０７等には厚みを持たせているが、これは、形成位置を示すための便宜的な措置であり、実際には、基板に対して充分に無視できるほど薄い。
【００５０】
＜電気的な構成＞
次に、上述した液晶パネル１００のうち、素子基板１０１の電気的な構成について説明する。図２は、この構成を示す概略図である。
【００５１】
この図に示されるように、素子基板１０１には、外部回路からの各種の信号を入力するために複数の実装端子１０７が設けられている。これらの実装端子１０７を介して入力される信号は、各種配線を介して各部に供給される構成となっている。そこで、これらの信号について簡単に説明することとする。
【００５２】
第１に、ＶＩＤ１〜ＶＩＤ６は、図４に示されるように、ドットクロックＤＣＬＫに同期して供給される１系統の画像信号ＶＩＤを、６系統に分配するとともに時間軸に６倍に伸長したものであり、６本の画像信号線１２２を介してサンプリング回路１５０に供給される。
【００５３】
なお、この画像信号ＶＩＤ１〜ＶＩＤ６は、外部回路によって、適宜、極性反転される。ここで、本実施形態における極性反転とは、対向電極１０８に印加される電圧ＬＣcomを基準として正極性と負極性とに交互に電圧レベルを反転させることをいうが、極性を反転するか否かについては、一般には、データ線への画像信号の印加方式が▲１▼走査線単位の極性反転であるか、▲２▼データ線単位の極性反転であるか、▲３▼画素単位の極性反転であるか、▲４▼フレーム単位の極性反転であるかに応じて定められ、その反転周期は、１水平走査期間、ドットクロックＤＣＬＫまたは１垂直走査期間の周期に設定される。ただし、本実施形態では、説明の便宜上、▲１▼走査線単位の極性反転である場合を例にとって説明するが、本発明をこれに限定する趣旨ではない。
【００５４】
第２に、ＶｓｓＹおよびＶｓｓＸは、それぞれ走査線駆動回路１３０およびデータ線駆動回路１４０における電源の低位側電圧（接地電位）である。また、ＶｄｄＹおよびＶｄｄＸは、それぞれ走査線駆動回路１３０およびデータ線駆動回路１４０における電源の高位側電圧である。これらのうち、電源の低位側電圧ＶｓｓＹは、後述する蓄積容量の接地電位となっているので、容量線１７５を介して各画素にも供給されている。
【００５５】
第３に、ＬＣcomは、対向電極１０８に印加される電圧信号である。このため、電圧信号ＬＣcomが供給される２つの電極１０９は、対向基板１０２との貼り合わせる際に用いられるシール材１０４（図１参照）の隅に相当する地点にそれぞれ設けられている。したがって、素子基板１０１が実際に対向基板１０２に貼り合わせられると、電極１０９と対向電極１０８とが導通材を介して接続されて、対向電極１０８に電圧信号ＬＣcomが印加される構成となる。なお、電圧信号ＬＣcomは、時間軸に対して一定の電圧であり、外部回路が、この電圧信号ＬＣcomを基準にして、画像信号ＶＩＤ１〜ＶＩＤ６を、１水平走査期間毎に高位側および低位側に振り分けて、交流駆動を行う構成となっている。また、電極１０９が設けられる地点は、本実施形態においては２箇所であるが、この電極１０９が設けられる理由は、導通材を介して対向電極１０８に電圧信号ＬＣcomを印加するためであるから、電極１０９が設けられる地点は少なくとも１箇所であれば足りる。このため、電極１０９が設けられる地点は、１箇所でも良いし、３箇所以上であっても良い。
【００５６】
第４に、ＤＹは、図４に示されるように、１垂直有効走査期間の最初に供給される転送開始パルスであり、ＣＬＹは、走査線駆動回路１３０において用いられるクロック信号である。なお、ＣＬＹinvは、クロック信号ＣＬＹをレベル反転させた反転クロック信号である。
【００５７】
第５に、ＤＸは、図４に示されるように、１水平有効走査期間の最初に供給される転送開始パルスであり、ＣＬＸは、データ線駆動回路１４０において用いられるクロック信号である。なお、ＣＬＸinvは、クロック信号ＣＬＸをレベル反転させた反転クロック信号である。また、ＥＮＢ１、ＥＮＢ２は、後述するように、データ線駆動回路１４０におけるシフトレジスタの各出力信号を、所定のパルス幅に制限するために用いられるイネーブル信号である。くわえて、ＮＲＧは、プリチャージ制御信号であり、ＮＲＳは、プリチャージ電圧信号であるが、詳細については後述することとする。
【００５８】
さて、素子基板１０１の表示領域１００ａにあっては、複数本の走査線１１２が行（Ｙ）方向に沿って平行に配列し、また、複数本のデータ線１１４が列（Ｘ）方向に沿って平行に配列して、これらの各交差部分に対応して画素が設けられている。
【００５９】
詳細には、図３に示されるように、走査線１１２とデータ線１１４とが交差する部分においては、画素を制御するためのスイッチング素子たるＴＦＴ１１６のゲートが走査線１１２に接続される一方、ＴＦＴ１１６のソースがデータ線１１４に接続されるとともに、ＴＦＴ１１６のドレインが矩形状の透明な画素電極１１８に接続されている。
【００６０】
上述したように、液晶パネル１００では、素子基板１０１と対向基板１０２との電極形成面の間において液晶１０５が挟持されているので、各画素の液晶容量は、画素電極１１８と、対向電極１０８と、これら両電極間に挟持された液晶１０５とによって構成されることになる。ここで、説明の便宜上、走査線１１２の総本数を「ｍ」とし、データ線１１４の総本数を「６ｎ」とすると（ｍ、ｎは、それぞれ整数とする）、画素は、走査線１１２とデータ線１１４との各交差部分に対応して、ｍ行×６ｎ列でマトリクス状に配列することになる。
【００６１】
また、表示領域１００ａには、このほかに、液晶容量のリークを防止するための蓄積容量１１９が、画素毎に設けられている。この蓄積容量１１９の一端は、画素電極１１８（ＴＦＴ１１６のドレイン）に接続される一方、その他端は、容量線１７５により共通接続されている。このため、蓄積容量１１９は、液晶容量とは電気的に並列となるので、液晶容量の保持特性が改善されて、高コントラスト比の表示が図られることとなる。なお、容量線１７５には、本実施形態では、電源の低位側電圧ＶｓｓＹが印加される構成であるが、ここには、時間的に一定の電圧が印加されれば良いので、電源の高位側電圧ＶｄｄＹや、電圧ＬＣcomなどが印加される構成であっても良い。また、蓄積容量１１９を含めた画素の詳細構成については、さらに後述することとする。
【００６２】
そこで、説明を再び図２に戻すと、走査線駆動回路１３０は、水平走査期間１Ｈ毎に順次アクティブレベルとなる走査信号Ｇ１、Ｇ２、…、Ｇｍを、１垂直有効表示期間内に各走査線１１２に出力するものである。詳細な構成については本発明と直接関連しないので図示を省略するが、シフトレジスタと複数の論理積回路（あるいは否定論理積回路）とから構成される。このうち、シフトレジスタは、図４に示されるように、１垂直有効走査期間の最初に供給される転送開始パルスＤＹを、クロック信号ＣＬＹ（および反転クロック信号ＣＬＹinv）のレベルが遷移する毎に（立ち上がりおよび立ち下がりの双方で）、順次シフトして、信号Ｇ１’、Ｇ２’、Ｇ３’、…、Ｇｍ’として出力し、各論理積回路は、信号Ｇ１’、Ｇ２’、Ｇ３’、…、Ｇｍ’のうち、相隣接する信号同士の論理積信号を求めて、走査信号Ｇ１、Ｇ２、Ｇ３、…、Ｇｍとして出力するものである。
【００６３】
また、データ線駆動回路１４０は、順次アクティブレベルとなるサンプリング信号Ｓ１、Ｓ２、…、Ｓｎを１水平有効走査期間内に出力するものである。この詳細な構成についても本発明と直接関連しないので図示を省略するが、シフトレジスタと複数の論理積回路とから構成されている。このうち、シフトレジスタは、図４に示されるように、１水平有効走査期間の最初に供給される転送開始パルスＤＸを、クロック信号ＣＬＸ（および反転クロック信号ＣＬＸinv）のレベルが遷移する毎に順次シフトして、信号Ｓ１’、Ｓ２’、Ｓ３’、…、Ｓｎ’として出力し、各論理積回路は、信号Ｓ１’、Ｓ２’、Ｓ３’、…、Ｓｎ’のパルス幅を、イネーブル信号ＥＮＢ１またはＥＮＢ２を用いて、相隣接するもの同士が互いに重複しないように、期間ＳＭＰａに狭めてサンプリング信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｎとして出力するものである。
【００６４】
続いて、サンプリング回路１５０は、データ線１１４毎に設けられるサンプリングスイッチ１５１から構成されている。一方、データ線１１４は６本毎にブロック化されており、図２において左から数えてｊ（ｊは、１、２、…、ｎ）番目のブロックに属するデータ線１１４の６本のうち、最も左に位置するデータ線１１４の一端に接続されるサンプリングスイッチ１５１は、画像信号線１２２を介して供給される画像信号ＶＩＤ１を、サンプリング信号Ｓｊがアクティブとなる期間においてサンプリングして、当該データ線１１４に供給する構成となっている。また、同じくｉ番目のブロックに属するデータ線１１４の６本のうち、２番目に位置するデータ線１１４の一端に接続されるサンプリングスイッチ１５１は、画像信号線１２２を介して供給される画像信号ＶＩＤ２を、サンプリング信号Ｓｊがアクティブとなる期間においてサンプリングして、当該データ線１１４に供給する構成となっている。
【００６５】
以下同様に、ｊ番目のブロックに属するデータ線１１４の６本のうち、３、４、５、６番目に位置するデータ線１１４の一端に接続されるサンプリングスイッチ１５１の各々は、画像信号線１２２を介して供給される画像信号ＶＩＤ３、ＶＩＤ４、ＶＩＤ５、ＶＩＤ６の各々を、サンプリング信号Ｓｊがアクティブとなる期間においてサンプリングして、対応するデータ線１１４に供給する構成となっている。すなわち、サンプリング信号Ｓｊがアクティブレベルとなると、ｉ番目のブロックに属する６本のデータ線１１４の各々には、それぞれ画像信号ＶＩＤ１〜ＶＩＤ６が同時にサンプリングされる構成となっている。
【００６６】
一方、表示領域１００ａを挟んで、データ線駆動回路１４０とは反対側の領域には、プリチャージ回路１６０が備えられる。このプリチャージ回路１６０は、データ線１１４毎に設けられたプリチャージングスイッチ１６１からなり、各プリチャージングスイッチ１６１は、プリチャージ制御線１６３を介して供給されるプリチャージ制御信号ＮＲＧがアクティブレベルとなった場合に、プリチャージ信号線１６５を介して供給されるプリチャージ電圧信号ＮＲＳを、対応するデータ線１１４にプリチャージする構成となっている。
【００６７】
ここで、プリチャージ制御信号ＮＲＧは、図５に示されるように、１水平帰線期間のうち、その時間的な前後端から隔絶された期間においてアクティブレベルとなる信号である。また、プリチャージ電圧信号ＮＲＳは、同図に示されるように、１水平走査期間１Ｈ毎に、電圧ＬＣcomを基準にして電圧Ｖg＋、Ｖg−でレベル反転する信号である。
【００６８】
一方、電圧ＬＣcomは、上述したように対向電極１０８に印加される時間的に一定の電圧であって、画像信号ＶＩＤ１〜ＶＩＤ６の振幅中心電圧である。また、電圧Ｖg＋、Ｖg−は、電圧ＬＣcomに対する差電圧の実効値が互いに同一となる（絶対値が等しい）電圧であって、それぞれ電圧ＬＣcomよりも高位側電圧、低位側電圧である。ここで、本実施形態が電圧無印加状態で白色表示を行うノーマリーホワイトモードである場合に、正極側、負極側で黒色表示するために画素電極１１８に印加すべき電圧をＶb＋、Ｖb−とすると、電圧Ｖg＋は、電圧Ｖb＋と電圧ＬＣcomとの中間電圧に設定され、また、電圧Ｖg−は、電圧Ｖb−と電圧ＬＣcomとの中間電圧に設定される。すなわち、電圧Ｖg＋、電圧Ｖb−は、それぞれ正極側、負極側の書込における中間（灰色）電圧に相当するものである。
【００６９】
このような構成によるプリチャージ回路１６０によれば、サンプリング信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｎが供給される１水平有効表示期間よりも前の１水平帰線期間において、各データ線１１４が、電圧Ｖg＋またはＶg−に、予めプリチャージされるので、その直後の１水平有効表示期間において、画像信号ＶＩＤ１〜ＶＩＤ６がデータ線１１４にサンプリングされる際の負荷が低減されることとなる。
【００７０】
なお、これらの走査線駆動回路１３０や、データ線駆動回路１４０、サンプリング回路１５０、プリチャージ回路１６０などは、製造後に欠陥の有無を判別するための検査回路とともに、表示領域１００ａの周辺に形成されるので、周辺回路として呼称されるものである。ただし、検査回路については、本件とは直接関係しないので、その説明については省略することとする。
【００７１】
＜電気光学装置の動作＞
次に、上述した構成に係る電気光学装置の動作について説明する。ここでまず、走査信号Ｇ１がアクティブレベルとなる１水平走査期間１Ｈについて着目する。なお、この１水平走査期間では、説明の便宜上、正極側の書込を行うものとすると、画像信号ＶＩＤ１〜ＶＩＤ６は、対向電極１０８に印加される電圧ＬＣcomに対して高位側電圧となる。
【００７２】
またこれに先立って、プリチャージ制御信号ＮＲＧが、図５に示されるように、その帰線期間の前後端から隔絶された期間にてアクティブレベルとなる。この際、プリチャージ電圧信号ＮＲＳは、正極側の書込に対応して電圧Ｖg＋となる。このため、当該期間において、すべてのデータ線１１４が電圧Ｖg＋にプリチャージされることとなる。
【００７３】
次に、１水平帰線期間が終了して、１水平有効表示期間になると、その最初に転送開始パルスＤＸが、図４または図５に示されるように、データ線駆動回路１４０に供給される。この転送開始パルスＤＸは、クロック信号ＣＬＸのレベルが遷移する毎に順次シフトされた信号Ｓ１’、Ｓ２’、Ｓ３’、…、Ｓｎ’として出力される。そして、この信号Ｓ１’、Ｓ２’、Ｓ３’、…、Ｓｎ’の各パルス幅が、相隣接するもの同士が互いに重複しないように期間ＳＭＰａに狭められて、サンプリング信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｎとして出力される。
【００７４】
一方、１系統の画像信号ＶＩＤは、外部回路によって、図４に示されるように、画像信号ＶＩＤ１〜ＶＩＤ６に分配されるとともに、時間軸に対して６倍に伸長されて、液晶パネル１００に供給される。
【００７５】
ここで、走査信号Ｇ１がアクティブレベルとなる期間において、サンプリング信号Ｓ１がアクティブレベルとなると、図２において上から数えて１本目のＴＦＴ１１６がすべてオンになるとともに、左から１番目のブロックに属する６本のデータ線１１４に、それぞれ画像信号ＶＩＤ１〜ＶＩＤ６がサンプリングされる。そして、サンプリングされた画像信号ＶＩＤ１〜ＶＩＤ６は、当該１本目の走査線１１２と当該６本のデータ線１１４と交差する画素のＴＦＴ１１６によって、それぞれ対応する画素電極１１８に印加されることとなる。
【００７６】
この後、サンプリング信号Ｓ２がアクティブレベルとなると、今度は、２番目のブロックに属する６本のデータ線１１４に、それぞれ画像信号ＶＩＤ１〜ＶＩＤ６がサンプリングされて、これらの画像信号ＶＩＤ１〜ＶＩＤ６が、当該１本目の走査線１１２と当該６本のデータ線１１４と交差する画素のＴＦＴ１１６によって、それぞれ対応する画素電極１１８に印加されることとなる。
【００７７】
以下同様にして、サンプリング信号Ｓ３、Ｓ４、……、Ｓｎが順次アクティブレベルとなると、第３番目、第４番目、…、第ｎ番目のブロックに属する６本のデータ線１１４にそれぞれ画像信号ＶＩＤ１〜ＶＩＤ６がサンプリングされ、これらの画像信号ＶＩＤ１〜ＶＩＤ６が、当該１本目の走査線１１２と、当該６本のデータ線１１４と交差する画素のＴＦＴ１１６によって、それぞれ対応する画素電極１１８に印加されることとなる。これにより、第１行目の画素のすべてに対する書込が完了することになる。
【００７８】
続いて、走査信号Ｇ２がアクティブとなる期間について説明する。本実施形態では、上述したように、走査線単位の極性反転が行われるので、この１水平走査期間においては、負極側の書込が行われることとなる。このため、画像信号ＶＩＤ１〜ＶＩＤ６は、対向電極１０８に印加される電圧ＬＣcomに対して低位側電圧となる。これに先だって、帰線期間におけるプリチャージ電圧信号ＮＲＳの電圧はＶg−となるので、プリチャージ制御信号ＮＲＧがアクティブレベルとなった場合に、すべてのデータ線１１４は、電圧Ｖg−にプリチャージされることとなる。
【００７９】
他の動作については同様であり、サンプリング信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｎが順次アクティブレベルとなって、第２行目の画素のすべてに対する書込が完了することになる。
【００８０】
以下同様にして、走査信号Ｇ３、Ｇ４、…、Ｇｍがアクティブとなって、第３行目、第４行目、…、第ｍ行目の画素に対して書込が行われることとなる。これにより、奇数行目の画素については正極側の書込が行われる一方、偶数行目の画素については負極側の書込が行われて、この１垂直走査期間においては、第１行目〜第ｍ行目の画素のすべてにわたった書込が完了することになる。
【００８１】
そして、次の１垂直走査期間においても、同様な書込が行われるが、この際、各行の画素に対する書込極性が入れ換えられる。すなわち、次の１垂直走査期間において、奇数行目の画素については負極側の画素に対して書込が行われる一方、偶数行目の画素については正極側の書込が行われることとなる。
【００８２】
このように、１垂直走査期間毎に画素に対する書込極性が入れ換えられので、液晶１０５に直流成分が印加されることがなくなって、その劣化が防止されている。
【００８３】
また、このような駆動では、データ線１１４を１本毎に駆動する方式と比較すると、各サンプリングスイッチ１５１によって画像信号をサンプリングする時間が６倍となるので、各画素における書込み電時間が十分に確保される。このため、高コントラスト比が得られることになる。さらに、データ線駆動回路１４０におけるシフトレジスタの段数、および、クロック信号ＣＬＸの周波数が、それぞれ１／６に低減されるので、段数の低減化と併せて低消費電力化も図られることとなる。
【００８４】
さらに、サンプリング信号Ｓ１、Ｓ２、…、Ｓｎのアクティブ期間は、クロック信号ＣＬＸの半周期よりも狭められて、期間ＳＭＰａに制限されているので、隣接するサンプリング信号同士のオーバーラップが事前に防止される。このため、あるブロックに属する６本のデータ線１１４にサンプリングされるべき画像信号ＶＩＤ１〜ＶＩＤ６が、これに隣接するブロックに属する６本のデータ線１１４にも同時サンプリングされる事態が防止されて、高品位な表示が可能となっている。
【００８５】
＜画素の詳細構成＞
次に、画素の詳細について図６および図７を参照して説明する。図６は、画素部の詳細構成を示す平面図であり、図７（ａ）は、図６におけるＢ−Ｂ’線の断面図である。なお、図６において、最上導電層となる画素電極１１８については、説明理解のために、その輪郭だけを破線により示すことにする。
【００８６】
まず、図７（ａ）に示されるように、素子基板１０１の基材たる基板１０には、下地絶縁膜４０を介してポリシリコンからなる半導体層３０が設けられ、その表面は、熱酸化による絶縁膜３２で覆われている。
【００８７】
一方、図６に示されるように、データ線１１４はＹ方向に延在し、走査線１１２はＸ方向に延在している。また、容量線１７５は、走査線１１２と近接して平行に設けられているが、データ線１１４と交差する部分においては、データ線１１４と重なるように、前段側（図６において上側）に突出して形成されている。
【００８８】
ここで、半導体層３０は、データ線１１４および容量線１７５が交差する部分から、容量線１７５の延在方向（図６において右方向）、データ線１１４の下層における容量線１７５の突出方向（同、上方向）、および、その反対方向（同、下方向）の計３方向に延設して略Ｔ字状に、かつ、これらの配線で覆われるように形成されている。
【００８９】
さらに、半導体層３０のうち、走査線１１２と重なる部分がチャネル領域３０ａとなっている。換言すれば、走査線１１２のうち、半導体層３０と交差する部分がゲート電極１１６Ｇとして用いられている。なお、ゲート電極１１６Ｇを含む走査線１１２および容量線１７５は、後述するように例えばポリシリコン等から形成されている。
【００９０】
また、半導体層３０において、チャネル領域３０ａのソース側には、低濃度(翻訳はlightly dopedで表現する)ソース領域３０ｂ、高濃度(翻訳はheavily dopedで表現する)ソース領域１１６Ｓが設けられる一方、ドレイン側には、低濃度ドレイン領域３０ｃ、高濃度ドレイン領域１１６Ｄが設けられて、いわゆるＬＤＤ（Lightly Doped Drain）構造となっている。
【００９１】
このうち、高濃度ソース領域１１６Ｓは、絶縁膜３２、第１の層間絶縁膜４１および第２の層間絶縁膜４２を開孔するコンタクトホール５２によって、アルミニウム等からなるデータ線１１４に接続されている。
【００９２】
一方、高濃度ドレイン領域１１６Ｄは、絶縁膜３２および第１の層間絶縁膜４１を開孔するコンタクトホール５１によって、高融点金属やポリシリコン等からなる中間導電膜１８１の一端に接続されている。一方、この中間導電膜１８１の他端は、第２の層間絶縁膜４２および第３の層間絶縁膜４３を開孔するコンタクトホール５３によって、画素電極１１８に接続されている。すなわち、画素電極１１８は、中間導電膜１８１を介して、ＴＦＴ１１６の高濃度ドレイン領域１１６Ｄに接続されている。
【００９３】
ここで、画素電極１１８を高濃度ドレイン領域１１６Ｄに直接的に接続せずに、中間導電膜１８１を介して間接的に接続する構成としたのは、次のような理由による。すなわち、画素電極１１８は、液晶容量に電圧を印加するための電極であるから、液晶１０５に近い部分に形成され、反対に半導体層３０は遠い部分に形成される。さらに、半導体層３０と画素電極１１８との間には、本実施形態のようにＴＦＴ１１６がプレーナ型であれば、走査線１１２やデータ線１１４などの配線層が層間絶縁膜を介して積層されるので、半導体層３０と画素電極１１８との距離は必然的に大きくなる。このため、画素電極１１８を高濃度ドレイン領域１１６Ｄに直接的に接続する構成では、比較的深さのあるコンタクトホールを例えばドライエッチングにより形成しなければならない。ただし、このような深さのあるコンタクトホールを形成する際に、過剰にエッチングしてしまうと、半導体層３０を突き破ってしまう、という不具合が発生する。特に、半導体層３０と絶縁膜との選択比に大差がなく、さらには、半導体層３０の膜厚が、エッチングすべき絶縁膜の厚さに比べて極めて薄いという事情は、かかるコンタクトホールを設けることを、より困難にさせている。
【００９４】
そこで、第１に、高濃度ドレイン領域１１６Ｄの対応位置にコンタクトホール５１を設けて、絶縁膜３２および第１の層間絶縁膜４１を開孔し、第２に、このコンタクトホール５１を介して電気的に接続される中間導電膜１８１を形成して、この中間導電膜１８１を高濃度ドレイン領域１１６Ｄのバリア膜として機能させているのである。これにより、画素電極１１８形成前にコンタクトホール５３を開孔する際に、中間導電膜１８１をエッチングストッパーとして用いることによって、過剰エッチングによる半導体層３０の突き破りを防止しているのである。
【００９５】
さて、この中間導電膜１８１は、特に図６に示されるように、隣接するデータ線１１４の間において容量線１７５をほぼ覆うとともに、その一部が走査線１１２にかかっている（ただし電気的には絶縁されている）。さらに、画素電極１１８が形成されない領域は、Ｙ方向ではデータ線１１４で覆われ、Ｘ方向では走査線１１２および中間導電膜１８１で覆われている。ここで中間導電層１８１としてはポリシリコンでも良し、Ti（チタン）、Cr（クロム）、W（タングステン）、Ta（タンタル）、Mo（モリブデン）又はPb（鉛）の単体若しくはこれらの合金、金属シリサイドでも良い。したがって、画素部での遮光領域は、データ線１１４、走査線１１２および中間導電膜１８１により完全に規定されるので、対向基板１０２に別途設けられていた遮光膜を省略することが可能となる。くわえて、半導体層３０は、データ線１１４、走査線１１２、容量線１７５および中間導電膜で覆われているので、基板の上側からの光がＴＦＴ１１６に侵入するのが防止されることになる。また、半導体層３０の下側であって、基板１０および下地絶縁膜４０の間に遮光膜を形成しても良い。これにより、基板の下側からの光がＴＦＴ１１６に侵入することを防止することができるため、光照射によるＴＦＴ１１６の特性変化の防止が図られている。
【００９６】
次に、蓄積容量１１９の詳細構成について、図６および図７（ａ）にくわえて、図７（ｂ）および同図（ｃ）をも参照して説明する。ここで、図７（ｂ）は、図６におけるＣ−Ｃ’線の断面図であり、図７（ｃ）は、蓄積容量１１９の等価回路を示す図である。
【００９７】
まず、半導体層３０のうち、高濃度ドレイン領域１１６Ｄに隣接する領域３０ｆは、高濃度のドーピングにより低抵抗化されて、平面的には、容量線１７５の下層において略Ｌ字形状となっている。一方、中間導電膜１８１は、容量線１７５とは第１の層間絶縁膜４１を介して、かつ、上述したようにＸ方向において容量線１７５を覆うように形成されている。したがって、蓄積容量１１９は、図７（ｂ）または同図（ｃ）に示されるように、２つの容量を並列化したものとなる。詳細には、蓄積容量１１９は、領域３０ｆを一方の電極とし、容量線１７５を他方の電極として、半導体層３０の表面に形成された絶縁膜３２を挟持してなる第１の容量と、中間導電膜１８１を一方の電極とし、容量線１７５を他方の電極として、第１の層間絶縁膜４１を挟持してなる第２の容量との並列接続により構成されている。このため、蓄積容量１１９は、単一の容量からなる場合と比較して容量増加するので、液晶容量の保持特性が改善されて、表示の高品位化が図られることになる。
【００９８】
なお、最上層（すなわち、液晶１０８と接する面）の全面には、ポリイミド等の有機膜からなる配向膜６１が形成されて、対向基板１０２との貼り合わせ前に、ラビング処理が施される。
【００９９】
＜周辺回路の詳細構成＞
次に、周辺回路の詳細について、サンプリング回路１５０の一部領域と、走査線駆動回路１３０の一部領域とを例にとってそれぞれ説明する。なお、周辺回路を構成する能動素子や配線は、後の製造プロセスで詳述するように、表示領域におけるＴＦＴ１１６や、走査線１１２（および容量線１７５）、中間導電膜１８１、データ線１１４と共通プロセスで形成される。
【０１００】
このうち、表示領域１０１ａにおいて、配線は、走査線１１２（および容量線１７５）、中間導電膜１８１、データ線１１４の順番で形成されるので、以下の説明では、周辺回路における配線のうち、走査線１１２を構成する導電層と同一層からなる配線を第１層の配線と呼称し、また、中間導電膜１８１を構成する導電層と同一層からなる配線を第２層の配線と呼称し、さらに、データ線１１４を構成する導電層と同一層からなる配線を第３層の配線と呼称することとする。なお、中間導電膜１８１を構成する導電層は、従来では周辺回路領域に用いられていなかったので、本実施形態における第３層の配線は、従来の電気光学装置における第２層の配線に相当することになる。
【０１０１】
このように、周辺回路において第１層から第３層までの３層分の配線を用いると、周辺回路を設計する際の自由度が、２層分の配線しか用いていなかった従来よりも、各段に向上する。さらに、第２層の配線を次に述べるように用いることによって、配線抵抗の低減化や、回路形成領域の縮小化を図ることが可能となる。
【０１０２】
＜サンプリング回路の近傍領域＞
そこでまず、サンプリング回路１５０の一部領域について、図８（ａ）および同図（ｂ）を参照して説明する。なお、ここでは、左からｊ番目のブロックに対応して出力されるサンプリング信号Ｓｊと、６本の画像信号線１２２から当該ブロックに属する６本のデータ線１１４に至るまでの経路との関係を中心にして説明することとする。なお、ｊは、図２の説明と同様にブロックを一般化して説明するためのものであって、本実施形態では「１」から「ｎ」までのいずれかの整数である。
【０１０３】
図８（ａ）は、この領域の詳細構成を示す平面図である。まず、データ線駆動回路１４０から出力されるサンプリング信号Ｓｊは、第３層の配線３９１、下層の配線１９１、第３層の配線３９３および６個の第１層の配線４１２という経路で供給される。ここで、各配線同士は、コンタクトホールを介して接続され、また、第１層の配線４１２は、そのままサンプリングスイッチ１５１を構成するＴＦＴのゲート電極となっている。
【０１０４】
一方、画像信号ＶＩＤ１〜ＶＩＤ６のうち、画像信号ＶＩＤ１は、次のような経路でサンプリングスイッチ１５１に供給されている。すなわち、画像信号ＶＩＤ１は、第３層からなる画像信号線１２２、下層の配線１９３、第３層の配線３９５、下層の配線１９５および第３層の配線３９７という経路を介して、サンプリングスイッチ１５１を構成するＴＦＴのソース領域に供給されている。他の画像信号ＶＩＤ２〜ＶＩＤ６についても同様な経路を介して、サンプリングスイッチ１５１を構成するＴＦＴのソース領域に供給されている。そして、各サンプリングスイッチ１５１を構成するＴＦＴのドレイン領域には、それぞれ第３層のデータ線１１４が接続されている。
【０１０５】
このようにサンプリング回路１５０の各種配線には原則として第３層の配線が用いられるが、この第３層の配線と交差する部分およびゲート電極として用いられる部分には例外として下層の配線が用いられている。
【０１０６】
ここで、図８（ａ）におけるＤ−Ｄ’線の断面構造について、図８（ｂ）を参照して説明する。この図に示されるように、画像信号ＶＩＤ１が供給される画像信号線１２２から分岐して、他の画像信号線１２２とは下層において交差する配線１９３は、第１層の配線１１２ｂと第２層の配線１８１ｂとが並列接続された並列配線となっている。詳細には、配線１８１ｂは、その両端において第１の層間絶縁膜４１を開孔するコンタクトホール５５１、５６１を介して配線１１２ｂと並列接続されている。さらに、画像信号ＶＩＤ１が供給される画像信号線１２２は、コンタクトホール５５１と同位置に設けられたコンタクトホール５５２を介して配線１８１ｂと接続される一方、配線３９５は、コンタクトホール５６１と同位置に設けられたコンタクトホール５６２を介して配線１８１ｂと接続されている。
【０１０７】
なお、画像信号ＶＩＤ１以外の他の画像信号ＶＩＤ２〜ＶＩＤ６が供給される画像信号線１２２から分岐する配線１９３についても、同様に第１層の配線１１２ｂと第２層の配線１８１ｂとが並列接続された並列配線となっている。さらに、画像信号線１２２から分岐・交差する配線１９３のほか、サンプリング信号Ｓｊが供給される配線３９３と交差するための配線１９５についても、同様に第１層の配線１１２ｃと第２層の配線１８１ｃとが並列接続された並列配線となっている。
【０１０８】
ここで、サンプリング回路１５０において、配線１９３、１９５に、第１層の配線と第２層の配線との並列配線を用いているのは、次の理由による。すなわち、画像信号ＶＩＤ１〜ＶＩＤ６は、画素電極１１８に最終的に印加されて表示状態を直接的に規定するアナログ信号であるので、その供給経路は、少しでも低抵抗であるのが望ましい。このため、画像信号線１２２についてはアルミニウムからなる第３層が用いられるが、ここから分岐する配線については、一部どうしても第３層以外の層を用いなければならない。このため、従来では、この部分には、走査線１１２を構成する導電層からなる配線、すなわち、第１層の配線が用いられていた。しかし、第１層は、上述したようにポリシリコン等であるので、第３層を構成するアルミニウム等と比較して、遙かに高抵抗である。このため、第１層の配線長がごくわずかであっても、その抵抗分による影響は無視できない程に大きい。
【０１０９】
そこで、本実施形態では、画像信号ＶＩＤ１〜ＶＩＤ６の供給経路のうち、第３層以外の層からなる配線を用いなければならない部分には、本来、表示領域で用いられていた第２層を周辺回路領域においても用いるとともに、この第２層からなる配線と、第１層の配線とを並列接続しているのである。このため、当該部分の抵抗値は、単一層の配線からなる場合と比較して、約半分程度にまで低減されることになる。したがって、本実施形態では、画像信号ＶＩＤ１〜ＶＩＤ６は、供給経路における波形鈍化や電圧降下等が防止された上で、データ線１１４に供給されるので、良好な表示が可能となる。
【０１１０】
なお、画像信号線１２２から分岐する並列配線１９３は、図８（ａ）に示されるように、画像信号ＶＩＤ１〜ＶＩＤ６のそれぞれにわたって、略同一長・略同一幅となっている。これは、本実施形態では、配線１９３が第１層の配線１１２ｂと第２層の配線１８１ｂとの並列接続から構成されて、その配線抵抗が低減されてはいるものの、第３層の配線と比較すれば依然として大きいので、配線１９３の抵抗値が、画像信号ＶＩＤ１〜ＶＩＤ６のそれぞれにわたって互いに等しくするための措置である。
【０１１１】
また、画像信号ＶＩＤ１〜ＶＩＤ６の供給経路から外れるが、サンプリング信号Ｓｊを画像信号線１２２と交差するために供給する配線１９１についても、同様に第１層の配線と第２層の配線との並列接続となっている。これは、サンプリング信号Ｓｊの波形鈍化等による遅延防止の観点から、サンプリング信号Ｓｊの供給経路についても、少しでも低抵抗であることが要請されているからである。
【０１１２】
このように、本実施形態において、サンプリング回路１５０の各種配線には、原則として低抵抗な第３層の配線が用いられる一方、第３層の配線と交差しなければならない部分には、第１層の配線と第２層の配線との並列配線が用いられている。ここで、周辺回路全体でみれば、このように並列配線を用いるべき部分は、サンプリング回路１５０における配線１９１、１９３、１９５のほかにも多数存在する。例えば、図２におけるプリチャージ制御線１６３は、各プリチャージングスイッチ１６１を構成するＴＦＴのゲート電極にそれぞれ分岐しなければならないが、分岐後、プリチャージ電圧信号線１６５と交差しなければならない部分が存在する。また、容量線１７５は、表示領域１００ａ内においては走査線１１２と同じ第１層の配線であるが、それ以外の領域においては、実装端子１０７から引き回して共通接続することとの関係上、第３層の配線で構成されなければならない。このような容量線１７５に対して、プリチャージ制御線１６３、プリチャージ電圧信号線１６５は、図２に示されるように交差しなければならない部分が存在する。さらに、走査線駆動回路１３０において、シフトレジスタを構成する単位回路には、電源電圧ＶｄｄＹ、ＶｓｓＹとともに、クロック信号ＣＬＹおよび反転クロック信号ＣＬＹinvを供給する必要がある。このため、クロック信号ＣＬＹおよび反転クロック信号ＣＬＹinvの基幹配線から分岐する配線については、少なくとも電源電圧ＶｄｄＹ、ＶｓｓＹが供給される配線と交差しなければならない部分が存在する。同様に、データ線駆動回路１４０において、シフトレジスタを構成する単位回路には、電源電圧ＶｄｄＸ、ＶｓｓＸとともに、クロック信号ＣＬＸおよび反転クロック信号ＣＬＸinvを、各論理積回路には、電源電圧ＶｄｄＸ、ＶｓｓＸとともに、イネーブル信号ＥＮＢ１、ＥＮＢ２を、それぞれ供給する必要がある。このため、クロック信号ＣＬＸおよび反転クロック信号ＣＬＸinvの基幹配線から分岐する配線と、イネーブル信号ＥＮＢ１、ＥＮＢ２の基幹配線から分岐する配線とについては、それぞれ、少なくとも電源電圧ＶｄｄＹ、ＶｓｓＹが供給される配線と交差しなければならない部分が存在する。そして、このように第３層の配線と交差しなければならない部分に、第１層の配線と第２層の配線とを並列接続した並列配線を用いることで、当該部分の低抵抗化を図ることが可能となる。
【０１１３】
＜走査線駆動回路の一部領域＞
続いて、走査線駆動回路１３０の一部領域について図９（ａ）および同図（ｂ）を参照して説明する。ここで、図９（ａ）は、走査線駆動回路１３０の一部領域の構成を示す平面図であり、同図（ｂ）は、その等価回路を示す図である。なお、図に示される領域は、走査線駆動回路１３０を構成するシフトレジスタのうち、転送開始パルスＤＹをクロック信号ＣＬＹおよび反転クロック信号ＣＬＹinvにしたがって転送するための回路を部分的に抜き出したものである。
【０１１４】
図９（ａ）に示されるように、走査線駆動回路１３０には、第１層、第２層、第３層の配線が用いられている。そして、この領域においても、原則として第３層の配線が用いられているが、例外として、第３層の配線と交差する部分およびゲート電極として用いられる部分には、第１層の配線が用いられ、また、一方のＴＦＴのソース電極から他方のＴＦＴのドレイン電極に至る配線の一部には、第２層の配線１８１ｄが用いられている。特に、領域１３２では、第１層の配線１１２ｄ、第２層の配線１８１ｄおよび第３層の配線１１４ｄが互いに層間絶縁膜（ここでは図示省略）を介し積層されて形成されている。
【０１１５】
ここで、走査線駆動回路１３０において、上述したサンプリング回路１５０とは異なり、第２層の配線１８１ｄを単独で用いるとともに、３層の配線を同一領域に形成しているのは、次の理由による。すなわち、データ線駆動回路１３０は、サンプリング信号Ｓ１、Ｓ２、…、Ｓｎを、それぞれ６本のデータ線１１４毎に供給するので、データ線駆動回路１３０を構成するシフトレジスタの単位回路や論理積回路については、図８（ａ）におけるデータ線ピッチの６倍のピッチ内に収めれば済む。これに対し、走査線駆動回路１３０は、走査信号Ｇ１、Ｇ２、…、Ｇｍをｍ本の走査線１１２の各々に対してそれぞれ供給しなければならないので、走査線駆動回路１４０を構成するシフトレジスタの単位回路や論理積回路については、図９（ａ）における走査線ピッチと等倍のピッチ内に収めなければならない。すなわち、走査線駆動回路１３０では、その単位回路や論理積回路を、データ線駆動回路１４０と比較して、より狭い領域内において形成しなければならない。ここで仮に、第２層の配線１８１ｄを用いないで、３つの配線を、第１層および第３層のみから形成する場合、１つの配線を第１層から、残りの２つの配線を第３層から、それぞれ形成しなければならないが、この場合、同一領域において、第３層の配線を２つ重ねて形成するのは不可能である。このため、異なる領域において、第３層の配線を並べて形成するほかないので、それだけ幅広の領域を必要とすることになる。したがって、このような構成では、走査線駆動回路１３０を構成する単位回路や論理積回路を、より狭い領域内において形成しなければならないという要請に反することになる。これに対し、本実施形態では、第２層の配線１８１ｄを単独で用いて、同一の領域１３２において第１層の配線１１２ｄ、第２層の配線１８１ｄおよび第３層の配線１１４ｄを、（層間絶縁膜を介して絶縁を図った上で）互いに重ねて形成することによって、回路形成に必要な領域の幅を小さくすることができることとなる。
【０１１６】
なお、走査線駆動回路１３０においては、回路形成に必要な領域の幅が狭いことを要求されない部分であって、第３層の配線と交差しなければならない部分には、第１層の配線と第２層の配線との並列配線を用いても良いのは、もちろんである。
【０１１７】
＜製造プロセス＞
次に、本実施形態に係る電気光学装置の製造プロセスについて、素子基板１０１の表示領域と周辺回路領域とを中心にして説明する。なお、ここいう周辺回路領域としては、図８（ｂ）において、ある１本の画像信号線１２２から分岐して、他の画像信号線１２２と交差する配線１９３の近傍領域を例示することとする。
【０１１８】
まず、図１０（１）に示されるように、例えば、石英基板や、ガラス基板、シリコン基板等の基板１０の表面に、下地絶縁膜４０を形成する。詳細には、下地絶縁膜４０は、例えば常圧法や減圧ＣＶＤ（Chemical Vapor Deposition）法などにより、ＮＳＧ（ノンドープトシリケートガラス）や、ＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ（ボロンリンシリケートガラス）などの高絶縁性ガラス、または、酸化シリコン膜、窒化シリコン膜等から、約５０〜１５００ｎｍの厚さで、好ましくは約６００〜８００ｎｍ程度の厚さで形成される。
【０１１９】
引き続き、下地絶縁膜４０の上面全体に、例えば減圧ＣＶＤ法などによって、アモルファスシリコン層を約１００ｎｍの厚さで形成し、熱処理等により固相成長させることによってポリシリコン層を形成する。この際、Ｎチャネル型のＴＦＴを形成する場合には、Sb（アンチモン）や、As（砒素）、P（リン）などのＶ属元素の不純物を、わずかにイオン注入等によりドーピングする一方、Ｐチャネル型ＴＦＴを形成する場合には、Al（アルミニウム）や、B（ボロン）、Ga（ガリウム）などのIII属元素の不純物を、同様に、わずかにイオン注入等によりドーピングする。そして、同図（２）に示されるように、ポリシリコン層を、フォトリソグラフィやエッチング等によってパターニングして、表示領域におけるＴＦＴ１１６の半導体層３０を島状に形成する。なお、この際、周辺回路全体においては、走査線駆動回路１３０や、データ線駆動回路１４０、サンプリング回路１５０、プリチャージ回路１６０を構成するＴＦＴの半導体層についても同様に形成する。また、ＴＦＴ１１６の半導体層３０のうち、容量線１７５が形成される領域３０ｆについては、P（リン）などの不純物を高濃度でドーピングして、予め低抵抗化を図っておいても良い。
【０１２０】
さらに、図１０（３）に示されるように、半導体層３０の表面を熱酸化処理して、ゲート絶縁膜３２を当該半導体層３０の表面に形成する。この工程により、半導体層３０は最終的に約３０〜１５０ｎｍの厚さ、好ましくは約３５〜４５ｎｍの厚さとなる一方、ゲート絶縁膜３２は約６０〜１５０ｎｍの厚さ、好ましくは約３０ｎｍの厚さとなる。
【０１２１】
次に、ゲート絶縁膜３２および下地絶縁膜４０の上面に、ポリシリコン層を減圧ＣＶＤ法等により堆積する。そして、図１１（４）に示されるように、このポリシリコン層を、フォトリソグラフィやエッチング等によってパターニングして、表示領域にあってはＴＦＴ１１６のゲート電極を兼用する走査線１１２と、蓄積容量１１９において他方の電極をなす容量線１７５とを形成し、また、周辺回路領域にあっては並列配線１９３のうち一方の配線１１２ｂを形成する。すなわち、周辺回路全体では、ゲート電極を含めて第１層の配線を形成する。
【０１２２】
続いて、同図（５）に示されるように、半導体層３０に適切な不純物をドーピングする。詳細には、表示領域におけるＴＦＴ１１６をＮチャネル型とする場合、ソース・ドレイン領域のうち、チャネル領域３０ａに隣接する領域に対し、走査線１１２の一部であるゲート電極を拡散マスクとして、PなどのＶ族元素の不純物を低濃度でドーピングする。同時に、周辺回路全体におけるＮチャネル型ＴＦＴについても、同様に第１層の配線の一部であるゲート電極を拡散マスクとして、不純物を低濃度でドーピングする。続いて、ゲート電極よりも幅広のレジストを形成し、これをマスクとして、同じくPなどのＶ族元素の不純物を高濃度でドーピングする。これによりＮチャネル型ＴＦＴは、チャネル領域３０ａのソース側には、低濃度ソース領域３０ｂ、高濃度ソース領域１１６Ｓが設けられる一方、ドレイン側には、低濃度ドレイン領域３０ｃ、高濃度ドレイン領域１１６Ｄが設けられて、ＬＤＤ構造となる。なお、図示は省略するが、これらのＮチャネル型ＴＦＴの半導体層３０をレジストでマスクした後、周辺回路全体におけるＰチャネル型ＴＦＴについても同様に、チャネル領域に隣接する領域に対し、第１層の配線の一部であるゲート電極をマスクとして、例えばB（ボロン）などのIII族元素の不純物をドーピングして低濃度領域を形成し、引き続き、同ゲート電極よりも幅広のレジストをマスクとして、同じくBなどのIII族元素の不純物をドーピングして高濃度領域を形成する。また、各チャネル型ＴＦＴをＬＤＤ構造としないで、オフセット構造のＴＦＴとしても良く、また、単なるセルフアライン型（自己整合型）のＴＦＴとしても良い。
【０１２３】
次に、同図（６）に示されるように、走査線１１２や、第１層の配線１１２ｂ、半導体層３０、下地絶縁膜４０などを覆うように、第１の層間絶縁膜４１を、例えばＣＶＤ法等によって堆積する。なお、第１の層間絶縁膜４１の材質としては、下地絶縁膜４０と同様に、ＮＳＧや、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜や、窒化シリコン膜、酸化シリコン膜などが挙げられる。
【０１２４】
さらに、図１２（７）に示されるように、表示領域にあってはコンタクトホール５１を、周辺回路領域にあっては第１層の配線１１２ｂと接続するためのコンタクトホール５５１、５６１を、それぞれドライエッチング等により形成する。詳細には、コンタクトホール５１は、ＴＦＴ１１６の高濃度ドレイン領域１１６Ｄに対応した位置において、第１の層間絶縁膜４１およびゲート絶縁膜３２を開孔するように形成される一方、コンタクトホール５５１、５６１は、第１層の配線１１２ｂの両端位置において、それぞれ第１の層間絶縁膜４１を開孔するように形成される。なお、周辺回路全体において、第１層の配線と第２層の配線との導通を図る場合には、この導通部分に対応して同様にコンタクトホール（図示省略）が形成される。
【０１２５】
次に、第１の層間絶縁膜４１の上に、高融点金属や金属シリサイドやあるいはポリシリコンなどからなる導電層を、スパッタリングなどによって約５０〜５００ｎｍの厚さで、好ましくは約２００ｎｍ程度の厚さで堆積する。導電層は高融点金属や金属シリサイドとポリシリコンを多層に形成しても良いことは言うまでもない。これにより導電層の応力緩和やコンタクトホールの低抵抗化を実現することができる。そして、この導電層を、同図（８）に示されるように、フォトリソグラフィやエッチング等によってパターニングして、表示領域にあっては、ＴＦＴ１１６の高濃度ドレイン領域１１６Ｄに接続される中間導電膜１８１として形成する一方、周辺回路領域にあっては、並列配線１９３のうち他方の配線１８１ｂを形成する。すなわち、周辺回路全体では、第２層の配線を形成する。
【０１２６】
続いて、同図（９）に示されるように、中間導電膜１８１や、第２層の配線１８ｂ、第１の層間絶縁膜４１を覆うように、第２の層間絶縁膜４２を、ＣＶＤ法等によって約５００〜１５００ｎｍの厚さに堆積する。なお、第２の層間絶縁膜４２の材質としては、下地絶縁膜４０や第１の層間絶縁膜４１と同様に、ＮＳＧや、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜や、窒化シリコン膜、酸化シリコン膜などが挙げられる。
【０１２７】
次に、図１３（１０）に示されるように、表示領域にあってはコンタクトホール５２を、周辺回路領域にあっては第２層の配線１８１ｂと接続するためのコンタクトホール５５２、５６２を、それぞれ形成する。詳細には、コンタクトホール５２は、ＴＦＴ１１６の高濃度ソース領域１１６Ｓに対応した位置において、第２の層間絶縁膜４２、第１の層間絶縁膜４１およびゲート絶縁膜３２を開孔するように形成される一方、コンタクトホール５５２、５６２は、第２層の配線１８１ｂの両端位置において、それぞれ第２の層間絶縁膜４２を開孔するように形成される。なお、周辺回路全体において、第２層の配線と第３層の配線との導通を図る場合には、この導通部分に対応して同様にコンタクトホール（図示省略）が形成される。
【０１２８】
さらに、コンタクトホール５２、５５２、５６２が形成された第２の層間絶縁膜４２の上に、アルミニウムなどの低抵抗金属からなる導電膜を、スパッタリングなどによって、約５０〜５００ｎｍの厚さに堆積する。そして、この導電膜を、同図（１１）に示されるように、フォトリソグラフィやエッチング等によってパターニングして、表示領域にあってはＴＦＴ１１６のソース電極を兼用するデータ線１１４として形成する一方、周辺回路領域にあっては配線３９１や画像信号線１２２として形成する。すなわち、周辺回路全体では、第３層の配線を形成する。
【０１２９】
引き続き、同図（１２）に示されるように、データ線１１４や、画像信号線１２２等の第３層の配線を覆うように、第３の層間絶縁膜４３を、ＣＶＤ法等によって約５００〜１５００ｎｍの厚さに堆積する。なお、第３の層間絶縁膜４３の材質としては、下地絶縁膜４０や、第１の層間絶縁膜４１、第２の層間絶縁膜４２と同様に、ＮＳＧや、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜や、窒化シリコン膜、酸化シリコン膜などが挙げられる。
【０１３０】
次に、図１４（１３）に示されるように、コンタクトホール５３を、中間導電膜１８１における所定の位置において、第３の層間絶縁膜４３および、第２の層間絶縁膜４２を開孔するように、ドライエッチング等により形成する。
【０１３１】
そして、コンタクトホール５３が形成された第３の層間絶縁膜４２の表面に、ＩＴＯなどの透明導電性膜を、スパッタリングなどによって約５０〜２００ｎｍの厚さに堆積した後、フォトリソグラフィやエッチング等によって所定の形状（図５参照）にパターニングして、同図（１４）に示されるように、画素電極１１８を形成する。この後の工程については図示を省略するが、ポリイミドなどの有機溶液を、基板１０において対向面となる画素電極１１８および第３の層間絶縁膜４３の全面に塗布・焼成する。これにより、配向膜６１が形成されることとなる。なお、この配向膜６１には、所定の方向にラビング処理が施される。
【０１３２】
そして、このように形成された素子基板１０１は、それとは約９０度回転させた方向にラビング処理された対向基板１０２と、シール材１０４により貼り合わせられた後に、液晶１０５が封入・封止されて、図１に示されるような電気光学装置となる。
【０１３３】
なお、素子基板１０１においては、配向膜６１が全面にわたって形成されるが、液晶封止後ではプラズマ処理等により、周辺回路領域であって、対向基板１０２から張り出した部分に形成された配向膜が除去される。このため、周辺回路領域における最上層は、配向膜６１ではなく、第３の層間絶縁膜４３となる。
【０１３４】
このような製造方法によれば、表示領域において、ＴＦＴ１１６の高濃度ドレイン領域１１６Ｄに対するバリア膜として用いられていた中間導電膜１８１と同一層の導電膜を、周辺回路における第２層の配線として用いることが、特別なプロセスを追加することなく可能となる。さらに、３層分の配線を用いることによって、周辺回路の設計における自由度を各段に向上させることが可能となる。くわえて、第１層の配線とともに並列接続することで、当該配線の低抵抗化を図ることが可能となり、また、第２層の配線を、単独で用いることによって、同一領域において３層の配線を形成することが可能となる。
【０１３５】
＜応用例＞
なお、上述した実施形態において、第３層の配線が第１層の配線と第２層の配線との並列配線に接続される場合、当該第３層の配線は、第２層の配線に接続される構成となっていた。例えば、図８（ｂ）において、画像信号線１２２は、並列配線１９３のうち、第２層の配線１８１ｂに接続される構成となっていた。
【０１３６】
上述したように、第２層の導電層は、応力の発生しやすい（反りやすい）高融点金属等から構成する場合、このような高融点金属の配線１８１ｂに接続するためのコンタクトホール５５２、５６２を開孔すると、開孔に伴う応力集中によって第２の層間絶縁膜４２にクラック等が発生する可能性がある。また、コンタクトホール５５２、５６２によって、第２層の配線１８１ｂを露出させると、当該配線１８１ｂから不純物が発散して、不良化の原因にもなる。
【０１３７】
そこで、第３層の配線を第１層の配線１１２ｂと第２層の配線１８１ｂとの並列配線１９３の一端に接続する場合には、例えば図１５（ａ）に示されるように、第２層の配線１８１ｂを、若干内側のコンタクトホール５７１、５８１を介し第１の配線１１２ｂに接続して、並列配線１９３とするとともに、第３層の配線を、外側のコンタクトホール５７２または５８２を介して第１層の配線１１２ｂに接続する構成が望ましい、と考える。この構成では、第２の層間絶縁膜４２が形成された後においては、第２層の配線１８１ｂが露出することはない。このため、コンタクトホールの開孔に伴う応力集中が発生しないので、第２の層間絶縁膜４２におけるクラックが防止され、また、当該配線１８１ｂから不純物が発散することも防止されることになる。
【０１３８】
さらに、並列配線１９３は、第１の配線１１２ｂおよび第２の配線１８１ｂの両端においてのみ接続を図る構成であったが、図１５（ｂ）に示されるように、両端以外の１以上の地点にコンタクトホール５８、５９を設けて、この地点においても接続して、両配線の接続をより確実とする構成にしても良い。なお、このように第１の配線１１２ｂと第２の配線１８１ｂとの接続を、両端以外の１以上のコンタクトホールを介して図る構成においても、第３層の配線を、外側のコンタクトホールを介して第１層の配線１１２ｂに接続しても良い。
【０１３９】
＜その他＞
また、上述した実施形態にあっては、６本のデータ線１１４が１ブロックにまとめられて、１ブロックに属する６本のデータ線１１４に対して、６系統に変換された画像信号ＶＩＤ１〜ＶＩＤ６を同時にサンプリングして供給する構成としたが、変換数および同時に印加するデータ線数（すなわち、１ブロックを構成するデータ線数）は、「６」に限られるものではない。例えば、サンプリング回路１５０におけるサンプリングスイッチ１５１の応答速度が十分に高いのであれば、画像信号をパラレルに変換することなく１本の画像信号線にシリアル伝送して、データ線１１４毎に点順次的にサンプリングするように構成しても良い。なお、このような構成では、データ線駆動回路１４０を構成するシフトレジスタや論理積回路を、データ線ピッチと等倍で形成しなければならないので、走査線駆動回路１３０と同様に、第２層の配線を単独で用いる必要があるかもしれない。
【０１４０】
また、変換および同時に印加するデータ線の数を「３」や、「１２」、「２４」等として、３本や、１２本、２４本等のデータ線に対して、３系統変換や、１２系統変換、２４系統変換等した画像信号を同時に供給する構成としても良い。なお、変換数および同時に印加するデータ線数としては、カラーの画像信号が３つの原色に係る信号からなることとの関係上、３の倍数であることが制御や回路などを簡易化する上で好ましい。ただし、後述するプロジェクタのように単なる光変調の用途の場合には、３の倍数であることを要しない。さらに、複数個のサンプリングスイッチを同時に制御するのではなく、パラレル変換された画像信号ＶＩＤ１〜ＶＩＤ６を順次シフトして供給して、サンプリングスイッチ１５１を順番に制御する構成としても良い。
【０１４１】
また、上述した実施形態においては、上から下方向へ走査線１１２を走査する一方、左から右方向へブロックを選択する構成であったが、これとは逆方向で選択する構成でも良いし、用途に応じていずれかの方向を選択可能とする構成でも良い。
【０１４２】
さらに、上述した実施形態においては、素子基板１０１にプレーナ型のＴＦＴ１１６等が形成されていたが、本発明は、これに限られない。例えば、ＴＦＴ１１６をボトムゲート型で構成しても良い。また、素子基板１０１を半導体基板で構成するとともに、ここに、ＴＦＴ１１６に代えて電界効果型トランジスタを形成しても良い。さらに、ＳＯＩ（Silicon On Insulator）の技術を適用し、サファイヤ、石英、ガラスなどの絶縁性基板にシリコン単結晶膜を形成して、ここに各種素子を作り込んで素子基板１０１としても良い。ただし、素子基板１０１が透明性を有しない場合、画素電極１１８をアルミニウムで形成したり、別途反射層を形成したりするなどして、液晶パネル１００を反射型として用いる必要がある。
【０１４３】
また、上述した実施形態では、液晶としてＴＮ型を用いたが、ＢＴＮ（Bi-stable Twisted Nematic）型・強誘電型などのメモリ性を有する双安定型や、高分子分散型、さらには、分子の長軸方向と短軸方向とで可視光の吸収に異方性を有する染料（ゲスト）を一定の分子配列の液晶（ホスト）に溶解して、染料分子を液晶分子と平行に配列させたゲストホスト型などの液晶を用いても良い。
【０１４４】
また、電圧無印加時には液晶分子が両基板に対して垂直方向に配列する一方、電圧印加時には液晶分子が両基板に対して水平方向に配列する、という垂直配向（ホメオトロピック配向）の構成としても良いし、電圧無印加時には液晶分子が両基板に対して水平方向に配列する一方、電圧印加時には液晶分子が両基板に対して垂直方向に配列する、という平行（水平）配向（ホモジニアス配向）の構成としても良い。このように、本発明では、液晶や配向方式として、種々のものに適用することが可能である。
【０１４５】
くわえて、電気光学装置としては、液晶装置のほかに、エレクトロルミネッセンス（ＥＬ）や、プラズマ発光や電子放出による蛍光などを用いて、その電気光学効果により表示を行う種々の電気光学装置に適用可能である。この際、電気光学物質としては、ＥＬ、ミラーデバイス、ガス、蛍光体などとなる。なお、電気光学物質としてＥＬを用いる場合、素子基板１０１においてＥＬが画素電極１１８と透明導電膜の対向電極１０８との間に介在することになるので、対向基板１０２は不要となる。このように、本発明は、上述した構成と類似の構成を有する電気光学装置のすべてに適用可能である。
【０１４６】
＜電子機器＞
次に、上述した実施形態に係る電気光学装置を用いた電子機器のいくつかについて説明する。
【０１４７】
＜その１：プロジェクタ＞
まず、上述した液晶パネル１００をライトバルブとして用いたプロジェクタについて説明する。図１６は、このプロジェクタの構成を示す平面図である。この図に示されるように、プロジェクタ２１００内部には、ハロゲンランプ等の白色光源からなるランプユニット２１０２が設けられている。このランプユニット２１０２から射出された投射光は、内部に配置された３枚のミラー２１０６および２枚のダイクロイックミラー２１０８によってＲＧＢの３原色に分離されて、各原色に対応するライトバルブ１００Ｒ、１００Ｇおよび１００Ｂにそれぞれ導かれる。ここで、ライトバルブ１００Ｒ、１００Ｇおよび１００Ｂの構成は、上述した実施形態に係る液晶パネル１００と同様であり、画像信号を入力する処理回路（図示省略）から供給されるＲ、Ｇ、Ｂの原色信号でそれぞれ駆動されるものである。また、Ｂ色の光は、他のＲ色やＧ色と比較すると、光路が長いので、その損失を防ぐために、入射レンズ２１２２、リレーレンズ２１２３および出射レンズ２１２４からなるリレーレンズ系２１２１を介して導かれる。
【０１４８】
さて、ライトバルブ１００Ｒ、１００Ｇ、１００Ｂによってそれぞれ変調された光は、ダイクロイックプリズム２１１２に３方向から入射する。そして、このダイクロイックプリズム２１１２において、Ｒ色およびＢ色の光は９０度に屈折する一方、Ｇ色の光は直進する。したがって、各色の画像が合成された後、スクリーン２１２０には、投射レンズ２１１４によってカラー画像が投射されることとなる。
【０１４９】
なお、ライトバルブ１００Ｒ、１００Ｇおよび１００Ｂには、ダイクロイックミラー２１０８によって、Ｒ、Ｇ、Ｂの各原色に対応する光が入射するので、上述したようにカラーフィルタを設ける必要はない。また、ライトバルブ１００Ｒ、１００Ｂの透過像はダイクロイックミラー２１１２により反射した後に投射されるのに対し、ライトバルブ１００Ｇの透過像はそのまま投射されるので、ライトバルブ１００Ｒ、１００Ｂによる表示像を、ライトバルブ１００Ｇによる表示像に対して左右反転させる構成となっている。
【０１５０】
＜その２：モバイル型コンピュータ＞
次に、上述した液晶パネル１００を、モバイル型のパーソナルコンピュータに適用した例について説明する。図１７は、このパーソナルコンピュータの構成を示す斜視図である。図において、コンピュータ２２００は、キーボード２２０２を備えた本体部２２０４と、表示部として用いられる液晶パネル１００とを備えている。なお、この液晶パネル１００の背面には、視認性を高めるためのバックライトユニット（図示省略）が設けられる。
【０１５１】
＜その３：携帯電話＞
さらに、上述した液晶パネル１００を、携帯電話の表示部に適用した例について説明する。図１８は、この携帯電話の構成を示す斜視図である。図において、携帯電話２３００は、複数の操作ボタン２３０２のほか、受話口２３０４、送話口２３０６とともに、上述した液晶パネル１００を備えるものである。なお、この液晶パネル１００の背面にも、視認性を高めるためのバックライトユニット（図示省略）が設けられる。
【０１５２】
なお、電子機器としては、図１６、図１７および図１８を参照して説明した他にも、液晶テレビや、ビューファインダ型・モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、ディジタルスチルカメラ、タッチパネルを備えた機器等などが挙げられる。そして、これらの各種の電子機器に対して、実施形態や応用形態に係る電気光学装置が適用可能なのは言うまでもない。
【０１５３】
【発明の効果】
以上説明したように本発明によれば、表示領域におけるスイッチング素子の他端と画素電極との接続に用いられる中間導電膜と同一の導電層からなる配線を用いることができるので、周辺回路を設計する際の自由度を向上させることが可能となる。
【図面の簡単な説明】
【図１】 （ａ）は、本発明の実施形態に係る電気光学装置の液晶パネルの構成を示す斜視図であり、（ｂ）は、（ａ）のＡ−Ａ’線の断面図である。
【図２】 同液晶パネルの電気的な構成を示すブロック図である。
【図３】 同液晶パネルの表示領域における等価回路を示す図である。
【図４】 同液晶パネルの動作を説明するためのタイミングチャートである。
【図５】 同液晶パネルの動作を説明するためのタイミングチャートである。
【図６】 同液晶パネルの表示領域における画素の詳細構成を示す平面図である。
【図７】 （ａ）は、図６におけるＢ−Ｂ’線の断面図であり、（ｂ）は、図５におけるＣ−Ｃ’線の断面図であり、(ｃ）は、同液晶パネルにおける蓄積容量の構成を示す等価回路である。
【図８】 （ａ）は、同液晶パネルのサンプリング回路近傍の構成を示す平面図であり、（ｂ）は、そのＤ−Ｄ’線の断面図である。
【図９】 （ａ）は、同液晶パネルの走査線駆動回路の一部構成を示す平面図であり、（ｂ）は、その電気的構成を示す図である。
【図１０】 （１）〜（３）は、それぞれ同液晶パネルにおける素子基板の製造プロセスを示す断面図である。
【図１１】 （４）〜（６）は、それぞれ同液晶パネルにおける素子基板の製造プロセスを示す断面図である。
【図１２】 （７）〜（９）は、それぞれ同液晶パネルにおける素子基板の製造プロセスを示す断面図である。
【図１３】 （１０）〜（ｌ２）は、それぞれ同液晶パネルにおける素子基板の製造プロセスを示す断面図である。
【図１４】 （１３）および（ｌ４）は、それぞれ同液晶パネルにおける素子基板の製造プロセスを示す断面図である。
【図１５】 （ａ）および（ｂ）は、それぞれ本発明の変形例に係る電気光学装置のサンプリング回路近傍の構成を示す断面図である。
【図１６】 実施形態に係る電気光学装置を適用した電子機器の一例たるプロジェクタの構成を示す平面図である。
【図１７】 同電子機器の一例たるパーソナルコンピュータの構成を示す斜視図である。
【図１８】 同電子機器の一例たる携帯電話の構成を示す斜視図である。
【符号の説明】
１０…基板
３０…半導体層
４０…下地絶縁膜
４１…第１の層間絶縁膜
４２…第２の層間絶縁膜
４３…第３の層間絶縁膜
６１…配向膜
１００…液晶パネル
１０１…素子基板
１０２…対向基板
１０５…液晶
１０８…対向電極
１１２…走査線
１１２ｂ、１１２ｃ、１１２ｄ…配線
１１４…データ線
１１４ｂ、１１４ｃ、１１４ｄ…配線
１１６…ＴＦＴ
１１８…画素電極
１１９…蓄積容量
１２２…画像信号線
１３０…走査線駆動回路
１４０…データ線駆動回路
１５０…サンプリング回路
１５１…サンプリングスイッチ
１６０…プリチャージ回路
１６１…プリチャージングスイッチ
１７５…容量線
１８１…中間導電膜
１９１、１９３、１９５…配線
１８１ｂ、１８１ｃ、１８１ｄ…配線
３９１、３９３、３９５…配線
２１００…プロジェクタ
２２００…パーソナルコンピュータ
２３００…携帯電話[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an electro-optical device, a method for manufacturing the same, and a method for manufacturing the same, using a conductive layer different from the conductive layer constituting the scanning line and the data line in the peripheral circuit to improve the degree of freedom when designing the peripheral circuit. The present invention relates to an electronic apparatus using an electro-optical device as a display unit.
[0002]
[Prior art]
In general, an electro-optical device, for example, a liquid crystal device that performs predetermined display using liquid crystal as an electro-optical material has a configuration in which liquid crystal is sandwiched between a pair of substrates. Among these, for example, an active matrix liquid crystal device in which a pixel electrode is driven by a three-terminal switching element has the following configuration. That is, this type of liquid crystal device is provided on one of a pair of substrates so that a plurality of scanning lines and a plurality of data lines intersect with each other, and a thin film transistor ( A pair of a three-terminal switching element represented by a thin film transistor (hereinafter referred to as “TFT”) and a pixel electrode is provided. Here, the TFT is turned on when the scanning signal supplied to the scanning line corresponding to the intersecting portion becomes an active level, and supplies the image signal applied to the corresponding data line to the pixel electrode. The other substrate is provided with a transparent counter electrode facing the pixel electrode.
[0003]
On the other hand, a driving circuit for driving these scanning lines and data lines includes a scanning line driving circuit, a data line driving circuit, a sampling circuit, and the like. Among these, the scanning line driving circuit supplies a scanning signal to the scanning line at a predetermined timing, the data line driving circuit supplies a sampling signal at a predetermined timing, and the sampling circuit further includes: A sampling switch provided for each data line samples an image signal supplied via the image signal line in accordance with the sampling signal and supplies it to the corresponding data line.
[0004]
Further, an electro-optical device with a built-in peripheral circuit has been developed in which these drive circuits are provided around a region (display region) where pixel electrodes are arranged on one substrate. In this type of electro-optical device, from the viewpoint of improving the efficiency of the manufacturing process, the active elements constituting the drive circuit are formed in a common process with the switching elements connected to the pixel electrodes. For example, in the above-described liquid crystal device, the element constituting the drive circuit is a TFT formed by the same process as the switching element connected to the pixel electrode. Such an electro-optical device with a built-in peripheral circuit is advantageous in terms of downsizing and cost reduction of the entire device as compared with an electro-optical device in which a drive circuit is separately attached.
[0005]
By the way, in recent years, not only electro-optical devices, but display devices in general have high definition such as XGA (1024 × 768 dots), SXGA (1365 × 1024 dots), UXGA (1600 × 1200 dots), etc. There is a growing demand for conversion.
[0006]
[Problems to be solved by the invention]
However, in order to reduce the size of the apparatus at the same time as increasing the definition, a technique for very narrowing the arrangement pitch of the scanning lines and the arrangement pitch of the data lines is required. That is, since the scanning line driving circuit supplies a scanning signal to each of the scanning lines, unit circuits (latch circuits) constituting the scanning line driving circuit must be within the arrangement pitch of the scanning lines. . Similarly, since the data line driving circuit supplies a sampling signal to a sampling switch provided for each data line in order, the unit circuit constituting the data line driving circuit has an arrangement pitch of data lines or It must be within an integer multiple of the pitch. As described above, in an electro-optical device with a built-in peripheral circuit, in order to achieve high definition and miniaturization, unit circuits and the like in the scanning line driving circuit and the data line driving circuit are arranged in a very limited space. There is a problem that the design becomes very difficult because it must be formed.
[0007]
The present invention has been made in view of the above-described circumstances, and an object of the present invention is to provide an electro-optical device, a manufacturing method thereof, and a display unit for improving the degree of design freedom in a peripheral circuit. It is to provide an electronic device used for the above.
[0008]
[Means for Solving the Problems]
In order to achieve the above-described object, in the electro-optical device of the present invention, a pixel transistor provided corresponding to the intersection of the data line and the scanning line, a pixel electrode provided corresponding to the switching element, An intermediate electrode which is formed in a layer between the pixel transistor and the data line and forms a storage capacitor electrode which electrically connects the pixel electrode and a semiconductor layer of the pixel transistor; and a gate electrode of the pixel transistor A peripheral circuit that drives the pixel electrode is configured by a wiring including a first wiring made of the same material as the first wiring, a second wiring made of the same material as the intermediate electrode, and a third wiring made of the same material as the data line. It is characterized by doing.
[0009]
According to this configuration, in the region where the pixel electrodes are arranged (display region), the intermediate conductive film is used to connect the switching element and the pixel electrode. It will also be used in circuits. That is, the intermediate conductive film originally used in the display region is also used as a part of the wiring of the peripheral circuit in the present invention. For this reason, in the peripheral circuit, the number of new wiring layers is increased, so that the degree of freedom in design is improved accordingly.
[0010]
Here, in the present invention, the intermediate conductive film is electrically connected through a first contact hole provided corresponding to the electrode of the switching element, while the pixel electrode is connected to the second contact hole. It is desirable to have a configuration in which they are electrically connected via each other. In this configuration, the electrode of the switching element is connected to the intermediate conductive film through the first contact hole, while the pixel electrode is connected to the intermediate conductive film through the second contact hole. For this reason, the intermediate conductive film functions as a barrier film when the pixel electrode is connected to the other end of the switching element, so that it is possible to reduce defects that occur when the contact hole extends over a long distance.
[0011]
In the present invention, each pixel electrode includes a storage capacitor having one end connected to the pixel electrode and the other end connected in common, and the intermediate conductive film is a part of an electrode constituting the storage capacitor. The structure which forms is also desirable. According to this configuration, the voltage holding characteristic in the pixel electrode is improved by the storage capacitor. At this time, the intermediate conductive film functions as a part of the electrode constituting the storage capacitor.
[0012]
Further, in the present invention, the intermediate conductive film may have a light shielding property, and a part of light transmitted or reflected through the pixel electrode may be defined by the intermediate conductive film. According to this configuration, since at least a dedicated light-shielding film can be omitted in a portion defined by the intermediate conductive film in the light transmission or reflection region, the configuration can be simplified correspondingly.
[0013]
Similarly, in order to achieve the above-described object, in the electro-optical device according to the second invention of the present application, the first, second, and third conductive layers are formed in this order, and the first 3 is an electro-optical device having a resistance lower than that of the first conductive layer, and includes a plurality of scanning lines made of the first conductive layer and the third conductive layer. A plurality of data lines formed so as to cross each other, a pair of switching elements and pixel electrodes provided corresponding to the intersections of the scanning lines and the data lines, and a second conductive Each of the switching elements, comprising: an intermediate conductive film that is electrically connected between the switching element and the corresponding pixel electrode; and a wiring that includes the first, second, and third conductive layers. Peripheral circuit for driving It is characterized in that.
[0014]
According to this configuration, in the display region, the intermediate conductive film is used for connection between the switching element and the pixel electrode. The wiring made of the second conductive layer that is the same as the intermediate conductive film is connected to the first and third wirings. In addition to the wiring made of the conductive layer, it is also used in peripheral circuits. That is, the intermediate conductive film originally used in the display region is also used as part of the wiring in the peripheral circuit in the present invention. For this reason, in the peripheral circuit, the number of new wiring layers is increased by one layer, and the degree of freedom in design is improved accordingly.
[0015]
Here, in the present invention, the intermediate conductive film is electrically connected through a first contact hole provided corresponding to the electrode of the switching element, while the pixel electrode is connected to the second contact hole. It is desirable to have a configuration in which they are electrically connected via each other. In this configuration, the electrode of the switching element is connected to the intermediate conductive film through the first contact hole, while the pixel electrode is connected to the intermediate conductive film through the second contact hole. For this reason, the intermediate conductive film functions as a barrier film when the pixel electrode is connected to the other end of the switching element, so that it is possible to reduce defects that occur when the contact hole extends over a long distance.
[0016]
In the present invention, since the third conductive layer has a lower resistance than the first conductive layer, it is preferable that the entire wiring is formed of the third conductive layer. However, since there are always wiring intersections and branching portions in the peripheral circuit, it is impossible to form all of the wiring by the third conductive layer. Therefore, in the present invention, for example, when a wiring made of the first conductive layer having a high resistance must be used, the peripheral circuit has a wiring made of the first conductive layer and a wiring made of the second conductive layer. And a configuration having parallel wiring in which are electrically connected in parallel. As described above, when the parallel wiring in which the wiring made of the first conductive layer and the wiring made of the second conductive layer are electrically connected in parallel is used, the wiring made of the first or second conductive layer is isolated. The wiring resistance can be suppressed lower than that used in the above.
[0017]
As a portion where such parallel wiring should be used, for example, a branch wiring branched from the wiring made of the third conductive layer and a portion intersecting with a wiring different from the wiring can be considered. Such a branch wiring should be made of a third conductive layer having a low resistance, but is a wiring made of the third conductive layer, and a portion intersecting with a wiring different from the wiring is the same. This is because the third conductive layer cannot be formed.
[0018]
In addition, the peripheral circuit includes the third conductive layer, and h image signal lines that supply image signals corresponding to h (h is an integer of 2 or more) data lines, and the data A sampling switch provided corresponding to each of the lines, sampling a corresponding one of the image signals supplied to the h image signal lines according to a predetermined sampling signal, and supplying the sampled data to the corresponding data line; As a part where parallel wiring should be used, at least a part of the wiring branched from the image signal line to the sampling switch can be considered. Since such a wiring supplies an image signal applied to the pixel electrode, it should be composed of a third conductive layer having a low resistance, but is the same because it intersects with other image signal lines. This is because the third conductive layer cannot be formed.
[0019]
In the present invention, when forming a parallel wiring, the wiring made of the second conductive layer of the parallel wiring exposes the wiring made of the first conductive layer of the parallel wiring. 3 and the fourth contact hole, the wiring made of the third conductive layer is provided at a position corresponding to the third or fourth contact hole, and is made of the second conductive layer The first structure electrically connected to the fifth contact hole exposing the wiring, and the wiring made of the second conductive layer of the parallel wiring is the first wiring of the parallel wiring. Conductivity is established between the third and fourth contact holes exposing the wiring made of the conductive layer, and the wiring made of the third conductive layer is provided at a position different from the third and fourth contact holes. Before 6 a second arrangement which is electrically connected to the contact hole to expose the wiring made of the first conductive layer is conceivable. Here, when a stress due to warpage or the like is applied to the second conductive layer, if a contact hole that exposes the wiring made of the second conductive layer is provided, a crack may occur. In the second configuration, since it is not necessary to provide a contact hole that exposes the second conductive layer, it is possible to reduce defects due to the occurrence of cracks.
[0020]
Further, in the first or second configuration, one or a plurality of contact holes in which the wiring made of the second conductive layer among the parallel wirings is provided between the third and fourth contact holes. In this case, it is desirable that the first conductive layer is electrically connected to the wiring. As a result, in parallel wiring, contact holes other than the third and fourth contact holes are also connected in parallel.
[0021]
In the present invention, the peripheral circuit may include a wiring composed of the first, second, and third conductive layers in a partial region thereof. According to this configuration, since different three-layer wirings are laid out in the same region, it is possible to reduce the space.
[0022]
In the present invention, each pixel electrode includes a storage capacitor having one end connected to the pixel electrode and the other end connected in common, and the intermediate conductive film is a part of an electrode constituting the storage capacitor. The structure which makes is desirable. According to this configuration, the voltage holding characteristic in the pixel electrode is improved by the storage capacitor. At this time, the intermediate conductive film functions as a part of the electrode constituting the storage capacitor.
[0023]
Such a storage capacitor includes a first capacitor in which the gate oxide film of the switching element is sandwiched between the electrode of the switching element and a capacitor line made of the second conductive layer, the intermediate conductive film, and the capacitor. A configuration including a second capacitor in which an interlayer insulating film is sandwiched between lines is desirable. According to this configuration, since the storage capacitor includes the first capacitor and the second capacitor, the capacity can be increased as compared with the single capacitor configuration.
[0024]
In the present invention, the first conductive layer is preferably made of polysilicon. This is because when the scanning line is formed from a metal thin film or metal silicide, inconveniences such as peeling occur in a subsequent high-temperature process.
[0025]
In the present invention, the third conductive layer is preferably made of aluminum. As a result, the resistance of the third conductive layer can be easily reduced.
[0026]
In addition, in the present invention, it is desirable that the second conductive layer is made of a material having a higher melting point than the material constituting the third conductive layer. This is because it is necessary to prevent melting and peeling by a high-temperature process after forming the second conductive layer. Such high melting point materials include polysilicon, Ti (titanium), Cr (chromium), W (tungsten), Ta (tantalum), Mo (molybdenum), or Pb (lead) alone or these. Alloys, metal silicides, and the like.
[0027]
Next, in order to achieve the above-described object, the electro-optical device according to the third aspect of the present invention corresponds to a plurality of scanning lines and a plurality of data lines and an intersection of the scanning lines and the data lines. A pair of switching elements and pixel electrodes provided as above, an intermediate conductive film electrically connecting the switching elements and the corresponding pixel electrodes, and a peripheral circuit for driving each of the switching elements And a conductive layer connected to the peripheral circuit and forming the intermediate conductive film and a wiring made of the same layer.
[0028]
In the present invention, the wiring connected to the peripheral circuit is formed of the same conductive layer as the intermediate conductive film used for connecting the switching element and the pixel electrode. For this reason, since it can utilize as a new wiring layer, the freedom degree of design improves.
[0029]
Here, in the present invention, the wiring intersects an image signal line made of the same layer as the conductive layer constituting the data line in a lower layer. In this configuration, the wiring intersecting with the image signal line can be used as the wiring in the same conductive layer as the intermediate conductive film.
[0030]
In addition, the image signal lines are provided with a plurality of image signal lines, the wirings are connected corresponding to the respective image signal lines, and the sizes of the respective wirings are substantially the same. In this configuration, the resistance values of the respective wirings connected to the image signal can be made equal, and variations in the image signal due to the resistance difference between the respective wirings can be prevented, and a good display can be achieved.
[0031]
Further, in the present invention, the first conductive layer made of the same layer as the conductive layer constituting the data line, and the first conductive layer made of the same layer as the conductive line constituting the data line are formed at positions separated from the first conductive layer. And a third conductive layer made of the same layer as the semiconductor layer of the switching element is electrically connected to the first conductive layer and the second conductive layer through a contact hole. It is characterized by being. According to this configuration, the third conductive layer made of the same layer as the semiconductor layer of the switching element can be formed as a bypass.
[0032]
In the present invention, the wiring is electrically connected to the third conductive layer through a contact hole. According to this configuration, since the wiring and the third conductive layer are connected in parallel, the resistance of the wiring can be reduced.
[0033]
In the present invention, the third conductive layer is made of polysilicon. According to this configuration, even if the wiring is formed of a refractory metal or the like, the wiring is electrically connected to the third conductive layer of polysilicon through the contact hole, so that the wiring is not cracked. Absent. The third conductive layer is electrically connected to the first conductive layer and the second conductive layer through a contact hole. However, since the third conductive layer is formed of polysilicon, the polysilicon does not crack. .
[0034]
In the present invention, there are at least three contact holes for electrically connecting the wiring and the third conductive layer. According to this configuration, since the redundant wiring can be formed between the wiring and the third conductive layer, the crack between the wiring and the third conductive layer is generated between the wiring and the third conductive layer. A short circuit can be prevented.
[0035]
In the present invention, an image signal line made of the same layer as the conductive layer constituting the data line is disposed between the first conductive layer and the second conductive layer. According to this configuration, the image signal line made of the same layer as the conductive layer constituting the data line can be arranged without interfering with the first conductive layer and the second conductive layer.
[0036]
In addition, since the electronic apparatus of the present case includes the above-described electro-optical device, the degree of freedom when designing peripheral circuits is improved.
[0037]
Next, in order to achieve the above object, in the method of manufacturing the electro-optical device according to the fourth aspect of the present invention, the switching elements and the intersections between the plurality of scanning lines and the plurality of scanning lines are provided. A method of manufacturing an electro-optical device including a pair of pixel electrodes, the step of forming a switching element at a portion where the scanning line and the data line should intersect, an intermediate conductive film connected to the switching element, And a step of forming wirings used for peripheral circuits for driving each of the switching elements from the same conductive layer, and a step of forming a pixel electrode connected to the intermediate conductive film. . According to this manufacturing method, since the number of new wiring layers is increased in the peripheral circuit as in the first invention, the degree of freedom in design is improved accordingly.
[0038]
In order to achieve the above object, in the method of manufacturing the electro-optical device according to the fifth aspect of the present invention, the switching element and the pixel corresponding to the intersection of the plurality of scanning lines and the plurality of scanning lines are provided. A method of manufacturing an electro-optical device including a pair of electrodes, after forming the scanning line and a wiring used for a peripheral circuit for driving each of the switching elements from a first conductive layer, respectively And after forming a switching element in the part which the said scanning line and the said data line should cross | intersect, the intermediate | middle electrically conductive film connected to the said switching element and the wiring used for the said peripheral circuit are each formed from a 2nd conductive layer. Forming a data line and a wiring used for the peripheral circuit from a third conductive layer, and forming a pixel electrode connected to the intermediate conductive film. It is characterized in that. According to this manufacturing method, as in the case of the second invention, the number of new wiring layers in the peripheral circuit is increased by one layer, so that the degree of freedom in design is improved accordingly. .
[0039]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
[0040]
<Schematic configuration of electro-optical device>
First, the electro-optical device according to this embodiment will be described. This electro-optical device uses a liquid crystal as an electro-optical material and performs predetermined display by electro-optical change. FIG. 1A is a perspective view showing a configuration of the liquid crystal panel 100 excluding an external circuit in the electro-optical device, and FIG. 1B is a cross-sectional view taken along line AA ′ in FIG. It is sectional drawing.
[0041]
As shown in these drawings, in the liquid crystal panel 100, an element substrate 101 on which various elements, pixel electrodes 118, and the like are formed, and a counter substrate 102 on which the counter electrodes 108 and the like are provided have spacers (not shown). A sealing material 104 is included so that the electrode forming surfaces face each other while maintaining a certain gap, and a TN (Twisted Nematic) type liquid crystal 105, for example, is sealed in the gap as an electro-optical material. ing.
[0042]
Here, glass, a semiconductor, quartz, or the like is used for the element substrate 101, but glass or the like is used for the counter substrate 102. When an opaque substrate is used as the element substrate 101, it is used as a reflective type instead of a transmissive type. Further, the sealant 104 is formed along the periphery of the counter substrate 102, but a part of the sealant 104 is opened to enclose the liquid crystal 105. For this reason, after the liquid crystal 105 is sealed, the opening is sealed with the sealing material 106.
[0043]
Next, a data line driving circuit, which will be described later, is formed in a region 140 a on the opposite surface of the element substrate 101 and on the outer side of the sealing material 104 to output a sampling signal. Further, an image signal line, a sampling circuit, or the like may be formed in a region 150a in the vicinity where the sealant 104 is formed on one side. On the other hand, a plurality of mounting terminals 107 are formed on the outer peripheral portion of this side, and various signals are input from an external circuit (not shown).
[0044]
A scanning line driving circuit is formed in each of the two side regions 130a adjacent to the one side, and the scanning lines are driven from both sides. Note that if the delay of the scanning signal supplied to the scanning line is not a problem, a configuration in which the scanning line driving circuit is formed on only one side may be employed.
[0045]
A precharge circuit (to be described later) is formed in the remaining region 160a, and a wiring shared by the two scanning line driver circuits may be formed outside the precharge circuit.
[0046]
On the other hand, the counter electrode 108 provided on the counter substrate 102 is configured to be electrically connected to the element substrate 101 by a conductive material in at least one of the four corners of the bonding portion with the element substrate 101.
[0047]
In addition, although not particularly illustrated, the counter substrate 102 is provided with a colored layer (color filter) in a region facing the pixel electrode 118 as necessary. However, it is not necessary to form a colored layer on the counter substrate 102 when applied to a color light modulation application like a double-plate projector described later.
[0048]
Conventionally, in the counter substrate 102, regardless of whether or not a colored layer is provided, a light shielding film is formed on a portion other than the region facing the pixel electrode 118 in order to prevent a decrease in contrast ratio due to light leakage. However, in the present embodiment, as described later, since the light shielding region in the pixel portion is defined on the element substrate 101 side, the light shielding film provided on the counter substrate 102 is omitted.
[0049]
Further, on the opposing surfaces of the element substrate 101 and the counter substrate 102, as will be described later, an alignment film (rubbing treatment is performed so that the major axis direction of molecules in the liquid crystal 105 is continuously twisted by about 90 degrees between the two substrates). 1 is provided), and a polarizer (not shown) corresponding to the orientation direction is provided on each back side thereof. In FIG. 1B, the counter electrode 108, the pixel electrode 118, the mounting terminal 107, and the like have a thickness, but this is a convenient measure for indicating the formation position. Is sufficiently thin with respect to the substrate to be negligible.
[0050]
<Electrical configuration>
Next, an electrical configuration of the element substrate 101 in the liquid crystal panel 100 described above will be described. FIG. 2 is a schematic diagram showing this configuration.
[0051]
As shown in this figure, the element substrate 101 is provided with a plurality of mounting terminals 107 for inputting various signals from an external circuit. A signal input via these mounting terminals 107 is supplied to each part via various wirings. Therefore, these signals will be briefly described.
[0052]
First, as shown in FIG. 4, VID1 to VID6 distribute one image signal VID supplied in synchronization with the dot clock DCLK to six systems and expand it six times on the time axis. And is supplied to the sampling circuit 150 via the six image signal lines 122.
[0053]
Note that the polarities of the image signals VID1 to VID6 are appropriately inverted by an external circuit. Here, polarity reversal in the present embodiment refers to reversing the voltage level alternately between positive polarity and negative polarity based on the voltage LCcom applied to the counter electrode 108, but whether or not the polarity is reversed. In general, whether the application method of the image signal to the data line is (1) polarity inversion in scanning line units, (2) polarity inversion in data line units, or (3) polarity inversion in pixel units Or (4) polarity inversion in frame units, and the inversion period is set to one horizontal scanning period, dot clock DCLK or one vertical scanning period. However, in this embodiment, for convenience of explanation, (1) the case of polarity reversal in units of scanning lines will be described as an example, but the present invention is not limited to this.
[0054]
Second, VssY and VssX are low-side voltages (ground potentials) of the power supplies in the scanning line driving circuit 130 and the data line driving circuit 140, respectively. VddY and VddX are high-side voltages of the power supply in the scanning line driving circuit 130 and the data line driving circuit 140, respectively. Among these, the lower voltage VssY of the power supply is a ground potential of a storage capacitor described later, and is also supplied to each pixel via the capacitor line 175.
[0055]
Third, LCcom is a voltage signal applied to the counter electrode 108. For this reason, the two electrodes 109 to which the voltage signal LCcom is supplied are provided at points corresponding to the corners of the sealing material 104 (see FIG. 1) used for bonding to the counter substrate 102. Therefore, when the element substrate 101 is actually bonded to the counter substrate 102, the electrode 109 and the counter electrode 108 are connected via the conductive material, and the voltage signal LCcom is applied to the counter electrode 108. The voltage signal LCcom is a constant voltage with respect to the time axis, and an external circuit sets the image signals VID1 to VID6 to the high-order side and the low-order side for each horizontal scanning period on the basis of the voltage signal LCcom. It is configured to distribute and perform AC driving. In addition, there are two points where the electrode 109 is provided in the present embodiment, but the reason why the electrode 109 is provided is to apply the voltage signal LCcom to the counter electrode 108 through the conductive material. It is sufficient that at least one point is provided for the electrode 109. For this reason, the number of points where the electrode 109 is provided may be one or three or more.
[0056]
Fourth, as shown in FIG. 4, DY is a transfer start pulse supplied at the beginning of one vertical effective scanning period, and CLY is a clock signal used in the scanning line driving circuit 130. CLYinv is an inverted clock signal obtained by inverting the level of the clock signal CLY.
[0057]
Fifth, DX is a transfer start pulse supplied at the beginning of one horizontal effective scanning period as shown in FIG. 4, and CLX is a clock signal used in the data line driving circuit 140. Note that CLXinv is an inverted clock signal obtained by inverting the level of the clock signal CLX. ENB1 and ENB2 are enable signals used to limit each output signal of the shift register in the data line driving circuit 140 to a predetermined pulse width, as will be described later. In addition, NRG is a precharge control signal, and NRS is a precharge voltage signal, which will be described in detail later.
[0058]
In the display region 100a of the element substrate 101, a plurality of scanning lines 112 are arranged in parallel along the row (Y) direction, and a plurality of data lines 114 are arranged along the column (X) direction. A pixel is provided corresponding to each of these intersecting portions.
[0059]
Specifically, as shown in FIG. 3, at the intersection of the scanning line 112 and the data line 114, the gate of the TFT 116 serving as a switching element for controlling the pixel is connected to the scanning line 112, while the TFT 116. Are connected to the data line 114, and the drain of the TFT 116 is connected to a rectangular transparent pixel electrode 118.
[0060]
As described above, in the liquid crystal panel 100, since the liquid crystal 105 is sandwiched between the electrode formation surfaces of the element substrate 101 and the counter substrate 102, the liquid crystal capacitance of each pixel includes the pixel electrode 118, the counter electrode 108, The liquid crystal 105 is sandwiched between the two electrodes. Here, for convenience of explanation, if the total number of scanning lines 112 is “m” and the total number of data lines 114 is “6n” (m and n are integers), the pixels are the same as the scanning lines 112. Corresponding to each intersection with the data line 114, it is arranged in a matrix with m rows × 6n columns.
[0061]
In addition, in the display area 100a, a storage capacitor 119 for preventing leakage of the liquid crystal capacitor is provided for each pixel. One end of the storage capacitor 119 is connected to the pixel electrode 118 (the drain of the TFT 116), and the other end is commonly connected by a capacitor line 175. Therefore, since the storage capacitor 119 is electrically in parallel with the liquid crystal capacitor, the retention characteristic of the liquid crystal capacitor is improved, and a display with a high contrast ratio is achieved. In this embodiment, the lower voltage VssY of the power source is applied to the capacitor line 175. However, since a constant voltage may be applied to the capacitor line 175 in this embodiment, the higher voltage side of the power source is used. The voltage VddY, the voltage LCcom, or the like may be applied. A detailed configuration of the pixel including the storage capacitor 119 will be described later.
[0062]
Returning to FIG. 2 again, the scanning line driving circuit 130 applies scanning signals G1, G2,..., Gm that sequentially become active levels in each horizontal scanning period 1H to each scanning line within one vertical effective display period. 112 is output. Although the detailed configuration is not directly related to the present invention and is not shown in the figure, it is composed of a shift register and a plurality of logical product circuits (or negative logical product circuits). Among these, as shown in FIG. 4, the shift register shifts the transfer start pulse DY supplied at the beginning of one vertical effective scanning period every time the level of the clock signal CLY (and the inverted clock signal CLYinv) changes ( (Both rising and falling), sequentially shifted and output as signals G1 ′, G2 ′, G3 ′,..., Gm ′, and each AND circuit outputs signals G1 ′, G2 ′, G3 ′,. A logical product signal of adjacent signals among Gm ′ is obtained and output as scanning signals G1, G2, G3,..., Gm.
[0063]
The data line driving circuit 140 outputs sampling signals S1, S2,..., Sn that sequentially become active levels within one horizontal effective scanning period. Although this detailed configuration is not directly related to the present invention and is not shown, it is composed of a shift register and a plurality of AND circuits. Among them, the shift register sequentially shifts the transfer start pulse DX supplied at the beginning of one horizontal effective scanning period every time the level of the clock signal CLX (and the inverted clock signal CLXinv) changes, as shown in FIG. Shift and output as signals S1 ′, S2 ′, S3 ′,..., Sn ′, and each AND circuit sets the pulse width of the signals S1 ′, S2 ′, S3 ′,. Alternatively, the ENB2 is used to output the sampling signals S1, S2, S3,..., Sn narrowed to the period SMPa so that adjacent ones do not overlap each other.
[0064]
Subsequently, the sampling circuit 150 includes a sampling switch 151 provided for each data line 114. On the other hand, the data lines 114 are divided into blocks of six, and among the six data lines 114 belonging to the jth block (j is 1, 2,..., N) from the left in FIG. The sampling switch 151 connected to one end of the leftmost data line 114 samples the image signal VID1 supplied via the image signal line 122 in a period in which the sampling signal Sj is active, and the data line 114 is provided. Similarly, the sampling switch 151 connected to one end of the second data line 114 among the six data lines 114 belonging to the i-th block also receives the image signal VID2 supplied through the image signal line 122. Are sampled during a period in which the sampling signal Sj is active and supplied to the data line 114.
[0065]
Similarly, each of the sampling switches 151 connected to one end of the third, fourth, fifth, and sixth data lines 114 among the six data lines 114 belonging to the jth block is connected to the image signal line 122. Each of the image signals VID3, VID4, VID5, and VID6 supplied via the signal is sampled during a period in which the sampling signal Sj is active and supplied to the corresponding data line 114. That is, when the sampling signal Sj becomes an active level, the image signals VID1 to VID6 are sampled simultaneously on each of the six data lines 114 belonging to the i-th block.
[0066]
On the other hand, a precharge circuit 160 is provided in a region opposite to the data line driving circuit 140 across the display region 100a. The precharge circuit 160 includes a precharging switch 161 provided for each data line 114. Each precharging switch 161 has a precharge control signal NRG supplied via the precharge control line 163 at an active level. In this case, the precharge voltage signal NRS supplied via the precharge signal line 165 is precharged to the corresponding data line 114.
[0067]
Here, as shown in FIG. 5, the precharge control signal NRG is an active level signal in a period isolated from the temporal front and rear ends of one horizontal blanking period. Further, as shown in the figure, the precharge voltage signal NRS is a signal whose level is inverted by the voltages Vg + and Vg− with respect to the voltage LCcom every horizontal scanning period 1H.
[0068]
On the other hand, the voltage LCcom is a temporally constant voltage applied to the counter electrode 108 as described above, and is the amplitude center voltage of the image signals VID1 to VID6. The voltages Vg + and Vg− are voltages in which the effective values of the differential voltage with respect to the voltage LCcom are the same (the absolute values are equal), and are higher and lower voltages than the voltage LCcom, respectively. Here, when the present embodiment is a normally white mode in which white display is performed with no voltage applied, voltages to be applied to the pixel electrode 118 for black display on the positive electrode side and the negative electrode side are represented as Vb + and Vb−. Then, the voltage Vg + is set to an intermediate voltage between the voltage Vb + and the voltage LCcom, and the voltage Vg− is set to an intermediate voltage between the voltage Vb− and the voltage LCcom. That is, the voltage Vg + and the voltage Vb− correspond to intermediate (gray) voltages in writing on the positive electrode side and the negative electrode side, respectively.
[0069]
According to the precharge circuit 160 having such a configuration, each data line 114 is displayed in one horizontal blanking period before one horizontal effective display period in which the sampling signals S1, S2, S3,. Since the voltage Vg + or Vg− is precharged in advance, the load when the image signals VID1 to VID6 are sampled on the data line 114 in one horizontal effective display period immediately after that is reduced.
[0070]
Note that the scanning line driving circuit 130, the data line driving circuit 140, the sampling circuit 150, the precharge circuit 160, and the like are formed around the display region 100a together with an inspection circuit for determining the presence or absence of defects after manufacturing. Therefore, it is called a peripheral circuit. However, since the inspection circuit is not directly related to this case, the description thereof will be omitted.
[0071]
<Operation of electro-optical device>
Next, the operation of the electro-optical device according to the above configuration will be described. First, attention is focused on one horizontal scanning period 1H in which the scanning signal G1 is at an active level. Note that in this one horizontal scanning period, for the sake of convenience of explanation, if writing on the positive electrode side is performed, the image signals VID1 to VID6 become higher voltages than the voltage LCcom applied to the counter electrode 108.
[0072]
Prior to this, as shown in FIG. 5, the precharge control signal NRG becomes active level in a period isolated from the front and rear ends of the blanking period. At this time, the precharge voltage signal NRS becomes the voltage Vg + corresponding to the writing on the positive electrode side. For this reason, all the data lines 114 are precharged to the voltage Vg + during the period.
[0073]
Next, when one horizontal blanking period ends and one horizontal effective display period starts, a transfer start pulse DX is first supplied to the data line driving circuit 140 as shown in FIG. 4 or FIG. . The transfer start pulse DX is output as signals S1 ′, S2 ′, S3 ′,..., Sn ′ that are sequentially shifted every time the level of the clock signal CLX changes. Then, the pulse widths of the signals S1 ′, S2 ′, S3 ′,..., Sn ′ are narrowed to the period SMPa so that adjacent ones do not overlap each other, and the sampling signals S1, S2, S3,. , Sn.
[0074]
On the other hand, the image signal VID of one system is distributed to the image signals VID1 to VID6 by an external circuit as shown in FIG. 4 and is expanded six times with respect to the time axis and supplied to the liquid crystal panel 100. Is done.
[0075]
Here, when the sampling signal S1 becomes the active level during the period when the scanning signal G1 becomes the active level, all the first TFTs 116 counted from the top in FIG. 2 are turned on, and 6 belonging to the first block from the left. The image signals VID1 to VID6 are sampled on the data lines 114, respectively. The sampled image signals VID1 to VID6 are applied to the corresponding pixel electrodes 118 by the TFTs 116 of the pixels that intersect the first scanning line 112 and the six data lines 114, respectively.
[0076]
Thereafter, when the sampling signal S2 becomes an active level, the image signals VID1 to VID6 are sampled on the six data lines 114 belonging to the second block, respectively, and these image signals VID1 to VID6 are The pixel is applied to the corresponding pixel electrode 118 by the TFT 116 of the pixel that intersects the first scanning line 112 and the six data lines 114.
[0077]
Similarly, when the sampling signals S3, S4,..., Sn sequentially become active levels, the image signal VID1 is respectively applied to the six data lines 114 belonging to the third, fourth,. ~ VID6 are sampled, and these image signals VID1 to VID6 are applied to the corresponding pixel electrodes 118 by the first scanning lines 112 and the TFTs 116 of the pixels intersecting the six data lines 114, respectively. It becomes. As a result, writing to all the pixels in the first row is completed.
[0078]
Next, a period during which the scanning signal G2 is active will be described. In this embodiment, as described above, since polarity inversion is performed in units of scanning lines, writing on the negative electrode side is performed in this one horizontal scanning period. For this reason, the image signals VID <b> 1 to VID <b> 6 become lower voltages than the voltage LCcom applied to the counter electrode 108. Prior to this, since the voltage of the precharge voltage signal NRS in the blanking period becomes Vg−, when the precharge control signal NRG becomes active level, all the data lines 114 are precharged to the voltage Vg−. The Rukoto.
[0079]
Other operations are the same, and the sampling signals S1, S2, S3,..., Sn are sequentially set to the active level, and writing to all the pixels in the second row is completed.
[0080]
Similarly, the scanning signals G3, G4,..., Gm become active, and writing is performed on the pixels in the third row, fourth row,. As a result, the pixels on the odd-numbered rows are written on the positive electrode side, while the pixels on the even-numbered rows are written on the negative electrode side. In this one vertical scanning period, Writing over all the pixels in the m-th row is completed.
[0081]
In the next one vertical scanning period, similar writing is performed, but at this time, the writing polarity for the pixels in each row is switched. That is, in the next one vertical scanning period, the pixels on the odd-numbered rows are written to the pixels on the negative side, while the pixels on the even-numbered rows are written on the positive side.
[0082]
As described above, since the writing polarity for the pixel is switched every vertical scanning period, a direct current component is not applied to the liquid crystal 105, and its deterioration is prevented.
[0083]
Further, in such driving, the time for sampling the image signal by each sampling switch 151 is six times that of the method of driving the data lines 114 one by one, so that the writing power time in each pixel is sufficient. Secured. For this reason, a high contrast ratio is obtained. Further, since the number of stages of the shift register in the data line driving circuit 140 and the frequency of the clock signal CLX are each reduced to 1/6, the power consumption can be reduced along with the reduction in the number of stages.
[0084]
Further, the active period of the sampling signals S1, S2,..., Sn is narrowed to a half period of the clock signal CLX and is limited to the period SMPa, so that overlapping of adjacent sampling signals is prevented in advance. The Therefore, it is possible to prevent the image signals VID1 to VID6 to be sampled on the six data lines 114 belonging to a certain block from being simultaneously sampled on the six data lines 114 belonging to the adjacent blocks. High quality display is possible.
[0085]
<Detailed configuration of pixel>
Next, details of the pixel will be described with reference to FIGS. FIG. 6 is a plan view showing a detailed configuration of the pixel portion, and FIG. 7A is a cross-sectional view taken along the line BB ′ in FIG. In FIG. 6, only the outline of the pixel electrode 118 serving as the uppermost conductive layer is indicated by a broken line for the sake of understanding.
[0086]
First, as shown in FIG. 7A, a substrate 10 as a base material of the element substrate 101 is provided with a semiconductor layer 30 made of polysilicon through a base insulating film 40, and the surface thereof is formed by thermal oxidation. The insulating film 32 is covered.
[0087]
On the other hand, as shown in FIG. 6, the data line 114 extends in the Y direction, and the scanning line 112 extends in the X direction. The capacitor line 175 is provided close to and parallel to the scanning line 112, but protrudes to the previous stage (upper side in FIG. 6) so as to overlap the data line 114 at a portion intersecting the data line 114. Is formed.
[0088]
Here, the semiconductor layer 30 extends from the portion where the data line 114 and the capacitor line 175 intersect from the extending direction of the capacitor line 175 (right direction in FIG. 6) and the protruding direction of the capacitor line 175 below the data line 114 (same as the same). , Upward direction) and the opposite direction (same, downward direction) extending in a total of three directions so as to be substantially T-shaped and covered with these wirings.
[0089]
Furthermore, a portion of the semiconductor layer 30 that overlaps with the scanning line 112 is a channel region 30a. In other words, a portion of the scanning line 112 that intersects the semiconductor layer 30 is used as the gate electrode 116G. Note that the scanning line 112 and the capacitor line 175 including the gate electrode 116G are formed of, for example, polysilicon or the like as will be described later.
[0090]
In the semiconductor layer 30, a low concentration (translation is expressed by lightly doped) source region 30 b and a high concentration (translation is expressed by heavily doped) source region 116 S are provided on the source side of the channel region 30 a. On the drain side, a low concentration drain region 30c and a high concentration drain region 116D are provided to form a so-called LDD (Lightly Doped Drain) structure.
[0091]
Among these, the high-concentration source region 116S is connected to the data line 114 made of aluminum or the like through a contact hole 52 that opens the insulating film 32, the first interlayer insulating film 41, and the second interlayer insulating film 42. .
[0092]
On the other hand, the high-concentration drain region 116D is connected to one end of an intermediate conductive film 181 made of a refractory metal, polysilicon, or the like by a contact hole 51 that opens the insulating film 32 and the first interlayer insulating film 41. On the other hand, the other end of the intermediate conductive film 181 is connected to the pixel electrode 118 by a contact hole 53 that opens the second interlayer insulating film 42 and the third interlayer insulating film 43. That is, the pixel electrode 118 is connected to the high-concentration drain region 116D of the TFT 116 through the intermediate conductive film 181.
[0093]
Here, the reason why the pixel electrode 118 is indirectly connected through the intermediate conductive film 181 without being directly connected to the high-concentration drain region 116D is as follows. That is, since the pixel electrode 118 is an electrode for applying a voltage to the liquid crystal capacitance, the pixel electrode 118 is formed in a portion close to the liquid crystal 105, and on the contrary, the semiconductor layer 30 is formed in a distant portion. Furthermore, between the semiconductor layer 30 and the pixel electrode 118, if the TFT 116 is a planar type as in this embodiment, wiring layers such as the scanning lines 112 and the data lines 114 are stacked via an interlayer insulating film. Therefore, the distance between the semiconductor layer 30 and the pixel electrode 118 inevitably increases. For this reason, in the configuration in which the pixel electrode 118 is directly connected to the high-concentration drain region 116D, a contact hole having a relatively deep depth must be formed by dry etching, for example. However, when the contact hole having such a depth is formed, if the etching is performed excessively, the semiconductor layer 30 is broken. In particular, there is no great difference in the selection ratio between the semiconductor layer 30 and the insulating film, and the thickness of the semiconductor layer 30 is extremely small compared to the thickness of the insulating film to be etched. Making it more difficult.
[0094]
Therefore, first, a contact hole 51 is provided at a position corresponding to the high-concentration drain region 116 </ b> D, and the insulating film 32 and the first interlayer insulating film 41 are opened. An intermediate conductive film 181 that is electrically connected is formed, and this intermediate conductive film 181 functions as a barrier film for the high-concentration drain region 116D. Thus, when the contact hole 53 is opened before the pixel electrode 118 is formed, the intermediate conductive film 181 is used as an etching stopper, thereby preventing the semiconductor layer 30 from being pierced by excessive etching.
[0095]
As shown in FIG. 6 in particular, the intermediate conductive film 181 substantially covers the capacitor line 175 between the adjacent data lines 114, and part of the intermediate conductive film 181 covers the scanning line 112 (however, electrically). Is insulated). Further, the region where the pixel electrode 118 is not formed is covered with the data line 114 in the Y direction and covered with the scanning line 112 and the intermediate conductive film 181 in the X direction. Here, the intermediate conductive layer 181 may be polysilicon, Ti (titanium), Cr (chromium), W (tungsten), Ta (tantalum), Mo (molybdenum) or Pb (lead) alone or an alloy thereof, metal Silicide may be used. Therefore, since the light shielding region in the pixel portion is completely defined by the data line 114, the scanning line 112, and the intermediate conductive film 181, a light shielding film separately provided on the counter substrate 102 can be omitted. In addition, since the semiconductor layer 30 is covered with the data line 114, the scanning line 112, the capacitor line 175, and the intermediate conductive film, light from the upper side of the substrate is prevented from entering the TFT. Further, a light shielding film may be formed below the semiconductor layer 30 and between the substrate 10 and the base insulating film 40. Accordingly, it is possible to prevent light from the lower side of the substrate from entering the TFT 116, and thus it is possible to prevent a change in characteristics of the TFT 116 due to light irradiation.
[0096]
Next, a detailed configuration of the storage capacitor 119 will be described with reference to FIGS. 7B and 7C in addition to FIGS. 6 and 7A. Here, FIG. 7B is a cross-sectional view taken along the line CC ′ in FIG. 6, and FIG. 7C is a diagram showing an equivalent circuit of the storage capacitor 119.
[0097]
First, in the semiconductor layer 30, the region 30f adjacent to the high-concentration drain region 116D is reduced in resistance by high-concentration doping, and has a substantially L-shape in the lower layer of the capacitor line 175 in plan view. . On the other hand, the intermediate conductive film 181 is formed so as to cover the capacitor line 175 in the X direction with the capacitor line 175 through the first interlayer insulating film 41 as described above. Therefore, as shown in FIG. 7B or FIG. 7C, the storage capacitor 119 is obtained by paralleling two capacitors. Specifically, the storage capacitor 119 includes a first capacitor formed by sandwiching the insulating film 32 formed on the surface of the semiconductor layer 30 with the region 30f as one electrode and the capacitor line 175 as the other electrode, The conductive film 181 is used as one electrode and the capacitor line 175 is used as the other electrode, so that the conductive film 181 is connected in parallel with a second capacitor sandwiching the first interlayer insulating film 41. For this reason, the storage capacitor 119 increases in capacity as compared with the case of a single capacitor, so that the retention characteristic of the liquid crystal capacitor is improved and the display quality is improved.
[0098]
Note that an alignment film 61 made of an organic film such as polyimide is formed on the entire surface of the uppermost layer (that is, the surface in contact with the liquid crystal 108), and is rubbed before being bonded to the counter substrate 102.
[0099]
<Detailed configuration of peripheral circuit>
Next, details of the peripheral circuit will be described using a partial region of the sampling circuit 150 and a partial region of the scanning line driving circuit 130 as examples. Note that active elements and wirings constituting the peripheral circuit are common to the TFT 116, the scanning line 112 (and the capacitor line 175), the intermediate conductive film 181, and the data line 114 in the display region as described in detail in a later manufacturing process. Formed in the process.
[0100]
Among these, in the display region 101a, the wiring is formed in the order of the scanning line 112 (and the capacitor line 175), the intermediate conductive film 181, and the data line 114. Therefore, in the following description, scanning among the wiring in the peripheral circuit is performed. A wiring made of the same layer as the conductive layer constituting the line 112 is called a first layer wiring, and a wiring made of the same layer as the conductive layer making up the intermediate conductive film 181 is called a second layer wiring. Further, a wiring made of the same layer as the conductive layer constituting the data line 114 is referred to as a third layer wiring. Since the conductive layer constituting the intermediate conductive film 181 has not been conventionally used in the peripheral circuit region, the third layer wiring in this embodiment corresponds to the second layer wiring in the conventional electro-optical device. Will do.
[0101]
As described above, when wiring for three layers from the first layer to the third layer is used in the peripheral circuit, the degree of freedom in designing the peripheral circuit is higher than that in the conventional case where only two layers of wiring are used. Improve to each stage. Further, by using the second layer wiring as described below, it is possible to reduce the wiring resistance and the circuit formation region.
[0102]
<Near area of sampling circuit>
First, a partial region of the sampling circuit 150 will be described with reference to FIGS. 8 (a) and 8 (b). Here, the relationship between the sampling signal Sj output corresponding to the jth block from the left and the path from the six image signal lines 122 to the six data lines 114 belonging to the block is shown. The explanation will be centered. Note that j is a generalized description of the block as in the description of FIG. 2, and is an integer from “1” to “n” in the present embodiment.
[0103]
FIG. 8A is a plan view showing the detailed configuration of this area. First, the sampling signal Sj output from the data line driving circuit 140 is supplied through a path of a third layer wiring 391, a lower layer wiring 191, a third layer wiring 393, and six first layer wirings 412. . Here, the wirings are connected to each other through a contact hole, and the wiring 412 in the first layer serves as a gate electrode of the TFT constituting the sampling switch 151 as it is.
[0104]
On the other hand, among the image signals VID1 to VID6, the image signal VID1 is supplied to the sampling switch 151 through the following path. That is, the image signal VID1 is sent to the sampling switch 151 via the path of the image signal line 122 made of the third layer, the lower layer wiring 193, the third layer wiring 395, the lower layer wiring 195, and the third layer wiring 397. It is supplied to the source region of the TFT to be constructed. The other image signals VID2 to VID6 are also supplied to the source region of the TFT constituting the sampling switch 151 through the same path. A third layer data line 114 is connected to the drain region of the TFT constituting each sampling switch 151.
[0105]
As described above, the third-layer wiring is used in principle for the various wirings of the sampling circuit 150, but the lower-layer wiring is used as an exception for the portion intersecting with the third-layer wiring and the portion used as the gate electrode. ing.
[0106]
Here, a cross-sectional structure taken along line DD ′ in FIG. 8A will be described with reference to FIG. As shown in this figure, the wiring 193 branched from the image signal line 122 to which the image signal VID1 is supplied and intersects with the other image signal lines 122 in the lower layer is the first layer wiring 112b and the second layer. The wiring 181b is a parallel wiring connected in parallel. Specifically, the wiring 181b has a contact hole 55 that opens the first interlayer insulating film 41 at both ends thereof. 1 , 56 1 Are connected in parallel with the wiring 112b. Further, the image signal line 122 to which the image signal VID1 is supplied is connected to the contact hole 55. 1 Contact hole 55 provided at the same position as 2 The wiring 395 is connected to the wiring 181b via the contact hole 56. 1 Contact hole 56 provided at the same position as 2 Is connected to the wiring 181b.
[0107]
Note that the wiring 193 branched from the image signal line 122 to which the image signals VID2 to VID6 other than the image signal VID1 are supplied is similarly connected in parallel with the first layer wiring 112b and the second layer wiring 181b. Parallel wiring. Further, in addition to the wiring 193 branching / intersecting from the image signal line 122, the wiring 195 for intersecting the wiring 393 supplied with the sampling signal Sj is similarly applied to the first layer wiring 112c and the second layer wiring 181c. Are connected in parallel.
[0108]
Here, in the sampling circuit 150, the parallel wiring of the first layer wiring and the second layer wiring is used for the wirings 193 and 195 for the following reason. That is, since the image signals VID1 to VID6 are analog signals that are finally applied to the pixel electrode 118 and directly define the display state, it is desirable that the supply path be as low as possible. For this reason, the third layer made of aluminum is used for the image signal line 122, but for the wiring branched from here, a layer other than the third layer must be used. For this reason, conventionally, a wiring made of a conductive layer constituting the scanning line 112, that is, a first-layer wiring is used for this portion. However, since the first layer is polysilicon or the like as described above, it has a much higher resistance than aluminum or the like constituting the third layer. For this reason, even if the wiring length of the first layer is very small, the influence of the resistance is so large that it cannot be ignored.
[0109]
Therefore, in the present embodiment, the second layer that was originally used in the display area is the periphery of the supply path of the image signals VID <b> 1 to VID <b> 6 where the wiring composed of layers other than the third layer must be used. In addition to being used in the circuit area, the second layer wiring and the first layer wiring are connected in parallel. For this reason, the resistance value of the part is reduced to about half as compared with the case of a single layer wiring. Therefore, in the present embodiment, the image signals VID1 to VID6 are supplied to the data line 114 after preventing waveform blunting and voltage drop in the supply path, and thus, good display is possible.
[0110]
The parallel wiring 193 branched from the image signal line 122 has substantially the same length and the same width over each of the image signals VID1 to VID6, as shown in FIG. In this embodiment, although the wiring 193 is configured by parallel connection of the first layer wiring 112b and the second layer wiring 181b and the wiring resistance is reduced, the wiring of the third layer This is a measure for making the resistance value of the wiring 193 equal to each other over each of the image signals VID1 to VID6 because it is still large if compared.
[0111]
Further, the wiring 191 that supplies the sampling signal Sj so as to cross the image signal line 122 is deviated from the supply path of the image signals VID <b> 1 to VID <b> 6, and the first layer wiring and the second layer wiring are similarly arranged in parallel. Connected. This is because the supply path of the sampling signal Sj is required to have a low resistance as much as possible from the viewpoint of preventing a delay due to the blunting of the waveform of the sampling signal Sj.
[0112]
As described above, in the present embodiment, the low-resistance third-layer wiring is used in principle for the various wirings of the sampling circuit 150, while the first-layer wiring must be crossed with the third-layer wiring. Parallel wiring of layer wiring and second layer wiring is used. Here, in terms of the entire peripheral circuit, there are many portions where the parallel wiring should be used in addition to the wirings 191, 193, and 195 in the sampling circuit 150. For example, the precharge control line 163 in FIG. 2 has to branch to the gate electrodes of the TFTs constituting each precharging switch 161, but after the branch, a portion that must cross the precharge voltage signal line 165. Exists. The capacitor line 175 is the same first layer wiring as the scanning line 112 in the display region 100a. However, in the other region, the capacitor line 175 is connected to the mounting terminal 107 so as to be connected in common. It must be composed of three layers of wiring. The precharge control line 163 and the precharge voltage signal line 165 have a portion that must intersect with the capacitor line 175 as shown in FIG. Further, in the scanning line driving circuit 130, it is necessary to supply the clock signal CLY and the inverted clock signal CLYinv together with the power supply voltages VddY and VssY to the unit circuit constituting the shift register. For this reason, as for the wiring branched from the main wiring of the clock signal CLY and the inverted clock signal CLYinv, there is a portion that must cross at least the wiring to which the power supply voltages VddY and VssY are supplied. Similarly, in the data line driving circuit 140, the unit circuit constituting the shift register includes the power supply voltages VddX and VssX, the clock signal CLX and the inverted clock signal CLXinv, and each AND circuit includes the power supply voltages VddX and VssX. , Enable signals ENB1 and ENB2 need to be supplied. For this reason, the wiring branching from the main wiring of the clock signal CLX and the inverted clock signal CLXinv and the wiring branching from the main wiring of the enable signals ENB1 and ENB2 are wirings supplied with at least the power supply voltages VddY and VssY, respectively. There are parts that must intersect. Then, by using a parallel wiring in which the first layer wiring and the second layer wiring are connected in parallel to the portion that must cross the third layer wiring in this way, the resistance of the portion is reduced. It becomes possible.
[0113]
<Partial region of scan line driver circuit>
Next, a partial region of the scanning line driving circuit 130 will be described with reference to FIGS. 9A and 9B. Here, FIG. 9A is a plan view showing a configuration of a partial region of the scanning line driving circuit 130, and FIG. 9B is a diagram showing an equivalent circuit thereof. The region shown in the drawing is a partial extraction of a circuit for transferring the transfer start pulse DY in accordance with the clock signal CLY and the inverted clock signal CLYinv from the shift register constituting the scanning line driving circuit 130. is there.
[0114]
As shown in FIG. 9A, the scanning line driving circuit 130 uses first-layer, second-layer, and third-layer wirings. Also in this region, the third layer wiring is used in principle, except that the first layer wiring is used for the portion intersecting with the third layer wiring and the portion used as the gate electrode. In addition, the second layer wiring 181d is used for a part of the wiring from the source electrode of one TFT to the drain electrode of the other TFT. In particular, in the region 132, the first-layer wiring 112d, the second-layer wiring 181d, and the third-layer wiring 114d are stacked on each other via an interlayer insulating film (not shown here).
[0115]
Here, in the scanning line driving circuit 130, unlike the sampling circuit 150 described above, the second-layer wiring 181d is used alone and the three-layer wiring is formed in the same region for the following reason. . That is, since the data line driving circuit 130 supplies the sampling signals S1, S2,..., Sn to each of the six data lines 114, each unit circuit or logical product circuit of the shift register constituting the data line driving circuit 130 is provided. Is required to be within a pitch of 6 times the data line pitch in FIG. On the other hand, since the scanning line driving circuit 130 must supply the scanning signals G1, G2,..., Gm to each of the m scanning lines 112, the shift register constituting the scanning line driving circuit 140 is provided. These unit circuits and logical product circuits must be accommodated within a pitch equal to the scanning line pitch in FIG. That is, in the scanning line driving circuit 130, the unit circuit and the AND circuit must be formed in a narrower area than the data line driving circuit 140. Here, if three wirings are formed only from the first layer and the third layer without using the second layer wiring 181d, one wiring is formed from the first layer and the remaining two wirings are formed from the third layer. Each layer must be formed from each layer, but in this case, it is impossible to form two third layer wirings in the same region. For this reason, the third layer wiring must be formed side by side in different regions, so that a wider region is required. Therefore, in such a configuration, the unit circuit and the logical product circuit constituting the scanning line driving circuit 130 must be formed in a narrower region. On the other hand, in the present embodiment, the second layer wiring 181d is used alone, and the first layer wiring 112d, the second layer wiring 181d, and the third layer wiring 114d are (interlayer) in the same region 132. By forming the layers so as to overlap each other (with insulation through an insulating film), the width of a region necessary for circuit formation can be reduced.
[0116]
Note that in the scan line driver circuit 130, a portion that is not required to have a narrow width of a region necessary for circuit formation, and a portion that must intersect with a third-layer wiring, Of course, parallel wiring with the wiring of the second layer may be used.
[0117]
<Manufacturing process>
Next, the manufacturing process of the electro-optical device according to the present embodiment will be described focusing on the display area and the peripheral circuit area of the element substrate 101. As the peripheral circuit region here, in FIG. 8B, a region near a wiring 193 branched from one image signal line 122 and intersecting with another image signal line 122 is illustrated. .
[0118]
First, as shown in FIG. 10A, a base insulating film 40 is formed on the surface of a substrate 10 such as a quartz substrate, a glass substrate, or a silicon substrate. More specifically, the base insulating film 40 is formed by NSG (non-doped silicate glass), PSG (phosphorus silicate glass), BSG (boron silicate glass), BPSG (BPSG) by, for example, an atmospheric pressure method or a low pressure CVD (Chemical Vapor Deposition) method. The film is formed from a highly insulating glass such as boron phosphorus silicate glass), a silicon oxide film, a silicon nitride film, or the like with a thickness of about 50 to 1500 nm, preferably about 600 to 800 nm.
[0119]
Subsequently, an amorphous silicon layer is formed with a thickness of about 100 nm on the entire upper surface of the base insulating film 40 by, for example, a low pressure CVD method, and a polysilicon layer is formed by solid phase growth by heat treatment or the like. At this time, when an N-channel TFT is formed, impurities of group V elements such as Sb (antimony), As (arsenic), and P (phosphorus) are slightly doped by ion implantation or the like. In the case of forming a channel type TFT, impurities of group III elements such as Al (aluminum), B (boron), and Ga (gallium) are similarly doped slightly by ion implantation or the like. Then, as shown in FIG. 2B, the polysilicon layer is patterned by photolithography, etching, or the like to form the semiconductor layer 30 of the TFT 116 in the display region in an island shape. At this time, in the entire peripheral circuit, the TFT semiconductor layers constituting the scanning line driving circuit 130, the data line driving circuit 140, the sampling circuit 150, and the precharge circuit 160 are similarly formed. In addition, in the semiconductor layer 30 of the TFT 116, the region 30f where the capacitor line 175 is formed may be doped with an impurity such as P (phosphorus) at a high concentration to reduce the resistance in advance.
[0120]
Further, as shown in FIG. 10 (3), the surface of the semiconductor layer 30 is thermally oxidized to form a gate insulating film 32 on the surface of the semiconductor layer 30. By this step, the semiconductor layer 30 finally has a thickness of about 30 to 150 nm, preferably about 35 to 45 nm, while the gate insulating film 32 has a thickness of about 60 to 150 nm, preferably about 30 nm. It becomes.
[0121]
Next, a polysilicon layer is deposited on the upper surfaces of the gate insulating film 32 and the base insulating film 40 by a low pressure CVD method or the like. Then, as shown in FIG. 11 (4), this polysilicon layer is patterned by photolithography, etching, or the like, and in the display area, the scanning line 112 that also serves as the gate electrode of the TFT 116, and the storage capacitor 119 The capacitor line 175 forming the other electrode is formed, and one wiring 112b of the parallel wiring 193 is formed in the peripheral circuit region. That is, in the entire peripheral circuit, the first layer wiring including the gate electrode is formed.
[0122]
Subsequently, as shown in FIG. 5 (5), the semiconductor layer 30 is doped with appropriate impurities. Specifically, in the case where the TFT 116 in the display region is an N-channel type, P or the like using a gate electrode which is a part of the scanning line 112 as a diffusion mask for a region adjacent to the channel region 30a in the source / drain region. The impurity of the V group element is doped at a low concentration. At the same time, the N-channel TFT in the entire peripheral circuit is similarly doped with impurities at a low concentration using the gate electrode which is a part of the first layer wiring as a diffusion mask. Subsequently, a resist having a width wider than that of the gate electrode is formed, and using this as a mask, impurities of a V group element such as P are doped at a high concentration. Thus, in the N-channel TFT, the low concentration source region 30b and the high concentration source region 116S are provided on the source side of the channel region 30a, while the low concentration drain region 30c and the high concentration drain region 116D are provided on the drain side. An LDD structure is provided. Although illustration is omitted, after masking the semiconductor layer 30 of these N-channel TFTs with a resist, the P-channel TFTs in the entire peripheral circuit are similarly formed in the first layer with respect to the region adjacent to the channel region. Using the gate electrode that is a part of the wiring as a mask, doping a group III element impurity such as B (boron), for example, to form a low concentration region, and subsequently using a resist wider than the gate electrode as a mask, Similarly, a high concentration region is formed by doping an impurity of a group III element such as B. Further, each channel type TFT may not be an LDD structure, but may be an offset structure TFT, or a simple self-aligned (self-aligned) TFT.
[0123]
Next, as shown in FIG. 6 (6), the first interlayer insulating film 41 is formed so as to cover the scanning line 112, the first layer wiring 112b, the semiconductor layer 30, the base insulating film 40, etc. Deposited by CVD or the like. As the material of the first interlayer insulating film 41, similarly to the base insulating film 40, silicate glass films such as NSG, PSG, BSG, and BPSG, silicon nitride films, silicon oxide films, and the like can be given.
[0124]
Further, as shown in FIG. 12 (7), the contact hole 51 for connecting the contact hole 51 in the display region and the first layer wiring 112 b in the peripheral circuit region. 1 , 56 1 Are formed by dry etching or the like. Specifically, the contact hole 51 is formed so as to open the first interlayer insulating film 41 and the gate insulating film 32 at a position corresponding to the high-concentration drain region 116D of the TFT 116, while the contact hole 55 1 , 56 1 Are formed so as to open the first interlayer insulating film 41 at both end positions of the first layer wiring 112b. Note that, in the entire peripheral circuit, when conduction between the first layer wiring and the second layer wiring is intended, a contact hole (not shown) is similarly formed corresponding to the conduction portion.
[0125]
Next, a conductive layer made of refractory metal, metal silicide, polysilicon, or the like is formed on the first interlayer insulating film 41 to a thickness of about 50 to 500 nm, preferably about 200 nm, by sputtering or the like. Sedimentation. Needless to say, the conductive layer may be formed of multiple layers of refractory metal or metal silicide and polysilicon. As a result, the stress relaxation of the conductive layer and the resistance reduction of the contact hole can be realized. Then, as shown in FIG. 8 (8), this conductive layer is patterned by photolithography, etching or the like, and in the display region, the intermediate conductive film 181 connected to the high-concentration drain region 116D of the TFT 116. On the other hand, in the peripheral circuit region, the other wiring 181b of the parallel wiring 193 is formed. That is, the second layer wiring is formed in the entire peripheral circuit.
[0126]
Subsequently, as shown in FIG. 9 (9), the second interlayer insulating film 42 is formed by a CVD method so as to cover the intermediate conductive film 181, the second layer wiring 18b, and the first interlayer insulating film 41. Etc. to a thickness of about 500-1500 nm. As the material of the second interlayer insulating film 42, a silicate glass film such as NSG, PSG, BSG, or BPSG, a silicon nitride film, an oxide, etc., like the base insulating film 40 and the first interlayer insulating film 41. Examples thereof include a silicon film.
[0127]
Next, as shown in FIG. 13 (10), the contact hole 52 for connecting the contact hole 52 in the display area and the second layer wiring 181 b in the peripheral circuit area. 2 , 56 2 Are formed respectively. Specifically, the contact hole 52 is formed so as to open the second interlayer insulating film 42, the first interlayer insulating film 41, and the gate insulating film 32 at a position corresponding to the high concentration source region 116 </ b> S of the TFT 116. On the other hand, contact hole 55 2 , 56 2 Are formed so as to open the second interlayer insulating film 42 at both end positions of the second layer wiring 181b. Note that, in the entire peripheral circuit, when conduction between the second layer wiring and the third layer wiring is attempted, a contact hole (not shown) is similarly formed corresponding to the conduction portion.
[0128]
Further, contact holes 52 and 55 2 , 56 2 A conductive film made of a low-resistance metal such as aluminum is deposited on the second interlayer insulating film 42 formed with a thickness of about 50 to 500 nm by sputtering or the like. Then, as shown in FIG. 11 (11), this conductive film is patterned by photolithography, etching, or the like to form data lines 114 that also serve as the source electrode of the TFT 116 in the display area, In the circuit area, the wiring 391 and the image signal line 122 are formed. That is, the third layer wiring is formed in the entire peripheral circuit.
[0129]
Subsequently, as shown in FIG. 12 (12), the third interlayer insulating film 43 is formed by a CVD method or the like so as to cover the third layer wiring such as the data line 114 and the image signal line 122. Deposit to a thickness of 1500 nm. The material of the third interlayer insulating film 43 is silicate such as NSG, PSG, BSG, BPSG, as in the case of the base insulating film 40, the first interlayer insulating film 41, and the second interlayer insulating film 42. A glass film, a silicon nitride film, a silicon oxide film, or the like can be given.
[0130]
Next, as shown in FIG. 14 (13), the contact hole 53 is opened at a predetermined position in the intermediate conductive film 181 so as to open the third interlayer insulating film 43 and the second interlayer insulating film 42. In addition, it is formed by dry etching or the like.
[0131]
Then, a transparent conductive film such as ITO is deposited on the surface of the third interlayer insulating film 42 in which the contact hole 53 is formed to a thickness of about 50 to 200 nm by sputtering or the like, and then by photolithography or etching or the like. The pixel electrode 118 is formed by patterning into a predetermined shape (see FIG. 5), as shown in FIG. Although the illustration of the subsequent steps is omitted, an organic solution such as polyimide is applied and baked on the entire surface of the pixel electrode 118 and the third interlayer insulating film 43 which are opposing surfaces in the substrate 10. Thereby, the alignment film 61 is formed. The alignment film 61 is rubbed in a predetermined direction.
[0132]
The element substrate 101 formed in this manner is bonded to the counter substrate 102 rubbed in a direction rotated by about 90 degrees with the sealing material 104, and then the liquid crystal 105 is sealed and sealed. Thus, an electro-optical device as shown in FIG. 1 is obtained.
[0133]
Note that in the element substrate 101, the alignment film 61 is formed over the entire surface. However, after liquid crystal sealing, the alignment film formed in the peripheral circuit region and the portion protruding from the counter substrate 102 is formed by plasma treatment or the like. Removed. Therefore, the uppermost layer in the peripheral circuit region is not the alignment film 61 but the third interlayer insulating film 43.
[0134]
According to such a manufacturing method, the conductive film in the same layer as the intermediate conductive film 181 used as the barrier film for the high-concentration drain region 116D of the TFT 116 is used as the second layer wiring in the peripheral circuit in the display region. This is possible without adding a special process. Further, by using three layers of wiring, the degree of freedom in designing the peripheral circuit can be improved in each stage. In addition, by connecting in parallel with the first layer wiring, it is possible to reduce the resistance of the wiring, and by using the second layer wiring alone, three layers wiring in the same region Can be formed.
[0135]
<Application example>
In the above-described embodiment, when the third layer wiring is connected to the parallel wiring of the first layer wiring and the second layer wiring, the third layer wiring is connected to the second layer wiring. It became the composition to be. For example, in FIG. 8B, the image signal line 122 is configured to be connected to the second layer wiring 181b in the parallel wiring 193.
[0136]
As described above, when the conductive layer of the second layer is made of a refractory metal or the like that is likely to generate stress (easy to warp), the contact hole 55 for connecting to the wiring 181b of such a refractory metal. 2 , 56 2 When the holes are opened, cracks and the like may occur in the second interlayer insulating film 42 due to stress concentration accompanying the opening. Contact hole 55 2 , 56 2 Therefore, when the second layer wiring 181b is exposed, impurities are diffused from the wiring 181b, which may cause a defect.
[0137]
Therefore, when connecting the third layer wiring to one end of the parallel wiring 193 of the first layer wiring 112b and the second layer wiring 181b, for example, as shown in FIG. The wiring 181b of the contact hole 57 slightly inside 1 , 58 1 The first wiring 112b is connected to the first wiring 112b as a parallel wiring 193, and the third layer wiring is connected to the outer contact hole 57. 2 Or 58 2 It is considered desirable to be connected to the first layer wiring 112b via the first layer. In this configuration, after the second interlayer insulating film 42 is formed, the second-layer wiring 181b is not exposed. For this reason, stress concentration due to the opening of the contact hole does not occur, so that cracks in the second interlayer insulating film 42 are prevented, and impurities are prevented from being diffused from the wiring 181b.
[0138]
Further, the parallel wiring 193 is configured to connect only at both ends of the first wiring 112b and the second wiring 181b. However, as shown in FIG. 15B, the parallel wiring 193 is connected to one or more points other than both ends. Contact holes 58 and 59 may be provided and connected at this point so that the connection between both wirings can be made more reliable. Even in such a configuration in which the first wiring 112b and the second wiring 181b are connected through one or more contact holes other than both ends, the third-layer wiring is connected through the outer contact hole. May be connected to the first layer wiring 112b.
[0139]
<Others>
In the above-described embodiment, the six data lines 114 are grouped into one block, and the image signals VID1 to VID6 converted into six systems with respect to the six data lines 114 belonging to one block. However, the number of conversions and the number of data lines applied simultaneously (that is, the number of data lines constituting one block) are not limited to “6”. For example, if the response speed of the sampling switch 151 in the sampling circuit 150 is sufficiently high, the image signal is serially transmitted to one image signal line without being converted into parallel, and is point-sequentially for each data line 114. You may comprise so that it may sample. In such a configuration, since the shift register and the AND circuit constituting the data line driving circuit 140 must be formed at the same magnification as the data line pitch, the second layer as in the scanning line driving circuit 130 is formed. It may be necessary to use a single wire.
[0140]
Further, the number of data lines to be converted and simultaneously applied is “3”, “12”, “24”, etc. A configuration may be adopted in which image signals subjected to conversion, 24-system conversion, and the like are simultaneously supplied. The number of conversions and the number of data lines to be applied simultaneously are multiples of 3 in order to simplify the control and the circuit because the color image signal is composed of signals related to the three primary colors. preferable. However, it is not necessary to be a multiple of 3 in the case of a simple light modulation application such as a projector described later. Furthermore, instead of simultaneously controlling a plurality of sampling switches, the image signals VID1 to VID6 converted in parallel may be sequentially shifted and supplied to control the sampling switches 151 in order.
[0141]
In the above-described embodiment, the scanning line 112 is scanned from the top to the bottom, while the block is selected from the left to the right. However, the configuration may be selected in the opposite direction. A configuration in which one of the directions can be selected according to the application may be used.
[0142]
Further, in the above-described embodiment, the planar type TFT 116 and the like are formed on the element substrate 101, but the present invention is not limited to this. For example, the TFT 116 may be a bottom gate type. Further, the element substrate 101 may be a semiconductor substrate, and a field effect transistor may be formed here instead of the TFT 116. Further, an SOI (Silicon On Insulator) technique may be applied to form a silicon single crystal film on an insulating substrate such as sapphire, quartz, or glass, and various elements may be formed therein to form the element substrate 101. However, when the element substrate 101 does not have transparency, it is necessary to use the liquid crystal panel 100 as a reflective type by forming the pixel electrode 118 with aluminum or separately forming a reflective layer.
[0143]
In the embodiment described above, the TN type is used as the liquid crystal. However, a bistable type having a memory property such as a BTN (Bi-stable Twisted Nematic) type and a ferroelectric type, a polymer dispersed type, and a molecule A dye (guest) having anisotropy in absorption of visible light in the major axis direction and the minor axis direction is dissolved in a liquid crystal (host) having a certain molecular arrangement, and the dye molecules are arranged in parallel with the liquid crystal molecules. A guest host type liquid crystal may be used.
[0144]
In addition, the liquid crystal molecules are arranged in a vertical direction with respect to both substrates when no voltage is applied, while the liquid crystal molecules are arranged in a horizontal direction with respect to both substrates when a voltage is applied. The liquid crystal molecules are aligned in the horizontal direction with respect to both substrates when no voltage is applied, while the liquid crystal molecules are aligned in the vertical direction with respect to both substrates when a voltage is applied. It is good also as a structure. As described above, the present invention can be applied to various liquid crystal and alignment methods.
[0145]
In addition to the liquid crystal device, the electro-optical device can be applied to various electro-optical devices that display by the electro-optical effect using electroluminescence (EL), plasma emission or fluorescence by electron emission. It is. In this case, the electro-optical material is EL, mirror device, gas, phosphor, or the like. Note that in the case where EL is used as the electro-optical material, the EL is interposed between the pixel electrode 118 and the counter electrode 108 of the transparent conductive film in the element substrate 101, so that the counter substrate 102 is not necessary. Thus, the present invention can be applied to all electro-optical devices having a configuration similar to the above-described configuration.
[0146]
<Electronic equipment>
Next, some electronic apparatuses using the electro-optical device according to the above-described embodiment will be described.
[0147]
<Part 1: Projector>
First, a projector using the liquid crystal panel 100 described above as a light valve will be described. FIG. 16 is a plan view showing the configuration of the projector. As shown in this figure, a lamp unit 2102 made of a white light source such as a halogen lamp is provided inside the projector 2100. The projection light emitted from the lamp unit 2102 is separated into three primary colors of RGB by three mirrors 2106 and two dichroic mirrors 2108 disposed therein, and light valves 100R, 100G corresponding to the primary colors and 100B, respectively. Here, the configuration of the light valves 100R, 100G, and 100B is the same as that of the liquid crystal panel 100 according to the above-described embodiment, and R, G, and B primary colors supplied from a processing circuit (not shown) that inputs an image signal. Each is driven by a signal. In addition, B light has a long optical path compared to other R colors and G colors, and therefore, in order to prevent the loss, B light passes through a relay lens system 2121 including an incident lens 2122, a relay lens 2123, and an exit lens 2124. Led.
[0148]
The light modulated by the light valves 100R, 100G, and 100B is incident on the dichroic prism 2112 from three directions. In the dichroic prism 2112, the R and B light beams are refracted at 90 degrees, while the G light beam travels straight. Therefore, after the images of the respective colors are combined, a color image is projected onto the screen 2120 by the projection lens 2114.
[0149]
Since light corresponding to the primary colors R, G, and B is incident on the light valves 100R, 100G, and 100B by the dichroic mirror 2108, it is not necessary to provide a color filter as described above. In addition, the transmission images of the light valves 100R and 100B are projected after being reflected by the dichroic mirror 2112, whereas the transmission image of the light valve 100G is projected as it is. The display image is horizontally reversed with respect to the display image by 100G.
[0150]
<Part 2: Mobile computer>
Next, an example in which the liquid crystal panel 100 described above is applied to a mobile personal computer will be described. FIG. 17 is a perspective view showing the configuration of this personal computer. In the figure, a computer 2200 includes a main body portion 2204 provided with a keyboard 2202 and a liquid crystal panel 100 used as a display portion. Note that a backlight unit (not shown) for improving visibility is provided on the back surface of the liquid crystal panel 100.
[0151]
<Part 3: Mobile phone>
Further, an example in which the above-described liquid crystal panel 100 is applied to a display unit of a mobile phone will be described. FIG. 18 is a perspective view showing the configuration of this mobile phone. In the figure, a mobile phone 2300 includes the above-described liquid crystal panel 100 together with a mouthpiece 2304 and a mouthpiece 2306 in addition to a plurality of operation buttons 2302. Note that a backlight unit (not shown) for enhancing visibility is also provided on the back surface of the liquid crystal panel 100.
[0152]
As electronic devices, in addition to those described with reference to FIGS. 16, 17 and 18, a liquid crystal television, a viewfinder type / monitor direct view type video tape recorder, a car navigation device, a pager, an electronic notebook, Examples include calculators, word processors, workstations, videophones, POS terminals, digital still cameras, and devices equipped with touch panels. Needless to say, the electro-optical device according to the embodiment or the application mode can be applied to these various electronic devices.
[0153]
【The invention's effect】
As described above, according to the present invention, since a wiring made of the same conductive layer as the intermediate conductive film used for connecting the other end of the switching element and the pixel electrode in the display region can be used, the peripheral circuit is designed. It is possible to improve the degree of freedom when doing so.
[Brief description of the drawings]
FIG. 1A is a perspective view illustrating a configuration of a liquid crystal panel of an electro-optical device according to an embodiment of the invention, and FIG. 1B is a cross-sectional view taken along line AA ′ in FIG. .
FIG. 2 is a block diagram showing an electrical configuration of the liquid crystal panel.
FIG. 3 is a diagram showing an equivalent circuit in a display area of the liquid crystal panel.
FIG. 4 is a timing chart for explaining the operation of the liquid crystal panel.
FIG. 5 is a timing chart for explaining the operation of the liquid crystal panel.
FIG. 6 is a plan view showing a detailed configuration of a pixel in a display area of the liquid crystal panel.
7A is a cross-sectional view taken along the line BB ′ in FIG. 6, FIG. 7B is a cross-sectional view taken along the line CC ′ in FIG. 5, and FIG. 2 is an equivalent circuit showing a configuration of a storage capacitor in FIG.
8A is a plan view showing a configuration in the vicinity of a sampling circuit of the liquid crystal panel, and FIG. 8B is a cross-sectional view taken along the line DD ′.
9A is a plan view showing a partial configuration of a scanning line driving circuit of the liquid crystal panel, and FIG. 9B is a diagram showing an electrical configuration thereof.
FIGS. 10A to 10C are cross-sectional views showing a process for manufacturing an element substrate in the liquid crystal panel.
FIGS. 11A to 11D are cross-sectional views showing a process for manufacturing an element substrate in the liquid crystal panel. FIGS.
12 (7) to (9) are cross-sectional views showing a process for manufacturing an element substrate in the same liquid crystal panel. FIG.
FIGS. 13A to 13E are cross-sectional views showing a process for manufacturing an element substrate in the liquid crystal panel. FIGS.
FIGS. 14A and 14B are cross-sectional views showing a process for manufacturing an element substrate in the liquid crystal panel, respectively. FIGS.
FIGS. 15A and 15B are cross-sectional views each showing a configuration in the vicinity of a sampling circuit of an electro-optical device according to a modification of the invention.
FIG. 16 is a plan view illustrating a configuration of a projector as an example of an electronic apparatus to which the electro-optical device according to the embodiment is applied.
FIG. 17 is a perspective view showing a configuration of a personal computer as an example of the electronic apparatus.
FIG. 18 is a perspective view showing a configuration of a mobile phone as an example of the electronic apparatus.
[Explanation of symbols]
10 ... Board
30 ... Semiconductor layer
40: Underlying insulating film
41. First interlayer insulating film
42. Second interlayer insulating film
43 ... Third interlayer insulating film
61 ... Alignment film
100 ... Liquid crystal panel
101: Element substrate
102. Counter substrate
105 ... Liquid crystal
108 ... Counter electrode
112 ... Scanning line
112b, 112c, 112d ... wiring
114 ... data line
114b, 114c, 114d ... wiring
116 ... TFT
118: Pixel electrode
119 ... Storage capacity
122: Image signal line
130: Scanning line driving circuit
140 Data line driving circuit
150 ... Sampling circuit
151. Sampling switch
160: Precharge circuit
161: Precharging switch
175 ... Capacity line
181: Intermediate conductive film
191 193 195 wiring
181b, 181c, 181d ... wiring
391, 393, 395 ... wiring
2100 ... Projector
2200 ... Personal computer
2300 ... Mobile phone

Claims (6)

複数のデータ線と複数の走査線の交差に対応して設けられ、前記データ線より抵抗の高いゲート電極を有する画素トランジスタと、
前記画素トランジスタに対応して設けられた画素電極と、
前記画素トランジスタと前記データ線との間の層に形成され、前記画素電極と前記画素トランジスタの半導体層との間を電気的に接続する中間電極と、
サンプリング信号を出力するデータ線駆動回路と、
前記複数のデータ線毎に設けられたトランジスタでなるサンプリングスイッチから構成されるサンプリング回路と、
前記データ線駆動回路と前記サンプリング回路との間に位置し、前記データ線が延在する方向と交差する方向に配設され、前記データ線と同一材料でなる複数の画像信号線と、
前記データ線駆動回路からサンプリング信号を前記サンプリングスイッチに供給するサンプリング信号供給配線とを備え、
前記サンプリング信号供給配線は、前記データ線駆動回路から配設され前記データ線と同一材料でなる第１サンプリング信号供給配線と、前記画像信号線の下層で前記画像信号線と交差するように配設されると共に、前記第１サンプリング信号供給配線にコンタクトホールを介して接続され、前記中間電極と同一材料でなる第２サンプリング信号供給配線と、前記第２サンプリング信号供給配線にコンタクトホールを介して接続されると共に、前記サンプリングスイッチのゲート電極に接続される前記データ線と同一材料でなる第３サンプリング信号供給配線とを有し、
前記データ線は前記複数の画像信号線の数毎にブロック化され、
該ブロックに相当する複数の前記サンプリングスイッチのソース領域は、前記複数の画像信号線に対応して接続され、
前記第３サンプリング信号供給配線は、前記ブロックに相当する複数の前記サンプリングスイッチのゲート電極にそれぞれ接続されることを特徴とする電気光学装置。A pixel transistor provided corresponding to the intersection of a plurality of data lines and a plurality of scanning lines and having a gate electrode having a higher resistance than the data lines;
A pixel electrode provided corresponding to the pixel transistor;
An intermediate electrode formed in a layer between the pixel transistor and the data line and electrically connecting the pixel electrode and a semiconductor layer of the pixel transistor;
A data line driving circuit for outputting a sampling signal;
A sampling circuit composed of a sampling switch composed of a transistor provided for each of the plurality of data lines;
A plurality of image signal lines which are located between the data line driving circuit and the sampling circuit and are arranged in a direction intersecting with a direction in which the data line extends, and made of the same material as the data line;
A sampling signal supply wiring for supplying a sampling signal from the data line driving circuit to the sampling switch;
The sampling signal supply wiring is disposed from the data line driving circuit and is arranged to intersect the image signal line below the image signal line and a first sampling signal supply wiring made of the same material as the data line. And connected to the first sampling signal supply wiring through a contact hole, connected to the second sampling signal supply wiring made of the same material as the intermediate electrode, and to the second sampling signal supply wiring through a contact hole. And a third sampling signal supply wiring made of the same material as the data line connected to the gate electrode of the sampling switch,
The data lines are blocked for each of the plurality of image signal lines,
Source regions of the plurality of sampling switches corresponding to the block are connected corresponding to the plurality of image signal lines,
The electro-optical device, wherein the third sampling signal supply wiring is connected to gate electrodes of a plurality of sampling switches corresponding to the block. 前記中間電極は、前記蓄積容量を構成する容量電極であることを特徴とする請求項１に記載の電気光学装置。  The electro-optical device according to claim 1, wherein the intermediate electrode is a capacitor electrode constituting the storage capacitor. 前記第３サンプリング信号供給配線は、前記画素トランジスタの前記ゲート電極と同一材料でなる配線と並列接続されていることを特徴とする請求項１または２に記載の電気光学装置。  3. The electro-optical device according to claim 1, wherein the third sampling signal supply wiring is connected in parallel to a wiring made of the same material as the gate electrode of the pixel transistor. 前記サンプリングスイッチのソース領域と前記複数の画像信号線との接続は、前記画像信号線の下層に配設されると共に、前記画像信号線とコンタクトホールを介して接続され、前記中間電極と同一材料でなる第１配線と、前記第１配線にコンタクトホールを介して接続されると共に、前記画像信号線と前記第３サンプリング信号供給配線との間に配設され、前記データ線と同一材料でなる第２配線と、前記第３サンプリング信号供給配線の下層で交差するように配設されると共に、前記第２配線とコンタクトホールを介して接続され、かつ前記サンプリングスイッチのソース領域に接続される前記中間電極と同一材料でなる第３配線とを有することを特徴とする請求項１ないし３のいずれか一項に記載の電気光学装置。  The source region of the sampling switch and the plurality of image signal lines are disposed below the image signal line and connected to the image signal line through a contact hole, and are made of the same material as the intermediate electrode. The first wiring is connected to the first wiring through a contact hole, and is disposed between the image signal line and the third sampling signal supply wiring, and is made of the same material as the data line. The second wiring and the third sampling signal supply wiring are disposed so as to intersect with each other, connected to the second wiring through a contact hole, and connected to the source region of the sampling switch. The electro-optical device according to claim 1, further comprising a third wiring made of the same material as the intermediate electrode. 前記サンプリングスイッチのソース領域と前記複数の画像信号線との接続は、前記画像信号線の下層に配設されると共に、前記画像信号線とコンタクトホールを介して接続され、前記画素トランジスタの前記ゲート電極と同一材料でなる第１配線と、前記第１配線にコンタクトホールを介して接続されると共に、前記画像信号線と前記第３サンプリング信号供給配線との間に配設され、前記データ線と同一材料でなる第２配線と、前記第３サンプリング信号供給配線の下層で交差するように配設されると共に、前記第２配線とコンタクトホールを介して接続され、かつ前記サンプリングスイッチのソース領域に接続される前記画素トランジスタの前記ゲート電極と同一材料でなる第３配線とを有することを特徴とする請求項１ないし３のいずれか一項に記載の電気光学装置。  The source region of the sampling switch and the plurality of image signal lines are disposed below the image signal line and connected to the image signal line through a contact hole, and the gate of the pixel transistor. A first wiring made of the same material as the electrode, connected to the first wiring through a contact hole, and disposed between the image signal line and the third sampling signal supply wiring; The second wiring made of the same material and the third sampling signal supply wiring are arranged so as to intersect with each other below, connected to the second wiring through a contact hole, and in the source region of the sampling switch 4. The semiconductor device according to claim 1, further comprising a third wiring made of the same material as the gate electrode of the pixel transistor to be connected. The electro-optical device according to an item or. 請求項１ないし５のいずれか一項に記載の電気光学装置を備えたことを特徴とする電子機器。  An electronic apparatus comprising the electro-optical device according to claim 1.
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