JP3647792B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP3647792B2
JP3647792B2 JP2001317671A JP2001317671A JP3647792B2 JP 3647792 B2 JP3647792 B2 JP 3647792B2 JP 2001317671 A JP2001317671 A JP 2001317671A JP 2001317671 A JP2001317671 A JP 2001317671A JP 3647792 B2 JP3647792 B2 JP 3647792B2
Authority
JP
Japan
Prior art keywords
bump electrode
resin
semiconductor substrate
semiconductor device
plate material
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2001317671A
Other languages
English (en)
Other versions
JP2002164367A (ja
Inventor
義彦 根本
隆 近藤
清史 出水
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2001317671A priority Critical patent/JP3647792B2/ja
Publication of JP2002164367A publication Critical patent/JP2002164367A/ja
Application granted granted Critical
Publication of JP3647792B2 publication Critical patent/JP3647792B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Description

【0001】
【産業上の利用分野】
この発明は、半導体装置の製造方法に関し、特にバンプ電極を有する半導体装置の樹脂封止に関するものである。
【0002】
【従来の技術】
従来、半導体チップの電極パッドとリード線とを接続するには、電極パッド上にバンプ電極を形成し、このバンプ電極とリード線とを接続する方法が知られている。また、近年、基板上に超微粒子をノズルにより吹きつけて成膜するガスデポジション法(以下、G.D法と称す)が開発され、G.D法によるバンプ形成も行われている。
【0003】
G.D法の概要を説明する。まず、不活性ガスで加圧した超微粒子生成室内で、金属等の原料を加熱、蒸発させる。すると、蒸発した金属原子は不活性ガスとの衝突によって冷却されて凝縮し、高純度の超微粒子を生成する。このようにして生成した超微粒子を、圧力の高い超微粒子生成室とは別に圧力の低い成膜室を設け、この両室間の圧力差を利用することによって不活性ガスと共に輸送管を経て細いノズルから高速に噴射させる。この噴射された超微粒子を、減圧下に置かれた基板上に衝突、付着させることにより成膜させるのがG.D法である。
【0004】
このようなG.D法による従来のバンプ形成方法を図20に基づいて説明する。減圧された成膜室内に、素子構成され電極パッド1まで形成された半導体基板2を、稼動ステージ3上に載置する。超微粒子生成室(図示せず)で生成された金属超微粒子4を輸送管5により導き、それに続くノズル6から高速に噴射する。このとき稼動ステージ3により、その上の半導体基板2上の電極パッド1をノズル6直下に位置合わせして、輸送管5に装備されたシャッター7を開いて金属超微粒子4を吹き付ける。吹き付けられた金属超微粒子4は電極パッド1上に凝集し、所定の高さを得るまで堆積してバンプ電極8を形成した後、シャッター7を閉じる。この後、稼動ステージ3により、次のバンプ電極8を形成する電極パッド1をノズル6直下に移動させ同様の処理を行う。
【0005】
従来のG.D法によるバンプ電極8の形成は以上のように行われていたため、金属超微粒子を堆積する際に、横への広がりを制御するのは困難で、バンプ電極8の形状は、下部になるほど横に広がったものであった。このため、隣接バンプ電極8間の接触を招き易く、バンプ電極8間のピッチを縮小することは困難であった。微細な先端径のノズル6を用いて微細バンプ電極8を微細ピッチで形成しようとすると、バンプ電極8の形状はその上面が尖塔状となり、リード線との接合が困難なものとなった。
【0006】
ところで、バンプ電極が形成された半導体チップをプリント基板等へ接続するには、通常、リード線とバンプ電極とを接合し、そのリード線をプリント基板等の基板へ半田付け等によって接続していた。また、貫通孔を設けたフレキシブルフィルム等の搭載基板に、半導体チップのバンプ電極等の突起電極を上記貫通孔に直接合わせて半田付けする等の方法により搭載する方法も知られている。
【0007】
しかしながら、G.D法で形成された上述したような従来のバンプ電極8を持つ半導体チップ9を、図21に示す様に、貫通孔10を設け、配線11が施された搭載基板12に半田等の接合材13により接続すると、従来のバンプ電極8は側面がなだらかな裾広がりの形状であるため、半導体基板2と搭載基板12との距離を一定に確保することが難しく、また、半田等の接合材13が半導体基板2上まで廻り込み、半導体基板2上に配設された素子にダメージを与えたり、リークの原因となるものであった。このため、G.D法で形成された従来のバンプ電極8を有する半導体チップ9を、貫通孔10を設けた搭載基板12に搭載して用いるのは困難であった。
【0008】
一方、半導体チップの実装構造としては、バンプ電極の頂部が露出するように、半導体チップを樹脂で覆うものもある。従来の半導体チップの樹脂封止の方法について、実開平2−131348号公報に示された図22に基づいて説明する。
まず、それぞれ凹部14、15が形成された下金型16と上金型17とで、半導体チップ9をはさみ込む様に覆い、ピストン18等で半導体チップ9に荷重を加えてバンプ電極8を下金型16に押し付ける(図22(a))。その後金型16、17で囲まれた領域に樹脂19を注入して半導体チップ9を封止した後金型16、17を取りはずす(図22(b))。
【0009】
従来の樹脂封止の方法は、以上の様に、封止樹脂19のバンプ電極8上へのにじみ出しを防止するためにバンプ電極8を下金型16に機械的に押し付ける必要があった。しかしながら、複数のバンプ電極8に均等に荷重を加えることは難しく、個々のバンプ電極8上への樹脂19のにじみ出しを完全に防止するためにはその分強く押し付ける必要があり、そのためにバンプ電極8の頭頂部をつぶしてその後の搭載基板への接続を困難にしたり、またバンプ電極8を介して、半導体基板2や素子にダメージを与えることがあった。
【0010】
【発明が解決しようとする課題】
このように従来では、G.D法で形成されたバンプ電極8は、横方向への広がりを制御するのが難しいため隣接バンプ電極8との接触を招き易く、また微細化する程上面が尖塔状となりリード線との接合が困難になる等、微細化の促進が困難であった。
【0011】
また、G.D法で形成された従来のバンプ電極8を有する半導体チップ9を、貫通孔10を設けた搭載基板12に、貫通孔10とバンプ電極8とを半田13等で接合することにより搭載する場合、半導体基板2と搭載基板12との距離の確保が難しく、また半田13が半導体基板2上へ廻り込んで、素子へダメージを与えたりリークの原因となる等の問題があった。
【0012】
さらに、従来ではバンプ電極8の頂部を露出させて半導体チップ9を樹脂封止するには、バンプ電極8を荷重により下金型16に押し付ける必要があるため、バンプ電極8の頭頂部をつぶしたり、その下の半導体基板2にダメージを与える等の問題があった。
【0013】
この発明は上記のような問題点を解消するためになされたもので、微細でかつ隣接バンプ電極間の接触のない、G.D法によるバンプ電極を得ることを目的としており、さらにこのバンプ電極の形成された半導体基板を、素子へのダメージやリークの発生を伴うことなく、貫通孔を設けた搭載基板に搭載可能とすることを目的とする。さらにまた、上記バンプ電極の形成された半導体基板を、荷重によりバンプ電極の頭頂部をつぶしたり素子へのダメージを与えたりする事なく、バンプ電極頂部を露出させて樹脂で封止可能とすることを目的とする。
【0014】
【課題を解決するための手段】
この発明に係る請求項1記載の半導体装置の製造方法は、半導体基板上に形成されたバンプ電極の頂部を露出して樹脂封止された半導体装置の製造方法であって、上記半導体基板上に、上部へ行く程断面積が細くなる上層部と柱状の下層部とで構成される上記バンプ電極を形成する工程と、該バンプ電極上層部の底面よりも小さい開口の貫通孔を持つ板材に、上記バンプ電極上層部を上記貫通孔内に差し入れて半導体基板を固定させる工程と、上下2つの金型で上記板材の上記半導体基板と対向しない面を密着させて上記板材と上記半導体基板との全体を覆う工程と、上記半導体基板が閉じ込められた空間に封止樹脂を注入して硬化させる工程と、その後上記2つの金型を取り除き、上記板材を除去する工程とを有することを特徴とするものである。
【0015】
この発明に係る請求項2記載の半導体装置の製造方法は、板材に半導体基板を固定させた後、第2の樹脂を貫通孔内に滴下して凝固させ、その後上記板材を除去した後、上記第2の樹脂を除去することを特徴とするものである。
【0016】
この発明に係る請求項3記載の半導体装置の製造方法は、板材にアクリル板を用い、第2の樹脂にアクリル樹脂を用いて、所定の有機溶剤で上記板材と上記第2の樹脂とを同時に除去することを特徴とするものである。
【0017】
【作用】
この発明に係る半導体装置の製造方法は、バンプ電極の頂部を露出して半導体基板を樹脂封止するのに、上部へ行く程断面積が細くなる上層部と柱状の下層部とで構成されるバンプ電極を形成し、このバンプ電極上層部をその底面より小さい開口の貫通孔に差し入れて板材に固定し、全体を金型で覆って行うため、従来のようにバンプ電極を金型に押し付けて頭頂部をつぶしたり素子へダメージを与えたりすることなく、容易にバンプ電極の頂部を露出できる。
このとき、板材の貫通孔内にバンプ電極を差し入れた後、第2の樹脂を滴下して凝固させると、板材と半導体基板とは強固に固定されるとともに、封止樹脂注入時のバンプ電極上へのにじみ出しも完全に防止でき、さらに板材除去時にバンプ電極の腐食も防止する。
さらに第2の樹脂と板材とを同じ性質のアクリル系を用いると、除去を同時にすることができ、工程が簡略化される。
【0018】
【実施例】
実施例1.
以下、この発明の一実施例を図について説明する。なお、従来の技術と重複する箇所は適宜その説明を省略する。図1はこの発明の実施例1による半導体装置の製造方法をバンプ電極形成について示した断面図である。
まず、素子構成され電極パッド1まで形成された半導体基板2上に、電極パッド1部分を開口したフォトレジストパターン20を形成する。次にG.D法により半導体基板2上に金属超微粒子4の吹き付けを行うが、まず成膜室内の稼動ステージ3上に半導体基板2を載置し、フォトレジストパターン20の開口サイズより相対的に大きい、例えば2倍の開口サイズを持つノズル6によって、稼動ステージ3を走査しながら金属超微粒子4を吹き付ける(図1(a))。
【0019】
次に、電極パッド1上に堆積した金属超微粒子4の膜の高さが、フォトレジスト膜20の高さよりも低い、例えば80%の高さで、G.D法による金属超微粒子4の吹き付けを終了し、その後フォトレジストパターン20を有機溶剤により除去する。これにより金属超微粒子4の膜でフォトレジスト膜20上に堆積されていたものはフォトレジスト膜20と同時に除去され、電極パッド1上にのみ残存してバンプ電極21を形成する(図1(b))。
【0020】
このように形成されたバンプ電極21は、電極パッド1上以外に堆積された金属超微粒子4の膜がフォトレジスト膜20除去時に同時に除去されるため、電極パッド1上にのみ形成された柱状パターンとなり、横方向に広がることなく隣接バンプ電極21と確実に分離される。
また、フォトレジストパターン20の開口サイズより相対的に大きい開口サイズを持つノズル6により金属超微粒子4の吹き付けを行うので、処理時間が短縮され生産性が向上するとともにバンプ電極21表面の平坦性は極めて良好となり、図2に示す様に、バンプ電極21とリード線22との接合を容易に確実に行うことができ、従来のG.D法によるバンプ電極8では不可能であったTAB(Tape Automated Bonding)にも利用できる。
【0021】
実施例2.
図3はこの発明の実施例2による半導体装置の構造をバンプ電極部分について示した断面図である。
図に示す様に、素子構成された半導体基板2上の電極パッド1上にのみバンプ電極23が形成され、このバンプ電極23は、柱状の下層部23aと、底面が下層部23aと等しい断面積を持ち、上部へ行く程断面積が小さくなる上層部23bとで構成されるものである。
【0022】
次に、このように構成されるバンプ電極23の形成方法を、図4に基づいて以下に示す。
まず、上記実施例1と同様に、半導体基板2上に電極パッド1部分を開口したフォトレジストパターン20を形成する。
次に、G.D法による金属超微粒子4の吹き付けを行うが、まず稼動ステージ3により、その上に載置された半導体基板2上の電極パッド1をノズル6直下に中心を合わせて位置合わせする。このときフォトレジストパターン20の開口サイズより相対的に小さい開口サイズのノズル6を用い、シャッター7と稼動ステージ3とを動作させて電極パッド1上に個別に金属超微粒子4を吹き付け、フォトレジストパターン20の開口端部での金属超微粒子4の膜の高さ、即ち、バンプ電極下層部23aの高さがフォトレジスト膜20の高さよりも低い、例えば80%の高さに堆積させる(図4)。
G.D法による金属超微粒子4の吹き付け完了後、フォトレジストパターン20を有機溶剤により除去すると、フォトレジスト膜20上の金属超微粒子4による膜も同時に除去され、電極パッド1上にバンプ電極23を形成する(図3参照)。
【0023】
なお、上記実施例2ではバンプ電極23の高さを全て同じに形成したが、G.D法によって電極パッド1上に個別に形成するため、金属超微粒子4の堆積時間や速度を変えることによって、同一半導体基板2内で複数種の高さを持つバンプ電極23を形成できる。
また、上記実施例2によるバンプ電極23についても、上記実施例1と同様に、電極パッド1上以外に堆積された金属超微粒子4の膜がフォトレジスト膜20除去時に同時に除去されるため、隣接バンプ電極23と確実に分離できる。
また、上記実施例1と比べてフォトレジスト膜20上に堆積する金属超微粒子4は僅かであるため、金属原料の利用効率が良く安価である。これは金等の貴金属を用いる場合には特に有効となる。
さらにまた、上記実施例2によるバンプ電極23では、下層部23aが柱状で、その上面を底面とする上層部23bが上部程断面積が小さくなる二段構造となっているため、貫通孔を設けたフレキシブルフィルム等の搭載基板へ半導体チップを搭載するのに利点がある。これについて、実施例3を用いて以下に説明する。
【0024】
実施例3.
図5は、上記実施例2で示したバンプ電極23の形成された半導体基板としての半導体チップ9を、貫通孔24を設けたフレキシブルフィルム等の搭載基板12に搭載した半導体装置の構造を示した断面図である。
図に示す様に、貫通孔24内にバンプ電極上層部23bを差し入れて、貫通孔24内壁に被着して搭載基板12の両面に設けられた配線層11と一体化するCu等の金属11aとバンプ電極上層部23bとを半田等の導電性接合材13(以下、接合材と称す)で接合することにより、半導体チップ9を搭載基板12に搭載したものである。このとき、貫通孔24の大きさは、バンプ電極上層部23b底面よりも小さいものである。
なお、接合材13は半田等の低融点金属の他導電性樹脂や導電性ペーストでも良い。
【0025】
上記実施例3による半導体装置では、半導体基板2と搭載基板12との距離を、確実にバンプ電極下層部23aの高さよりも大きくすることができ、またバンプ電極の側面がなだらかな形状である従来のものと比べ、バンプ電極23は二段構造であるため、半田等の接合材13の半導体基板2上への廻り込みを抑制できる。このため素子へのダメージやリークの発生が防止できる。
【0026】
実施例4.
上記実施例2、3ではバンプ電極上層部23bの底面が柱状の下層部23aの上面と一致するものであったが、これに限るものではない。
図6に示すバンプ電極25は、上部程断面積の小さくなる上層部25bの底面が柱状の下層部25aの上面よりも大きく形成されたものである。
この様なバンプ電極25の形成は、図7に示す様に、フォトレジストパターン20の開口端部での金属超微粒子4の膜の高さをフォトレジスト膜20の高さよりも高い、例えば120%の高さに形成することにより行う。この他の工程は上記実施例2の場合と同様である。
【0027】
なお、この場合も同一半導体基板2内でバンプ電極25の高さを変えても良い。上記実施例4では、フォトレジスト膜20除去時に、その上に堆積された金属超微粒子4の膜のうち、フォトレジストパターン20の開口部に堆積されたものに連なるものは残存する。
このようにバンプ電極上層部25bの底面が下層部25aの上面より大きく、横に広がったものになるため、上記実施例2のものには劣るが、下層部25aが柱状であるため、従来のものより隣接バンプ電極25間の分離性は良い。
また、金属原料の利用効率は、上記実施例2のものよりさらに良い。
【0028】
実施例5.
さらに、上記実施例4に示すバンプ電極25の形成された半導体チップ9を、図8に示す様に、バンプ電極上層部25bの底面積よりも小さい貫通孔24を持つ搭載基板12に上記実施例3と同様に搭載すると、上記実施例3と同様の効果が、バンプ電極上層部25bの底面の広がりが大きいため、一層確実に得られる。
【0029】
実施例6.
次に、同一半導体チップ9内で高さの異なるバンプ電極が形成された半導体チップ9を貫通孔24を設けた搭載基板12に接合した半導体装置について述べる。
図9に示す様な、低いバンプ電極26aと高いバンプ電極26bとの二種類の高さのバンプ電極26が形成された半導体チップ9を図10に示す様に、低いバンプ電極26aと、搭載基板12の半導体チップ9と対向する面に形成された電極である電極ランド部としてのランド27とを接合し、高いバンプ電極26bを上記実施例3で示した様に貫通孔24内に差し入れて接合したものである。接合材13は半田等の低融点金属の他導電性樹脂や導電性ペーストでも良い。
【0030】
一般に貫通孔24の形成は半導体素子の加工精度に比べて粗く、半導体チップ9上に形成可能なバンプ電極数に比べ、搭載基板12上に形成可能な貫通孔24の数は少ない。上記実施例6では二種類の高さのバンプ電極26を形成して低いバンプ電極26aを貫通孔24を用いないランド27に接合することにより、バンプ電極数の多い半導体チップ9にも適用できる。
【0031】
実施例7.
上記実施例6の高いバンプ電極26bを信号用に、低いバンプ電極26aを接地用に利用した場合について図11〜図13に基づいて以下に示す。
図11はバンプ電極26の斜視図、図12はこのバンプ電極26を形成した半導体チップ9を示す断面図である。
図11、図12に示す様に、信号用の高いバンプ電極26bの周囲を取り囲んで接地用の低いバンプ電極26aが形成されたものである。
【0032】
図13は、図12に示す半導体チップ9を搭載基板12に、上記実施例6に示した様に接合したものである。
図13に示す様に、搭載基板12の半導体チップ9と対向する面には接地用配線層28aが、対向しない面には信号用配線層28bがそれぞれ設けられ、接地用の低いバンプ電極26aは接地用配線層28aと接続されて一体化するランド27に、信号用の高いバンプ電極26bは信号用配線層28bと接続されて一体化する貫通孔24内壁の被着金属29に、それぞれ接合される。
【0033】
このように構成される半導体装置のバンプ電極26部分の形成方法について図14に基づいて以下に説明する。
まず、上記実施例1と同様の方法で、フォトレジストパターン20を形成後、G.D法により電極パッド1上に、フォトレジストパターン20の開口サイズよりも大きい開口サイズのノズル6を用いて稼動ステージ3を走査しながら金属超微粒子4の吹き付けを行う(図14(a))。続いて、信号用のバンプ電極26bを形成する電極パッド1上に、上記実施例2と同様の方法で、フォトレジストパターン20の開口サイズよりも小さい開口サイズのノズル6を用いて個別にG.D法による金属超微粒子4の吹き付けを行う(図14(b))。
その後、フォトレジスト膜20とその上に堆積された金属超微粒子4の膜を除去して、バンプ電極26を完成する(図12参照)。
【0034】
上記の様な半導体装置では、信号用の高いバンプ電極26bの周囲を取り囲んで接地用の低いバンプ電極26aが形成されているため、シールド効果があり、ノイズやクロストークによる悪影響が防止でき、各信号配線の特性インピーダンスをほぼ一定に保つことができるため、高速化が図れる。
【0035】
なお、上記実施例7で示すバンプ電極26は、以下に示す様な変形開口のノズル6を用いても形成できる。
図15(a)に示すノズル6の開口部30は、一部にノズル6の支持部分を有する円環状の開口部30aであり、この様な円環状の開口部30aを持つノズル6で接地用の低いバンプ電極26aを1個所づつ形成できる。この円環状の開口部30aを持つノズル6による金属超微粒子4の堆積とは別途、微小な開口を持つノズル6を用いた堆積を行って、中央部の信号用の高いバンプ電極26bを形成して図16に示すバンプ電極26を完成する。この様に形成されたバンプ電極26はノズル6の支持部分による影のため凹部31が形成されるものであるが、悪影響のない微小な程度に形成でき、同様にシールド効果がある。
【0036】
また図15(b)に示すノズル6の開口部30は、円環状の開口部30aの中央部に微小な開口部30bを持ち、この様な1対の開口部30を持つノズル6によって接地用の低いバンプ電極26aと信号用の高いバンプ電極26b下層部とが一対づつ形成できる。さらに別途、微小な開口を持つノズル6によって信号用の高いバンプ電極26b上層部を形成して図16に示すバンプ電極26を完成する。
【0037】
実施例8.
次に、上記実施例4に示すバンプ電極25の形成された半導体チップ9を樹脂封止する場合について説明する。
図17は樹脂封止型半導体装置の構造を示す断面図であり、バンプ電極25の頂部を露出して封止樹脂19で半導体チップ9を覆ったものである。
【0038】
以下、製造方法を樹脂封止工程について、図18に基づいて説明する。
まず、バンプ電極上層部25bの底面積よりも小さい貫通孔32が形成されたAl等から成る板材33に、バンプ電極上層部25bを貫通孔32内に差し入れることにより、半導体チップ9を固定する(図18(a))。
次に凹部の形成された上下の2つの金型34a、34bで、板材33と半導体チップ9全体を覆う。このとき板材33の半導体チップ9と対向しない面は下金型34bと密着し、その上から上金型34aの凹部で半導体チップ9を覆って板材33を押さえるように固定する(図18(b))。
【0039】
次に、流動性のあるエポキシ系等の封止樹脂19を、半導体チップ9が閉じ込められた空間35に注入し、熱処理などにより硬化された後、上下の金型34a、34bを取り除く(図18(c))。
次に、板材33をエッチング等により除去すると、板材33の貫通孔32内に差し入れられていたバンプ電極上層部25bの頂部のみが露出した樹脂封止型の半導体装置が得られる(図17参照)。
【0040】
上記のような樹脂封止の方法では、従来のようにバンプ電極25を直接金型34に押し付けることはなく、バンプ電極25の頭頂部をつぶしたり素子にダメージを与えることはない。また、板材33に設けられた貫通孔32にバンプ電極上層部25bを差し入れるため、樹脂19がバンプ電極25上ににじみ出すことが防止される。若干にじみ出しがあっても、板材33のエッチング除去時に同時に除去される。また、この方法では、バンプ電極25の数の多少にかかわらず同様の効果を奏することができる。
【0041】
なお、上記実施例8では、上記実施例4に示すバンプ電極25について説明したが、上記実施例2に示すバンプ電極23の場合でも同様の効果を奏する。
【0042】
実施例9.
次に、樹脂封止の方法の別例について図19に基づいて以下に説明する。まず、上記実施例8と同様に、貫通孔32を設けた板材33に半導体チップ9を載置して固定させた後、貫通孔32内に、封止樹脂19とは性質の異なるアクリル系等の第2の樹脂36を滴下して硬化させる(図19(a))。
次に、上記実施例8と同様に、上下の金型34a、34bで板材33と半導体チップ9とを覆い(図19(b))、その後半導体チップ9が閉じ込められた空間35に封止樹脂19を注入して硬化させ、金型34を取り除く(図19(c))。
【0043】
次に、板材33をエッチング等により除去すると、バンプ電極25頂部が貫通孔32内に滴下した第2の樹脂36で覆われ、それ以外の半導体チップ9全体は封止樹脂19で覆われたものとなる(図19(d))。
その後、有機溶剤等によりバンプ電極25頂部を覆う第2の樹脂36を除去し、バンプ電極25頂部を露出して樹脂封止された半導体装置を得る(図17参照)。
【0044】
上記実施例9では、板材33と半導体チップ9を固定する際に、バンプ電極25を差し入れた貫通孔32内に第2の樹脂36を滴下して硬化させる。これによって、上記実施例8の効果に加えて板材33と半導体チップ9をより強固に固定することができ、また封止樹脂19注入時のバンプ電極25上へのにじみ出しが完全に防止でき、さらに、板材33をエッチング除去する際にバンプ電極25の腐食を防止することができ、信頼性が向上する。
【0045】
なお、上記実施例9において、板材33にアクリル板を用い、貫通孔32に滴下する第2の樹脂36にアクリル樹脂を用いて、板材33と第2の樹脂36とを同時に有機溶剤で除去すると製造工程が簡略化される。
【0046】
【発明の効果】
以上のようにこの発明によれば、上部へ行く程断面積が細くなる上層部と柱状の下層部とで構成されるバンプ電極を形成し、貫通孔を設けた板材を用いて、樹脂封止を行うことにより、従来のようにバンプ電極の頭頂部をつぶしたり素子へのダメージを与えたりすることなく、容易にバンプ電極の頂部を露出して樹脂封止した半導体装置が得られる。
また、バンプ電極を差し入れた貫通孔内に第2の樹脂を用いることにより、板材と半導体基板とを一層強固に固定し、封止樹脂のバンプ電極上へのにじみ出しを完全に防止し、板材除去時にバンプ電極の腐食も防止する。
さらに、第2の樹脂と板材とを同じ性質のアクリル系を用いると、同時に除去することができ、工程が簡略化される。
【図面の簡単な説明】
【図1】この発明の実施例1による半導体装置の製造方法を示す断面図である。
【図2】この発明の実施例1による半導体装置とリード線との接続構造を示す断面図である。
【図3】この発明の実施例2による半導体装置の構造を示す断面図である。
【図4】この発明の実施例2による半導体装置の製造方法を示す断面図である。
【図5】この発明の実施例3による半導体装置の構造を示す断面図である。
【図6】この発明の実施例4による半導体装置の構造を示す断面図である。
【図7】この発明の実施例4による半導体装置の製造方法を示す断面図である。
【図8】この発明の実施例5による半導体装置の構造を示す断面図である。
【図9】この発明の実施例6による半導体装置の構造を示す断面図である。
【図10】この発明の実施例6による搭載基板に接合された半導体装置の構造を示す断面図である。
【図11】この発明の実施例7によるバンプ電極の斜視図である。
【図12】この発明の実施例7による半導体装置の構造を示す断面図である。
【図13】この発明の実施例7による搭載基板に接合された半導体装置の構造を示す断面図である。
【図14】この発明の実施例7による半導体装置の製造方法を示す断面図である。
【図15】この発明の実施例7による半導体装置の製造に用いるノズルの開口部を示す断面図である。
【図16】図15のノズルを用いて形成されたバンプ電極の斜視図である。
【図17】この発明の実施例8による半導体装置の構造を示す断面図である。
【図18】この発明の実施例8による半導体装置の製造方法を示す断面図である。
【図19】この発明の実施例9による半導体装置の製造方法を示す断面図である。
【図20】従来の半導体装置の製造方法を示す断面図である。
【図21】従来の搭載基板に接合された半導体装置の構造を示す断面図である。
【図22】従来の半導体装置の樹脂封止方法を示す断面図である。
【符号の説明】
1 電極パッド
2 半導体基板
4 金属超微粒子
6 ノズル
9 半導体基板としての半導体チップ
11 配線層
12 搭載基板
13 導電性接合材としての接合材
19 封止樹脂
20 フォトレジスト膜
21、23、25 バンプ電極
23a、25a バンプ電極下層部
23b、25b バンプ電極上層部
24 貫通孔
26 バンプ電極
26a 低いバンプ電極
26b 高いバンプ電極
27 電極ランド部としてのランド
28a、28b 配線層
30a 円環状の開口部
30b 微小開口部
32 貫通孔
33 板材
34 金型
35 空間
36 第2の樹脂

Claims (3)

  1. 半導体基板上に形成されたバンプ電極の頂部を露出して樹脂封止された半導体装置の製造方法において、上記半導体基板上に、上部へ行く程断面積が細くなる上層部と柱状の下層部とで構成される上記バンプ電極を形成する工程と、該バンプ電極上層部の底面よりも小さい開口の貫通孔を持つ板材に、上記バンプ電極上層部を上記貫通孔内に差し入れて上記半導体基板を固定させる工程と、上下2つの金型で上記板材の上記半導体基板と対向しない面を密着させて上記板材と上記半導体基板との全体を覆う工程と、上記半導体基板が閉じ込められた空間に封止樹脂を注入して硬化させる工程と、その後上記2つの金型を取り除き、上記板材を除去する工程とを有することを特徴とする半導体装置の製造方法。
  2. 板材に半導体基板を固定させた後、第2の樹脂を貫通孔内に滴下して凝固させ、その後上記板材を除去した後、上記第2の樹脂を除去することを特徴とする請求項1記載の半導体装置の製造方法。
  3. 板材にアクリル板を用い、第2の樹脂にアクリル樹脂を用いて、所定の有機溶剤で上記板材と上記第2の樹脂とを同時に除去することを特徴とする請求項2記載の半導体装置の製造方法。
JP2001317671A 2001-10-16 2001-10-16 半導体装置の製造方法 Expired - Fee Related JP3647792B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001317671A JP3647792B2 (ja) 2001-10-16 2001-10-16 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001317671A JP3647792B2 (ja) 2001-10-16 2001-10-16 半導体装置の製造方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP26019893A Division JP3283977B2 (ja) 1993-10-18 1993-10-18 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2002164367A JP2002164367A (ja) 2002-06-07
JP3647792B2 true JP3647792B2 (ja) 2005-05-18

Family

ID=19135503

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001317671A Expired - Fee Related JP3647792B2 (ja) 2001-10-16 2001-10-16 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP3647792B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4967502B2 (ja) * 2006-07-27 2012-07-04 ヤマハ株式会社 電気接続用バンプ形成方法、電気接続用バンプ及び電子部品の接続方法
JP5356980B2 (ja) * 2009-11-06 2013-12-04 シャープ株式会社 電子素子モジュールおよびその製造方法、電子素子ウエハモジュールおよびその製造方法、並びに電子情報機器

Also Published As

Publication number Publication date
JP2002164367A (ja) 2002-06-07

Similar Documents

Publication Publication Date Title
US7615871B2 (en) Method and apparatus for attaching microelectronic substrates and support members
US20130168856A1 (en) Package on Package Devices and Methods of Packaging Semiconductor Dies
US8355262B2 (en) Electronic component built-in substrate and method of manufacturing electronic component built-in substrate
WO2003061006B1 (en) Stacked die in die bga package
US20080099891A1 (en) Semiconductor device and method of manufacturing the same
KR20010049481A (ko) 반도체장치 및 그 제조방법
US20020074147A1 (en) Bump chip lead frame and package
US7074704B2 (en) Bump formed on semiconductor device chip and method for manufacturing the bump
US7935576B2 (en) Semiconductor device and manufacturing method of the same
US20080289177A1 (en) Circuit board, semiconductor package having the board, and methods of fabricating the circuit board and the semiconductor package
JP3283977B2 (ja) 半導体装置およびその製造方法
KR20240041894A (ko) 송곳니부 설계를 갖는 사전 형성된 마스크를 이용하는 선택적 emi 차폐
US20200043821A1 (en) Electronic assembly and a method of forming thereof
JP3647792B2 (ja) 半導体装置の製造方法
JP3559013B2 (ja) 半導体装置
US20050266611A1 (en) Flip chip packaging method and flip chip assembly thereof
US6730539B2 (en) Method of manufacturing semiconductor device package
JP2001024133A (ja) リードフレームとそれを用いた樹脂封止型半導体装置およびその製造方法
JP2002314003A (ja) ベース配線基板およびその製造方法ならびに半導体装置およびその製造方法
KR20000008347A (ko) 플립칩bga 패키지 제조방법
CN100552933C (zh) 封装结构及其导线架
KR100871371B1 (ko) 센터 패드 칩의 스택 패키지 및 그 제조방법
CN112117242A (zh) 芯片封装结构及其制造方法
TWI836254B (zh) 使用帶尖端設計的預先形成的遮罩進行選擇性電磁干擾屏蔽
US20240170415A1 (en) Electronic package and manufacturing method thereof

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050201

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050209

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080218

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090218

Year of fee payment: 4

LAPS Cancellation because of no payment of annual fees