JP3641263B2 - Time axis error detector and time axis error correction apparatus using the same - Google Patents

Time axis error detector and time axis error correction apparatus using the same Download PDF

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【０００１】
【発明の属する技術分野】
本発明は、水平同期信号を有する映像信号における時間軸変動を検出する時間軸誤差検出器及びこれを用いた時間軸誤差補正装置に関する。
【０００２】
【従来の技術】
一般に、ビデオテープレコーダ（以下では、ＶＴＲと称する）が出力する再生信号においては、ヘッド・ドラムシリンダの回転速度のむら等に起因して、時間軸変動、すなわち、例えば一定であるべき同期信号の間隔が一定しない現象が発生する。
【０００３】
この時間軸変動は、画質劣化を引き起こす要因となる。この時間軸変動に起因する画質劣化を改善する時間軸誤差補正装置が、例えば特許文献１及び特許文献２に開示されている。
【０００４】
時間軸誤差補正装置を用いて時間軸補正を行うためには、時間軸誤差の検出が必要であり、ベロシティーエラーを考慮することで検出精度が高くなる。特許文献１においては、時間軸誤差の検出器の例が時間軸誤差検出手段として開示されている。
【０００５】
以下、従来の時間軸誤差検出器の一例について図面を参照しながら説明する。図１０は、従来の時間軸誤差検出器の構成を示すブロック図である。図１１は、映像信号ＶＩの立ち下がりエッジを用いた時間軸誤差の検出について示すグラフである。
【０００６】
図１０において、時間軸誤差演算部８１には、水平同期信号を有し、一定の標本化間隔で標本化されたディジタル映像信号、及び水平同期検出信号ＨＤが入力される。時間軸誤差演算部８１は、水平同期信号における標本化のタイミングについて、１クロック以下の時間軸誤差である時間差ＥＮを検出する。フリップフロップ（Ｄ−ＦＦ）８２は、時間差ＥＮを１Ｈ（Ｈは水平同期信号の周期）の期間、遅延させて、時間差ＥＡとして遅延部８３に出力する。
【０００７】
一方、カウンタ８５は、クロックＣＬＫと水平同期検出信号ＨＤとを用いて、時間差ＥＡが検出されてから時間差ＥＮが検出されるまでのクロックのパルス数をカウントして、そのカウント値ＣＴをベロシティーエラー検出部８４に出力する。
【０００８】
ベロシティーエラー検出部８４は、現在の時間差ＥＮと、１Ｈ前の時間差ＥＡと、カウント値ＣＴとを用いて、１Ｈに相当する期間ＨＥを次式、
ＨＥ＝（１−ＥＡ）＋ＣＴ＋ＥＮ
によって、クロック周期を単位として求める。そして、ベロシティーエラー検出部８４は、クロック周期を単位として表した正確な１Ｈの期間ＨＴと期間ＨＥとの差であるベロシティーエラーＴＥを次式、
ＴＥ＝ＨＴ−ＨＥ
によって求め、遅延部８６に出力する。
【０００９】
遅延部８３，８６は、それぞれ、時間差ＥＡ及びベロシティーエラーＴＥに所定の遅延を与えて出力する。割算器８７、加算器９１，９３及びフリップフロップ９２は、クロックＣＬＫに従って、次式、
ＥＲＫ ＝ ＥＡ＋（ＴＥ／ＨＴ）×ｊ
の処理を行い（０≦ｊ≦（ＨＴ−１））、時間軸誤差情報ＥＲＫを求める。
【００１０】
【特許文献１】
特開平３−２７３７８２号公報
【特許文献２】
特開平９−１１６８７３号公報
【００１１】
【発明が解決しようとする課題】
一般に、ＶＴＲの再生信号に含まれる水平同期信号は、テープへの記録処理及び再生信号処理の影響を受けてエッジが鈍る。特に、立ち上がりエッジよりも立下りエッジが鈍る傾向にあるので、精度のよい時間軸補正を行う場合には、水平同期信号の立ち上がりエッジを用いることが多い。ところが、この場合、次のような問題がある。
【００１２】
図１２は、第２フィールドの最終ライン付近の映像信号ＶＩを示すグラフである。第２フィールドの最終ラインの映像信号の後に等化パルスが続いている。等化パルスは本来の水平同期信号のパルスよりも幅が狭いので、これらのパルスの後縁である立ち上がりエッジで時間軸誤差検出を行う場合には、パルス幅の差が時間軸誤差として扱われ、求められる期間ＨＥに反映されてしまう。
【００１３】
つまり、等化パルスを含む期間においては誤ったベロシティーエラー検出を行ってしまい、時間軸誤差を正しく検出することができないという問題があった。また、この正しくない検出結果を用いて時間軸誤差の補正を行うと、逆に大きな時間軸誤差を発生させてしまうという問題があった。
【００１４】
この場合に求められた期間ＨＥを用いて映像信号の時間軸補正を行うと、期間ＨＥの映像信号を、本来検出されるべき１Ｈの期間ＨＥＡの信号となるように時間軸方向に伸長することになる。すると、画面上では映像が右に伸びたように見え、視覚的によくない映像となってしまう。
【００１５】
本発明は、水平同期信号のパルスの後縁を用いて時間軸誤差を検出する場合に、誤った誤差情報を出力しない時間軸誤差検出器を提供することを目的とする。
【００１６】
また、本発明は、この時間軸誤差検出器を用いることによって、映像信号の時間軸誤差補正を誤ることなく行うことができる時間軸誤差補正装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】
前記課題を解決するため、請求項１の発明が講じた手段は、時間軸誤差検出器として、水平同期信号を有するディジタル化された映像信号が前記水平同期信号のパルスの後縁において所定の値に達すべきタイミングと、前記映像信号の標本化タイミングとの時間差を求めて出力する時間軸誤差演算部と、前記時間差を、前記時間軸誤差演算部がその次の時間差を出力するまで保持して出力する保持部と、前記映像信号の各標本化タイミングを示すクロックのパルス数をカウントし、得られたカウント値を出力する第１のカウンタと、前記時間軸誤差演算部が出力する時間差、前記保持部が出力する時間差、及び前記第１のカウンタが出力するカウント値に基づいて、基準となる水平同期信号の間隔に対する、前記映像信号が有する水平同期信号の間隔の誤差を求め、ベロシティーエラーとして出力するベロシティーエラー検出部と、前記ベロシティーエラーに応じた値を前記クロックのパルス毎に積分して出力する積分部と、前記水平同期信号に基づいて、所定の走査線の期間であるか否かを示す制御信号を生成して出力する制御信号生成部と、前記積分部の出力を、前記制御信号が前記所定の走査線の期間であることを示す場合には出力し、そうでない場合には出力しない論理ゲート部と、前記保持部の出力と前記論理ゲート部の出力とを加算して出力する加算器とを備えるものである。
【００１８】
請求項１の発明によると、水平同期信号のパルスの後縁を用いて映像信号の時間軸誤差検出を行う場合において、誤った時間軸誤差情報を加算部から出力しないようにすることができる。このため、誤検出することなく、水平同期信号の立ち上がりエッジを用いて精度のよい時間軸誤差検出を行うことができる。
【００１９】
また、請求項２の発明では、請求項１に記載の時間軸誤差検出器において、前記制御信号生成部は、前記映像信号の垂直同期信号に応じたタイミングでリセットされ、前記水平同期信号のパルス数をカウントし、得られたカウント値を出力する第２のカウンタと、前記第２のカウンタが出力するカウント値が所定の値である場合には前記所定の走査線の期間であることを、そうでない場合には前記所定の走査線の期間ではないことを示す前記制御信号を出力するデコード部とを備えるものである。
【００２０】
請求項２の発明によると、水平同期信号のパルス数をカウントするので、例えば等化パルス直前のラインにおいて、検出したベロシティーエラーを時間軸誤差情報に反映させないようにすることができる。
【００２１】
また、請求項３の発明では、請求項２に記載の時間軸誤差検出器において、前記デコード部は、入力された選択信号に応じて、前記所定の走査線の期間であることを示す前記制御信号を出力するものである。
【００２２】
請求項３の発明によると、任意のラインにおいて、検出したベロシティーエラーを時間軸誤差情報に反映させないようにすることができる。このため、所定のライン以外において時間軸誤差が誤検出されるような場合にも、誤った情報を時間軸誤差情報に反映させないようにすることができる。
【００２３】
また、請求項４の発明では、請求項１に記載の時間軸誤差検出器において、前記制御信号生成部は、前記水平同期信号のパルス期間中における前記クロックのパルス数をカウントし、得られたカウント値を出力する第２のカウンタと、前記第２のカウンタが出力するカウント値が所定の値よりも小さい場合には前記所定の走査線の期間であることを、そうでない場合には前記所定の走査線の期間ではないことを示す前記制御信号を出力するデコード部とを備えるものである。
【００２４】
請求項４の発明によると、水平同期信号内のクロックのパルス数をカウントし、得られたカウント値によって等化パルスを検出するので、等化パルス直前のラインにおいて、検出したベロシティーエラーを時間軸誤差情報に反映させないようにすることができる。また、このカウントを行うカウンタの回路規模を、水平同期信号のパルス数をカウントして等化パルス直前のラインを検出する場合よりも小さくすることができる。
【００２５】
また、請求項５の発明は、時間軸誤差検出器として、水平同期信号を有するディジタル化された映像信号が所定の値に達すべきタイミングと、前記映像信号の標本化タイミングとの時間差を、制御信号に応じて前記水平同期信号の前縁又は後縁において求めて出力する時間軸誤差演算器と、前記水平同期信号に基づいて、所定の走査線の期間であるか否かを示す前記制御信号を生成して出力する制御信号生成部と、前記時間差を、前記時間軸誤差演算器がその次の時間差を出力するまで保持して出力する保持部と、前記映像信号の各標本化タイミングを示すクロックのパルス数をカウントし、得られたカウント値を出力する第１のカウンタと、前記時間軸誤差演算器が出力する時間差、前記保持部が出力する時間差、及び前記第１のカウンタが出力するカウント値に基づいて、基準となる水平同期信号の間隔に対する、前記映像信号が有する水平同期信号の間隔の誤差を求め、ベロシティーエラーとして出力するベロシティーエラー検出部と、前記ベロシティーエラーに応じた値を前記クロックのパルス毎に積分して出力する積分部と、前記保持部の出力と前記積分部の出力とを加算して出力する加算器とを備えるものである。
【００２６】
請求項５の発明によると、等化パルスの直前のラインにおいては水平同期信号のパルスの前縁を用い、その他のラインにおいては水平同期信号のパルスの後縁を用いて時間軸誤差検出を行うようにすることができるので、誤った時間軸誤差情報を出力しないようにすることができる。
【００２７】
また、請求項６の発明では、請求項５に記載の時間軸誤差検出器において、前記制御信号生成部は、前記映像信号の垂直同期信号に応じたタイミングでリセットされ、前記水平同期信号のパルス数をカウントし、得られたカウント値を出力する第２のカウンタと、前記第２のカウンタが出力するカウント値が所定の値である場合には前記所定の走査線の期間であることを、そうでない場合には前記所定の走査線の期間ではないことを示す前記制御信号を出力するデコード部とを備えるものである。
【００２８】
請求項６の発明によると、水平同期信号のパルス数をカウントするので、例えば等化パルス直前のラインにおいて、水平同期信号のパルスの前縁を用いて時間軸誤差検出を正しく行うようにすることができる。
【００２９】
また、請求項７の発明では、請求項６に記載の時間軸誤差検出器において、前記デコード部は、入力された選択信号に応じて、前記所定の走査線の期間であることを示す前記制御信号を出力するものである。
【００３０】
請求項７の発明によると、任意のラインにおいて、水平同期信号のいずれのエッジで時間軸誤差を検出するかを選択することができる。このため、時間軸誤差検出が正しく行えない場合に、水平同期信号のパルスの前縁を用いて時間軸誤差検出を行うようにすることができる。
【００３１】
また、請求項８の発明は、時間軸誤差補正装置として、水平同期信号を有するディジタル化された映像信号の時間軸誤差情報を求めて出力する時間軸誤差検出器と、前記映像信号を蓄える複数のラインメモリを有するメモリ部と、前記映像信号中の同期信号が検出される毎に、前記メモリ部の各ラインメモリの所定アドレスより書き込みが始まるように、前記書き込みを制御する書込制御部と、前記メモリ部から前記映像信号を読み出し、これに対して前記時間軸誤差情報に基づいた補間を行って出力する補間部とを備え、前記時間軸誤差検出器は、前記映像信号が前記水平同期信号のパルスの後縁において所定の値に達すべきタイミングと、前記映像信号の標本化タイミングとの時間差を求めて出力する時間軸誤差演算部と、前記時間差を、前記時間軸誤差演算部がその次の時間差を出力するまで保持して出力する保持部と、前記映像信号の各標本化タイミングを示すクロックのパルス数をカウントし、得られたカウント値を出力する第１のカウンタと、前記時間軸誤差演算部が出力する時間差、前記保持部が出力する時間差、及び前記第１のカウンタが出力するカウント値に基づいて、基準となる水平同期信号の間隔に対する、前記映像信号が有する水平同期信号の間隔の誤差を求め、ベロシティーエラーとして出力するベロシティーエラー検出部と、前記ベロシティーエラーに応じた値を前記クロックのパルス毎に積分して出力する積分部と、前記水平同期信号に基づいて、所定の走査線の期間であるか否かを示す制御信号を生成して出力する制御信号生成部と、前記積分部の出力を、前記制御信号が前記所定の走査線の期間であることを示す場合には出力し、そうでない場合には出力しない論理ゲート部と、前記保持部の出力と前記論理ゲート部の出力とを加算して、得られた和を前記時間軸誤差情報として出力する加算器とを備えるものである。
【００３２】
請求項８の発明によると、映像信号に対して、時間軸誤差の補正を正しく、かつ、精度よく行うことができる。
【００３３】
また、請求項９の発明は、時間軸誤差補正装置として、水平同期信号を有するディジタル化された映像信号の時間軸誤差情報を求めて出力する時間軸誤差検出器と、前記映像信号を蓄える複数のラインメモリを有するメモリ部と、前記映像信号中の同期信号が検出される毎に、前記メモリ部の各ラインメモリの所定アドレスより書き込みが始まるように、前記書き込みを制御する書き込み制御部と、前記メモリ部から前記映像信号を読み出し、これに前記映像信号の標本化周波数の整数倍の周波数でオーバーサンプリングを行って出力する第１の補間部と、前記第１の補間部においてオーバーサンプリングされた映像信号に対して前記時間軸誤差情報に基づいた補間を行って出力する第２の補間部と、前記第２の補間部において補間された映像信号に対して、その標本化周波数が前記映像信号の標本化周波数と同じになるようにデータを間引いて出力する間引き部とを備え、前記時間軸誤差検出器は、前記映像信号が前記水平同期信号のパルスの後縁において所定の値に達すべきタイミングと、前記映像信号の標本化タイミングとの時間差を求めて出力する時間軸誤差演算部と、前記時間差を、前記時間軸誤差演算部がその次の時間差を出力するまで保持して出力する保持部と、前記映像信号の各標本化タイミングを示すクロックのパルス数をカウントし、得られたカウント値を出力する第１のカウンタと、前記時間軸誤差演算部が出力する時間差、前記保持部が出力する時間差、及び前記第１のカウンタが出力するカウント値に基づいて、基準となる水平同期信号の間隔に対する、前記映像信号が有する水平同期信号の間隔の誤差を求め、ベロシティーエラーとして出力するベロシティーエラー検出部と、前記ベロシティーエラーに応じた値を前記クロックのパルス毎に積分して出力する積分部と、前記水平同期信号に基づいて、所定の走査線の期間であるか否かを示す制御信号を生成して出力する制御信号生成部と、前記積分部の出力を、前記制御信号が前記所定の走査線の期間であることを示す場合には出力し、そうでない場合には出力しない論理ゲート部と、前記保持部の出力と前記論理ゲート部の出力とを加算して、得られた和を前記時間軸誤差情報として出力する加算器とを備えるものである。
【００３４】
請求項９の発明によると、映像信号をオーバーサンプリングして処理するので、フィルタのタップ数が少なくて済む。このため、時間軸誤差補正装置の回路規模を小さくすることができる。
【００３５】
また、請求項１０の発明では、請求項８又は９のいずれか１項に記載の時間軸誤差補正装置において、前記制御信号生成部は、前記映像信号の垂直同期信号に応じたタイミングでリセットされ、前記水平同期信号のパルス数をカウントし、得られたカウント値を出力する第２のカウンタと、前記第２のカウンタが出力するカウント値が所定の値である場合には前記所定の走査線の期間であることを、そうでない場合には前記所定の走査線の期間ではないことを示す前記制御信号を出力するデコード部とを備えるものである。
【００３６】
また、請求項１１の発明では、請求項１０に記載の時間軸誤差補正装置において、前記デコード部は、入力された選択信号に応じて、前記所定の走査線の期間であることを示す前記制御信号を出力するものである。
【００３７】
請求項１１の発明によると、任意のラインにおいて、検出したベロシティーエラーを時間軸誤差情報に反映させないようにすることができる。このため、ベロシティーエラーを考慮するか否かで補正の結果がどのように異なるかを容易に比較することができる。
【００３８】
また、請求項１２の発明では、請求項８又は９のいずれか１項に記載の時間軸誤差補正装置において、前記制御信号生成部は、前記水平同期信号のパルス期間中における前記クロックのパルス数をカウントし、得られたカウント値を出力する第２のカウンタと、前記第２のカウンタが出力するカウント値が所定の値よりも小さい場合には前記所定の走査線の期間であることを、そうでない場合には前記所定の走査線の期間ではないことを示す前記制御信号を出力するデコード部とを備えるものである。
【００３９】
また、請求項１３の発明は、時間軸誤差補正装置として、水平同期信号を有するディジタル化された映像信号の時間軸誤差情報を求めて出力する時間軸誤差検出器と、前記映像信号を蓄える複数のラインメモリを有するメモリ部と、前記映像信号中の同期信号が検出される毎に、前記メモリ部の各ラインメモリの所定アドレスより書き込みが始まるように、前記書き込みを制御する書込制御部と、前記メモリ部から前記映像信号を読み出し、これに対して前記時間軸誤差情報に基づいた補間を行って出力する補間部とを備え、前記時間軸誤差検出器は、前記映像信号が所定の値に達すべきタイミングと、前記映像信号の標本化タイミングとの時間差を、制御信号に応じて前記水平同期信号の前縁又は後縁において求めて出力する時間軸誤差演算器と、前記水平同期信号に基づいて、所定の走査線の期間であるか否かを示す前記制御信号を生成して出力する制御信号生成部と、前記時間差を、前記時間軸誤差演算器がその次の時間差を出力するまで保持して出力する保持部と、前記映像信号の各標本化タイミングを示すクロックのパルス数をカウントし、得られたカウント値を出力する第１のカウンタと、前記時間軸誤差演算器が出力する時間差、前記保持部が出力する時間差、及び前記第１のカウンタが出力するカウント値に基づいて、基準となる水平同期信号の間隔に対する、前記映像信号が有する水平同期信号の間隔の誤差を求め、ベロシティーエラーとして出力するベロシティーエラー検出部と、前記ベロシティーエラーに応じた値を前記クロックのパルス毎に積分して出力する積分部と、前記保持部の出力と前記積分部の出力とを加算して、得られた和を前記時間軸誤差情報として出力する加算器とを備えるものである。
【００４０】
また、請求項１４の発明は、時間軸誤差補正装置として、水平同期信号を有するディジタル化された映像信号の時間軸誤差情報を求めて出力する時間軸誤差検出器と、前記映像信号を蓄える複数のラインメモリを有するメモリ部と、前記映像信号中の同期信号が検出される毎に、前記メモリ部の各ラインメモリの所定アドレスより書き込みが始まるように、前記書き込みを制御する書き込み制御部と、前記メモリ部から前記映像信号を読み出し、これに前記映像信号の標本化周波数の整数倍の周波数でオーバーサンプリングを行って出力する第１の補間部と、前記第１の補間部においてオーバーサンプリングされた映像信号に対して前記時間軸誤差情報に基づいた補間を行って出力する第２の補間部と、前記第２の補間部において補間された映像信号に対して、その標本化周波数が前記映像信号の標本化周波数と同じになるようにデータを間引いて出力する間引き部とを備え、前記時間軸誤差検出器は、前記映像信号が所定の値に達すべきタイミングと、前記映像信号の標本化タイミングとの時間差を、制御信号に応じて前記水平同期信号の前縁又は後縁において求めて出力する時間軸誤差演算器と、前記水平同期信号に基づいて、所定の走査線の期間であるか否かを示す前記制御信号を生成して出力する制御信号生成部と、前記時間差を、前記時間軸誤差演算器がその次の時間差を出力するまで保持して出力する保持部と、前記映像信号の各標本化タイミングを示すクロックのパルス数をカウントし、得られたカウント値を出力する第１のカウンタと、前記時間軸誤差演算器が出力する時間差、前記保持部が出力する時間差、及び前記第１のカウンタが出力するカウント値に基づいて、基準となる水平同期信号の間隔に対する、前記映像信号が有する水平同期信号の間隔の誤差を求め、ベロシティーエラーとして出力するベロシティーエラー検出部と、前記ベロシティーエラーに応じた値を前記クロックのパルス毎に積分して出力する積分部と、前記保持部の出力と前記積分部の出力とを加算して、得られた和を前記時間軸誤差情報として出力する加算器とを備えるものである。
【００４１】
また、請求項１５の発明では、請求項１３又は１４のいずれか１項に記載の時間軸誤差補正装置において、前記制御信号生成部は、前記映像信号の垂直同期信号に応じたタイミングでリセットされ、前記水平同期信号のパルス数をカウントし、得られたカウント値を出力する第２のカウンタと、前記第２のカウンタが出力するカウント値が所定の値である場合には前記所定の走査線の期間であることを、そうでない場合には前記所定の走査線の期間ではないことを示す前記制御信号を出力するデコード部とを備えるものである。
【００４２】
また、請求項１６の発明では、請求項１５に記載の時間軸誤差補正装置において、前記デコード部は、入力された選択信号に応じて、前記所定の走査線の期間であることを示す前記制御信号を出力するものである。
【００４３】
請求項１６の発明によると、任意のラインにおいて、水平同期信号のいずれのエッジで時間軸誤差を検出するかを選択することができる。このため、時間軸誤差を検出するエッジによって補正の結果がどのように異なるかを容易に比較することができる。
【００４４】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００４５】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る時間軸誤差検出器の構成を示すブロック図である。図１の時間軸誤差検出器は、時間軸誤差演算部１２と、保持部１４と、遅延部１６，２４，４６と、ベロシティーエラー検出部１８と、第１のカウンタ２２と、割算器２６と、加算器２８と、積分部３０と、制御信号生成部４０と、論理ゲート部５２とを備えている。積分部３０は、加算器３２と、保持部３４とを備えている。制御信号生成部４０は、第２のカウンタ４２と、デコード部４４とを備えている。時間軸誤差演算部１２には、映像信号ＶＩが入力されている。
【００４６】
図２は、映像信号ＶＩの立ち上がりエッジを用いた時間軸誤差の検出について示すグラフである。ここでは例として、映像信号ＶＩは、ＶＴＲ等から再生されたＮＴＳＣ（national television system committee）方式の映像信号が周波数１４．３ＭＨｚのクロックＣＬＫのパルスのタイミングで標本化されたディジタル信号であるとする。図２のように、映像信号ＶＩは、負極性の水平同期信号を有している。
【００４７】
以下、図１の時間軸誤差検出器の具体的な動作について、図１及び図２を参照して説明する。時間軸誤差演算部１２には、映像信号ＶＩの他に、水平同期検出信号ＨＤが入力されている。水平同期検出信号ＨＤは、映像信号ＶＩの値が減少していくときに、これが所定のスレッショルドレベルＴＨＲに達した後の最初の標本化タイミングで立ち上がり、映像信号ＶＩの値が増加していくときに、これがスレッショルドレベルＴＨＲに達した後の最初の標本化タイミングで立ち下がる信号である。水平同期検出信号ＨＤは、映像信号ＶＩが有する水平同期信号を表している。
【００４８】
時間軸誤差演算部１２は、映像信号ＶＩが水平同期信号のパルスの立ち上がりエッジにおいてスレッショルドレベルＴＨＲに達すべきタイミングと、その直前の映像信号ＶＩの標本化タイミングとの差を求め、時間差ＥＮとして保持部１４及びベロシティーエラー検出部１８に出力する。時間差ＥＮは、映像信号ＶＩの時間軸誤差のうち、クロックＣＬＫの１周期、すなわち、映像信号ＶＩの標本化間隔よりも短い部分を示している。
【００４９】
保持部１４は、水平同期検出信号ＨＤに従って、時間差ＥＮを１Ｈ（Ｈは水平同期信号の周期）の間保持して、遅延部１６及びベロシティーエラー検出部１８に出力する。すなわち、保持部１４は、時間軸誤差演算部１２が出力する時間差ＥＮの１Ｈ前の時点で求められた時間差ＥＡを出力する。遅延部１６は、時間差ＥＡに所定の遅延を与えて、加算器２８に出力する。
【００５０】
カウンタ２２には、水平同期検出信号ＨＤ及びクロックＣＬＫが入力されている。カウンタ２２は、水平同期検出信号ＨＤの立ち下がりエッジでリセットされ、クロックＣＬＫのパルス数をカウントし、時間差ＥＡが検出されてから時間差ＥＮが検出されるまでに得られたカウント値ＣＴをベロシティーエラー検出部１８に出力する。
【００５１】
以下では、クロックＣＬＫの周期を単位として時間を表すこととする。ベロシティーエラー検出部１８は、時間差ＥＡ，ＥＮ及びカウント値ＣＴに基づいて、映像信号ＶＩの１Ｈに相当する期間ＨＥを次式、
ＨＥ＝（１−ＥＡ）＋ＣＴ＋ＥＮ
により求める。更に、ベロシティーエラー検出部１８は、基準となる正確な１Ｈの期間ＨＴを用いて、ベロシティーエラーＴＥを次式、
ＴＥ＝ＨＴ−ＨＥ
により求め、遅延部２４に出力する。
【００５２】
遅延部２４は、ベロシティーエラーＴＥに所定の遅延を与えて、割算器２６に出力する。遅延部１６と遅延部２４とは、水平同期検出信号ＨＤの同一のパルスに応じて得られた遅延部１６の出力と論理ゲート部５２の出力とがほぼ同時に加算器２８に達するように、それぞれに入力された信号に遅延を与える。割算器２６は、ベロシティーエラーＴＥを期間ＨＴで割り、積分部３０の加算器３２に出力する。
【００５３】
加算器３２は、割算器２６の出力と保持部３４の出力とを加算して、保持部３４及び論理ゲート部５２に出力する。保持部３４は、加算器３２の出力を保持し、これを加算器３２にクロックＣＬＫのパルス毎に出力する。すなわち、積分部３０は、割算器２６の出力をクロックＣＬＫのパルス毎に積分し、論理ゲート部５２に出力する。
【００５４】
カウンタ４２には、映像信号ＶＩから求められ、その垂直同期信号のタイミングを示す垂直同期検出信号ＶＤと、水平同期検出信号ＨＤとが入力されている。カウンタ４２は、垂直同期検出信号ＶＤに応じて所定の値がセットされた後、水平同期検出信号ＨＤのパルス数をカウントし、得られたカウント値ＣＴ２をデコード部４４に出力する。ここで、カウンタ４２は、カウントアップ後、時間が例えば０．８Ｈ以上経過した後でなければ次のカウントアップを行わない。すなわち、カウンタ４２は、等化パルスを２回に１回しかカウントせず、また、第１フィールドの最終ライン（第２６３ライン）後の最初の等化パルスをカウントしない。
【００５５】
デコード部４４は、カウント値ＣＴ２が所定の値であるときに、制御信号ＳＣをアサートして遅延部４６に出力する。ＮＴＳＣ方式の映像信号の場合、第２６３ライン又は第５２５ラインにおいて、デコード部４４は制御信号ＳＣをアサートして出力する。すなわち、制御信号ＳＣは、各フィールドの最終の走査線の期間であるか否かを示している。
【００５６】
例えば、カウンタ４２には、垂直同期検出信号ＶＤに応じて値“７”がセットされるとし、デコード部４４は、カウント値ＣＴ２が“２６３”になったときに制御信号ＳＣをアサートする。
【００５７】
遅延部４６は、制御信号ＳＣに所定の遅延を与えて論理ゲート部５２に出力する。遅延部２４と遅延部４６とは、水平同期検出信号ＨＤの同一のパルスに応じて得られた積分部３０の出力と遅延部４６の出力とがほぼ同時に論理ゲート部５２に達するように、それぞれに入力された信号に遅延を与える。
【００５８】
論理ゲート部５２は、積分部３０が出力する積分値を、遅延部４６の出力がアサートされていないときはそのまま加算器２８に出力し、アサートされているときは出力しない。加算器２８は、遅延部１６が出力する時間差ＥＡと、論理ゲート部５２の出力とを加算し、得られた和を時間軸誤差情報ＥＲとして出力する。
【００５９】
このようにして得られる時間軸誤差情報ＥＲは、次式、
ＥＲ＝ＥＡ＋（ＴＥ／ＨＴ）×ｊ （第２６３，５２５ライン以外）
ＥＲ＝ＥＡ （第２６３，５２５ライン）
で表される。ここで、ＮＴＳＣ方式の場合、ＨＴ＝９１０，０≦ｊ≦９０９である。
【００６０】
なお、水平同期信号が負極性のパルスであって、その立ち上がりエッジを用いて時間軸誤差情報を求める場合について説明したが、水平同期信号が正極性のパルスであって、その立ち下がりエッジを用いて時間軸誤差情報を求める場合についても同様に説明することができる。
【００６１】
以上のように、図１の時間軸誤差検出器は、水平同期信号のパルス数をカウントするカウンタ４２と、ベロシティーエラーＴＥに基づいて得られた値をマスクする論理ゲート部５２とを備えている。このため、第１及び第２フィールドのそれぞれの最終ラインである第２６３ライン及び第５２５ラインにおいては、検出したベロシティーエラーを時間軸誤差情報ＥＲに反映させないようにすることができる。したがって、精度のよい時間軸誤差情報を得るために水平同期信号のパルスの後縁を用いる場合に、誤った情報を出力しないようにすることができる。
【００６２】
（第１の実施形態の第１の変形例）
図３は、本発明の第１の実施形態の第１の変形例に係る時間軸誤差検出器の構成を示すブロック図である。図３の時間軸誤差検出器は、図１の時間軸誤差検出器において、制御信号生成部４０に代えて制御信号生成部１４０を備えるものである。制御信号生成部１４０は、制御信号生成部４０において、デコード部４４に代えてデコード部１４４を備えるものである。
【００６３】
デコード部１４４には、カウンタ４２が出力するカウント値ＣＴ２の他に、外部から選択信号ＳＳが入力されている。デコード部１４４は、デコード部４４とほぼ同様に動作するが、選択信号ＳＳがアサートされているときには、カウント値ＣＴ２の値に係わらず、制御信号ＳＣをアサートして遅延部４６に出力する。
【００６４】
したがって、図３の時間軸誤差検出器によると、任意のラインにおいて、ベロシティーエラー検出結果を時間軸誤差情報ＥＲに反映させないようにすることができる。つまり、フィールドの最終ライン以外においても誤った時間軸誤差検出が行われている場合には、そのラインにおいて選択信号ＳＳをアサートすれば、誤った時間軸誤差情報を出力することがない。また、任意のラインにおいて、ベロシティーエラーＴＥに基づいて得られた値をマスクすることができるので、任意のラインで時間軸補正動作の検証を行うことが可能である。
【００６５】
（第１の実施形態の第２の変形例）
図４は、本発明の第１の実施形態の第２の変形例に係る時間軸誤差検出器の構成を示すブロック図である。図４の時間軸誤差検出器は、図１の時間軸誤差検出器において、制御信号生成部４０に代えて制御信号生成部２４０を、遅延部４６に代えて遅延部２４６を備えるものである。制御信号生成部２４０は、カウンタ２４２と、デコード部２４４とを備える。
【００６６】
カウンタ２４２には、水平同期検出信号ＨＤ及びクロックＣＬＫが入力されている。カウンタ２４２は、水平同期信号のパルス期間中におけるクロックＣＬＫのパルス数、すなわち、水平同期検出信号ＨＤのパルス期間中におけるクロックＣＬＫのパルス数をカウントし、得られたカウント値をデコード部２４４に出力する。デコード部２４４は、入力されたカウント値が所定の値以下である場合には、制御信号ＳＣをアサートして遅延部２４６に出力する。遅延部２４６は、図１の場合と同様に、制御信号ＳＣに所定の遅延を与えて論理ゲート部５２に出力する。
【００６７】
例えば、映像信号がＮＴＳＣ方式のものであって、基準となるクロックＣＬＫの周波数が１４．３ＭＨｚである場合には、水平同期信号のパルスの期間は、クロックＣＬＫの約６８周期に等しい。そこで、デコード部２４４は、入力されたカウント値が例えば４０以下である場合に、制御信号ＳＣをアサートして出力する。等化パルスの幅はクロックＣＬＫの４０周期よりも狭いので、等化パルスが入力されると、積分部３０の出力であるベロシティーエラーＴＥに基づいて得られた値をマスクすることができる。
【００６８】
また、カウンタ２４２は、４０程度の値までカウントすることができれば十分であるので、カウンタ２４２として６ビットのカウンタを用いることができる。図１のカウンタ４２のように、垂直同期信号間において水平同期信号のパルス数をカウントする場合には、８ビットのカウンタが必要であるので、図１の場合に比べて回路規模を削減することができる。
【００６９】
（第１の実施形態の第３の変形例）
図５は、本発明の第１の実施形態の第３の変形例に係る時間軸誤差検出器の構成を示すブロック図である。図５の時間軸誤差検出器は、図１の時間軸誤差検出器において、時間軸誤差演算部１２に代えて時間軸誤差演算器１６０を備え、制御信号生成部４０の出力を時間軸誤差演算器１６０に、積分部３０の出力を加算器２８に与えるようにしたものである。また、図５の時間軸誤差検出器は、遅延部４６と、論理ゲート部５２とは備えていない。
【００７０】
図６は、図５の時間軸誤差演算器１６０の構成の例を示すブロック図である。時間軸誤差演算器１６０は、時間軸誤差演算部１２，１６４と、スイッチ１６６とを備えている。時間軸誤差演算部１２は、図１を参照して説明したものであり、水平同期信号の立ち上がりエッジにおいて時間軸誤差を求め、スイッチ１６６に出力する。時間軸誤差演算部１６４は、水平同期信号の立ち下がりエッジにおいて時間軸誤差を求め、スイッチ１６６に出力するものであって、図１０の時間軸誤差演算部８１と同様のものである。
【００７１】
スイッチ１６６には、デコード部４４から制御信号ＳＣが入力されている。スイッチ１６６は、制御信号ＳＣがアサートされている場合、すなわち、等化パルスの直前のラインにおいては時間軸誤差演算器１６４の出力を選択し、その他の場合には時間軸誤差演算器１２の出力を選択し、選択された値を時間差ＥＮとして保持部１４及びベロシティーエラー検出部１８に出力する。
【００７２】
図５の時間軸誤差検出器によると、等化パルスの直前のラインにおいては水平同期信号の立ち下がりエッジに基づいて時間軸誤差を求めるので、時間軸誤差を正しく求めることができる。
【００７３】
（第１の実施形態の第４の変形例）
図７は、本発明の第１の実施形態の第４の変形例に係る時間軸誤差検出器の構成を示すブロック図である。図７の時間軸誤差検出器は、図５の時間軸誤差検出器において、制御信号生成部４０に代えて制御信号生成部１４０を備えるものである。制御信号生成部１４０は、図３を参照して説明したものと同様である。
【００７４】
デコード部１４４には、カウンタ４２が出力するカウント値ＣＴ２の他に、外部から選択信号ＳＳが入力されている。デコード部１４４は、デコード部４４とほぼ同様に動作するが、選択信号ＳＳがアサートされているときには、カウント値ＣＴ２の値に係わらず、制御信号ＳＣをアサートして時間軸誤差演算部１１２に出力する。
【００７５】
したがって、図７の時間軸誤差検出器によると、任意のラインにおいて、水平同期信号の立ち下がりエッジに基づいて時間軸誤差を求めるようにすることができる。つまり、フィールドの最終ライン以外においても誤った時間軸誤差検出が行われている場合には、そのラインにおいて選択信号ＳＳをアサートすれば、誤った時間軸誤差情報を出力することがない。
【００７６】
（第２の実施形態）
図８は、本発明の第２の実施形態に係る時間軸誤差補正装置の構成を示すブロック図である。図８の時間軸誤差補正装置は、Ａ／Ｄ変換器５０２と、メモリ５０４と、同期信号検出器５０６と、書込制御回路（書込制御部）５０８と、時間軸誤差検出器５１０と、読出制御回路５１２と、補間部５１４と、Ｄ／Ａ変換器５１６と、基準信号発生器５１８とを備えている。
【００７７】
Ａ／Ｄ変換器５０２には、映像信号ＶＡが入力されている。ここでは例として、映像信号ＶＡは、ＶＴＲ等から再生されたＮＴＳＣ方式のアナログ映像信号であるとする。Ａ／Ｄ変換器５０２は、基準信号発生器５１８が出力する周波数１４．３ＭＨｚのクロックＣＬＫのタイミングで映像信号ＶＡを標本化してＡ／Ｄ変換し、得られたディジタル映像信号ＶＩをメモリ５０４、同期信号検出器５０６、及び時間軸誤差検出器５１０に出力する。図２のように、映像信号ＶＩは、負極性の水平同期信号を有している。
【００７８】
メモリ５０４は、３つのラインメモリを有している。各ラインメモリは、映像信号のデータを例えば標本化点１０００点について格納することができる。この点数は、ＮＴＳＣ方式の場合の標準的な１ライン分の標本化点数である９１０点よりも多くする必要がある。各ラインメモリには、異なるアドレスが割り当てられている。
【００７９】
同期信号検出器５０６は、映像信号ＶＩから、その水平同期信号及び垂直同期信号のそれぞれのタイミングを示す水平同期検出信号ＨＤ及び垂直同期検出信号ＶＤを求め、書込制御回路５０８及び時間軸誤差検出器５１０に出力する。
【００８０】
書込制御回路５０８は、メモリ５０４のラインメモリのうちの１つの先頭アドレスから順に、クロックＣＬＫのパルス毎にアドレスを増加させて、そのラインメモリに出力する。書込制御回路５０８は、水平同期検出信号ＨＤのタイミングに従って、すなわち、水平同期信号が検出されたときに、アドレスをクリアし、次のラインメモリの先頭アドレスから順に増加させることを繰り返す。メモリ５０４は、書込制御回路５０８が出力するアドレスに従って映像信号ＶＩを格納する。
【００８１】
時間軸誤差検出器５１０は、例えば図１の時間軸誤差検出器である。これについては、第１の実施形態において説明したので、その詳細な説明は省略する。時間軸誤差検出器５１０は、映像信号ＶＩについて時間軸誤差情報ＥＲを求め、これを補間部５１４に出力する。
【００８２】
読出制御回路５１２は、メモリ５０４のラインメモリのうちの１つの先頭アドレスから順に、クロックＣＬＫのパルス毎にアドレスを増加させて、そのラインメモリに出力する。読出制御回路５１２は、９１０個のアドレスを出力すると、アドレスを次のラインメモリの先頭アドレスから順に増加させることを繰り返す。メモリ５０４は、読出制御回路５１２が出力するアドレスに従って映像信号ＶＩを読み出す。
【００８３】
補間部５１４は、メモリ５０４から映像信号ＶＩを読み出し、これに対して時間軸誤差情報ＥＲに基づいた補間を時間軸方向に行って、得られた補間後の映像信号をＤ／Ａ変換器５１６に出力する。Ｄ／Ａ変換器５１６は、クロックＣＬＫに従って、補間後の映像信号をアナログ信号に変換して出力する。
【００８４】
補間部５１４について説明する。補間部５１４は、クロックＣＬＫのパルス毎に、メモリ５０４から読み出された映像信号ＶＩをシフトするシフトレジスタを有している。補間部５１４は、時間軸誤差情報ＥＲを、クロックＣＬＫの周期の整数倍の部分ＥＲ１と、クロックＣＬＫの周期未満の部分ＥＲ２とに分ける。補間部５１４は、シフトレジスタの各段の出力のうち、時間軸誤差情報ＥＲ１に応じて、クロックＣＬＫの１周期分ずつ異なった遅延を受けたものを例えば４つ選択する。補間部５１４は、例えば、コサインロールオフ・ローパスフィルタのインパルス応答の係数を４つ発生して、選択されたシフトレジスタ出力のそれぞれに乗じた後、得られた積の和を求めて出力する。
【００８５】
このように、図８の時間軸誤差補正装置によると、水平同期信号のパルスの後縁において時間軸誤差情報を求める場合において、映像信号の時間軸誤差補正を誤ることなく行うことができる。その結果、ジッタのない映像信号を得ることができる。
【００８６】
（第３の実施形態）
図９は、本発明の第３の実施形態に係る時間軸誤差補正装置の構成を示すブロック図である。図９の時間軸誤差補正装置は、図８の時間軸誤差補正装置において、補間部５１４に代えて固定位置補間部（第１の補間部）５２２と、可変位置補間部（第２の補間部）５２４と、間引き回路（間引き部）５２６とを備え、基準信号発生器５１８に代えて基準信号発生器５３２と、分周回路５３４とを備えたものである。その他の構成要素は図８を参照して説明したものと同じであるので、同一の参照番号を付してその説明を省略する。
【００８７】
基準信号発生器５３２は、図８の基準信号発生器５１８が出力するクロックＣＬＫの２倍の周波数のクロックＣＬＫ２を、分周回路５３４、固定位置補間部５２２、及び可変位置補間部５２４に出力する。分周回路５３４は、クロックＣＬＫ２を分周してクロックＣＬＫを生成し、出力する。
【００８８】
固定位置補間部５２２は、メモリ５０４から映像信号ＶＩを読み出し、これをクロックＣＬＫ２を用いて標本化する。すなわち、固定位置補間部５２２は、映像信号ＶＩをクロックＣＬＫの２倍の周波数でオーバーサンプリングする。
【００８９】
可変位置補間部５２４は、固定位置補間部５２２が出力するオーバーサンプリングされた映像信号に対して時間軸誤差情報ＥＲに基づいた補間を時間軸方向に行って、得られた補間後の映像信号を間引き回路５２６に出力する。可変位置補間部５２４は、図８の補間部５１４とほぼ同様の構成を有し、クロックＣＬＫではなく、クロックＣＬＫ２に従って動作する。
【００９０】
映像信号がオーバーサンプリングされているので、映像信号の帯域（０〜５ＭＨｚ）を通過させるフィルタの減衰特性を緩やかなものにすることができる。オーバーサンプリングしない場合に比べて、フィルタのタップ数を少なくしてもよいので、タップ数を例えば３としてもよい。すなわち、可変位置補間部５２４は、シフトレジスタの各段の出力のうち３つを選択し、これらのそれぞれに対応する、ＦＩＲフィルタのインパルス応答の係数を３つ発生して、積和演算をすれば、映像信号の帯域においてフラットなフィルタ特性を得ることができる。
【００９１】
間引き回路５２６は、補間後の映像信号の標本化点が２分の１になるようにデータを間引く。すなわち、間引き回路５２６は、可変位置補間部５２４において補間された映像信号に対して、その標本化周波数が、Ａ／Ｄ変換器５０２が出力する映像信号ＶＩの標本化周波数と同じになるようにデータを間引き、Ｄ／Ａ変換器５１６に出力する。Ｄ／Ａ変換器５１６は、クロックＣＬＫに従って、間引き後の映像信号をアナログ信号に変換して出力する。
【００９２】
このように、図９の時間軸誤差補正装置によると、水平同期信号のパルスの後縁において時間軸誤差情報を求める場合において、映像信号の時間軸誤差補正を誤ることなく行うことができる。特に、映像信号がオーバーサンプリングされているので、補間に用いるフィルタのタップ数が少なくてもよく、回路規模を削減することができる。
【００９３】
なお、Ａ／Ｄ変換器５０２が出力する映像信号ＶＩの標本化周波数の２倍の周波数でオーバーサンプリングを行う例について説明したが、固定位置補間部において、映像信号ＶＩの標本化周波数のｎ倍（ｎは３以上の整数）の周波数でオーバーサンプリングを行い、間引き回路において、標本化点がｎ分の１になるようにデータを間引くようにしてもよい。
【００９４】
また、第２及び第３の実施形態において、時間軸誤差検出器５１０は、図３，図４，図５，又は図７の時間軸誤差検出器であってもよい。
【００９５】
また、以上の実施形態においては、映像信号はＶＴＲから出力されたものとして説明したが、水平同期信号を有するものであれば、レーザーディスク装置が出力する再生信号等、他の映像信号であってもよい。すなわち、水平同期信号を有する映像信号であれば、時間軸変動を含むどのような映像信号をも対象にして処理を行うことができる。
【００９６】
また、クロックＣＬＫの周波数は、１４．３ＭＨｚであるとして説明したが、他の周波数であってもよい。
【００９７】
【発明の効果】
以上のように、本発明によると、水平同期信号のパルスの後縁を用いて時間軸誤差を検出する場合に、誤った時間軸誤差情報を出力しないようにすることができる。このため、誤った時間軸誤差情報に基づいて映像信号の時間軸誤差を補正してしまうことを防ぐことができ、視覚的に良好な映像を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る時間軸誤差検出器の構成を示すブロック図である。
【図２】映像信号の立ち上がりエッジを用いた時間軸誤差の検出について示すグラフである。
【図３】本発明の第１の実施形態の第１の変形例に係る時間軸誤差検出器の構成を示すブロック図である。
【図４】本発明の第１の実施形態の第２の変形例に係る時間軸誤差検出器の構成を示すブロック図である。
【図５】本発明の第１の実施形態の第３の変形例に係る時間軸誤差検出器の構成を示すブロック図である。
【図６】図５の時間軸誤差演算器の構成の例を示すブロック図である。
【図７】本発明の第１の実施形態の第４の変形例に係る時間軸誤差検出器の構成を示すブロック図である。
【図８】本発明の第２の実施形態に係る時間軸誤差補正装置の構成を示すブロック図である。
【図９】本発明の第３の実施形態に係る時間軸誤差補正装置の構成を示すブロック図である。
【図１０】従来の時間軸誤差検出器の構成を示すブロック図である。
【図１１】映像信号の立ち下がりエッジを用いた時間軸誤差の検出について示すグラフである。
【図１２】第２フィールドの最終ライン付近の映像信号を示すグラフである。
【符号の説明】
１２ 時間軸誤差演算部
１４ 保持部
１６，２４，４６，２４６ 遅延部
１８ ベロシティーエラー検出部
２２ 第１のカウンタ
２６ 割算器
２８ 加算器
３０ 積分部
３２ 加算器
３４ 保持部
４０，１４０，２４０ 制御信号生成部
４２，２４２ 第２のカウンタ
４４，１４４，２４４ デコード部
５２ 論理ゲート部
１６０ 時間軸誤差演算器
５０６ 同期信号検出器
５０８ 書込制御回路（書込制御部）
５１０ 時間軸誤差検出器
５１２ 読出制御回路
５１４ 補間部
５２２ 固定位置補間部（第１の補間部）
５２４ 可変位置補間部（第２の補間部）
５２６ 間引き回路（間引き部）
ＥＲ 時間軸誤差情報[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a time axis error detector that detects a time axis variation in a video signal having a horizontal synchronizing signal, and a time axis error correction apparatus using the same.
[0002]
[Prior art]
In general, in a reproduction signal output from a video tape recorder (hereinafter referred to as a VTR), due to unevenness in the rotational speed of the head / drum cylinder, etc., time-axis fluctuations, that is, intervals of synchronization signals that should be constant, for example. Occurs.
[0003]
This time axis fluctuation becomes a factor causing image quality degradation. For example, Patent Literature 1 and Patent Literature 2 disclose time axis error correction apparatuses that improve image quality degradation caused by the time axis fluctuation.
[0004]
In order to perform time axis correction using the time axis error correction device, it is necessary to detect the time axis error, and the detection accuracy is increased by considering the velocity error. In Patent Document 1, an example of a time axis error detector is disclosed as time axis error detection means.
[0005]
Hereinafter, an example of a conventional time axis error detector will be described with reference to the drawings. FIG. 10 is a block diagram showing the configuration of a conventional time axis error detector. FIG. 11 is a graph showing detection of a time axis error using the falling edge of the video signal VI.
[0006]
In FIG. 10, the time axis error calculation unit 81 is supplied with a digital video signal having a horizontal synchronization signal and sampled at a fixed sampling interval and a horizontal synchronization detection signal HD. The time axis error calculation unit 81 detects a time difference EN that is a time axis error of one clock or less with respect to the sampling timing in the horizontal synchronization signal. The flip-flop (D-FF) 82 delays the time difference EN for a period of 1H (H is the period of the horizontal synchronization signal), and outputs it to the delay unit 83 as the time difference EA.
[0007]
On the other hand, the counter 85 uses the clock CLK and the horizontal synchronization detection signal HD to count the number of clock pulses from when the time difference EA is detected until the time difference EN is detected, and to calculate the count value CT as a velocity. Output to the error detector 84.
[0008]
The velocity error detection unit 84 uses a current time difference EN, a time difference EA before 1H, and a count value CT to calculate a period HE corresponding to 1H by the following formula:
HE = (1-EA) + CT + EN
To obtain the clock cycle as a unit. Then, the velocity error detection unit 84 calculates a velocity error TE, which is a difference between an accurate 1H period HT and a period HE expressed in units of clock cycles, as follows:
TE = HT-HE
And output to the delay unit 86.
[0009]
The delay units 83 and 86 give a predetermined delay to the time difference EA and the velocity error TE, respectively, and output them. The divider 87, the adders 91 and 93, and the flip-flop 92 are expressed by the following equations according to the clock CLK:
ERK = EA + (TE / HT) × j
(0 ≦ j ≦ (HT−1)) and time axis error information ERK is obtained.
[0010]
[Patent Document 1]
Japanese Patent Laid-Open No. 3-273784
[Patent Document 2]
JP-A-9-116873
[0011]
[Problems to be solved by the invention]
In general, the horizontal sync signal included in the reproduction signal of the VTR has a dull edge due to the influence of the recording process on the tape and the reproduction signal process. In particular, since the falling edge tends to be duller than the rising edge, the rising edge of the horizontal synchronizing signal is often used when performing accurate time axis correction. However, this case has the following problems.
[0012]
FIG. 12 is a graph showing the video signal VI near the final line of the second field. An equalization pulse follows the video signal of the last line of the second field. Since the equalized pulse is narrower than the original horizontal sync signal pulse, when the time axis error is detected at the rising edge that is the trailing edge of these pulses, the difference in pulse width is treated as a time axis error. This is reflected in the required period HE.
[0013]
That is, there is a problem that erroneous velocity error detection is performed during the period including the equalization pulse, and the time axis error cannot be detected correctly. Further, when the time axis error is corrected using the incorrect detection result, there is a problem that a large time axis error is generated.
[0014]
When time axis correction of the video signal is performed using the period HE obtained in this case, the video signal of the period HE is expanded in the time axis direction so as to become a signal of the 1H period HEA that should be detected. become. As a result, the video appears to extend to the right on the screen, resulting in a visually unsatisfactory video.
[0015]
An object of the present invention is to provide a time axis error detector that does not output erroneous error information when a time axis error is detected using the trailing edge of a pulse of a horizontal synchronizing signal.
[0016]
It is another object of the present invention to provide a time axis error correction apparatus that can perform time axis error correction of a video signal without error by using this time axis error detector.
[0017]
[Means for Solving the Problems]
In order to solve the above-mentioned problem, the means of the invention of claim 1 is a time-axis error detector, wherein a digitized video signal having a horizontal synchronizing signal has a predetermined value at a trailing edge of the pulse of the horizontal synchronizing signal. A time axis error calculation unit that calculates and outputs a time difference between the timing to be reached and the sampling timing of the video signal, and holds the time difference until the time axis error calculation unit outputs the next time difference. A holding unit that outputs, a first counter that counts the number of clock pulses indicating each sampling timing of the video signal, and outputs the obtained count value; a time difference output by the time axis error calculation unit; Based on the time difference output by the holding unit and the count value output by the first counter, the horizontal synchronization signal of the video signal with respect to the interval of the horizontal synchronization signal serving as a reference. Based on the horizontal synchronization signal, a velocity error detection unit that obtains an error in the interval of the output and outputs as a velocity error, an integration unit that integrates and outputs a value corresponding to the velocity error for each pulse of the clock, and A control signal generation unit that generates and outputs a control signal indicating whether or not the period is a predetermined scanning line; and an output of the integration unit, and the control signal is a period of the predetermined scanning line Is output when it indicates, and an adder that adds and outputs the output of the holding unit and the output of the logic gate unit.
[0018]
According to the first aspect of the present invention, erroneous time-axis error information can be prevented from being output from the adder when the time-axis error detection of the video signal is performed using the trailing edge of the pulse of the horizontal synchronizing signal. Therefore, accurate time axis error detection can be performed using the rising edge of the horizontal synchronization signal without erroneous detection.
[0019]
According to a second aspect of the present invention, in the time axis error detector according to the first aspect, the control signal generation unit is reset at a timing corresponding to a vertical synchronization signal of the video signal, and the pulse of the horizontal synchronization signal A second counter that counts the number and outputs the obtained count value; and when the count value output by the second counter is a predetermined value, it is a period of the predetermined scanning line, Otherwise, it includes a decoding unit that outputs the control signal indicating that it is not the period of the predetermined scanning line.
[0020]
According to the second aspect of the invention, since the number of pulses of the horizontal synchronizing signal is counted, for example, the detected velocity error can be prevented from being reflected in the time axis error information in the line immediately before the equalization pulse.
[0021]
According to a third aspect of the present invention, in the time axis error detector according to the second aspect, the control unit indicates that the decoding unit is a period of the predetermined scanning line in accordance with an input selection signal. A signal is output.
[0022]
According to the invention of claim 3, it is possible to prevent the detected velocity error from being reflected in the time axis error information in an arbitrary line. For this reason, it is possible to prevent erroneous information from being reflected in the time-axis error information even when a time-axis error is erroneously detected in a line other than the predetermined line.
[0023]
According to a fourth aspect of the present invention, in the time axis error detector according to the first aspect, the control signal generating unit counts the number of pulses of the clock during the pulse period of the horizontal synchronization signal, and is obtained. A second counter that outputs a count value; and if the count value output by the second counter is smaller than a predetermined value, it is a period of the predetermined scanning line; And a decoding unit for outputting the control signal indicating that the period is not the scanning line period.
[0024]
According to the invention of claim 4, since the number of clock pulses in the horizontal synchronizing signal is counted and the equalization pulse is detected based on the obtained count value, the detected velocity error is detected on the line immediately before the equalization pulse. It is possible not to be reflected in the axis error information. In addition, the circuit scale of the counter that performs this counting can be made smaller than when the number of pulses of the horizontal synchronizing signal is counted to detect the line immediately before the equalization pulse.
[0025]
According to a fifth aspect of the present invention, as a time axis error detector, a time difference between a timing at which a digitized video signal having a horizontal synchronizing signal should reach a predetermined value and a sampling timing of the video signal is controlled. A time axis error calculator for obtaining and outputting at the leading edge or trailing edge of the horizontal synchronizing signal in accordance with the signal, and the control signal indicating whether or not a predetermined scanning line period is based on the horizontal synchronizing signal A control signal generator that generates and outputs the time difference, a holding unit that holds and outputs the time difference until the time axis error calculator outputs the next time difference, and each sampling timing of the video signal A first counter that counts the number of pulses of the clock and outputs the obtained count value; a time difference output from the time axis error calculator; a time difference output from the holding unit; and the first counter A velocity error detection unit for obtaining an error of a horizontal synchronization signal interval of the video signal with respect to a reference horizontal synchronization signal interval based on a count value to be output, and outputting the error as a velocity error, and the velocity error And an adder that adds and outputs the output of the holding unit and the output of the integrator.
[0026]
According to the fifth aspect of the invention, the time axis error detection is performed using the leading edge of the pulse of the horizontal synchronizing signal in the line immediately before the equalizing pulse and using the trailing edge of the pulse of the horizontal synchronizing signal in the other lines. Therefore, erroneous time axis error information can be prevented from being output.
[0027]
According to a sixth aspect of the present invention, in the time axis error detector according to the fifth aspect, the control signal generator is reset at a timing corresponding to a vertical synchronization signal of the video signal, and the pulse of the horizontal synchronization signal A second counter that counts the number and outputs the obtained count value; and when the count value output by the second counter is a predetermined value, it is a period of the predetermined scanning line, Otherwise, it includes a decoding unit that outputs the control signal indicating that it is not the period of the predetermined scanning line.
[0028]
According to the invention of claim 6, since the number of pulses of the horizontal synchronization signal is counted, for example, in the line immediately before the equalization pulse, the time axis error detection is correctly performed using the leading edge of the pulse of the horizontal synchronization signal. Can do.
[0029]
According to a seventh aspect of the present invention, in the time axis error detector according to the sixth aspect, the control unit indicates that the decoding unit is a period of the predetermined scanning line in accordance with an input selection signal. A signal is output.
[0030]
According to the seventh aspect of the present invention, it is possible to select at which edge of the horizontal synchronizing signal the time axis error is detected in an arbitrary line. For this reason, when time axis error detection cannot be performed correctly, time axis error detection can be performed using the leading edge of the pulse of the horizontal synchronization signal.
[0031]
The invention according to claim 8 is a time axis error correction device for obtaining and outputting time axis error information of a digitized video signal having a horizontal synchronizing signal, and a plurality of time axis error detectors for storing the video signal. A memory unit having a plurality of line memories, and a write control unit that controls the writing so that writing starts from a predetermined address of each line memory of the memory unit each time a synchronization signal in the video signal is detected, An interpolation unit that reads out the video signal from the memory unit and performs an interpolation based on the time axis error information to output the video signal, and the time axis error detector includes the horizontal synchronization A time axis error calculation unit for obtaining and outputting a time difference between a timing at which a predetermined value is reached at a trailing edge of a signal pulse and a sampling timing of the video signal; and The time axis error calculation unit holds and outputs the next time difference until it outputs, and counts the number of clock pulses indicating each sampling timing of the video signal and outputs the obtained count value Based on the time difference output by the first counter and the time axis error calculation unit, the time difference output by the holding unit, and the count value output by the first counter, with respect to a reference horizontal synchronization signal interval, A velocity error detecting unit that obtains an error in the interval of the horizontal synchronizing signal included in the video signal and outputs it as a velocity error, and an integrating unit that integrates and outputs a value corresponding to the velocity error for each pulse of the clock A control signal generation unit that generates and outputs a control signal indicating whether or not a period of a predetermined scanning line is based on the horizontal synchronization signal; and the integration unit An output is output when the control signal indicates the period of the predetermined scanning line; otherwise, a logic gate unit that does not output, an output of the holding unit, and an output of the logic gate unit, And an adder that outputs the obtained sum as the time axis error information.
[0032]
According to the eighth aspect of the invention, it is possible to correct the time axis error correctly and accurately with respect to the video signal.
[0033]
According to a ninth aspect of the present invention, as a time axis error correction device, a time axis error detector for obtaining and outputting time axis error information of a digitized video signal having a horizontal synchronization signal, and a plurality of the video signals stored therein. A memory unit having a line memory, and a writing control unit that controls the writing so that writing starts from a predetermined address of each line memory of the memory unit each time a synchronization signal in the video signal is detected, A first interpolation unit that reads out the video signal from the memory unit, performs oversampling on the video signal at an integer multiple of the sampling frequency of the video signal, and outputs the video signal, and is oversampled by the first interpolation unit. A second interpolation unit that outputs the video signal after performing interpolation based on the time axis error information; and the image interpolated by the second interpolation unit. A thinning unit that thins out and outputs data so that the sampling frequency of the signal is the same as the sampling frequency of the video signal, and the time-axis error detector includes: A time axis error calculation unit that obtains and outputs a time difference between a timing at which a trailing edge of the signal pulse should reach a predetermined value and a sampling timing of the video signal, and the time axis error calculation unit A holding unit for holding and outputting until the next time difference is output; a first counter for counting the number of clock pulses indicating each sampling timing of the video signal; and outputting the obtained count value; and the time Based on the time difference output by the axis error calculation unit, the time difference output by the holding unit, and the count value output by the first counter, the reference horizontal sync signal interval A velocity error detecting unit that obtains an error in the interval of the horizontal synchronizing signal included in the video signal and outputs it as a velocity error, and an integrating unit that integrates and outputs a value corresponding to the velocity error for each pulse of the clock A control signal generation unit that generates and outputs a control signal indicating whether or not a period of a predetermined scanning line is based on the horizontal synchronization signal, and the output of the integration unit Is output when it indicates the period of the scanning line, and is not output otherwise, and the sum obtained by adding the output of the holding unit and the output of the logic gate unit is not output Is added as the time axis error information.
[0034]
According to the ninth aspect of the invention, since the video signal is oversampled and processed, the number of filter taps can be reduced. For this reason, the circuit scale of the time axis error correction device can be reduced.
[0035]
According to a tenth aspect of the present invention, in the time axis error correction device according to any one of the eighth and ninth aspects, the control signal generation unit is reset at a timing according to a vertical synchronization signal of the video signal. A second counter that counts the number of pulses of the horizontal synchronization signal and outputs the obtained count value; and the predetermined scanning line when the count value output by the second counter is a predetermined value. And a decoding unit that outputs the control signal indicating that it is not the period of the predetermined scanning line otherwise.
[0036]
According to an eleventh aspect of the present invention, in the time axis error correction device according to the tenth aspect, the decoding unit indicates the period of the predetermined scanning line in accordance with an input selection signal. A signal is output.
[0037]
According to the invention of claim 11, it is possible to prevent the detected velocity error from being reflected in the time axis error information in an arbitrary line. Therefore, it is possible to easily compare how the correction results differ depending on whether or not the velocity error is taken into consideration.
[0038]
In the twelfth aspect of the present invention, in the time axis error correction device according to any one of the eighth and ninth aspects, the control signal generation unit is configured to output the number of pulses of the clock during the pulse period of the horizontal synchronization signal. A second counter that outputs the obtained count value, and when the count value output by the second counter is smaller than a predetermined value, it is a period of the predetermined scanning line, Otherwise, it includes a decoding unit that outputs the control signal indicating that it is not the period of the predetermined scanning line.
[0039]
According to a thirteenth aspect of the present invention, as a time axis error correction device, a time axis error detector for obtaining and outputting time axis error information of a digitized video signal having a horizontal synchronizing signal, and a plurality of the video signals stored therein. A memory unit having a plurality of line memories, and a write control unit that controls the writing so that writing starts from a predetermined address of each line memory of the memory unit each time a synchronization signal in the video signal is detected, An interpolation unit that reads out the video signal from the memory unit and performs interpolation based on the time axis error information to output the video signal, and the time axis error detector has the video signal having a predetermined value. The time difference between the timing to be reached and the sampling timing of the video signal is obtained at the leading or trailing edge of the horizontal synchronizing signal according to the control signal and output. And a control signal generation unit that generates and outputs the control signal indicating whether or not a period of a predetermined scanning line is based on the horizontal synchronization signal, and the time axis error calculator calculates the time difference. A holding unit that holds and outputs the next time difference until it is output, a first counter that counts the number of clock pulses indicating each sampling timing of the video signal, and outputs the obtained count value; Based on the time difference output from the time axis error calculator, the time difference output from the holding unit, and the count value output from the first counter, the horizontal synchronization of the video signal with respect to the interval of the reference horizontal synchronization signal Velocity error detector that calculates signal interval error and outputs it as velocity error, and integrates and outputs the value corresponding to the velocity error for each pulse of the clock An integrating unit that adds the outputs of said integrator portion of the holding portion, in which the resulting sum and a adder for outputting as said time base error information.
[0040]
Further, the invention of claim 14 is a time axis error correction device that obtains and outputs time axis error information of a digitized video signal having a horizontal synchronizing signal, and a plurality of time axis error detectors that store the video signal. A memory unit having a line memory, and a writing control unit that controls the writing so that writing starts from a predetermined address of each line memory of the memory unit each time a synchronization signal in the video signal is detected, A first interpolation unit that reads out the video signal from the memory unit, performs oversampling on the video signal at an integer multiple of the sampling frequency of the video signal, and outputs the video signal, and is oversampled by the first interpolation unit. A second interpolation unit that outputs an image signal after performing interpolation based on the time axis error information; and the second interpolation unit A thinning unit that thins out and outputs data so that the sampling frequency of the image signal is the same as the sampling frequency of the video signal, and the time axis error detector includes A time axis error calculator for obtaining and outputting a time difference between a timing to reach a value and a sampling timing of the video signal at a leading edge or a trailing edge of the horizontal synchronizing signal according to a control signal, and the horizontal synchronizing signal And a control signal generation unit that generates and outputs the control signal indicating whether or not a predetermined scanning line period, and the time axis error calculator outputs the next time difference. A holding unit that holds and outputs up to, a first counter that counts the number of clock pulses indicating each sampling timing of the video signal, and outputs the obtained count value, and the time axis error calculator outputs The horizontal synchronization signal interval error of the video signal with respect to a reference horizontal synchronization signal interval is obtained based on the time difference to be output, the time difference output from the holding unit, and the count value output from the first counter. A velocity error detector that outputs as a velocity error, an integrator that integrates and outputs a value corresponding to the velocity error for each pulse of the clock, an output of the holding unit, and an output of the integrator And an adder that outputs the obtained sum as the time axis error information.
[0041]
According to a fifteenth aspect of the present invention, in the time axis error correction device according to any one of the thirteenth and fourteenth aspects, the control signal generation unit is reset at a timing according to a vertical synchronization signal of the video signal. A second counter that counts the number of pulses of the horizontal synchronization signal and outputs the obtained count value; and the predetermined scanning line when the count value output by the second counter is a predetermined value. And a decoding unit that outputs the control signal indicating that it is not the period of the predetermined scanning line otherwise.
[0042]
According to a sixteenth aspect of the present invention, in the time axis error correction device according to the fifteenth aspect, the decoding unit indicates the period of the predetermined scanning line according to the input selection signal. A signal is output.
[0043]
According to the sixteenth aspect of the present invention, it is possible to select at which edge of the horizontal synchronizing signal the time axis error is detected in an arbitrary line. Therefore, it is possible to easily compare how the correction results differ depending on the edge for detecting the time axis error.
[0044]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0045]
(First embodiment)
FIG. 1 is a block diagram showing a configuration of a time axis error detector according to the first embodiment of the present invention. The time axis error detector of FIG. 1 includes a time axis error calculation unit 12, a holding unit 14, delay units 16, 24, 46, a velocity error detection unit 18, a first counter 22, and a divider. 26, an adder 28, an integration unit 30, a control signal generation unit 40, and a logic gate unit 52. The integrating unit 30 includes an adder 32 and a holding unit 34. The control signal generation unit 40 includes a second counter 42 and a decoding unit 44. The video signal VI is input to the time axis error calculation unit 12.
[0046]
FIG. 2 is a graph showing detection of a time axis error using the rising edge of the video signal VI. Here, as an example, the video signal VI is a digital signal obtained by sampling an NTSC (national television system committee) video signal reproduced from a VTR or the like at the timing of a pulse of a clock CLK having a frequency of 14.3 MHz. . As shown in FIG. 2, the video signal VI has a negative horizontal synchronizing signal.
[0047]
The specific operation of the time axis error detector of FIG. 1 will be described below with reference to FIGS. In addition to the video signal VI, the horizontal axis detection signal HD is input to the time axis error calculation unit 12. When the value of the video signal VI decreases, the horizontal synchronization detection signal HD rises at the first sampling timing after reaching the predetermined threshold level THR, and the value of the video signal VI increases. In addition, this is a signal that falls at the first sampling timing after reaching the threshold level THR. The horizontal synchronization detection signal HD represents a horizontal synchronization signal included in the video signal VI.
[0048]
The time axis error calculation unit 12 obtains the difference between the timing at which the video signal VI should reach the threshold level THR at the rising edge of the pulse of the horizontal synchronization signal and the sampling timing of the video signal VI immediately before it, and holds it as the time difference EN. Output to the unit 14 and the velocity error detection unit 18. The time difference EN indicates a portion of the time axis error of the video signal VI that is shorter than one cycle of the clock CLK, that is, the sampling interval of the video signal VI.
[0049]
The holding unit 14 holds the time difference EN for 1H (H is the period of the horizontal synchronization signal) according to the horizontal synchronization detection signal HD, and outputs it to the delay unit 16 and the velocity error detection unit 18. That is, the holding unit 14 outputs the time difference EA obtained at a time point 1H before the time difference EN output by the time axis error calculation unit 12. The delay unit 16 gives a predetermined delay to the time difference EA and outputs it to the adder 28.
[0050]
The counter 22 receives the horizontal synchronization detection signal HD and the clock CLK. The counter 22 is reset at the falling edge of the horizontal synchronization detection signal HD, counts the number of pulses of the clock CLK, and velocity the count value CT obtained after the time difference EA is detected until the time difference EN is detected. Output to the error detection unit 18.
[0051]
Hereinafter, time is expressed in units of the clock CLK cycle. The velocity error detection unit 18 calculates a period HE corresponding to 1H of the video signal VI based on the time differences EA, EN and the count value CT as follows:
HE = (1-EA) + CT + EN
Ask for. Further, the velocity error detection unit 18 uses the accurate 1H period HT as a reference to calculate the velocity error TE by the following formula:
TE = HT-HE
And output to the delay unit 24.
[0052]
The delay unit 24 gives a predetermined delay to the velocity error TE and outputs it to the divider 26. The delay unit 16 and the delay unit 24 are arranged so that the output of the delay unit 16 and the output of the logic gate unit 52 obtained in response to the same pulse of the horizontal synchronization detection signal HD reach the adder 28 almost simultaneously. Gives a delay to the signal input to. The divider 26 divides the velocity error TE by the period HT and outputs it to the adder 32 of the integrating unit 30.
[0053]
The adder 32 adds the output of the divider 26 and the output of the holding unit 34 and outputs the result to the holding unit 34 and the logic gate unit 52. The holding unit 34 holds the output of the adder 32 and outputs it to the adder 32 for each pulse of the clock CLK. That is, the integrating unit 30 integrates the output of the divider 26 for each pulse of the clock CLK and outputs it to the logic gate unit 52.
[0054]
The counter 42 is supplied with a vertical synchronization detection signal VD obtained from the video signal VI and indicating the timing of the vertical synchronization signal, and a horizontal synchronization detection signal HD. After a predetermined value is set according to the vertical synchronization detection signal VD, the counter 42 counts the number of pulses of the horizontal synchronization detection signal HD and outputs the obtained count value CT2 to the decoding unit 44. Here, the counter 42 does not perform the next count up unless the time has elapsed, for example, 0.8H or more after the count up. That is, the counter 42 counts the equalization pulse only once every two times, and does not count the first equalization pulse after the last line (263th line) of the first field.
[0055]
The decode unit 44 asserts the control signal SC and outputs it to the delay unit 46 when the count value CT2 is a predetermined value. In the case of an NTSC video signal, the decode unit 44 asserts and outputs the control signal SC in the 263rd line or the 525th line. That is, the control signal SC indicates whether or not it is the last scanning line period of each field.
[0056]
For example, the counter 42 is set to a value “7” according to the vertical synchronization detection signal VD, and the decoding unit 44 asserts the control signal SC when the count value CT2 becomes “263”.
[0057]
The delay unit 46 gives a predetermined delay to the control signal SC and outputs it to the logic gate unit 52. The delay unit 24 and the delay unit 46 are arranged so that the output of the integration unit 30 and the output of the delay unit 46 obtained in response to the same pulse of the horizontal synchronization detection signal HD reach the logic gate unit 52 almost simultaneously. Gives a delay to the signal input to.
[0058]
The logic gate unit 52 outputs the integration value output from the integration unit 30 to the adder 28 as it is when the output of the delay unit 46 is not asserted, and does not output it when it is asserted. The adder 28 adds the time difference EA output from the delay unit 16 and the output of the logic gate unit 52, and outputs the obtained sum as time axis error information ER.
[0059]
The time axis error information ER obtained in this way is expressed by the following equation:
ER = EA + (TE / HT) × j (except for the 263rd and 525th lines)
ER = EA (lines 263,525)
It is represented by Here, in the case of the NTSC system, HT = 910, 0 ≦ j ≦ 909.
[0060]
Although the case where the horizontal synchronization signal is a negative pulse and the time axis error information is obtained using the rising edge has been described, the horizontal synchronization signal is a positive pulse and the falling edge is used. The same applies to the case of obtaining the time axis error information.
[0061]
As described above, the time axis error detector of FIG. 1 includes the counter 42 that counts the number of pulses of the horizontal synchronization signal and the logic gate unit 52 that masks the value obtained based on the velocity error TE. Yes. For this reason, it is possible to prevent the detected velocity error from being reflected in the time axis error information ER in the 263rd line and the 525th line, which are the final lines of the first and second fields, respectively. Therefore, it is possible to prevent erroneous information from being output when the trailing edge of the pulse of the horizontal synchronization signal is used to obtain accurate time axis error information.
[0062]
(First modification of the first embodiment)
FIG. 3 is a block diagram showing a configuration of a time axis error detector according to a first modification of the first embodiment of the present invention. The time axis error detector of FIG. 3 includes a control signal generation unit 140 in place of the control signal generation unit 40 in the time axis error detector of FIG. The control signal generation unit 140 includes a decoding unit 144 instead of the decoding unit 44 in the control signal generation unit 40.
[0063]
In addition to the count value CT2 output from the counter 42, a selection signal SS is input to the decoding unit 144 from the outside. The decoding unit 144 operates in substantially the same manner as the decoding unit 44. However, when the selection signal SS is asserted, the decoding unit 144 asserts the control signal SC and outputs it to the delay unit 46 regardless of the count value CT2.
[0064]
Therefore, according to the time axis error detector of FIG. 3, it is possible to prevent the velocity error detection result from being reflected in the time axis error information ER in an arbitrary line. That is, when erroneous time-axis error detection is performed in other than the last line of the field, if the selection signal SS is asserted in that line, incorrect time-axis error information is not output. In addition, since the value obtained based on the velocity error TE can be masked in an arbitrary line, it is possible to verify the time axis correction operation on the arbitrary line.
[0065]
(Second modification of the first embodiment)
FIG. 4 is a block diagram showing a configuration of a time axis error detector according to a second modification of the first embodiment of the present invention. The time axis error detector of FIG. 4 includes the control signal generator 240 instead of the control signal generator 40 and the delay unit 246 instead of the delay unit 46 in the time axis error detector of FIG. The control signal generation unit 240 includes a counter 242 and a decoding unit 244.
[0066]
The counter 242 receives the horizontal synchronization detection signal HD and the clock CLK. The counter 242 counts the number of pulses of the clock CLK during the pulse period of the horizontal synchronization signal, that is, the number of pulses of the clock CLK during the pulse period of the horizontal synchronization detection signal HD, and outputs the obtained count value to the decoding unit 244. To do. When the input count value is equal to or smaller than the predetermined value, the decoding unit 244 asserts the control signal SC and outputs it to the delay unit 246. The delay unit 246 gives a predetermined delay to the control signal SC and outputs it to the logic gate unit 52 as in the case of FIG.
[0067]
For example, when the video signal is of the NTSC system and the frequency of the reference clock CLK is 14.3 MHz, the pulse period of the horizontal synchronization signal is equal to about 68 cycles of the clock CLK. Therefore, the decoding unit 244 asserts and outputs the control signal SC when the input count value is 40 or less, for example. Since the width of the equalization pulse is narrower than 40 cycles of the clock CLK, when the equalization pulse is input, the value obtained based on the velocity error TE that is the output of the integration unit 30 can be masked.
[0068]
Further, since it is sufficient for the counter 242 to be able to count to a value of about 40, a 6-bit counter can be used as the counter 242. When counting the number of pulses of the horizontal synchronizing signal between the vertical synchronizing signals as in the counter 42 of FIG. 1, an 8-bit counter is required, and therefore the circuit scale is reduced compared to the case of FIG. Can do.
[0069]
(Third Modification of First Embodiment)
FIG. 5 is a block diagram showing a configuration of a time axis error detector according to a third modification of the first embodiment of the present invention. The time axis error detector of FIG. 5 includes a time axis error calculator 160 in place of the time axis error calculator 12 in the time axis error detector of FIG. 1, and outputs the control signal generator 40 as a time axis error calculator. The output of the integrating unit 30 is supplied to the adder 28 in the calculator 160. The time axis error detector of FIG. 5 does not include the delay unit 46 and the logic gate unit 52.
[0070]
FIG. 6 is a block diagram showing an example of the configuration of the time axis error calculator 160 of FIG. The time axis error calculator 160 includes time axis error calculators 12 and 164 and a switch 166. The time axis error calculation unit 12 is described with reference to FIG. 1, obtains a time axis error at the rising edge of the horizontal synchronization signal, and outputs it to the switch 166. The time axis error calculation unit 164 obtains a time axis error at the falling edge of the horizontal synchronization signal and outputs it to the switch 166, and is the same as the time axis error calculation unit 81 of FIG.
[0071]
The control signal SC is input from the decoding unit 44 to the switch 166. The switch 166 selects the output of the time axis error calculator 164 in the line immediately before the equalization pulse when the control signal SC is asserted, and in other cases, the output of the time axis error calculator 12. The selected value is output as a time difference EN to the holding unit 14 and the velocity error detecting unit 18.
[0072]
According to the time axis error detector of FIG. 5, since the time axis error is obtained based on the falling edge of the horizontal synchronizing signal in the line immediately before the equalization pulse, the time axis error can be obtained correctly.
[0073]
(Fourth modification of the first embodiment)
FIG. 7 is a block diagram showing a configuration of a time axis error detector according to a fourth modification of the first embodiment of the present invention. The time axis error detector of FIG. 7 includes a control signal generation unit 140 in place of the control signal generation unit 40 in the time axis error detector of FIG. The control signal generation unit 140 is the same as that described with reference to FIG.
[0074]
In addition to the count value CT2 output from the counter 42, a selection signal SS is input to the decoding unit 144 from the outside. The decoding unit 144 operates in substantially the same manner as the decoding unit 44. However, when the selection signal SS is asserted, the control signal SC is asserted and output to the time axis error calculation unit 112 regardless of the count value CT2. To do.
[0075]
Therefore, according to the time axis error detector of FIG. 7, it is possible to obtain the time axis error based on the falling edge of the horizontal synchronization signal in an arbitrary line. That is, when erroneous time-axis error detection is performed in other than the last line of the field, if the selection signal SS is asserted in that line, incorrect time-axis error information is not output.
[0076]
(Second Embodiment)
FIG. 8 is a block diagram showing a configuration of a time axis error correction apparatus according to the second embodiment of the present invention. 8 includes an A / D converter 502, a memory 504, a synchronization signal detector 506, a write control circuit (write control unit) 508, a time axis error detector 510, A read control circuit 512, an interpolation unit 514, a D / A converter 516, and a reference signal generator 518 are provided.
[0077]
The video signal VA is input to the A / D converter 502. Here, as an example, it is assumed that the video signal VA is an NTSC analog video signal reproduced from a VTR or the like. The A / D converter 502 samples the video signal VA at the timing of the clock CLK having a frequency of 14.3 MHz output from the reference signal generator 518, performs A / D conversion, and the obtained digital video signal VI is stored in the memory 504. The data is output to the synchronization signal detector 506 and the time axis error detector 510. As shown in FIG. 2, the video signal VI has a negative horizontal synchronizing signal.
[0078]
The memory 504 has three line memories. Each line memory can store video signal data for, for example, 1000 sampling points. This number needs to be larger than 910 points which are standard sampling points for one line in the NTSC system. A different address is assigned to each line memory.
[0079]
The synchronization signal detector 506 obtains a horizontal synchronization detection signal HD and a vertical synchronization detection signal VD indicating the respective timings of the horizontal synchronization signal and the vertical synchronization signal from the video signal VI, and writes the write control circuit 508 and the time axis error detection. Output to the device 510.
[0080]
The write control circuit 508 increases the address for each pulse of the clock CLK in order from one head address in the line memory of the memory 504, and outputs to the line memory. The write control circuit 508 repeats incrementing the address in order from the start address of the next line memory in accordance with the timing of the horizontal synchronization detection signal HD, that is, when the horizontal synchronization signal is detected. The memory 504 stores the video signal VI in accordance with the address output from the write control circuit 508.
[0081]
The time axis error detector 510 is, for example, the time axis error detector of FIG. Since this has been described in the first embodiment, a detailed description thereof will be omitted. The time axis error detector 510 obtains time axis error information ER for the video signal VI and outputs it to the interpolation unit 514.
[0082]
The read control circuit 512 increases the address for each pulse of the clock CLK in order from the head address of one of the line memories in the memory 504, and outputs it to the line memory. When the read control circuit 512 outputs 910 addresses, the read control circuit 512 repeats increasing the addresses in order from the head address of the next line memory. The memory 504 reads the video signal VI in accordance with the address output from the read control circuit 512.
[0083]
The interpolating unit 514 reads the video signal VI from the memory 504, performs interpolation based on the time axis error information ER in the time axis direction, and converts the obtained interpolated video signal to the D / A converter 516. Output to. The D / A converter 516 converts the interpolated video signal into an analog signal according to the clock CLK and outputs it.
[0084]
The interpolation unit 514 will be described. The interpolation unit 514 has a shift register that shifts the video signal VI read from the memory 504 for each pulse of the clock CLK. The interpolation unit 514 divides the time axis error information ER into a part ER1 that is an integral multiple of the period of the clock CLK and a part ER2 that is less than the period of the clock CLK. The interpolating unit 514 selects, for example, four outputs having different delays by one cycle of the clock CLK according to the time axis error information ER1 from the outputs of the respective stages of the shift register. For example, the interpolation unit 514 generates four impulse response coefficients of the cosine roll-off / low-pass filter, multiplies each of the selected shift register outputs, and calculates and outputs the sum of the obtained products.
[0085]
As described above, according to the time axis error correction apparatus of FIG. 8, when time axis error information is obtained at the trailing edge of the pulse of the horizontal synchronization signal, the time axis error correction of the video signal can be performed without error. As a result, a video signal without jitter can be obtained.
[0086]
(Third embodiment)
FIG. 9 is a block diagram showing a configuration of a time axis error correction apparatus according to the third embodiment of the present invention. The time axis error correction device in FIG. 9 is the same as the time axis error correction device in FIG. 8, but instead of the interpolation unit 514, a fixed position interpolation unit (first interpolation unit) 522 and a variable position interpolation unit (second interpolation unit). 524 and a thinning circuit (thinning unit) 526, and a reference signal generator 532 and a frequency dividing circuit 534 instead of the reference signal generator 518. The other components are the same as those described with reference to FIG. 8, and therefore, the same reference numerals are given and description thereof is omitted.
[0087]
The reference signal generator 532 outputs a clock CLK2 having a frequency twice that of the clock CLK output from the reference signal generator 518 of FIG. 8 to the frequency divider 534, the fixed position interpolation unit 522, and the variable position interpolation unit 524. . The frequency dividing circuit 534 divides the clock CLK2 to generate and output the clock CLK.
[0088]
The fixed position interpolation unit 522 reads the video signal VI from the memory 504, and samples it using the clock CLK2. That is, the fixed position interpolation unit 522 oversamples the video signal VI at a frequency twice that of the clock CLK.
[0089]
The variable position interpolating unit 524 performs interpolation based on the time axis error information ER on the oversampled video signal output from the fixed position interpolating unit 522 in the time axis direction, and obtains the obtained interpolated video signal. This is output to the thinning circuit 526. The variable position interpolation unit 524 has substantially the same configuration as the interpolation unit 514 in FIG. 8, and operates according to the clock CLK2, not the clock CLK.
[0090]
Since the video signal is oversampled, the attenuation characteristic of the filter that passes the band (0 to 5 MHz) of the video signal can be made gentle. Since the number of taps of the filter may be reduced as compared with the case where oversampling is not performed, the number of taps may be set to 3, for example. That is, the variable position interpolation unit 524 selects three of the outputs of each stage of the shift register, generates three impulse response coefficients of the FIR filter corresponding to each of them, and performs the product-sum operation. For example, a flat filter characteristic can be obtained in the band of the video signal.
[0091]
The thinning circuit 526 thins data so that the sampling point of the interpolated video signal is halved. That is, the thinning circuit 526 makes the sampling frequency of the video signal interpolated by the variable position interpolation unit 524 the same as the sampling frequency of the video signal VI output from the A / D converter 502. Data is thinned out and output to the D / A converter 516. The D / A converter 516 converts the thinned video signal into an analog signal according to the clock CLK and outputs the analog signal.
[0092]
As described above, according to the time axis error correction apparatus of FIG. 9, when time axis error information is obtained at the trailing edge of the pulse of the horizontal synchronization signal, the time axis error correction of the video signal can be performed without error. In particular, since the video signal is oversampled, the number of filter taps used for interpolation may be small, and the circuit scale can be reduced.
[0093]
Although an example in which oversampling is performed at a frequency twice as high as the sampling frequency of the video signal VI output from the A / D converter 502 has been described, the fixed position interpolation unit n times the sampling frequency of the video signal VI. Oversampling may be performed at a frequency (n is an integer of 3 or more), and the data may be thinned so that the sampling point is 1 / n in the thinning circuit.
[0094]
In the second and third embodiments, the time axis error detector 510 may be the time axis error detector of FIG. 3, FIG. 4, FIG. 5, or FIG.
[0095]
In the above embodiments, the video signal has been described as being output from the VTR. However, if the video signal has a horizontal synchronization signal, the video signal may be another video signal such as a reproduction signal output from the laser disk device. Also good. That is, as long as the video signal has a horizontal synchronization signal, processing can be performed for any video signal including time-axis fluctuations.
[0096]
Moreover, although the frequency of the clock CLK has been described as being 14.3 MHz, other frequencies may be used.
[0097]
【The invention's effect】
As described above, according to the present invention, erroneous time-axis error information can be prevented from being output when a time-axis error is detected using the trailing edge of the pulse of the horizontal synchronization signal. For this reason, it can prevent correcting the time-axis error of a video signal based on incorrect time-axis error information, and a visually favorable image can be obtained.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a time axis error detector according to a first embodiment of the present invention.
FIG. 2 is a graph showing detection of a time axis error using a rising edge of a video signal.
FIG. 3 is a block diagram showing a configuration of a time axis error detector according to a first modification of the first embodiment of the present invention.
FIG. 4 is a block diagram showing a configuration of a time axis error detector according to a second modification of the first embodiment of the present invention.
FIG. 5 is a block diagram showing a configuration of a time axis error detector according to a third modification of the first embodiment of the present invention.
6 is a block diagram illustrating an example of a configuration of a time axis error calculator of FIG. 5;
FIG. 7 is a block diagram showing a configuration of a time axis error detector according to a fourth modification of the first embodiment of the present invention.
FIG. 8 is a block diagram showing a configuration of a time axis error correction apparatus according to a second embodiment of the present invention.
FIG. 9 is a block diagram showing a configuration of a time axis error correction apparatus according to a third embodiment of the present invention.
FIG. 10 is a block diagram showing a configuration of a conventional time axis error detector.
FIG. 11 is a graph showing detection of a time axis error using a falling edge of a video signal.
FIG. 12 is a graph showing a video signal near the last line of the second field.
[Explanation of symbols]
12 Time axis error calculator
14 Holding part
16, 24, 46, 246 Delay part
18 Velocity error detector
22 First counter
26 Divider
28 Adder
30 integration part
32 Adder
34 Holding part
40, 140, 240 Control signal generator
42,242 second counter
44, 144, 244 Decoding unit
52 logic gate
160 Time axis error calculator
506 Sync signal detector
508 Write control circuit (write control unit)
510 Time axis error detector
512 Read control circuit
514 Interpolator
522 Fixed position interpolation unit (first interpolation unit)
524 Variable position interpolation unit (second interpolation unit)
526 Thinning circuit (thinning part)
ER time axis error information

Claims (16)

水平同期信号を有するディジタル化された映像信号が前記水平同期信号のパルスの後縁において所定の値に達すべきタイミングと、前記映像信号の標本化タイミングとの時間差を求めて出力する時間軸誤差演算部と、
前記時間差を、前記時間軸誤差演算部がその次の時間差を出力するまで保持して出力する保持部と、
前記映像信号の各標本化タイミングを示すクロックのパルス数をカウントし、得られたカウント値を出力する第１のカウンタと、
前記時間軸誤差演算部が出力する時間差、前記保持部が出力する時間差、及び前記第１のカウンタが出力するカウント値に基づいて、基準となる水平同期信号の間隔に対する、前記映像信号が有する水平同期信号の間隔の誤差を求め、ベロシティーエラーとして出力するベロシティーエラー検出部と、
前記ベロシティーエラーに応じた値を前記クロックのパルス毎に積分して出力する積分部と、
前記水平同期信号に基づいて、所定の走査線の期間であるか否かを示す制御信号を生成して出力する制御信号生成部と、
前記積分部の出力を、前記制御信号が前記所定の走査線の期間であることを示す場合には出力し、そうでない場合には出力しない論理ゲート部と、
前記保持部の出力と前記論理ゲート部の出力とを加算して出力する加算器とを備える
時間軸誤差検出器。Time axis error calculation for obtaining and outputting a time difference between a timing at which a digitized video signal having a horizontal synchronizing signal reaches a predetermined value at a trailing edge of the pulse of the horizontal synchronizing signal and a sampling timing of the video signal And
A holding unit that holds and outputs the time difference until the time axis error calculation unit outputs the next time difference; and
A first counter that counts the number of clock pulses indicating each sampling timing of the video signal and outputs the obtained count value;
Based on the time difference output from the time axis error calculation unit, the time difference output from the holding unit, and the count value output from the first counter, the horizontal level of the video signal with respect to a reference horizontal sync signal interval A velocity error detector that calculates an error in the interval of the synchronization signal and outputs it as a velocity error;
An integration unit that integrates and outputs a value corresponding to the velocity error for each pulse of the clock;
A control signal generation unit that generates and outputs a control signal indicating whether or not it is a period of a predetermined scanning line based on the horizontal synchronization signal;
An output of the integration unit is output when the control signal indicates the period of the predetermined scanning line; otherwise, a logic gate unit that is not output;
A time axis error detector comprising: an adder that adds and outputs the output of the holding unit and the output of the logic gate unit. 請求項１に記載の時間軸誤差検出器において、
前記制御信号生成部は、
前記映像信号の垂直同期信号に応じたタイミングでリセットされ、前記水平同期信号のパルス数をカウントし、得られたカウント値を出力する第２のカウンタと、
前記第２のカウンタが出力するカウント値が所定の値である場合には前記所定の走査線の期間であることを、そうでない場合には前記所定の走査線の期間ではないことを示す前記制御信号を出力するデコード部とを備える
ことを特徴とする時間軸誤差検出器。The time axis error detector according to claim 1,
The control signal generator is
A second counter that is reset at a timing corresponding to the vertical synchronization signal of the video signal, counts the number of pulses of the horizontal synchronization signal, and outputs the obtained count value;
The control indicating that the period of the predetermined scanning line is in a case where the count value output from the second counter is a predetermined value, and that the period is not in the period of the predetermined scanning line otherwise. A time axis error detector, comprising: a decoding unit that outputs a signal. 請求項２に記載の時間軸誤差検出器において、
前記デコード部は、
入力された選択信号に応じて、前記所定の走査線の期間であることを示す前記制御信号を出力するものである
ことを特徴とする時間軸誤差検出器。The time axis error detector according to claim 2,
The decoding unit
A time-axis error detector that outputs the control signal indicating the period of the predetermined scanning line in accordance with an input selection signal. 請求項１に記載の時間軸誤差検出器において、
前記制御信号生成部は、
前記水平同期信号のパルス期間中における前記クロックのパルス数をカウントし、得られたカウント値を出力する第２のカウンタと、
前記第２のカウンタが出力するカウント値が所定の値よりも小さい場合には前記所定の走査線の期間であることを、そうでない場合には前記所定の走査線の期間ではないことを示す前記制御信号を出力するデコード部とを備える
ことを特徴とする時間軸誤差検出器。The time axis error detector according to claim 1,
The control signal generator is
A second counter for counting the number of pulses of the clock during a pulse period of the horizontal synchronization signal and outputting the obtained count value;
If the count value output from the second counter is smaller than a predetermined value, it indicates the period of the predetermined scanning line; otherwise, it indicates that it is not the period of the predetermined scanning line A time axis error detector, comprising: a decoding unit that outputs a control signal. 水平同期信号を有するディジタル化された映像信号が所定の値に達すべきタイミングと、前記映像信号の標本化タイミングとの時間差を、制御信号に応じて前記水平同期信号の前縁又は後縁において求めて出力する時間軸誤差演算器と、
前記水平同期信号に基づいて、所定の走査線の期間であるか否かを示す前記制御信号を生成して出力する制御信号生成部と、
前記時間差を、前記時間軸誤差演算器がその次の時間差を出力するまで保持して出力する保持部と、
前記映像信号の各標本化タイミングを示すクロックのパルス数をカウントし、得られたカウント値を出力する第１のカウンタと、
前記時間軸誤差演算器が出力する時間差、前記保持部が出力する時間差、及び前記第１のカウンタが出力するカウント値に基づいて、基準となる水平同期信号の間隔に対する、前記映像信号が有する水平同期信号の間隔の誤差を求め、ベロシティーエラーとして出力するベロシティーエラー検出部と、
前記ベロシティーエラーに応じた値を前記クロックのパルス毎に積分して出力する積分部と、
前記保持部の出力と前記積分部の出力とを加算して出力する加算器とを備える時間軸誤差検出器。A time difference between a timing at which a digitized video signal having a horizontal synchronizing signal should reach a predetermined value and a sampling timing of the video signal is determined at a leading edge or a trailing edge of the horizontal synchronizing signal according to a control signal. Output time axis error calculator,
A control signal generation unit that generates and outputs the control signal indicating whether or not it is a period of a predetermined scanning line based on the horizontal synchronization signal;
A holding unit that holds and outputs the time difference until the time axis error calculator outputs the next time difference; and
A first counter that counts the number of clock pulses indicating each sampling timing of the video signal and outputs the obtained count value;
Based on the time difference output by the time axis error calculator, the time difference output by the holding unit, and the count value output by the first counter, the horizontal level of the video signal with respect to the interval of the reference horizontal synchronization signal A velocity error detector that calculates an error in the interval of the synchronization signal and outputs it as a velocity error;
An integration unit that integrates and outputs a value corresponding to the velocity error for each pulse of the clock;
A time axis error detector comprising: an adder that adds and outputs the output of the holding unit and the output of the integration unit. 請求項５に記載の時間軸誤差検出器において、
前記制御信号生成部は、
前記映像信号の垂直同期信号に応じたタイミングでリセットされ、前記水平同期信号のパルス数をカウントし、得られたカウント値を出力する第２のカウンタと、
前記第２のカウンタが出力するカウント値が所定の値である場合には前記所定の走査線の期間であることを、そうでない場合には前記所定の走査線の期間ではないことを示す前記制御信号を出力するデコード部とを備える
ことを特徴とする時間軸誤差検出器。The time axis error detector according to claim 5,
The control signal generator is
A second counter that is reset at a timing corresponding to the vertical synchronization signal of the video signal, counts the number of pulses of the horizontal synchronization signal, and outputs the obtained count value;
The control indicating that the period of the predetermined scanning line is in a case where the count value output from the second counter is a predetermined value, and that the period is not in the period of the predetermined scanning line otherwise. A time axis error detector, comprising: a decoding unit that outputs a signal. 請求項６に記載の時間軸誤差検出器において、
前記デコード部は、
入力された選択信号に応じて、前記所定の走査線の期間であることを示す前記制御信号を出力するものである
ことを特徴とする時間軸誤差検出器。The time axis error detector according to claim 6,
The decoding unit
A time-axis error detector that outputs the control signal indicating the period of the predetermined scanning line in accordance with an input selection signal. 水平同期信号を有するディジタル化された映像信号の時間軸誤差情報を求めて出力する時間軸誤差検出器と、
前記映像信号を蓄える複数のラインメモリを有するメモリ部と、
前記映像信号中の同期信号が検出される毎に、前記メモリ部の各ラインメモリの所定アドレスより書き込みが始まるように、前記書き込みを制御する書込制御部と、
前記メモリ部から前記映像信号を読み出し、これに対して前記時間軸誤差情報に基づいた補間を行って出力する補間部とを備え、
前記時間軸誤差検出器は、
前記映像信号が前記水平同期信号のパルスの後縁において所定の値に達すべきタイミングと、前記映像信号の標本化タイミングとの時間差を求めて出力する時間軸誤差演算部と、
前記時間差を、前記時間軸誤差演算部がその次の時間差を出力するまで保持して出力する保持部と、
前記映像信号の各標本化タイミングを示すクロックのパルス数をカウントし、得られたカウント値を出力する第１のカウンタと、
前記時間軸誤差演算部が出力する時間差、前記保持部が出力する時間差、及び前記第１のカウンタが出力するカウント値に基づいて、基準となる水平同期信号の間隔に対する、前記映像信号が有する水平同期信号の間隔の誤差を求め、ベロシティーエラーとして出力するベロシティーエラー検出部と、
前記ベロシティーエラーに応じた値を前記クロックのパルス毎に積分して出力する積分部と、
前記水平同期信号に基づいて、所定の走査線の期間であるか否かを示す制御信号を生成して出力する制御信号生成部と、
前記積分部の出力を、前記制御信号が前記所定の走査線の期間であることを示す場合には出力し、そうでない場合には出力しない論理ゲート部と、
前記保持部の出力と前記論理ゲート部の出力とを加算して、得られた和を前記時間軸誤差情報として出力する加算器とを備えるものである
時間軸誤差補正装置。A time axis error detector for obtaining and outputting time axis error information of a digitized video signal having a horizontal synchronizing signal;
A memory unit having a plurality of line memories for storing the video signal;
A writing control unit for controlling the writing so that the writing starts from a predetermined address of each line memory of the memory unit each time a synchronization signal in the video signal is detected;
An interpolation unit that reads out the video signal from the memory unit, and performs an interpolation based on the time axis error information for the video signal;
The time axis error detector is
A time axis error calculator that calculates and outputs a time difference between the timing at which the video signal should reach a predetermined value at the trailing edge of the pulse of the horizontal synchronization signal and the sampling timing of the video signal;
A holding unit that holds and outputs the time difference until the time axis error calculation unit outputs the next time difference; and
A first counter that counts the number of clock pulses indicating each sampling timing of the video signal and outputs the obtained count value;
Based on the time difference output from the time axis error calculation unit, the time difference output from the holding unit, and the count value output from the first counter, the horizontal level of the video signal with respect to a reference horizontal sync signal interval A velocity error detector that calculates an error in the interval of the synchronization signal and outputs it as a velocity error;
An integration unit that integrates and outputs a value corresponding to the velocity error for each pulse of the clock;
A control signal generation unit that generates and outputs a control signal indicating whether or not it is a period of a predetermined scanning line based on the horizontal synchronization signal;
An output of the integration unit is output when the control signal indicates the period of the predetermined scanning line; otherwise, a logic gate unit that is not output;
A time axis error correction apparatus comprising: an adder that adds the output of the holding unit and the output of the logic gate unit and outputs the obtained sum as the time axis error information. 水平同期信号を有するディジタル化された映像信号の時間軸誤差情報を求めて出力する時間軸誤差検出器と、
前記映像信号を蓄える複数のラインメモリを有するメモリ部と、
前記映像信号中の同期信号が検出される毎に、前記メモリ部の各ラインメモリの所定アドレスより書き込みが始まるように、前記書き込みを制御する書き込み制御部と、
前記メモリ部から前記映像信号を読み出し、これに前記映像信号の標本化周波数の整数倍の周波数でオーバーサンプリングを行って出力する第１の補間部と、
前記第１の補間部においてオーバーサンプリングされた映像信号に対して前記時間軸誤差情報に基づいた補間を行って出力する第２の補間部と、
前記第２の補間部において補間された映像信号に対して、その標本化周波数が前記映像信号の標本化周波数と同じになるようにデータを間引いて出力する間引き部とを備え、
前記時間軸誤差検出器は、
前記映像信号が前記水平同期信号のパルスの後縁において所定の値に達すべきタイミングと、前記映像信号の標本化タイミングとの時間差を求めて出力する時間軸誤差演算部と、
前記時間差を、前記時間軸誤差演算部がその次の時間差を出力するまで保持して出力する保持部と、
前記映像信号の各標本化タイミングを示すクロックのパルス数をカウントし、得られたカウント値を出力する第１のカウンタと、
前記時間軸誤差演算部が出力する時間差、前記保持部が出力する時間差、及び前記第１のカウンタが出力するカウント値に基づいて、基準となる水平同期信号の間隔に対する、前記映像信号が有する水平同期信号の間隔の誤差を求め、ベロシティーエラーとして出力するベロシティーエラー検出部と、
前記ベロシティーエラーに応じた値を前記クロックのパルス毎に積分して出力する積分部と、
前記水平同期信号に基づいて、所定の走査線の期間であるか否かを示す制御信号を生成して出力する制御信号生成部と、
前記積分部の出力を、前記制御信号が前記所定の走査線の期間であることを示す場合には出力し、そうでない場合には出力しない論理ゲート部と、
前記保持部の出力と前記論理ゲート部の出力とを加算して、得られた和を前記時間軸誤差情報として出力する加算器とを備えるものである
時間軸誤差補正装置。A time axis error detector for obtaining and outputting time axis error information of a digitized video signal having a horizontal synchronizing signal;
A memory unit having a plurality of line memories for storing the video signal;
A writing control unit that controls the writing so that writing starts from a predetermined address of each line memory of the memory unit each time a synchronization signal in the video signal is detected;
A first interpolation unit that reads out the video signal from the memory unit, performs oversampling at a frequency that is an integral multiple of the sampling frequency of the video signal, and outputs the first interpolation unit;
A second interpolation unit for performing an interpolation based on the time axis error information for the video signal oversampled in the first interpolation unit;
A video signal interpolated in the second interpolation unit, a thinning unit that thins and outputs data so that the sampling frequency is the same as the sampling frequency of the video signal;
The time axis error detector is
A time axis error calculator that calculates and outputs a time difference between the timing at which the video signal should reach a predetermined value at the trailing edge of the pulse of the horizontal synchronization signal and the sampling timing of the video signal;
A holding unit that holds and outputs the time difference until the time axis error calculation unit outputs the next time difference; and
A first counter that counts the number of clock pulses indicating each sampling timing of the video signal and outputs the obtained count value;
Based on the time difference output from the time axis error calculation unit, the time difference output from the holding unit, and the count value output from the first counter, the horizontal level of the video signal with respect to a reference horizontal sync signal interval A velocity error detector that calculates an error in the interval of the synchronization signal and outputs it as a velocity error;
An integration unit that integrates and outputs a value corresponding to the velocity error for each pulse of the clock;
A control signal generation unit that generates and outputs a control signal indicating whether or not it is a period of a predetermined scanning line based on the horizontal synchronization signal;
An output of the integration unit is output when the control signal indicates the period of the predetermined scanning line; otherwise, a logic gate unit that is not output;
A time axis error correction apparatus comprising: an adder that adds the output of the holding unit and the output of the logic gate unit and outputs the obtained sum as the time axis error information. 請求項８又は９のいずれか１項に記載の時間軸誤差補正装置において、
前記制御信号生成部は、
前記映像信号の垂直同期信号に応じたタイミングでリセットされ、前記水平同期信号のパルス数をカウントし、得られたカウント値を出力する第２のカウンタと、
前記第２のカウンタが出力するカウント値が所定の値である場合には前記所定の走査線の期間であることを、そうでない場合には前記所定の走査線の期間ではないことを示す前記制御信号を出力するデコード部とを備える
ことを特徴とする時間軸誤差補正装置。The time axis error correction device according to any one of claims 8 and 9,
The control signal generator is
A second counter that is reset at a timing corresponding to the vertical synchronization signal of the video signal, counts the number of pulses of the horizontal synchronization signal, and outputs the obtained count value;
The control indicating that the period of the predetermined scanning line is in a case where the count value output from the second counter is a predetermined value, and that the period is not in the period of the predetermined scanning line otherwise. A time axis error correction apparatus comprising: a decoding unit that outputs a signal. 請求項１０に記載の時間軸誤差補正装置において、
前記デコード部は、
入力された選択信号に応じて、前記所定の走査線の期間であることを示す前記制御信号を出力するものである
ことを特徴とする時間軸誤差補正装置。The time axis error correction apparatus according to claim 10,
The decoding unit
A time axis error correction apparatus for outputting the control signal indicating the period of the predetermined scanning line in accordance with an input selection signal. 請求項８又は９のいずれか１項に記載の時間軸誤差補正装置において、
前記制御信号生成部は、
前記水平同期信号のパルス期間中における前記クロックのパルス数をカウントし、得られたカウント値を出力する第２のカウンタと、
前記第２のカウンタが出力するカウント値が所定の値よりも小さい場合には前記所定の走査線の期間であることを、そうでない場合には前記所定の走査線の期間ではないことを示す前記制御信号を出力するデコード部とを備える
ことを特徴とする時間軸誤差補正装置。The time axis error correction device according to any one of claims 8 and 9,
The control signal generator is
A second counter for counting the number of pulses of the clock during a pulse period of the horizontal synchronization signal and outputting the obtained count value;
If the count value output from the second counter is smaller than a predetermined value, it indicates the period of the predetermined scanning line; otherwise, it indicates that it is not the period of the predetermined scanning line A time axis error correction apparatus comprising: a decoding unit that outputs a control signal. 水平同期信号を有するディジタル化された映像信号の時間軸誤差情報を求めて出力する時間軸誤差検出器と、
前記映像信号を蓄える複数のラインメモリを有するメモリ部と、
前記映像信号中の同期信号が検出される毎に、前記メモリ部の各ラインメモリの所定アドレスより書き込みが始まるように、前記書き込みを制御する書込制御部と、
前記メモリ部から前記映像信号を読み出し、これに対して前記時間軸誤差情報に基づいた補間を行って出力する補間部とを備え、
前記時間軸誤差検出器は、
前記映像信号が所定の値に達すべきタイミングと、前記映像信号の標本化タイミングとの時間差を、制御信号に応じて前記水平同期信号の前縁又は後縁において求めて出力する時間軸誤差演算器と、
前記水平同期信号に基づいて、所定の走査線の期間であるか否かを示す前記制御信号を生成して出力する制御信号生成部と、
前記時間差を、前記時間軸誤差演算器がその次の時間差を出力するまで保持して出力する保持部と、
前記映像信号の各標本化タイミングを示すクロックのパルス数をカウントし、得られたカウント値を出力する第１のカウンタと、
前記時間軸誤差演算器が出力する時間差、前記保持部が出力する時間差、及び前記第１のカウンタが出力するカウント値に基づいて、基準となる水平同期信号の間隔に対する、前記映像信号が有する水平同期信号の間隔の誤差を求め、ベロシティーエラーとして出力するベロシティーエラー検出部と、
前記ベロシティーエラーに応じた値を前記クロックのパルス毎に積分して出力する積分部と、
前記保持部の出力と前記積分部の出力とを加算して、得られた和を前記時間軸誤差情報として出力する加算器とを備えるものである
時間軸誤差補正装置。A time axis error detector for obtaining and outputting time axis error information of a digitized video signal having a horizontal synchronizing signal;
A memory unit having a plurality of line memories for storing the video signal;
A writing control unit for controlling the writing so that the writing starts from a predetermined address of each line memory of the memory unit each time a synchronization signal in the video signal is detected;
An interpolation unit that reads out the video signal from the memory unit, and performs an interpolation based on the time axis error information for the video signal;
The time axis error detector is
A time axis error calculator for obtaining and outputting a time difference between the timing at which the video signal should reach a predetermined value and the sampling timing of the video signal at the leading edge or the trailing edge of the horizontal synchronizing signal according to the control signal When,
A control signal generation unit that generates and outputs the control signal indicating whether or not it is a period of a predetermined scanning line based on the horizontal synchronization signal;
A holding unit that holds and outputs the time difference until the time axis error calculator outputs the next time difference; and
A first counter that counts the number of clock pulses indicating each sampling timing of the video signal and outputs the obtained count value;
Based on the time difference output by the time axis error calculator, the time difference output by the holding unit, and the count value output by the first counter, the horizontal level of the video signal with respect to the interval of the reference horizontal synchronization signal A velocity error detector that calculates an error in the interval of the synchronization signal and outputs it as a velocity error;
An integration unit that integrates and outputs a value corresponding to the velocity error for each pulse of the clock;
A time axis error correction apparatus comprising: an adder that adds the output of the holding unit and the output of the integration unit and outputs the obtained sum as the time axis error information. 水平同期信号を有するディジタル化された映像信号の時間軸誤差情報を求めて出力する時間軸誤差検出器と、
前記映像信号を蓄える複数のラインメモリを有するメモリ部と、
前記映像信号中の同期信号が検出される毎に、前記メモリ部の各ラインメモリの所定アドレスより書き込みが始まるように、前記書き込みを制御する書き込み制御部と、
前記メモリ部から前記映像信号を読み出し、これに前記映像信号の標本化周波数の整数倍の周波数でオーバーサンプリングを行って出力する第１の補間部と、
前記第１の補間部においてオーバーサンプリングされた映像信号に対して前記時間軸誤差情報に基づいた補間を行って出力する第２の補間部と、
前記第２の補間部において補間された映像信号に対して、その標本化周波数が前記映像信号の標本化周波数と同じになるようにデータを間引いて出力する間引き部とを備え、
前記時間軸誤差検出器は、
前記映像信号が所定の値に達すべきタイミングと、前記映像信号の標本化タイミングとの時間差を、制御信号に応じて前記水平同期信号の前縁又は後縁において求めて出力する時間軸誤差演算器と、
前記水平同期信号に基づいて、所定の走査線の期間であるか否かを示す前記制御信号を生成して出力する制御信号生成部と、
前記時間差を、前記時間軸誤差演算器がその次の時間差を出力するまで保持して出力する保持部と、
前記映像信号の各標本化タイミングを示すクロックのパルス数をカウントし、得られたカウント値を出力する第１のカウンタと、
前記時間軸誤差演算器が出力する時間差、前記保持部が出力する時間差、及び前記第１のカウンタが出力するカウント値に基づいて、基準となる水平同期信号の間隔に対する、前記映像信号が有する水平同期信号の間隔の誤差を求め、ベロシティーエラーとして出力するベロシティーエラー検出部と、
前記ベロシティーエラーに応じた値を前記クロックのパルス毎に積分して出力する積分部と、
前記保持部の出力と前記積分部の出力とを加算して、得られた和を前記時間軸誤差情報として出力する加算器とを備えるものである
時間軸誤差補正装置。A time axis error detector for obtaining and outputting time axis error information of a digitized video signal having a horizontal synchronizing signal;
A memory unit having a plurality of line memories for storing the video signal;
A writing control unit that controls the writing so that writing starts from a predetermined address of each line memory of the memory unit each time a synchronization signal in the video signal is detected;
A first interpolation unit that reads out the video signal from the memory unit, performs oversampling at a frequency that is an integral multiple of the sampling frequency of the video signal, and outputs the first interpolation unit;
A second interpolation unit for performing an interpolation based on the time axis error information for the video signal oversampled in the first interpolation unit;
A video signal interpolated in the second interpolation unit, a thinning unit that thins and outputs data so that the sampling frequency is the same as the sampling frequency of the video signal;
The time axis error detector is
A time axis error calculator for obtaining and outputting a time difference between the timing at which the video signal should reach a predetermined value and the sampling timing of the video signal at the leading edge or the trailing edge of the horizontal synchronizing signal according to the control signal When,
A control signal generation unit that generates and outputs the control signal indicating whether or not it is a period of a predetermined scanning line based on the horizontal synchronization signal;
A holding unit that holds and outputs the time difference until the time axis error calculator outputs the next time difference; and
A first counter that counts the number of clock pulses indicating each sampling timing of the video signal and outputs the obtained count value;
Based on the time difference output by the time axis error calculator, the time difference output by the holding unit, and the count value output by the first counter, the horizontal level of the video signal with respect to the interval of the reference horizontal synchronization signal A velocity error detector that calculates an error in the interval of the synchronization signal and outputs it as a velocity error;
An integration unit that integrates and outputs a value corresponding to the velocity error for each pulse of the clock;
A time axis error correction apparatus comprising: an adder that adds the output of the holding unit and the output of the integration unit and outputs the obtained sum as the time axis error information. 請求項１３又は１４のいずれか１項に記載の時間軸誤差補正装置において、
前記制御信号生成部は、
前記映像信号の垂直同期信号に応じたタイミングでリセットされ、前記水平同期信号のパルス数をカウントし、得られたカウント値を出力する第２のカウンタと、
前記第２のカウンタが出力するカウント値が所定の値である場合には前記所定の走査線の期間であることを、そうでない場合には前記所定の走査線の期間ではないことを示す前記制御信号を出力するデコード部とを備える
ことを特徴とする時間軸誤差補正装置。The time axis error correction apparatus according to any one of claims 13 and 14,
The control signal generator is
A second counter that is reset at a timing corresponding to the vertical synchronization signal of the video signal, counts the number of pulses of the horizontal synchronization signal, and outputs the obtained count value;
The control indicating that the period of the predetermined scanning line is in a case where the count value output from the second counter is a predetermined value, and that the period is not in the period of the predetermined scanning line otherwise. A time axis error correction apparatus comprising: a decoding unit that outputs a signal. 請求項１５に記載の時間軸誤差補正装置において、
前記デコード部は、
入力された選択信号に応じて、前記所定の走査線の期間であることを示す前記制御信号を出力するものである
ことを特徴とする時間軸誤差補正装置。The time axis error correction device according to claim 15,
The decoding unit
A time axis error correction apparatus for outputting the control signal indicating the period of the predetermined scanning line in accordance with an input selection signal.
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