JP2506948B2 - Time axis correction device - Google Patents
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、ビデオテープレコーダ(VTR)などの信号
再生装置における、再生信号の時間軸変動を補正する時
間軸補正装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a time axis correction device for correcting time axis fluctuation of a reproduction signal in a signal reproduction device such as a video tape recorder (VTR).
従来の技術 近年、放送用VTRなどの信号再生装置において、再生
信号の時間軸変動を補正するため、ディジタル式の時間
軸補正装置が広く用いられている。2. Description of the Related Art In recent years, in a signal reproducing apparatus such as a VTR for broadcasting, a digital type time axis correcting apparatus is widely used to correct a time axis fluctuation of a reproduced signal.
以下に図面を参照しながら、上述した従来の時間軸補
正装置の一例について説明する。An example of the conventional time axis correction device described above will be described below with reference to the drawings.
第6図は従来の時間軸補正装置の概略的な構成図であ
る。入力端子1から時間軸変動を含む信号が入力され
る。書込みクロック発生回路2では入力信号の時間軸変
動に追従したクロックを発生し、AD変換器3、メモリ制
御回路5などに供給する。AD変換器3では、入力端子1
からの入力信号を書込みクロック発生回路2で発生され
た入力信号の時間軸変動に追従したクロックで標本化
し、ディジタル信号に変換してメモリ4に一端記憶す
る。一方、読み出しクロック発生回路7では時間軸変動
のない固定クロックを発生し、この固定クロックに同期
してメモリ4に記憶した信号を読み出し、DA変換器6に
て再びアナログ信号に変換し、出力端子8より出力す
る。なおメモリ制御回路5は、書込みクロックと読出し
クロックの2つの非同期のクロック信号で、見掛け上書
込みと読出しが独立し、かつ並行して行われるようメモ
リを制御する。FIG. 6 is a schematic configuration diagram of a conventional time axis correction device. A signal including time axis fluctuation is input from the input terminal 1. The write clock generation circuit 2 generates a clock that follows the fluctuation of the input signal on the time axis and supplies it to the AD converter 3, the memory control circuit 5, and the like. In AD converter 3, input terminal 1
The input signal from is sampled by a clock that follows the time-axis fluctuation of the input signal generated by the write clock generation circuit 2, converted into a digital signal, and temporarily stored in the memory 4. On the other hand, the read clock generation circuit 7 generates a fixed clock that does not fluctuate on the time axis, reads the signal stored in the memory 4 in synchronization with this fixed clock, converts it into an analog signal again with the DA converter 6, and outputs it. Output from 8. The memory control circuit 5 uses two asynchronous clock signals, a write clock and a read clock, to control the memory such that writing and reading are apparently independent and in parallel.
つぎに、第7図を用いて時間軸変動が補正される原理
を時間軸上で説明する。第7図(a)は時間軸変動のな
い原信号であり、この信号が記録・再生された信号は同
図(b)のように時間軸変動を有し、これが第6図の入
力端子1に入力される。AD変換器3では時間軸変動に追
従したクロックで第7図(b)の160〜172の点(●で示
す)を標本化し、メモリに一端記憶したのち、これを時
間軸変動のない固定クロックで読み出すことにより、第
7図(c)のように、時間軸変動の補正された信号を得
ることができる。(例えば、日本放送協会編 「VTR技
術」,(昭57.10.20),日本放送出版協会,P.118) 発明が解決しようとする課題 しかしながら上記のような構成では、入力信号の時間
軸変動に追従したクロックを発生するためのアナログ手
段が必要である。このため、アナログ回路素子のばらつ
きや温度変化などにより、時間軸補正の精度が影響を受
けてしまう。また、装置全体を半導体化する際の障害と
なる。さらに、書込みクロックと読出しクロックの2つ
の非同期のクロック信号で制御されるため、他のディジ
タル処理回路との結合において障害となる。そのうえ、
2つの非同期のクロック信号で見掛け上書込みと読出し
が独立し、かつ並行して行われるようメモリを制御する
必要があり、メモリ構成、メモリ制御が複雑になり、回
路が大規模になるなどの問題点を有していた。Next, the principle of correcting the time base fluctuation will be described on the time base with reference to FIG. FIG. 7 (a) is an original signal with no time-axis fluctuation, and the signal recorded / reproduced from this signal has time-axis fluctuation as shown in FIG. 7 (b), which is the input terminal 1 of FIG. Entered in. The AD converter 3 samples points 160 to 172 (indicated by ●) in FIG. 7 (b) with a clock that follows the time-axis fluctuation and once stores it in the memory. Then, this is fixed clock without time-axis fluctuation. By reading out in step (c), it is possible to obtain a signal whose time axis fluctuation has been corrected, as shown in FIG. 7 (c). (For example, “VTR Technology” edited by the Japan Broadcasting Corporation, (Showa 57.10.20), Japan Broadcast Publishing Association, P. 118) Problems to be Solved by the Invention However, in the above configuration, the time-axis fluctuation of the input signal is An analog means is needed to generate the tracked clock. Therefore, the accuracy of the time axis correction is affected by variations in the analog circuit elements and temperature changes. Moreover, it becomes an obstacle when the whole device is made into a semiconductor. Further, since it is controlled by the two asynchronous clock signals of the write clock and the read clock, it interferes with the coupling with other digital processing circuits. Besides,
It is necessary to control the memory so that writing and reading are apparently independent and performed in parallel with two asynchronous clock signals, which complicates the memory configuration and memory control, and causes a large-scale circuit. Had a point.
本発明は上記問題点に着目し、回路素子のばらつきや
温度変化などによる影響を受けることなく、安定して高
精度の時間軸補正が行える時間軸補正装置を提供するこ
とを目的とする。またさらに、装置全体を半導体化する
ことができるとともに、時間軸変動を持たない1系統の
クロックのみで動作する時間軸補正装置を提供すること
をも目的とする。The present invention focuses on the above problems, and an object thereof is to provide a time axis correction device capable of performing stable and highly accurate time axis correction without being affected by variations in circuit elements or temperature changes. Another object of the present invention is to provide a time axis correction apparatus which can be made into a semiconductor as a whole and which operates only with one system of clocks without time axis fluctuation.
課題を解決するための手段 上記目的を達成するために、本発明の時間軸補正装置
は、入力信号を一定の時間間隔で標本化しディジタル信
号に変換するAD変換器と、前記AD変換器によって得たデ
ィジタル信号から時間誤差を検出して時間軸誤差情報を
出力する時間軸誤差検出手段と、前記AD変換器によって
得たディジタル信号から前記時間軸誤差情報にもとづい
て信号振幅を補間して得る補間手段と、前記補間手段の
出力信号をアナログ信号に変換するDA変換器とを備え、
前記補間手段は、この補間手段の入力信号を遅延して連
続する複数の標本点における標本値を得る遅延手段と、
前記複数の標本点の標本値から前記時間軸誤差情報にも
とづいて補間すべき時刻の前後の所定数の標本値を選択
して出力する選択手段と、前記選択された所定の数の標
本値に前記時間軸誤差情報にもとづいた複数の係数を得
る係数発生手段と、前記複数の係数をそれぞれ乗ずる複
数の乗算手段と、前記複数の乗算手段の出力を加算して
この補間手段の補間出力を得る加算手段とを備えたもの
である。Means for Solving the Problems In order to achieve the above object, a time axis correction device of the present invention is an AD converter that samples an input signal at a constant time interval and converts it into a digital signal, and the AD converter Time axis error detecting means for detecting a time error from the digital signal and outputting the time axis error information, and interpolation obtained by interpolating the signal amplitude based on the time axis error information from the digital signal obtained by the AD converter. Means, and a DA converter for converting the output signal of the interpolation means into an analog signal,
The interpolation means delays the input signal of the interpolation means to obtain sample values at a plurality of consecutive sample points,
Selection means for selecting and outputting a predetermined number of sample values before and after the time to be interpolated based on the time axis error information from sample values of the plurality of sample points, and to the selected predetermined number of sample values Coefficient generation means for obtaining a plurality of coefficients based on the time axis error information, a plurality of multiplication means for multiplying the plurality of coefficients respectively, and outputs of the plurality of multiplication means are added to obtain an interpolation output of the interpolation means. And adding means.
作用 本発明は上記した構成によって、時間軸変動を持たな
いクロックで標本化した信号から、時間軸変動を補正し
た信号を補間して得る構成となっているため、入力信号
の時間軸変動に追従したクロックは必要とせず、装置全
体が時間軸変動を持たない一系統のクロックのみで動作
する。またこのため、入力信号の時間軸変動に追従した
クロックを発生するためのアナログ手段は必要ない。Action The present invention has the above-mentioned configuration and is configured to interpolate a signal corrected for time-axis fluctuations from a signal sampled with a clock having no time-axis fluctuations. No clock is required, and the entire device operates with only one system of clock that does not fluctuate on the time axis. Therefore, there is no need for analog means for generating a clock that follows the fluctuation of the input signal on the time axis.
実施例 以下に本発明の時間軸補正装置の一実施例について説
明する。Embodiment An embodiment of the time axis correction device of the present invention will be described below.
第1図は本発明の時間軸補正装置の一実施例を示す構
成図である。第1図において、入力端子1から時間軸変
動を含む再生信号が入力される。クロック発生回路107
では時間軸変動を持たない一定周期のクロックが発生さ
れ、AD変換器103、DA変換器106、時間軸誤差検出回路10
2などに供給される。AD変換器103では、入力端子1から
の入力信号をクロック発生回路107で発生された一定周
期のクロックで標本化し、ディジタル信号に変換する。
このディジタル信号は、時間軸誤差検出回路102および
補間回路104に導かれる。時間軸誤差検出回路102では、
入力されたディジタル信号の同期信号やバースト信号な
どから時間軸誤差が検出され、時間軸誤差情報を補間回
路104に入力する。一方、補間回路104では、時間軸誤差
検出回路102から得た時間軸誤差情報をもとに、AD変換
器103でディジタル化された信号から時間軸誤差の補正
された信号を補間して得る。時間軸誤差を補正された信
号は、DA変換器106に供給されてアナログ信号に変換さ
れ、出力端子8から出力される。FIG. 1 is a block diagram showing an embodiment of a time axis correction device of the present invention. In FIG. 1, a reproduction signal including a time base fluctuation is input from an input terminal 1. Clock generation circuit 107
Generates a clock with a constant cycle without time axis fluctuation, and AD converter 103, DA converter 106, and time axis error detection circuit 10
Supplied to 2, etc. In the AD converter 103, the input signal from the input terminal 1 is sampled by the clock having a constant cycle generated by the clock generation circuit 107 and converted into a digital signal.
This digital signal is guided to the time axis error detection circuit 102 and the interpolation circuit 104. In the time axis error detection circuit 102,
A time axis error is detected from the synchronizing signal or burst signal of the input digital signal, and the time axis error information is input to the interpolation circuit 104. On the other hand, the interpolation circuit 104 interpolates and obtains a signal whose time-axis error has been corrected from the signal digitized by the AD converter 103, based on the time-axis error information obtained from the time-axis error detection circuit 102. The signal with the corrected time axis error is supplied to the DA converter 106, converted into an analog signal, and output from the output terminal 8.
つぎに、先の従来例の場合と同様に第7図を用いて時
間軸変動が補正される原理を時間軸上で説明する。第7
図(a)の時間軸変動のない原信号に対し、VTRなどに
より再生された信号は同図(b)のように時間軸変動を
有し、これが第1図の入力端子1に入力される。AD変換
器103では時間軸変動のない一定周期のクロックで第7
図(b)の180〜193の点(□で示す)を標本化する。標
本化された信号から、補間回路104において入力信号の
時間軸変動に同期した標本位置の標本値、すなわち第7
図(b)の従来例における標本化点と同じ160〜172(●
で示す)の標本値を補間して求める。その結果、第7図
(c)のように、時間軸変動の補正された信号を得るこ
とができる。Next, the principle of correcting the time base fluctuation will be described on the time base using FIG. 7 as in the case of the prior art example. Seventh
In contrast to the original signal having no time-axis fluctuation shown in FIG. 10A, the signal reproduced by the VTR or the like has time-axis fluctuation as shown in FIG. 9B, and this is input to the input terminal 1 in FIG. . The AD converter 103 uses a clock with a constant cycle that does not fluctuate on the time axis.
Sample points 180 to 193 (indicated by □) in FIG. From the sampled signal, the sample value at the sample position synchronized with the time base fluctuation of the input signal in the interpolation circuit 104, that is, the seventh value
Same as the sampling points in the conventional example of FIG.
(Indicated by) is interpolated and obtained. As a result, as shown in FIG. 7 (c), it is possible to obtain a signal whose time axis fluctuation is corrected.
ここで、補間回路104における補間原理について説明
する。いま、入力端子1に入力される信号をv(t)、
標本化周期をTとしたとき、AD変換器103において標本
化された信号はv(kt)(kは整数)で表される。v
(t)は標本化定理を満たすよう標本化周波数の1/2以
下の周波数に帯域制限されているため、標本化定理によ
り任意の時刻にτにおける信号v(τ)を標本化した信
号から次の式により求めることができる。Here, the principle of interpolation in the interpolation circuit 104 will be described. Now, let the signal input to the input terminal 1 be v (t),
When the sampling period is T, the signal sampled by the AD converter 103 is represented by v (kt) (k is an integer). v
Since (t) is band-limited to a frequency equal to or less than 1/2 of the sampling frequency so as to satisfy the sampling theorem, the signal v (τ) at τ is sampled from the signal sampled at τ at any time by the sampling theorem. It can be obtained by the formula.
ここでs(t)は補間関数であって、入力信号v
(t)の最大周波数fm、標本化周波数をfs=1/Tとした
とき、その伝達関数S(f)(fは周波数)が少なくと
も、 を満たすフィルタのインパルス応答に等しい。例えば、
S(f)として周波数特性が第2図に示す理想低域フィ
ルタとしたとき、そのインパルス応答である補間関数S
(t)は、次式で表される。 Here, s (t) is an interpolation function, and the input signal v
When the maximum frequency fm of (t) and the sampling frequency are fs = 1 / T, the transfer function S (f) (f is frequency) is at least Equal to the impulse response of a filter that satisfies. For example,
When the ideal low-pass filter whose frequency characteristic is shown in FIG. 2 is used as S (f), the interpolation function S which is its impulse response.
(T) is expressed by the following equation.
ところで、式によればv(τ)を求めるためには、
k=−∽〜+∽について演算する必要があり、この演算
を実行することはできない。しかしながら、本発明にお
いては信号をディジタル信号として扱うため、(1量子
化ステップ)/2以内の誤差でv(τ)で求めまれば実用
上全く問題がない。そこで、次の式を用いる。 By the way, according to the formula, to obtain v (τ),
It is necessary to calculate k = −∽ to + ∽, and this calculation cannot be executed. However, in the present invention, since the signal is treated as a digital signal, there is no problem in practical use if it is obtained by v (τ) with an error within (1 quantization step) / 2. Therefore, the following formula is used.
ここで、NおよびMは有限の値の整数であり、上述の
ように求まるv(τ)の誤差が十分小さくなるよう設定
すればよい。これにより、時間軸誤差検出回路102によ
って得られた時間軸誤差情報から入力信号の時間軸変動
に同期した標本位置の時刻τを得て、式によってこの
時刻の標本値を求めることができる。 Here, N and M are integers with finite values, and may be set so that the error of v (τ) obtained as described above is sufficiently small. As a result, the time τ at the sample position synchronized with the time axis fluctuation of the input signal can be obtained from the time axis error information obtained by the time axis error detection circuit 102, and the sample value at this time can be obtained by the equation.
さて次に、上述した補間を行う補間回路104の具体的
実施例について説明する。Next, a specific example of the interpolation circuit 104 that performs the above-described interpolation will be described.
第3図は補間回路104の構成例を示すものであり、こ
こでは式のMおよびNが、N−M+1=4を満たす場
合、すなわち4つの標本点から補間出力を得る場合につ
いて述べる。また、各信号線は簡単のため1本の線で示
しているが、実際には複数ビットの信号を伝送するもの
である。第3図において、補間回路の入力端子111から
入力された信号は、複数のD−フリップフロップからな
るシフトレジスタ112に入力される。シフトレジスタ112
からは、それぞれのD−フリップフロップからクロック
単位で遅延された信号が取り出され、113〜118で示され
る連続する4つの標本値からなる標本点対として選択回
路119に導かれる。選択回路119では、後述するクロック
周期単位の誤差情報134にもとずいて、113〜118で示さ
れる標本点対から1つを選択し、標本点対120に接続す
る。FIG. 3 shows a configuration example of the interpolation circuit 104. Here, a case where M and N in the equation satisfy N−M + 1 = 4, that is, a case where an interpolation output is obtained from four sample points will be described. Although each signal line is shown as a single line for simplicity, it actually transmits a signal of a plurality of bits. In FIG. 3, the signal input from the input terminal 111 of the interpolation circuit is input to the shift register 112 including a plurality of D-flip-flops. Shift register 112
From the respective D-flip-flops, the signals delayed by the clock unit are taken out, and guided to the selection circuit 119 as a pair of sampling points consisting of four consecutive sample values 113 to 118. The selection circuit 119 selects one of the sample point pairs indicated by 113 to 118 based on the error information 134 in units of clock cycles, which will be described later, and connects it to the sample point pair 120.
一方、時間軸誤差情報入力端子135からは、第1図の
時間軸誤差検出回路102により得られた時間軸誤差情報
が入力される。時間軸誤差情報は、時間軸誤差処理回路
133においてクロック周期単位の誤差情報134と1クロッ
ク周期内の誤差情報132に変換される。このクロック周
期単位の誤差情報134と1クロック周期内の誤差情報132
について、第4図を用いて説明する。第4図は横軸に時
間、縦軸に入力信号振幅を示すものである。□で示され
る140〜148は標本点であり、シフトレジスタ112の各D
−フリップフロップから出力されるものであり、また●
で示す150は補間して求めるべき標本点である。ここで
クロック単位の誤差情報134は、補間して求めるべき標
本点150を両側からはさむ142〜145で示す4つの標本点
からなる標本点対を選択回路119において選択するため
の制御信号となる。また1クロック周期内の誤差情報13
2は、第4図においてΔtで示される1クロック周期内
の時間軸誤差を示すものである。On the other hand, from the time axis error information input terminal 135, the time axis error information obtained by the time axis error detection circuit 102 of FIG. 1 is input. The time axis error information is the time axis error processing circuit.
In 133, it is converted into error information 134 in units of clock cycles and error information 132 within one clock cycle. This clock cycle unit error information 134 and one clock cycle error information 132
This will be described with reference to FIG. In FIG. 4, the horizontal axis represents time and the vertical axis represents the input signal amplitude. 140 to 148 indicated by □ are sample points, and each D of the shift register 112
-It is output from the flip-flop, and
150 indicated by is a sample point to be interpolated. Here, the error information 134 in clock units serves as a control signal for the selection circuit 119 to select a sample point pair consisting of four sample points 142 to 145 sandwiching the sample point 150 to be interpolated from both sides. Also, the error information within one clock cycle 13
2 indicates the time base error within one clock cycle indicated by Δt in FIG.
さて、第3図における選択回路の出力標本点対120の
4つの標本値は、それぞれ乗算回路121〜124に導かれ
る。一方、1クロック周期内の誤差情報132は係数発生
回路131に入力され、係数信号127〜130がそれぞれ乗算
回路121〜124のもう一方の入力端子に入力される。係数
信号127〜130は、それぞれ式におけるs(τ-T),s
(τ-2T),s(τ-3T),s(τ-4T),を表す信号であっ
て、係数発生回路131はROMなどにより構成される。乗算
回路121〜124の出力信号は加算回路125において加算さ
れ、出力端子126より補間出力として出力される。Now, the four sample values of the output sample point pair 120 of the selection circuit in FIG. 3 are guided to the multiplication circuits 121 to 124, respectively. On the other hand, the error information 132 within one clock period is input to the coefficient generation circuit 131, and the coefficient signals 127 to 130 are input to the other input terminals of the multiplication circuits 121 to 124, respectively. The coefficient signals 127 to 130 are s (τ − T), s in the equation, respectively.
(Τ - 2T), s (τ - 3T), s (τ - 4T), the coefficient generation circuit 131 is constituted by a ROM or the like. The output signals of the multiplication circuits 121 to 124 are added in the addition circuit 125 and output from the output terminal 126 as an interpolation output.
上記のようにして、式で示される補間出力を得る補
間回路104が構成できる。As described above, the interpolation circuit 104 that obtains the interpolation output represented by the equation can be configured.
なお、ここでは簡単のためN−M+1=4の場合につ
いて説明したが、補間による誤差が十分小さくなるよう
NおよびMが設定される。またシフトレジスタの段数
は、必要とされる時間軸補正範囲に応じて決めればよ
い。Although a case of N−M + 1 = 4 has been described here for simplicity, N and M are set so that the error due to interpolation is sufficiently small. Also, the number of stages of the shift register may be determined according to the required time axis correction range.
以上説明してきたように、本実施例によれば時間軸変
動を持たないクロックで標本化した信号から、時間軸変
動を補正した信号を補間して得るため、装置全体を時間
軸変動を持たない一系統のクロックのみで動作させるこ
とができる。また、すべてディジタル回路によって構成
されており、アナログ回路は必要としない。さらに、時
間軸補正される前の信号から時間軸誤差情報を得る構成
としたため、フィードフォワード制御となり、時間軸変
動に対して高束に応答することができる。As described above, according to the present embodiment, since the signal corrected for the time axis fluctuation is interpolated from the signal sampled by the clock having no time axis fluctuation, the entire apparatus does not have the time axis fluctuation. It can be operated with only one clock. In addition, all are composed of digital circuits, and analog circuits are not required. Further, since the time-axis error information is obtained from the signal before the time-axis correction, the feed-forward control is performed, and it is possible to respond to the time-axis fluctuation with high flux.
なおここで、先の実施例では補間関数として理想低域
フィルタのインパルス応答である式を示したが、入力
信号の最大周波数fmが標本化周波数をfsの1/2よりも小
さい場合には、第5図に示すように、式を満たし、か
つfm〜(fs−fm)を滑らかに変化する周波数特性のフィ
ルタのインパルス応答、例えば次の式に示す補間関数
を用いてもよい。Here, in the previous embodiment, the equation which is the impulse response of the ideal low-pass filter is shown as the interpolation function, but when the maximum frequency fm of the input signal is smaller than 1/2 of the sampling frequency fs, As shown in FIG. 5, an impulse response of a filter having a frequency characteristic that satisfies the formula and smoothly changes fm to (fs−fm), for example, an interpolation function shown in the following formula may be used.
これにより、補間による誤差を十分小さくするための
式におけるN−M+1の値、すなわち補間に必要な標
本点の数を大幅に減らすことができ、その結果補間回路
の回路規模を小さくすることができる。 As a result, the value of N−M + 1 in the equation for sufficiently reducing the error due to interpolation, that is, the number of sampling points required for interpolation can be significantly reduced, and as a result, the circuit scale of the interpolation circuit can be reduced. .
また本実施例の補間回路では、遅延手段にシフトレジ
スタを、また選択手段として選択回路を用いたが、本発
明はこれに限るものではない。すなわち、遅延手段とし
てランダムアクセス・メモリ(RAM)を、選択手段とし
てメモリのアドレス回路を用いてもよい。Further, in the interpolation circuit of this embodiment, the shift register is used as the delay means and the selection circuit is used as the selection means, but the present invention is not limited to this. That is, a random access memory (RAM) may be used as the delay means and an address circuit of the memory may be used as the selection means.
発明の効果 以上のように本発明は、時間軸変動を持たないクロッ
クで標本化した信号から、時間軸変動を補正した信号を
補間して得る構成となっている。このため、入力信号の
時間軸変動に追従したクロックを得るためのアナログ手
段を必要とせず、すべてディジタル回路によって構成で
きる。これにより、回路素子のばらつきや温度変化など
による影響を受けることなく、安定して高精度の時間軸
補正が行える。またさらに、装置全体を半導体化するこ
とができるため、小型化、コストダウンなどが可能にな
る。さらに、時間軸変動を持たない1系統のクロックの
みで動作するため、2系統のクロックによる複雑なメモ
リ制御が不要であるとともに、他のディジタル処理回路
との結合が容易である。これらに加えフィードフォワー
ド制御であるため、時間軸変動に対して高速に応答する
ことができるなど、優れた効果がある。EFFECTS OF THE INVENTION As described above, the present invention is configured to interpolate a signal whose time axis fluctuation is corrected from a signal sampled with a clock having no time axis fluctuation. Therefore, an analog means for obtaining a clock that follows the fluctuation of the input signal on the time axis is not required, and all can be configured by digital circuits. As a result, stable and highly accurate time axis correction can be performed without being affected by variations in circuit elements and temperature changes. Furthermore, since the entire device can be made into a semiconductor, downsizing and cost reduction can be achieved. Further, since the operation is performed by only one system clock having no time-axis fluctuation, complicated memory control by two system clocks is not necessary, and it is easy to connect with other digital processing circuits. In addition to these, the feedforward control has an excellent effect that it can respond to the fluctuation of the time axis at high speed.
第1図は本発明の時間軸補正装置の実施例の構成図、第
2図および第5図は本発明の実施例の補間回路における
補間関数の周波数特性図、第3図は本発明の実施例にお
ける補間回路の構成図、第4図は第3図に示す補間回路
の動作説明図、第6図は従来の時間軸補正装置の構成
図、第7図は従来および本発明の実施例の動作説明図で
ある。 103……AD変換器、104……補間回路、102……時間軸誤
差検出回路、107……DA変換器。FIG. 1 is a block diagram of an embodiment of a time axis correction device of the present invention, FIGS. 2 and 5 are frequency characteristic diagrams of an interpolation function in an interpolation circuit of an embodiment of the present invention, and FIG. 3 is an embodiment of the present invention. FIG. 4 is a block diagram of an interpolation circuit in an example, FIG. 4 is an operation explanatory diagram of the interpolation circuit shown in FIG. 3, FIG. 6 is a block diagram of a conventional time axis correction device, and FIG. 7 is a conventional and an embodiment of the present invention. FIG. 103 ... AD converter, 104 ... Interpolation circuit, 102 ... Time axis error detection circuit, 107 ... DA converter.
Claims (1)
ジタル信号に変換するAD変換器と、前記AD変換器によっ
て得たディジタル信号から時間誤差を検出して時間軸誤
差情報を出力する時間軸誤差検出手段と、前記AD変換器
によって得たディジタル信号から前記時間軸誤差情報に
もとづいて信号振幅を補間して得る補間手段と、前記補
間手段の出力信号をアナログ信号に変換するDA変換器と
を備え、前記補間手段は、この補間手段の入力信号を遅
延して連続する複数の標本点における標本値を得る遅延
手段と、前記複数の標本点の標本値から前記時間誤差情
報にもとづいて補間すべき時刻の前後の所定数の標本値
を選択して出力する選択手段と、前記選択された所定の
数の標本値に前記時間誤差情報にもとづいた複数の係数
を得る係数発生手段と、前記複数の係数をそれぞれ乗ず
る複数の乗算手段と、前記複数の乗算手段の出力を加算
してこの補間手段の補間出力を得る加算手段とを備えた
時間軸補正装置。1. An AD converter for sampling an input signal at fixed time intervals and converting it into a digital signal, and a time axis for detecting a time error from the digital signal obtained by the AD converter and outputting time axis error information. Error detection means, interpolation means obtained by interpolating the signal amplitude from the digital signal obtained by the AD converter based on the time axis error information, and DA converter for converting the output signal of the interpolation means into an analog signal The interpolating means delays the input signal of the interpolating means to obtain sample values at a plurality of consecutive sample points, and interpolates the sample values of the plurality of sample points based on the time error information. Selecting means for selecting and outputting a predetermined number of sample values before and after the time to be performed, and coefficient generating means for obtaining a plurality of coefficients based on the time error information for the selected predetermined number of sample values , Wherein the plurality of the plurality of multiplying means for multiplying each coefficient, the plurality of adding outputs of the multiplication means the time base corrector with an adding means for obtaining an interpolated output of the interpolation means.
Priority Applications (1)
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JP63160072A JP2506948B2 (en) | 1988-06-28 | 1988-06-28 | Time axis correction device |
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Publications (2)
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JPH0210979A JPH0210979A (en) | 1990-01-16 |
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-
1988
- 1988-06-28 JP JP63160072A patent/JP2506948B2/en not_active Expired - Fee Related
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