JP3639519B2 - リード／ライト制御回路およびリード／ライト制御回路を備えた記録および／または再生装置 - Google Patents
リード／ライト制御回路およびリード／ライト制御回路を備えた記録および／または再生装置 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
この発明は、リード／ライト制御回路、およびリード／ライト制御回路を備えた記録および／または再生装置に関し、より特定的には、アドレス検出にエラーが生じた場合に、ハードウェア側で動作の強制終了を行なう前に、ファームウェア側でエラーから復帰するための処理を行なうことを可能にしたリード／ライト制御回路、およびそのようなリード／ライト制御回路を備えた記録および／または再生装置に関する。
【０００２】
【従来の技術】
従来、記録媒体の一例としての光磁気ディスクにおいては、位相情報およびアドレス情報がアドレス上にプリフォーマットされており、記録再生装置では、記録再生時に、光磁気ディスクにプリフォーマットされた位相情報に基づいてクロック信号を再生し、当該クロック信号に基づいてアドレス情報の読出を行なっていた。
【０００３】
【発明が解決しようとする課題】
従来の技術では、光磁気ディスクから再生されるデータからアドレス情報を切出すために、同期信号パターンの検出を行なっていた。すなわち、ディスク上でアドレス情報に先行して記録されている同期信号パターンをまず検出することにより、後続のアドレス情報を再生データから切出すように構成されていた。
【０００４】
このような同期検出は、光磁気ディスクにプリフォーマットされている位相情報に基づいてＰＬＬ回路から供給されるクロック信号に同期して行なわれる。したがって、ＰＬＬ回路からクロック信号が安定した状態で供給されている場合には、当該クロック信号に同期して確実に同期検出を行なうことができる。しかしながら、クロック信号が乱れると、同期検出は困難となり、ひいては同期検出により再生データから切出された情報が本当にアドレス情報なのか不明になってしまう。
【０００５】
そのため、再生データから切出された情報が本当にアドレス情報であることを検出してリード／ライト動作を開始するためのアドレス検出回路が設けられる。
【０００６】
しかしながら、リード／ライト動作中にアドレス検出にエラーが生じる場合があり、そのような場合に記録再生装置のファームウェア側に何の通知もなくハードウェア側で強制的にリード／ライト動作を終了させてしまうと、もはや動作を復帰させるための処理を実行することができなくなってしまう。
【０００７】
それゆえに、この発明の目的は、アドレス検出にエラーが生じた場合に、記録再生装置のハードウェア側でリード／ライト動作の強制終了を行なう前に、事前に強制終了警告を行ない、ファームウェア側でリード／ライト動作復帰のための処理を行なうことを可能にしたリード／ライト制御回路およびそのようなリード／ライト制御回路を備えた記録および／または再生装置を提供することである。
【０００８】
【課題を解決するための手段】
上記の課題を解決するため本発明は、アドレス検出回路を有する記録および／または再生装置においてリード／ライト動作を制御するためのリード／ライト制御回路であって、前記アドレス検出回路におけるアドレス検出のエラー発生を示す信号を発生するエラー検出手段と、前記エラー発生を示す信号に応じて、前記アドレス検出回路におけるアドレス検出のエラー発生の連続回数をカウントするアドレス検出エラー数カウンタ手段と、リード／ライト動作の強制終了のための予め設定された第１の連続エラー回数を示すデータを保持する第１の記憶手段と、リード／ライト動作の強制終了の事前警告のための予め設定された、前記第１の連続エラー回数よりも小さい第２の連続エラー回数を示すデータを保持する第２の記憶手段と、前記アドレス検出エラー数カウンタ手段のカウント値と前記第１の連続エラー回数とを比較し、一致すればリード／ライト強制終了信号を発生する第１の比較手段と、前記アドレス検出エラー数カウンタ手段のカウント値と前記第２の連続エラー回数とを比較し、一致すればリード／ライト強制終了警告信号を発生する第２の比較手段とを備え、前記記録および／または再生装置は、前記リード／ライト強制終了警告信号を受け、アドレス検出のエラーから復帰するための処理を実行する、リード／ライト制御回路である。
【０００９】
また、本発明において、前記エラー検出手段は、前記アドレス検出回路において発生する所定のエラー表示信号に所定の論理演算を施してアドレス検出エラー信号を生成して、前記アドレス検出のエラー発生を示す信号として供給する手段を含む。
【００１０】
また、本発明において、前記アドレス検出エラー信号を生成する手段は、同期検出、バイフェーズルールチェック、およびＣＲＣエラーチェックを１組のエラーチェックとする第１組および第２組のエラーチェックにおいて、共にエラーが示されるとき、前記アドレス検出エラー信号を生成する。
【００１１】
また、本発明において、前記アドレス検出エラー信号を生成する手段は、同期検出、バイフェーズルールチェック、ＣＲＣエラーチェック、およびフレーム番号の連続性チェックを１組のエラーチェックとする第１組および第２組のエラーチェックにおいて、共にエラーが示されるとき、前記アドレス検出エラー信号を生成する。
【００１２】
また、本発明において、前記第２組のエラーチェックにおける同期検出は、前記第１組のエラーチェックにおける同期検出よりも多くのビット数を対象とする。
【００１３】
また、本発明において、前記エラー検出手段は、前記アドレス検出回路において発生する所定のエラー表示信号に所定の論理演算を施してアドレス検出エラー信号を生成する手段と、前記アドレス検出回路において検出されたアドレス値と、予想されるアドレス値とが不一致のときにアドレス一致エラー信号を生成する手段と、前記アドレス検出エラー信号および前記アドレス一致エラー信号に所定の論理演算を施して、前記アドレス検出のエラー発生を示す信号として供給する論理選択手段とを含む。
【００１４】
また、本発明において、前記アドレス一致エラー信号を生成する手段は、前記アドレス検出回路において前記所定のエラー表示信号が発生する直前に検出されたアドレス値を初期値として前記所定のエラー表示信号の発生中カウント動作を行なうアドレス値予想カウンタ手段と、前記アドレス値予想カウンタ手段のカウント値と前記アドレス検出回路において検出されたアドレス値とが不一致のときに前記アドレス一致エラー信号を生成する比較手段とを含む。
【００１５】
また、本発明において、前記論理選択手段は、設定された条件に応じて、前記アドレス検出エラー信号、前記アドレス一致エラー信号、前記アドレス検出エラー信号および前記アドレス一致エラー信号をＡＮＤ処理した信号、または前記アドレス検出エラー信号および前記アドレス一致エラー信号をＯＲ処理した信号を出力する。
【００１６】
さらに本発明は、記録および／または再生装置であって、アドレス値を検出しかつ所定のエラー表示信号を発生するアドレス検出回路と、リード／ライト動作を制御するためのリード／ライト制御回路とを備え、前記リード／ライト制御回路は、前記アドレス検出回路におけるアドレス検出のエラー発生を示す信号を発生するエラー検出手段と、前記エラー発生を示す信号に応じて、前記アドレス検出回路におけるアドレス検出のエラー発生の連続回数をカウントするアドレス検出エラー数カウンタ手段と、リード／ライト動作の強制終了のための予め設定された第１の連続エラー回数を示すデータを保持する第１の記憶手段と、リード／ライト動作の強制終了の事前警告のための予め設定された、前記第１の連続エラー回数よりも小さい第２の連続エラー回数を示すデータを保持する第２の記憶手段と、前記アドレス検出エラー数カウンタ手段のカウント値と前記第１の連続エラー回数とを比較し、一致すればリード／ライト強制終了信号を発生する第１の比較手段と、前記アドレス検出エラー数カウンタ手段のカウント値と前記第２の連続エラー回数とを比較し、一致すればリード／ライト強制終了警告信号を発生する第２の比較手段とを備え、前記記録および／または再生装置は、前記リード／ライト強制終了警告信号を受け、アドレス検出のエラーから復帰するための処理を実行する、記録および／または再生装置である。
【００１７】
また、本発明において、前記エラー検出手段は、前記アドレス検出回路において発生する所定のエラー表示信号に所定の論理演算を施してアドレス検出エラー信号を生成して、前記アドレス検出のエラー発生を示す信号として供給する手段を含む。
【００１８】
また、本発明において、前記アドレス検出エラー信号を生成する手段は、同期検出、バイフェーズルールチェック、およびＣＲＣエラーチェックを１組のエラーチェックとする第１組および第２組のエラーチェックにおいて、共にエラーが示されるとき、前記アドレス検出エラー信号を生成する。
【００１９】
また、本発明において、前記アドレス検出エラー信号を生成する手段は、同期検出、バイフェーズルールチェック、ＣＲＣエラーチェック、およびフレーム番号の連続性チェックを１組のエラーチェックとする第１組および第２組のエラーチェックにおいて、共にエラーが示されるとき、前記アドレス検出エラー信号を生成する。
【００２０】
また、本発明において、前記第２組のエラーチェックにおける同期検出は、前記第１組のエラーチェックにおける同期検出よりも多くのビット数を対象とする。
【００２１】
また、本発明において、前記エラー検出手段は、前記アドレス検出回路において発生する所定のエラー表示信号に所定の論理演算を施してアドレス検出エラー信号を生成する手段と、前記アドレス検出回路において検出されたアドレス値と、予想されるアドレス値とが不一致のときにアドレス一致エラー信号を生成する手段と、前記アドレス検出エラー信号および前記アドレス一致エラー信号に所定の論理演算を施して、前記アドレス検出のエラー発生を示す信号として供給する論理選択手段とを含む。
【００２２】
また、本発明において、前記アドレス一致エラー信号を生成する手段は、前記アドレス検出回路において前記所定のエラー表示信号が発生する直前に検出されたアドレス値を初期値として前記所定のエラー表示信号の発生中カウント動作を行なうアドレス値予想カウンタ手段と、前記アドレス値予想カウンタ手段のカウント値と前記アドレス検出回路において検出されたアドレス値とが不一致のときに前記アドレス一致エラー信号を生成する比較手段とを含む。
【００２３】
また、本発明において、前記論理選択手段は、設定された条件に応じて、前記アドレス検出エラー信号、前記アドレス一致エラー信号、前記アドレス検出エラー信号および前記アドレス一致エラー信号をＡＮＤ処理した信号、または前記アドレス検出エラー信号および前記アドレス一致エラー信号をＯＲ処理した信号を出力する。
【００３０】
【発明の実施の形態】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００３１】
まず最初に、この発明が適用される記録媒体である光磁気ディスクに記録され再生される情報のフォーマットについて説明する。
【００３２】
図１を参照すると、光磁気ディスク１の記録面上には、同心円状（または螺旋状）に複数のトラック（ｔ１，ｔ２，ｔ３，ｔ４，…，ｔｎ−１，ｔｎ）が形成されており（図１ではディスクの全面に形成されたトラックの一部分のみをセクタ状に示している。）、これらの複数の同心円状のトラックはさらに、外周から内周への半径方向において隣接する数本のトラックごとにバンドを形成し（たとえば図１のトラックｔ１〜ｔ４で１つのバンドを形成）、隣接するバンドとバンドとの間には図示しない緩衝領域が形成される。
【００３３】
光磁気ディスク上の各トラックは等間隔に分割され、情報の記録単位である複数のフレーム２がそれぞれ配置される。
【００３４】
図１に示すように、各フレーム２はさらに３９個のセグメント（Ｓ０，Ｓ１，Ｓ２，Ｓ３，…，Ｓｎ，…，Ｓ３８）によって構成される。３９個のセグメントの先頭のセグメントＳ０はアドレスセグメントであり、残りの３８個のセグメントＳ１〜Ｓ３８はデータセグメントである。
【００３５】
アドレスセグメントおよびデータセグメントのいずれにおいても、各セグメント内の先頭位置には、記録再生動作の基準となるクロック信号を生成するための位相基準となるファインクロックマーク（ＦＣＭ）が形成されている。
【００３６】
図１を参照するとさらに、アドレスセグメントＳ０およびデータセグメントＳｎの物理的形状が模式的に示されている。各トラックは、１対のランドおよびグルーブで構成される。斜線で示されるグルーブは、記録面上に形成された溝部であり、ランドはそれ以外の部分である。
【００３７】
まず、前述のようにアドレスセグメントおよびデータセグメントのいずれにおいても、各セグメントの先頭位置にＦＣＭが、グルーブとランドとの間で凹凸関係を逆転することによってプリフォーマットされている。このようにＦＣＭが形成されている領域をＦＣＭフィールドと称する。
【００３８】
アドレスセグメントＳ０においては、ＦＣＭフィールドに続くアドレスフィールドにおいて、当該フレームに関するアドレス情報を変調した信号によって、光磁気ディスクの製造時にグルーブとランドとの境界線がウォブリングされることにより、アドレス情報がプリフォーマットされている。
【００３９】
一方、データセグメントＳｎにおいては、ＦＣＭフィールドに続いて、データを光磁気記録するためのデータフィールドが設けられている。なお、データは、トラックを構成するグルーブおよびランドのいずれにも、または双方に光磁気記録可能である。
【００４０】
次に、図２を参照して、上述の情報の記録単位としてのフレームのフォーマットについてより詳細に説明する。
【００４１】
先に説明したように、各フレームは、たとえばセグメント０〜セグメント３８の合計３９個のセグメントによって構成される（図２の（ａ））。各セグメントは、たとえば５３２データクロックビット（ＤＣＢ）長であり、したがってＦＣＭは５３２ＤＣＢの周期で繰返すことになる。
【００４２】
図２の（ｂ）に示すように、３９個のセグメントの先頭のセグメント０はアドレスセグメントである。このアドレスセグメントは、ＦＣＭがプリフォーマットされた１２ＤＣＢ長のＦＣＭフィールド、アドレスデータがプリフォーマットされた５２０ＤＣＢ長のアドレスフィールドから構成される。
【００４３】
図２の（ｃ）に示すように、３９個のセグメントの２番目のセグメント１は、先頭のデータセグメントに相当する。この先頭のデータセグメント１は、１２ＤＣＢ長のＦＣＭフィールドと、データの書出しを示す４ＤＣＢ長の固定パターン“００１１”が記録されるプリライトフィールドと、再生時にフレーム単位の記録の開始位置を確認するために用いる３２０ＤＣＢ長の固定パターンであるヘッダフィールドと、データを記憶するための１９２ＤＣＢ長のユーザデータフィールドと、ユーザデータフィールドの終結を示す４ＤＣＢ長の固定パターン“１１００”が記録されるポストライトフィールドとから構成される。
【００４４】
図２の（ｄ）に示すように、残りのセグメント２〜セグメント３８はすべて同じフォーマットのデータセグメントである。これらのデータセグメントの各々は、１２ＤＣＢ長のＦＣＭフィールドと、４ＤＣＢ長のプリライトフィールドと、５１２ＤＣＢ長のユーザデータフィールドと、４ＤＣＢ長のポストライトフィールドとから構成される。
【００４５】
図２の（ｃ），（ｄ）から明らかなように、データセグメントのうち先頭のデータセグメント１のみがヘッダフィールドを含んでいる。
【００４６】
次に図３は、図２の（ｂ）に示したアドレスセグメント０のより詳細なフォーマットを示す図である。
【００４７】
図３に示すように、全長５３２ＤＣＢのアドレスセグメント０は、１２ＤＣＢ長のＦＣＭフィールドと、４ＤＣＢ長のプリバッファフィールドと、３アドレスデータビット（ＡＤＢ）長のプリアンブル１と、４ＡＤＢ長の同期フィールドと、６９ＡＤＢ長のアドレスフィールドと、９ＡＤＢ長のリザーブドフィールドと、６ＤＣＢ長のポストバッファフィールドとから構成されている。
【００４８】
プリアンブル１と、同期フィールドと、アドレスフィールドと、リザーブドフィールドとで全長８５ＡＤＢであるが、これは５１０ＤＣＢに相当している（１ＡＤＢ＝６ＤＣＢ）。
【００４９】
上述の各フィールドのうち、６９ＡＤＢ長のアドレスフィールドの詳細がさらに示されている。すなわち、アドレスフィールドは、７ＡＤＢ長のフレームアドレス（フレーム番号）と、５ＡＤＢ長のバンドアドレス（バンド番号）と、１２ＡＤＢ長のトラックアドレス（トラック番号）１と、１４ＡＤＢ長のＣＲＣ１と、１ＡＤＢ長のプリアンブル２と、４ＡＤＢ長のＲｅｓｙｎｃと、１２ＡＤＢ長のトラックアドレス（トラック番号）２と、１４ＡＤＢ長のＣＲＣ２とから構成されている。
【００５０】
このアドレスフィールドのうち、フレームアドレス、バンドアドレス、トラックアドレスが、現在の記録再生位置を特定するための「アドレス情報」としての意義を有している。なお、説明の便宜上、アドレスセグメントから再生されるデータ全体を「アドレスデータ」と称することとする。
【００５１】
次に、図４は、この発明が適用される光磁気ディスクの記録再生装置の構成を示す概略ブロック図である。
【００５２】
図４を参照して、この記録再生装置の再生動作について説明する。まず、モータ１１８により回転駆動される光磁気ディスク１０１からピックアップ（ＰＵ）１０２によってデータが再生され、信号演算回路１００に与えられる。信号演算回路１００はピックアップの各センサ出力信号を演算することにより、再生データ信号ＲＦと、各セグメントのＦＣＭを検出するためのタンジェンシャルプッシュプル信号ＴＰＰと、アドレスセグメントのアドレスフィールドにウォブリングによって記録されたアドレスデータを再生するためのラジアルプッシュプル信号ＲＰＰとを、それぞれ別々に出力する。
【００５３】
再生データ信号ＲＦは、バンドパスフィルタ（ＢＰＦ）１０３を介して復調可能な周波数が抽出され、ＡＤ変換器１０４によりデジタル信号に変換される。ＡＤ変換器１０４の出力は、波形等化回路１０５によって波形等化され、周知のビタビ復号器１０６に与えられる。
【００５４】
ビタビ復号器１０６で復号された出力は、データ復調器１０８に与えられ、記録時に施されたデジタル変調がデジタル復調され、その後誤り訂正回路１０９に与えられる。誤り訂正回路１０９は、記録時に付加された誤り訂正符号を用いて誤り訂正を実行する。
【００５５】
ビタビ復号器１０６の出力はまたヘッダ検出回路１０７にも与えられ、ヘッダ検出回路１０７は、前述のセグメント１に記録されたヘッダフィールドの位置を検出して、ヘッダ検出信号を発生してデータ復調器１０８に与える。
【００５６】
一方、信号演算回路１００から出力されたＴＰＰ信号は、ＰＬＬ回路１１０に与えられ、ＰＬＬ回路１１０は、各セグメントのＦＣＭを再生した信号であるＴＰＰ信号に基づいて、データクロックＣＬＫを発生する。ＰＬＬ回路１１０で発生したデータクロックＣＬＫは、前述のＡＤ変換器１０４、波形等化回路１０５、ビタビ復号器１０６、ヘッダ検出回路１０７、およびデータ復調器１０８に与えられるとともに、後述するアドレス検出回路１１１およびデータ変調器１１４にも与えられる。また、ＰＬＬ回路１１０からは、ＴＰＰ信号に基づいてＦＣＭに相当する信号がアドレス検出回路１１１に与えられる。
【００５７】
さらに、信号演算回路１００から抽出されたＲＰＰ信号は、アドレス検出回路１１１に与えられる。アドレス検出回路１１１は、アドレスセグメントから再生されたアドレスデータに含まれる同期信号を検出して当該フレームのアドレス情報を正確に抽出してコントローラ１１２に供給する。
【００５８】
コントローラ１１２は、前述のデータ復調器１０８および誤り訂正回路１０９ならびに後述する誤り訂正符号付加回路１１３およびデータ変調器１１４との間で、制御データのやり取りを行なう。
【００５９】
次に、図４を参照して、この記録再生装置の記録動作について説明する。まず、記録すべきデータが誤り訂正符号付加回路１１３に入力され、誤り訂正符号が付加される。誤り訂正符号が付加されたデータは、データ変調器１１４によりデジタル変調され、磁気ヘッド駆動回路１１５に与えられる。磁気ヘッド駆動回路１１５は、入力されたデータに基づいて磁気ヘッド１１６を駆動し、磁気ヘッド１１６はデータに基づいて変調された磁界を光磁気ディスク１０１に印加する。
【００６０】
また、レーザ駆動回路１１７は、所定強度のレーザ光を生成するようにピックアップ１０２中の半導体レーザ（図示省略）を駆動し、ピックアップ１０２は所定強度のレーザ光を光磁気ディスク１０１に照射する。これにより、データに基づいて異なる方向の磁化を有する磁区が光磁気ディスク１０１に形成され、データが磁界変調記録される。
【００６１】
図４に示したアドレス検出回路１１１は、その種々の機能の一部として、この発明の同期検出回路およびアドレス検出回路としての機能を有する。すなわち、この発明は、各フレームのアドレスセグメントから再生されたアドレスデータに含まれる同期信号を検出することにより、この同期信号の後続のアドレス情報を再生データから正確に切出すための位置を特定することができる同期検出回路を提供するとともに、切り出された情報がアドレス情報であるか否かを判断するアドレス検出回路を提供するものであり、図４の記録再生装置では、アドレス検出回路１１１によって実現されている。
【００６２】
図５は、図４のアドレス検出回路１１１のうち、この発明の実施の形態における同期検出回路として機能する部分のみを抽出して示す概略ブロック図である。また、図６は、図５に示した同期検出回路の動作を説明するためのタイミング図である。
【００６３】
まず、図５および図６を参照して、図４のＰＬＬ回路１１０から供給されるＦＣＭを示す信号（図６の（ａ））が可変遅延回路１２１を介して検出窓（ウインドウ）発生回路１２２に与えられる。検出窓発生回路１２２は、ＦＣＭを示す信号を受けてから図６（ａ）に示す固定遅延時間後、所定期間Ｈレベルとなって同期信号（ＳＹＮＣ）検出窓を開く信号（図６の（ｂ））を発生してアドレス同期（ＳＹＮＣ）検出回路１２３の一方の入力に与える。
【００６４】
一方、信号演算回路１００から与えられる、アドレスフィールドのアドレスデータを再生した信号ＲＰＰは、ＡＤ変換器１２４でデジタルデータに変換された後（図６（ｃ））、アドレスＳＹＮＣ検出回路１２３の他方の入力に与えられる。
【００６５】
アドレスＳＹＮＣ検出回路１２３は、ＳＹＮＣ検出窓の開いている期間中（図６（ｂ））に入力されるデジタルのアドレスデータを、予め図示しないレジスタに記憶させておいた同期信号（ＳＹＮＣ）パターンと対比する。すなわち、図３に示したアドレスセグメントを構成する４ＡＤＢ長の同期フィールドのＳＹＮＣパターンに相当するパターンが予め準備されており、ＳＹＮＣ検出窓の期間内において、アドレスセグメントから実際に再生されてくるアドレスデータのパターンと対比される。そして両者のデータパターンが一致すれば、アドレスセグメントの同期フィールドが検出されたとして、同期（ＳＹＮＣ）検出信号（図６の（ｄ））が、アドレスＳＹＮＣ検出回路１２３から出力される。
【００６６】
なお、上述のようにＦＣＭの検出から固定遅延時間後にＳＹＮＣ検出窓を開けるように構成されているが、この固定遅延時間は図３のアドレスセグメントのフォーマットから理解されるようにＦＣＭフィールドの終了から同期フィールドの開始までの期間に相当する期間である。これにより、同期フィールドのＳＹＮＣパターンが到来すると予想されるタイミングで検出窓を開け、ＳＹＮＣパターンの検出を行なっている。
【００６７】
なお、装置を構成する部品や回路素子のばらつき等によって、必ずしも一定の遅延時間を実現できない場合がある。そこで、遅延時間可変の遅延回路１２１をさらに設け、製品の出荷時等にこれを調整して、全体として正確な固定遅延時間の実現を図っている。
【００６８】
上述のようにして、ＳＹＮＣ検出信号（図６の（ｄ））が出力されると、これによってアドレスセグメントの同期フィールドに引続くアドレスフィールド（図３）の開始位置が特定されたことになり、再生データの流れの中からアドレスフィールドのアドレス情報を切出すことが可能となる。
【００６９】
次に、図７は、図５のアドレスＳＹＮＣ検出回路１２３の基本的な構成を示すブロック図である。
【００７０】
図７を参照して、図５のＡＤ変換器１２４からのアドレスデータは、アドレスＳＹＮＣ検出回路１２３の一方の入力を介してシフトレジスタ１２５にシリアルに入力される。一方、８ビットのレジスタ１２６には、予め同期フィールドのＳＹＮＣパターン“１０００１１１０”が記憶されている。
【００７１】
そして、シフトレジスタ１２５に順次入力されラッチされた８ビットの入力アドレスデータと、レジスタ１２６の８ビットのＳＹＮＣパターンとが、対応するビットごとに比較器１２７で比較される。両者のパターンが完全に一致（フルマッチング）したときにのみ同期検出を示す信号が比較器１２７から出力され、ＡＮＤゲート１２８の一方入力に与えられる。
【００７２】
ＡＮＤゲート１２８の他方入力には、図５の検出窓発生回路１２２からのＳＹＮＣ検出窓信号が、アドレスＳＹＮＣ検出回路１２３の他方入力を介して入力される。この結果、ＳＹＮＣ検出窓信号がＨレベルとなり検出窓が開いている期間中（図６の（ｂ））に比較器１２７から検出出力が出力された場合にのみ、その検出出力がアドレスＳＹＮＣ検出信号（図６の（ｄ））としてＡＮＤゲート１２８から出力されることになる。
【００７３】
以上の動作は、図４のＰＬＬ回路１１０が順調に機能し、ＰＬＬ回路１１０がロックしてジッタ成分の少ないクロック信号が装置の各要素に供給されている場合の動作である。図８は、このような定常状態（ＰＬＬロック時）における入力アドレスデータのシフトレジスタ１２５へのラッチのタイミングを示すタイミング図である。
【００７４】
図８において（ａ）は入力アドレスデータであり、（ｂ）はアドレスデータをサンプリングするクロック信号である。各クロックはＤＣＢの周波数であり、前述のように６ＤＣＢで１ＡＤＢに相当している。
【００７５】
図８において、入力アドレスデータの立上がりまたは立下がりのエッジに応じて図示しないカウンタがリセットされ、次に到来するクロックからカウンタは０，１，２のカウントを繰返す。そしてカウント値０のときに入力アドレスデータは矢印のタイミングでラッチされる。図８の例では、まず入力アドレスデータの立上がりエッジによりカウンタがリセットされ、次のカウント値０のクロックの立下がりに応じたタイミングでデータ“１”のラッチが行なわれる。次に、入力アドレスデータの立下がりエッジによりカウンタがリセットされ、次のカウント値０のクロックの立下がりに応じたタイミングでデータ“０”のラッチが行なわれる。以下、０，１，２のカウント値が反復され、カウント値０ごとに対応するクロックの立下がりタイミングでデータがラッチされることになる。
【００７６】
図８の定常状態では、ＳＹＮＣパターンに相当するデータ“１０００１１１０”が下向き矢印のタイミングで順次取込まれシフトレジスタにラッチされていく様子が表わされている。この取込みの分解能はＰＬＬから供給されるクロックの周波数によって変化する。
【００７７】
すなわち、図９は、ＰＬＬのロックが外れ、供給されるクロックの周波数が下がり、この結果入力アドレスデータから取込まれるデータが欠落している状態を示している。また図１０は逆に、供給されるクロックの周波数が上がり、入力アドレスデータから余分なデータが取込まれている状態を示している。
【００７８】
このように、図９および図１０に示した非定常状態（ＰＬＬのロックが外れた状態）では、図７に関連して先に説明したＳＹＮＣパターンのフルマッチングは不可能となり、アドレスＳＹＮＣ検出はもはやできなくなる。
【００７９】
先に述べたように、ＰＬＬ回路１１０がロックした状態では、同期検出は問題なく実行できるが、光磁気ディスクの記録再生装置では、必ずしもＰＬＬがロックした状態だけで同期検出が行なわれるものではない。
【００８０】
たとえばトラックジャンプやスチル再生の際にはトラッキングが乱れ、ＰＬＬ回路１１０はロックできなくなることがある。たとえばピックアップが次の再生位置へジャンプした後、ディスクからデータを読取ろうとすると、ＰＬＬがロックするまでの間、安定したクロックは供給されない。その一方で、ジャンプ中のピックアップが現在どこにいるかを常に特定する必要があり、クロックがいかに乱れていてもアドレスを検出する必要がある。そしてアドレス検出の前提として同期検出を行なわなければならない。
【００８１】
しかしながら、前述のような８ビットのＳＹＮＣパターンのフルマッチングによる検出では、このようにクロックが乱れた状態（図９および図１０に示すような非定常状態）では同期検出は不可能である。
【００８２】
本発明の実施の形態によれば、ＰＬＬのロック状態すなわちクロックの供給状態を考慮して、ＳＹＮＣパターンのフルマッチングではなく、部分的に指定されたＳＹＮＣパターンのマッチングの検出により、同期検出が行なわれる。
【００８３】
図１１は、この発明の実施の形態によるアドレスＳＹＮＣ検出回路１２３の構成を示す概略ブロック図であり、図１２は、図１１の比較器１２９の詳細な構成を示すブロック図である。
【００８４】
図１１および図１２に示した実施の形態においては、レジスタ１２６に記憶された８ビットのＳＹＮＣパターン“１０００１１１０”のすべてではなく、ある部分のみをマッチングの対象のビットとしてユーザが予め指定するものである。
【００８５】
８ビットのＳＹＮＣパターン“１０００１１１０”のうちどのビットを観測の対象とするかを指定するデータは、レジスタ１３０および１３１に設定される。
【００８６】
レジスタ１３０には最初の同期パターンとしての４ＡＤＢ長の同期フィールド（図３）の検出の際にマッチングの対象とするビットを指定する情報が記憶されており、レジスタ１３１には、２番目の同期パターンとしての４ＡＤＢ長のＲｅｓｙｎｃフィールド（図３）の検出の際にマッチングの対象とするビットを指定する情報が記憶されている。
【００８７】
これらのレジスタ１３０，１３１に記憶されたデータ“０”は８ビットのＳＹＮＣパターン“１０００１１１０”のうち対応するビットをマスクする機能を有し、データ“１”はＳＹＮＣパターンの対応するビットと対応するアドレスデータとの比較を可能にする機能を有している。
【００８８】
すなわち、図１１を参照して、最初の同期フィールドの検出時にはＰＬＬが十分にロックしておらず、クロックが不安定なため、読取れないアドレスデータが多く、８ビットのフルマッチングは事実上困難である。そこで、８ビットのＳＹＮＣパターン“１０００１１１０”の中心部の４ビット“００１１”のみをマッチングの対象ビットとして観測し、両端の２ビット“１０”および“１０”は切捨てるように構成したものである。これに対し、最初の同期フィールドに近接した後のＲｅｓｙｎｃフィールドでは、上述の最初の同期フィールド位置でのクロック位相調整の結果、クロック位相が大きくずれている可能性が低いため同期検出が容易になっている。そこで、マッチングの対象となるビットをＳＹＮＣパターンの中心の６ビット“０００１１１”に拡大したものである。
【００８９】
より詳細に、最初の同期フィールドの検出時には、スイッチ群１３２は、レジスタ１３０に記憶されているデータ“００１１１１００”を比較器１２９に与えるよう、図示しない制御回路からの制御信号によって切換えられる。
【００９０】
図１２を参照すると、８ビットの各々ごとに、シフトレジスタ１２５からのアドレスデータビットと、レジスタ１２６からのＳＹＮＣパターンビットとが対比され、両者のビットがともに“０”のときまたはともに“１”のとき、ＯＲゲート１２９ａ，１２９ｂ，…，１２９ｈの各々から“１”が出力され、それ以外の場合には“０”が出力される。
【００９１】
ここで、レジスタ１３０からの対応するＳＹＮＣ観測指定ビットが“０”であれば、その反転信号と対応するＯＲゲート出力とのＯＲ処理の結果、ＯＲゲート１２９ｉ，１２９ｊ，…，１２９ｏのうち対応するゲートからは常時“１”が出力され、当該アドレスデータとＳＹＮＣパターンとの対比結果はマスクされることになる。
【００９２】
一方、レジスタ１３０からの対応するＳＹＮＣ観察指定ビットが“１”であれば、その反転信号と対応するＯＲゲート出力とのＯＲ処理の結果、ＯＲゲート１２９ａ，１２９ｂ，…，１２９ｈの出力がそのままＯＲゲート１２９ｉ，１２９ｊ，…，１２９ｏのうち対応するゲートから出力されることになる。
【００９３】
すなわちレジスタ１３０のデータパターンが“００１１１１００”であれば、中央の４ビットに相当する部分のみにおいてアドレスデータとＳＹＮＣパターンとの対比が行なわれ、中央の４ビットすべてで一致が検出された場合にのみＡＮＤ回路１２９ｐから“１”の出力が検出され、図１１のＡＮＤゲート１２８の一方入力に与えられることになる。
【００９４】
次に、Ｒｅｓｙｎｃフィールドの検出時には、スイッチ群１３２はレジスタ１３１に記憶されているデータ“０１１１１１１０”を比較器１２９に与えるように切換わる。上述の場合と同様に、レジスタ１３１からの対応するＳＹＮＣ観測指定ビットが“０”であれば常時“１”がＡＮＤ回路１２９ｐに与えられ、“１”であればＯＲゲート１２９ａ，１２９ｂ，…，１２９ｈの出力がそのままＡＮＤ回路１２９ｐに与えられる。すなわち、レジスタ１３１のデータパターンが“０１１１１１１０”であれば、中央の６ビットに相当する部分においてのみ、アドレスデータとＳＹＮＣパターンとの対比が行なわれ、中央の６ビットすべてで一致が検出された場合にのみＡＮＤ回路１２９ｐから“１”の出力が検出され、図１１のＡＮＤゲート１２８の一方入力に与えられることになる。
【００９５】
なお、上述の実施の形態では、最初の同期フィールドと後続のＲｅｓｙｎｃととで同じＳＹＮＣパターン“１０００１１１０”を用いていたが、両者は互いに異なるＳＹＮＣパターンであってもよい。その場合にはＲｅｓｙｎｃの同期パターンを記憶したレジスタがさらに１つ必要となる。
【００９６】
以上のように、この発明の実施の形態によれば、最初の同期検出のときにはマッチングの観測ビット数を少なくし、２回目の同期検出のときにはマッチングの観測ビット数をより多くしている。これにより、ＰＬＬが未だ十分にロックしていない１回目の検出時でも、同期検出が可能となり、さらに２回目の検出時にはより確実な同期検出が可能となる。
【００９７】
なお、レジスタ１３０，１３１に設定される観測指定ビットは、ユーザがディスク装置のばらつきなどを考慮して経験的に適当な範囲に決定し、図示しないコントローラ等を介して設定するものであり、図１１に示したものは例示にすぎない。
【００９８】
以上のようにして同期検出が行なわれると、後続のアドレス情報の切出し位置が特定され、アドレス情報が抽出されることになる。しかしながら、ＰＬＬ回路が非常に不安定な状態にありクロック信号がいつまでも安定しない場合、光磁気ディスク上のアドレス情報そのものが何らかの原因で破壊されている場合、光磁気ディスクの温度特性等により信号が極めて読取にくくなっている場合などには、同期検出に引続いて抽出されたデータであっても、現実にはアドレスセグメントのアドレスデータであるとは限らず、したがって、抽出されたデータがアドレスデータであるか否かを判断する必要がある。
【００９９】
この発明の実施の形態によれば、同期検出によって抽出されたデータがアドレスデータであるか否かを判断するアドレス検出回路が設けられており、図４に示した記録再生装置ではアドレス検出回路１１１によって実現されている。
【０１００】
以下に、この発明の実施の形態におけるアドレス検出の原理について説明する。一般に、アドレスデータは、バイフェーズルールによって光磁気ディスク上に書込まれている。簡単に説明すると、バイフェーズルールとは、情報の“０”を“１０”の波形で表現し、情報の“１”を“０１”の波形で表現する方法である。
【０１０１】
アドレスデータは必ずバイフェーズルールによって光磁気ディスクに書かれているため、同期検出に引続いて抽出されたデータがアドレスデータであるか否かは、抽出された当該データがバイフェーズルールによって書かれたデータであるか否かをチェックすることにより判断することができる。このようなチェックをバイフェーズルールチェックと称する。
【０１０２】
したがって、もしも同期検出に引続いて抽出されたデータがバイフェーズルールで表現されたデータでなければ、同期検出は誤っており、抽出されたデータはアドレスデータとは関係のないデータであるものと判断し、アドレス未検出状態となる。このような場合には、アドレス検出のためのシーケンサが停止し、次のＦＣＭの検出を待ってアドレス検出動作を繰返すこととなる。
【０１０３】
この発明の実施の形態では基本的に、まず同期検出がなされた後に、バイフェーズルールのチェックを行ない、検出されたデータがバイフェーズルールで書かれていたことが検出された（バイフェーズルールチェックＯＫ）場合に、アドレス検出の前提条件をパスしたものとする。そして、この場合に限り、追加の種々の検出が行なわれる。以下に、アドレス検出の種々の方式について説明する。
【０１０４】
［実施の形態１］
同期検出に加えてバイフェーズルールチェックＯＫの場合、さらにアドレスセグメントのＣＲＣ１およびＣＲＣ２のエラーチェック、ならびにアドレス周期信号のアドレスウィンドウの検出を行ない、すべての検出結果が良好な場合にのみアドレスデータの検出が正しく行なわれていたものと判断する。
【０１０５】
図１３は、このような実施の形態１の設定条件がすべて満たされている場合を示すタイミング図である。
【０１０６】
図１３を参照して、ＦＣＭ（ａ）の検出後、前述の同期検出信号（ｂ）が得られ、後続の信号のバイフェーズルールチェックが行なわれる。その結果、エラーがなければ（データがバイフェーズルールで書かれていれば）、バイフェーズルールエラーフラグはＬレベルとなってエラーなしを示す（ｃ）。
【０１０７】
その後、ＣＲＣ１のエラーチェック動作（斜線部）が開始されるまで、バイフェーズルールチェックは行なわれ、ＣＲＣ１によりアドレスデータが正しく読めた場合にはＣＲＣ１ＯＫフラグはＨレベルに立上がる（ｄ）。
【０１０８】
その後、ＣＲＣ２のエラーチェック動作（斜線部）が開始されるまでの期間、再度バイフェーズルールチェックが行なわれ、ＣＲＣ２によりアドレスデータが正しく読めた場合には、ＣＲＣ２ＯＫフラグはＨレベルに立上がる（ｅ）。
【０１０９】
一方、アドレス周期信号（ｆ）は、アドレスセグメントのウィンドウとなる信号である。アドレスセグメントは、３９セグメント周期でディスク上に形成されており、したがってアドレスデータは３９ＦＣＭの周期で検出されることになる。すなわち、このアドレス周期信号（ｆ）は、アドレス検出信号（ｇ）が発生するたびに、図示しないカウンタをリセットし、以後ＦＣＭを３９個カウントすることによってアドレスセグメントのタイミングを見出し、その都度パルス状のアドレスウィンドウを発生する信号である。
【０１１０】
図１３の例では、アドレスの検出タイミングがアドレス周期信号のアドレスウィンドウに適合している状態を示している。しかし、最初のアドレス検出のタイミングではアドレス周期は未だとれていないため、図１３のようなタイミングでアドレスウィンドウは発生していない。このため、最初の検出タイミングでは、同期検出（ｂ）＋バイフェーズルールチェックＯＫ（ｃ）が検出されれば、あるいはそれに加えて設定により、ＣＲＣ１，ＣＲＣ２の双方（ＡＮＤ）または一方（ＯＲ）でエラーなし（ｄ，ｅ）が検出されれば、とりあえずアドレス検出信号（ｇ）を発生することとしている。
【０１１１】
このアドレス検出信号（ｇ）を初期信号として３９個ＦＣＭをカウンタで繰返しカウントすることにより、以後はアドレス周期が確定し、図１３に示すようなタイミングでアドレス周期信号のアドレスウィンドウが発生することになる。なお、後述する実施の形態２〜５のいずれにおいても、同様にして、アドレス周期信号（ｆ）の周期は、最初の検出時にアドレス周期を考慮せずに検出されたアドレス検出信号（ｇ）を初期信号として３９個のＦＣＭを繰返しカウントすることにより確定されるものとする。
【０１１２】
したがって、図１３の実施の形態１の状態では、すでにアドレス周期信号の周期は確定しており、同期検出（ｂ）＋バイフェーズルールチェックＯＫ（ｃ）に加えて、ＣＲＣ１，ＣＲＣ２の双方（ＡＮＤ）でエラーなしが検出され（ｄ，ｅ）、かつ検出タイミングがアドレス周期信号（ｆ）のアドレスウィンドウに適合していることが判断された場合にのみ、アドレスデータの検出が正しく行なわれたものとみなしてアドレス検出信号（ｇ）が発生する。
【０１１３】
このように、同期検出＋バイフェーズルールチェックＯＫに加えて、ＣＲＣ１，ＣＲＣ２の双方のエラー検出結果までアドレス検出条件に加味すると、厳密なアドレス検出が行なえる一方、データの状態が少しでも劣化すると、検出率が著しく低下してしまうことが考えられる。
【０１１４】
この発明の以下の実施の形態においては、アドレス検出のための条件設定に自由度を持たせることにより、光磁気ディスクから再生されるデータの状況に応じたアドレス検出を可能にしている。
【０１１５】
［実施の形態２］
同期検出に加えてバイフェーズルールチェックＯＫの場合、さらにアドレスセグメントのＣＲＣ１またはＣＲＣ２のエラーチェック、ならびにアドレス周期信号のアドレスウィンドウの検出を行ない、ＣＲＣ１またはＣＲＣ２のいずれか一方でエラーがないと判断され、かつアドレス周期信号のアドレスウィンドウが検出された場合にのみ、アドレスデータの検出が正しく行なわれたものと判断する。
【０１１６】
図１４は、ＣＲＣ１，ＣＲＣ２のうち、ＣＲＣ１でエラーなしが判断され（ｄ）、さらに検出タイミングがアドレス周期信号（ｆ）のアドレスウィンドウに適合していることが判断された場合を示し、図１５は、ＣＲＣ１，ＣＲＣ２のうち、ＣＲＣ２でエラーなしが判断され（ｅ）、さらに検出タイミングがアドレス周期信号（ｆ）のアドレスウィンドウに適合していることが判断された場合を示している。前述の実施の形態１では、ＣＲＣ１，ＣＲＣ２の双方（ＡＮＤ）でエラーなしが検出されなければアドレス検出とみなされないのに対し、この実施の形態２では、ＣＲＣ１，ＣＲＣ２の一方（ＯＲ）でエラーなしと検出されれば、アドレス検出とみなされ、アドレス検出信号（ｇ）が発生する。
【０１１７】
すなわち、この実施の形態２では、前述の実施の形態１に比べて、アドレス検出のための設定条件が緩和されており、再生データの状態が良好ではない場合でも、アドレス検出率が低下することを防いでいる。
【０１１８】
［実施の形態３］
同期検出に加えてバイフェーズルールチェックＯＫであれば、ＣＲＣ１，ＣＲＣ２のエラーチェックは加味せず、アドレス周期信号のアドレスウィンドウが検出されればアドレスでの検出が正しく行なわれたものと判断する。
【０１１９】
図１６は、このような実施の形態３による設定条件が満たされた状態を示すタイミング図であり、ＣＲＣ１，ＣＲＣ２のエラーチェックを加味することなく（ＣＲＣ ＯＦＦ）、検出タイミングがアドレス周期信号（ｆ）のアドレスウィンドウに適合していることが判断されれば、アドレス検出とみなされ、アドレス検出信号（ｇ）が発生する。
【０１２０】
したがって、この実施の形態３では、前述の実施の形態２に比べて、さらにアドレス検出のための設定条件が緩和されており、再生データの状態がさらに不良の場合でも、アドレス検出率が低下することを防いでいる。
【０１２１】
図１７は、このようなアドレス検出のための設定条件の組合せの表を示す図である。この表の第１行に示すように同期検出＋バイフェーズルールチェックの前提条件をパスできなかった場合（ＮＧ）、ＣＲＣ１，ＣＲＣ２のエラーチェック、アドレス周期信号の検出は行なわれない。
【０１２２】
第２行〜第４行は、同期検出＋バイフェーズルールチェックＯＫを前提として、ＣＲＣ１，ＣＲＣ２のエラーチェックを加味しない場合（ＯＦＦ）、ＣＲＣ１，ＣＲＣ２の双方のエラーなしを加味する場合（ＡＮＤ）、ＣＲＣ１，ＣＲＣ２のいずれか一方のエラーなしを加味する場合（ＯＲ）であって、アドレス周期信号が検出されない（ＯＦＦ）場合を示している。
【０１２３】
アドレス周期信号のアドレスウィンドウが検出されなければアドレス検出の確度は下がるが、アドレス検出とみなすように設定することは可能である。前述のように周期信号のアドレスウィンドウは最初のアドレス検出時には出てこないことがあっても、とりあえず発生したアドレス検出信号を初期信号としてＦＣＭを３９個カウントすれば３９セグメントごとに必ず発生する。
【０１２４】
一方、第５行〜第７行は、上述のＣＲＣ１，ＣＲＣ２のエラーチェックがＯＦＦ，ＡＮＤ，ＯＲの場合であって、アドレス周期信号のアドレスウィンドウが検出されている（ＯＮ）場合を示している。すなわち、第５行目は、図１６の実施の形態３に相当する設定条件の組合せであり、第６行目は、図１３の実施の形態１に相当する設定条件の組合せであり、第７行目は、図１４および図１５の実施の形態２に相当する設定条件の組合せである。
【０１２５】
ところで、上述の各実施の形態では、同期検出とバイフェーズルールチェックＯＫをアドレス検出の最低条件としている。
【０１２６】
しかしながら、光磁気ディスクによっては、データの状態が劣悪なものもあり、バイフェーズルールチェックをアドレス検出の前提条件とすると全くアドレスが読めなくなってしまうことが考えられる。そこで、この発明の実施の形態においては、アドレス検出の自由度をさらに増大させ、バイフェーズルールチェックの結果がエラーであっても、先行するアドレス検出信号によってアドレス周期信号の周期が確定し、アドレス周期信号のアドレスウィンドウが検出されればアドレス検出とみなしている。
【０１２７】
［実施の形態４］
図１８は、バイフェーズルールチェックがエラーでもアドレス検出とみなされる場合の設定条件を示すタイミング図である。
【０１２８】
図１８を参照して、ＦＣＭ（ａ）の検出後、同期検出信号（ｂ）が得られているが、バイフェーズルールエラーフラグ（ｃ）は、一旦リセットされた後、Ｈレベルとなってバイフェーズルールエラーの発生を示している。
【０１２９】
この状態において、アドレス周期信号（ｆ）については先に検出されたアドレス検出信号を基に３９個のＦＣＭを繰返しカウントすることによってアドレス周期が確定しているものとし、図１８に示すようにアドレスウィンドウが検出されたため、アドレス検出信号（ｇ）が破線で示すタイミングで補間される。すなわちアドレス周期信号（ｆ）は、上述のように先行するアドレスセグメントから３９ＦＣＭ周期で繰返しており、この周期信号のアドレスウィンドウ内にアドレスデータがあるものと考えられるからである。
【０１３０】
［実施の形態５］
図１９は、バイフェーズルールエラーに加えて、同期検出すら行なわれていない状態を示している。このような場合であっても、先に検出されたアドレス検出信号を基にアドレス周期信号の周期が確定してアドレス周期信号（ｆ）のアドレスウィンドウが検出され、アドレス検出タイミングがアドレスウィンドウに適合している場合に、アドレス検出信号（ｇ）が破線で示すタイミングで補間される。
【０１３１】
図２０は、アドレス検出回路１１１（図４）のうち、上述の実施の形態１〜５を実現する部分を抽出して示す概略ブロック図である。
【０１３２】
図４の信号演算回路１００から与えられる、アドレスデータを再生した信号ＲＰＰは、図５の同期検出回路として機能するＳＹＮＣ検出回路２００、バイフェーズルールチェック回路２０１、ＣＲＣ１チェック回路２０２、およびＣＲＣ２チェック回路２０３に与えられる。
【０１３３】
ＳＹＮＣ検出回路２００は、同期検出信号（ｂ）を発生してシーケンサ２０４に与える。シーケンサ２０４は、この同期検出信号をもとに、バイフェーズルールチェック回路２０１によるバイフェーズルールチェック実行のタイミングを規定する信号と、ＣＲＣ１チェック回路２０２によるエラーチェックのタイミングを規定する信号と、ＣＲＣ２チェック回路２０３によるエラーチェックのタイミングを規定する信号とを発生し、それぞれ対応する回路に与えている。
【０１３４】
これにより、バイフェーズルールチェック回路２０１、ＣＲＣ１チェック回路２０２、およびＣＲＣ２チェック回路２０３は、前述の各実施の形態において定められたタイミングで、それぞれバイフェーズルールのエラーチェック、ＣＲＣ１のエラーチェック、ＣＲＣ２のエラーチェックを実行する。これらのエラーチェックの結果はすべて判断回路２０５に与えられる。
【０１３５】
一方、アドレス検出ウィンドウ作成回路２０６からは、アドレス周期信号（ｆ）が発生し、判断回路２０５に与えられる。
【０１３６】
判断回路２０５においては、上述の各実施の形態において説明した設定条件の任意の組合せが予めユーザによって図示しないレジスタ等に設定されているものとする。そして判断回路２０５は、設定された組合せに応じて、アドレス検出を判断し、アドレス検出信号（ｇ）を出力する。
【０１３７】
出力されたアドレス検出信号（ｇ）は、アドレス検出ウィンドウ作成回路２０６にフィードバックされる。アドレス検出ウィンドウ作成回路２０６はカウンタで構成され、このフィードバックされたアドレス検出信号によってリセットされ、３９個のＦＣＭのカウントを開始し、次の周期のアドレス周期信号を発生して判断回路２０５に与える。
【０１３８】
［実施の形態６］
実施の形態６においては、同期検出、バイフェーズルールチェック、およびＣＲＣのエラーチェックを２回行ない、少なくとも１回、同期検出、バイフェーズルールチェック、およびＣＲＣのエラーチェックの検出結果が良好な場合、アドレスデータの検出が正しく行なわれていたものと判断する。
【０１３９】
図２１は、このような実施の形態６の設定条件がすべて満たされている場合を示すタイミング図である。
【０１４０】
図２１を参照して、ＦＣＭ（ａ）の検出後、前述の同期検出信号（ｂ）（図２１においては、同期検出を２回行なうため「同期検出１」と表示されている。）が得られ、後続の信号のバイフェーズルールチェックが行なわれる。その結果、エラーがなければ（データがバイフェーズルールで書かれていれば）、バイフェーズルールエラーフラグはＬレベルとなってエラーなしを示す（ｃ）。
【０１４１】
その後、ＣＲＣ１のエラーチェック動作（斜線部）が開始されるまで、バイフェーズルールチェックは行なわれ、ＣＲＣ１によりアドレスデータが正しく読めた場合にはＣＲＣ１ＯＫフラグはＨレベルに立上がる（ｄ）。
【０１４２】
その後、再度、同期検出が行なわれ、前述の同期検出信号（ｅ）が得られ、後続の信号のバイフェーズルールチェックが行なわれる。その結果、エラーがなければ（データがバイフェーズルールで書かれていれば）、バイフェーズルールエラーフラグはＬレベルとなってエラーなしを示す（ｆ）。
【０１４３】
その後、ＣＲＣ２のエラーチェック動作（斜線部）が開始されるまでの期間、再度バイフェーズルールチェックが行なわれ、ＣＲＣ２によりアドレスデータが正しく読めた場合には、ＣＲＣ２ＯＫフラグはＨレベルに立上がる（ｇ）。そして、アドレス検出信号（ｈ）が発生される。
【０１４４】
ここで、同期検出１は、８ビットのＳＹＮＣパターン“１０００１１１０”の中心部の４ビット“００１１”のみをマッチングの対象として観測し、両端の２ビット“１０”および“１０”は切捨てるように構成したものである。また、ｄ同期検出２は、８ビットのＳＹＮＣパターン“１０００１１１０”の中心部６ビット“０００１１１”のみをマッチングの対象として観測するものである。このように２回目の同期検出においてマッチングの対象を４ビットから６ビットに増加させることによって、より確実にアドレスが記録されている位置を特定できる。さらに、バイフェーズルールチェックにおいては、光磁気ディスク１のアドレスフィールド（図３参照）に記録された７ＡＤＢのフレームアドレスおよび５ＡＤＢのバンドアドレスについて行われる。
【０１４５】
実施の形態６においては、ＣＲＣ１，ＣＲＣ２のエラーチェックの双方がＯＫになる必要がなく、少なくとも一方がＯＫになれば良い。図２２は、ＣＲＣ１のエラーチェックがＯＫ、ＣＲＣ２のエラーチェックにおいてエラーが発生した場合を示す。１回目の同期検出＋バイフェーズルールチェック＋ＣＲＣ１のエラーチェックの全ての検出結果が良好であり、２回目の同期検出＋バイフェーズルールチェックがＯＫであるので、アドレス検出信号（ｈ）は発生される。
【０１４６】
また、図２３は、ＣＲＣ１のエラーチェックにおいてエラーが発生し、ＣＲＣ２のエラーチェックがＯＫである場合を示す。１回目のＣＲＣ１のエラーチェックにおいてエラーが発生した場合でも、２回目の同期検出＋バイフェーズルールチェック＋ＣＲＣ２のエラーチェックに移行することができる。図２３に示す場合、１回目の同期検出＋バイフェーズルールチェックがＯＫであり、２回目の同期検出＋バイフェーズルールチェック＋ＣＲＣ２のエラーチェックがＯＫであるので、アドレス検出信号（ｈ）が発生される。なお、同期検出１および同期検出２は、上記図１１に示すアドレスＳＹＮＣ検出回路１２３を用いて行われる。
【０１４７】
この実施の形態６におけるアドレス信号の検出ための設定条件においては、同期検出＋バイフェーズルールチェックがＯＫになることが前提条件となっている。つまり、２回の同期検出＋バイフェーズルールチェック＋ＣＲＣのエラーチェックにおいて、１回でも同期が検出されず、またはバイフェーズルールチェックがＯＫでなければ、アドレス検出信号（ｈ）が発生されない。一方、ＣＲＣ１，ＣＲＣ２のエラーチェックのうち、いずれか一方においてエラーが発生しても他方のＣＲＣエラーチェックがＯＫになれば、アドレス検出信号（ｈ）を発生させる。同期が検出されず、およびバイフェーズルールチェックにおいてエラーが発生した場合には、バイフェーズルールチェックを行なったデータはアドレスデータではない確率が高く、同期検出およびバイフェーズルールチェックがＯＫになれば、ＣＲＣのエラーチェックにおいてエラーが１回発生してもバイフェーズルールチェックを行なったデータはアドレスデータである確率が高いため、同期検出およびバイフェーズルールチェックがＯＫになることをアドレス検出のための前提条件としている。
【０１４８】
１回目の同期検出＋バイフェーズルールチェック＋ＣＲＣ１のエラーチェックにおいて、これらを全て誤る確率は、（１／２4）×（１／２12）×（１／２14）＝（１／２30）である。一方、最近、実用化されようとしているＡＳ−ＭＯ規格と同じデータフォーマットを有する直径２．５インチの光磁気ディスク（ｉＤフォーマットによる光磁気ディスクと称する。）は記憶容量が７３０Ｍｂｙｔｅｓであるため、この記憶容量をアドレスビット数に換算すると、７３０Ｍｂｙｔｅｓ＝７３０×（２10）×（２10）×８×（１／６）＝０．９５×２30アドレスビットである。この換算において、２つの（２10）は１Ｍｂｙｔｅを表し、８は、バイトからビットへの換算を表し、（１／６）はビットからアドレスビットへの換算を表す。上述したように１アドレスビットは、６ＤＣＢであるからである。
【０１４９】
そうすると、ｉＤフォーマットのディスク１枚は、０．９５×２30ビット程度のアドレスビットに相当する。したがって、１回目の同期検出＋バイフェーズルールチェック＋ＣＲＣ１のエラーチェックの全てにおいて誤検出される割合はｉＤフォーマットのディスク全体を１回再生したときに１回エラーが発生する程度である。上記の計算はランダムなデータ列がアドレス検出回路に入力されるとして計算されているが、実際のアドレスデータは相互に関連性の強いデータであるので、誤検出の発生確率はより小さくなる。また、同期検出＋バイフェーズルールチェック＋ＣＲＣのエラーチェックを２回行い、いずれか一方においてＯＫになれば、アドレス検出信号（ｈ）を発生させることにしているので、誤検出の発生確率はさらに小さくなる。
【０１５０】
図２４は、実施の形態６におけるアドレス検出用の設定組合わせを示したものである。１行目は同期検出＋バイフェーズルールチェックがＮＧの場合であり、この場合はＣＲＣ１，ＣＲＣ２のエラーチェックは行わずにアドレス検出信号（ｈ）を発生させない。２行目は、２回の同期検出＋バイフェーズルールチェック＋ＣＲＣのエラーチェックの全てがＯＫになった場合であり、図２１に示す状態に相当する。３行目は、２回の同期検出＋バイフェーズルールチェック＋ＣＲＣのエラーチェックにおいて、同期検出＋バイフェーズルールチェックＯＫを前提として、いずれか一方のＣＲＣエラーチェックにおいてエラーが発生した場合であり、図２２および図２３に示す状態に相当する。
【０１５１】
図２５は、アドレス検出回路１１１（図４参照）のうち、実施の形態６を実現する部分を抽出して示す概略ブロック図である。
【０１５２】
図４の信号演算回路１００から与えられる、アドレスデータを再生した信号ＲＰＰは、図５の同期検出回路として機能するＳＹＮＣ１検出回路４０１，ＳＹＮＣ２検出回路４０４、バイフェーズルールチェック回路４０２，４０５、ＣＲＣ１チェック回路４０３，ＣＲＣ２チェック回路４０６、およびＳＹＮＣ２検出回路４０４へ与えられる。
【０１５３】
ＳＹＮＣ１検出回路４０１は、同期検出信号（ｂ）を発生してシーケンサ４０７に与える。シーケンサ４０７は、この同期検出信号をもとに、バイフェーズルールチェック回路４０２，４０５によるバイフェーズルールチェック実行ためのタイミングを規定する信号と、ＣＲＣ１チェック回路４０３によるエラーチェックのタイミングを規定する信号と、ＣＲＣ２チェック回路４０６によるエラーチェックのタイミングを規定する信号と、ＳＹＮＣ２検出回路４０４による同期検出２のタイミングを規定する信号とを生成し、それぞれ対応する回路へ与える。
【０１５４】
これにより、バイフェーズルールチェック回路４０２，４０５、ＣＲＣ１チェック回路４０３、ＣＲＣチェック回路４０６、およびＳＹＮＣ２検出回路４０４は図２１〜図２３に示すタイミングで、それぞれ、バイフェーズルールチェック、ＣＲＣのエラーチェック、同期検出を実行する。そして、これらのチェック結果は、判断回路４０８に与えられる。
【０１５５】
判断回路４０８は、上述した図２４に示すアドレス検出用設定組み合わせに従って判断し、アドレス検出信号（ｈ）を出力する。
【０１５６】
なお、実施の形態６においては、１回目の同期検出の際に対象とするビット数を７ビット、２回目の同期検出の際に対象とするビット数を８ビットとしても良い。
【０１５７】
［実施の形態７］
実施の形態７においては、実施の形態６における２回の同期検出＋バイフェーズチェック＋ＣＲＣエラーチェックのそれぞれにおいて、フレーム番号の連続性をチェックする。
【０１５８】
図２６は、このような実施の形態７における設定条件が全て満たされている場合を示すタイミング図である。
【０１５９】
図２６を参照して、実施の形態６における同期検出１＋バイフェーズルールチェック１＋ＣＲＣ１エラーチェックがＯＫになった後、フレームアドレス（図３参照）に基づいてフレーム番号の連続性がチェックされる（斜線部）。そして、連続性が確認されると、フレーム番号連続性１ＯＫフラグがＬレベルからＨレベルに立上がる（ｅ）。
【０１６０】
その後、実施の形態６における２回目の同期検出２＋バイフェーズルールチェック２＋ＣＲＣ２エラーチェックが行われ、同期検出２＋バイフェーズルールチェック２＋ＣＲＣ２エラーチェックがＯＫになった後、再度、フレーム番号の連続性がチェックされる（斜線部）。そして、連続性が確認されると、フレーム番号連続性１ＯＫフラグがＬレベルからＨレベルに立上がる（ｉ）。そして、アドレス検出信号（ｊ）が発生される。
【０１６１】
実施の形態７においては、ＣＲＣ１，ＣＲＣ２のエラーチェックおよびフレーム番号の連続性のチェックの双方がＯＫになる必要がなく、フレーム番号の連続性が少なくとも一方においてＯＫになれば良い。つまり、ＣＲＣ１のエラーチェックおよびＣＲＣ２のエラーチェックの双方においてエラーが発生してもフレーム番号の連続性においてフレーム番号が連続していることが確認されれば良い。図２７は、同期検出１＋バイフェーズルールチェック１、および同期検出２＋バイフェーズルールチェック２のＯＫを前提として、ＣＲＣ１のエラーチェックおよびＣＲＣ２のエラーチェックにおいてエラーが発生し、フレーム番号の連続性１がＯＫになり、フレーム番号の連続性２のチェックにおいてエラーが発生した場合を示す。この場合、２回のフレーム番号の連続性のチェックにおいてフレーム番号の連続性１がＯＫになっているのでアドレス検出信号（ｊ）を発生する。
【０１６２】
図２８は、同期検出１＋バイフェーズルールチェック１、および同期検出２＋バイフェーズルールチェック２のＯＫを前提として、ＣＲＣ１のエラーチェックおよびＣＲＣ２のエラーチェックにおいてエラーが発生し、フレーム番号の連続性１，２がＯＫになった場合を示す。この場合、２回のフレーム番号の連続性のチェックにおいてフレーム番号の連続性１，２が共にＯＫになっているのでアドレス検出信号（ｊ）を発生する。
【０１６３】
図２９は、同期検出１＋バイフェーズルールチェック１、および同期検出２＋バイフェーズルールチェック２のＯＫを前提として、ＣＲＣ１のエラーチェックおよびＣＲＣ２のエラーチェックにおいてエラーが発生し、フレーム番号の連続性１のチェックにおいてエラーが発生し、フレーム番号の連続性２がＯＫになった場合を示す。この場合、２回のフレーム番号の連続性のチェックにおいてフレーム番号の連続性２がＯＫになっているのでアドレス検出信号（ｊ）を発生する。
【０１６４】
図３０は、同期検出１＋バイフェーズルールチェック１、および同期検出２＋バイフェーズルールチェック２のＯＫを前提として、ＣＲＣ１のエラーチェックにおいてエラーが発生し、ＣＲＣ２のエラーチェックがＯＫになり、フレーム番号の連続性１のチェックにおいてエラーが発生し、フレーム番号の連続性２がＯＫになった場合を示す。この場合、２回のフレーム番号の連続性のチェックにおいてフレーム番号の連続性２がＯＫになっているのでアドレス検出信号（ｊ）を発生する。
【０１６５】
図３１は、同期検出１＋バイフェーズルールチェック１、および同期検出２＋バイフェーズルールチェック２のＯＫを前提として、ＣＲＣ１のエラーチェックがＯＫになり、ＣＲＣ２のエラーチェックにおいてエラーが発生し、フレーム番号の連続性１がＯＫになり、フレーム番号の連続性２のチェックにおいてエラーが発生した場合を示す。この場合、２回のフレーム番号の連続性のチェックにおいてフレーム番号の連続性１がＯＫになっているのでアドレス検出信号（ｊ）を発生する。
【０１６６】
図３２は、同期検出１＋バイフェーズルールチェック１、および同期検出２＋バイフェーズルールチェック２のＯＫを前提として、ＣＲＣ１のエラーチェックにおいてエラーが発生し、ＣＲＣ２のエラーチェックがＯＫになり、フレーム番号の連続性１，２がＯＫになった場合を示す。この場合、２回のフレーム番号の連続性のチェックにおいてフレーム番号の連続性１，２がＯＫになっているのでアドレス検出信号（ｊ）を発生する。
【０１６７】
図３３は、同期検出１＋バイフェーズルールチェック１、および同期検出２＋バイフェーズルールチェック２のＯＫを前提として、ＣＲＣ１のエラーチェックがＯＫになり、ＣＲＣ２のエラーチェックにおいてエラーが発生し、フレーム番号の連続性１，２がＯＫになった場合を示す。この場合、２回のフレーム番号の連続性のチェックにおいてフレーム番号の連続性１，２がＯＫになっているのでアドレス検出信号（ｊ）を発生する。
【０１６８】
図３４は、同期検出１＋バイフェーズルールチェック１、および同期検出２＋バイフェーズルールチェック２のＯＫを前提として、ＣＲＣ１のエラーチェックおとびＣＲＣ２のエラーチェックがＯＫになり、フレーム番号の連続性１のチェックにおいてエラーが発生し、フレーム番号の連続性２がＯＫになった場合を示す。この場合、２回のフレーム番号の連続性のチェックにおいてフレーム番号の連続性２がＯＫになっているのでアドレス検出信号（ｊ）を発生する。
【０１６９】
図３５は、同期検出１＋バイフェーズルールチェック１、および同期検出２＋バイフェーズルールチェック２のＯＫを前提として、ＣＲＣ１のエラーチェックおよびＣＲＣ２のエラーチェックがＯＫになり、フレーム番号の連続性１がＯＫになり、フレーム番号の連続性２のチェックにおいてエラーが発生した場合を示す。この場合、２回のフレーム番号の連続性のチェックにおいてフレーム番号の連続性１がＯＫになっているのでアドレス検出信号（ｊ）を発生する。なお、同期検出１および同期検出２は、上記図１１に示すアドレスＳＹＮＣ検出回路１２３を用いて行われる。
【０１７０】
この実施の形態７においても、アドレス信号の検出ための設定条件においては、同期検出＋バイフェーズルールチェックがＯＫになることが前提条件となっているが、この理由は実施の形態６において説明したのと同じである。
【０１７１】
図３６は、実施の形態７におけるアドレス検出用の設定組合わせを示したものである。１行目は同期検出＋バイフェーズルールチェックがＮＧの場合であり、この場合はＣＲＣ１，ＣＲＣ２のエラーチェックおよびフレーム番号の連続性１，２のチャックは行わずにアドレス検出信号（ｊ）を発生させない。２行目は、２回の同期検出＋バイフェーズルールチェックのＯＫを前提として、ＣＲＣ１，２のエラーチェックにおいてエラーが発生し、フレーム番号の連続性１，２のいずれか一方がＯＫになった場合であり、図２７および図２９に示す状態に相当する。３行目は、２回の同期検出＋バイフェーズルールチェックのＯＫを前提として、双方のＣＲＣエラーチェックにおいてエラーが発生し、双方のフレーム番号の連続性１，２がＯＫになった場合であり、図２８に示す状態に相当する。
【０１７２】
４行目は、２回の同期検出＋バイフェーズルールチェックのＯＫを前提として、ＣＲＣ１，２のエラーチェックにおいて一方がＯＫになり、フレーム番号の連続性１，２のチェックにおいて一方がＯＫになった場合であり、図３０および図３１に示す状態に相当する。
【０１７３】
５行目は、２回の同期検出＋バイフェーズルールチェックのＯＫを前提として、ＣＲＣ１，２のエラーチェックにおいて一方がＯＫになり、双方のフレーム番号の連続性１，２がＯＫになった場合であり、図３２および図３３に示す状態に相当する。
【０１７４】
６行目は、２回の同期検出＋バイフェーズルールチェックのＯＫを前提として、双方のＣＲＣ１，２のエラーチェックがＯＫになり、フレーム番号の連続性１，２のチェックにおいて一方がＯＫになった場合であり、図３４および図３５に示す状態に相当する。
【０１７５】
７行目は、２回の同期検出＋バイフェーズルールチェックのＯＫを前提として、双方のＣＲＣ１，２のエラーチェックがＯＫになり、双方のフレーム番号の連続性１，２がＯＫになった場合であり、図２６に示す状態に相当する。
【０１７６】
図３７は、アドレス検出回路１１１（図４参照）のうち、実施の形態７を実現する部分を抽出して示す概略ブロック図である。
【０１７７】
図４の信号演算回路１００から与えられる、アドレスデータを再生した信号ＲＰＰは、図５の同期検出回路として機能するＳＹＮＣ１検出回路５０１，ＳＹＮＣ２検出回路５０５、バイフェーズルールチェック回路５０２，５０６、ＣＲＣ１チェック回路５０３，ＣＲＣ２チェック回路５０７、フレーム番号連続性チェック回路５０４，５０８、およびＳＹＮＣ２検出回路５０５へ与えられる。
【０１７８】
ＳＹＮＣ１検出回路５０１は、同期検出信号（ｂ）を発生してシーケンサ５０９に与える。シーケンサ５０９は、この同期検出信号をもとに、バイフェーズルールチェック回路５０２，５０６によるバイフェーズルールチェック実行ためのタイミングを規定する信号と、ＣＲＣ１チェック回路５０３によるエラーチェックのタイミングを規定する信号と、ＣＲＣ２チェック回路５０７によるエラーチェックのタイミングを規定する信号と、ＳＹＮＣ２検出回路５０５による同期検出２のタイミングを規定する信号と、フレーム番号連続性チェック回路５０４によるフレーム番号の連続性のチェックのタイミングを規定する信号と、フレーム番号連続性チェック回路５０８によるフレーム番号の連続性のチェックのタイミングを規定する信号とを生成し、それぞれ対応する回路へ与える。
【０１７９】
これにより、バイフェーズルールチェック回路５０２，５０６、ＣＲＣ１チェック回路５０３、ＣＲＣチェック回路５０７、フレーム番号連続性チェック回路５０４、フレーム番号連続性チェック回路５０８およびＳＹＮＣ２検出回路５０５は図２６〜図３５に示すタイミングで、それぞれ、バイフェーズルールチェック、ＣＲＣのエラーチェック、フレーム番号の連続性、および同期検出を実行する。そして、これらのチェック結果は、判断回路５１０に与えられる。
判断回路５１０は、上述した図３６に示すアドレス検出用設定組み合わせに従って判断し、アドレス検出信号（ｊ）を出力する。
【０１８０】
ところで、上述の各実施の形態のように組合された設定条件に基づいてなされたアドレス検出の結果に応じて、適切なアドレス値を選択して表示する必要がある。
【０１８１】
図３８は、図１７の設定条件の組合せに加えて、それぞれの場合のアドレス値の選択方法を示したものである。
【０１８２】
図３８の表の第１行は、図１７の表の第１行と同様にＮＧである。
第２行〜第６行は、同期検出＋バイフェーズルールチェックＯＫの場合であって、３９ＦＣＭ周期のアドレス周期信号を使用しない（ＯＦＦ）場合を示している。これらの場合において、第２行のようにＣＲＣエラーチェックを使用しない場合（ＯＦＦ）には、現検出値が誤っているかの判定ができないので、とりあえず生のアドレス検出値をアドレス値として選択し、表示する。
【０１８３】
一方、第３行〜第６行のようにＣＲＣエラーチェックを使用する場合（ＡＮＤ，ＯＲ）、エラーチェックの結果に応じて、アドレス値として生の検出値を選択するか、または前のアドレス値をそのまま保持する（前値保持）。すなわち、ＣＲＣエラーチェックの結果、現検出値が誤っていると判断された場合には、誤ったアドレスをそのまま表示するか、アドレスの前値を保持するかのいずれかの選択を、ユーザの事前の設定に従ってすることができる。
【０１８４】
なお、第２行〜第６行のようにアドレス周期信号を使用しない（ＯＦＦ）の場合、アドレス値の推定が困難なため、補間値の作成（前値＋１）は行なわない。
【０１８５】
第７行〜第１５行は、同期検出＋バイフェーズルールチェックＯＫの場合であって、３９ＦＣＭ周期のアドレス周期信号を使用する（ＯＮ）場合を示している。これらの場合においてアドレス周期信号を使用しているのでアドレス値の推定が可能なため、ＣＲＣエラーチェックが使用されない（ＯＦＦ）の場合、およびＣＲＣエラーチェックが使用される場合（ＡＮＤ，ＯＲ）の各々において、ユーザの事前の設定に従い、アドレス値を、生の検出値、補間値、前値保持のいずれかから選択することができる。
【０１８６】
図３９は、図３８の表に従ったアドレス値の選択を実行するアドレス検出回路１１１（図４）の部分を示す概略ブロック図である。
【０１８７】
図３９に示した回路は、図２０に示した回路に、フレームおよびバンドのアドレス読出回路２０７、トラック１のアドレス読出回路２０８、トラック２のアドレス読出回路２０９、およびアドレス値選択回路２１０を追加したものである。
【０１８８】
アドレス読出回路２０７、２０８、２０９は、それぞれ、図４の信号演算回路１００から与えられる信号ＲＰＰを受取る。また、シーケンサ２０４は、同期検出信号をもとにアドレス読出回路２０７，２０８，２０９の動作タイミングを規定する信号を発生する。その他の図２０に示した回路と共通する部分については説明を繰返さない。
【０１８９】
図３のアドレスセグメントのアドレスフィールドのフォーマットから明らかなように、フレームおよびバンドのアドレス読出回路２０７からはフレームおよびバンドのアドレスが読出されてアドレス値選択回路２１０に与えられる。
【０１９０】
一方、トラックアドレス１についてはＣＲＣ１のエラーチェックがなされ、その結果に応じてトラック１のアドレス読出回路２０８からトラックアドレス１が読出されてアドレス値選択回路２１０に与えられる。また、トラックアドレス２についてはＣＲＣ２のエラーチェックがなされ、その結果に応じてトラック２のアドレス読出回路２０８からはトラックアドレス２が読出されてアドレス値選択回路２１０に与えられる。
【０１９１】
アドレス値選択回路２１０にはアドレス検出ウィンドウ形成回路２０６からアドレス周期信号も与えられる。アドレス値選択回路２１０は、図３８の表に示した予めユーザによって設定された選択方法に基づいて、ＣＲＣのエラーチェック結果およびアドレス周期信号のアドレスウィンドウの有無に応じて、アドレス読出回路２０７，２０８，２０９から読出したアドレス信号を用いて、生の検出値として、前値保持として、または前値に＋１する補間値として、のいずれかとして選択し表示する。
【０１９２】
図２４および図３６に示す表に従ったアドレス値の表示も、図３８および図３９を参照して説明したのと同じ方法によって行なうことができる。
【０１９３】
以上のように、この発明の実施の形態によれば、アドレス検出のための設定条件の組合せに大きな自由度を持たせることにより、データの状況に応じた検出率でアドレス検出を行なうことが可能となる。また組合せごとにエラーチェックの結果に応じてアドレス値を選択表示することが可能となる。特に、同期検出＋バイフェーズルールチェック＋ＣＲＣエラーチェックを２回行なうことによってアドレスの誤検出の確率を小さくすることができる。
【０１９４】
［改良された実施の形態］
以上のようにしてアドレス検出回路でアドレス検出信号が発生すると、これに応じて記録再生装置のリード／ライト動作が開始することになる。そして、一旦リード／ライト動作が開始されると、通常はアドレスの検出が安定して行なわれ、光磁気ディスクに対するデータの記録再生動作は順調に行なわれることになる。
【０１９５】
しかしながら、このようなリード／ライト動作中において、何らかの外的要因により、ピックアップが移動してしまい、アドレス検出にエラーが生じる場合がある。
【０１９６】
このような場合の対策として、アドレス検出のエラー発生回数が連続して予め設定された回数に到達した場合に、記録再生装置のハードウェア側でこれを検出して強制的にリード／ライト動作を終了させる方法が考えられる。
【０１９７】
しかしながら、このような方法では、エラー発生回数が上記所定回数に到達して突然動作が終了させらるそのときまで、記録再生装置のファームウェア側に事前に何も知らされることはなく、ファームウェア側ではリード／ライト動作が実行され続けるという前提の下に、リード／ライト動作のための各種の処理を実行し続けている。
【０１９８】
したがって、ハードウェア側で突然動作が強制終了させられた場合には、ファームウェア側で実行されてきた処理のかなりの部分が全く無駄な処理であったこととなり、余分な処理時間を割いていたことになる。このため、ハードウェア側によるリード／ライト動作の強制終了はなるべく回避することが望ましい。
【０１９９】
しかしながら、ファームウェア側に事前に何の通知もなくハードウェア側で強制的に動作が終了させられるので、ファームウェア側では処理を継続するために取り得るどのような手段もなかった。
【０２００】
この発明の改良された実施の形態では、ハードウェア側でリード／ライト動作の強制終了を行なう前に、事前に強制終了警告を行ない、ファームウェア側でリード／ライト動作の復帰のための処理を実行することを可能にしたものである。
【０２０１】
図４０は、この発明の改良された実施の形態による光磁気ディスクの記録再生装置の構成を示す概略ブロック図であり、以下に説明する点を除いて図４に示した記録再生装置の構成と同じである。したがって、共通する部分についての説明は繰返さない。
【０２０２】
図４０において、アドレス検出回路１１１は、検出されたアドレス値、アドレス検出信号、ＣＲＣ１ＯＫ，ＣＲＣ２ＯＫのエラーチェックの結果を示すフラグ信号、などをリード／ライト制御回路３０１に与える。
【０２０３】
リード／ライト制御回路３０１は、アドレス検出回路１１１におけるアドレス検出のエラー発生の連続回数を計数し、リード／ライト強制終了信号またはリード／ライト強制終了警告信号を発生する。リード／ライト強制終了信号は、記録時には、コントローラ１１２と、データ変調器１１４とに与えられ、再生時には、コントローラ１１２と、ヘッダ検出回路１０７と、データ復調器１０８とに与えられる。一方、リード／ライト強制終了警告信号は、コントローラ１１２に与えられる。
【０２０４】
図４１は、図４０の改良された実施の形態１によるリード／ライト制御回路３０１の主要部の構成を示すブロック図である。
【０２０５】
図４１において、まず後述するアドレス検出エラー信号がＡＮＤゲート３０２の一方入力およびインバータ３０３に入力される。このアドレス検出エラー信号は、アドレス検出回路１１１において発生するＣＲＣ１ＯＫ，ＣＲＣ２ＯＫのフラグ信号に基づいて形成される。
【０２０６】
図４２は、図４０のリード／ライト制御回路３０１に含まれ、上述のアドレス検出エラー信号を発生するための回路構成を示している。前述のようにＣＲＣ１ＯＫ，ＣＲＣ２ＯＫのそれぞれのフラグ信号は、フレームごとにエラーの場合にはＬレベルとなる信号であり、双方のフラグがエラーを示す場合にはゲート３１０からＨレベルの信号が出力され、いずれか一方のフラグがエラーを示す場合にはゲート３１１からＨレベルの信号が出力される。
【０２０７】
ゲート３１０，３１１の出力はセレクタ３１２に与えられ、設定されたセレクト信号によって一方の入力がアドレス検出エラー信号として選択され、図４１の構成に供給される。
【０２０８】
ＡＮＤゲート３０２の他方入力には、先に説明したようにアドレス検出回路１１１から供給されたパルス状のアドレス検出信号が入力され、ＡＮＤゲート３０２からはパルス化されたアドレス検出エラー信号が出力されて、アドレス検出エラー数計上カウンタ３０５に入力される。アドレス検出エラー数計上カウンタ３０５はこのパルス化されたアドレス検出エラー信号をカウントする。
【０２０９】
一方、インバータ３０３で反転されたアドレス検出エラー信号は、ＡＮＤゲート３０４においてアドレス検出信号によってパルス化され、リセット信号としてアドレス検出エラー数計上カウンタ３０５のリセット端子に与えられる。
【０２１０】
すなわち、アドレス検出エラー数計上カウンタ３０５は、連続するフレームにおいてアドレス検出エラー信号がＨレベルを取り続けてエラーの発生を示す限り、カウントアップを続け、１フレームでもアドレス検出エラー信号がＬレベルとなってエラーなしを示せば、その反転されかつパルス化されたリセット信号によってアドレス検出エラー数計上カウンタ３０５はリセットされる。
【０２１１】
このように、アドレス検出エラー数計上カウンタ３０５から出力されるアドレス検出回路における連続するエラー発生の回数を示すデータは、強制終了用のアドレス検出エラー数一致比較器３０６および警告用アドレス検出エラー数一致比較器３０７のそれぞれの一方入力に与えられる。
【０２１２】
比較器３０６の他方入力には、メモリ３０８に保持されている、リード／ライト動作の強制終了のための予め設定された第１の連続エラー回数（たとえばリード時には５回、ライト時には３回）を示す一致定数が入力される。また、比較器３０７の他方入力には、メモリ３０９に保持されている、リード／ライト動作の強制終了の事前警告のための予め設定された、上記第１の連続エラー回数より小さい第２の連続エラー回数（たとえばリード時には３回、ライト時には１回）を示す一致定数が入力される。
【０２１３】
比較器３０６，３０７はそれぞれ、アドレス検出回路１１１から供給されるアドレス検出信号のタイミングで比較動作を行ない、比較器３０７は、アドレス検出エラー数計上カウンタ３０５のカウント数が、メモリ３０９に保持されている第２の連続エラー回数を示す一致定数に達したときにリード／ライト強制終了警告信号を発生して図４０のコントローラ１１２に与え、比較器３０６は、アドレス検出エラー数計上カウンタ３０５のカウント値がメモリ３０８に保持されている第１の連続エラー回数を示す一致定数に達したときにリード／ライト強制終了信号を発生して、記録時には、コントローラ１１２と、データ変調器１１４とに与え、再生時には、コントローラ１１２と、ヘッダ検出回路１０７と、データ復調器１０８とに与える。
【０２１４】
なお、アドレス検出エラー数計上カウンタ３０５のカウントアップのタイミングと、アドレス検出エラー数一致比較器３０６，３０７の比較のタイミングとを同じにすると、１フレーム分タイミングがずれるので、同期間に信号を発生させるために、アドレス検出信号を１クロック分遅延させる遅延素子３１９が設けられている。
【０２１５】
図４３および図４４は、図４１に示したリード／ライト制御回路の動作原理を説明するためのタイミング図である。
【０２１６】
図４３および図４４において、横軸は時間、縦軸はアドレス検出エラー数計上カウンタ３０５のカウント値であるアドレス検出のエラー数を示す。
【０２１７】
たとえば図４３を参照すると、時刻ｔ１からアドレス検出にエラーが生じているが、アドレス検出エラー数計上カウンタ３０５のカウント値が、強制終了警告レベルである上記第２の連続エラー回数に到達する前に時刻ｔ２でリセットされ、アドレス検出のエラーから復帰している。この間、リード／ライト動作は実行されたままである。
【０２１８】
次に、時刻ｔ３から再度アドレス検出にエラーが生じ、アドレス検出エラー数計上カウンタ３０５のカウント値が、時刻ｔ４で強制終了警告レベルである上記第２の連続エラー回数を示す一致定数に達すると、比較器３０７からリード／ライト強制終了警告信号が発生されＣＰＵで構成されるコントローラ１１２に与えられる。
【０２１９】
コントローラ１１２によるアドレス検出のエラーからの復帰動作が間に合わず、アドレス検出エラー数計上カウンタ３０５のカウント値が時刻ｔ５で強制終了レベルである上記第１の連続エラー回数を示す一致定数に達すると、比較器３０６からリード／ライト強制終了信号が発生され、前述のように、記録モードまたは再生モードに応じて、ハードウェアで構成された回路要素（データ変調器１１４，ヘッダ検出回路１０７，データ復調器１０８）に与えられる。記録再生装置の上記ハードウェア回路構成はこれに応じてリード／ライト動作を強制的に終了させることになる。
【０２２０】
これに対し、図４４は、アドレス検出エラー数計上カウンタ３０５のカウント値が時刻ｔ４において強制終了警告レベルである第２の連続エラー回数を示す一致定数に到達し、比較器３０７から出力されるリード／ライト強制終了警告信号に応じてアドレス検出のエラーから復帰することができ、リード／ライト動作の強制終了を免れた場合の動作を示している。
【０２２１】
より詳細に説明すると、ＣＰＵで構成されるコントローラ１１２は、リード／ライト制御回路３０１内の比較器３０７からリード／ライト強制終了警告信号を受ける。すなわち、記録再生装置のファームウェアはこの強制終了警告信号に応じて、図４０のシステム全体構成図では図示を省略したディスクのドライブ制御装置にトラッキング微調整（例えばトラッキングサーボのゲインを変更する等）の指示を与える。
【０２２２】
図示しないドライブ制御装置は、この指示を受けてトラッキングの微調整を行なう。そして、トラッキングの微調整を行なったことにより、正しくアドレスが検出されるようになり、リード／ライト動作が強制終了される前に処理が正常状態に復帰することになる。さらに詳細に説明すると、このとき、アドレス検出状態を監視しているソフトウェアまたは回路（ＣＰＵ１１２）が、トラッキング制御を含むドライブ回路を制御しているソフトウェアまたは回路に対し、アドレス検出状態を示す信号を送り、ドライブ回路を制御しているソフトウェアまたは回路は、この信号を受けアドレス検出にエラーが生じていることを知り、トラッキングの微調整を行なうものである。
【０２２３】
なお、トラッキングの調整がアドレス検出状態を監視しているソフトウェアまたは回路（ＣＰＵ１１２）からの１回の指示で成功すれば、問題なくエラーから復帰できるのだが、トラッキングの微調整をしたとしてもアドレスが正常に検出できないことも考えられる。上述の実施の形態の場合のようにアドレス検出エラー数計上カウンタのカウント値が強制終了警告用の一致定数と一致した場合にのみ強制終了警告信号を発生するように構成した場合、ドライブ制御装置は、アドレス検出の状態を一度しか知ることができず、トラッキング微調整によるアドレスの正常検出に失敗した場合、そのままリード／ライト動作の強制終了に至ってしまうことになる。
【０２２４】
したがって、アドレス検出エラー数計上カウンタのカウント値と強制終了警告の一致定数とが一致した時点のみならず、その後アドレス検出エラー信号がカウントされるごとに警告信号を発生してアドレス検出状態を監視しているソフトウェアまたは回路（ＣＰＵ１１２）に与えるように構成すれば、再度トラッキング微調整の指示をドライブ制御装置に与えることが可能となる。
【０２２５】
これは、特に強制終了警告のための一致定数と強制終了のための一致定数との間の差が２以上ある場合に、アドレス検出エラー信号がカウントされるごとにトラッキング微調整の指示をドライブ制御装置に与えてトラッキングの微調整を成功するまで行なわせることが可能となる。このような処理は、アドレス検出エラー数計上カウンタのカウント値が強制終了警告用の一致定数を下回って強制終了警告信号が解除されるまで続けられる。ただし、強制終了警告用の一致定数と強制終了用の一致定数との差が１しかない場合には、１回の警告によってトラッキングの微調整に失敗しアドレス検出ができなかった場合には、処理を復帰することができず、そのままリード／ライト動作の強制終了がなされることになる。
【０２２６】
図４５〜図４７は、この発明の改良された実施の形態１によるリード／ライト制御回路の動作をより具体的に説明するためのタイミング図である。
【０２２７】
まず、図４５を参照して、各フレームのアドレスセグメントにおいてアドレス検出エラー信号が発生しており、アドレス検出エラー数計上カウンタ３０５はこのパルス上のアドレス検出エラー信号をカウントしてその値を比較器３０６および３０７のそれぞれの一方入力に与える。メモリ３０９には強制終了警告用の一致定数としてたとえば３が設定されており、アドレス検出エラー数計上カウンタ３０５のカウント数３が、この一致定数３に到達した時点でリード／ライト強制終了警告信号が発生される。
【０２２８】
このリード／ライト強制終了警告信号はアドレス検出状態を監視しているソフトウェアまたは回路（ＣＰＵ１１２）に与えられ、エラーからの復帰処理が行なわれるが、復帰が間に合わなかった場合には次のアドレス検出エラー信号がカウントされてアドレス検出エラー数計上カウンタ３０５のカウント数は４となり、メモリ３０８に記憶されている強制終了のための一致定数がたとえば４であればこの時点でリード／ライト強制終了信号が発生し、リード／ライト動作は記憶再生装置の前記したハードウェア回路要素によって強制的に終了させられる。
【０２２９】
一方、図４６のタイミング図を参照すると、一旦アドレス検出エラー信号が発生してアドレス検出エラー数計上カウンタ３０５のカウント数が１となったものの、エラーから復帰してアドレス検出が可能となった場合には次のフレームではアドレス検出エラー信号は発生しておらずアドレス検出エラー数計上カウンタ３０５はリセットされ、以後アドレス検出エラー信号が再度発生した場合にアドレス検出エラー数計上カウンタ３０５のカウントアップが１から再開されることになる。なお、図４６の例において、メモリ３０９に記憶される強制終了警告のための一致定数が２であれば、アドレス検出エラー数計上カウンタのカウント値が２となった時点でリード／ライト強制終了警告信号が発生することになる。
【０２３０】
さらに図４７を参照すると、図４６と同様に、最初のアドレス検出エラー信号によってアドレス検出エラー数計上カウンタ３０５のカウント値は１にカウントされるが、その後アドレス検出のエラーから復帰してアドレス検出エラー信号は発生せず、アドレス検出エラー数計上カウンタ３０５はリセットされる。この結果、次にアドレス検出エラー信号が発生するまでアドレス検出は可能となり、アドレス検出エラー数計上カウンタ３０５のカウント値は０にとどまる。
【０２３１】
以上のように、図４１に示した改良された実施の形態１によるリード／ライト制御回路では、アドレス検出に連続してエラーが生じた場合でも、記録再生装置のハードウェア側でリード／ライト動作を強制的に終了させる前に、強制終了警告信号を記録再生装置のファームウェア側に与えることにより、エラーからの復帰のための処理を実行することができ、リード／ライト動作が強制的に終了させられる事態を回避することが可能となる。
【０２３２】
図４８は、図４０の改良された実施の形態２によるリード／ライト制御回路３０１の主要部の構成を示すブロック図である。
【０２３３】
図４８に示したリード／ライト制御回路の構成は、図４１に示した改良された実施の形態１によるリード／ライト制御回路の構成と以下の点を除いて同じである。
【０２３４】
すなわち、図４１のリード／ライト制御回路では、ＡＮＤゲート３０２によりパルス化されたアドレス検出エラー信号がアドレス検出エラー数計上カウンタ３０５に与えられているのに対し、図４８のリード／ライト制御回路では、アドレス検出エラー信号と、後述するアドレス一致エラー信号とに、アドレス検出エラー信号選択回路３１５により論理選択処理が施され、その出力がアドレス検出のエラー発生を示す信号としてアドレス検出エラー数計上カウンタ３０５に与えられる。
【０２３５】
以下に、アドレス一致エラー信号の生成について説明する。アドレス検出回路１１１からの検出されたアドレス値が、アドレス値比較回路３１４の一方入力に与えられるとともに、アドレス値予想カウンタ３１３の一方入力に与えられる。アドレス値予想カウンタ３１３はさらに、アドレス検出回路１１１からＣＲＣ１ＯＫおよび／またはＣＲＣ２ＯＫのフラグ信号を受けており、ＣＲＣＯＫフラグ信号がエラーなしを示しているときにのみ、アドレス検出回路からの検出アドレス値を常に受取り、その値に＋１した値を順次セットする。
【０２３６】
ここで、ＣＲＣＯＫ信号がエラーありを示す場合、アドレス値予想カウンタ３１３は、アドレス検出回路１１１からフレームごとに供給されるパルス状のアドレス検出信号に応じてカウントアップを開始し、そのカウント値を予想アドレス値としてアドレス値比較器３１４の他方入力に与える。
【０２３７】
アドレス値予想カウンタ３１３は、ＣＲＣＯＫ信号がアドレス検出のエラーを示す直前の検出アドレス値に＋１した値から正規に予想されるアドレス値をアドレス検出信号に応じて順次カウントアップしていくが、アドレス検出にエラーが生じているため、アドレス検出回路１１１で検出されたアドレス値との間には不一致が生じていることになる。したがって、アドレス値比較器３１４に入力される検出アドレス値と予想アドレス値との間に不一致が生じている場合には、アドレス比較器３１４はアドレス一致エラー信号を発生してアドレス検出エラー信号選択回路３１５の他方入力に与える。
【０２３８】
図４９の（ａ）は、図４８のアドレス検出エラー信号選択回路３１５の構成を示すブロック図であり、（ｂ）は（ａ）におけるセレクタ３１８の選択論理を示す表を表わしている。
【０２３９】
図４９の（ａ）を参照して、前述の図４２の回路構成で発生したアドレス検出エラー信号は、セレクタ３１８の第１の入力に与えられるとともに、ＡＮＤゲート３１６およびＯＲゲート３１７のそれぞれの一方入力に与えられる。さらに、図４８のアドレス値比較器３１４で発生したアドレス一致エラー信号が、セレクタ３１８の第２の入力に与えられるとともに、ＡＮＤ３１６およびＯＲゲート３１７のそれぞれの他方入力に与えられる。ＡＮＤゲート３１６およびＯＲゲート３１７の出力はそれぞれセレクタ３１８の第３および第４の入力に与えられる。セレクタ３１８は設定されたセレクト信号に応じて、第１から第４の入力のうちのいずれかを選択してアドレス検出のエラー発生を示す信号としてアドレス検出エラー数計上カウンタ３０５に与える。セレクタ３１８の選択の論理は図３２の（ｂ）の表に示すとおりであり、２ビットのセレクト信号が‘００’の場合、アドレス検出エラー信号のみを選択して出力し、２ビットのセレクト信号が‘０１’の場合、アドレス一致エラー信号のみを選択して出力し、２ビットのセレクト信号が‘１０’の場合、ＡＮＤゲート３１６の出力を選択し、２ビットのセレクト信号が‘１１’の場合、ＯＲゲート３１７の出力を選択する。
【０２４０】
以上のように、この発明の改良された実施の形態２によるリード／ライト制御回路では、実施の形態１におけるアドレス検出エラー信号に加えてアドレス一致エラー信号も考慮してアドレス検出のエラー発生を示す信号を生成しアドレス検出エラー数計上カウンタ３０５に与えるように構成している。したがって、より高い精度でアドレス検出のエラー数をカウントすることが可能となり、リード／ライト強制終了警告信号の発生をより適切なものとしている。
【０２４１】
なお、実施の形態６，７におけるアドレス検出のための設定条件を用いれば、リード／ライト制御回路３０１が入力するアドレス検出信号は、同期検出＋バイフェーズルールチェック＋ＣＲＣエラーチェックを２回行なった結果、発生される信号であるので、アドレスが検出されたことを示す確率が高い信号である。したがって、リード／ライト制御回路３０１は、確かなアドレス検出信号に基づいて、リード／ライト強制終了警告信号およびリード／ライト強制終了信号を発生させることができ、不必要にリード／ライト動作が強制終了させられてしまう事態を回避することが可能となる。
【０２４２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０２４３】
【発明の効果】
以上のように、この発明によるリード／ライト制御回路およびリード／ライト制御回路を備える記録および／または再生装置では、アドレス検出に連続してエラーが生じた場合でも、ハードウェア側でリード／ライト動作を強制的に終了させる前に、強制終了警告信号を事前に記録再生装置のファームウェア側に与えることにより、強制終了前にエラーから復帰するための処理をファームウェア側で実行することができ、不必要にリード／ライト動作が強制終了させられてしまう事態を回避することが可能となる。
【図面の簡単な説明】
【図１】 光磁気ディスク上の信号記録形態と信号フォーマットとの関係を模式的に示す図である。
【図２】 記録データの１フレームのフォーマットを詳細に示す模式図である。
【図３】 フレームを構成するアドレスセグメントのフォーマットを詳細に示す模式図である。
【図４】 この発明の実施の形態による光磁気記録再生装置の概略ブロック図である。
【図５】 アドレス検出回路のうち同期検出回路として機能する部分を示す概略ブロック図である。
【図６】 同期検出回路の動作を説明するタイミング図である。
【図７】 同期検出回路を構成するアドレスＳＹＮＣ検出回路の基本構成を示すブロック図である。
【図８】 位相がロックした場合のアドレスデータの取込みのタイミングを示すタイミング図である。
【図９】 位相がロックしていない場合のアドレスデータの取込みのタイミングを示すタイミング図である。
【図１０】 位相がロックしていない場合のアドレスデータの取込みのタイミングを示すタイミング図である。
【図１１】 この発明の実施の形態によるアドレスＳＹＮＣ検出回路の構成を示すブロック図である。
【図１２】 図１１の比較器の構成を示すブロック図である。
【図１３】 この発明の実施の形態１の設定条件がすべて満たされた場合を示すタイミング図である。
【図１４】 この発明の実施の形態２の設定条件がすべて満たされた場合を示すタイミング図である。
【図１５】 この発明の実施の形態２の設定条件がすべて満たされた場合を示すタイミング図である。
【図１６】 この発明の実施の形態３の設定条件がすべて満たされた場合を示すタイミング図である。
【図１７】 アドレス検出のための設定条件の組合せの表を示す図である。
【図１８】 この発明の実施の形態４によるアドレス検出信号の補間処理を示すタイミング図である。
【図１９】 この発明の実施の形態５によるアドレス検出信号の補間処理を示すタイミング図である。
【図２０】 この発明の実施の形態１ないし５を実現するアドレス検出回路のブロック図である。
【図２１】 この発明の実施の形態６の設定条件がすべて満たされた場合を示すタイミング図である。
【図２２】 この発明の実施の形態６の設定条件のうち、一部が満たされた場合を示すタイミング図である。
【図２３】 この発明の実施の形態６の設定条件のうち、一部が満たされた場合を示すタイミング図である。
【図２４】 アドレス検出のための設定条件の組合せの他の表を示す図である。
【図２５】 この発明の実施の形態６を実現するアドレス検出回路のブロック図である。
【図２６】 この発明の実施の形態７の設定条件がすべて満たされた場合を示すタイミング図である。
【図２７】 この発明の実施の形態７の設定条件のうち、一部が満たされた場合を示すタイミング図である。
【図２８】 この発明の実施の形態７の設定条件のうち、一部が満たされた場合を示すタイミング図である。
【図２９】 この発明の実施の形態７の設定条件のうち、一部が満たされた場合を示すタイミング図である。
【図３０】 この発明の実施の形態７の設定条件のうち、一部が満たされた場合を示すタイミング図である。
【図３１】 この発明の実施の形態７の設定条件のうち、一部が満たされた場合を示すタイミング図である。
【図３２】 この発明の実施の形態７の設定条件のうち、一部が満たされた場合を示すタイミング図である。
【図３３】 この発明の実施の形態７の設定条件のうち、一部が満たされた場合を示すタイミング図である。
【図３４】 この発明の実施の形態７の設定条件のうち、一部が満たされた場合を示すタイミング図である。
【図３５】 この発明の実施の形態７の設定条件のうち、一部が満たされた場合を示すタイミング図である。
【図３６】 アドレス検出のための設定条件の組合せのさらに他の表を示す図である。
【図３７】 この発明の実施の形態７を実現するアドレス検出回路のブロック図である。
【図３８】 アドレス値の選択方法の表を示す図である。
【図３９】 図２１の表に従ったアドレス値の選択を実行するアドレス検出回路のブロック図である。
【図４０】 この発明の改良された実施の形態による光磁気ディスクの記録再生装置の構成を示す概略ブロック図である。
【図４１】 この発明の改良された実施の形態１によるリード／ライト制御回路の構成を示すブロック図である。
【図４２】 アドレス検出エラー信号の発生回路を示すブロック図である。
【図４３】 この発明のリード／ライト制御回路の動作原理を説明するタイミング図である。
【図４４】 この発明のリード／ライト制御回路の動作原理を説明するタイミング図である。
【図４５】 この発明のリード／ライト制御回路の具体的動作を説明するタイミング図である。
【図４６】 この発明のリード／ライト制御回路の具体的動作を説明するタイミング図である。
【図４７】 この発明のリード／ライト制御回路の具体的動作を説明するタイミング図である。
【図４８】 この発明の改良された実施の形態２によるリード／ライト制御回路の構成を示すブロック図である。
【図４９】 図３１のアドレス検出エラー信号選択回路の構成および選択論理を示す図である。
【符号の説明】
１ 光磁気ディスク、２ フレーム、１００ 信号演算回路、１０１ 光磁気ディスク、１０２ ピックアップ、１０３ ＢＰＦ、１０４ ＡＤ変換器、１０５ 波形等化回路、１０６ ビタビ復号器、１０７ ヘッダ検出回路、１０８ データ復調器、１０９ 誤り訂正回路、１１０ ＰＬＬ回路、１１１ アドレス検出回路、１１２ コントローラ、１１３ 誤り訂正符号付加回路、１１４ データ変調器、１１５ 磁気ヘッド駆動回路、１１７ レーザ駆動回路、１２１ 可変遅延回路、１２２ 検出窓発生回路、１２３ アドレスＳＹＮＣ検出回路、１２４ ＡＤ変換器、１２５ シフトレジスタ、１２６ レジスタ、１２７ 比較器、１２８ ＡＮＤゲート、１２９ 比較器、１３０ レジスタ、１３１ レジスタ、１２９ａ，１２９ｂ，…，１２９ｈ ＯＲゲート、１２９ｉ，１２９ｊ，…，１２９ｏ ＯＲゲート、１２９ｐ ＡＮＤ回路、２００，４０１，４０４，５０１，５０５ ＳＹＮＣ検出回路、２０１，４０２，４０５，５０２，５０６ バイフェーズルールチェック回路、２０２，４０３，５０３ ＣＲＣ１チェック回路、２０３，４０６，５０７ ＣＲＣ２チェック回路、２０４，４０７，５０９ シーケンサ、２０５，４０８，５１０ 判断回路、２０６ アドレス検出ウィンドウ作成回路、２０７，２０８，２０９ アドレス読出回路、２１０ アドレス値選択回路、３０１ リード／ライト制御回路、３０２ ＡＮＤゲートレジスタ、３０３ インバータ、３０４ ＡＮＤゲート、３０５ アドレス検出エラー数計上カウンタ、３０６，３０７ アドレス検出エラー数一致比較回路、３０８，３０９ メモリ、３１３ アドレス値予想カウンタ、３１４ アドレス値比較器、３１５ アドレス検出エラー信号選択回路，５０４，５０８ フレーム番号連続性チェック回路。
【発明の属する技術分野】
この発明は、リード／ライト制御回路、およびリード／ライト制御回路を備えた記録および／または再生装置に関し、より特定的には、アドレス検出にエラーが生じた場合に、ハードウェア側で動作の強制終了を行なう前に、ファームウェア側でエラーから復帰するための処理を行なうことを可能にしたリード／ライト制御回路、およびそのようなリード／ライト制御回路を備えた記録および／または再生装置に関する。
【０００２】
【従来の技術】
従来、記録媒体の一例としての光磁気ディスクにおいては、位相情報およびアドレス情報がアドレス上にプリフォーマットされており、記録再生装置では、記録再生時に、光磁気ディスクにプリフォーマットされた位相情報に基づいてクロック信号を再生し、当該クロック信号に基づいてアドレス情報の読出を行なっていた。
【０００３】
【発明が解決しようとする課題】
従来の技術では、光磁気ディスクから再生されるデータからアドレス情報を切出すために、同期信号パターンの検出を行なっていた。すなわち、ディスク上でアドレス情報に先行して記録されている同期信号パターンをまず検出することにより、後続のアドレス情報を再生データから切出すように構成されていた。
【０００４】
このような同期検出は、光磁気ディスクにプリフォーマットされている位相情報に基づいてＰＬＬ回路から供給されるクロック信号に同期して行なわれる。したがって、ＰＬＬ回路からクロック信号が安定した状態で供給されている場合には、当該クロック信号に同期して確実に同期検出を行なうことができる。しかしながら、クロック信号が乱れると、同期検出は困難となり、ひいては同期検出により再生データから切出された情報が本当にアドレス情報なのか不明になってしまう。
【０００５】
そのため、再生データから切出された情報が本当にアドレス情報であることを検出してリード／ライト動作を開始するためのアドレス検出回路が設けられる。
【０００６】
しかしながら、リード／ライト動作中にアドレス検出にエラーが生じる場合があり、そのような場合に記録再生装置のファームウェア側に何の通知もなくハードウェア側で強制的にリード／ライト動作を終了させてしまうと、もはや動作を復帰させるための処理を実行することができなくなってしまう。
【０００７】
それゆえに、この発明の目的は、アドレス検出にエラーが生じた場合に、記録再生装置のハードウェア側でリード／ライト動作の強制終了を行なう前に、事前に強制終了警告を行ない、ファームウェア側でリード／ライト動作復帰のための処理を行なうことを可能にしたリード／ライト制御回路およびそのようなリード／ライト制御回路を備えた記録および／または再生装置を提供することである。
【０００８】
【課題を解決するための手段】
上記の課題を解決するため本発明は、アドレス検出回路を有する記録および／または再生装置においてリード／ライト動作を制御するためのリード／ライト制御回路であって、前記アドレス検出回路におけるアドレス検出のエラー発生を示す信号を発生するエラー検出手段と、前記エラー発生を示す信号に応じて、前記アドレス検出回路におけるアドレス検出のエラー発生の連続回数をカウントするアドレス検出エラー数カウンタ手段と、リード／ライト動作の強制終了のための予め設定された第１の連続エラー回数を示すデータを保持する第１の記憶手段と、リード／ライト動作の強制終了の事前警告のための予め設定された、前記第１の連続エラー回数よりも小さい第２の連続エラー回数を示すデータを保持する第２の記憶手段と、前記アドレス検出エラー数カウンタ手段のカウント値と前記第１の連続エラー回数とを比較し、一致すればリード／ライト強制終了信号を発生する第１の比較手段と、前記アドレス検出エラー数カウンタ手段のカウント値と前記第２の連続エラー回数とを比較し、一致すればリード／ライト強制終了警告信号を発生する第２の比較手段とを備え、前記記録および／または再生装置は、前記リード／ライト強制終了警告信号を受け、アドレス検出のエラーから復帰するための処理を実行する、リード／ライト制御回路である。
【０００９】
また、本発明において、前記エラー検出手段は、前記アドレス検出回路において発生する所定のエラー表示信号に所定の論理演算を施してアドレス検出エラー信号を生成して、前記アドレス検出のエラー発生を示す信号として供給する手段を含む。
【００１０】
また、本発明において、前記アドレス検出エラー信号を生成する手段は、同期検出、バイフェーズルールチェック、およびＣＲＣエラーチェックを１組のエラーチェックとする第１組および第２組のエラーチェックにおいて、共にエラーが示されるとき、前記アドレス検出エラー信号を生成する。
【００１１】
また、本発明において、前記アドレス検出エラー信号を生成する手段は、同期検出、バイフェーズルールチェック、ＣＲＣエラーチェック、およびフレーム番号の連続性チェックを１組のエラーチェックとする第１組および第２組のエラーチェックにおいて、共にエラーが示されるとき、前記アドレス検出エラー信号を生成する。
【００１２】
また、本発明において、前記第２組のエラーチェックにおける同期検出は、前記第１組のエラーチェックにおける同期検出よりも多くのビット数を対象とする。
【００１３】
また、本発明において、前記エラー検出手段は、前記アドレス検出回路において発生する所定のエラー表示信号に所定の論理演算を施してアドレス検出エラー信号を生成する手段と、前記アドレス検出回路において検出されたアドレス値と、予想されるアドレス値とが不一致のときにアドレス一致エラー信号を生成する手段と、前記アドレス検出エラー信号および前記アドレス一致エラー信号に所定の論理演算を施して、前記アドレス検出のエラー発生を示す信号として供給する論理選択手段とを含む。
【００１４】
また、本発明において、前記アドレス一致エラー信号を生成する手段は、前記アドレス検出回路において前記所定のエラー表示信号が発生する直前に検出されたアドレス値を初期値として前記所定のエラー表示信号の発生中カウント動作を行なうアドレス値予想カウンタ手段と、前記アドレス値予想カウンタ手段のカウント値と前記アドレス検出回路において検出されたアドレス値とが不一致のときに前記アドレス一致エラー信号を生成する比較手段とを含む。
【００１５】
また、本発明において、前記論理選択手段は、設定された条件に応じて、前記アドレス検出エラー信号、前記アドレス一致エラー信号、前記アドレス検出エラー信号および前記アドレス一致エラー信号をＡＮＤ処理した信号、または前記アドレス検出エラー信号および前記アドレス一致エラー信号をＯＲ処理した信号を出力する。
【００１６】
さらに本発明は、記録および／または再生装置であって、アドレス値を検出しかつ所定のエラー表示信号を発生するアドレス検出回路と、リード／ライト動作を制御するためのリード／ライト制御回路とを備え、前記リード／ライト制御回路は、前記アドレス検出回路におけるアドレス検出のエラー発生を示す信号を発生するエラー検出手段と、前記エラー発生を示す信号に応じて、前記アドレス検出回路におけるアドレス検出のエラー発生の連続回数をカウントするアドレス検出エラー数カウンタ手段と、リード／ライト動作の強制終了のための予め設定された第１の連続エラー回数を示すデータを保持する第１の記憶手段と、リード／ライト動作の強制終了の事前警告のための予め設定された、前記第１の連続エラー回数よりも小さい第２の連続エラー回数を示すデータを保持する第２の記憶手段と、前記アドレス検出エラー数カウンタ手段のカウント値と前記第１の連続エラー回数とを比較し、一致すればリード／ライト強制終了信号を発生する第１の比較手段と、前記アドレス検出エラー数カウンタ手段のカウント値と前記第２の連続エラー回数とを比較し、一致すればリード／ライト強制終了警告信号を発生する第２の比較手段とを備え、前記記録および／または再生装置は、前記リード／ライト強制終了警告信号を受け、アドレス検出のエラーから復帰するための処理を実行する、記録および／または再生装置である。
【００１７】
また、本発明において、前記エラー検出手段は、前記アドレス検出回路において発生する所定のエラー表示信号に所定の論理演算を施してアドレス検出エラー信号を生成して、前記アドレス検出のエラー発生を示す信号として供給する手段を含む。
【００１８】
また、本発明において、前記アドレス検出エラー信号を生成する手段は、同期検出、バイフェーズルールチェック、およびＣＲＣエラーチェックを１組のエラーチェックとする第１組および第２組のエラーチェックにおいて、共にエラーが示されるとき、前記アドレス検出エラー信号を生成する。
【００１９】
また、本発明において、前記アドレス検出エラー信号を生成する手段は、同期検出、バイフェーズルールチェック、ＣＲＣエラーチェック、およびフレーム番号の連続性チェックを１組のエラーチェックとする第１組および第２組のエラーチェックにおいて、共にエラーが示されるとき、前記アドレス検出エラー信号を生成する。
【００２０】
また、本発明において、前記第２組のエラーチェックにおける同期検出は、前記第１組のエラーチェックにおける同期検出よりも多くのビット数を対象とする。
【００２１】
また、本発明において、前記エラー検出手段は、前記アドレス検出回路において発生する所定のエラー表示信号に所定の論理演算を施してアドレス検出エラー信号を生成する手段と、前記アドレス検出回路において検出されたアドレス値と、予想されるアドレス値とが不一致のときにアドレス一致エラー信号を生成する手段と、前記アドレス検出エラー信号および前記アドレス一致エラー信号に所定の論理演算を施して、前記アドレス検出のエラー発生を示す信号として供給する論理選択手段とを含む。
【００２２】
また、本発明において、前記アドレス一致エラー信号を生成する手段は、前記アドレス検出回路において前記所定のエラー表示信号が発生する直前に検出されたアドレス値を初期値として前記所定のエラー表示信号の発生中カウント動作を行なうアドレス値予想カウンタ手段と、前記アドレス値予想カウンタ手段のカウント値と前記アドレス検出回路において検出されたアドレス値とが不一致のときに前記アドレス一致エラー信号を生成する比較手段とを含む。
【００２３】
また、本発明において、前記論理選択手段は、設定された条件に応じて、前記アドレス検出エラー信号、前記アドレス一致エラー信号、前記アドレス検出エラー信号および前記アドレス一致エラー信号をＡＮＤ処理した信号、または前記アドレス検出エラー信号および前記アドレス一致エラー信号をＯＲ処理した信号を出力する。
【００３０】
【発明の実施の形態】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００３１】
まず最初に、この発明が適用される記録媒体である光磁気ディスクに記録され再生される情報のフォーマットについて説明する。
【００３２】
図１を参照すると、光磁気ディスク１の記録面上には、同心円状（または螺旋状）に複数のトラック（ｔ１，ｔ２，ｔ３，ｔ４，…，ｔｎ−１，ｔｎ）が形成されており（図１ではディスクの全面に形成されたトラックの一部分のみをセクタ状に示している。）、これらの複数の同心円状のトラックはさらに、外周から内周への半径方向において隣接する数本のトラックごとにバンドを形成し（たとえば図１のトラックｔ１〜ｔ４で１つのバンドを形成）、隣接するバンドとバンドとの間には図示しない緩衝領域が形成される。
【００３３】
光磁気ディスク上の各トラックは等間隔に分割され、情報の記録単位である複数のフレーム２がそれぞれ配置される。
【００３４】
図１に示すように、各フレーム２はさらに３９個のセグメント（Ｓ０，Ｓ１，Ｓ２，Ｓ３，…，Ｓｎ，…，Ｓ３８）によって構成される。３９個のセグメントの先頭のセグメントＳ０はアドレスセグメントであり、残りの３８個のセグメントＳ１〜Ｓ３８はデータセグメントである。
【００３５】
アドレスセグメントおよびデータセグメントのいずれにおいても、各セグメント内の先頭位置には、記録再生動作の基準となるクロック信号を生成するための位相基準となるファインクロックマーク（ＦＣＭ）が形成されている。
【００３６】
図１を参照するとさらに、アドレスセグメントＳ０およびデータセグメントＳｎの物理的形状が模式的に示されている。各トラックは、１対のランドおよびグルーブで構成される。斜線で示されるグルーブは、記録面上に形成された溝部であり、ランドはそれ以外の部分である。
【００３７】
まず、前述のようにアドレスセグメントおよびデータセグメントのいずれにおいても、各セグメントの先頭位置にＦＣＭが、グルーブとランドとの間で凹凸関係を逆転することによってプリフォーマットされている。このようにＦＣＭが形成されている領域をＦＣＭフィールドと称する。
【００３８】
アドレスセグメントＳ０においては、ＦＣＭフィールドに続くアドレスフィールドにおいて、当該フレームに関するアドレス情報を変調した信号によって、光磁気ディスクの製造時にグルーブとランドとの境界線がウォブリングされることにより、アドレス情報がプリフォーマットされている。
【００３９】
一方、データセグメントＳｎにおいては、ＦＣＭフィールドに続いて、データを光磁気記録するためのデータフィールドが設けられている。なお、データは、トラックを構成するグルーブおよびランドのいずれにも、または双方に光磁気記録可能である。
【００４０】
次に、図２を参照して、上述の情報の記録単位としてのフレームのフォーマットについてより詳細に説明する。
【００４１】
先に説明したように、各フレームは、たとえばセグメント０〜セグメント３８の合計３９個のセグメントによって構成される（図２の（ａ））。各セグメントは、たとえば５３２データクロックビット（ＤＣＢ）長であり、したがってＦＣＭは５３２ＤＣＢの周期で繰返すことになる。
【００４２】
図２の（ｂ）に示すように、３９個のセグメントの先頭のセグメント０はアドレスセグメントである。このアドレスセグメントは、ＦＣＭがプリフォーマットされた１２ＤＣＢ長のＦＣＭフィールド、アドレスデータがプリフォーマットされた５２０ＤＣＢ長のアドレスフィールドから構成される。
【００４３】
図２の（ｃ）に示すように、３９個のセグメントの２番目のセグメント１は、先頭のデータセグメントに相当する。この先頭のデータセグメント１は、１２ＤＣＢ長のＦＣＭフィールドと、データの書出しを示す４ＤＣＢ長の固定パターン“００１１”が記録されるプリライトフィールドと、再生時にフレーム単位の記録の開始位置を確認するために用いる３２０ＤＣＢ長の固定パターンであるヘッダフィールドと、データを記憶するための１９２ＤＣＢ長のユーザデータフィールドと、ユーザデータフィールドの終結を示す４ＤＣＢ長の固定パターン“１１００”が記録されるポストライトフィールドとから構成される。
【００４４】
図２の（ｄ）に示すように、残りのセグメント２〜セグメント３８はすべて同じフォーマットのデータセグメントである。これらのデータセグメントの各々は、１２ＤＣＢ長のＦＣＭフィールドと、４ＤＣＢ長のプリライトフィールドと、５１２ＤＣＢ長のユーザデータフィールドと、４ＤＣＢ長のポストライトフィールドとから構成される。
【００４５】
図２の（ｃ），（ｄ）から明らかなように、データセグメントのうち先頭のデータセグメント１のみがヘッダフィールドを含んでいる。
【００４６】
次に図３は、図２の（ｂ）に示したアドレスセグメント０のより詳細なフォーマットを示す図である。
【００４７】
図３に示すように、全長５３２ＤＣＢのアドレスセグメント０は、１２ＤＣＢ長のＦＣＭフィールドと、４ＤＣＢ長のプリバッファフィールドと、３アドレスデータビット（ＡＤＢ）長のプリアンブル１と、４ＡＤＢ長の同期フィールドと、６９ＡＤＢ長のアドレスフィールドと、９ＡＤＢ長のリザーブドフィールドと、６ＤＣＢ長のポストバッファフィールドとから構成されている。
【００４８】
プリアンブル１と、同期フィールドと、アドレスフィールドと、リザーブドフィールドとで全長８５ＡＤＢであるが、これは５１０ＤＣＢに相当している（１ＡＤＢ＝６ＤＣＢ）。
【００４９】
上述の各フィールドのうち、６９ＡＤＢ長のアドレスフィールドの詳細がさらに示されている。すなわち、アドレスフィールドは、７ＡＤＢ長のフレームアドレス（フレーム番号）と、５ＡＤＢ長のバンドアドレス（バンド番号）と、１２ＡＤＢ長のトラックアドレス（トラック番号）１と、１４ＡＤＢ長のＣＲＣ１と、１ＡＤＢ長のプリアンブル２と、４ＡＤＢ長のＲｅｓｙｎｃと、１２ＡＤＢ長のトラックアドレス（トラック番号）２と、１４ＡＤＢ長のＣＲＣ２とから構成されている。
【００５０】
このアドレスフィールドのうち、フレームアドレス、バンドアドレス、トラックアドレスが、現在の記録再生位置を特定するための「アドレス情報」としての意義を有している。なお、説明の便宜上、アドレスセグメントから再生されるデータ全体を「アドレスデータ」と称することとする。
【００５１】
次に、図４は、この発明が適用される光磁気ディスクの記録再生装置の構成を示す概略ブロック図である。
【００５２】
図４を参照して、この記録再生装置の再生動作について説明する。まず、モータ１１８により回転駆動される光磁気ディスク１０１からピックアップ（ＰＵ）１０２によってデータが再生され、信号演算回路１００に与えられる。信号演算回路１００はピックアップの各センサ出力信号を演算することにより、再生データ信号ＲＦと、各セグメントのＦＣＭを検出するためのタンジェンシャルプッシュプル信号ＴＰＰと、アドレスセグメントのアドレスフィールドにウォブリングによって記録されたアドレスデータを再生するためのラジアルプッシュプル信号ＲＰＰとを、それぞれ別々に出力する。
【００５３】
再生データ信号ＲＦは、バンドパスフィルタ（ＢＰＦ）１０３を介して復調可能な周波数が抽出され、ＡＤ変換器１０４によりデジタル信号に変換される。ＡＤ変換器１０４の出力は、波形等化回路１０５によって波形等化され、周知のビタビ復号器１０６に与えられる。
【００５４】
ビタビ復号器１０６で復号された出力は、データ復調器１０８に与えられ、記録時に施されたデジタル変調がデジタル復調され、その後誤り訂正回路１０９に与えられる。誤り訂正回路１０９は、記録時に付加された誤り訂正符号を用いて誤り訂正を実行する。
【００５５】
ビタビ復号器１０６の出力はまたヘッダ検出回路１０７にも与えられ、ヘッダ検出回路１０７は、前述のセグメント１に記録されたヘッダフィールドの位置を検出して、ヘッダ検出信号を発生してデータ復調器１０８に与える。
【００５６】
一方、信号演算回路１００から出力されたＴＰＰ信号は、ＰＬＬ回路１１０に与えられ、ＰＬＬ回路１１０は、各セグメントのＦＣＭを再生した信号であるＴＰＰ信号に基づいて、データクロックＣＬＫを発生する。ＰＬＬ回路１１０で発生したデータクロックＣＬＫは、前述のＡＤ変換器１０４、波形等化回路１０５、ビタビ復号器１０６、ヘッダ検出回路１０７、およびデータ復調器１０８に与えられるとともに、後述するアドレス検出回路１１１およびデータ変調器１１４にも与えられる。また、ＰＬＬ回路１１０からは、ＴＰＰ信号に基づいてＦＣＭに相当する信号がアドレス検出回路１１１に与えられる。
【００５７】
さらに、信号演算回路１００から抽出されたＲＰＰ信号は、アドレス検出回路１１１に与えられる。アドレス検出回路１１１は、アドレスセグメントから再生されたアドレスデータに含まれる同期信号を検出して当該フレームのアドレス情報を正確に抽出してコントローラ１１２に供給する。
【００５８】
コントローラ１１２は、前述のデータ復調器１０８および誤り訂正回路１０９ならびに後述する誤り訂正符号付加回路１１３およびデータ変調器１１４との間で、制御データのやり取りを行なう。
【００５９】
次に、図４を参照して、この記録再生装置の記録動作について説明する。まず、記録すべきデータが誤り訂正符号付加回路１１３に入力され、誤り訂正符号が付加される。誤り訂正符号が付加されたデータは、データ変調器１１４によりデジタル変調され、磁気ヘッド駆動回路１１５に与えられる。磁気ヘッド駆動回路１１５は、入力されたデータに基づいて磁気ヘッド１１６を駆動し、磁気ヘッド１１６はデータに基づいて変調された磁界を光磁気ディスク１０１に印加する。
【００６０】
また、レーザ駆動回路１１７は、所定強度のレーザ光を生成するようにピックアップ１０２中の半導体レーザ（図示省略）を駆動し、ピックアップ１０２は所定強度のレーザ光を光磁気ディスク１０１に照射する。これにより、データに基づいて異なる方向の磁化を有する磁区が光磁気ディスク１０１に形成され、データが磁界変調記録される。
【００６１】
図４に示したアドレス検出回路１１１は、その種々の機能の一部として、この発明の同期検出回路およびアドレス検出回路としての機能を有する。すなわち、この発明は、各フレームのアドレスセグメントから再生されたアドレスデータに含まれる同期信号を検出することにより、この同期信号の後続のアドレス情報を再生データから正確に切出すための位置を特定することができる同期検出回路を提供するとともに、切り出された情報がアドレス情報であるか否かを判断するアドレス検出回路を提供するものであり、図４の記録再生装置では、アドレス検出回路１１１によって実現されている。
【００６２】
図５は、図４のアドレス検出回路１１１のうち、この発明の実施の形態における同期検出回路として機能する部分のみを抽出して示す概略ブロック図である。また、図６は、図５に示した同期検出回路の動作を説明するためのタイミング図である。
【００６３】
まず、図５および図６を参照して、図４のＰＬＬ回路１１０から供給されるＦＣＭを示す信号（図６の（ａ））が可変遅延回路１２１を介して検出窓（ウインドウ）発生回路１２２に与えられる。検出窓発生回路１２２は、ＦＣＭを示す信号を受けてから図６（ａ）に示す固定遅延時間後、所定期間Ｈレベルとなって同期信号（ＳＹＮＣ）検出窓を開く信号（図６の（ｂ））を発生してアドレス同期（ＳＹＮＣ）検出回路１２３の一方の入力に与える。
【００６４】
一方、信号演算回路１００から与えられる、アドレスフィールドのアドレスデータを再生した信号ＲＰＰは、ＡＤ変換器１２４でデジタルデータに変換された後（図６（ｃ））、アドレスＳＹＮＣ検出回路１２３の他方の入力に与えられる。
【００６５】
アドレスＳＹＮＣ検出回路１２３は、ＳＹＮＣ検出窓の開いている期間中（図６（ｂ））に入力されるデジタルのアドレスデータを、予め図示しないレジスタに記憶させておいた同期信号（ＳＹＮＣ）パターンと対比する。すなわち、図３に示したアドレスセグメントを構成する４ＡＤＢ長の同期フィールドのＳＹＮＣパターンに相当するパターンが予め準備されており、ＳＹＮＣ検出窓の期間内において、アドレスセグメントから実際に再生されてくるアドレスデータのパターンと対比される。そして両者のデータパターンが一致すれば、アドレスセグメントの同期フィールドが検出されたとして、同期（ＳＹＮＣ）検出信号（図６の（ｄ））が、アドレスＳＹＮＣ検出回路１２３から出力される。
【００６６】
なお、上述のようにＦＣＭの検出から固定遅延時間後にＳＹＮＣ検出窓を開けるように構成されているが、この固定遅延時間は図３のアドレスセグメントのフォーマットから理解されるようにＦＣＭフィールドの終了から同期フィールドの開始までの期間に相当する期間である。これにより、同期フィールドのＳＹＮＣパターンが到来すると予想されるタイミングで検出窓を開け、ＳＹＮＣパターンの検出を行なっている。
【００６７】
なお、装置を構成する部品や回路素子のばらつき等によって、必ずしも一定の遅延時間を実現できない場合がある。そこで、遅延時間可変の遅延回路１２１をさらに設け、製品の出荷時等にこれを調整して、全体として正確な固定遅延時間の実現を図っている。
【００６８】
上述のようにして、ＳＹＮＣ検出信号（図６の（ｄ））が出力されると、これによってアドレスセグメントの同期フィールドに引続くアドレスフィールド（図３）の開始位置が特定されたことになり、再生データの流れの中からアドレスフィールドのアドレス情報を切出すことが可能となる。
【００６９】
次に、図７は、図５のアドレスＳＹＮＣ検出回路１２３の基本的な構成を示すブロック図である。
【００７０】
図７を参照して、図５のＡＤ変換器１２４からのアドレスデータは、アドレスＳＹＮＣ検出回路１２３の一方の入力を介してシフトレジスタ１２５にシリアルに入力される。一方、８ビットのレジスタ１２６には、予め同期フィールドのＳＹＮＣパターン“１０００１１１０”が記憶されている。
【００７１】
そして、シフトレジスタ１２５に順次入力されラッチされた８ビットの入力アドレスデータと、レジスタ１２６の８ビットのＳＹＮＣパターンとが、対応するビットごとに比較器１２７で比較される。両者のパターンが完全に一致（フルマッチング）したときにのみ同期検出を示す信号が比較器１２７から出力され、ＡＮＤゲート１２８の一方入力に与えられる。
【００７２】
ＡＮＤゲート１２８の他方入力には、図５の検出窓発生回路１２２からのＳＹＮＣ検出窓信号が、アドレスＳＹＮＣ検出回路１２３の他方入力を介して入力される。この結果、ＳＹＮＣ検出窓信号がＨレベルとなり検出窓が開いている期間中（図６の（ｂ））に比較器１２７から検出出力が出力された場合にのみ、その検出出力がアドレスＳＹＮＣ検出信号（図６の（ｄ））としてＡＮＤゲート１２８から出力されることになる。
【００７３】
以上の動作は、図４のＰＬＬ回路１１０が順調に機能し、ＰＬＬ回路１１０がロックしてジッタ成分の少ないクロック信号が装置の各要素に供給されている場合の動作である。図８は、このような定常状態（ＰＬＬロック時）における入力アドレスデータのシフトレジスタ１２５へのラッチのタイミングを示すタイミング図である。
【００７４】
図８において（ａ）は入力アドレスデータであり、（ｂ）はアドレスデータをサンプリングするクロック信号である。各クロックはＤＣＢの周波数であり、前述のように６ＤＣＢで１ＡＤＢに相当している。
【００７５】
図８において、入力アドレスデータの立上がりまたは立下がりのエッジに応じて図示しないカウンタがリセットされ、次に到来するクロックからカウンタは０，１，２のカウントを繰返す。そしてカウント値０のときに入力アドレスデータは矢印のタイミングでラッチされる。図８の例では、まず入力アドレスデータの立上がりエッジによりカウンタがリセットされ、次のカウント値０のクロックの立下がりに応じたタイミングでデータ“１”のラッチが行なわれる。次に、入力アドレスデータの立下がりエッジによりカウンタがリセットされ、次のカウント値０のクロックの立下がりに応じたタイミングでデータ“０”のラッチが行なわれる。以下、０，１，２のカウント値が反復され、カウント値０ごとに対応するクロックの立下がりタイミングでデータがラッチされることになる。
【００７６】
図８の定常状態では、ＳＹＮＣパターンに相当するデータ“１０００１１１０”が下向き矢印のタイミングで順次取込まれシフトレジスタにラッチされていく様子が表わされている。この取込みの分解能はＰＬＬから供給されるクロックの周波数によって変化する。
【００７７】
すなわち、図９は、ＰＬＬのロックが外れ、供給されるクロックの周波数が下がり、この結果入力アドレスデータから取込まれるデータが欠落している状態を示している。また図１０は逆に、供給されるクロックの周波数が上がり、入力アドレスデータから余分なデータが取込まれている状態を示している。
【００７８】
このように、図９および図１０に示した非定常状態（ＰＬＬのロックが外れた状態）では、図７に関連して先に説明したＳＹＮＣパターンのフルマッチングは不可能となり、アドレスＳＹＮＣ検出はもはやできなくなる。
【００７９】
先に述べたように、ＰＬＬ回路１１０がロックした状態では、同期検出は問題なく実行できるが、光磁気ディスクの記録再生装置では、必ずしもＰＬＬがロックした状態だけで同期検出が行なわれるものではない。
【００８０】
たとえばトラックジャンプやスチル再生の際にはトラッキングが乱れ、ＰＬＬ回路１１０はロックできなくなることがある。たとえばピックアップが次の再生位置へジャンプした後、ディスクからデータを読取ろうとすると、ＰＬＬがロックするまでの間、安定したクロックは供給されない。その一方で、ジャンプ中のピックアップが現在どこにいるかを常に特定する必要があり、クロックがいかに乱れていてもアドレスを検出する必要がある。そしてアドレス検出の前提として同期検出を行なわなければならない。
【００８１】
しかしながら、前述のような８ビットのＳＹＮＣパターンのフルマッチングによる検出では、このようにクロックが乱れた状態（図９および図１０に示すような非定常状態）では同期検出は不可能である。
【００８２】
本発明の実施の形態によれば、ＰＬＬのロック状態すなわちクロックの供給状態を考慮して、ＳＹＮＣパターンのフルマッチングではなく、部分的に指定されたＳＹＮＣパターンのマッチングの検出により、同期検出が行なわれる。
【００８３】
図１１は、この発明の実施の形態によるアドレスＳＹＮＣ検出回路１２３の構成を示す概略ブロック図であり、図１２は、図１１の比較器１２９の詳細な構成を示すブロック図である。
【００８４】
図１１および図１２に示した実施の形態においては、レジスタ１２６に記憶された８ビットのＳＹＮＣパターン“１０００１１１０”のすべてではなく、ある部分のみをマッチングの対象のビットとしてユーザが予め指定するものである。
【００８５】
８ビットのＳＹＮＣパターン“１０００１１１０”のうちどのビットを観測の対象とするかを指定するデータは、レジスタ１３０および１３１に設定される。
【００８６】
レジスタ１３０には最初の同期パターンとしての４ＡＤＢ長の同期フィールド（図３）の検出の際にマッチングの対象とするビットを指定する情報が記憶されており、レジスタ１３１には、２番目の同期パターンとしての４ＡＤＢ長のＲｅｓｙｎｃフィールド（図３）の検出の際にマッチングの対象とするビットを指定する情報が記憶されている。
【００８７】
これらのレジスタ１３０，１３１に記憶されたデータ“０”は８ビットのＳＹＮＣパターン“１０００１１１０”のうち対応するビットをマスクする機能を有し、データ“１”はＳＹＮＣパターンの対応するビットと対応するアドレスデータとの比較を可能にする機能を有している。
【００８８】
すなわち、図１１を参照して、最初の同期フィールドの検出時にはＰＬＬが十分にロックしておらず、クロックが不安定なため、読取れないアドレスデータが多く、８ビットのフルマッチングは事実上困難である。そこで、８ビットのＳＹＮＣパターン“１０００１１１０”の中心部の４ビット“００１１”のみをマッチングの対象ビットとして観測し、両端の２ビット“１０”および“１０”は切捨てるように構成したものである。これに対し、最初の同期フィールドに近接した後のＲｅｓｙｎｃフィールドでは、上述の最初の同期フィールド位置でのクロック位相調整の結果、クロック位相が大きくずれている可能性が低いため同期検出が容易になっている。そこで、マッチングの対象となるビットをＳＹＮＣパターンの中心の６ビット“０００１１１”に拡大したものである。
【００８９】
より詳細に、最初の同期フィールドの検出時には、スイッチ群１３２は、レジスタ１３０に記憶されているデータ“００１１１１００”を比較器１２９に与えるよう、図示しない制御回路からの制御信号によって切換えられる。
【００９０】
図１２を参照すると、８ビットの各々ごとに、シフトレジスタ１２５からのアドレスデータビットと、レジスタ１２６からのＳＹＮＣパターンビットとが対比され、両者のビットがともに“０”のときまたはともに“１”のとき、ＯＲゲート１２９ａ，１２９ｂ，…，１２９ｈの各々から“１”が出力され、それ以外の場合には“０”が出力される。
【００９１】
ここで、レジスタ１３０からの対応するＳＹＮＣ観測指定ビットが“０”であれば、その反転信号と対応するＯＲゲート出力とのＯＲ処理の結果、ＯＲゲート１２９ｉ，１２９ｊ，…，１２９ｏのうち対応するゲートからは常時“１”が出力され、当該アドレスデータとＳＹＮＣパターンとの対比結果はマスクされることになる。
【００９２】
一方、レジスタ１３０からの対応するＳＹＮＣ観察指定ビットが“１”であれば、その反転信号と対応するＯＲゲート出力とのＯＲ処理の結果、ＯＲゲート１２９ａ，１２９ｂ，…，１２９ｈの出力がそのままＯＲゲート１２９ｉ，１２９ｊ，…，１２９ｏのうち対応するゲートから出力されることになる。
【００９３】
すなわちレジスタ１３０のデータパターンが“００１１１１００”であれば、中央の４ビットに相当する部分のみにおいてアドレスデータとＳＹＮＣパターンとの対比が行なわれ、中央の４ビットすべてで一致が検出された場合にのみＡＮＤ回路１２９ｐから“１”の出力が検出され、図１１のＡＮＤゲート１２８の一方入力に与えられることになる。
【００９４】
次に、Ｒｅｓｙｎｃフィールドの検出時には、スイッチ群１３２はレジスタ１３１に記憶されているデータ“０１１１１１１０”を比較器１２９に与えるように切換わる。上述の場合と同様に、レジスタ１３１からの対応するＳＹＮＣ観測指定ビットが“０”であれば常時“１”がＡＮＤ回路１２９ｐに与えられ、“１”であればＯＲゲート１２９ａ，１２９ｂ，…，１２９ｈの出力がそのままＡＮＤ回路１２９ｐに与えられる。すなわち、レジスタ１３１のデータパターンが“０１１１１１１０”であれば、中央の６ビットに相当する部分においてのみ、アドレスデータとＳＹＮＣパターンとの対比が行なわれ、中央の６ビットすべてで一致が検出された場合にのみＡＮＤ回路１２９ｐから“１”の出力が検出され、図１１のＡＮＤゲート１２８の一方入力に与えられることになる。
【００９５】
なお、上述の実施の形態では、最初の同期フィールドと後続のＲｅｓｙｎｃととで同じＳＹＮＣパターン“１０００１１１０”を用いていたが、両者は互いに異なるＳＹＮＣパターンであってもよい。その場合にはＲｅｓｙｎｃの同期パターンを記憶したレジスタがさらに１つ必要となる。
【００９６】
以上のように、この発明の実施の形態によれば、最初の同期検出のときにはマッチングの観測ビット数を少なくし、２回目の同期検出のときにはマッチングの観測ビット数をより多くしている。これにより、ＰＬＬが未だ十分にロックしていない１回目の検出時でも、同期検出が可能となり、さらに２回目の検出時にはより確実な同期検出が可能となる。
【００９７】
なお、レジスタ１３０，１３１に設定される観測指定ビットは、ユーザがディスク装置のばらつきなどを考慮して経験的に適当な範囲に決定し、図示しないコントローラ等を介して設定するものであり、図１１に示したものは例示にすぎない。
【００９８】
以上のようにして同期検出が行なわれると、後続のアドレス情報の切出し位置が特定され、アドレス情報が抽出されることになる。しかしながら、ＰＬＬ回路が非常に不安定な状態にありクロック信号がいつまでも安定しない場合、光磁気ディスク上のアドレス情報そのものが何らかの原因で破壊されている場合、光磁気ディスクの温度特性等により信号が極めて読取にくくなっている場合などには、同期検出に引続いて抽出されたデータであっても、現実にはアドレスセグメントのアドレスデータであるとは限らず、したがって、抽出されたデータがアドレスデータであるか否かを判断する必要がある。
【００９９】
この発明の実施の形態によれば、同期検出によって抽出されたデータがアドレスデータであるか否かを判断するアドレス検出回路が設けられており、図４に示した記録再生装置ではアドレス検出回路１１１によって実現されている。
【０１００】
以下に、この発明の実施の形態におけるアドレス検出の原理について説明する。一般に、アドレスデータは、バイフェーズルールによって光磁気ディスク上に書込まれている。簡単に説明すると、バイフェーズルールとは、情報の“０”を“１０”の波形で表現し、情報の“１”を“０１”の波形で表現する方法である。
【０１０１】
アドレスデータは必ずバイフェーズルールによって光磁気ディスクに書かれているため、同期検出に引続いて抽出されたデータがアドレスデータであるか否かは、抽出された当該データがバイフェーズルールによって書かれたデータであるか否かをチェックすることにより判断することができる。このようなチェックをバイフェーズルールチェックと称する。
【０１０２】
したがって、もしも同期検出に引続いて抽出されたデータがバイフェーズルールで表現されたデータでなければ、同期検出は誤っており、抽出されたデータはアドレスデータとは関係のないデータであるものと判断し、アドレス未検出状態となる。このような場合には、アドレス検出のためのシーケンサが停止し、次のＦＣＭの検出を待ってアドレス検出動作を繰返すこととなる。
【０１０３】
この発明の実施の形態では基本的に、まず同期検出がなされた後に、バイフェーズルールのチェックを行ない、検出されたデータがバイフェーズルールで書かれていたことが検出された（バイフェーズルールチェックＯＫ）場合に、アドレス検出の前提条件をパスしたものとする。そして、この場合に限り、追加の種々の検出が行なわれる。以下に、アドレス検出の種々の方式について説明する。
【０１０４】
［実施の形態１］
同期検出に加えてバイフェーズルールチェックＯＫの場合、さらにアドレスセグメントのＣＲＣ１およびＣＲＣ２のエラーチェック、ならびにアドレス周期信号のアドレスウィンドウの検出を行ない、すべての検出結果が良好な場合にのみアドレスデータの検出が正しく行なわれていたものと判断する。
【０１０５】
図１３は、このような実施の形態１の設定条件がすべて満たされている場合を示すタイミング図である。
【０１０６】
図１３を参照して、ＦＣＭ（ａ）の検出後、前述の同期検出信号（ｂ）が得られ、後続の信号のバイフェーズルールチェックが行なわれる。その結果、エラーがなければ（データがバイフェーズルールで書かれていれば）、バイフェーズルールエラーフラグはＬレベルとなってエラーなしを示す（ｃ）。
【０１０７】
その後、ＣＲＣ１のエラーチェック動作（斜線部）が開始されるまで、バイフェーズルールチェックは行なわれ、ＣＲＣ１によりアドレスデータが正しく読めた場合にはＣＲＣ１ＯＫフラグはＨレベルに立上がる（ｄ）。
【０１０８】
その後、ＣＲＣ２のエラーチェック動作（斜線部）が開始されるまでの期間、再度バイフェーズルールチェックが行なわれ、ＣＲＣ２によりアドレスデータが正しく読めた場合には、ＣＲＣ２ＯＫフラグはＨレベルに立上がる（ｅ）。
【０１０９】
一方、アドレス周期信号（ｆ）は、アドレスセグメントのウィンドウとなる信号である。アドレスセグメントは、３９セグメント周期でディスク上に形成されており、したがってアドレスデータは３９ＦＣＭの周期で検出されることになる。すなわち、このアドレス周期信号（ｆ）は、アドレス検出信号（ｇ）が発生するたびに、図示しないカウンタをリセットし、以後ＦＣＭを３９個カウントすることによってアドレスセグメントのタイミングを見出し、その都度パルス状のアドレスウィンドウを発生する信号である。
【０１１０】
図１３の例では、アドレスの検出タイミングがアドレス周期信号のアドレスウィンドウに適合している状態を示している。しかし、最初のアドレス検出のタイミングではアドレス周期は未だとれていないため、図１３のようなタイミングでアドレスウィンドウは発生していない。このため、最初の検出タイミングでは、同期検出（ｂ）＋バイフェーズルールチェックＯＫ（ｃ）が検出されれば、あるいはそれに加えて設定により、ＣＲＣ１，ＣＲＣ２の双方（ＡＮＤ）または一方（ＯＲ）でエラーなし（ｄ，ｅ）が検出されれば、とりあえずアドレス検出信号（ｇ）を発生することとしている。
【０１１１】
このアドレス検出信号（ｇ）を初期信号として３９個ＦＣＭをカウンタで繰返しカウントすることにより、以後はアドレス周期が確定し、図１３に示すようなタイミングでアドレス周期信号のアドレスウィンドウが発生することになる。なお、後述する実施の形態２〜５のいずれにおいても、同様にして、アドレス周期信号（ｆ）の周期は、最初の検出時にアドレス周期を考慮せずに検出されたアドレス検出信号（ｇ）を初期信号として３９個のＦＣＭを繰返しカウントすることにより確定されるものとする。
【０１１２】
したがって、図１３の実施の形態１の状態では、すでにアドレス周期信号の周期は確定しており、同期検出（ｂ）＋バイフェーズルールチェックＯＫ（ｃ）に加えて、ＣＲＣ１，ＣＲＣ２の双方（ＡＮＤ）でエラーなしが検出され（ｄ，ｅ）、かつ検出タイミングがアドレス周期信号（ｆ）のアドレスウィンドウに適合していることが判断された場合にのみ、アドレスデータの検出が正しく行なわれたものとみなしてアドレス検出信号（ｇ）が発生する。
【０１１３】
このように、同期検出＋バイフェーズルールチェックＯＫに加えて、ＣＲＣ１，ＣＲＣ２の双方のエラー検出結果までアドレス検出条件に加味すると、厳密なアドレス検出が行なえる一方、データの状態が少しでも劣化すると、検出率が著しく低下してしまうことが考えられる。
【０１１４】
この発明の以下の実施の形態においては、アドレス検出のための条件設定に自由度を持たせることにより、光磁気ディスクから再生されるデータの状況に応じたアドレス検出を可能にしている。
【０１１５】
［実施の形態２］
同期検出に加えてバイフェーズルールチェックＯＫの場合、さらにアドレスセグメントのＣＲＣ１またはＣＲＣ２のエラーチェック、ならびにアドレス周期信号のアドレスウィンドウの検出を行ない、ＣＲＣ１またはＣＲＣ２のいずれか一方でエラーがないと判断され、かつアドレス周期信号のアドレスウィンドウが検出された場合にのみ、アドレスデータの検出が正しく行なわれたものと判断する。
【０１１６】
図１４は、ＣＲＣ１，ＣＲＣ２のうち、ＣＲＣ１でエラーなしが判断され（ｄ）、さらに検出タイミングがアドレス周期信号（ｆ）のアドレスウィンドウに適合していることが判断された場合を示し、図１５は、ＣＲＣ１，ＣＲＣ２のうち、ＣＲＣ２でエラーなしが判断され（ｅ）、さらに検出タイミングがアドレス周期信号（ｆ）のアドレスウィンドウに適合していることが判断された場合を示している。前述の実施の形態１では、ＣＲＣ１，ＣＲＣ２の双方（ＡＮＤ）でエラーなしが検出されなければアドレス検出とみなされないのに対し、この実施の形態２では、ＣＲＣ１，ＣＲＣ２の一方（ＯＲ）でエラーなしと検出されれば、アドレス検出とみなされ、アドレス検出信号（ｇ）が発生する。
【０１１７】
すなわち、この実施の形態２では、前述の実施の形態１に比べて、アドレス検出のための設定条件が緩和されており、再生データの状態が良好ではない場合でも、アドレス検出率が低下することを防いでいる。
【０１１８】
［実施の形態３］
同期検出に加えてバイフェーズルールチェックＯＫであれば、ＣＲＣ１，ＣＲＣ２のエラーチェックは加味せず、アドレス周期信号のアドレスウィンドウが検出されればアドレスでの検出が正しく行なわれたものと判断する。
【０１１９】
図１６は、このような実施の形態３による設定条件が満たされた状態を示すタイミング図であり、ＣＲＣ１，ＣＲＣ２のエラーチェックを加味することなく（ＣＲＣ ＯＦＦ）、検出タイミングがアドレス周期信号（ｆ）のアドレスウィンドウに適合していることが判断されれば、アドレス検出とみなされ、アドレス検出信号（ｇ）が発生する。
【０１２０】
したがって、この実施の形態３では、前述の実施の形態２に比べて、さらにアドレス検出のための設定条件が緩和されており、再生データの状態がさらに不良の場合でも、アドレス検出率が低下することを防いでいる。
【０１２１】
図１７は、このようなアドレス検出のための設定条件の組合せの表を示す図である。この表の第１行に示すように同期検出＋バイフェーズルールチェックの前提条件をパスできなかった場合（ＮＧ）、ＣＲＣ１，ＣＲＣ２のエラーチェック、アドレス周期信号の検出は行なわれない。
【０１２２】
第２行〜第４行は、同期検出＋バイフェーズルールチェックＯＫを前提として、ＣＲＣ１，ＣＲＣ２のエラーチェックを加味しない場合（ＯＦＦ）、ＣＲＣ１，ＣＲＣ２の双方のエラーなしを加味する場合（ＡＮＤ）、ＣＲＣ１，ＣＲＣ２のいずれか一方のエラーなしを加味する場合（ＯＲ）であって、アドレス周期信号が検出されない（ＯＦＦ）場合を示している。
【０１２３】
アドレス周期信号のアドレスウィンドウが検出されなければアドレス検出の確度は下がるが、アドレス検出とみなすように設定することは可能である。前述のように周期信号のアドレスウィンドウは最初のアドレス検出時には出てこないことがあっても、とりあえず発生したアドレス検出信号を初期信号としてＦＣＭを３９個カウントすれば３９セグメントごとに必ず発生する。
【０１２４】
一方、第５行〜第７行は、上述のＣＲＣ１，ＣＲＣ２のエラーチェックがＯＦＦ，ＡＮＤ，ＯＲの場合であって、アドレス周期信号のアドレスウィンドウが検出されている（ＯＮ）場合を示している。すなわち、第５行目は、図１６の実施の形態３に相当する設定条件の組合せであり、第６行目は、図１３の実施の形態１に相当する設定条件の組合せであり、第７行目は、図１４および図１５の実施の形態２に相当する設定条件の組合せである。
【０１２５】
ところで、上述の各実施の形態では、同期検出とバイフェーズルールチェックＯＫをアドレス検出の最低条件としている。
【０１２６】
しかしながら、光磁気ディスクによっては、データの状態が劣悪なものもあり、バイフェーズルールチェックをアドレス検出の前提条件とすると全くアドレスが読めなくなってしまうことが考えられる。そこで、この発明の実施の形態においては、アドレス検出の自由度をさらに増大させ、バイフェーズルールチェックの結果がエラーであっても、先行するアドレス検出信号によってアドレス周期信号の周期が確定し、アドレス周期信号のアドレスウィンドウが検出されればアドレス検出とみなしている。
【０１２７】
［実施の形態４］
図１８は、バイフェーズルールチェックがエラーでもアドレス検出とみなされる場合の設定条件を示すタイミング図である。
【０１２８】
図１８を参照して、ＦＣＭ（ａ）の検出後、同期検出信号（ｂ）が得られているが、バイフェーズルールエラーフラグ（ｃ）は、一旦リセットされた後、Ｈレベルとなってバイフェーズルールエラーの発生を示している。
【０１２９】
この状態において、アドレス周期信号（ｆ）については先に検出されたアドレス検出信号を基に３９個のＦＣＭを繰返しカウントすることによってアドレス周期が確定しているものとし、図１８に示すようにアドレスウィンドウが検出されたため、アドレス検出信号（ｇ）が破線で示すタイミングで補間される。すなわちアドレス周期信号（ｆ）は、上述のように先行するアドレスセグメントから３９ＦＣＭ周期で繰返しており、この周期信号のアドレスウィンドウ内にアドレスデータがあるものと考えられるからである。
【０１３０】
［実施の形態５］
図１９は、バイフェーズルールエラーに加えて、同期検出すら行なわれていない状態を示している。このような場合であっても、先に検出されたアドレス検出信号を基にアドレス周期信号の周期が確定してアドレス周期信号（ｆ）のアドレスウィンドウが検出され、アドレス検出タイミングがアドレスウィンドウに適合している場合に、アドレス検出信号（ｇ）が破線で示すタイミングで補間される。
【０１３１】
図２０は、アドレス検出回路１１１（図４）のうち、上述の実施の形態１〜５を実現する部分を抽出して示す概略ブロック図である。
【０１３２】
図４の信号演算回路１００から与えられる、アドレスデータを再生した信号ＲＰＰは、図５の同期検出回路として機能するＳＹＮＣ検出回路２００、バイフェーズルールチェック回路２０１、ＣＲＣ１チェック回路２０２、およびＣＲＣ２チェック回路２０３に与えられる。
【０１３３】
ＳＹＮＣ検出回路２００は、同期検出信号（ｂ）を発生してシーケンサ２０４に与える。シーケンサ２０４は、この同期検出信号をもとに、バイフェーズルールチェック回路２０１によるバイフェーズルールチェック実行のタイミングを規定する信号と、ＣＲＣ１チェック回路２０２によるエラーチェックのタイミングを規定する信号と、ＣＲＣ２チェック回路２０３によるエラーチェックのタイミングを規定する信号とを発生し、それぞれ対応する回路に与えている。
【０１３４】
これにより、バイフェーズルールチェック回路２０１、ＣＲＣ１チェック回路２０２、およびＣＲＣ２チェック回路２０３は、前述の各実施の形態において定められたタイミングで、それぞれバイフェーズルールのエラーチェック、ＣＲＣ１のエラーチェック、ＣＲＣ２のエラーチェックを実行する。これらのエラーチェックの結果はすべて判断回路２０５に与えられる。
【０１３５】
一方、アドレス検出ウィンドウ作成回路２０６からは、アドレス周期信号（ｆ）が発生し、判断回路２０５に与えられる。
【０１３６】
判断回路２０５においては、上述の各実施の形態において説明した設定条件の任意の組合せが予めユーザによって図示しないレジスタ等に設定されているものとする。そして判断回路２０５は、設定された組合せに応じて、アドレス検出を判断し、アドレス検出信号（ｇ）を出力する。
【０１３７】
出力されたアドレス検出信号（ｇ）は、アドレス検出ウィンドウ作成回路２０６にフィードバックされる。アドレス検出ウィンドウ作成回路２０６はカウンタで構成され、このフィードバックされたアドレス検出信号によってリセットされ、３９個のＦＣＭのカウントを開始し、次の周期のアドレス周期信号を発生して判断回路２０５に与える。
【０１３８】
［実施の形態６］
実施の形態６においては、同期検出、バイフェーズルールチェック、およびＣＲＣのエラーチェックを２回行ない、少なくとも１回、同期検出、バイフェーズルールチェック、およびＣＲＣのエラーチェックの検出結果が良好な場合、アドレスデータの検出が正しく行なわれていたものと判断する。
【０１３９】
図２１は、このような実施の形態６の設定条件がすべて満たされている場合を示すタイミング図である。
【０１４０】
図２１を参照して、ＦＣＭ（ａ）の検出後、前述の同期検出信号（ｂ）（図２１においては、同期検出を２回行なうため「同期検出１」と表示されている。）が得られ、後続の信号のバイフェーズルールチェックが行なわれる。その結果、エラーがなければ（データがバイフェーズルールで書かれていれば）、バイフェーズルールエラーフラグはＬレベルとなってエラーなしを示す（ｃ）。
【０１４１】
その後、ＣＲＣ１のエラーチェック動作（斜線部）が開始されるまで、バイフェーズルールチェックは行なわれ、ＣＲＣ１によりアドレスデータが正しく読めた場合にはＣＲＣ１ＯＫフラグはＨレベルに立上がる（ｄ）。
【０１４２】
その後、再度、同期検出が行なわれ、前述の同期検出信号（ｅ）が得られ、後続の信号のバイフェーズルールチェックが行なわれる。その結果、エラーがなければ（データがバイフェーズルールで書かれていれば）、バイフェーズルールエラーフラグはＬレベルとなってエラーなしを示す（ｆ）。
【０１４３】
その後、ＣＲＣ２のエラーチェック動作（斜線部）が開始されるまでの期間、再度バイフェーズルールチェックが行なわれ、ＣＲＣ２によりアドレスデータが正しく読めた場合には、ＣＲＣ２ＯＫフラグはＨレベルに立上がる（ｇ）。そして、アドレス検出信号（ｈ）が発生される。
【０１４４】
ここで、同期検出１は、８ビットのＳＹＮＣパターン“１０００１１１０”の中心部の４ビット“００１１”のみをマッチングの対象として観測し、両端の２ビット“１０”および“１０”は切捨てるように構成したものである。また、ｄ同期検出２は、８ビットのＳＹＮＣパターン“１０００１１１０”の中心部６ビット“０００１１１”のみをマッチングの対象として観測するものである。このように２回目の同期検出においてマッチングの対象を４ビットから６ビットに増加させることによって、より確実にアドレスが記録されている位置を特定できる。さらに、バイフェーズルールチェックにおいては、光磁気ディスク１のアドレスフィールド（図３参照）に記録された７ＡＤＢのフレームアドレスおよび５ＡＤＢのバンドアドレスについて行われる。
【０１４５】
実施の形態６においては、ＣＲＣ１，ＣＲＣ２のエラーチェックの双方がＯＫになる必要がなく、少なくとも一方がＯＫになれば良い。図２２は、ＣＲＣ１のエラーチェックがＯＫ、ＣＲＣ２のエラーチェックにおいてエラーが発生した場合を示す。１回目の同期検出＋バイフェーズルールチェック＋ＣＲＣ１のエラーチェックの全ての検出結果が良好であり、２回目の同期検出＋バイフェーズルールチェックがＯＫであるので、アドレス検出信号（ｈ）は発生される。
【０１４６】
また、図２３は、ＣＲＣ１のエラーチェックにおいてエラーが発生し、ＣＲＣ２のエラーチェックがＯＫである場合を示す。１回目のＣＲＣ１のエラーチェックにおいてエラーが発生した場合でも、２回目の同期検出＋バイフェーズルールチェック＋ＣＲＣ２のエラーチェックに移行することができる。図２３に示す場合、１回目の同期検出＋バイフェーズルールチェックがＯＫであり、２回目の同期検出＋バイフェーズルールチェック＋ＣＲＣ２のエラーチェックがＯＫであるので、アドレス検出信号（ｈ）が発生される。なお、同期検出１および同期検出２は、上記図１１に示すアドレスＳＹＮＣ検出回路１２３を用いて行われる。
【０１４７】
この実施の形態６におけるアドレス信号の検出ための設定条件においては、同期検出＋バイフェーズルールチェックがＯＫになることが前提条件となっている。つまり、２回の同期検出＋バイフェーズルールチェック＋ＣＲＣのエラーチェックにおいて、１回でも同期が検出されず、またはバイフェーズルールチェックがＯＫでなければ、アドレス検出信号（ｈ）が発生されない。一方、ＣＲＣ１，ＣＲＣ２のエラーチェックのうち、いずれか一方においてエラーが発生しても他方のＣＲＣエラーチェックがＯＫになれば、アドレス検出信号（ｈ）を発生させる。同期が検出されず、およびバイフェーズルールチェックにおいてエラーが発生した場合には、バイフェーズルールチェックを行なったデータはアドレスデータではない確率が高く、同期検出およびバイフェーズルールチェックがＯＫになれば、ＣＲＣのエラーチェックにおいてエラーが１回発生してもバイフェーズルールチェックを行なったデータはアドレスデータである確率が高いため、同期検出およびバイフェーズルールチェックがＯＫになることをアドレス検出のための前提条件としている。
【０１４８】
１回目の同期検出＋バイフェーズルールチェック＋ＣＲＣ１のエラーチェックにおいて、これらを全て誤る確率は、（１／２4）×（１／２12）×（１／２14）＝（１／２30）である。一方、最近、実用化されようとしているＡＳ−ＭＯ規格と同じデータフォーマットを有する直径２．５インチの光磁気ディスク（ｉＤフォーマットによる光磁気ディスクと称する。）は記憶容量が７３０Ｍｂｙｔｅｓであるため、この記憶容量をアドレスビット数に換算すると、７３０Ｍｂｙｔｅｓ＝７３０×（２10）×（２10）×８×（１／６）＝０．９５×２30アドレスビットである。この換算において、２つの（２10）は１Ｍｂｙｔｅを表し、８は、バイトからビットへの換算を表し、（１／６）はビットからアドレスビットへの換算を表す。上述したように１アドレスビットは、６ＤＣＢであるからである。
【０１４９】
そうすると、ｉＤフォーマットのディスク１枚は、０．９５×２30ビット程度のアドレスビットに相当する。したがって、１回目の同期検出＋バイフェーズルールチェック＋ＣＲＣ１のエラーチェックの全てにおいて誤検出される割合はｉＤフォーマットのディスク全体を１回再生したときに１回エラーが発生する程度である。上記の計算はランダムなデータ列がアドレス検出回路に入力されるとして計算されているが、実際のアドレスデータは相互に関連性の強いデータであるので、誤検出の発生確率はより小さくなる。また、同期検出＋バイフェーズルールチェック＋ＣＲＣのエラーチェックを２回行い、いずれか一方においてＯＫになれば、アドレス検出信号（ｈ）を発生させることにしているので、誤検出の発生確率はさらに小さくなる。
【０１５０】
図２４は、実施の形態６におけるアドレス検出用の設定組合わせを示したものである。１行目は同期検出＋バイフェーズルールチェックがＮＧの場合であり、この場合はＣＲＣ１，ＣＲＣ２のエラーチェックは行わずにアドレス検出信号（ｈ）を発生させない。２行目は、２回の同期検出＋バイフェーズルールチェック＋ＣＲＣのエラーチェックの全てがＯＫになった場合であり、図２１に示す状態に相当する。３行目は、２回の同期検出＋バイフェーズルールチェック＋ＣＲＣのエラーチェックにおいて、同期検出＋バイフェーズルールチェックＯＫを前提として、いずれか一方のＣＲＣエラーチェックにおいてエラーが発生した場合であり、図２２および図２３に示す状態に相当する。
【０１５１】
図２５は、アドレス検出回路１１１（図４参照）のうち、実施の形態６を実現する部分を抽出して示す概略ブロック図である。
【０１５２】
図４の信号演算回路１００から与えられる、アドレスデータを再生した信号ＲＰＰは、図５の同期検出回路として機能するＳＹＮＣ１検出回路４０１，ＳＹＮＣ２検出回路４０４、バイフェーズルールチェック回路４０２，４０５、ＣＲＣ１チェック回路４０３，ＣＲＣ２チェック回路４０６、およびＳＹＮＣ２検出回路４０４へ与えられる。
【０１５３】
ＳＹＮＣ１検出回路４０１は、同期検出信号（ｂ）を発生してシーケンサ４０７に与える。シーケンサ４０７は、この同期検出信号をもとに、バイフェーズルールチェック回路４０２，４０５によるバイフェーズルールチェック実行ためのタイミングを規定する信号と、ＣＲＣ１チェック回路４０３によるエラーチェックのタイミングを規定する信号と、ＣＲＣ２チェック回路４０６によるエラーチェックのタイミングを規定する信号と、ＳＹＮＣ２検出回路４０４による同期検出２のタイミングを規定する信号とを生成し、それぞれ対応する回路へ与える。
【０１５４】
これにより、バイフェーズルールチェック回路４０２，４０５、ＣＲＣ１チェック回路４０３、ＣＲＣチェック回路４０６、およびＳＹＮＣ２検出回路４０４は図２１〜図２３に示すタイミングで、それぞれ、バイフェーズルールチェック、ＣＲＣのエラーチェック、同期検出を実行する。そして、これらのチェック結果は、判断回路４０８に与えられる。
【０１５５】
判断回路４０８は、上述した図２４に示すアドレス検出用設定組み合わせに従って判断し、アドレス検出信号（ｈ）を出力する。
【０１５６】
なお、実施の形態６においては、１回目の同期検出の際に対象とするビット数を７ビット、２回目の同期検出の際に対象とするビット数を８ビットとしても良い。
【０１５７】
［実施の形態７］
実施の形態７においては、実施の形態６における２回の同期検出＋バイフェーズチェック＋ＣＲＣエラーチェックのそれぞれにおいて、フレーム番号の連続性をチェックする。
【０１５８】
図２６は、このような実施の形態７における設定条件が全て満たされている場合を示すタイミング図である。
【０１５９】
図２６を参照して、実施の形態６における同期検出１＋バイフェーズルールチェック１＋ＣＲＣ１エラーチェックがＯＫになった後、フレームアドレス（図３参照）に基づいてフレーム番号の連続性がチェックされる（斜線部）。そして、連続性が確認されると、フレーム番号連続性１ＯＫフラグがＬレベルからＨレベルに立上がる（ｅ）。
【０１６０】
その後、実施の形態６における２回目の同期検出２＋バイフェーズルールチェック２＋ＣＲＣ２エラーチェックが行われ、同期検出２＋バイフェーズルールチェック２＋ＣＲＣ２エラーチェックがＯＫになった後、再度、フレーム番号の連続性がチェックされる（斜線部）。そして、連続性が確認されると、フレーム番号連続性１ＯＫフラグがＬレベルからＨレベルに立上がる（ｉ）。そして、アドレス検出信号（ｊ）が発生される。
【０１６１】
実施の形態７においては、ＣＲＣ１，ＣＲＣ２のエラーチェックおよびフレーム番号の連続性のチェックの双方がＯＫになる必要がなく、フレーム番号の連続性が少なくとも一方においてＯＫになれば良い。つまり、ＣＲＣ１のエラーチェックおよびＣＲＣ２のエラーチェックの双方においてエラーが発生してもフレーム番号の連続性においてフレーム番号が連続していることが確認されれば良い。図２７は、同期検出１＋バイフェーズルールチェック１、および同期検出２＋バイフェーズルールチェック２のＯＫを前提として、ＣＲＣ１のエラーチェックおよびＣＲＣ２のエラーチェックにおいてエラーが発生し、フレーム番号の連続性１がＯＫになり、フレーム番号の連続性２のチェックにおいてエラーが発生した場合を示す。この場合、２回のフレーム番号の連続性のチェックにおいてフレーム番号の連続性１がＯＫになっているのでアドレス検出信号（ｊ）を発生する。
【０１６２】
図２８は、同期検出１＋バイフェーズルールチェック１、および同期検出２＋バイフェーズルールチェック２のＯＫを前提として、ＣＲＣ１のエラーチェックおよびＣＲＣ２のエラーチェックにおいてエラーが発生し、フレーム番号の連続性１，２がＯＫになった場合を示す。この場合、２回のフレーム番号の連続性のチェックにおいてフレーム番号の連続性１，２が共にＯＫになっているのでアドレス検出信号（ｊ）を発生する。
【０１６３】
図２９は、同期検出１＋バイフェーズルールチェック１、および同期検出２＋バイフェーズルールチェック２のＯＫを前提として、ＣＲＣ１のエラーチェックおよびＣＲＣ２のエラーチェックにおいてエラーが発生し、フレーム番号の連続性１のチェックにおいてエラーが発生し、フレーム番号の連続性２がＯＫになった場合を示す。この場合、２回のフレーム番号の連続性のチェックにおいてフレーム番号の連続性２がＯＫになっているのでアドレス検出信号（ｊ）を発生する。
【０１６４】
図３０は、同期検出１＋バイフェーズルールチェック１、および同期検出２＋バイフェーズルールチェック２のＯＫを前提として、ＣＲＣ１のエラーチェックにおいてエラーが発生し、ＣＲＣ２のエラーチェックがＯＫになり、フレーム番号の連続性１のチェックにおいてエラーが発生し、フレーム番号の連続性２がＯＫになった場合を示す。この場合、２回のフレーム番号の連続性のチェックにおいてフレーム番号の連続性２がＯＫになっているのでアドレス検出信号（ｊ）を発生する。
【０１６５】
図３１は、同期検出１＋バイフェーズルールチェック１、および同期検出２＋バイフェーズルールチェック２のＯＫを前提として、ＣＲＣ１のエラーチェックがＯＫになり、ＣＲＣ２のエラーチェックにおいてエラーが発生し、フレーム番号の連続性１がＯＫになり、フレーム番号の連続性２のチェックにおいてエラーが発生した場合を示す。この場合、２回のフレーム番号の連続性のチェックにおいてフレーム番号の連続性１がＯＫになっているのでアドレス検出信号（ｊ）を発生する。
【０１６６】
図３２は、同期検出１＋バイフェーズルールチェック１、および同期検出２＋バイフェーズルールチェック２のＯＫを前提として、ＣＲＣ１のエラーチェックにおいてエラーが発生し、ＣＲＣ２のエラーチェックがＯＫになり、フレーム番号の連続性１，２がＯＫになった場合を示す。この場合、２回のフレーム番号の連続性のチェックにおいてフレーム番号の連続性１，２がＯＫになっているのでアドレス検出信号（ｊ）を発生する。
【０１６７】
図３３は、同期検出１＋バイフェーズルールチェック１、および同期検出２＋バイフェーズルールチェック２のＯＫを前提として、ＣＲＣ１のエラーチェックがＯＫになり、ＣＲＣ２のエラーチェックにおいてエラーが発生し、フレーム番号の連続性１，２がＯＫになった場合を示す。この場合、２回のフレーム番号の連続性のチェックにおいてフレーム番号の連続性１，２がＯＫになっているのでアドレス検出信号（ｊ）を発生する。
【０１６８】
図３４は、同期検出１＋バイフェーズルールチェック１、および同期検出２＋バイフェーズルールチェック２のＯＫを前提として、ＣＲＣ１のエラーチェックおとびＣＲＣ２のエラーチェックがＯＫになり、フレーム番号の連続性１のチェックにおいてエラーが発生し、フレーム番号の連続性２がＯＫになった場合を示す。この場合、２回のフレーム番号の連続性のチェックにおいてフレーム番号の連続性２がＯＫになっているのでアドレス検出信号（ｊ）を発生する。
【０１６９】
図３５は、同期検出１＋バイフェーズルールチェック１、および同期検出２＋バイフェーズルールチェック２のＯＫを前提として、ＣＲＣ１のエラーチェックおよびＣＲＣ２のエラーチェックがＯＫになり、フレーム番号の連続性１がＯＫになり、フレーム番号の連続性２のチェックにおいてエラーが発生した場合を示す。この場合、２回のフレーム番号の連続性のチェックにおいてフレーム番号の連続性１がＯＫになっているのでアドレス検出信号（ｊ）を発生する。なお、同期検出１および同期検出２は、上記図１１に示すアドレスＳＹＮＣ検出回路１２３を用いて行われる。
【０１７０】
この実施の形態７においても、アドレス信号の検出ための設定条件においては、同期検出＋バイフェーズルールチェックがＯＫになることが前提条件となっているが、この理由は実施の形態６において説明したのと同じである。
【０１７１】
図３６は、実施の形態７におけるアドレス検出用の設定組合わせを示したものである。１行目は同期検出＋バイフェーズルールチェックがＮＧの場合であり、この場合はＣＲＣ１，ＣＲＣ２のエラーチェックおよびフレーム番号の連続性１，２のチャックは行わずにアドレス検出信号（ｊ）を発生させない。２行目は、２回の同期検出＋バイフェーズルールチェックのＯＫを前提として、ＣＲＣ１，２のエラーチェックにおいてエラーが発生し、フレーム番号の連続性１，２のいずれか一方がＯＫになった場合であり、図２７および図２９に示す状態に相当する。３行目は、２回の同期検出＋バイフェーズルールチェックのＯＫを前提として、双方のＣＲＣエラーチェックにおいてエラーが発生し、双方のフレーム番号の連続性１，２がＯＫになった場合であり、図２８に示す状態に相当する。
【０１７２】
４行目は、２回の同期検出＋バイフェーズルールチェックのＯＫを前提として、ＣＲＣ１，２のエラーチェックにおいて一方がＯＫになり、フレーム番号の連続性１，２のチェックにおいて一方がＯＫになった場合であり、図３０および図３１に示す状態に相当する。
【０１７３】
５行目は、２回の同期検出＋バイフェーズルールチェックのＯＫを前提として、ＣＲＣ１，２のエラーチェックにおいて一方がＯＫになり、双方のフレーム番号の連続性１，２がＯＫになった場合であり、図３２および図３３に示す状態に相当する。
【０１７４】
６行目は、２回の同期検出＋バイフェーズルールチェックのＯＫを前提として、双方のＣＲＣ１，２のエラーチェックがＯＫになり、フレーム番号の連続性１，２のチェックにおいて一方がＯＫになった場合であり、図３４および図３５に示す状態に相当する。
【０１７５】
７行目は、２回の同期検出＋バイフェーズルールチェックのＯＫを前提として、双方のＣＲＣ１，２のエラーチェックがＯＫになり、双方のフレーム番号の連続性１，２がＯＫになった場合であり、図２６に示す状態に相当する。
【０１７６】
図３７は、アドレス検出回路１１１（図４参照）のうち、実施の形態７を実現する部分を抽出して示す概略ブロック図である。
【０１７７】
図４の信号演算回路１００から与えられる、アドレスデータを再生した信号ＲＰＰは、図５の同期検出回路として機能するＳＹＮＣ１検出回路５０１，ＳＹＮＣ２検出回路５０５、バイフェーズルールチェック回路５０２，５０６、ＣＲＣ１チェック回路５０３，ＣＲＣ２チェック回路５０７、フレーム番号連続性チェック回路５０４，５０８、およびＳＹＮＣ２検出回路５０５へ与えられる。
【０１７８】
ＳＹＮＣ１検出回路５０１は、同期検出信号（ｂ）を発生してシーケンサ５０９に与える。シーケンサ５０９は、この同期検出信号をもとに、バイフェーズルールチェック回路５０２，５０６によるバイフェーズルールチェック実行ためのタイミングを規定する信号と、ＣＲＣ１チェック回路５０３によるエラーチェックのタイミングを規定する信号と、ＣＲＣ２チェック回路５０７によるエラーチェックのタイミングを規定する信号と、ＳＹＮＣ２検出回路５０５による同期検出２のタイミングを規定する信号と、フレーム番号連続性チェック回路５０４によるフレーム番号の連続性のチェックのタイミングを規定する信号と、フレーム番号連続性チェック回路５０８によるフレーム番号の連続性のチェックのタイミングを規定する信号とを生成し、それぞれ対応する回路へ与える。
【０１７９】
これにより、バイフェーズルールチェック回路５０２，５０６、ＣＲＣ１チェック回路５０３、ＣＲＣチェック回路５０７、フレーム番号連続性チェック回路５０４、フレーム番号連続性チェック回路５０８およびＳＹＮＣ２検出回路５０５は図２６〜図３５に示すタイミングで、それぞれ、バイフェーズルールチェック、ＣＲＣのエラーチェック、フレーム番号の連続性、および同期検出を実行する。そして、これらのチェック結果は、判断回路５１０に与えられる。
判断回路５１０は、上述した図３６に示すアドレス検出用設定組み合わせに従って判断し、アドレス検出信号（ｊ）を出力する。
【０１８０】
ところで、上述の各実施の形態のように組合された設定条件に基づいてなされたアドレス検出の結果に応じて、適切なアドレス値を選択して表示する必要がある。
【０１８１】
図３８は、図１７の設定条件の組合せに加えて、それぞれの場合のアドレス値の選択方法を示したものである。
【０１８２】
図３８の表の第１行は、図１７の表の第１行と同様にＮＧである。
第２行〜第６行は、同期検出＋バイフェーズルールチェックＯＫの場合であって、３９ＦＣＭ周期のアドレス周期信号を使用しない（ＯＦＦ）場合を示している。これらの場合において、第２行のようにＣＲＣエラーチェックを使用しない場合（ＯＦＦ）には、現検出値が誤っているかの判定ができないので、とりあえず生のアドレス検出値をアドレス値として選択し、表示する。
【０１８３】
一方、第３行〜第６行のようにＣＲＣエラーチェックを使用する場合（ＡＮＤ，ＯＲ）、エラーチェックの結果に応じて、アドレス値として生の検出値を選択するか、または前のアドレス値をそのまま保持する（前値保持）。すなわち、ＣＲＣエラーチェックの結果、現検出値が誤っていると判断された場合には、誤ったアドレスをそのまま表示するか、アドレスの前値を保持するかのいずれかの選択を、ユーザの事前の設定に従ってすることができる。
【０１８４】
なお、第２行〜第６行のようにアドレス周期信号を使用しない（ＯＦＦ）の場合、アドレス値の推定が困難なため、補間値の作成（前値＋１）は行なわない。
【０１８５】
第７行〜第１５行は、同期検出＋バイフェーズルールチェックＯＫの場合であって、３９ＦＣＭ周期のアドレス周期信号を使用する（ＯＮ）場合を示している。これらの場合においてアドレス周期信号を使用しているのでアドレス値の推定が可能なため、ＣＲＣエラーチェックが使用されない（ＯＦＦ）の場合、およびＣＲＣエラーチェックが使用される場合（ＡＮＤ，ＯＲ）の各々において、ユーザの事前の設定に従い、アドレス値を、生の検出値、補間値、前値保持のいずれかから選択することができる。
【０１８６】
図３９は、図３８の表に従ったアドレス値の選択を実行するアドレス検出回路１１１（図４）の部分を示す概略ブロック図である。
【０１８７】
図３９に示した回路は、図２０に示した回路に、フレームおよびバンドのアドレス読出回路２０７、トラック１のアドレス読出回路２０８、トラック２のアドレス読出回路２０９、およびアドレス値選択回路２１０を追加したものである。
【０１８８】
アドレス読出回路２０７、２０８、２０９は、それぞれ、図４の信号演算回路１００から与えられる信号ＲＰＰを受取る。また、シーケンサ２０４は、同期検出信号をもとにアドレス読出回路２０７，２０８，２０９の動作タイミングを規定する信号を発生する。その他の図２０に示した回路と共通する部分については説明を繰返さない。
【０１８９】
図３のアドレスセグメントのアドレスフィールドのフォーマットから明らかなように、フレームおよびバンドのアドレス読出回路２０７からはフレームおよびバンドのアドレスが読出されてアドレス値選択回路２１０に与えられる。
【０１９０】
一方、トラックアドレス１についてはＣＲＣ１のエラーチェックがなされ、その結果に応じてトラック１のアドレス読出回路２０８からトラックアドレス１が読出されてアドレス値選択回路２１０に与えられる。また、トラックアドレス２についてはＣＲＣ２のエラーチェックがなされ、その結果に応じてトラック２のアドレス読出回路２０８からはトラックアドレス２が読出されてアドレス値選択回路２１０に与えられる。
【０１９１】
アドレス値選択回路２１０にはアドレス検出ウィンドウ形成回路２０６からアドレス周期信号も与えられる。アドレス値選択回路２１０は、図３８の表に示した予めユーザによって設定された選択方法に基づいて、ＣＲＣのエラーチェック結果およびアドレス周期信号のアドレスウィンドウの有無に応じて、アドレス読出回路２０７，２０８，２０９から読出したアドレス信号を用いて、生の検出値として、前値保持として、または前値に＋１する補間値として、のいずれかとして選択し表示する。
【０１９２】
図２４および図３６に示す表に従ったアドレス値の表示も、図３８および図３９を参照して説明したのと同じ方法によって行なうことができる。
【０１９３】
以上のように、この発明の実施の形態によれば、アドレス検出のための設定条件の組合せに大きな自由度を持たせることにより、データの状況に応じた検出率でアドレス検出を行なうことが可能となる。また組合せごとにエラーチェックの結果に応じてアドレス値を選択表示することが可能となる。特に、同期検出＋バイフェーズルールチェック＋ＣＲＣエラーチェックを２回行なうことによってアドレスの誤検出の確率を小さくすることができる。
【０１９４】
［改良された実施の形態］
以上のようにしてアドレス検出回路でアドレス検出信号が発生すると、これに応じて記録再生装置のリード／ライト動作が開始することになる。そして、一旦リード／ライト動作が開始されると、通常はアドレスの検出が安定して行なわれ、光磁気ディスクに対するデータの記録再生動作は順調に行なわれることになる。
【０１９５】
しかしながら、このようなリード／ライト動作中において、何らかの外的要因により、ピックアップが移動してしまい、アドレス検出にエラーが生じる場合がある。
【０１９６】
このような場合の対策として、アドレス検出のエラー発生回数が連続して予め設定された回数に到達した場合に、記録再生装置のハードウェア側でこれを検出して強制的にリード／ライト動作を終了させる方法が考えられる。
【０１９７】
しかしながら、このような方法では、エラー発生回数が上記所定回数に到達して突然動作が終了させらるそのときまで、記録再生装置のファームウェア側に事前に何も知らされることはなく、ファームウェア側ではリード／ライト動作が実行され続けるという前提の下に、リード／ライト動作のための各種の処理を実行し続けている。
【０１９８】
したがって、ハードウェア側で突然動作が強制終了させられた場合には、ファームウェア側で実行されてきた処理のかなりの部分が全く無駄な処理であったこととなり、余分な処理時間を割いていたことになる。このため、ハードウェア側によるリード／ライト動作の強制終了はなるべく回避することが望ましい。
【０１９９】
しかしながら、ファームウェア側に事前に何の通知もなくハードウェア側で強制的に動作が終了させられるので、ファームウェア側では処理を継続するために取り得るどのような手段もなかった。
【０２００】
この発明の改良された実施の形態では、ハードウェア側でリード／ライト動作の強制終了を行なう前に、事前に強制終了警告を行ない、ファームウェア側でリード／ライト動作の復帰のための処理を実行することを可能にしたものである。
【０２０１】
図４０は、この発明の改良された実施の形態による光磁気ディスクの記録再生装置の構成を示す概略ブロック図であり、以下に説明する点を除いて図４に示した記録再生装置の構成と同じである。したがって、共通する部分についての説明は繰返さない。
【０２０２】
図４０において、アドレス検出回路１１１は、検出されたアドレス値、アドレス検出信号、ＣＲＣ１ＯＫ，ＣＲＣ２ＯＫのエラーチェックの結果を示すフラグ信号、などをリード／ライト制御回路３０１に与える。
【０２０３】
リード／ライト制御回路３０１は、アドレス検出回路１１１におけるアドレス検出のエラー発生の連続回数を計数し、リード／ライト強制終了信号またはリード／ライト強制終了警告信号を発生する。リード／ライト強制終了信号は、記録時には、コントローラ１１２と、データ変調器１１４とに与えられ、再生時には、コントローラ１１２と、ヘッダ検出回路１０７と、データ復調器１０８とに与えられる。一方、リード／ライト強制終了警告信号は、コントローラ１１２に与えられる。
【０２０４】
図４１は、図４０の改良された実施の形態１によるリード／ライト制御回路３０１の主要部の構成を示すブロック図である。
【０２０５】
図４１において、まず後述するアドレス検出エラー信号がＡＮＤゲート３０２の一方入力およびインバータ３０３に入力される。このアドレス検出エラー信号は、アドレス検出回路１１１において発生するＣＲＣ１ＯＫ，ＣＲＣ２ＯＫのフラグ信号に基づいて形成される。
【０２０６】
図４２は、図４０のリード／ライト制御回路３０１に含まれ、上述のアドレス検出エラー信号を発生するための回路構成を示している。前述のようにＣＲＣ１ＯＫ，ＣＲＣ２ＯＫのそれぞれのフラグ信号は、フレームごとにエラーの場合にはＬレベルとなる信号であり、双方のフラグがエラーを示す場合にはゲート３１０からＨレベルの信号が出力され、いずれか一方のフラグがエラーを示す場合にはゲート３１１からＨレベルの信号が出力される。
【０２０７】
ゲート３１０，３１１の出力はセレクタ３１２に与えられ、設定されたセレクト信号によって一方の入力がアドレス検出エラー信号として選択され、図４１の構成に供給される。
【０２０８】
ＡＮＤゲート３０２の他方入力には、先に説明したようにアドレス検出回路１１１から供給されたパルス状のアドレス検出信号が入力され、ＡＮＤゲート３０２からはパルス化されたアドレス検出エラー信号が出力されて、アドレス検出エラー数計上カウンタ３０５に入力される。アドレス検出エラー数計上カウンタ３０５はこのパルス化されたアドレス検出エラー信号をカウントする。
【０２０９】
一方、インバータ３０３で反転されたアドレス検出エラー信号は、ＡＮＤゲート３０４においてアドレス検出信号によってパルス化され、リセット信号としてアドレス検出エラー数計上カウンタ３０５のリセット端子に与えられる。
【０２１０】
すなわち、アドレス検出エラー数計上カウンタ３０５は、連続するフレームにおいてアドレス検出エラー信号がＨレベルを取り続けてエラーの発生を示す限り、カウントアップを続け、１フレームでもアドレス検出エラー信号がＬレベルとなってエラーなしを示せば、その反転されかつパルス化されたリセット信号によってアドレス検出エラー数計上カウンタ３０５はリセットされる。
【０２１１】
このように、アドレス検出エラー数計上カウンタ３０５から出力されるアドレス検出回路における連続するエラー発生の回数を示すデータは、強制終了用のアドレス検出エラー数一致比較器３０６および警告用アドレス検出エラー数一致比較器３０７のそれぞれの一方入力に与えられる。
【０２１２】
比較器３０６の他方入力には、メモリ３０８に保持されている、リード／ライト動作の強制終了のための予め設定された第１の連続エラー回数（たとえばリード時には５回、ライト時には３回）を示す一致定数が入力される。また、比較器３０７の他方入力には、メモリ３０９に保持されている、リード／ライト動作の強制終了の事前警告のための予め設定された、上記第１の連続エラー回数より小さい第２の連続エラー回数（たとえばリード時には３回、ライト時には１回）を示す一致定数が入力される。
【０２１３】
比較器３０６，３０７はそれぞれ、アドレス検出回路１１１から供給されるアドレス検出信号のタイミングで比較動作を行ない、比較器３０７は、アドレス検出エラー数計上カウンタ３０５のカウント数が、メモリ３０９に保持されている第２の連続エラー回数を示す一致定数に達したときにリード／ライト強制終了警告信号を発生して図４０のコントローラ１１２に与え、比較器３０６は、アドレス検出エラー数計上カウンタ３０５のカウント値がメモリ３０８に保持されている第１の連続エラー回数を示す一致定数に達したときにリード／ライト強制終了信号を発生して、記録時には、コントローラ１１２と、データ変調器１１４とに与え、再生時には、コントローラ１１２と、ヘッダ検出回路１０７と、データ復調器１０８とに与える。
【０２１４】
なお、アドレス検出エラー数計上カウンタ３０５のカウントアップのタイミングと、アドレス検出エラー数一致比較器３０６，３０７の比較のタイミングとを同じにすると、１フレーム分タイミングがずれるので、同期間に信号を発生させるために、アドレス検出信号を１クロック分遅延させる遅延素子３１９が設けられている。
【０２１５】
図４３および図４４は、図４１に示したリード／ライト制御回路の動作原理を説明するためのタイミング図である。
【０２１６】
図４３および図４４において、横軸は時間、縦軸はアドレス検出エラー数計上カウンタ３０５のカウント値であるアドレス検出のエラー数を示す。
【０２１７】
たとえば図４３を参照すると、時刻ｔ１からアドレス検出にエラーが生じているが、アドレス検出エラー数計上カウンタ３０５のカウント値が、強制終了警告レベルである上記第２の連続エラー回数に到達する前に時刻ｔ２でリセットされ、アドレス検出のエラーから復帰している。この間、リード／ライト動作は実行されたままである。
【０２１８】
次に、時刻ｔ３から再度アドレス検出にエラーが生じ、アドレス検出エラー数計上カウンタ３０５のカウント値が、時刻ｔ４で強制終了警告レベルである上記第２の連続エラー回数を示す一致定数に達すると、比較器３０７からリード／ライト強制終了警告信号が発生されＣＰＵで構成されるコントローラ１１２に与えられる。
【０２１９】
コントローラ１１２によるアドレス検出のエラーからの復帰動作が間に合わず、アドレス検出エラー数計上カウンタ３０５のカウント値が時刻ｔ５で強制終了レベルである上記第１の連続エラー回数を示す一致定数に達すると、比較器３０６からリード／ライト強制終了信号が発生され、前述のように、記録モードまたは再生モードに応じて、ハードウェアで構成された回路要素（データ変調器１１４，ヘッダ検出回路１０７，データ復調器１０８）に与えられる。記録再生装置の上記ハードウェア回路構成はこれに応じてリード／ライト動作を強制的に終了させることになる。
【０２２０】
これに対し、図４４は、アドレス検出エラー数計上カウンタ３０５のカウント値が時刻ｔ４において強制終了警告レベルである第２の連続エラー回数を示す一致定数に到達し、比較器３０７から出力されるリード／ライト強制終了警告信号に応じてアドレス検出のエラーから復帰することができ、リード／ライト動作の強制終了を免れた場合の動作を示している。
【０２２１】
より詳細に説明すると、ＣＰＵで構成されるコントローラ１１２は、リード／ライト制御回路３０１内の比較器３０７からリード／ライト強制終了警告信号を受ける。すなわち、記録再生装置のファームウェアはこの強制終了警告信号に応じて、図４０のシステム全体構成図では図示を省略したディスクのドライブ制御装置にトラッキング微調整（例えばトラッキングサーボのゲインを変更する等）の指示を与える。
【０２２２】
図示しないドライブ制御装置は、この指示を受けてトラッキングの微調整を行なう。そして、トラッキングの微調整を行なったことにより、正しくアドレスが検出されるようになり、リード／ライト動作が強制終了される前に処理が正常状態に復帰することになる。さらに詳細に説明すると、このとき、アドレス検出状態を監視しているソフトウェアまたは回路（ＣＰＵ１１２）が、トラッキング制御を含むドライブ回路を制御しているソフトウェアまたは回路に対し、アドレス検出状態を示す信号を送り、ドライブ回路を制御しているソフトウェアまたは回路は、この信号を受けアドレス検出にエラーが生じていることを知り、トラッキングの微調整を行なうものである。
【０２２３】
なお、トラッキングの調整がアドレス検出状態を監視しているソフトウェアまたは回路（ＣＰＵ１１２）からの１回の指示で成功すれば、問題なくエラーから復帰できるのだが、トラッキングの微調整をしたとしてもアドレスが正常に検出できないことも考えられる。上述の実施の形態の場合のようにアドレス検出エラー数計上カウンタのカウント値が強制終了警告用の一致定数と一致した場合にのみ強制終了警告信号を発生するように構成した場合、ドライブ制御装置は、アドレス検出の状態を一度しか知ることができず、トラッキング微調整によるアドレスの正常検出に失敗した場合、そのままリード／ライト動作の強制終了に至ってしまうことになる。
【０２２４】
したがって、アドレス検出エラー数計上カウンタのカウント値と強制終了警告の一致定数とが一致した時点のみならず、その後アドレス検出エラー信号がカウントされるごとに警告信号を発生してアドレス検出状態を監視しているソフトウェアまたは回路（ＣＰＵ１１２）に与えるように構成すれば、再度トラッキング微調整の指示をドライブ制御装置に与えることが可能となる。
【０２２５】
これは、特に強制終了警告のための一致定数と強制終了のための一致定数との間の差が２以上ある場合に、アドレス検出エラー信号がカウントされるごとにトラッキング微調整の指示をドライブ制御装置に与えてトラッキングの微調整を成功するまで行なわせることが可能となる。このような処理は、アドレス検出エラー数計上カウンタのカウント値が強制終了警告用の一致定数を下回って強制終了警告信号が解除されるまで続けられる。ただし、強制終了警告用の一致定数と強制終了用の一致定数との差が１しかない場合には、１回の警告によってトラッキングの微調整に失敗しアドレス検出ができなかった場合には、処理を復帰することができず、そのままリード／ライト動作の強制終了がなされることになる。
【０２２６】
図４５〜図４７は、この発明の改良された実施の形態１によるリード／ライト制御回路の動作をより具体的に説明するためのタイミング図である。
【０２２７】
まず、図４５を参照して、各フレームのアドレスセグメントにおいてアドレス検出エラー信号が発生しており、アドレス検出エラー数計上カウンタ３０５はこのパルス上のアドレス検出エラー信号をカウントしてその値を比較器３０６および３０７のそれぞれの一方入力に与える。メモリ３０９には強制終了警告用の一致定数としてたとえば３が設定されており、アドレス検出エラー数計上カウンタ３０５のカウント数３が、この一致定数３に到達した時点でリード／ライト強制終了警告信号が発生される。
【０２２８】
このリード／ライト強制終了警告信号はアドレス検出状態を監視しているソフトウェアまたは回路（ＣＰＵ１１２）に与えられ、エラーからの復帰処理が行なわれるが、復帰が間に合わなかった場合には次のアドレス検出エラー信号がカウントされてアドレス検出エラー数計上カウンタ３０５のカウント数は４となり、メモリ３０８に記憶されている強制終了のための一致定数がたとえば４であればこの時点でリード／ライト強制終了信号が発生し、リード／ライト動作は記憶再生装置の前記したハードウェア回路要素によって強制的に終了させられる。
【０２２９】
一方、図４６のタイミング図を参照すると、一旦アドレス検出エラー信号が発生してアドレス検出エラー数計上カウンタ３０５のカウント数が１となったものの、エラーから復帰してアドレス検出が可能となった場合には次のフレームではアドレス検出エラー信号は発生しておらずアドレス検出エラー数計上カウンタ３０５はリセットされ、以後アドレス検出エラー信号が再度発生した場合にアドレス検出エラー数計上カウンタ３０５のカウントアップが１から再開されることになる。なお、図４６の例において、メモリ３０９に記憶される強制終了警告のための一致定数が２であれば、アドレス検出エラー数計上カウンタのカウント値が２となった時点でリード／ライト強制終了警告信号が発生することになる。
【０２３０】
さらに図４７を参照すると、図４６と同様に、最初のアドレス検出エラー信号によってアドレス検出エラー数計上カウンタ３０５のカウント値は１にカウントされるが、その後アドレス検出のエラーから復帰してアドレス検出エラー信号は発生せず、アドレス検出エラー数計上カウンタ３０５はリセットされる。この結果、次にアドレス検出エラー信号が発生するまでアドレス検出は可能となり、アドレス検出エラー数計上カウンタ３０５のカウント値は０にとどまる。
【０２３１】
以上のように、図４１に示した改良された実施の形態１によるリード／ライト制御回路では、アドレス検出に連続してエラーが生じた場合でも、記録再生装置のハードウェア側でリード／ライト動作を強制的に終了させる前に、強制終了警告信号を記録再生装置のファームウェア側に与えることにより、エラーからの復帰のための処理を実行することができ、リード／ライト動作が強制的に終了させられる事態を回避することが可能となる。
【０２３２】
図４８は、図４０の改良された実施の形態２によるリード／ライト制御回路３０１の主要部の構成を示すブロック図である。
【０２３３】
図４８に示したリード／ライト制御回路の構成は、図４１に示した改良された実施の形態１によるリード／ライト制御回路の構成と以下の点を除いて同じである。
【０２３４】
すなわち、図４１のリード／ライト制御回路では、ＡＮＤゲート３０２によりパルス化されたアドレス検出エラー信号がアドレス検出エラー数計上カウンタ３０５に与えられているのに対し、図４８のリード／ライト制御回路では、アドレス検出エラー信号と、後述するアドレス一致エラー信号とに、アドレス検出エラー信号選択回路３１５により論理選択処理が施され、その出力がアドレス検出のエラー発生を示す信号としてアドレス検出エラー数計上カウンタ３０５に与えられる。
【０２３５】
以下に、アドレス一致エラー信号の生成について説明する。アドレス検出回路１１１からの検出されたアドレス値が、アドレス値比較回路３１４の一方入力に与えられるとともに、アドレス値予想カウンタ３１３の一方入力に与えられる。アドレス値予想カウンタ３１３はさらに、アドレス検出回路１１１からＣＲＣ１ＯＫおよび／またはＣＲＣ２ＯＫのフラグ信号を受けており、ＣＲＣＯＫフラグ信号がエラーなしを示しているときにのみ、アドレス検出回路からの検出アドレス値を常に受取り、その値に＋１した値を順次セットする。
【０２３６】
ここで、ＣＲＣＯＫ信号がエラーありを示す場合、アドレス値予想カウンタ３１３は、アドレス検出回路１１１からフレームごとに供給されるパルス状のアドレス検出信号に応じてカウントアップを開始し、そのカウント値を予想アドレス値としてアドレス値比較器３１４の他方入力に与える。
【０２３７】
アドレス値予想カウンタ３１３は、ＣＲＣＯＫ信号がアドレス検出のエラーを示す直前の検出アドレス値に＋１した値から正規に予想されるアドレス値をアドレス検出信号に応じて順次カウントアップしていくが、アドレス検出にエラーが生じているため、アドレス検出回路１１１で検出されたアドレス値との間には不一致が生じていることになる。したがって、アドレス値比較器３１４に入力される検出アドレス値と予想アドレス値との間に不一致が生じている場合には、アドレス比較器３１４はアドレス一致エラー信号を発生してアドレス検出エラー信号選択回路３１５の他方入力に与える。
【０２３８】
図４９の（ａ）は、図４８のアドレス検出エラー信号選択回路３１５の構成を示すブロック図であり、（ｂ）は（ａ）におけるセレクタ３１８の選択論理を示す表を表わしている。
【０２３９】
図４９の（ａ）を参照して、前述の図４２の回路構成で発生したアドレス検出エラー信号は、セレクタ３１８の第１の入力に与えられるとともに、ＡＮＤゲート３１６およびＯＲゲート３１７のそれぞれの一方入力に与えられる。さらに、図４８のアドレス値比較器３１４で発生したアドレス一致エラー信号が、セレクタ３１８の第２の入力に与えられるとともに、ＡＮＤ３１６およびＯＲゲート３１７のそれぞれの他方入力に与えられる。ＡＮＤゲート３１６およびＯＲゲート３１７の出力はそれぞれセレクタ３１８の第３および第４の入力に与えられる。セレクタ３１８は設定されたセレクト信号に応じて、第１から第４の入力のうちのいずれかを選択してアドレス検出のエラー発生を示す信号としてアドレス検出エラー数計上カウンタ３０５に与える。セレクタ３１８の選択の論理は図３２の（ｂ）の表に示すとおりであり、２ビットのセレクト信号が‘００’の場合、アドレス検出エラー信号のみを選択して出力し、２ビットのセレクト信号が‘０１’の場合、アドレス一致エラー信号のみを選択して出力し、２ビットのセレクト信号が‘１０’の場合、ＡＮＤゲート３１６の出力を選択し、２ビットのセレクト信号が‘１１’の場合、ＯＲゲート３１７の出力を選択する。
【０２４０】
以上のように、この発明の改良された実施の形態２によるリード／ライト制御回路では、実施の形態１におけるアドレス検出エラー信号に加えてアドレス一致エラー信号も考慮してアドレス検出のエラー発生を示す信号を生成しアドレス検出エラー数計上カウンタ３０５に与えるように構成している。したがって、より高い精度でアドレス検出のエラー数をカウントすることが可能となり、リード／ライト強制終了警告信号の発生をより適切なものとしている。
【０２４１】
なお、実施の形態６，７におけるアドレス検出のための設定条件を用いれば、リード／ライト制御回路３０１が入力するアドレス検出信号は、同期検出＋バイフェーズルールチェック＋ＣＲＣエラーチェックを２回行なった結果、発生される信号であるので、アドレスが検出されたことを示す確率が高い信号である。したがって、リード／ライト制御回路３０１は、確かなアドレス検出信号に基づいて、リード／ライト強制終了警告信号およびリード／ライト強制終了信号を発生させることができ、不必要にリード／ライト動作が強制終了させられてしまう事態を回避することが可能となる。
【０２４２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０２４３】
【発明の効果】
以上のように、この発明によるリード／ライト制御回路およびリード／ライト制御回路を備える記録および／または再生装置では、アドレス検出に連続してエラーが生じた場合でも、ハードウェア側でリード／ライト動作を強制的に終了させる前に、強制終了警告信号を事前に記録再生装置のファームウェア側に与えることにより、強制終了前にエラーから復帰するための処理をファームウェア側で実行することができ、不必要にリード／ライト動作が強制終了させられてしまう事態を回避することが可能となる。
【図面の簡単な説明】
【図１】 光磁気ディスク上の信号記録形態と信号フォーマットとの関係を模式的に示す図である。
【図２】 記録データの１フレームのフォーマットを詳細に示す模式図である。
【図３】 フレームを構成するアドレスセグメントのフォーマットを詳細に示す模式図である。
【図４】 この発明の実施の形態による光磁気記録再生装置の概略ブロック図である。
【図５】 アドレス検出回路のうち同期検出回路として機能する部分を示す概略ブロック図である。
【図６】 同期検出回路の動作を説明するタイミング図である。
【図７】 同期検出回路を構成するアドレスＳＹＮＣ検出回路の基本構成を示すブロック図である。
【図８】 位相がロックした場合のアドレスデータの取込みのタイミングを示すタイミング図である。
【図９】 位相がロックしていない場合のアドレスデータの取込みのタイミングを示すタイミング図である。
【図１０】 位相がロックしていない場合のアドレスデータの取込みのタイミングを示すタイミング図である。
【図１１】 この発明の実施の形態によるアドレスＳＹＮＣ検出回路の構成を示すブロック図である。
【図１２】 図１１の比較器の構成を示すブロック図である。
【図１３】 この発明の実施の形態１の設定条件がすべて満たされた場合を示すタイミング図である。
【図１４】 この発明の実施の形態２の設定条件がすべて満たされた場合を示すタイミング図である。
【図１５】 この発明の実施の形態２の設定条件がすべて満たされた場合を示すタイミング図である。
【図１６】 この発明の実施の形態３の設定条件がすべて満たされた場合を示すタイミング図である。
【図１７】 アドレス検出のための設定条件の組合せの表を示す図である。
【図１８】 この発明の実施の形態４によるアドレス検出信号の補間処理を示すタイミング図である。
【図１９】 この発明の実施の形態５によるアドレス検出信号の補間処理を示すタイミング図である。
【図２０】 この発明の実施の形態１ないし５を実現するアドレス検出回路のブロック図である。
【図２１】 この発明の実施の形態６の設定条件がすべて満たされた場合を示すタイミング図である。
【図２２】 この発明の実施の形態６の設定条件のうち、一部が満たされた場合を示すタイミング図である。
【図２３】 この発明の実施の形態６の設定条件のうち、一部が満たされた場合を示すタイミング図である。
【図２４】 アドレス検出のための設定条件の組合せの他の表を示す図である。
【図２５】 この発明の実施の形態６を実現するアドレス検出回路のブロック図である。
【図２６】 この発明の実施の形態７の設定条件がすべて満たされた場合を示すタイミング図である。
【図２７】 この発明の実施の形態７の設定条件のうち、一部が満たされた場合を示すタイミング図である。
【図２８】 この発明の実施の形態７の設定条件のうち、一部が満たされた場合を示すタイミング図である。
【図２９】 この発明の実施の形態７の設定条件のうち、一部が満たされた場合を示すタイミング図である。
【図３０】 この発明の実施の形態７の設定条件のうち、一部が満たされた場合を示すタイミング図である。
【図３１】 この発明の実施の形態７の設定条件のうち、一部が満たされた場合を示すタイミング図である。
【図３２】 この発明の実施の形態７の設定条件のうち、一部が満たされた場合を示すタイミング図である。
【図３３】 この発明の実施の形態７の設定条件のうち、一部が満たされた場合を示すタイミング図である。
【図３４】 この発明の実施の形態７の設定条件のうち、一部が満たされた場合を示すタイミング図である。
【図３５】 この発明の実施の形態７の設定条件のうち、一部が満たされた場合を示すタイミング図である。
【図３６】 アドレス検出のための設定条件の組合せのさらに他の表を示す図である。
【図３７】 この発明の実施の形態７を実現するアドレス検出回路のブロック図である。
【図３８】 アドレス値の選択方法の表を示す図である。
【図３９】 図２１の表に従ったアドレス値の選択を実行するアドレス検出回路のブロック図である。
【図４０】 この発明の改良された実施の形態による光磁気ディスクの記録再生装置の構成を示す概略ブロック図である。
【図４１】 この発明の改良された実施の形態１によるリード／ライト制御回路の構成を示すブロック図である。
【図４２】 アドレス検出エラー信号の発生回路を示すブロック図である。
【図４３】 この発明のリード／ライト制御回路の動作原理を説明するタイミング図である。
【図４４】 この発明のリード／ライト制御回路の動作原理を説明するタイミング図である。
【図４５】 この発明のリード／ライト制御回路の具体的動作を説明するタイミング図である。
【図４６】 この発明のリード／ライト制御回路の具体的動作を説明するタイミング図である。
【図４７】 この発明のリード／ライト制御回路の具体的動作を説明するタイミング図である。
【図４８】 この発明の改良された実施の形態２によるリード／ライト制御回路の構成を示すブロック図である。
【図４９】 図３１のアドレス検出エラー信号選択回路の構成および選択論理を示す図である。
【符号の説明】
１ 光磁気ディスク、２ フレーム、１００ 信号演算回路、１０１ 光磁気ディスク、１０２ ピックアップ、１０３ ＢＰＦ、１０４ ＡＤ変換器、１０５ 波形等化回路、１０６ ビタビ復号器、１０７ ヘッダ検出回路、１０８ データ復調器、１０９ 誤り訂正回路、１１０ ＰＬＬ回路、１１１ アドレス検出回路、１１２ コントローラ、１１３ 誤り訂正符号付加回路、１１４ データ変調器、１１５ 磁気ヘッド駆動回路、１１７ レーザ駆動回路、１２１ 可変遅延回路、１２２ 検出窓発生回路、１２３ アドレスＳＹＮＣ検出回路、１２４ ＡＤ変換器、１２５ シフトレジスタ、１２６ レジスタ、１２７ 比較器、１２８ ＡＮＤゲート、１２９ 比較器、１３０ レジスタ、１３１ レジスタ、１２９ａ，１２９ｂ，…，１２９ｈ ＯＲゲート、１２９ｉ，１２９ｊ，…，１２９ｏ ＯＲゲート、１２９ｐ ＡＮＤ回路、２００，４０１，４０４，５０１，５０５ ＳＹＮＣ検出回路、２０１，４０２，４０５，５０２，５０６ バイフェーズルールチェック回路、２０２，４０３，５０３ ＣＲＣ１チェック回路、２０３，４０６，５０７ ＣＲＣ２チェック回路、２０４，４０７，５０９ シーケンサ、２０５，４０８，５１０ 判断回路、２０６ アドレス検出ウィンドウ作成回路、２０７，２０８，２０９ アドレス読出回路、２１０ アドレス値選択回路、３０１ リード／ライト制御回路、３０２ ＡＮＤゲートレジスタ、３０３ インバータ、３０４ ＡＮＤゲート、３０５ アドレス検出エラー数計上カウンタ、３０６，３０７ アドレス検出エラー数一致比較回路、３０８，３０９ メモリ、３１３ アドレス値予想カウンタ、３１４ アドレス値比較器、３１５ アドレス検出エラー信号選択回路，５０４，５０８ フレーム番号連続性チェック回路。
Claims (16)
- アドレス検出回路を有する記録および／または再生装置においてリード／ライト動作を制御するためのリード／ライト制御回路であって、
前記アドレス検出回路におけるアドレス検出のエラー発生を示す信号を発生するエラー検出手段と、
前記エラー発生を示す信号に応じて、前記アドレス検出回路におけるアドレス検出のエラー発生の連続回数をカウントするアドレス検出エラー数カウンタ手段と、
リード／ライト動作の強制終了のための予め設定された第１の連続エラー回数を示すデータを保持する第１の記憶手段と、
リード／ライト動作の強制終了の事前警告のための予め設定された、前記第１の連続エラー回数よりも小さい第２の連続エラー回数を示すデータを保持する第２の記憶手段と、
前記アドレス検出エラー数カウンタ手段のカウント値と前記第１の連続エラー回数とを比較し、一致すればリード／ライト強制終了信号を発生する第１の比較手段と、
前記アドレス検出エラー数カウンタ手段のカウント値と前記第２の連続エラー回数とを比較し、一致すればリード／ライト強制終了警告信号を発生する第２の比較手段とを備え、
前記記録および／または再生装置は、前記リード／ライト強制終了警告信号を受け、アドレス検出のエラーから復帰するための処理を実行する、リード／ライト制御回路。 - 前記エラー検出手段は、
前記アドレス検出回路において発生する所定のエラー表示信号に所定の論理演算を施してアドレス検出エラー信号を生成して、前記アドレス検出のエラー発生を示す信号として供給する手段を含む、請求項１に記載のリード／ライト制御回路。 - 前記アドレス検出エラー信号を生成する手段は、同期検出、バイフェーズルールチェック、およびＣＲＣエラーチェックを１組のエラーチェックとする第１組および第２組のエラーチェックにおいて、共にエラーが示されるとき、前記アドレス検出エラー信号を生成する、請求項２に記載のリード／ライト制御回路。
- 前記アドレス検出エラー信号を生成する手段は、同期検出、バイフェーズルールチェック、ＣＲＣエラーチェック、およびフレーム番号の連続性チェックを１組のエラーチェックとする第１組および第２組のエラーチェックにおいて、共にエラーが示されるとき、前記アドレス検出エラー信号を生成する、請求項２に記載のリード／ライト制御回路。
- 前記第２組のエラーチェックにおける同期検出は、前記第１組のエラーチェックにおける同期検出よりも多くのビット数を対象とする、請求項３または請求項４に記載のリード／ライト制御回路。
- 前記エラー検出手段は、
前記アドレス検出回路において発生する所定のエラー表示信号に所定の論理演算を施してアドレス検出エラー信号を生成する手段と、
前記アドレス検出回路において検出されたアドレス値と、予想されるアドレス値とが不一致のときにアドレス一致エラー信号を生成する手段と、
前記アドレス検出エラー信号および前記アドレス一致エラー信号に所定の論理演算を施して、前記アドレス検出のエラー発生を示す信号として供給する論理選択手段とを含む、請求項１に記載のリード／ライト制御回路。 - 前記アドレス一致エラー信号を生成する手段は、
前記アドレス検出回路において前記所定のエラー表示信号が発生する直前に検出されたアドレス値を初期値として前記所定のエラー表示信号の発生中カウント動作を行なうアドレス値予想カウンタ手段と、
前記アドレス値予想カウンタ手段のカウント値と前記アドレス検出回路において検出されたアドレス値とが不一致のときに前記アドレス一致エラー信号を生成する比較手段とを含む、請求項６に記載のリード／ライト制御回路。 - 前記論理選択手段は、設定された条件に応じて、前記アドレス検出エ ラー信号、前記アドレス一致エラー信号、前記アドレス検出エラー信号および前記アドレス一致エラー信号をＡＮＤ処理した信号、または前記アドレス検出エラー信号および前記アドレス一致エラー信号をＯＲ処理した信号を出力する、請求項６に記載のリード／ライト制御回路。
- 記録および／または再生装置であって、
アドレス値を検出しかつ所定のエラー表示信号を発生するアドレス検出回路と、
リード／ライト動作を制御するためのリード／ライト制御回路とを備え、
前記リード／ライト制御回路は、
前記アドレス検出回路におけるアドレス検出のエラー発生を示す信号を発生するエラー検出手段と、
前記エラー発生を示す信号に応じて、前記アドレス検出回路におけるアドレス検出のエラー発生の連続回数をカウントするアドレス検出エラー数カウンタ手段と、
リード／ライト動作の強制終了のための予め設定された第１の連続エラー回数を示すデータを保持する第１の記憶手段と、
リード／ライト動作の強制終了の事前警告のための予め設定された、前記第１の連続エラー回数よりも小さい第２の連続エラー回数を示すデータを保持する第２の記憶手段と、
前記アドレス検出エラー数カウンタ手段のカウント値と前記第１の連続エラー回数とを比較し、一致すればリード／ライト強制終了信号を発生する第１の比較手段と、
前記アドレス検出エラー数カウンタ手段のカウント値と前記第２の連続エラー回数とを比較し、一致すればリード／ライト強制終了警告信号を発生する第２の比較手段とを備え、
前記記録および／または再生装置は、前記リード／ライト強制終了警告信号を受け、アドレス検出のエラーから復帰するための処理を実行する、記録および／または再生装置。 - 前記エラー検出手段は、
前記アドレス検出回路において発生する所定のエラー表示信号に所定の論理演算を施してアドレス検出エラー信号を生成して、前記アドレス検出のエラー発生を示す信号として供給する手段を含む、請求項９に記載の記録および／または再生装置。 - 前記アドレス検出エラー信号を生成する手段は、同期検出、バイフェーズルールチェック、およびＣＲＣエラーチェックを１組のエラーチェックとする第１組および第２組のエラーチェックにおいて、共にエラーが示されるとき、前記アドレス検出エラー信号を生成する、請求項１０に記載の記録および／または再生装置。
- 前記アドレス検出エラー信号を生成する手段は、同期検出、バイフェーズルールチェック、ＣＲＣエラーチェック、およびフレーム番号の連続性チェックを１組のエラーチェックとする第１組および第２組のエラーチェックにおいて、共にエラーが示されるとき、前記アドレス検出エラー信号を生成する、請求項１０に記載の記録および／または再生装置。
- 前記第２組のエラーチェックにおける同期検出は、前記第１組のエラーチェックにおける同期検出よりも多くのビット数を対象とする、請求項１１または請求項１２に記載の記録および／または再生装置。
- 前記エラー検出手段は、
前記アドレス検出回路において発生する所定のエラー表示信号に所定の論理演算を施してアドレス検出エラー信号を生成する手段と、
前記アドレス検出回路において検出されたアドレス値と、予想されるアドレス値とが不一致のときにアドレス一致エラー信号を生成する手段と、
前記アドレス検出エラー信号および前記アドレス一致エラー信号に所定の論理演算を施して、前記アドレス検出のエラー発生を示す信号として供給する論理選択手段とを含む、請求項９に記載の記録および／または再生装置。 - 前記アドレス一致エラー信号を生成する手段は、
前記アドレス検出回路において前記所定のエラー表示信号が発生する直前に検出されたアドレス値を初期値として前記所定のエラー表示信号の発生中カウント動作を行なうアド レス値予想カウンタ手段と、
前記アドレス値予想カウンタ手段のカウント値と前記アドレス検出回路において検出されたアドレス値とが不一致のときに前記アドレス一致エラー信号を生成する比較手段とを含む、請求項１４に記載の記録および／または再生装置。 - 前記論理選択手段は、設定された条件に応じて、前記アドレス検出エラー信号、前記アドレス一致エラー信号、前記アドレス検出エラー信号および前記アドレス一致エラー信号をＡＮＤ処理した信号、または前記アドレス検出エラー信号および前記アドレス一致エラー信号をＯＲ処理した信号を出力する、請求項１４に記載の記録および／または再生装置。
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