JP2001155442A - ヘッダ検出回路およびヘッダ検出回路を備えたデータ再生装置 - Google Patents
ヘッダ検出回路およびヘッダ検出回路を備えたデータ再生装置Info
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- JP2001155442A JP2001155442A JP2000236571A JP2000236571A JP2001155442A JP 2001155442 A JP2001155442 A JP 2001155442A JP 2000236571 A JP2000236571 A JP 2000236571A JP 2000236571 A JP2000236571 A JP 2000236571A JP 2001155442 A JP2001155442 A JP 2001155442A
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Abstract
(57)【要約】
【課題】 ヘッダの未検出回数が誤り訂正能力を超えれ
ばリード動作を停止することにより余分な処理を省略し
たヘッダ検出回路を提供する。 【解決手段】 ヘッダ検出回路107は、復号データが
所定のヘッダパターンと一致するかを判定するヘッダパ
ターン検出回路403を含み、ヘッダ未検出の場合には
タイミング発生回路404がこれに応じてヘッダエラー
フラグを発生する。ヘッダエラーフラグの発生回数は、
カウンタ405でカウントされ、ヘッダ未検出回数が2
に達すると比較器406は停止信号を発生する。コント
ローラ112はこの停止信号に応じてリード動作を停止
する。
ばリード動作を停止することにより余分な処理を省略し
たヘッダ検出回路を提供する。 【解決手段】 ヘッダ検出回路107は、復号データが
所定のヘッダパターンと一致するかを判定するヘッダパ
ターン検出回路403を含み、ヘッダ未検出の場合には
タイミング発生回路404がこれに応じてヘッダエラー
フラグを発生する。ヘッダエラーフラグの発生回数は、
カウンタ405でカウントされ、ヘッダ未検出回数が2
に達すると比較器406は停止信号を発生する。コント
ローラ112はこの停止信号に応じてリード動作を停止
する。
Description
【0001】
【発明の属する技術分野】この発明は、ヘッダ検出回
路、およびヘッダ検出回路を備えたデータ再生装置に関
し、より特定的には、ヘッダパターンの未検出回数が誤
り訂正能力を超えたときにリード動作を停止させるヘッ
ダ検出回路、およびそのようなヘッダ検出回路を備えた
データ再生装置に関する。
路、およびヘッダ検出回路を備えたデータ再生装置に関
し、より特定的には、ヘッダパターンの未検出回数が誤
り訂正能力を超えたときにリード動作を停止させるヘッ
ダ検出回路、およびそのようなヘッダ検出回路を備えた
データ再生装置に関する。
【0002】
【従来の技術】従来、記録媒体の一例としての光磁気デ
ィスクにおいては、位相情報およびアドレス情報がアド
レス上にプリフォーマットされており、記録再生装置で
は、記録再生時に、光磁気ディスクにプリフォーマット
された位相情報に基づいてクロック信号を再生し、当該
クロック信号に基づいてアドレス情報の読出を行なって
いた。
ィスクにおいては、位相情報およびアドレス情報がアド
レス上にプリフォーマットされており、記録再生装置で
は、記録再生時に、光磁気ディスクにプリフォーマット
された位相情報に基づいてクロック信号を再生し、当該
クロック信号に基づいてアドレス情報の読出を行なって
いた。
【0003】
【発明が解決しようとする課題】従来の技術では、光磁
気ディスクから再生されるデータからアドレス情報を切
出すために、同期信号パターンの検出を行なっていた。
すなわち、ディスク上でアドレス情報に先行して記録さ
れている同期信号パターンをまず検出することにより、
後続のアドレス情報を再生データから切出すように構成
されていた。
気ディスクから再生されるデータからアドレス情報を切
出すために、同期信号パターンの検出を行なっていた。
すなわち、ディスク上でアドレス情報に先行して記録さ
れている同期信号パターンをまず検出することにより、
後続のアドレス情報を再生データから切出すように構成
されていた。
【0004】このような同期検出は、光磁気ディスクに
プリフォーマットされている位相情報に基づいてPLL
回路から供給されるクロック信号に同期して行なわれ
る。したがって、PLL回路からクロック信号が安定し
た状態で供給されている場合には、当該クロック信号に
同期して確実に同期検出を行なうことができる。しかし
ながら、クロック信号が乱れると、同期検出は困難とな
り、ひいては同期検出により再生データから切出された
情報が本当にアドレス情報なのか不明になってしまう。
プリフォーマットされている位相情報に基づいてPLL
回路から供給されるクロック信号に同期して行なわれ
る。したがって、PLL回路からクロック信号が安定し
た状態で供給されている場合には、当該クロック信号に
同期して確実に同期検出を行なうことができる。しかし
ながら、クロック信号が乱れると、同期検出は困難とな
り、ひいては同期検出により再生データから切出された
情報が本当にアドレス情報なのか不明になってしまう。
【0005】そのため、再生データから切出された情報
が本当にアドレス情報なのか否かを検出するアドレス検
出回路が設けられ、アドレス検出回路の出力に基づいて
正しいアドレスからリード/ライト動作を開始するよう
に制御が実行される。
が本当にアドレス情報なのか否かを検出するアドレス検
出回路が設けられ、アドレス検出回路の出力に基づいて
正しいアドレスからリード/ライト動作を開始するよう
に制御が実行される。
【0006】しかしながら、リード動作の開始後、デー
タのヘッダパターンが検出されなければ、誤ったデータ
をリードすることとなり、誤り訂正によって対処しなけ
ればならなくなる。その場合、もしも誤ったデータが誤
り訂正能力を超えればもはや誤り訂正は不可能となる。
タのヘッダパターンが検出されなければ、誤ったデータ
をリードすることとなり、誤り訂正によって対処しなけ
ればならなくなる。その場合、もしも誤ったデータが誤
り訂正能力を超えればもはや誤り訂正は不可能となる。
【0007】それゆえに、この発明の目的は、ヘッダパ
ターンの未検出回数が誤り訂正能力で対処可能な回数を
超えた場合、リード動作を直ちに停止することにより、
余分な動作を省略することができるヘッダ検出回路およ
びそのようなヘッダ検出回路を備えたデータ再生装置を
提供することである。
ターンの未検出回数が誤り訂正能力で対処可能な回数を
超えた場合、リード動作を直ちに停止することにより、
余分な動作を省略することができるヘッダ検出回路およ
びそのようなヘッダ検出回路を備えたデータ再生装置を
提供することである。
【0008】
【課題を解決するための手段】請求項1に記載の発明に
よれば、データ再生装置において記録媒体からリードさ
れたデータに含まれる所定のヘッダパターンを検出する
ヘッダ検出回路は、所定の検出周期でリードされたデー
タに含まれるヘッダパターンの検出を行なう手段と、所
定の検出周期で検出手段によりヘッダパターンが検出さ
れなかった回数を検出する手段と、検出されなかった回
数が予め設定された回数に達すると、データのリード動
作を停止させる停止信号を発生する手段とを備える。
よれば、データ再生装置において記録媒体からリードさ
れたデータに含まれる所定のヘッダパターンを検出する
ヘッダ検出回路は、所定の検出周期でリードされたデー
タに含まれるヘッダパターンの検出を行なう手段と、所
定の検出周期で検出手段によりヘッダパターンが検出さ
れなかった回数を検出する手段と、検出されなかった回
数が予め設定された回数に達すると、データのリード動
作を停止させる停止信号を発生する手段とを備える。
【0009】請求項2に記載の発明によれば、請求項1
に記載のヘッダ検出回路において、ヘッダパターンの検
出を行なう手段は、所定の検出周期で検出窓の期間を規
定する手段と、リードされたデータを順次ラッチする手
段と、所定ビット数の所定のヘッダパターンを記憶した
記憶手段と、ラッチされたデータと記憶されたヘッダパ
ターンとを比較して一致を検出すればヘッダパターン検
出信号を発生する比較手段と、検出窓の期間内に発生し
たヘッダパターン検出信号のみを出力するゲート手段と
を含む。
に記載のヘッダ検出回路において、ヘッダパターンの検
出を行なう手段は、所定の検出周期で検出窓の期間を規
定する手段と、リードされたデータを順次ラッチする手
段と、所定ビット数の所定のヘッダパターンを記憶した
記憶手段と、ラッチされたデータと記憶されたヘッダパ
ターンとを比較して一致を検出すればヘッダパターン検
出信号を発生する比較手段と、検出窓の期間内に発生し
たヘッダパターン検出信号のみを出力するゲート手段と
を含む。
【0010】請求項3に記載の発明によれば、請求項2
に記載のヘッダ検出回路において、ヘッダパターンが検
出されなかった回数を検出する手段は、ヘッダパターン
検出信号の入力の有無により異なる論理値をとる論理値
手段と、検出窓の期間の終了のタイミングで論理値を判
断し、ヘッダパターン検出信号の入力がなかったことが
判断された場合には、ヘッダ未検出信号を発生する手段
と、ヘッダ未検出信号の発生の回数をカウントすること
によりヘッダパターンが検出されなかった回数を出力す
るカウンタ手段とを含む。
に記載のヘッダ検出回路において、ヘッダパターンが検
出されなかった回数を検出する手段は、ヘッダパターン
検出信号の入力の有無により異なる論理値をとる論理値
手段と、検出窓の期間の終了のタイミングで論理値を判
断し、ヘッダパターン検出信号の入力がなかったことが
判断された場合には、ヘッダ未検出信号を発生する手段
と、ヘッダ未検出信号の発生の回数をカウントすること
によりヘッダパターンが検出されなかった回数を出力す
るカウンタ手段とを含む。
【0011】請求項4に記載の発明によれば、請求項1
に記載のヘッダ検出回路において、予め設定された回数
は、データ再生装置におけるデータの誤り訂正能力に応
じて設定される。
に記載のヘッダ検出回路において、予め設定された回数
は、データ再生装置におけるデータの誤り訂正能力に応
じて設定される。
【0012】請求項5に記載の発明によれば、記録媒体
からデータをリードするデータ再生装置は、データのリ
ード動作を制御するコントローラと、リードされたデー
タの誤り訂正を実行する誤り訂正回路と、リードされた
データに含まれる所定のヘッダパターンを検出するヘッ
ダ検出回路とを備え、ヘッダ検出回路は、所定の検出周
期でリードされたデータに含まれるヘッダパターンの検
出を行なう手段と、所定の検出周期で検出手段によりヘ
ッダパターンが検出されなかった回数を検出する手段
と、検出されなかった回数が予め設定された回数に達す
ると、データのリード動作を停止させる停止信号を発生
してコントローラに与える手段とを含む。
からデータをリードするデータ再生装置は、データのリ
ード動作を制御するコントローラと、リードされたデー
タの誤り訂正を実行する誤り訂正回路と、リードされた
データに含まれる所定のヘッダパターンを検出するヘッ
ダ検出回路とを備え、ヘッダ検出回路は、所定の検出周
期でリードされたデータに含まれるヘッダパターンの検
出を行なう手段と、所定の検出周期で検出手段によりヘ
ッダパターンが検出されなかった回数を検出する手段
と、検出されなかった回数が予め設定された回数に達す
ると、データのリード動作を停止させる停止信号を発生
してコントローラに与える手段とを含む。
【0013】請求項6に記載の発明によれば、請求項5
に記載のデータ再生装置において、ヘッダパターンの検
出を行なう手段は、所定の検出周期で検出窓の期間を規
定する手段と、リードされたデータを順次ラッチする手
段と、所定ビット数の所定のヘッダパターンを記憶した
記憶手段と、ラッチされたデータと記憶されたヘッダパ
ターンとを比較して一致を検出すればヘッダパターン検
出信号を発生する比較手段と、検出窓の期間内に発生し
たヘッダパターン検出信号のみを出力するゲート手段と
を含む。
に記載のデータ再生装置において、ヘッダパターンの検
出を行なう手段は、所定の検出周期で検出窓の期間を規
定する手段と、リードされたデータを順次ラッチする手
段と、所定ビット数の所定のヘッダパターンを記憶した
記憶手段と、ラッチされたデータと記憶されたヘッダパ
ターンとを比較して一致を検出すればヘッダパターン検
出信号を発生する比較手段と、検出窓の期間内に発生し
たヘッダパターン検出信号のみを出力するゲート手段と
を含む。
【0014】請求項7に記載の発明によれば、請求項6
に記載のデータ再生装置において、ヘッダパターンが検
出されなかった回数を検出する手段は、ヘッダパターン
検出信号の入力の有無により異なる論理値をとる論理値
手段と、検出窓の期間の終了のタイミングで論理値を判
断し、ヘッダパターン検出信号の入力がなかったことが
判断された場合には、ヘッダ未検出信号を発生する手段
と、ヘッダ未検出信号の発生の回数をカウントすること
によりヘッダパターンが検出されなかった回数を出力す
るカウンタ手段とを含む。
に記載のデータ再生装置において、ヘッダパターンが検
出されなかった回数を検出する手段は、ヘッダパターン
検出信号の入力の有無により異なる論理値をとる論理値
手段と、検出窓の期間の終了のタイミングで論理値を判
断し、ヘッダパターン検出信号の入力がなかったことが
判断された場合には、ヘッダ未検出信号を発生する手段
と、ヘッダ未検出信号の発生の回数をカウントすること
によりヘッダパターンが検出されなかった回数を出力す
るカウンタ手段とを含む。
【0015】請求項8に記載の発明によれば、請求項5
に記載のデータ再生装置において、予め設定された回数
は、誤り訂正回路によるデータの誤り訂正能力に応じて
設定される。
に記載のデータ再生装置において、予め設定された回数
は、誤り訂正回路によるデータの誤り訂正能力に応じて
設定される。
【0016】
【発明の実施の形態】まず最初に、この発明が適用され
る記録媒体である光磁気ディスクに記録され再生される
情報のフォーマットについて説明する。
る記録媒体である光磁気ディスクに記録され再生される
情報のフォーマットについて説明する。
【0017】図1を参照すると、光磁気ディスク1の記
録面上には、同心円状(または螺旋状)に複数のトラッ
ク(t1,t2,t3,t4,…,tn-1,tn)が形成され
ており(図1ではディスクの全面に形成されたトラック
の一部分のみをセクタ状に示している。)、これらの複
数の同心円状のトラックはさらに、外周から内周への半
径方向において隣接する数本のトラックごとにバンドを
形成し(たとえば図1のトラックt1〜t4で1つのバン
ドを形成)、隣接するバンドとバンドとの間には図示し
ない緩衝領域が形成される。
録面上には、同心円状(または螺旋状)に複数のトラッ
ク(t1,t2,t3,t4,…,tn-1,tn)が形成され
ており(図1ではディスクの全面に形成されたトラック
の一部分のみをセクタ状に示している。)、これらの複
数の同心円状のトラックはさらに、外周から内周への半
径方向において隣接する数本のトラックごとにバンドを
形成し(たとえば図1のトラックt1〜t4で1つのバン
ドを形成)、隣接するバンドとバンドとの間には図示し
ない緩衝領域が形成される。
【0018】光磁気ディスク上の各トラックは等間隔に
分割され、情報の記録単位である複数のフレーム2がそ
れぞれ配置される。
分割され、情報の記録単位である複数のフレーム2がそ
れぞれ配置される。
【0019】図1に示すように、各フレーム2はさらに
39個のセグメント(S0,S1,S2,S3,…,S
n,…,S38)によって構成される。39個のセグメ
ントの先頭のセグメントS0はアドレスセグメントであ
り、残りの38個のセグメントS1〜S38はデータセ
グメントである。
39個のセグメント(S0,S1,S2,S3,…,S
n,…,S38)によって構成される。39個のセグメ
ントの先頭のセグメントS0はアドレスセグメントであ
り、残りの38個のセグメントS1〜S38はデータセ
グメントである。
【0020】アドレスセグメントおよびデータセグメン
トのいずれにおいても、各セグメント内の先頭位置に
は、記録再生動作の基準となるクロック信号を生成する
ための位相基準となるファインクロックマーク(FC
M)が形成されている。
トのいずれにおいても、各セグメント内の先頭位置に
は、記録再生動作の基準となるクロック信号を生成する
ための位相基準となるファインクロックマーク(FC
M)が形成されている。
【0021】図1を参照するとさらに、アドレスセグメ
ントS0およびデータセグメントSnの物理的形状が模
式的に示されている。各トラックは、1対のランドおよ
びグルーブで構成される。斜線で示されるグルーブは、
記録面上に形成された溝部であり、ランドはそれ以外の
部分である。
ントS0およびデータセグメントSnの物理的形状が模
式的に示されている。各トラックは、1対のランドおよ
びグルーブで構成される。斜線で示されるグルーブは、
記録面上に形成された溝部であり、ランドはそれ以外の
部分である。
【0022】まず、前述のようにアドレスセグメントお
よびデータセグメントのいずれにおいても、各セグメン
トの先頭位置にFCMが、グルーブとランドとの間で凹
凸関係を逆転することによってプリフォーマットされて
いる。このようにFCMが形成されている領域をFCM
フィールドと称する。
よびデータセグメントのいずれにおいても、各セグメン
トの先頭位置にFCMが、グルーブとランドとの間で凹
凸関係を逆転することによってプリフォーマットされて
いる。このようにFCMが形成されている領域をFCM
フィールドと称する。
【0023】アドレスセグメントS0においては、FC
Mフィールドに続くアドレスフィールドにおいて、当該
フレームに関するアドレス情報を変調した信号によっ
て、光磁気ディスクの製造時にグルーブとランドとの境
界線がウォブリングされることにより、アドレス情報が
プリフォーマットされている。
Mフィールドに続くアドレスフィールドにおいて、当該
フレームに関するアドレス情報を変調した信号によっ
て、光磁気ディスクの製造時にグルーブとランドとの境
界線がウォブリングされることにより、アドレス情報が
プリフォーマットされている。
【0024】一方、データセグメントSnにおいては、
FCMフィールドに続いて、データを光磁気記録するた
めのデータフィールドが設けられている。なお、データ
は、トラックを構成するグルーブおよびランドのいずれ
にも、または双方に光磁気記録可能である。
FCMフィールドに続いて、データを光磁気記録するた
めのデータフィールドが設けられている。なお、データ
は、トラックを構成するグルーブおよびランドのいずれ
にも、または双方に光磁気記録可能である。
【0025】次に、図2を参照して、上述の情報の記録
単位としてのフレームのフォーマットについてより詳細
に説明する。
単位としてのフレームのフォーマットについてより詳細
に説明する。
【0026】先に説明したように、各フレームは、たと
えばセグメント0〜セグメント38の合計39個のセグ
メントによって構成される(図2の(a))。各セグメ
ントは、たとえば532データクロックビット(DC
B)長であり、したがってFCMは532DCBの周期
で繰返すことになる。
えばセグメント0〜セグメント38の合計39個のセグ
メントによって構成される(図2の(a))。各セグメ
ントは、たとえば532データクロックビット(DC
B)長であり、したがってFCMは532DCBの周期
で繰返すことになる。
【0027】図2の(b)に示すように、39個のセグ
メントの先頭のセグメント0はアドレスセグメントであ
る。このアドレスセグメントは、FCMがプリフォーマ
ットされた12DCB長のFCMフィールド、アドレス
データがプリフォーマットされた520DCB長のアド
レスフィールドから構成される。
メントの先頭のセグメント0はアドレスセグメントであ
る。このアドレスセグメントは、FCMがプリフォーマ
ットされた12DCB長のFCMフィールド、アドレス
データがプリフォーマットされた520DCB長のアド
レスフィールドから構成される。
【0028】図2の(c)に示すように、39個のセグ
メントの2番目のセグメント1は、先頭のデータセグメ
ントに相当する。この先頭のデータセグメント1は、1
2DCB長のFCMフィールドと、データの書出しを示
す4DCB長の固定パターン“0011”が記録される
プリライトフィールドと、再生時にフレーム単位の記録
の開始位置を確認するために用いる320DCB長の固
定パターンであるヘッダフィールドと、データを記憶す
るための192DCB長のユーザデータフィールドと、
ユーザデータフィールドの終結を示す4DCB長の固定
パターン“1100”が記録されるポストライトフィー
ルドとから構成される。
メントの2番目のセグメント1は、先頭のデータセグメ
ントに相当する。この先頭のデータセグメント1は、1
2DCB長のFCMフィールドと、データの書出しを示
す4DCB長の固定パターン“0011”が記録される
プリライトフィールドと、再生時にフレーム単位の記録
の開始位置を確認するために用いる320DCB長の固
定パターンであるヘッダフィールドと、データを記憶す
るための192DCB長のユーザデータフィールドと、
ユーザデータフィールドの終結を示す4DCB長の固定
パターン“1100”が記録されるポストライトフィー
ルドとから構成される。
【0029】図2の(d)に示すように、残りのセグメ
ント2〜セグメント38はすべて同じフォーマットのデ
ータセグメントである。これらのデータセグメントの各
々は、12DCB長のFCMフィールドと、4DCB長
のプリライトフィールドと、512DCB長のユーザデ
ータフィールドと、4DCB長のポストライトフィール
ドとから構成される。
ント2〜セグメント38はすべて同じフォーマットのデ
ータセグメントである。これらのデータセグメントの各
々は、12DCB長のFCMフィールドと、4DCB長
のプリライトフィールドと、512DCB長のユーザデ
ータフィールドと、4DCB長のポストライトフィール
ドとから構成される。
【0030】図2の(c),(d)から明らかなよう
に、データセグメントのうち先頭のデータセグメント1
のみがヘッダフィールドを含んでいる。
に、データセグメントのうち先頭のデータセグメント1
のみがヘッダフィールドを含んでいる。
【0031】次に図3は、図2の(b)に示したアドレ
スセグメント0のより詳細なフォーマットを示す図であ
る。
スセグメント0のより詳細なフォーマットを示す図であ
る。
【0032】図3に示すように、全長532DCBのア
ドレスセグメント0は、12DCB長のFCMフィール
ドと、4DCB長のプリバッファフィールドと、3アド
レスデータビット(ADB)長のプリアンブル1と、4
ADB長の同期フィールドと、69ADB長のアドレス
フィールドと、9ADB長のリザーブドフィールドと、
6DCB長のポストバッファフィールドとから構成され
ている。
ドレスセグメント0は、12DCB長のFCMフィール
ドと、4DCB長のプリバッファフィールドと、3アド
レスデータビット(ADB)長のプリアンブル1と、4
ADB長の同期フィールドと、69ADB長のアドレス
フィールドと、9ADB長のリザーブドフィールドと、
6DCB長のポストバッファフィールドとから構成され
ている。
【0033】プリアンブル1と、同期フィールドと、ア
ドレスフィールドと、リザーブドフィールドとで全長8
5ADBであるが、これは510DCBに相当している
(1ADB=6DCB)。
ドレスフィールドと、リザーブドフィールドとで全長8
5ADBであるが、これは510DCBに相当している
(1ADB=6DCB)。
【0034】上述の各フィールドのうち、69ADB長
のアドレスフィールドの詳細がさらに示されている。す
なわち、アドレスフィールドは、7ADB長のフレーム
アドレス(フレーム番号)と、5ADB長のバンドアド
レス(バンド番号)と、12ADB長のトラックアドレ
ス(トラック番号)1と、14ADB長のCRC1と、
1ADB長のプリアンブル2と、4ADB長のResy
ncと、12ADB長のトラックアドレス(トラック番
号)2と、14ADB長のCRC2とから構成されてい
る。
のアドレスフィールドの詳細がさらに示されている。す
なわち、アドレスフィールドは、7ADB長のフレーム
アドレス(フレーム番号)と、5ADB長のバンドアド
レス(バンド番号)と、12ADB長のトラックアドレ
ス(トラック番号)1と、14ADB長のCRC1と、
1ADB長のプリアンブル2と、4ADB長のResy
ncと、12ADB長のトラックアドレス(トラック番
号)2と、14ADB長のCRC2とから構成されてい
る。
【0035】このアドレスフィールドのうち、フレーム
アドレス、バンドアドレス、トラックアドレスが、現在
の記録再生位置を特定するための「アドレス情報」とし
ての意義を有している。なお、説明の便宜上、アドレス
セグメントから再生されるデータ全体を「アドレスデー
タ」と称することとする。
アドレス、バンドアドレス、トラックアドレスが、現在
の記録再生位置を特定するための「アドレス情報」とし
ての意義を有している。なお、説明の便宜上、アドレス
セグメントから再生されるデータ全体を「アドレスデー
タ」と称することとする。
【0036】次に、図4は、この発明が適用される光磁
気ディスクの記録再生装置の構成を示す概略ブロック図
である。
気ディスクの記録再生装置の構成を示す概略ブロック図
である。
【0037】図4を参照して、この記録再生装置の再生
動作について説明する。まず、モータ118により回転
駆動される光磁気ディスク101からピックアップ(P
U)102によってデータが再生され、信号演算回路1
00に与えられる。信号演算回路100はピックアップ
の各センサ出力信号を演算することにより、再生データ
信号RFと、各セグメントのFCMを検出するためのタ
ンジェンシャルプッシュプル信号TPPと、アドレスセ
グメントのアドレスフィールドにウォブリングによって
記録されたアドレスデータを再生するためのラジアルプ
ッシュプル信号RPPとを、それぞれ別々に出力する。
動作について説明する。まず、モータ118により回転
駆動される光磁気ディスク101からピックアップ(P
U)102によってデータが再生され、信号演算回路1
00に与えられる。信号演算回路100はピックアップ
の各センサ出力信号を演算することにより、再生データ
信号RFと、各セグメントのFCMを検出するためのタ
ンジェンシャルプッシュプル信号TPPと、アドレスセ
グメントのアドレスフィールドにウォブリングによって
記録されたアドレスデータを再生するためのラジアルプ
ッシュプル信号RPPとを、それぞれ別々に出力する。
【0038】再生データ信号RFは、バンドパスフィル
タ(BPF)103を介して復調可能な周波数が抽出さ
れ、AD変換器104によりデジタル信号に変換され
る。AD変換器104の出力は、波形等化回路105に
よって波形等化され、周知のビタビ復号器106に与え
られる。
タ(BPF)103を介して復調可能な周波数が抽出さ
れ、AD変換器104によりデジタル信号に変換され
る。AD変換器104の出力は、波形等化回路105に
よって波形等化され、周知のビタビ復号器106に与え
られる。
【0039】ビタビ復号器106で復号された出力は、
データ復調器108に与えられ、記録時に施されたデジ
タル変調がデジタル復調され、その後誤り訂正回路10
9に与えられる。誤り訂正回路109は、記録時に付加
された誤り訂正符号を用いて誤り訂正を実行する。
データ復調器108に与えられ、記録時に施されたデジ
タル変調がデジタル復調され、その後誤り訂正回路10
9に与えられる。誤り訂正回路109は、記録時に付加
された誤り訂正符号を用いて誤り訂正を実行する。
【0040】ビタビ復号器106の出力はまたヘッダ検
出回路107にも与えられ、ヘッダ検出回路107は、
前述のセグメント1に記録されたヘッダフィールドの位
置を検出して、ヘッダ検出信号を発生してデータ復調器
108に与える。
出回路107にも与えられ、ヘッダ検出回路107は、
前述のセグメント1に記録されたヘッダフィールドの位
置を検出して、ヘッダ検出信号を発生してデータ復調器
108に与える。
【0041】一方、信号演算回路100から出力された
TPP信号は、PLL回路110に与えられ、PLL回
路110は、各セグメントのFCMを再生した信号であ
るTPP信号に基づいて、データクロックCLKを発生
する。PLL回路110で発生したデータクロックCL
Kは、前述のAD変換器104、波形等化回路105、
ビタビ復号器106、ヘッダ検出回路107、およびデ
ータ復調器108に与えられるとともに、後述するアド
レス検出回路111およびデータ変調器114にも与え
られる。また、PLL回路110からは、TPP信号に
基づいてFCMに相当する信号がアドレス検出回路11
1に与えられる。
TPP信号は、PLL回路110に与えられ、PLL回
路110は、各セグメントのFCMを再生した信号であ
るTPP信号に基づいて、データクロックCLKを発生
する。PLL回路110で発生したデータクロックCL
Kは、前述のAD変換器104、波形等化回路105、
ビタビ復号器106、ヘッダ検出回路107、およびデ
ータ復調器108に与えられるとともに、後述するアド
レス検出回路111およびデータ変調器114にも与え
られる。また、PLL回路110からは、TPP信号に
基づいてFCMに相当する信号がアドレス検出回路11
1に与えられる。
【0042】さらに、信号演算回路100から抽出され
たRPP信号は、アドレス検出回路111に与えられ
る。アドレス検出回路111は、アドレスセグメントか
ら再生されたアドレスデータに含まれる同期信号を検出
して当該フレームのアドレス情報を正確に抽出してコン
トローラ112に供給する。
たRPP信号は、アドレス検出回路111に与えられ
る。アドレス検出回路111は、アドレスセグメントか
ら再生されたアドレスデータに含まれる同期信号を検出
して当該フレームのアドレス情報を正確に抽出してコン
トローラ112に供給する。
【0043】コントローラ112は、前述のデータ復調
器108および誤り訂正回路109ならびに後述する誤
り訂正符号付加回路113およびデータ変調器114と
の間で、制御データのやり取りを行なう。
器108および誤り訂正回路109ならびに後述する誤
り訂正符号付加回路113およびデータ変調器114と
の間で、制御データのやり取りを行なう。
【0044】次に、図4を参照して、この記録再生装置
の記録動作について説明する。まず、記録すべきデータ
が誤り訂正符号付加回路113に入力され、誤り訂正符
号が付加される。誤り訂正符号が付加されたデータは、
データ変調器114によりデジタル変調され、磁気ヘッ
ド駆動回路115に与えられる。磁気ヘッド駆動回路1
15は、入力されたデータに基づいて磁気ヘッド116
を駆動し、磁気ヘッド116はデータに基づいて変調さ
れた磁界を光磁気ディスク101に印加する。
の記録動作について説明する。まず、記録すべきデータ
が誤り訂正符号付加回路113に入力され、誤り訂正符
号が付加される。誤り訂正符号が付加されたデータは、
データ変調器114によりデジタル変調され、磁気ヘッ
ド駆動回路115に与えられる。磁気ヘッド駆動回路1
15は、入力されたデータに基づいて磁気ヘッド116
を駆動し、磁気ヘッド116はデータに基づいて変調さ
れた磁界を光磁気ディスク101に印加する。
【0045】また、レーザ駆動回路117は、所定強度
のレーザ光を生成するようにピックアップ102中の半
導体レーザ(図示省略)を駆動し、ピックアップ102
は所定強度のレーザ光を光磁気ディスク101に照射す
る。これにより、データに基づいて異なる方向の磁化を
有する磁区が光磁気ディスク101に形成され、データ
が磁界変調記録される。
のレーザ光を生成するようにピックアップ102中の半
導体レーザ(図示省略)を駆動し、ピックアップ102
は所定強度のレーザ光を光磁気ディスク101に照射す
る。これにより、データに基づいて異なる方向の磁化を
有する磁区が光磁気ディスク101に形成され、データ
が磁界変調記録される。
【0046】図4に示したアドレス検出回路111は、
その種々の機能の一部として、この発明の同期検出回路
およびアドレス検出回路としての機能を有する。すなわ
ち、この発明は、各フレームのアドレスセグメントから
再生されたアドレスデータに含まれる同期信号を検出す
ることにより、この同期信号の後続のアドレス情報を再
生データから正確に切出すための位置を特定することが
できる同期検出回路を提供するとともに、切り出された
情報がアドレス情報であるか否かを判断するアドレス検
出回路を提供するものであり、図4の記録再生装置で
は、アドレス検出回路111によって実現されている。
その種々の機能の一部として、この発明の同期検出回路
およびアドレス検出回路としての機能を有する。すなわ
ち、この発明は、各フレームのアドレスセグメントから
再生されたアドレスデータに含まれる同期信号を検出す
ることにより、この同期信号の後続のアドレス情報を再
生データから正確に切出すための位置を特定することが
できる同期検出回路を提供するとともに、切り出された
情報がアドレス情報であるか否かを判断するアドレス検
出回路を提供するものであり、図4の記録再生装置で
は、アドレス検出回路111によって実現されている。
【0047】図5は、図4のアドレス検出回路111の
うち、この発明の実施の形態における同期検出回路とし
て機能する部分のみを抽出して示す概略ブロック図であ
る。また、図6は、図5に示した同期検出回路の動作を
説明するためのタイミング図である。
うち、この発明の実施の形態における同期検出回路とし
て機能する部分のみを抽出して示す概略ブロック図であ
る。また、図6は、図5に示した同期検出回路の動作を
説明するためのタイミング図である。
【0048】まず、図5および図6を参照して、図4の
PLL回路110から供給されるFCMを示す信号(図
6の(a))が可変遅延回路121を介して検出窓(ウ
インドウ)発生回路122に与えられる。検出窓発生回
路122は、FCMを示す信号を受けてから図6(a)
に示す固定遅延時間後、所定期間Hレベルとなって同期
信号(SYNC)検出窓を開く信号(図6の(b))を
発生してアドレス同期(SYNC)検出回路123の一
方の入力に与える。
PLL回路110から供給されるFCMを示す信号(図
6の(a))が可変遅延回路121を介して検出窓(ウ
インドウ)発生回路122に与えられる。検出窓発生回
路122は、FCMを示す信号を受けてから図6(a)
に示す固定遅延時間後、所定期間Hレベルとなって同期
信号(SYNC)検出窓を開く信号(図6の(b))を
発生してアドレス同期(SYNC)検出回路123の一
方の入力に与える。
【0049】一方、信号演算回路100から与えられ
る、アドレスフィールドのアドレスデータを再生した信
号RPPは、AD変換器124でデジタルデータに変換
された後(図6(c))、アドレスSYNC検出回路1
23の他方の入力に与えられる。
る、アドレスフィールドのアドレスデータを再生した信
号RPPは、AD変換器124でデジタルデータに変換
された後(図6(c))、アドレスSYNC検出回路1
23の他方の入力に与えられる。
【0050】アドレスSYNC検出回路123は、SY
NC検出窓の開いている期間中(図6(b))に入力さ
れるデジタルのアドレスデータを、予め図示しないレジ
スタに記憶させておいた同期信号(SYNC)パターン
と対比する。すなわち、図3に示したアドレスセグメン
トを構成する4ADB長の同期フィールドのSYNCパ
ターンに相当するパターンが予め準備されており、SY
NC検出窓の期間内において、アドレスセグメントから
実際に再生されてくるアドレスデータのパターンと対比
される。そして両者のデータパターンが一致すれば、ア
ドレスセグメントの同期フィールドが検出されたとし
て、同期(SYNC)検出信号(図6の(d))が、ア
ドレスSYNC検出回路123から出力される。
NC検出窓の開いている期間中(図6(b))に入力さ
れるデジタルのアドレスデータを、予め図示しないレジ
スタに記憶させておいた同期信号(SYNC)パターン
と対比する。すなわち、図3に示したアドレスセグメン
トを構成する4ADB長の同期フィールドのSYNCパ
ターンに相当するパターンが予め準備されており、SY
NC検出窓の期間内において、アドレスセグメントから
実際に再生されてくるアドレスデータのパターンと対比
される。そして両者のデータパターンが一致すれば、ア
ドレスセグメントの同期フィールドが検出されたとし
て、同期(SYNC)検出信号(図6の(d))が、ア
ドレスSYNC検出回路123から出力される。
【0051】なお、上述のようにFCMの検出から固定
遅延時間後にSYNC検出窓を開けるように構成されて
いるが、この固定遅延時間は図3のアドレスセグメント
のフォーマットから理解されるようにFCMフィールド
の終了から同期フィールドの開始までの期間に相当する
期間である。これにより、同期フィールドのSYNCパ
ターンが到来すると予想されるタイミングで検出窓を開
け、SYNCパターンの検出を行なっている。
遅延時間後にSYNC検出窓を開けるように構成されて
いるが、この固定遅延時間は図3のアドレスセグメント
のフォーマットから理解されるようにFCMフィールド
の終了から同期フィールドの開始までの期間に相当する
期間である。これにより、同期フィールドのSYNCパ
ターンが到来すると予想されるタイミングで検出窓を開
け、SYNCパターンの検出を行なっている。
【0052】なお、装置を構成する部品や回路素子のば
らつき等によって、必ずしも一定の遅延時間を実現でき
ない場合がある。そこで、遅延時間可変の遅延回路12
1をさらに設け、製品の出荷時等にこれを調整して、全
体として正確な固定遅延時間の実現を図っている。
らつき等によって、必ずしも一定の遅延時間を実現でき
ない場合がある。そこで、遅延時間可変の遅延回路12
1をさらに設け、製品の出荷時等にこれを調整して、全
体として正確な固定遅延時間の実現を図っている。
【0053】上述のようにして、SYNC検出信号(図
6の(d))が出力されると、これによってアドレスセ
グメントの同期フィールドに引続くアドレスフィールド
(図3)の開始位置が特定されたことになり、再生デー
タの流れの中からアドレスフィールドのアドレス情報を
切出すことが可能となる。
6の(d))が出力されると、これによってアドレスセ
グメントの同期フィールドに引続くアドレスフィールド
(図3)の開始位置が特定されたことになり、再生デー
タの流れの中からアドレスフィールドのアドレス情報を
切出すことが可能となる。
【0054】次に、図7は、図5のアドレスSYNC検
出回路123の基本的な構成を示すブロック図である。
出回路123の基本的な構成を示すブロック図である。
【0055】図7を参照して、図5のAD変換器124
からのアドレスデータは、アドレスSYNC検出回路1
23の一方の入力を介してシフトレジスタ125にシリ
アルに入力される。一方、8ビットのレジスタ126に
は、予め同期フィールドのSYNCパターン“1000
1110”が記憶されている。
からのアドレスデータは、アドレスSYNC検出回路1
23の一方の入力を介してシフトレジスタ125にシリ
アルに入力される。一方、8ビットのレジスタ126に
は、予め同期フィールドのSYNCパターン“1000
1110”が記憶されている。
【0056】そして、シフトレジスタ125に順次入力
されラッチされた8ビットの入力アドレスデータと、レ
ジスタ126の8ビットのSYNCパターンとが、対応
するビットごとに比較器127で比較される。両者のパ
ターンが完全に一致(フルマッチング)したときにのみ
同期検出を示す信号が比較器127から出力され、AN
Dゲート128の一方入力に与えられる。
されラッチされた8ビットの入力アドレスデータと、レ
ジスタ126の8ビットのSYNCパターンとが、対応
するビットごとに比較器127で比較される。両者のパ
ターンが完全に一致(フルマッチング)したときにのみ
同期検出を示す信号が比較器127から出力され、AN
Dゲート128の一方入力に与えられる。
【0057】ANDゲート128の他方入力には、図5
の検出窓発生回路122からのSYNC検出窓信号が、
アドレスSYNC検出回路123の他方入力を介して入
力される。この結果、SYNC検出窓信号がHレベルと
なり検出窓が開いている期間中(図6の(b))に比較
器127から検出出力が出力された場合にのみ、その検
出出力がアドレスSYNC検出信号(図6の(d))と
してANDゲート128から出力されることになる。
の検出窓発生回路122からのSYNC検出窓信号が、
アドレスSYNC検出回路123の他方入力を介して入
力される。この結果、SYNC検出窓信号がHレベルと
なり検出窓が開いている期間中(図6の(b))に比較
器127から検出出力が出力された場合にのみ、その検
出出力がアドレスSYNC検出信号(図6の(d))と
してANDゲート128から出力されることになる。
【0058】以上の動作は、図4のPLL回路110が
順調に機能し、PLL回路110がロックしてジッタ成
分の少ないクロック信号が装置の各要素に供給されてい
る場合の動作である。図8は、このような定常状態(P
LLロック時)における入力アドレスデータのシフタレ
ジスタ125へのラッチのタイミングを示すタイミング
図である。
順調に機能し、PLL回路110がロックしてジッタ成
分の少ないクロック信号が装置の各要素に供給されてい
る場合の動作である。図8は、このような定常状態(P
LLロック時)における入力アドレスデータのシフタレ
ジスタ125へのラッチのタイミングを示すタイミング
図である。
【0059】図8において(a)は入力アドレスデータ
であり、(b)はアドレスデータをサンプリングするク
ロック信号である。各クロックはDCBの周波数であ
り、前述のように6DCBで1ADBに相当している。
であり、(b)はアドレスデータをサンプリングするク
ロック信号である。各クロックはDCBの周波数であ
り、前述のように6DCBで1ADBに相当している。
【0060】図8において、入力アドレスデータの立上
がりまたは立下がりのエッジに応じて図示しないカウン
タがリセットされ、次に到来するクロックからカウンタ
は0,1,2のカウントを繰返す。そしてカウント値0
のときに入力アドレスデータは矢印のタイミングでラッ
チされる。図8の例では、まず入力アドレスデータの立
上がりエッジによりカウンタがリセットされ、次のカウ
ント値0のクロックの立下がりに応じたタイミングでデ
ータ“1”のラッチが行なわれる。次に、入力アドレス
データの立下がりエッジによりカウンタがリセットさ
れ、次のカウント値0のクロックの立下がりに応じたタ
イミングでデータ“0”のラッチが行なわれる。以下、
0,1,2のカウント値が反復され、カウント値0ごと
に対応するクロックの立下がりタイミングでデータがラ
ッチされることになる。
がりまたは立下がりのエッジに応じて図示しないカウン
タがリセットされ、次に到来するクロックからカウンタ
は0,1,2のカウントを繰返す。そしてカウント値0
のときに入力アドレスデータは矢印のタイミングでラッ
チされる。図8の例では、まず入力アドレスデータの立
上がりエッジによりカウンタがリセットされ、次のカウ
ント値0のクロックの立下がりに応じたタイミングでデ
ータ“1”のラッチが行なわれる。次に、入力アドレス
データの立下がりエッジによりカウンタがリセットさ
れ、次のカウント値0のクロックの立下がりに応じたタ
イミングでデータ“0”のラッチが行なわれる。以下、
0,1,2のカウント値が反復され、カウント値0ごと
に対応するクロックの立下がりタイミングでデータがラ
ッチされることになる。
【0061】図8の定常状態では、SYNCパターンに
相当するデータ“10001110”が下向き矢印のタ
イミングで順次取込まれシフトレジスタにラッチされて
いく様子が表わされている。この取込みの分解能はPL
Lから供給されるクロックの周波数によって変化する。
相当するデータ“10001110”が下向き矢印のタ
イミングで順次取込まれシフトレジスタにラッチされて
いく様子が表わされている。この取込みの分解能はPL
Lから供給されるクロックの周波数によって変化する。
【0062】すなわち、図9は、PLLのロックが外
れ、供給されるクロックの周波数が下がり、この結果入
力アドレスデータから取込まれるデータが欠落している
状態を示している。また図10は逆に、供給されるクロ
ックの周波数が上がり、入力アドレスデータから余分な
データが取込まれている状態を示している。
れ、供給されるクロックの周波数が下がり、この結果入
力アドレスデータから取込まれるデータが欠落している
状態を示している。また図10は逆に、供給されるクロ
ックの周波数が上がり、入力アドレスデータから余分な
データが取込まれている状態を示している。
【0063】このように、図9および図10に示した非
定常状態(PLLのロックが外れた状態)では、図7に
関連して先に説明したSYNCパターンのフルマッチン
グは不可能となり、アドレスSYNC検出はもはやでき
なくなる。
定常状態(PLLのロックが外れた状態)では、図7に
関連して先に説明したSYNCパターンのフルマッチン
グは不可能となり、アドレスSYNC検出はもはやでき
なくなる。
【0064】先に述べたように、PLL回路110がロ
ックした状態では、同期検出は問題なく実行できるが、
光磁気ディスクの記録再生装置では、必ずしもPLLが
ロックした状態だけで同期検出が行なわれるものではな
い。
ックした状態では、同期検出は問題なく実行できるが、
光磁気ディスクの記録再生装置では、必ずしもPLLが
ロックした状態だけで同期検出が行なわれるものではな
い。
【0065】たとえばトラックジャンプやスチル再生の
際にはトラッキングが乱れ、PLL回路110はロック
できなくなることがある。たとえばピックアップが次の
再生位置へジャンプした後、ディスクからデータを読取
ろうとすると、PLLがロックするまでの間、安定した
クロックは供給されない。その一方で、ジャンプ中のピ
ックアップが現在どこにいるかを常に特定する必要があ
り、クロックがいかに乱れていてもアドレスを検出する
必要がある。そしてアドレス検出の前提として同期検出
を行なわなければならない。
際にはトラッキングが乱れ、PLL回路110はロック
できなくなることがある。たとえばピックアップが次の
再生位置へジャンプした後、ディスクからデータを読取
ろうとすると、PLLがロックするまでの間、安定した
クロックは供給されない。その一方で、ジャンプ中のピ
ックアップが現在どこにいるかを常に特定する必要があ
り、クロックがいかに乱れていてもアドレスを検出する
必要がある。そしてアドレス検出の前提として同期検出
を行なわなければならない。
【0066】しかしながら、前述のような8ビットのS
YNCパターンのフルマッチングによる検出では、この
ようにクロックが乱れた状態(図9および図10に示す
ような非定常状態)では同期検出は不可能である。
YNCパターンのフルマッチングによる検出では、この
ようにクロックが乱れた状態(図9および図10に示す
ような非定常状態)では同期検出は不可能である。
【0067】本発明の実施の形態によれば、PLLのロ
ック状態すなわちクロックの供給状態を考慮して、SY
NCパターンのフルマッチングではなく、部分的に指定
されたSYNCパターンのマッチングの検出により、同
期検出が行なわれる。
ック状態すなわちクロックの供給状態を考慮して、SY
NCパターンのフルマッチングではなく、部分的に指定
されたSYNCパターンのマッチングの検出により、同
期検出が行なわれる。
【0068】図11は、この発明の実施の形態によるア
ドレスSYNC検出回路123の構成を示す概略ブロッ
ク図であり、図12は、図11の比較器129の詳細な
構成を示すブロック図である。
ドレスSYNC検出回路123の構成を示す概略ブロッ
ク図であり、図12は、図11の比較器129の詳細な
構成を示すブロック図である。
【0069】図11および図12に示した実施の形態に
おいては、レジスタ126に記憶された8ビットのSY
NCパターン“10001110”のすべてではなく、
ある部分のみをマッチングの対象のビットとしてユーザ
が予め指定するものである。
おいては、レジスタ126に記憶された8ビットのSY
NCパターン“10001110”のすべてではなく、
ある部分のみをマッチングの対象のビットとしてユーザ
が予め指定するものである。
【0070】8ビットのSYNCパターン“10001
110”のうちどのビットを観測の対象とするかを指定
するデータは、レジスタ130および131に設定され
る。
110”のうちどのビットを観測の対象とするかを指定
するデータは、レジスタ130および131に設定され
る。
【0071】レジスタ130には最初の同期パターンと
しての4ADB長の同期フィールド(図3)の検出の際
にマッチングの対象とするビットを指定する情報が記憶
されており、レジスタ131には、2番目の同期パター
ンとしての4ADB長のResyncフィールド(図
3)の検出の際にマッチングの対象とするビットを指定
する情報が記憶されている。
しての4ADB長の同期フィールド(図3)の検出の際
にマッチングの対象とするビットを指定する情報が記憶
されており、レジスタ131には、2番目の同期パター
ンとしての4ADB長のResyncフィールド(図
3)の検出の際にマッチングの対象とするビットを指定
する情報が記憶されている。
【0072】これらのレジスタ130,131に記憶さ
れたデータ“0”は8ビットのSYNCパターン“10
001110”のうち対応するビットをマスクする機能
を有し、データ“1”はSYNCパターンの対応するビ
ットと対応するアドレスデータとの比較を可能にする機
能を有している。
れたデータ“0”は8ビットのSYNCパターン“10
001110”のうち対応するビットをマスクする機能
を有し、データ“1”はSYNCパターンの対応するビ
ットと対応するアドレスデータとの比較を可能にする機
能を有している。
【0073】すなわち、図11を参照して、最初の同期
フィールドの検出時にはPLLが十分にロックしておら
ず、クロックが不安定なため、読取れないアドレスデー
タが多く、8ビットのフルマッチングは事実上困難であ
る。そこで、8ビットのSYNCパターン“10001
110”の中心部の4ビット“0011”のみをマッチ
ングの対象ビットとして観測し、両端の2ビット“1
0”および“10”は切捨てるように構成したものであ
る。これに対し、最初の同期フィールドに近接した後の
Resyncフィールドでは、上述の最初の同期フィー
ルド位置でのクロック位相調整の結果、クロック位相が
大きくずれている可能性が低いため同期検出が容易にな
っている。そこで、マッチングの対象となるビットをS
YNCパターンの中心の6ビット“000111”に拡
大したものである。
フィールドの検出時にはPLLが十分にロックしておら
ず、クロックが不安定なため、読取れないアドレスデー
タが多く、8ビットのフルマッチングは事実上困難であ
る。そこで、8ビットのSYNCパターン“10001
110”の中心部の4ビット“0011”のみをマッチ
ングの対象ビットとして観測し、両端の2ビット“1
0”および“10”は切捨てるように構成したものであ
る。これに対し、最初の同期フィールドに近接した後の
Resyncフィールドでは、上述の最初の同期フィー
ルド位置でのクロック位相調整の結果、クロック位相が
大きくずれている可能性が低いため同期検出が容易にな
っている。そこで、マッチングの対象となるビットをS
YNCパターンの中心の6ビット“000111”に拡
大したものである。
【0074】より詳細に、最初の同期フィールドの検出
時には、スイッチ群132は、レジスタ130に記憶さ
れているデータ“00111100”を比較器129に
与えるよう、図示しない制御回路からの制御信号によっ
て切換えられる。
時には、スイッチ群132は、レジスタ130に記憶さ
れているデータ“00111100”を比較器129に
与えるよう、図示しない制御回路からの制御信号によっ
て切換えられる。
【0075】図12を参照すると、8ビットの各々ごと
に、シフトレジスタ125からのアドレスデータビット
と、レジスタ126からのSYNCパターンビットとが
対比され、両者のビットがともに“0”のときまたはと
もに“1”のとき、ORゲート129a,129b,
…,129hの各々から“1”が出力され、それ以外の
場合には“0”が出力される。
に、シフトレジスタ125からのアドレスデータビット
と、レジスタ126からのSYNCパターンビットとが
対比され、両者のビットがともに“0”のときまたはと
もに“1”のとき、ORゲート129a,129b,
…,129hの各々から“1”が出力され、それ以外の
場合には“0”が出力される。
【0076】ここで、レジスタ130からの対応するS
YNC観測指定ビットが“0”であれば、その反転信号
と対応するORゲート出力とのOR処理の結果、ORゲ
ート129i,129j,…,129oのうち対応する
ゲートからは常時“1”が出力され、当該アドレスデー
タとSYNCパターンとの対比結果はマスクされること
になる。
YNC観測指定ビットが“0”であれば、その反転信号
と対応するORゲート出力とのOR処理の結果、ORゲ
ート129i,129j,…,129oのうち対応する
ゲートからは常時“1”が出力され、当該アドレスデー
タとSYNCパターンとの対比結果はマスクされること
になる。
【0077】一方、レジスタ130からの対応するSY
NC観察指定ビットが“1”であれば、その反転信号と
対応するORゲート出力とのOR処理の結果、ORゲー
ト129a,129b,…,129hの出力がそのまま
ORゲート129i,129j,…,129oのうち対
応するゲートから出力されることになる。
NC観察指定ビットが“1”であれば、その反転信号と
対応するORゲート出力とのOR処理の結果、ORゲー
ト129a,129b,…,129hの出力がそのまま
ORゲート129i,129j,…,129oのうち対
応するゲートから出力されることになる。
【0078】すなわちレジスタ130のデータパターン
が“00111100”であれば、中央の4ビットに相
当する部分のみにおいてアドレスデータとSYNCパタ
ーンとの対比が行なわれ、中央の4ビットすべてで一致
が検出された場合にのみAND回路129pから“1”
の出力が検出され、図11のANDゲート128の一方
入力に与えられることになる。
が“00111100”であれば、中央の4ビットに相
当する部分のみにおいてアドレスデータとSYNCパタ
ーンとの対比が行なわれ、中央の4ビットすべてで一致
が検出された場合にのみAND回路129pから“1”
の出力が検出され、図11のANDゲート128の一方
入力に与えられることになる。
【0079】次に、Resyncフィールドの検出時に
は、スイッチ群132はレジスタ131に記憶されてい
るデータ“01111110”を比較器129に与える
ように切換わる。上述の場合と同様に、レジスタ131
からの対応するSYNC観測指定ビットが“0”であれ
ば常時“1”がAND回路129pに与えられ、“1”
であればORゲート129a,129b,…,129h
の出力がそのままAND回路129pに与えられる。す
なわち、レジスタ131のデータパターンが“0111
1110”であれば、中央の6ビットに相当する部分に
おいてのみ、アドレスデータとSYNCパターンとの対
比が行なわれ、中央の6ビットすべてで一致が検出され
た場合にのみAND回路129pから“1”の出力が検
出され、図11のANDゲート128の一方入力に与え
られることになる。
は、スイッチ群132はレジスタ131に記憶されてい
るデータ“01111110”を比較器129に与える
ように切換わる。上述の場合と同様に、レジスタ131
からの対応するSYNC観測指定ビットが“0”であれ
ば常時“1”がAND回路129pに与えられ、“1”
であればORゲート129a,129b,…,129h
の出力がそのままAND回路129pに与えられる。す
なわち、レジスタ131のデータパターンが“0111
1110”であれば、中央の6ビットに相当する部分に
おいてのみ、アドレスデータとSYNCパターンとの対
比が行なわれ、中央の6ビットすべてで一致が検出され
た場合にのみAND回路129pから“1”の出力が検
出され、図11のANDゲート128の一方入力に与え
られることになる。
【0080】なお、上述の実施の形態では、最初の同期
フィールドと後続のResyncととで同じSYNCパ
ターン“10001110”を用いていたが、両者は互
いに異なるSYNCパターンであってもよい。その場合
にはResyncの同期パターンを記憶したレジスタが
さらに1つ必要となる。
フィールドと後続のResyncととで同じSYNCパ
ターン“10001110”を用いていたが、両者は互
いに異なるSYNCパターンであってもよい。その場合
にはResyncの同期パターンを記憶したレジスタが
さらに1つ必要となる。
【0081】以上のように、この発明の実施の形態によ
れば、最初の同期検出のときにはマッチングの観測ビッ
ト数を少なくし、2回目の同期検出のときにはマッチン
グの観測ビット数をより多くしている。これにより、P
LLが未だ十分にロックしていない1回目の検出時で
も、同期検出が可能となり、さらに2回目の検出時には
より確実な同期検出が可能となる。
れば、最初の同期検出のときにはマッチングの観測ビッ
ト数を少なくし、2回目の同期検出のときにはマッチン
グの観測ビット数をより多くしている。これにより、P
LLが未だ十分にロックしていない1回目の検出時で
も、同期検出が可能となり、さらに2回目の検出時には
より確実な同期検出が可能となる。
【0082】なお、レジスタ130,131に設定され
る観測指定ビットは、ユーザがディスク装置のばらつき
などを考慮して経験的に適当な範囲に決定し、図示しな
いコントローラ等を介して設定するものであり、図11
に示したものは例示にすぎない。
る観測指定ビットは、ユーザがディスク装置のばらつき
などを考慮して経験的に適当な範囲に決定し、図示しな
いコントローラ等を介して設定するものであり、図11
に示したものは例示にすぎない。
【0083】以上のようにして同期検出が行なわれる
と、後続のアドレス情報の切出し位置が特定され、アド
レス情報が抽出されることになる。しかしながら、PL
L回路が非常に不安定な状態にありクロック信号がいつ
までも安定しない場合、光磁気ディスク上のアドレス情
報そのものが何らの原因で破壊されている場合、光磁気
ディスクの温度特性等により信号が極めて読取にくくな
っている場合などには、同期検出に引続いて抽出された
データであっても、現実にはアドレスセグメントのアド
レスデータであるとは限らず、したがって、抽出された
データがアドレスデータであるか否かを判断する必要が
ある。
と、後続のアドレス情報の切出し位置が特定され、アド
レス情報が抽出されることになる。しかしながら、PL
L回路が非常に不安定な状態にありクロック信号がいつ
までも安定しない場合、光磁気ディスク上のアドレス情
報そのものが何らの原因で破壊されている場合、光磁気
ディスクの温度特性等により信号が極めて読取にくくな
っている場合などには、同期検出に引続いて抽出された
データであっても、現実にはアドレスセグメントのアド
レスデータであるとは限らず、したがって、抽出された
データがアドレスデータであるか否かを判断する必要が
ある。
【0084】この発明の実施の形態によれば、同期検出
によって抽出されたデータがアドレスデータであるか否
かを判断するアドレス検出回路が設けられており、図4
に示した記録再生装置ではアドレス検出回路111によ
って実現されている。
によって抽出されたデータがアドレスデータであるか否
かを判断するアドレス検出回路が設けられており、図4
に示した記録再生装置ではアドレス検出回路111によ
って実現されている。
【0085】以下に、この発明の実施の形態におけるア
ドレス検出の原理について説明する。一般に、アドレス
データは、バイフェーズルールによって光磁気ディスク
上に書込まれている。簡単に説明すると、バイフェーズ
ルールとは、情報の“0”を“10”の波形で表現し、
情報の“1”を“01”の波形で表現する方法である。
ドレス検出の原理について説明する。一般に、アドレス
データは、バイフェーズルールによって光磁気ディスク
上に書込まれている。簡単に説明すると、バイフェーズ
ルールとは、情報の“0”を“10”の波形で表現し、
情報の“1”を“01”の波形で表現する方法である。
【0086】アドレスデータは必ずバイフェーズルール
によって光磁気ディスクに書かれているため、同期検出
に引続いて抽出されたデータがアドレスデータであるか
否かは、抽出された当該データがバイフェーズルールに
よって書かれたデータであるか否かをチェックすること
により判断することができる。このようなチェックをバ
イフェーズルールチェックと称する。
によって光磁気ディスクに書かれているため、同期検出
に引続いて抽出されたデータがアドレスデータであるか
否かは、抽出された当該データがバイフェーズルールに
よって書かれたデータであるか否かをチェックすること
により判断することができる。このようなチェックをバ
イフェーズルールチェックと称する。
【0087】したがって、もしも同期検出に引続いて抽
出されたデータがバイフェーズルールで表現されたデー
タでなければ、同期検出は誤っており、抽出されたデー
タはアドレスデータとは関係のないデータであるものと
判断し、アドレス未検出状態となる。このような場合に
は、アドレス検出のためのシーケンサが停止し、次のF
CMの検出を待ってアドレス検出動作を繰返すこととな
る。
出されたデータがバイフェーズルールで表現されたデー
タでなければ、同期検出は誤っており、抽出されたデー
タはアドレスデータとは関係のないデータであるものと
判断し、アドレス未検出状態となる。このような場合に
は、アドレス検出のためのシーケンサが停止し、次のF
CMの検出を待ってアドレス検出動作を繰返すこととな
る。
【0088】この発明の実施の形態では基本的に、まず
同期検出がなされた後に、バイフェーズルールのチェッ
クを行ない、検出されたデータがバイフェーズルールで
書かれていたことが検出された(バイフェーズルールチ
ェックOK)場合に、アドレス検出の前提条件をパスし
たものとする。そして、この場合に限り、追加の種々の
検出が行なわれる。以下に、アドレス検出の種々の方式
について説明する。
同期検出がなされた後に、バイフェーズルールのチェッ
クを行ない、検出されたデータがバイフェーズルールで
書かれていたことが検出された(バイフェーズルールチ
ェックOK)場合に、アドレス検出の前提条件をパスし
たものとする。そして、この場合に限り、追加の種々の
検出が行なわれる。以下に、アドレス検出の種々の方式
について説明する。
【0089】[実施の形態1]同期検出に加えてバイフ
ェーズルールチェックOKの場合、さらにアドレスセグ
メントのCRC1およびCRC2のエラーチェック、な
らびにアドレス周期信号のアドレスウィンドウの検出を
行ない、すべての検出結果が良好な場合にのみアドレス
データの検出が正しく行なわれていたものと判断する。
ェーズルールチェックOKの場合、さらにアドレスセグ
メントのCRC1およびCRC2のエラーチェック、な
らびにアドレス周期信号のアドレスウィンドウの検出を
行ない、すべての検出結果が良好な場合にのみアドレス
データの検出が正しく行なわれていたものと判断する。
【0090】図13は、このような実施の形態1の設定
条件がすべて満たされている場合を示すタイミング図で
ある。
条件がすべて満たされている場合を示すタイミング図で
ある。
【0091】図13を参照して、FCM(a)の検出
後、前述の同期検出信号(b)が得られ、後続の信号の
バイフェーズルールチェックが行なわれる。その結果、
エラーがなければ(データがバイフェーズルールで書か
れていれば)、バイフェーズルールエラーフラグはLレ
ベルとなってエラーなしを示す(c)。
後、前述の同期検出信号(b)が得られ、後続の信号の
バイフェーズルールチェックが行なわれる。その結果、
エラーがなければ(データがバイフェーズルールで書か
れていれば)、バイフェーズルールエラーフラグはLレ
ベルとなってエラーなしを示す(c)。
【0092】その後、CRC1のエラーチェック動作
(斜線部)が開始されるまで、バイフェーズルールチェ
ックは行なわれ、CRC1によりアドレスデータが正し
く読めた場合にはCRC1OKフラグはHレベルに立上
がる(d)。
(斜線部)が開始されるまで、バイフェーズルールチェ
ックは行なわれ、CRC1によりアドレスデータが正し
く読めた場合にはCRC1OKフラグはHレベルに立上
がる(d)。
【0093】その後、CRC2のエラーチェック動作
(斜線部)が開始されるまでの期間、再度バイフェーズ
ルールチェックが行なわれ、CRC2によりアドレスデ
ータが正しく読めた場合には、CRC2OKフラグはH
レベルに立上がる(e)。
(斜線部)が開始されるまでの期間、再度バイフェーズ
ルールチェックが行なわれ、CRC2によりアドレスデ
ータが正しく読めた場合には、CRC2OKフラグはH
レベルに立上がる(e)。
【0094】一方、アドレス周期信号(f)は、アドレ
スセグメントのウィンドウとなる信号である。アドレス
セグメントは、39セグメント周期でディスク上に形成
されており、したがってアドレスデータは39FCMの
周期で検出されることになる。すなわち、このアドレス
周期信号(f)は、アドレス検出信号(g)が発生する
たびに、図示しないカウンタをリセットし、以後FCM
を39個カウントすることによってアドレスセグメント
のタイミングを見出し、その都度パルス状のアドレスウ
ィンドウを発生する信号である。
スセグメントのウィンドウとなる信号である。アドレス
セグメントは、39セグメント周期でディスク上に形成
されており、したがってアドレスデータは39FCMの
周期で検出されることになる。すなわち、このアドレス
周期信号(f)は、アドレス検出信号(g)が発生する
たびに、図示しないカウンタをリセットし、以後FCM
を39個カウントすることによってアドレスセグメント
のタイミングを見出し、その都度パルス状のアドレスウ
ィンドウを発生する信号である。
【0095】図13の例では、アドレスの検出タイミン
グがアドレス周期信号のアドレスウィンドウに適合して
いる状態を示している。しかし、最初のアドレス検出の
タイミングではアドレス周期は未だとれていないため、
図13のようなタイミングでアドレスウィンドウは発生
していない。このため、最初の検出タイミングでは、同
期検出(b)+バイフェーズルールチェックOK(c)
が検出されれば、あるいはそれに加えて設定により、C
RC1,CRC2の双方(AND)または一方(OR)
でエラーなし(d,e)が検出されれば、とりあえずア
ドレス検出信号(g)を発生することとしている。
グがアドレス周期信号のアドレスウィンドウに適合して
いる状態を示している。しかし、最初のアドレス検出の
タイミングではアドレス周期は未だとれていないため、
図13のようなタイミングでアドレスウィンドウは発生
していない。このため、最初の検出タイミングでは、同
期検出(b)+バイフェーズルールチェックOK(c)
が検出されれば、あるいはそれに加えて設定により、C
RC1,CRC2の双方(AND)または一方(OR)
でエラーなし(d,e)が検出されれば、とりあえずア
ドレス検出信号(g)を発生することとしている。
【0096】このアドレス検出信号(g)を初期信号と
して39個FCMをカウンタで繰返しカウントすること
により、以後はアドレス周期が確定し、図13に示すよ
うなタイミングでアドレス周期信号のアドレスウィンド
ウが発生することになる。なお、後述する実施の形態2
〜5のいずれにおいても、同様にして、アドレス周期信
号(f)の周期は、最初の検出時にアドレス周期を考慮
せずに検出されたアドレス検出信号(g)を初期信号と
して39個のFCMを繰返しカウントすることにより確
定されるものとする。
して39個FCMをカウンタで繰返しカウントすること
により、以後はアドレス周期が確定し、図13に示すよ
うなタイミングでアドレス周期信号のアドレスウィンド
ウが発生することになる。なお、後述する実施の形態2
〜5のいずれにおいても、同様にして、アドレス周期信
号(f)の周期は、最初の検出時にアドレス周期を考慮
せずに検出されたアドレス検出信号(g)を初期信号と
して39個のFCMを繰返しカウントすることにより確
定されるものとする。
【0097】したがって、図13の実施の形態1の状態
では、すでにアドレス周期信号の周期は確定しており、
同期検出(b)+バイフェーズルールチェックOK
(c)に加えて、CRC1,CRC2の双方(AND)
でエラーなしが検出され(d,e)、かつ検出タイミン
グがアドレス周期信号(f)のアドレスウィンドウに適
合していることが判断された場合にのみ、アドレスデー
タの検出が正しく行なわれたものとみなしてアドレス検
出信号(g)が発生する。
では、すでにアドレス周期信号の周期は確定しており、
同期検出(b)+バイフェーズルールチェックOK
(c)に加えて、CRC1,CRC2の双方(AND)
でエラーなしが検出され(d,e)、かつ検出タイミン
グがアドレス周期信号(f)のアドレスウィンドウに適
合していることが判断された場合にのみ、アドレスデー
タの検出が正しく行なわれたものとみなしてアドレス検
出信号(g)が発生する。
【0098】このように、同期検出+バイフェーズルー
ルチェックOKに加えて、CRC1,CRC2の双方の
エラー検出結果までアドレス検出条件に加味すると、厳
密なアドレス検出が行なえる一方、データの状態が少し
でも劣化すると、検出率が著しく低下してしまうことが
考えられる。
ルチェックOKに加えて、CRC1,CRC2の双方の
エラー検出結果までアドレス検出条件に加味すると、厳
密なアドレス検出が行なえる一方、データの状態が少し
でも劣化すると、検出率が著しく低下してしまうことが
考えられる。
【0099】この発明の以下の実施の形態においては、
アドレス検出のための条件設定に自由度を持たせること
により、光磁気ディスクから再生されるデータの状況に
応じたアドレス検出を可能にしている。
アドレス検出のための条件設定に自由度を持たせること
により、光磁気ディスクから再生されるデータの状況に
応じたアドレス検出を可能にしている。
【0100】[実施の形態2]同期検出に加えてバイフ
ェーズルールチェックOKの場合、さらにアドレスセグ
メントのCRC1またはCRC2のエラーチェック、な
らびにアドレス周期信号のアドレスウィンドウの検出を
行ない、CRC1またはCRC2のいずれか一方でエラ
ーがないと判断され、かつアドレス周期信号のアドレス
ウィンドウが検出された場合にのみ、アドレスデータの
検出が正しく行なわれたものと判断する。
ェーズルールチェックOKの場合、さらにアドレスセグ
メントのCRC1またはCRC2のエラーチェック、な
らびにアドレス周期信号のアドレスウィンドウの検出を
行ない、CRC1またはCRC2のいずれか一方でエラ
ーがないと判断され、かつアドレス周期信号のアドレス
ウィンドウが検出された場合にのみ、アドレスデータの
検出が正しく行なわれたものと判断する。
【0101】図14は、CRC1,CRC2のうち、C
RC1でエラーなしが判断され(d)、さらに検出タイ
ミングがアドレス周期信号(f)のアドレスウィンドウ
に適合していることが判断された場合を示し、図15
は、CRC1,CRC2のうち、CRC2でエラーなし
が判断され(e)、さらに検出タイミングがアドレス周
期信号(f)のアドレスウィンドウに適合していること
が判断された場合を示している。前述の実施の形態1で
は、CRC1,CRC2の双方(AND)でエラーなし
が検出されなければアドレス検出とみなされないのに対
し、この実施の形態2では、CRC1,CRC2の一方
(OR)でエラーなしと検出されれば、アドレス検出と
みなされ、アドレス検出信号(g)が発生する。
RC1でエラーなしが判断され(d)、さらに検出タイ
ミングがアドレス周期信号(f)のアドレスウィンドウ
に適合していることが判断された場合を示し、図15
は、CRC1,CRC2のうち、CRC2でエラーなし
が判断され(e)、さらに検出タイミングがアドレス周
期信号(f)のアドレスウィンドウに適合していること
が判断された場合を示している。前述の実施の形態1で
は、CRC1,CRC2の双方(AND)でエラーなし
が検出されなければアドレス検出とみなされないのに対
し、この実施の形態2では、CRC1,CRC2の一方
(OR)でエラーなしと検出されれば、アドレス検出と
みなされ、アドレス検出信号(g)が発生する。
【0102】すなわち、この実施の形態2では、前述の
実施の形態1に比べて、アドレス検出のための設定条件
が緩和されており、再生データの状態が良好ではない場
合でも、アドレス検出率が低下することを防いでいる。
実施の形態1に比べて、アドレス検出のための設定条件
が緩和されており、再生データの状態が良好ではない場
合でも、アドレス検出率が低下することを防いでいる。
【0103】[実施の形態3]同期検出に加えてバイフ
ェーズルールチェックOKであれば、CRC1,CRC
2のエラーチェックは加味せず、アドレス周期信号のア
ドレスウィンドウが検出されればアドレスでの検出が正
しく行なわれたものと判断する。
ェーズルールチェックOKであれば、CRC1,CRC
2のエラーチェックは加味せず、アドレス周期信号のア
ドレスウィンドウが検出されればアドレスでの検出が正
しく行なわれたものと判断する。
【0104】図16は、このような実施の形態3による
設定条件が満たされた状態を示すタイミング図であり、
CRC1,CRC2のエラーチェックを加味することな
く(CRC OFF)、検出タイミングがアドレス周期
信号(f)のアドレスウィンドウに適合していることが
判断されれば、アドレス検出とみなされ、アドレス検出
信号(g)が発生する。
設定条件が満たされた状態を示すタイミング図であり、
CRC1,CRC2のエラーチェックを加味することな
く(CRC OFF)、検出タイミングがアドレス周期
信号(f)のアドレスウィンドウに適合していることが
判断されれば、アドレス検出とみなされ、アドレス検出
信号(g)が発生する。
【0105】したがって、この実施の形態3では、前述
の実施の形態2に比べて、さらにアドレス検出のための
設定条件が緩和されており、再生データの状態がさらに
不良の場合でも、アドレス検出率が低下することを防い
でいる。
の実施の形態2に比べて、さらにアドレス検出のための
設定条件が緩和されており、再生データの状態がさらに
不良の場合でも、アドレス検出率が低下することを防い
でいる。
【0106】図17は、このようなアドレス検出のため
の設定条件の組合せの表を示す図である。この表の第1
行に示すように同期検出+バイフェーズルールチェック
の前提条件をパスできなかった場合(NG)、CRC
1,CRC2のエラーチェック、アドレス周期信号の検
出は行なわれない。
の設定条件の組合せの表を示す図である。この表の第1
行に示すように同期検出+バイフェーズルールチェック
の前提条件をパスできなかった場合(NG)、CRC
1,CRC2のエラーチェック、アドレス周期信号の検
出は行なわれない。
【0107】第2行〜第4行は、同期検出+バイフェー
ズルールチェックOKを前提として、CRC1,CRC
2のエラーチェックを加味しない場合(OFF)、CR
C1,CRC2の双方のエラーなしを加味する場合(A
ND)、CRC1,CRC2のいずれか一方のエラーな
しを加味する場合(OR)であって、アドレス周期信号
が検出されない(OFF)場合を示している。
ズルールチェックOKを前提として、CRC1,CRC
2のエラーチェックを加味しない場合(OFF)、CR
C1,CRC2の双方のエラーなしを加味する場合(A
ND)、CRC1,CRC2のいずれか一方のエラーな
しを加味する場合(OR)であって、アドレス周期信号
が検出されない(OFF)場合を示している。
【0108】アドレス周期信号のアドレスウィンドウが
検出されなければアドレス検出の確度は下がるが、アド
レス検出とみなすように設定することは可能である。前
述のように周期信号のアドレスウィンドウは最初のアド
レス検出時には出てこないことがあっても、とりあえず
発生したアドレス検出信号を初期信号としてFCMを3
9個カウントすれば39セグメントごとに必ず発生す
る。
検出されなければアドレス検出の確度は下がるが、アド
レス検出とみなすように設定することは可能である。前
述のように周期信号のアドレスウィンドウは最初のアド
レス検出時には出てこないことがあっても、とりあえず
発生したアドレス検出信号を初期信号としてFCMを3
9個カウントすれば39セグメントごとに必ず発生す
る。
【0109】一方、第5行〜第7行は、上述のCRC
1,CRC2のエラーチェックがOFF,AND,OR
の場合であって、アドレス周期信号のアドレスウィンド
ウが検出されている(ON)場合を示している。すなわ
ち、第5行目は、図16の実施の形態3に相当する設定
条件の組合せであり、第6行目は、図13の実施の形態
1に相当する設定条件の組合せであり、第7行目は、図
14および図15の実施の形態2に相当する設定条件の
組合せである。
1,CRC2のエラーチェックがOFF,AND,OR
の場合であって、アドレス周期信号のアドレスウィンド
ウが検出されている(ON)場合を示している。すなわ
ち、第5行目は、図16の実施の形態3に相当する設定
条件の組合せであり、第6行目は、図13の実施の形態
1に相当する設定条件の組合せであり、第7行目は、図
14および図15の実施の形態2に相当する設定条件の
組合せである。
【0110】ところで、上述の各実施の形態では、同期
検出とバイフェーズルールチェックOKをアドレス検出
の最低条件としている。
検出とバイフェーズルールチェックOKをアドレス検出
の最低条件としている。
【0111】しかしながら、光磁気ディスクによって
は、データの状態が劣悪なものもあり、バイフェーズル
ールチェックをアドレス検出の前提条件とすると全くア
ドレスが読めなくなってしまうことが考えられる。そこ
で、この発明の実施の形態においては、アドレス検出の
自由度をさらに増大させ、バイフェーズルールチェック
の結果がエラーであっても、先行するアドレス検出信号
によってアドレス周期信号の周期が確定し、アドレス周
期信号のアドレスウィンドウが検出されればアドレス検
出とみなしている。
は、データの状態が劣悪なものもあり、バイフェーズル
ールチェックをアドレス検出の前提条件とすると全くア
ドレスが読めなくなってしまうことが考えられる。そこ
で、この発明の実施の形態においては、アドレス検出の
自由度をさらに増大させ、バイフェーズルールチェック
の結果がエラーであっても、先行するアドレス検出信号
によってアドレス周期信号の周期が確定し、アドレス周
期信号のアドレスウィンドウが検出されればアドレス検
出とみなしている。
【0112】[実施の形態4]図18は、バイフェーズ
ルールチェックがエラーでもアドレス検出とみなされる
場合の設定条件を示すタイミング図である。
ルールチェックがエラーでもアドレス検出とみなされる
場合の設定条件を示すタイミング図である。
【0113】図18を参照して、FCM(a)の検出
後、同期検出信号(b)が得られているが、バイフェー
ズルールエラーフラグ(c)は、一旦リセットされた
後、Hレベルとなってバイフェーズルールエラーの発生
を示している。
後、同期検出信号(b)が得られているが、バイフェー
ズルールエラーフラグ(c)は、一旦リセットされた
後、Hレベルとなってバイフェーズルールエラーの発生
を示している。
【0114】この状態において、アドレス周期信号
(f)については先に検出されたアドレス検出信号を基
に39個のFCMを繰返しカウントすることによってア
ドレス周期が確定しているものとし、図18に示すよう
にアドレスウィンドウが検出されたため、アドレス検出
信号(g)が破線で示すタイミングで補間される。すな
わちアドレス周期信号(f)は、上述のように先行する
アドレスセグメントから39FCM周期で繰返してお
り、この周期信号のアドレスウィンドウ内にアドレスデ
ータがあるものと考えられるからである。
(f)については先に検出されたアドレス検出信号を基
に39個のFCMを繰返しカウントすることによってア
ドレス周期が確定しているものとし、図18に示すよう
にアドレスウィンドウが検出されたため、アドレス検出
信号(g)が破線で示すタイミングで補間される。すな
わちアドレス周期信号(f)は、上述のように先行する
アドレスセグメントから39FCM周期で繰返してお
り、この周期信号のアドレスウィンドウ内にアドレスデ
ータがあるものと考えられるからである。
【0115】[実施の形態5]図19は、バイフェーズ
ルールエラーに加えて、同期検出すら行なわれていない
状態を示している。このような場合であっても、先に検
出されたアドレス検出信号を基にアドレス周期信号の周
期が確定してアドレス周期信号(f)のアドレスウィン
ドウが検出され、アドレス検出タイミングがアドレスウ
ィンドウに適合している場合に、アドレス検出信号
(g)が破線で示すタイミングで補間される。
ルールエラーに加えて、同期検出すら行なわれていない
状態を示している。このような場合であっても、先に検
出されたアドレス検出信号を基にアドレス周期信号の周
期が確定してアドレス周期信号(f)のアドレスウィン
ドウが検出され、アドレス検出タイミングがアドレスウ
ィンドウに適合している場合に、アドレス検出信号
(g)が破線で示すタイミングで補間される。
【0116】図20は、アドレス検出回路111(図
4)のうち、上述の実施の形態1〜5を実現する部分を
抽出して示す概略ブロック図である。
4)のうち、上述の実施の形態1〜5を実現する部分を
抽出して示す概略ブロック図である。
【0117】図4の信号演算出回路100から与えられ
る、アドレスデータを再生した信号RPPは、図5の同
期検出回路として機能するSYNC検出回路200、バ
イフェーズルールチェック回路201、CRC1チェッ
ク回路202、およびCRC2チェック回路203に与
えられる。
る、アドレスデータを再生した信号RPPは、図5の同
期検出回路として機能するSYNC検出回路200、バ
イフェーズルールチェック回路201、CRC1チェッ
ク回路202、およびCRC2チェック回路203に与
えられる。
【0118】SYNC検出回路200は、同期検出信号
(b)を発生してシーケンサ204に与える。シーケン
サ204は、この同期検出信号をもとに、バイフェーズ
ルールチェック回路201によるバイフェーズルールチ
ェック実行のタイミングを規定する信号と、CRC1チ
ェック回路202によるエラーチェックのタイミングを
規定する信号と、CRC2チェック回路203によるエ
ラーチェックのタイミングを規定する信号とを発生し、
それぞれ対応する回路に与えている。
(b)を発生してシーケンサ204に与える。シーケン
サ204は、この同期検出信号をもとに、バイフェーズ
ルールチェック回路201によるバイフェーズルールチ
ェック実行のタイミングを規定する信号と、CRC1チ
ェック回路202によるエラーチェックのタイミングを
規定する信号と、CRC2チェック回路203によるエ
ラーチェックのタイミングを規定する信号とを発生し、
それぞれ対応する回路に与えている。
【0119】これにより、バイフェーズルールチェック
回路201、CRC1チェック回路202、およびCR
C2チェック回路203は、前述の各実施の形態におい
て定められたタイミングで、それぞれバイフェーズルー
ルのエラーチェック、CRC1のエラーチェック、CR
C2のエラーチェックを実行する。これらのエラーチェ
ックの結果はすべて判断回路205に与えられる。
回路201、CRC1チェック回路202、およびCR
C2チェック回路203は、前述の各実施の形態におい
て定められたタイミングで、それぞれバイフェーズルー
ルのエラーチェック、CRC1のエラーチェック、CR
C2のエラーチェックを実行する。これらのエラーチェ
ックの結果はすべて判断回路205に与えられる。
【0120】一方、アドレス検出ウィンドウ作成回路2
06からは、アドレス周期信号(f)が発生し、判断回
路205に与えられる。
06からは、アドレス周期信号(f)が発生し、判断回
路205に与えられる。
【0121】判断回路205においては、上述の各実施
の形態において説明した設定条件の任意の組合せが予め
ユーザによって図示しないレジスタ等に設定されている
ものとする。そして判断回路205は、設定された組合
せに応じて、アドレス検出を判断し、アドレス検出信号
(g)を出力する。
の形態において説明した設定条件の任意の組合せが予め
ユーザによって図示しないレジスタ等に設定されている
ものとする。そして判断回路205は、設定された組合
せに応じて、アドレス検出を判断し、アドレス検出信号
(g)を出力する。
【0122】出力されたアドレス検出信号(g)は、ア
ドレス検出ウィンドウ作成回路206にフィードバック
される。アドレス検出ウィンドウ作成回路206はカウ
ンタで構成され、このフィードバックされたアドレス検
出信号によってリセットされ、39個のFCMのカウン
トを開始し、次の周期のアドレス周期信号を発生して判
断回路205に与える。
ドレス検出ウィンドウ作成回路206にフィードバック
される。アドレス検出ウィンドウ作成回路206はカウ
ンタで構成され、このフィードバックされたアドレス検
出信号によってリセットされ、39個のFCMのカウン
トを開始し、次の周期のアドレス周期信号を発生して判
断回路205に与える。
【0123】ところで、上述の各実施の形態のように組
合された設定条件に基づいてなされたアドレス検出の結
果に応じて、適切なアドレス値を選択して表示する必要
がある。
合された設定条件に基づいてなされたアドレス検出の結
果に応じて、適切なアドレス値を選択して表示する必要
がある。
【0124】図21は、図17の設定条件の組合せの表
に加えて、それぞれの場合のアドレス値の選択方法を示
す表である。
に加えて、それぞれの場合のアドレス値の選択方法を示
す表である。
【0125】図21の表の第1行は、図17の表の第1
行と同様にNGである。第2行〜第6行は、同期検出+
バイフェーズルールチェックOKの場合であって、39
FCM周期のアドレス周期信号を使用しない(OFF)
場合を示している。これらの場合において、第2行のよ
うにCRCエラーチェックを使用しない場合(OFF)
には、現検出値が誤っているかの判定ができないので、
とりあえず生のアドレス検出値をアドレス値として選択
し、表示する。
行と同様にNGである。第2行〜第6行は、同期検出+
バイフェーズルールチェックOKの場合であって、39
FCM周期のアドレス周期信号を使用しない(OFF)
場合を示している。これらの場合において、第2行のよ
うにCRCエラーチェックを使用しない場合(OFF)
には、現検出値が誤っているかの判定ができないので、
とりあえず生のアドレス検出値をアドレス値として選択
し、表示する。
【0126】一方、第3行〜第6行のようにCRCエラ
ーチェックを使用する場合(AND,OR)、エラーチ
ェックの結果に応じて、アドレス値として生の検出値を
選択するか、または前のアドレス値をそのまま保持する
(前値保持)。すなわち、CRCエラーチェックの結
果、現検出値が誤っていると判断された場合には、誤っ
たアドレスをそのまま表示するか、アドレスの前値を保
持するかのいずれかの選択を、ユーザの事前の設定に従
ってすることができる。
ーチェックを使用する場合(AND,OR)、エラーチ
ェックの結果に応じて、アドレス値として生の検出値を
選択するか、または前のアドレス値をそのまま保持する
(前値保持)。すなわち、CRCエラーチェックの結
果、現検出値が誤っていると判断された場合には、誤っ
たアドレスをそのまま表示するか、アドレスの前値を保
持するかのいずれかの選択を、ユーザの事前の設定に従
ってすることができる。
【0127】なお、第2行〜第6行のようにアドレス周
期信号を使用しない(OFF)の場合、アドレス値の推
定が困難なため、補間値の作成(前値+1)は行なわな
い。
期信号を使用しない(OFF)の場合、アドレス値の推
定が困難なため、補間値の作成(前値+1)は行なわな
い。
【0128】第7行〜第15行は、同期検出+バイフェ
ーズルールチェックOKの場合であって、39FCM周
期のアドレス周期信号を使用する(ON)場合を示して
いる。これらの場合においてアドレス周期信号を使用し
ているのでアドレス値の推定が可能なため、CRCエラ
ーチェックが使用されない(OFF)の場合、およびC
RCエラーチェックが使用される場合(AND,OR)
の各々において、ユーザの事前の設定に従い、アドレス
値を、生の検出値、補間値、前値保持のいずれかから選
択することができるる。
ーズルールチェックOKの場合であって、39FCM周
期のアドレス周期信号を使用する(ON)場合を示して
いる。これらの場合においてアドレス周期信号を使用し
ているのでアドレス値の推定が可能なため、CRCエラ
ーチェックが使用されない(OFF)の場合、およびC
RCエラーチェックが使用される場合(AND,OR)
の各々において、ユーザの事前の設定に従い、アドレス
値を、生の検出値、補間値、前値保持のいずれかから選
択することができるる。
【0129】図22は、図21の表に従ったアドレス値
の選択を実行するアドレス検出回路111(図4)の部
分を示す概略ブロック図である。
の選択を実行するアドレス検出回路111(図4)の部
分を示す概略ブロック図である。
【0130】図22に示した回路は、図20に示した回
路に、フレームおよびバンドのアドレス読出回路20
7、トラック1のアドレス読出回路208、トラック2
のアドレス読出回路209、およびアドレス値選択回路
210を追加したものである。
路に、フレームおよびバンドのアドレス読出回路20
7、トラック1のアドレス読出回路208、トラック2
のアドレス読出回路209、およびアドレス値選択回路
210を追加したものである。
【0131】アドレス読出回路207、208、209
は、それぞれ、図4の信号演算回路100から与えられ
る信号RPPを受取る。また、シーケンサ204は、同
期検出信号をもとにアドレス読出回路207,208,
209の動作タイミングを規定する信号を発生する。そ
の他の図20に示した回路と共通する部分については説
明を繰返さない。
は、それぞれ、図4の信号演算回路100から与えられ
る信号RPPを受取る。また、シーケンサ204は、同
期検出信号をもとにアドレス読出回路207,208,
209の動作タイミングを規定する信号を発生する。そ
の他の図20に示した回路と共通する部分については説
明を繰返さない。
【0132】図3のアドレスセグメントのアドレスフィ
ールドのフォーマットから明らかなように、フレームお
よびバンドのアドレス読出回路207からはフレームお
よびバンドのアドレスが読出されてアドレス値選択回路
210に与えられる。
ールドのフォーマットから明らかなように、フレームお
よびバンドのアドレス読出回路207からはフレームお
よびバンドのアドレスが読出されてアドレス値選択回路
210に与えられる。
【0133】一方、トラックアドレス1についてはCR
C1のエラーチェックがなされ、その結果に応じてトラ
ック1のアドレス読出回路208からトラックアドレス
1が読出されてアドレス値選択回路210に与えられ
る。また、トラックアドレス2についてはCRC2のエ
ラーチェックがなされ、その結果に応じてトラック2の
アドレス読出回路208からはトラックアドレス2が読
出されてアドレス値選択回路210に与えられる。
C1のエラーチェックがなされ、その結果に応じてトラ
ック1のアドレス読出回路208からトラックアドレス
1が読出されてアドレス値選択回路210に与えられ
る。また、トラックアドレス2についてはCRC2のエ
ラーチェックがなされ、その結果に応じてトラック2の
アドレス読出回路208からはトラックアドレス2が読
出されてアドレス値選択回路210に与えられる。
【0134】アドレス値選択回路210にはアドレス検
出ウィンドウ形成回路206からアドレス周期信号も与
えられる。アドレス値選択回路210は、図21の表に
示した予めユーザによって設定された選択方法に基づい
て、CRCのエラーチェック結果およびアドレス周期信
号のアドレスウィンドウの有無に応じて、アドレス読出
回路207,208,209から読出したアドレス信号
を用いて、生の検出値として、前値保持として、または
前値に+1する補間値として、のいずれかとして選択し
表示する。
出ウィンドウ形成回路206からアドレス周期信号も与
えられる。アドレス値選択回路210は、図21の表に
示した予めユーザによって設定された選択方法に基づい
て、CRCのエラーチェック結果およびアドレス周期信
号のアドレスウィンドウの有無に応じて、アドレス読出
回路207,208,209から読出したアドレス信号
を用いて、生の検出値として、前値保持として、または
前値に+1する補間値として、のいずれかとして選択し
表示する。
【0135】以上のように、この発明の実施の形態によ
れば、アドレス検出のための設定条件の組合せに大きな
自由度を持たせることにより、データの状況に応じた検
出率でアドレス検出を行なうことが可能となる。また組
合せごとにエラーチェックの結果に応じてアドレス値を
選択表示することが可能となる。
れば、アドレス検出のための設定条件の組合せに大きな
自由度を持たせることにより、データの状況に応じた検
出率でアドレス検出を行なうことが可能となる。また組
合せごとにエラーチェックの結果に応じてアドレス値を
選択表示することが可能となる。
【0136】以上のようにしてアドレス検出回路でアド
レス検出信号が発生するときに、これに応じて記録再生
装置の各部の回路を動作させるための、特にリード/ラ
イト動作のための開始信号が生成されることになる。
レス検出信号が発生するときに、これに応じて記録再生
装置の各部の回路を動作させるための、特にリード/ラ
イト動作のための開始信号が生成されることになる。
【0137】通常は、アドレスの周期がロックしたか否
かをまず調べ、アドレスの周期がロックしてからリード
/ライトを開始することが考えられる。アドレスの周期
がロックしたか否かは、アドレス周期信号の周期でアド
レスウィンドウにアドレス検出信号が何回連続して入っ
たかを検出することによって判断される。すなわち、ア
ドレスウィンドウにアドレス検出信号が所定回数連続し
て入ったことにより、アドレスの周期がロックしたもの
と判断され、逆にアドレスウィンドウにアドレス検出信
号が所定回数連続して入らなかったことによりアドレス
周期のロックがリリースされたことが判断される。
かをまず調べ、アドレスの周期がロックしてからリード
/ライトを開始することが考えられる。アドレスの周期
がロックしたか否かは、アドレス周期信号の周期でアド
レスウィンドウにアドレス検出信号が何回連続して入っ
たかを検出することによって判断される。すなわち、ア
ドレスウィンドウにアドレス検出信号が所定回数連続し
て入ったことにより、アドレスの周期がロックしたもの
と判断され、逆にアドレスウィンドウにアドレス検出信
号が所定回数連続して入らなかったことによりアドレス
周期のロックがリリースされたことが判断される。
【0138】この方法では、アドレスの周期がロックし
たことが判定されてから、リード/ライトをしたいアド
レス(フレーム番号、トラック番号、バンド番号)を検
出し、当該アドレスが検出された所から、リード/ライ
ト動作が開始されることになる。
たことが判定されてから、リード/ライトをしたいアド
レス(フレーム番号、トラック番号、バンド番号)を検
出し、当該アドレスが検出された所から、リード/ライ
ト動作が開始されることになる。
【0139】しかしながら、上述のようにアドレスの周
期のロックを判定してからリード/ライトを開始しよう
とすると次のような問題点が生じる。
期のロックを判定してからリード/ライトを開始しよう
とすると次のような問題点が生じる。
【0140】すなわち、アドレスの周期はロックしたま
まで偶発的に光学ピックアップ位置が隣接するトラック
のアドレスにシフトしてしまうことがあり、そのような
場合には、正しいアドレスからリード/ライトを開始す
ることができなくなる。
まで偶発的に光学ピックアップ位置が隣接するトラック
のアドレスにシフトしてしまうことがあり、そのような
場合には、正しいアドレスからリード/ライトを開始す
ることができなくなる。
【0141】また、現実には、アドレス周期がロックす
る直前のほぼ安定した状態であれば、動作(特にリード
動作)を開始することが可能であるが、完全にロックす
るのを待っていたのではリード動作の開始が遅れ、動作
の反応性を向上させることができない。
る直前のほぼ安定した状態であれば、動作(特にリード
動作)を開始することが可能であるが、完全にロックす
るのを待っていたのではリード動作の開始が遅れ、動作
の反応性を向上させることができない。
【0142】この発明の実施の形態によれば、アドレス
周期のロック/リリースの判定とは別に、並行してアド
レスの連続性を検出し、リード/ライトの開始を独自に
判断する。
周期のロック/リリースの判定とは別に、並行してアド
レスの連続性を検出し、リード/ライトの開始を独自に
判断する。
【0143】より特定には、アドレス周期がロックする
前に、開始アドレスから任意に設定したアドレス周期数
だけさかのぼった時点から連続してアドレス検出ができ
るか、そしてアドレス値が正しいかを判断し、設定回数
だけ連続してこれらの検出ができれば、アドレスの連続
性が保証されたとしてリード/ライト動作を開始するよ
うに構成したものである。
前に、開始アドレスから任意に設定したアドレス周期数
だけさかのぼった時点から連続してアドレス検出ができ
るか、そしてアドレス値が正しいかを判断し、設定回数
だけ連続してこれらの検出ができれば、アドレスの連続
性が保証されたとしてリード/ライト動作を開始するよ
うに構成したものである。
【0144】図23は、この発明の実施の形態による光
磁気ディスクの記録再生装置の構成を示す概略ブロック
図であり、以下に説明する点を除いて図4に示した記録
再生装置の構成と同じである。したがって、共通する部
分についての説明は繰返さない。
磁気ディスクの記録再生装置の構成を示す概略ブロック
図であり、以下に説明する点を除いて図4に示した記録
再生装置の構成と同じである。したがって、共通する部
分についての説明は繰返さない。
【0145】図23において、アドレス検出回路111
は、先に説明したアドレス検出信号を出力してロック/
リリース判定回路300およびリード/ライト制御回路
301に与えるとともに、アドレス値をリード/ライト
制御回路301に与える。
は、先に説明したアドレス検出信号を出力してロック/
リリース判定回路300およびリード/ライト制御回路
301に与えるとともに、アドレス値をリード/ライト
制御回路301に与える。
【0146】一方、リード/ライト制御回路301に
は、PLL回路110からPLL回路がロックしている
か否かを示すフラグが入力される。
は、PLL回路110からPLL回路がロックしている
か否かを示すフラグが入力される。
【0147】ロック/リリース判定回路300は、アド
レス検出信号が周期的にアドレスウィンドウに連続して
入っているかあるいは入っていないかを判定し、アドレ
ス周期がロックしたか、またはロックがリリースしたか
を示す信号を発生してコントローラ112に与える。
レス検出信号が周期的にアドレスウィンドウに連続して
入っているかあるいは入っていないかを判定し、アドレ
ス周期がロックしたか、またはロックがリリースしたか
を示す信号を発生してコントローラ112に与える。
【0148】一方、リード/ライト制御回路301は、
アドレス周期のロックとは無関係に、アドレスの連続性
を検出してリード/ライトの開始を判定し、リード/ラ
イト開始信号を発生して、コントローラ112と、ヘッ
ダ検出回路107と、データ復調器108と、データ変
調器114とに与える。
アドレス周期のロックとは無関係に、アドレスの連続性
を検出してリード/ライトの開始を判定し、リード/ラ
イト開始信号を発生して、コントローラ112と、ヘッ
ダ検出回路107と、データ復調器108と、データ変
調器114とに与える。
【0149】図24は、図23のリード/ライト制御回
路301の構成を示すブロック図であり、図25〜図2
7は、その動作を説明するタイミング図である。
路301の構成を示すブロック図であり、図25〜図2
7は、その動作を説明するタイミング図である。
【0150】以下の実施の形態において、たとえば開始
アドレスを、フレーム番号N、トラック番号1、バンド
番号5として動作を説明する。また、当該開始アドレス
を含めて3アドレス周期分さかのぼったアドレス(前方
一致アドレス)からのアドレスの連続性を確認するもの
とする(前方一致指定数が3)。
アドレスを、フレーム番号N、トラック番号1、バンド
番号5として動作を説明する。また、当該開始アドレス
を含めて3アドレス周期分さかのぼったアドレス(前方
一致アドレス)からのアドレスの連続性を確認するもの
とする(前方一致指定数が3)。
【0151】図24において、まず前方一致指定数設定
レジスタ302に、ユーザによって上述の前方一致指定
数3が設定されているものとする。
レジスタ302に、ユーザによって上述の前方一致指定
数3が設定されているものとする。
【0152】アドレス値予想カウンタ303は、開始
(フレーム)アドレスNから前方一致数3だけ逆算して
予想(フレーム)アドレス値N−2をカウントする。な
お、図25において、(e),(f),(g)は、予想
アドレス値を示している。
(フレーム)アドレスNから前方一致数3だけ逆算して
予想(フレーム)アドレス値N−2をカウントする。な
お、図25において、(e),(f),(g)は、予想
アドレス値を示している。
【0153】アドレス値予想カウンタ303のカウント
値である予想(フレーム)アドレス値N−2は、アドレ
ス値比較回路304の一方比較入力に与えられる。アド
レス値比較回路304の他方比較入力には、図23のア
ドレス検出回路111から検出アドレス値(図25の
(a))が入力され、アドレス検出信号(図25の
(b))のタイミングで、双方のアドレス値が比較され
る。
値である予想(フレーム)アドレス値N−2は、アドレ
ス値比較回路304の一方比較入力に与えられる。アド
レス値比較回路304の他方比較入力には、図23のア
ドレス検出回路111から検出アドレス値(図25の
(a))が入力され、アドレス検出信号(図25の
(b))のタイミングで、双方のアドレス値が比較され
る。
【0154】図25の例に示すように、(a)のアドレ
スセグメントにおける入力アドレス値N−2と、(e)
の予想(フレーム)アドレス値N−2とが一致すれば、
アドレス値比較回路304はカウントアップ信号を発生
し、アドレス値予想カウンタ303と、アドレス値前方
一致数計上カウンタ305とに与える。アドレス値前方
一致数計上カウンタ305のカウント値(図25の
(c))は、このカウントアップ信号によって1にカウ
ントアップされる。また、アドレス値予想カウンタ30
3の予想(フレーム)アドレス値(e)はN−1にカウ
ントアップされる。
スセグメントにおける入力アドレス値N−2と、(e)
の予想(フレーム)アドレス値N−2とが一致すれば、
アドレス値比較回路304はカウントアップ信号を発生
し、アドレス値予想カウンタ303と、アドレス値前方
一致数計上カウンタ305とに与える。アドレス値前方
一致数計上カウンタ305のカウント値(図25の
(c))は、このカウントアップ信号によって1にカウ
ントアップされる。また、アドレス値予想カウンタ30
3の予想(フレーム)アドレス値(e)はN−1にカウ
ントアップされる。
【0155】次のアドレス周期で、(a)のアドレスセ
グメントにおける入力アドレス値N−1と、(e)の予
想(フレーム)アドレス値N−1とが一致すれば、アド
レス値比較回路304はカウントアップ信号を発生し、
アドレス値予想カウンタ303と、アドレス値前方一致
数計上カウンタ305とに与える。アドレス値前方一致
数計上カウンタ305のカウント値(c)は、このカウ
ントアップ信号によって2にカウントアップされる。ま
たアドレス値予想カウンタ303の予想(フレーム)ア
ドレス値(e)はNにカウントアップされる。
グメントにおける入力アドレス値N−1と、(e)の予
想(フレーム)アドレス値N−1とが一致すれば、アド
レス値比較回路304はカウントアップ信号を発生し、
アドレス値予想カウンタ303と、アドレス値前方一致
数計上カウンタ305とに与える。アドレス値前方一致
数計上カウンタ305のカウント値(c)は、このカウ
ントアップ信号によって2にカウントアップされる。ま
たアドレス値予想カウンタ303の予想(フレーム)ア
ドレス値(e)はNにカウントアップされる。
【0156】次のアドレス周期で、(a)のアドレスセ
グメントにおける入力アドレス値Nと、(e)の予想
(フレーム)アドレス値Nとが一致すれば、アドレス値
比較回路304はカウントアップ信号を発生し、アドレ
ス値予想カウンタ303と、アドレス値前方一致数計上
カウンタ305とに与える。アドレス値前方一致数計上
カウンタ305のカウント値(c)はこのカウントアッ
プ信号によって3にカウントアップされる。
グメントにおける入力アドレス値Nと、(e)の予想
(フレーム)アドレス値Nとが一致すれば、アドレス値
比較回路304はカウントアップ信号を発生し、アドレ
ス値予想カウンタ303と、アドレス値前方一致数計上
カウンタ305とに与える。アドレス値前方一致数計上
カウンタ305のカウント値(c)はこのカウントアッ
プ信号によって3にカウントアップされる。
【0157】アドレス値前方一致数比較回路306の一
方比較入力には、前方一致指定数設定レジスタ302か
ら予め設定された前方一致指定数3が入力され、他方比
較入力には、アドレス値前方一致数計上カウンタ305
から前方一致数計上カウント値3が入力される。アドレ
ス値前方一致数比較回路306は、アドレス検出信号
(b)のタイミングで双方の入力値を比較し、一致すれ
ばリード/ライト開始信号(d)を発生する。
方比較入力には、前方一致指定数設定レジスタ302か
ら予め設定された前方一致指定数3が入力され、他方比
較入力には、アドレス値前方一致数計上カウンタ305
から前方一致数計上カウント値3が入力される。アドレ
ス値前方一致数比較回路306は、アドレス検出信号
(b)のタイミングで双方の入力値を比較し、一致すれ
ばリード/ライト開始信号(d)を発生する。
【0158】すなわち、開始アドレスを含めて3回連続
してアドレス検出がなされしかも検出アドレス値が予想
アドレス値と一致したことから、アドレスの連続性が保
証されたものとみなし、ロック/リリース判定回路30
0によるアドレス周期のロック/リリースの判定とは関
係なく、リード/ライトの開始を決定するものである。
してアドレス検出がなされしかも検出アドレス値が予想
アドレス値と一致したことから、アドレスの連続性が保
証されたものとみなし、ロック/リリース判定回路30
0によるアドレス周期のロック/リリースの判定とは関
係なく、リード/ライトの開始を決定するものである。
【0159】ただし、PLLがロックしていなければ、
データの正しいリード/ライトは不可能なため、そのよ
うな場合にはPLL回路110からフラグがPLL状態
判断回路(ANDゲート)307に与えられ、リード/
ライト開始信号(d)の出力は阻止される。
データの正しいリード/ライトは不可能なため、そのよ
うな場合にはPLL回路110からフラグがPLL状態
判断回路(ANDゲート)307に与えられ、リード/
ライト開始信号(d)の出力は阻止される。
【0160】図26および図27は、入力アドレス値と
予想アドレス値との間に不一致が生じ、アドレス値前方
一致数計上カウンタ305の前方一致数計上カウント値
が、予め設定された前方一致指定数に到達しなかった場
合を示しており、これらの場合にはリード/ライト開始
信号(d)は発生しない。
予想アドレス値との間に不一致が生じ、アドレス値前方
一致数計上カウンタ305の前方一致数計上カウント値
が、予め設定された前方一致指定数に到達しなかった場
合を示しており、これらの場合にはリード/ライト開始
信号(d)は発生しない。
【0161】以上のように、この発明の実施の形態によ
れば、一応アドレス周期がロックしているものの、偶発
的に光学ピックアップ位置がシフトしてしまっているよ
うな場合であっても、アドレスの連続性が別途保証され
た上でリード/ライトを開始しているため、誤ったアド
レスからリード/ライトを開始することはない。
れば、一応アドレス周期がロックしているものの、偶発
的に光学ピックアップ位置がシフトしてしまっているよ
うな場合であっても、アドレスの連続性が別途保証され
た上でリード/ライトを開始しているため、誤ったアド
レスからリード/ライトを開始することはない。
【0162】また、この発明の実施の形態によれば、ア
ドレス周期のロック/リリースを判定する回路と別個に
リード/ライトの開始を判断する回路を設けたため、リ
ード/ライト開始の反応性が向上した。すなわち、アド
レス周期がロックしてから後に、リード/ライトの開始
の判定を行なっていては、処理遅延が生じるが、この発
明ではアドレス周期のロック判定と並行してリード/ラ
イト開始の判定を行なっているため、そのような処理遅
延は生じない。
ドレス周期のロック/リリースを判定する回路と別個に
リード/ライトの開始を判断する回路を設けたため、リ
ード/ライト開始の反応性が向上した。すなわち、アド
レス周期がロックしてから後に、リード/ライトの開始
の判定を行なっていては、処理遅延が生じるが、この発
明ではアドレス周期のロック判定と並行してリード/ラ
イト開始の判定を行なっているため、そのような処理遅
延は生じない。
【0163】特に、アドレス周期のロックの直前に開始
アドレスがあるような場合であっても、開始アドレスを
検出し動作(特にリード動作)を開始することができ
る。
アドレスがあるような場合であっても、開始アドレスを
検出し動作(特にリード動作)を開始することができ
る。
【0164】[改良された実施の形態]以上のようにし
て、アドレスの連続性が補償された場合には、記録再生
装置は動作状態に入る。そして、動作状態、特にリード
状態においては、記録媒体である光磁気ディスクからデ
ータが読出される。
て、アドレスの連続性が補償された場合には、記録再生
装置は動作状態に入る。そして、動作状態、特にリード
状態においては、記録媒体である光磁気ディスクからデ
ータが読出される。
【0165】図2(c)を参照して先に説明したよう
に、1つのフレームを構成する39個のセグメントのう
ち、2番目のセグメントが先頭のデータセグメントに相
当し(1番目のセグメントはアドレスセグメント)、こ
の2番目のセグメントは、再生時にデータの開始位置を
確認するための固定パターンであるヘッダフィールドを
含んでいる。
に、1つのフレームを構成する39個のセグメントのう
ち、2番目のセグメントが先頭のデータセグメントに相
当し(1番目のセグメントはアドレスセグメント)、こ
の2番目のセグメントは、再生時にデータの開始位置を
確認するための固定パターンであるヘッダフィールドを
含んでいる。
【0166】したがって、リード動作が一旦開始される
と、このヘッダを検出することにより、データを切出す
位置を特定することになる。
と、このヘッダを検出することにより、データを切出す
位置を特定することになる。
【0167】しかしながら、リード開始時に大きくヘッ
ダの位置がずれている場合など、ヘッダの検出ができな
い場合がある。従来は、このようにヘッダの検出ができ
ない場合であっても、そのままリード動作を続けてい
た。
ダの位置がずれている場合など、ヘッダの検出ができな
い場合がある。従来は、このようにヘッダの検出ができ
ない場合であっても、そのままリード動作を続けてい
た。
【0168】そのような場合には、データの切出し位置
がわからないまま、でたらめなデータを読込むことにな
るが、たとえば図1の誤り訂正回路109によるECC
の誤り訂正能力によってこれに対処していた。
がわからないまま、でたらめなデータを読込むことにな
るが、たとえば図1の誤り訂正回路109によるECC
の誤り訂正能力によってこれに対処していた。
【0169】ここで、ECCの誤り訂正能力について説
明する。ECCは積符号による誤り訂正方法であり、1
6個のフレームが集まって1つのECC演算単位を構成
している。1フレームについては、横方向パリティとし
て10バイト、縦方向パリティとして当該フレームを構
成する13本のラインのうち最後の1ライン分のバイト
が割当てられている。したがって、16フレームのEC
C演算単位として誤り訂正をかける場合には、全体で横
方向10バイト、縦方向16バイトのパリティ数とな
る。特に、縦方向パリティは、消失訂正により、16バ
イトパリティで16ライン分の誤り訂正が可能である。
明する。ECCは積符号による誤り訂正方法であり、1
6個のフレームが集まって1つのECC演算単位を構成
している。1フレームについては、横方向パリティとし
て10バイト、縦方向パリティとして当該フレームを構
成する13本のラインのうち最後の1ライン分のバイト
が割当てられている。したがって、16フレームのEC
C演算単位として誤り訂正をかける場合には、全体で横
方向10バイト、縦方向16バイトのパリティ数とな
る。特に、縦方向パリティは、消失訂正により、16バ
イトパリティで16ライン分の誤り訂正が可能である。
【0170】たとえば1フレームがバースト状にエラー
となってしまった場合、横方向の10バイトパリティで
は全く訂正不能であるが、当該フレームの12ライン分
のエラーは縦方向の16バイトパリティの訂正能力内で
あり、すべて訂正可能である。
となってしまった場合、横方向の10バイトパリティで
は全く訂正不能であるが、当該フレームの12ライン分
のエラーは縦方向の16バイトパリティの訂正能力内で
あり、すべて訂正可能である。
【0171】しかしながら、ECCの1単位内におい
て、2フレームでバースト状にエラーとなってしまった
場合には、当該2フレームの24ライン分のエラーは、
縦方向の16バイトパリティの訂正能力を超えている。
したがって、バースト状のエラーが生じた場合、ECC
の1演算単位内で訂正可能なのは1フレーム分だけてあ
り、2フレーム以上の場合は訂正不能である。
て、2フレームでバースト状にエラーとなってしまった
場合には、当該2フレームの24ライン分のエラーは、
縦方向の16バイトパリティの訂正能力を超えている。
したがって、バースト状のエラーが生じた場合、ECC
の1演算単位内で訂正可能なのは1フレーム分だけてあ
り、2フレーム以上の場合は訂正不能である。
【0172】上述のようにヘッダが検出できない場合に
は、データの切出し位置がずれていることになる。誤り
訂正は本来、正しく切出されたデータに対して行なわれ
る処理であり、たとえ1ビットであっても本来の切出し
位置からずれて切出されたデータはバースト状のエラー
が生じていることになる。
は、データの切出し位置がずれていることになる。誤り
訂正は本来、正しく切出されたデータに対して行なわれ
る処理であり、たとえ1ビットであっても本来の切出し
位置からずれて切出されたデータはバースト状のエラー
が生じていることになる。
【0173】従来は、前述のようにヘッダ未検出の場合
であっても、データの読込を行ない、ECCによって誤
り訂正を行なっていたが、その結果誤りが残留している
場合には、再度リード動作をやり直すという処理を行な
っていた。このため、余計な処理遅延が発生し、データ
のリード動作のアクセスの反応性が鈍ってしまうという
問題が生じていた。
であっても、データの読込を行ない、ECCによって誤
り訂正を行なっていたが、その結果誤りが残留している
場合には、再度リード動作をやり直すという処理を行な
っていた。このため、余計な処理遅延が発生し、データ
のリード動作のアクセスの反応性が鈍ってしまうという
問題が生じていた。
【0174】この発明は、ECCの演算単位内で訂正処
理能力を超えるフレームでエラーが生じた場合には、訂
正不能と判断して直ちにリード動作を中止し、予め設定
されたソフトウェアに従って次の動作に直ちに移行する
ものである。
理能力を超えるフレームでエラーが生じた場合には、訂
正不能と判断して直ちにリード動作を中止し、予め設定
されたソフトウェアに従って次の動作に直ちに移行する
ものである。
【0175】たとえば、上述のECCの例では、ECC
の1演算単位(16フレーム)内で、ヘッダ未検出が1
回の場合には、縦方向の16ビットパリティにより1フ
レームの誤り訂正が可能であるが、ヘッダ未検出が2回
となると、2フレームの誤り訂正は不可能であり、訂正
能力を超えてしまうことになる。
の1演算単位(16フレーム)内で、ヘッダ未検出が1
回の場合には、縦方向の16ビットパリティにより1フ
レームの誤り訂正が可能であるが、ヘッダ未検出が2回
となると、2フレームの誤り訂正は不可能であり、訂正
能力を超えてしまうことになる。
【0176】そこで、ECCの1演算単位内で1回のヘ
ッダ未検出は許容してリード動作を続け、2回目のヘッ
ダ未検出の場合にはすぐリード動作を停止し、誤り訂正
能力を超えるエラーを含むデータのリードは行なわな
い。これにより余分な処理が省略されることになる。
ッダ未検出は許容してリード動作を続け、2回目のヘッ
ダ未検出の場合にはすぐリード動作を停止し、誤り訂正
能力を超えるエラーを含むデータのリードは行なわな
い。これにより余分な処理が省略されることになる。
【0177】なお、リード動作を停止するためのヘッダ
未検出回数は、上述の2回に限らず、誤り訂正能力に応
じて設定可能である。
未検出回数は、上述の2回に限らず、誤り訂正能力に応
じて設定可能である。
【0178】図28は、この発明の実施の形態による光
磁気ディスク再生装置の構成を示す概略ブロック図であ
り、記録系の回路が省略されている点および以下に説明
する点を除いて、図4に示した記録再生装置の構成と同
じである。したがって、共通する部分についての説明は
繰返さない。
磁気ディスク再生装置の構成を示す概略ブロック図であ
り、記録系の回路が省略されている点および以下に説明
する点を除いて、図4に示した記録再生装置の構成と同
じである。したがって、共通する部分についての説明は
繰返さない。
【0179】図28において、PLL回路110からF
CMに相当するパルス信号がヘッダ検出回路107に与
えられるとともに、アドレス検出回路111からアドレ
ス検出信号がヘッダ検出回路107に与えられる。一
方、ヘッダ検出回路107からは、リード動作を停止さ
せるための信号がコントローラ112に与えられる。
CMに相当するパルス信号がヘッダ検出回路107に与
えられるとともに、アドレス検出回路111からアドレ
ス検出信号がヘッダ検出回路107に与えられる。一
方、ヘッダ検出回路107からは、リード動作を停止さ
せるための信号がコントローラ112に与えられる。
【0180】図29は、図28のヘッダ検出回路107
の構成を示すブロック図であり、さらに図30は、図2
9のヘッダパターン検出回路403の構成を示すブロッ
ク図である。また図31および図32は、ヘッダ検出回
路107の動作を説明するタイミング図である。
の構成を示すブロック図であり、さらに図30は、図2
9のヘッダパターン検出回路403の構成を示すブロッ
ク図である。また図31および図32は、ヘッダ検出回
路107の動作を説明するタイミング図である。
【0181】図28および図29を参照して、ヘッダ検
出回路107は、ビダビ復号器106からデータDAT
(図31および図32の(d))を、アドレス検出回路
111からアドレス検出信号ADR(図31および図3
2の(a))を、そしてPLL回路110からFCMに
相当するパルス信号FCM(図31および図32の
(b))を受ける。
出回路107は、ビダビ復号器106からデータDAT
(図31および図32の(d))を、アドレス検出回路
111からアドレス検出信号ADR(図31および図3
2の(a))を、そしてPLL回路110からFCMに
相当するパルス信号FCM(図31および図32の
(b))を受ける。
【0182】データDAT(d)は、NRZIデコーダ
401を介して、その立上がりおよび立下がりエッジで
発生するパルス信号からなるエッジ信号EDG(図31
および図32の(e))に変換される。
401を介して、その立上がりおよび立下がりエッジで
発生するパルス信号からなるエッジ信号EDG(図31
および図32の(e))に変換される。
【0183】一方、検出窓発生回路402は、アドレス
検出信号ADR(a)およびその直後のFCM(b)に
応じて、FCMの立上がりのタイミングから固定遅延時
間後、所定期間Hレベルとなってヘッダ検出窓を開くヘ
ッダ検出窓信号LDW(図31および図32の(c))
を発生する。
検出信号ADR(a)およびその直後のFCM(b)に
応じて、FCMの立上がりのタイミングから固定遅延時
間後、所定期間Hレベルとなってヘッダ検出窓を開くヘ
ッダ検出窓信号LDW(図31および図32の(c))
を発生する。
【0184】このように発生したエッジ信号EDG
(e)およびヘッダ検出窓信号LDW(c)は、ヘッダ
パターン検出回路403に与えられる。
(e)およびヘッダ検出窓信号LDW(c)は、ヘッダ
パターン検出回路403に与えられる。
【0185】図30を参照すると、エッジ信号EDG
は、ヘッダパターン検出回路403の一方の入力を介し
てシフトレジスタ403aにシリアルに入力される。一
方、24ビットのレジスタ403cには、予めヘッダフ
ィールドのパターン“100000001000000
010000000”が記憶されている。
は、ヘッダパターン検出回路403の一方の入力を介し
てシフトレジスタ403aにシリアルに入力される。一
方、24ビットのレジスタ403cには、予めヘッダフ
ィールドのパターン“100000001000000
010000000”が記憶されている。
【0186】そして、シフトレジスタ403aに順次入
力された24ビットのエッジ信号EDG(e)と、レジ
スタ403cの24ビットのヘッダパターンとが、対応
するビットごとに比較器403bで比較される。両者の
パターンが完全に一致したときにのみ、ヘッダパターン
検出を示すパルス状のヘッダパターン検出信号CMPが
発生し(図31の(f))、両者のパターンが一致しな
いときにはヘッダパターンは未検出としてパルス状のヘ
ッダパターン検出信号CMPは発生しない(図32の
(f))。
力された24ビットのエッジ信号EDG(e)と、レジ
スタ403cの24ビットのヘッダパターンとが、対応
するビットごとに比較器403bで比較される。両者の
パターンが完全に一致したときにのみ、ヘッダパターン
検出を示すパルス状のヘッダパターン検出信号CMPが
発生し(図31の(f))、両者のパターンが一致しな
いときにはヘッダパターンは未検出としてパルス状のヘ
ッダパターン検出信号CMPは発生しない(図32の
(f))。
【0187】比較器403bからのヘッダパターン検出
信号CMP(f)は、ANDゲート403dの一方入力
に与えられ、その他方入力には検出窓発生回路402か
らヘッダ検出窓信号LDWが与えられる。この結果、ヘ
ッダ検出窓信号LDWがHレベルとなり検出窓が開いて
いる期間中に比較器403bから検出信号CMP(f)
が出力された場合にのみ、その検出信号がパルス状のリ
セット信号RST(図31の(g))としてヘッダパタ
ーン検出回路403から出力され、検出窓が開いている
期間中に比較器403bから検出信号CMPが検出され
ない場合には、パルス状のリセット信号RSTはヘッダ
パターン検出回路403から出力されない(図32の
(g))。
信号CMP(f)は、ANDゲート403dの一方入力
に与えられ、その他方入力には検出窓発生回路402か
らヘッダ検出窓信号LDWが与えられる。この結果、ヘ
ッダ検出窓信号LDWがHレベルとなり検出窓が開いて
いる期間中に比較器403bから検出信号CMP(f)
が出力された場合にのみ、その検出信号がパルス状のリ
セット信号RST(図31の(g))としてヘッダパタ
ーン検出回路403から出力され、検出窓が開いている
期間中に比較器403bから検出信号CMPが検出され
ない場合には、パルス状のリセット信号RSTはヘッダ
パターン検出回路403から出力されない(図32の
(g))。
【0188】ヘッダパターン検出回路403から出力さ
れたリセット信号RST(g)は、タイミング発生回路
404に与えられる。ヘッダパターンが検出されている
場合には、タイミング発生回路404において、図31
に示すように、リセット信号RST(g)の立下がりの
タイミングでヘッダ未検出フラグ(h)が立下がり、ヘ
ッダパターンが検出されたことを示す。
れたリセット信号RST(g)は、タイミング発生回路
404に与えられる。ヘッダパターンが検出されている
場合には、タイミング発生回路404において、図31
に示すように、リセット信号RST(g)の立下がりの
タイミングでヘッダ未検出フラグ(h)が立下がり、ヘ
ッダパターンが検出されたことを示す。
【0189】一方、ヘッダ検出窓の終了時(LDWの立
下がり時)にパルス状のENABLE信号(図31の
(a))が発生する。タイミング発生回路404では、
図31に示すLレベルのヘッダ未検出フラグ(h)と、
ENABLE信号(i)とのAND演算をし、その結果
をヘッダエラーフラグ(j)として出力する。すなわ
ち、図31の例では、ヘッダエラーフラグ(i)はLレ
ベルであり、ヘッダパターンが検出されていることを示
している。
下がり時)にパルス状のENABLE信号(図31の
(a))が発生する。タイミング発生回路404では、
図31に示すLレベルのヘッダ未検出フラグ(h)と、
ENABLE信号(i)とのAND演算をし、その結果
をヘッダエラーフラグ(j)として出力する。すなわ
ち、図31の例では、ヘッダエラーフラグ(i)はLレ
ベルであり、ヘッダパターンが検出されていることを示
している。
【0190】一方、ヘッダパターンが未検出の場合に
は、タイミング発生回路404において、図32に示す
ように、パルス状のリセット信号RSTが存在しないた
め、ヘッダ検出フラグ(h)はHレベルを維持し、ヘッ
ダパターンが未検出であることを示す。タイミング検出
回路404は、図32に示すHレベルのヘッダ未検出フ
ラグ(h)と、ヘッダ検出窓の終了時に発生するパルス
状のENABLE信号(i)とのAND演算をし、その
結果ヘッダパターンが未検出であることを示すパルス状
のヘッダエラーフラグを発生する(図32の(j))。
は、タイミング発生回路404において、図32に示す
ように、パルス状のリセット信号RSTが存在しないた
め、ヘッダ検出フラグ(h)はHレベルを維持し、ヘッ
ダパターンが未検出であることを示す。タイミング検出
回路404は、図32に示すHレベルのヘッダ未検出フ
ラグ(h)と、ヘッダ検出窓の終了時に発生するパルス
状のENABLE信号(i)とのAND演算をし、その
結果ヘッダパターンが未検出であることを示すパルス状
のヘッダエラーフラグを発生する(図32の(j))。
【0191】タイミング検出回路404から出力された
ヘッダエラーフラグ(j)はカウンタ405に与えられ
る。カウンタ405は、図32(j)に示すようなヘッ
ダパターン未検出を示すパルス状のヘッダエラーフラグ
をカウントし、カウント数を比較器406の一方入力に
与える。比較器406の他方入力には定数である2が常
時与えられており、カウンタ405のカウント数、すな
わちヘッダの未検出回数が定数2に達すれば、比較器4
06は停止信号を発生する。この停止信号は、ヘッダ検
出回路107の出力として図28のコントローラ112
に与えられ、コントローラ112はこれに応じて直ちに
リード動作を停止し、ソフトウェアで定められた次の動
作に移行する。
ヘッダエラーフラグ(j)はカウンタ405に与えられ
る。カウンタ405は、図32(j)に示すようなヘッ
ダパターン未検出を示すパルス状のヘッダエラーフラグ
をカウントし、カウント数を比較器406の一方入力に
与える。比較器406の他方入力には定数である2が常
時与えられており、カウンタ405のカウント数、すな
わちヘッダの未検出回数が定数2に達すれば、比較器4
06は停止信号を発生する。この停止信号は、ヘッダ検
出回路107の出力として図28のコントローラ112
に与えられ、コントローラ112はこれに応じて直ちに
リード動作を停止し、ソフトウェアで定められた次の動
作に移行する。
【0192】以上のように、この発明の実施の形態によ
れば、ヘッダの未検出回数が2回未満の場合には、EC
Cの縦方向パリティビットによりエラー訂正が可能であ
ることに鑑み、停止信号は発生せずにリード動作を続行
し、ヘッダの未検出回数が2回に達すれば、もはやEC
Cの誤り訂正能力を超えているものとして停止信号を発
生し、誤ったデータのリード動作を停止している。そし
て、これにより、従来のようにヘッダの未検出にかかわ
らず誤ったデータをリードしてECCで誤り訂正し、誤
りが残留するたびに誤ったデータのリードを繰返すとい
う余分な処理が省略され、データのリード動作のアクセ
スの応答性が改善される。
れば、ヘッダの未検出回数が2回未満の場合には、EC
Cの縦方向パリティビットによりエラー訂正が可能であ
ることに鑑み、停止信号は発生せずにリード動作を続行
し、ヘッダの未検出回数が2回に達すれば、もはやEC
Cの誤り訂正能力を超えているものとして停止信号を発
生し、誤ったデータのリード動作を停止している。そし
て、これにより、従来のようにヘッダの未検出にかかわ
らず誤ったデータをリードしてECCで誤り訂正し、誤
りが残留するたびに誤ったデータのリードを繰返すとい
う余分な処理が省略され、データのリード動作のアクセ
スの応答性が改善される。
【0193】なお、先に述べたように、停止信号を発生
するためのヘッダ未検出回数は、上述の2回に限らず、
誤り訂正の能力に応じてそれ以上の回数に設定すること
も可能である。
するためのヘッダ未検出回数は、上述の2回に限らず、
誤り訂正の能力に応じてそれ以上の回数に設定すること
も可能である。
【0194】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【図1】 光磁気ディスク上の信号記録形態と信号フォ
ーマットとの関係を模式的に示す図である。
ーマットとの関係を模式的に示す図である。
【図2】 記録データの1フレームのフォーマットを詳
細に示す模式図である。
細に示す模式図である。
【図3】 フレームを構成するアドレスセグメントのフ
ォーマットを詳細に示す模式図である。
ォーマットを詳細に示す模式図である。
【図4】 この発明の実施の形態による光磁気記録再生
装置の概略ブロック図である。
装置の概略ブロック図である。
【図5】 アドレス検出回路のうち同期検出回路として
機能する部分を示す概略ブロック図である。
機能する部分を示す概略ブロック図である。
【図6】 同期検出回路の動作を説明するタイミング図
である。
である。
【図7】 同期検出回路を構成するアドレスSYNC検
出回路の基本構成を示すブロック図である。
出回路の基本構成を示すブロック図である。
【図8】 位相がロックした場合のアドレスデータの取
込みのタイミングを示すタイミング図である。
込みのタイミングを示すタイミング図である。
【図9】 位相がロックしていない場合のアドレスデー
タの取込みのタイミングを示すタイミング図である。
タの取込みのタイミングを示すタイミング図である。
【図10】 位相がロックしていない場合のアドレスデ
ータの取込みのタイミングを示すタイミング図である。
ータの取込みのタイミングを示すタイミング図である。
【図11】 この発明の実施の形態によるアドレスSY
NC検出回路の構成を示すブロック図である。
NC検出回路の構成を示すブロック図である。
【図12】 図11の比較器の構成を示すブロック図で
ある。
ある。
【図13】 この発明の実施の形態1の設定条件がすべ
て満たされた場合を示すタイミング図である。
て満たされた場合を示すタイミング図である。
【図14】 この発明の実施の形態2の設定条件がすべ
て満たされた場合を示すタイミング図である。
て満たされた場合を示すタイミング図である。
【図15】 この発明の実施の形態2の設定条件がすべ
て満たされた場合を示すタイミング図である。
て満たされた場合を示すタイミング図である。
【図16】 この発明の実施の形態3の設定条件がすべ
て満たされた場合を示すタイミング図である。
て満たされた場合を示すタイミング図である。
【図17】 アドレス検出のための設定条件の組合せの
表を示す図である。
表を示す図である。
【図18】 この発明の実施の形態4によるアドレス検
出信号の補間処理を示すタイミング図である。
出信号の補間処理を示すタイミング図である。
【図19】 この発明の実施の形態5によるアドレス検
出信号の補間処理を示すタイミング図である。
出信号の補間処理を示すタイミング図である。
【図20】 この発明の実施の形態1ないし5を実現す
るアドレス検出回路のブロック図である。
るアドレス検出回路のブロック図である。
【図21】 アドレス値の選択方法の表を示す図であ
る。
る。
【図22】 図21の表に従ったアドレス値の選択を実
行するアドレス検出回路のブロック図である。
行するアドレス検出回路のブロック図である。
【図23】 この発明の実施の形態による光磁気ディス
クの記録再生装置の構成を示す概略ブロック図である。
クの記録再生装置の構成を示す概略ブロック図である。
【図24】 この発明のリード/ライト制御回路の構成
を示すブロック図である。
を示すブロック図である。
【図25】 この発明のリード/ライト制御回路の動作
を説明するタイミング図である。
を説明するタイミング図である。
【図26】 この発明のリード/ライト制御回路の動作
を説明するタイミング図である。
を説明するタイミング図である。
【図27】 この発明のリード/ライト制御回路の動作
を説明するタイミング図である。
を説明するタイミング図である。
【図28】 この発明の実施の形態による光磁気ディス
クの再生装置の構成を示す概略ブロック図である。
クの再生装置の構成を示す概略ブロック図である。
【図29】 この発明のヘッダ検出回路の構成を示す概
略ブロック図である。
略ブロック図である。
【図30】 この発明のヘッダパターン検出回路の構成
を示すブロック図である。
を示すブロック図である。
【図31】 この発明のヘッダ検出回路の動作を説明す
るタイミング図である。
るタイミング図である。
【図32】 この発明のヘッダ検出回路の動作を説明す
るタイミング図である。
るタイミング図である。
1 光磁気ディスク、2 フレーム、100 信号演算
回路、101 光磁気ディスク、102 ピックアッ
プ、103 BPF、104 AD変換器、105 波
形等化回路、106 ビタビ復号器、107 ヘッダ検
出回路、108データ復調器、109 誤り訂正回路、
110 PLL回路、111 アドレス検出回路、11
2 コントローラ、113 誤り訂正符号付加回路、1
14 データ変調器、115 DA変換器、121 可
変遅延回路、122 検出窓発生回路、123 アドレ
スSYNC検出回路、124 AD変換器、125 シ
フトレジスタ、126 レジスタ、127 比較器、1
28 ANDゲート、129 比較器、130 レジス
タ、131 レジスタ、129a,129b,…,12
9h ORゲート、129i,129j,…,129o
ORゲート、129p AND回路、200 SYN
C検出回路、201 バイフェーズルールチェック回
路、202 CRC1チェック回路、203 CRC2
チェック回路、204 シーケンサ、205 判断回
路、206 アドレス検出ウィンドウ作成回路、20
7,208,209 アドレス読出回路、210 アド
レス値選択回路、300 ロック/リリース判定回路、
301 リード/ライト制御回路、302 前方一致指
定数設定レジスタ、303 アドレス値予想カウンタ、
304アドレス値比較回路、305 アドレス値前方一
致数計上カウンタ、306アドレス値前方一致数比較回
路、307 PLL状態判断回路、401 NRZIデ
コーダ、402 検出窓発生回路、403 ヘッダパタ
ーン検出回路、403a シフトレジスタ、403b
比較器、403c レジスタ、403d ANDゲー
ト、404 タイミング発生回路、405 カウンタ、
406 比較器。
回路、101 光磁気ディスク、102 ピックアッ
プ、103 BPF、104 AD変換器、105 波
形等化回路、106 ビタビ復号器、107 ヘッダ検
出回路、108データ復調器、109 誤り訂正回路、
110 PLL回路、111 アドレス検出回路、11
2 コントローラ、113 誤り訂正符号付加回路、1
14 データ変調器、115 DA変換器、121 可
変遅延回路、122 検出窓発生回路、123 アドレ
スSYNC検出回路、124 AD変換器、125 シ
フトレジスタ、126 レジスタ、127 比較器、1
28 ANDゲート、129 比較器、130 レジス
タ、131 レジスタ、129a,129b,…,12
9h ORゲート、129i,129j,…,129o
ORゲート、129p AND回路、200 SYN
C検出回路、201 バイフェーズルールチェック回
路、202 CRC1チェック回路、203 CRC2
チェック回路、204 シーケンサ、205 判断回
路、206 アドレス検出ウィンドウ作成回路、20
7,208,209 アドレス読出回路、210 アド
レス値選択回路、300 ロック/リリース判定回路、
301 リード/ライト制御回路、302 前方一致指
定数設定レジスタ、303 アドレス値予想カウンタ、
304アドレス値比較回路、305 アドレス値前方一
致数計上カウンタ、306アドレス値前方一致数比較回
路、307 PLL状態判断回路、401 NRZIデ
コーダ、402 検出窓発生回路、403 ヘッダパタ
ーン検出回路、403a シフトレジスタ、403b
比較器、403c レジスタ、403d ANDゲー
ト、404 タイミング発生回路、405 カウンタ、
406 比較器。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) G11B 20/18 550 G11B 20/18 550A 572 572D 572F 574 574G Fターム(参考) 5D044 AB01 BC06 CC06 DE32 DE34 DE68 5D090 AA01 BB10 CC04 DD03 EE15 FF07 FF43
Claims (8)
- 【請求項1】 データ再生装置において記録媒体からリ
ードされたデータに含まれる所定のヘッダパターンを検
出するヘッダ検出回路であって、 所定の検出周期で前記リードされたデータに含まれる前
記ヘッダパターンの検出を行なう手段と、 前記所定の検出周期で前記検出手段により前記ヘッダパ
ターンが検出されなかった回数を検出する手段と、 前記検出されなかった回数が予め設定された回数に達す
ると、データのリード動作を停止させる停止信号を発生
する手段とを備えた、ヘッダ検出回路。 - 【請求項2】 前記ヘッダパターンの検出を行なう手段
は、 前記所定の検出周期で検出窓の期間を規定する手段と、 前記リードされたデータを順次ラッチする手段と、 所定ビット数の前記所定のヘッダパターンを記憶した記
憶手段と、 前記ラッチされたデータと前記記憶されたヘッダパター
ンとを比較して一致を検出すればヘッダパターン検出信
号を発生する比較手段と、 前記検出窓の期間内に発生した前記ヘッダパターン検出
信号のみを出力するゲート手段とを含む、請求項1に記
載のヘッダ検出回路。 - 【請求項3】 前記ヘッダパターンが検出されなかった
回数を検出する手段は、 前記ヘッダパターン検出信号の入力の有無により異なる
論理値をとる論理値手段と、 前記検出窓の期間の終了のタイミングで前記論理値を判
断し、前記ヘッダパターン検出信号の入力がなかったこ
とが判断された場合には、ヘッダ未検出信号を発生する
手段と、 前記ヘッダ未検出信号の発生の回数をカウントすること
により前記ヘッダパターンが検出されなかった回数を出
力するカウンタ手段とを含む、請求項2に記載のヘッダ
検出回路。 - 【請求項4】 前記予め設定された回数は、前記データ
再生装置におけるデータの誤り訂正能力に応じて設定さ
れる、請求項1に記載のヘッダ検出回路。 - 【請求項5】 記録媒体からデータをリードするデータ
再生装置であって、 前記データのリード動作を制御するコントローラと、 前記リードされたデータの誤り訂正を実行する誤り訂正
回路と、 前記リードされたデータに含まれる所定のヘッダパター
ンを検出するヘッダ検出回路とを備え、 前記ヘッダ検出回路は、 所定の検出周期で前記リードされたデータに含まれる前
記ヘッダパターンの検出を行なう手段と、 前記所定の検出周期で前記検出手段により前記ヘッダパ
ターンが検出されなかった回数を検出する手段と、 前記検出されなかった回数が予め設定された回数に達す
ると、データのリード動作を停止させる停止信号を発生
して前記コントローラに与える手段とを含む、データ再
生装置。 - 【請求項6】 前記ヘッダパターンの検出を行なう手段
は、 前記所定の検出周期で検出窓の期間を規定する手段と、 前記リードされたデータを順次ラッチする手段と、 所定ビット数の前記所定のヘッダパターンを記憶した記
憶手段と、 前記ラッチされたデータと前記記憶されたヘッダパター
ンとを比較して一致を検出すればヘッダパターン検出信
号を発生する比較手段と、 前記検出窓の期間内に発生した前記ヘッダパターン検出
信号のみを出力するゲート手段とを含む、請求項5に記
載のデータ再生装置。 - 【請求項7】 前記ヘッダパターンが検出されなかった
回数を検出する手段は、 前記ヘッダパターン検出信号の入力の有無により異なる
論理値をとる論理値手段と、 前記検出窓の期間の終了のタイミングで前記論理値を判
断し、前記ヘッダパターン検出信号の入力がなかったこ
とが判断された場合には、ヘッダ未検出信号を発生する
手段と、 前記ヘッダ未検出信号の発生の回数をカウントすること
により前記ヘッダパターンが検出されなかった回数を出
力するカウンタ手段とを含む、請求項6に記載のデータ
再生装置。 - 【請求項8】 前記予め設定された回数は、前記誤り訂
正回路によるデータの誤り訂正能力に応じて設定され
る、請求項5に記載のデータ再生装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000236571A JP2001155442A (ja) | 1999-09-17 | 2000-08-04 | ヘッダ検出回路およびヘッダ検出回路を備えたデータ再生装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26360399 | 1999-09-17 | ||
JP11-263603 | 1999-09-17 | ||
JP2000236571A JP2001155442A (ja) | 1999-09-17 | 2000-08-04 | ヘッダ検出回路およびヘッダ検出回路を備えたデータ再生装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001155442A true JP2001155442A (ja) | 2001-06-08 |
Family
ID=26546098
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000236571A Pending JP2001155442A (ja) | 1999-09-17 | 2000-08-04 | ヘッダ検出回路およびヘッダ検出回路を備えたデータ再生装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001155442A (ja) |
-
2000
- 2000-08-04 JP JP2000236571A patent/JP2001155442A/ja active Pending
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Legal Events
Date | Code | Title | Description |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041227 |
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A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050111 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050517 |