JP3634541B2

JP3634541B2 - Transmission frame configuration change method

Info

Publication number: JP3634541B2
Application number: JP05011597A
Authority: JP
Inventors: 儀之有藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1997-03-05
Filing date: 1997-03-05
Publication date: 2005-03-30
Anticipated expiration: 2017-03-05
Also published as: JPH10247884A

Description

【０００１】
【発明の属する技術分野】
本発明は、伝送フレームの構成変更方式に関する。
遠隔地に設置され、監視情報やある定まった情報を継続して伝送する伝送装置では、固定長の伝送フレームを用い、各チャネルに伝送データを割り当てて伝送する。そして、例えば新たな監視情報など、割り当て外の新たな伝送データが生じた場合は、チャネルに空きがなければフレームの構成を変更して当該新伝送データにチャネル割り当てを行い、伝送することが行われている。
遠隔地に設置される伝送装置として例えば、宇宙飛翔体に搭載される伝送装置では、振動、衝撃、歪み等の他、宇宙空間でのＸ線量、赤外線量等の計測データを地上に送信して来るが、同種の伝送装置を各種の飛翔体に適用することを考えると、飛翔体によって伝送データの種類や数が区々となって伝送フレームのチャネル数を超える場合があるので、伝送装置に予め伝送フレームの構成を変更できる機能を備える必要が生ずる。
【０００２】
【従来の技術】
図８は、従来の伝送装置の伝送フレーム構成変更部の構成例である。図８において、この伝送フレーム構成変更部は、スイッチ５１と、メモリ５２と、カウンタ５３と、Ａ／Ｄ変換器５４と、並列直列変換回路（以下「Ｐ／Ｓ変換回路」という）５５と、タイミング信号発生回路５６と、スイッチ５７とを備える。
【０００３】
カウンタ５３の出力端は、メモリ５２のアドレス入力端とタイミング信号発生回路５６の制御信号入力端とに接続される。タイミング信号発生回路５６の出力端は、Ａ／Ｄ変換器５４とＰ／Ｓ変換回路５５のタイミング信号入力端とに接続される。
スイッチ５１は、２^ｒ個の切換入力端｛＃０〜＃（２^ｒ−１）｝を有し、切換制御入力端がメモリ５２のデータ出力端に接続され、切換出力端がＡ／Ｄ変換器５４の入力端に接続される。Ａ／Ｄ変換器５４の出力端は、Ｐ／Ｓ変換回路５５の入力端に接続され、Ｐ／Ｓ変換回路５５の出力端は外部の送信部に接続される。
【０００４】
そして、スイッチ５７は、図示例では、２入力のスイッチであり、それぞれの切換入力端が計測機器５８、５９の出力端に接続され、切換出力端がスイッチ５１の切換入力端＃０に接続され、切換制御入力端に外部からフレーム切換信号が印加される。
【０００５】
図９は、従来の伝送装置の伝送フレーム構成変更部の動作説明図である。以下図９を参照して従来の伝送フレーム構成変更部の動作を説明する。図９（ａ）に示すように、当該伝送装置の伝送フレームは、チャネル０〜チャネル（２^ｒ−１）までの２^ｒ個のチャネルを備える。つまり、スイッチ５１の切換入力端は、２^ｒ個のチャネルと１対１に対応している。各切換入力端に印加される伝送信号（ａ１〜ａｘ）は、前述した例で言えば、振動、衝撃、歪み、Ｘ線量、赤外線量等の計測信号である。
【０００６】
カウンタ５３は、ｍビットのカウンタであり、伝送フレームの周期に同期して繰り返し計数し、ｍビットのカウント値をメモリ５２に読み出しアドレスとして与え、タイミング信号発生回路５６に制御信号として与える。
メモリ５２には、チャネル０〜チャネル（２^ｒ−１）までのチャネルを選択するチャネル選択情報（ｒビット）が格納される。このチャネル選択情報は、カウンタ５３のｍビットのカウント値に従って読み出され、スイッチ５１の切換制御入力端に印加される。
【０００７】
その結果、スイッチ５１では、各フレームにおいて、切換入力端＃０から切換入力端＃（２^ｒ−１）までを順々に切り替えてＡ／Ｄ変換器５４に接続する動作が行われる。Ａ／Ｄ変換器５４には、切換入力端＃０に印加される伝送信号ａ１、切換入力端＃１に印加される伝送信号ａ２、切換入力端＃２に印加される伝送信号ａ３、切換入力端＃（２^ｒ−１）に印加される伝送信号ａｘが順々に入力する。
Ａ／Ｄ変換器５４では、タイミング信号発生回路５６からのサンプリング信号に従ってａ１、ａ２、ａ３、・・、ａｘの各伝送信号を順々にディジタル化し、Ｐ／Ｓ変換回路５５では、ディジタル化されたａ１、ａ２、ａ３、・・、ａｘのパラレルの伝送データをタイミング信号発生回路５６からのタイミング信号に従って順々にシリアルの伝送データへ変換して送信部へ出力する。送信部では、各伝送データを対応するチャネルに挿入して図９（ｂ）に示すような伝送フレームを構成し、送信する。
【０００８】
ところで、以上の説明は、図８において計測機器５８と５９の何れか１つだけが装備され、その計測信号を伝送信号ａ１として送信する場合のものであるが、計測機器５８と５９の双方の計測信号を伝送する場合には、チャネル数が足りないので、２入力のスイッチ５７を設け、計測機器５８と５９の双方の計測信号を切り換えて伝送信号ａ１として送信することを行う。このスイッチ５７の切換制御信号は、外部から入力するフレーム切換信号である。
【０００９】
【発明が解決しようとする課題】
ところで、フレーム切換信号は、通常、伝送フレームの周期とは無関係な任意の時間を計時する度に発生するタイマ信号が使用されるので、伝送フレームとの同期がとれていない場合には、図９（ｃ）（ｄ）に示すように同一のチャネルで切換前後のデータが混在する事態の生ずるおそれがある。これを回避するには、同期回路を付加すれば良いが、そうすると回路規模が増大する。
【００１０】
また、伝送信号の発生側で切り換える上述した従来の方式では、新たに伝送するデータが増えた場合に、切換制御が煩雑化し、柔軟に対応することが困難となる。
本発明は、このような課題を解決すべく創作されたもので、簡単に切換の同期を取ることができると共に、伝送するデータの追加に対し簡易に、かつ、柔軟に対応できる伝送フレームの構成変更方式を提供することを目的とする。
【００１１】
【課題を解決するための手段】
図１は、請求項１、２に記載の発明の原理ブロック図である。
請求項１に記載の発明は、定周期の伝送フレームで伝送する伝送データを挿入するチャネルの選択情報を格納するメモリ１と、メモリ１の下位アドレスをアクセスする下位アドレス信号を伝送フレームの周期で発生する下位アドレス発生手段２と、メモリ１の上位アドレスをアクセスする上位アドレス信号を外部入力のフレーム切換信号および下位アドレスに基づいて発生し、下位アドレス発生手段による下位アドレス信号の出力と同期して出力する上位アドレス発生手段３とを備えることを特徴とする。
【００１２】
即ち、メモリ１には、各種フレームのチャネル選択情報を格納し、上位アドレスと下位アドレスとを与えて個別に読み出せるようにしてある。メモリ１の読み出しアドレスは、下位アドレスと上位アドレスを加算して与える構成となっている。メモリ１の下位アドレスは、下位アドレス発生手段２が伝送フレームの周期で発生する下位アドレス信号によってアクセスされる。一方、メモリ１の上位アドレスは、上位アドレス発生手段３が、下位アドレス信号と外部入力のフレーム切換信号とによって発生する。
【００１３】
具体的には、上位アドレス発生手段３は、フレーム切換信号が入力したとき直ちに上位アドレス信号を発生するのではなく、下位アドレス信号によってフレーム周期を監視し、フレーム切換信号がフレーム途中で入力した場合でもフレームの切り換わりに同期して上位アドレス信号を発生する。
その結果、確実にフレーム周期に同期してフレーム構成を変更できることになり、同一チャネルで変更前後の伝送データが混在する事態の発生をなくすことができる。
【００１４】
請求項２に記載の発明は、請求項１に記載の伝送フレームの構成変更方式において、外部入力のフレーム切換信号は、２値のレベル信号または複数ビットのディジタル信号であることを特徴とする。
即ち、上位アドレス発生手段３は、上位アドレス信号の内容を、フレーム切換信号の内容とは無関係に設定できるが、フレーム切換信号の内容に依存して発生することもできる。後者の場合、フレーム切換信号が高レベルと低レベルの２値のレベル信号である場合には、一方のレベルへの変化の都度１つ歩進した上位アドレス信号を生成でき、フレーム切換信号が複数ビットのディジタル信号である場合には、その複数ビットのディジタル信号が示す値の上位アドレス信号を生成でき、フレーム構成の変更に柔軟性を持たせることが可能となる。
【００１５】
図２は、請求項３に記載の発明の原理ブロック図である。
請求項３に記載の発明は、請求項２に記載の伝送フレームの構成変更方式において、上位アドレス発生手段３は、フレーム切換信号の入力を検出する第１検出手段５と、下位アドレス信号がメモリ１の下位アドレスの全てをアクセスするタイミングを検出する第２検出手段６と、第１検出手段５が検出した後の第２検出手段６の検出に応答して下位アドレス信号に所定値またはフレーム切換信号の値を加算した上位アドレス信号を出力するアドレス信号出力手段７とを備えることを特徴とする。
【００１６】
即ち、上位アドレス発生手段３では、第２検出手段６が、下位アドレス信号がメモリ１の下位アドレスの全てをアクセスするタイミング、つまりフレームの切り換わりタイミングを検出することを繰り返しているが、その途中で第１検出手段５が、フレーム切換信号の入力を検出すると、アドレス信号出力手段７が、第１検出手段５が検出した後の第２検出手段６の検出に応答して、つまりフレームの切り換わりタイミングで下位アドレス信号に所定値またはフレーム切換信号の値を加算した上位アドレス信号を出力する。
【００１７】
その結果、任意のフレーム構成への変更がフレーム周期に同期して行われる。かかる上位アドレス発生手段３は、ソフトウェア処理またはハードフェア処理で簡易に構成できる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
【００１９】
図３は、請求項１、２に対応する実施形態の構成図である。なお、従来例（図８）と同一構成部分には、同一符号・名称を付してある。この実施形態では、スイッチ５７を省略し、スイッチ５１に代えてスイッチ１１とし、メモリ５２に代えてメモり１２とし、新たにフレーム構成信号発生回路１３を設けてある。フレーム切換信号は、フレーム構成信号発生回路１３に入力する。
【００２０】
スイッチ１１は、切換入力端の数をスイッチ５１のそれよりも増加させ、各計測機器５８、５９等の出力信号を直接切換入力端に接続できるようにしたものである。図示例では、２^ｓ個の切換入力端｛＃０〜＃（２^ｓ−１）｝を有するとしてある。したがって、メモリ１２からスイッチ１１の切換制御入力端に出力されるチャネル選択信号は、ｓビットで構成される。但し、伝送フレームのチャネル数は、従来例と同様に、２^ｒ個である（ｓ＞ｒ）。
【００２１】
メモリ１２は、読み出しアドレスが下位のｍビットと上位のｎビットに区分した（ｍ＋ｎ）ビットで構成され、ｍビットの下位アドレス信号は、従来（図８）と同様にカウンタ５３から与えられるｍビットのカウント値である。この実施形態では、カウンタ５３のｍビットのカウント値は、フレーム構成信号発生回路１３にも与えられる。
【００２２】
フレーム構成信号発生回路１３は、メモリ１２のｎビットの上位アドレスをアクセスするフレーム構成信号（上位アドレス信号）をカウンタ５３の出力である下位アドレス信号と外部入力のフレーム切換信号とによって発生する。フレーム切換信号は、この実施形態では、従来例（図９（ｄ））と同様に、高レベルと低レベルを繰り返す２値のレベル信号である。
【００２３】
なお、フレーム構成信号発生回路１３は、具体的には、後述する図５（ソフトウェア処理による構成）や図６（ハードウェア処理による構成）に示すように構成される。
以上の構成において請求項１、２との対応関係は、次のようになっている。メモリ１には、メモリ１２が対応する。下位アドレス発生手段２には、カウンタ５３が対応する。上位アドレス発生手段３には、フレーム構成信号発生回路１３が対応する。上位アドレス信号には、フレーム構成信号が対応する。
【００２４】
図４は、実施形態の伝送装置の伝送フレーム構成変更部の動作説明図である。以下、図４を参照して請求項１、２に対応する実施形態の動作を説明する。
スイッチ１１では、計測機器５８の出力（伝送信号ａ１’）が切換入力端＃０に印加され、計測機器５９の出力（伝送信号ａ１”）が切換入力端＃１に印加されている。フレーム構成信号発生回路１３に入力するフレーム切換信号は、図４（ａ）に示すように、任意の時間間隔で高レベルと低レベルを繰り返すいわゆるタイマ信号である。図示例では、低レベル→高レベル→低レベルと変化している。
【００２５】
カウンタ５３は、電源投入時や起動指令入力時に初期化され、初期値の０から最終値の２^ｍ−１までのカウント動作を繰り返し行う。このカウンタ５３のカウント値が、メモリ１２の下位アドレスに与えられると共に、フレーム構成信号発生回路１３に入力する。
フレーム構成信号発生回路１３は、カウンタ５３が初期値０から最終値２^ｍ−１に向けてのカウント動作を繰り返し行っている間、フレーム切換信号が、低レベルから高レベルに立ち上がるのを監視している。そして、図示例では、最初の低レベルの期間において、例えばｎビットが全て“０”であるフレーム構成信号をメモリ１２の上位アドレスに与える。
【００２６】
要するに、メモリ１２は、ｍビットの下位アドレスに０〜２^ｍ−１までを１周期とする下位アドレス信号がカウンタ５３から繰り返し与えられ、ｎビットの上位アドレスに全て“０”である上位アドレス信号が与えられる。この状態が、図４（ｂ）の左半分に示すフレーム構成１である。メモリ１２では、ｓビットのチャネル選択情報が読み出され、スイッチ１１の切換制御入力端に出力される。スイッチ１１では、ａ１’、ａ２、・・、ａｘの伝送信号が印加される２^ｒ個の切換入力端が選択される。このときのフレーム構成は、図４（ｃ）の左半分に示す通りとなる。
【００２７】
次いで、図４（ａ）に示すように、フレーム切換信号が、低レベルから高レベルに立ち上がると、フレーム構成信号発生回路１３は、この立ち上がり変化後のフレーム先頭を検知し（図４（ｂ））、即ちカウンタ５３のカウント値が２^ｍ−１になるのを待機し、それを検知すると、フレーム構成信号を例えば最下位ビットだけを“１”にして出力する。この状態が、図４（ｂ）の右半分に示すフレーム構成２である。
【００２８】
その結果、スイッチ１１に与えられるチャネル選択情報の内容が変更され、スイッチ１１では、ａ１”、ａ２、・・、ａｘの伝送信号が印加される２^ｒ個の切換入力端が選択される。このときのフレーム構成は、図４（ｃ）の右半分に示す通りとなる。
このように、フレーム構成が、フレーム切換信号の変化に応じてフレーム構成１からフレーム構成２へ変更されるが、フレーム切換信号の変化を受けて即座にフレーム構成を変更するのではなく、フレームの先頭を検知してから切換を行うので、フレーム切換信号をフレーム周期に同期して発生させる回路を別に設けることなく、簡便に伝送フレームの周期に同期してフレーム構成の変更を行うことができ、従来のように同一チャネルにおいて前後データが混在することをなくすことができる。
【００２９】
そして、この実施形態では、フレーム切換信号は、従来例（図９）と同様に、高レベルと低レベルの２値のレベル信号であるが、複数ビットのディジタル信号で構成し、上位アドレスをフレーム切換信号のディジタル値で規定するようにすれば、任意のフレーム構成に変更できる。
次に、図５は、請求項３に対応する実施形態（フレーム構成信号発生回路をソフトウェア処理で構成した例）の動作フローチャートである。図５において、電源投入等の起動信号を受けて、フレーム構成信号を出力するｎビットのフレームカウンタを“０”にクリアし（Ｓ１）、メモリ１１の上位アドレスを初期設定する。フレーム構成は、図４（ｂ）の左半分に示すフレーム構成１に対応する。
【００３０】
次いで、フレーム切換信号の入力を待機し（Ｓ２）、即ち、前述の例で言えばフレーム切換信号が低レベルから高レベルに立ち上がるのを待機する。
フレーム切換信号が低レベルから高レベルに立ち上がるのを検知すると、フレームの先頭を示すフレームパルスの入力を待機する（Ｓ３）。フレームパルスはメモリ１１のｍビットの下位アドレスの全てがアクセスされたとき入力する。
【００３１】
フレームの先頭を検知すると、フレームカウンタに所定値を加算し（Ｓ４）、メモリ１１の上位アドレスを変更設定する。上記例で言えば、全て“０”にしたｎビットに“１”を加算する。そして、再度フレーム切換信号の入力を待機する（Ｓ２）。フレーム構成は、図４（ｂ）の右半分に示すフレーム構成２に変更される。
【００３２】
したがって、請求項３との対応関係は次のようになる。第１検出手段５には、Ｓ２が対応する。第２検出手段６には、Ｓ３が対応する。アドレス出力手段７には、Ｓ４が対応する。
次に、図６は、請求項３に対応する実施形態（フレーム構成信号発生回路をハードウェア処理で構成した例）の構成図である。図６において、フレーム構成信号発生回路１３は、Ｄフリップフロップ（以下「ＤＦ／Ｆ」という）２１と、ＯＲゲート２２と、４ビットのカウンタの複数個（２３_１、２３_２、・・、２３_ｎ）とで構成される。
【００３３】
ＤＦ／Ｆ２１は、Ｄ端子に電源（＋Ｖ）が接続され、クロック端子ＣＫにフレーム切換信号が印加され、Ｑ⁻ 端子に４ビットのカウンタの複数個（２３_１、２３_２、・・、２３_ｎ）のクロック端子ＣＫが接続され、クリア端子ＣＬＲにＯＲゲート２２の出力端が接続される。ＯＲゲート２２は、入力端にカウンタ５３のｍビットの出力端が接続される。
【００３４】
４ビットのカウンタの複数個（２３_１、２３_２、・・、２３_ｎ）では、クリア端子ＣＬＲにコンデンサを含む電源リセット回路が接続され、各カウンタの４ビットの出力端子ＱＡ、ＱＢ、ＱＣ、ＱＤは、全体としてメモリ１２のｎビットの上位アドレス端に接続される。各カウンタでは、カウンタ２３_１のイネーブル端子ＥＮが電源（＋Ｖ）に接続される点を除けば、前段カウンタの桁上げ端子ＣＡＲが、次段カウンタのイネーブル端子ＥＮに接続される。
【００３５】
以上の構成において、請求項３との対応関係は、次のようになっている。第１検出手段５には、ＤＦ／Ｆ２１が対応する。第２検出手段６には、ＯＲゲート２２が対応する。アドレス信号出力手段７には、４ビットのカウンタの複数個（２３_１、２３_２、・・、２３_ｎ）が対応する。
図７は、請求項３に対応する実施形態（フレーム構成信号発生回路をハードウェア処理で構成した例）の動作説明図である。以下、図７を参照してこの実施形態の動作を説明する。
【００３６】
電源投入によって、４ビットのカウンタ（２３_１、２３_２、・・、２３_ｎ）がクリアされる。これにより、メモリ１２の上位アドレスを与えるフレーム構成信号は、“０”に設定される。同時に、カウンタ５３もクリアされ、カウンタ５３が０〜２^ｍ−１までを繰り返しカウントすることでメモリ１１の下位アドレスの全てが繰り返しアクセスされる。その結果、カウンタ５３が０〜２^ｍ−１までカウントする周期を１周期とする伝送フレームが繰り返し形成される（図７（ａ））。
【００３７】
フレーム切換信号は、前述したように、低レベルと高レベルを任意の時間間隔で繰り返すレベル信号である。ＤＦ／Ｆ２１は、初期状態では、Ｑ出力端子を低レベルにし、Ｑ⁻ 出力端子を高レベルにしている。図７（ｂ）に示すように、このフレーム切換信号が、１フレーム周期の途中で低レベルから高レベルに立ち上がると、ＤＦ／Ｆ２１は、電源電圧（＋Ｖ）の高レベルを取り込むので、Ｑ⁻ 出力端子を高レベルから低レベルに立ち下げる（図７（ｄ））。
【００３８】
カウンタ５３が、カウント動作を進行し、最初の値である０をカウントしたときＯＲゲート２２が出力を低レベルにし（図７（ｃ））、ＤＦ／Ｆ２１をクリアするので、ＤＦ／Ｆ２１は、Ｑ⁻ 出力端子を低レベルから高レベルに立ち上げる（図７（ｄ））。
すると、４ビットのカウンタ（２３_１、２３_２、・・、２３_ｎ）では、カウンタ２３_１が１つカウントするので、フレーム構成信号は、図７（ｅ）に示すように、最下位ビット（ＬＳＢ）に“１”が設定され、フレーム構成が変更される。
【００３９】
なお、フレーム切換信号は、タイマ信号のように任意の時間間隔で高レベルと低レベルを繰り返す２値のレベル信号とし、低レベルから高レベルに立ち上がる度に１を加算した上位アドレス１を形成する構成で説明したが、その他フレーム切換信号は、複数ビットからなるディジタル信号で構成し、上位アドレスを複数ビットが示す値で形成しても良い。これによれば、任意のフレーム構成への変更を簡易に行うことができる。また、上位アドレスは、フレーム切換信号とは無関係に形成しても良いことは言うまでもない。
【００４０】
【発明の効果】
以上説明したように、請求項１に記載の発明は、各種フレームのチャネル選択情報を格納するメモリの読み出しアドレスを、下位アドレスと上位アドレスを加算して与える構成とし、下位アドレスを伝送フレームの周期でアクセスするとともに、上位アドレスをフレーム切換信号が入力したとき直ちに発生するのではなく、下位アドレス信号から得られるフレーム周期に同期して上位アドレスを発生する。したがって、確実にフレーム周期に同期してフレーム構成を変更できることになり、同一チャネルで変更前後の伝送データが混在する事態の発生をなくすことができる。
【００４１】
請求項２に記載の発明は、外部入力のフレーム切換信号を２値のレベル信号または複数ビットのディジタル信号とすることができるので、上位アドレスをフレーム切換信号の内容に依存して設定する場合には、フレーム構成の変更に柔軟性を持たせることが可能となる。
請求項３に記載の発明は、任意のフレーム構成への変更を指示する上位アドレスをフレーム周期に同期して発生できる上位アドレス発生手段を簡易に構成できる。
【図面の簡単な説明】
【図１】請求項１、２に記載の発明の原理ブロック図である。
【図２】請求項３に記載の発明の原理ブロック図である。
【図３】請求項１、２に対応する実施形態の構成図である。
【図４】実施形態の伝送装置の伝送フレーム構成変更部の動作説明図である。
【図５】請求項３に対応する実施形態（フレーム信号発生回路のソフトウェアによる構成）の動作フローチャートである。
【図６】請求項３に対応する実施形態（フレーム信号発生回路のハードウェアによる構成）の構成図である。
【図７】請求項３に対応する実施形態（フレーム構成信号発生回路をハードウェア処理で構成した例）の動作説明図である。
【図８】従来の伝送装置の伝送フレーム構成変更部の構成例である。
【図９】従来の伝送装置の伝送フレーム構成変更部の動作説明図である。
【符号の説明】
１メモリ
２下位アドレス発生手段
３上位アドレス発生手段
５第１発生手段
６第２発生手段
７アドレス発せ手手段
１１スイッチ
１２メモリ
１３フレーム信号発生回路
２１Ｄフリップフロップ（ＤＦ／Ｆ）
２２ＯＲゲート
２３_１〜２３_Ｎカウンタ
５３カウンタ
５４Ａ／Ｄ変換器
５５並列直列変換回路（Ｐ／Ｓ変換回路）
５６タイミング信号発生回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a transmission frame configuration change method.
In a transmission apparatus that is installed in a remote place and continuously transmits monitoring information and certain information, transmission data is assigned to each channel and transmitted using a fixed-length transmission frame. Then, for example, when new transmission data that is not allocated, such as new monitoring information, is generated, if there is no vacant channel, the frame configuration is changed, the channel is allocated to the new transmission data, and transmission is performed. It has been broken.
As a transmission device installed in a remote place, for example, in a transmission device mounted on a space vehicle, in addition to vibration, impact, distortion, etc., measurement data such as X-ray dose and infrared amount in outer space are transmitted to the ground. However, considering the application of the same type of transmission device to various flying objects, the type and number of transmission data may vary depending on the flying object, which may exceed the number of channels in the transmission frame. It becomes necessary to provide a function that can change the configuration of the transmission frame in advance.
[0002]
[Prior art]
FIG. 8 is a configuration example of a transmission frame configuration changing unit of a conventional transmission apparatus. In FIG. 8, the transmission frame configuration changing unit includes a switch 51, a memory 52, a counter 53, an A / D converter 54, a parallel / serial converter circuit (hereinafter referred to as “P / S converter circuit”) 55, A timing signal generation circuit 56 and a switch 57 are provided.
[0003]
The output terminal of the counter 53 is connected to the address input terminal of the memory 52 and the control signal input terminal of the timing signal generation circuit 56. The output terminal of the timing signal generation circuit 56 is connected to the timing signal input terminal of the A / D converter 54 and the P / S conversion circuit 55.
Switch 51 has a ^{2 r} pieces of switching inputs ^{{# 0~ # (2 r -1} )}, the switching control input terminal connected to the data output of the memory 52, switching output end A / D converter Connected to the input of the device 54. The output end of the A / D converter 54 is connected to the input end of the P / S conversion circuit 55, and the output end of the P / S conversion circuit 55 is connected to an external transmission unit.
[0004]
In the illustrated example, the switch 57 is a two-input switch, each switching input terminal is connected to the output terminal of the measuring devices 58 and 59, and the switching output terminal is connected to the switching input terminal # 0 of the switch 51. A frame switching signal is applied to the switching control input terminal from the outside.
[0005]
FIG. 9 is an explanatory diagram of the operation of the transmission frame configuration changing unit of the conventional transmission apparatus. The operation of the conventional transmission frame configuration changing unit will be described below with reference to FIG. As shown in FIG. 9 (a), the transmission frame of the transmission device comprises a ^{2 r} pieces of channel to channels 0 ⁽² r -1). That is, changeover input terminal of the switch 51, 2 ^r pieces of channel and have one-to-one correspondence. The transmission signals (a1 to ax) applied to the respective switching input terminals are measurement signals such as vibration, impact, distortion, X-ray dose, and infrared ray amount in the above-described example.
[0006]
The counter 53 is an m-bit counter that repeatedly counts in synchronization with the cycle of the transmission frame, gives an m-bit count value to the memory 52 as a read address, and gives it to the timing signal generation circuit 56 as a control signal.
The memory 52 stores channel selection information (r bits) for selecting channels from channel 0 to channel (2 ^r −1). This channel selection information is read in accordance with the m-bit count value of the counter 53 and applied to the switching control input terminal of the switch 51.
[0007]
As a result, the switch 51 performs an operation of sequentially switching from the switching input terminal # 0 to the switching input terminal # (2 ^r −1) and connecting to the A / D converter 54 in each frame. The A / D converter 54 includes a transmission signal a1 applied to the switching input terminal # 0, a transmission signal a2 applied to the switching input terminal # 1, a transmission signal a3 applied to the switching input terminal # 2, and a switching input. The transmission signal ax applied to the terminal # (2 ^r −1) is sequentially input.
The A / D converter 54 sequentially digitizes the transmission signals a1, a2, a3,..., Ax in accordance with the sampling signal from the timing signal generation circuit 56, and the P / S conversion circuit 55 digitizes the transmission signals. The parallel transmission data a1, a2, a3,..., Ax are sequentially converted into serial transmission data in accordance with the timing signal from the timing signal generation circuit 56 and output to the transmission unit. In the transmission unit, each transmission data is inserted into a corresponding channel, and a transmission frame as shown in FIG. 9B is configured and transmitted.
[0008]
By the way, the above explanation is for the case where only one of the measuring devices 58 and 59 is installed in FIG. 8 and the measurement signal is transmitted as the transmission signal a1, but both of the measuring devices 58 and 59 are used. When transmitting measurement signals, since the number of channels is insufficient, a two-input switch 57 is provided, and the measurement signals of both the measurement devices 58 and 59 are switched and transmitted as the transmission signal a1. The switching control signal of the switch 57 is a frame switching signal input from the outside.
[0009]
[Problems to be solved by the invention]
By the way, as the frame switching signal, a timer signal generated every time an arbitrary time unrelated to the cycle of the transmission frame is normally used is used. Therefore, when synchronization with the transmission frame is not achieved, FIG. (C) As shown in (d), there is a possibility that the data before and after switching may be mixed in the same channel. In order to avoid this, a synchronization circuit may be added, but this increases the circuit scale.
[0010]
Further, in the above-described conventional method of switching on the transmission signal generation side, when newly transmitted data increases, switching control becomes complicated and it is difficult to flexibly cope with it.
The present invention has been created to solve such problems, and can easily synchronize switching, and can easily and flexibly cope with the addition of data to be transmitted. The purpose is to provide a change method.
[0011]
[Means for Solving the Problems]
FIG. 1 is a block diagram showing the principle of the present invention.
According to the first aspect of the present invention, a memory 1 for storing selection information of a channel into which transmission data to be transmitted in a transmission frame having a fixed period is stored, and a lower address signal for accessing a lower address of the memory 1 are transmitted in the period of the transmission frame. The generated lower address generating means 2 and the upper address signal for accessing the upper address of the memory 1 are generated based on the externally input frame switching signal and the lower address, and in synchronization with the output of the lower address signal by the lower address generating means And an upper address generation means 3 for outputting.
[0012]
That is, the memory 1 stores channel selection information for various frames, and can be read individually by giving an upper address and a lower address. The read address of the memory 1 is configured to be given by adding a lower address and an upper address. The lower address of the memory 1 is accessed by the lower address signal generated by the lower address generation means 2 in the cycle of the transmission frame. On the other hand, the upper address of the memory 1 is generated by the upper address generating means 3 by a lower address signal and an externally input frame switching signal.
[0013]
Specifically, the upper address generating means 3 does not immediately generate an upper address signal when a frame switching signal is input, but monitors the frame period by the lower address signal and the frame switching signal is input in the middle of the frame. However, the upper address signal is generated in synchronization with the switching of frames.
As a result, the frame configuration can be reliably changed in synchronization with the frame period, and the occurrence of a situation where transmission data before and after the change is mixed in the same channel can be eliminated.
[0014]
According to a second aspect of the present invention, in the transmission frame configuration changing method according to the first aspect, the externally input frame switching signal is a binary level signal or a multi-bit digital signal.
That is, the upper address generation means 3 can set the content of the upper address signal regardless of the content of the frame switching signal, but can also generate it depending on the content of the frame switching signal. In the latter case, when the frame switching signal is a binary level signal of a high level and a low level, an upper address signal that is incremented by one each time the level is changed to one level can be generated. In the case of a bit digital signal, an upper address signal having a value indicated by the multi-bit digital signal can be generated, and flexibility in changing the frame configuration can be provided.
[0015]
FIG. 2 is a block diagram showing the principle of the third aspect of the present invention.
According to a third aspect of the present invention, in the transmission frame configuration changing method according to the second aspect, the upper address generating means 3 includes a first detecting means 5 for detecting an input of a frame switching signal, and a lower address signal is stored in a memory. Second detection means 6 for detecting the timing to access all of the lower addresses of one, and a predetermined value or frame switching to the lower address signal in response to the detection of the second detection means 6 after the first detection means 5 detects And an address signal output means for outputting an upper address signal obtained by adding the signal values.
[0016]
That is, in the upper address generating means 3, the second detecting means 6 repeatedly detects the timing at which the lower address signal accesses all the lower addresses of the memory 1, that is, the frame switching timing. When the first detection means 5 detects the input of the frame switching signal, the address signal output means 7 responds to the detection of the second detection means 6 after the first detection means 5 detects, that is, the frame switching. At the replacement timing, an upper address signal obtained by adding a predetermined value or the value of the frame switching signal to the lower address signal is output.
[0017]
As a result, the change to an arbitrary frame configuration is performed in synchronization with the frame period. Such upper address generation means 3 can be easily configured by software processing or hardware processing.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0019]
FIG. 3 is a configuration diagram of an embodiment corresponding to claims 1 and 2. In addition, the same code | symbol and name are attached | subjected to the component same as a prior art example (FIG. 8). In this embodiment, the switch 57 is omitted, the switch 11 is replaced with the switch 11, the memory 52 is replaced with the memory 12, and the frame configuration signal generating circuit 13 is newly provided. The frame switching signal is input to the frame configuration signal generation circuit 13.
[0020]
The switch 11 is configured such that the number of switching input terminals is increased from that of the switch 51 so that output signals from the measuring instruments 58 and 59 can be directly connected to the switching input terminals. In the illustrated example, 2 ^s switching input terminals {# 0 to # (2 ^s −1)} are assumed to be provided. Therefore, the channel selection signal output from the memory 12 to the switching control input terminal of the switch 11 is composed of s bits. However, the number of channels of the transmission frame, as in the conventional example, a 2 ^r pieces (s> r).
[0021]
The memory 12 is composed of (m + n) bits in which the read address is divided into lower m bits and upper n bits, and the m bit lower address signal is m bits given from the counter 53 as in the conventional case (FIG. 8). Is the count value. In this embodiment, the m-bit count value of the counter 53 is also supplied to the frame configuration signal generation circuit 13.
[0022]
The frame configuration signal generation circuit 13 generates a frame configuration signal (upper address signal) for accessing the n-bit upper address of the memory 12 by a lower address signal output from the counter 53 and a frame switching signal input from the outside. In this embodiment, the frame switching signal is a binary level signal that repeats a high level and a low level, as in the conventional example (FIG. 9D).
[0023]
The frame configuration signal generation circuit 13 is specifically configured as shown in FIG. 5 (configuration by software processing) and FIG. 6 (configuration by hardware processing) which will be described later.
In the above configuration, the correspondence with claims 1 and 2 is as follows. The memory 1 corresponds to the memory 1. A counter 53 corresponds to the lower address generation means 2. The frame configuration signal generation circuit 13 corresponds to the upper address generation means 3. A frame configuration signal corresponds to the upper address signal.
[0024]
FIG. 4 is an operation explanatory diagram of the transmission frame configuration changing unit of the transmission apparatus according to the embodiment. The operation of the embodiment corresponding to claims 1 and 2 will be described below with reference to FIG.
In the switch 11, the output (transmission signal a1 ′) of the measuring instrument 58 is applied to the switching input terminal # 0, and the output (transmission signal a1 ″) of the measuring instrument 59 is applied to the switching input terminal # 1. 4A, the frame switching signal input to the signal generation circuit 13 is a so-called timer signal that repeats a high level and a low level at an arbitrary time interval, as shown in FIG. It is changing with low level.
[0025]
The counter 53 is initialized when the power is turned on or when a start command is input, and repeats the counting operation from the initial value 0 to the final value 2 ^m−1 . The count value of the counter 53 is given to the lower address of the memory 12 and input to the frame configuration signal generation circuit 13.
The frame configuration signal generation circuit 13 monitors the rise of the frame switching signal from the low level to the high level while the counter 53 repeatedly performs the counting operation from the initial value 0 to the final value 2 ^m−1. ing. In the illustrated example, in the first low level period, for example, a frame configuration signal whose n bits are all “0” is given to the upper address of the memory 12.
[0026]
In short, the memory 12 is repeatedly given from the counter 53 a lower address signal having one cycle from 0 to 2 ^m-1 to the ^m- bit lower address, and the upper address signal that is all “0” in the n-bit upper address. Is given. This state is the frame configuration 1 shown in the left half of FIG. In the memory 12, s-bit channel selection information is read and output to the switching control input terminal of the switch 11. In the switch 11, a1 ', a2, ·· , is ^{2 r} pieces of switching input transmission signal ax is applied is selected. The frame configuration at this time is as shown in the left half of FIG.
[0027]
Next, as shown in FIG. 4A, when the frame switching signal rises from a low level to a high level, the frame configuration signal generation circuit 13 detects the head of the frame after the rise change (FIG. 4B). ), That is, waiting for the count value of the counter 53 to reach 2 ^m−1 , and when this is detected, for example, only the least significant bit is set to “1” and output. This state is the frame configuration 2 shown in the right half of FIG.
[0028]
As a result, the contents of the channel selection information provided to the switch 11 is changed, the switch 11, a1 ", a2, · ·, is 2 ^r pieces of switching input transmission signal ax is applied is selected. The The frame structure at that time is as shown in the right half of FIG.
As described above, the frame configuration is changed from the frame configuration 1 to the frame configuration 2 in accordance with the change of the frame switching signal. However, the frame configuration is not changed immediately in response to the change of the frame switching signal. Since switching is performed after detecting the head, it is possible to easily change the frame configuration in synchronization with the cycle of the transmission frame without providing a separate circuit for generating the frame switching signal in synchronization with the frame cycle. It is possible to eliminate the mixing of preceding and succeeding data in the same channel as in the prior art.
[0029]
In this embodiment, the frame switching signal is a binary level signal of a high level and a low level as in the conventional example (FIG. 9). If it is defined by the digital value of the switching signal, it can be changed to an arbitrary frame configuration.
FIG. 5 is an operation flowchart of an embodiment corresponding to claim 3 (an example in which the frame configuration signal generation circuit is configured by software processing). In FIG. 5, in response to an activation signal such as power-on, the n-bit frame counter that outputs the frame configuration signal is cleared to “0” (S1), and the upper address of the memory 11 is initialized. The frame configuration corresponds to the frame configuration 1 shown in the left half of FIG.
[0030]
Next, it waits for the input of a frame switching signal (S2), that is, waits for the frame switching signal to rise from a low level to a high level in the above example.
When it is detected that the frame switching signal rises from a low level to a high level, input of a frame pulse indicating the head of the frame is awaited (S3). The frame pulse is input when all the m-bit lower addresses of the memory 11 are accessed.
[0031]
When the head of the frame is detected, a predetermined value is added to the frame counter (S4), and the upper address of the memory 11 is changed and set. In the above example, “1” is added to n bits that are all set to “0”. Then, it waits for the input of the frame switching signal again (S2). The frame configuration is changed to the frame configuration 2 shown in the right half of FIG.
[0032]
Therefore, the correspondence with claim 3 is as follows. S2 corresponds to the first detection means 5. The second detection means 6 corresponds to S3. The address output means 7 corresponds to S4.
Next, FIG. 6 is a block diagram of an embodiment corresponding to claim 3 (an example in which the frame configuration signal generation circuit is configured by hardware processing). 6, the frame configuration signal generation circuit 13 includes a D flip-flop (hereinafter referred to as “DF / F”) 21, an OR gate 22, and a plurality of 4-bit counters (23 ₁ , 23 ₂ ,. _n ).
[0033]
DF / F21, the power supply (+ V) is connected to the D terminal is applied the frame switching signal to the clock terminal CK, Q ^- a plurality of 4-bit counter in the terminal _{_{(23 1, 23 2, ··}} , 23 n ) And the output terminal of the OR gate 22 are connected to the clear terminal CLR. The OR gate 22 is connected to the m-bit output end of the counter 53 at the input end.
[0034]
In a plurality of the 4-bit counters (23 ₁ , 23 ₂ ,..., 23 _n ), a power reset circuit including a capacitor is connected to the clear terminal CLR, and the 4-bit output terminals QA, QB, QC, The QD is connected to the n-bit upper address end of the memory 12 as a whole. In each counter, except that the counter 23 ₁ in the enable terminal EN is connected to the power supply (+ V), the carry terminal CAR of the preceding counter is connected to the enable terminal EN of the next counter.
[0035]
In the above configuration, the correspondence with claim 3 is as follows. The first detection means 5 corresponds to the DF / F 21. The OR gate 22 corresponds to the second detection means 6. A plurality of 4-bit counters (23 ₁ , 23 ₂ ,..., 23 _n ) correspond to the address signal output means 7.
FIG. 7 is an operation explanatory diagram of an embodiment corresponding to claim 3 (an example in which the frame configuration signal generation circuit is configured by hardware processing). The operation of this embodiment will be described below with reference to FIG.
[0036]
When the power is turned on, the 4-bit counters (23 ₁ , 23 ₂ ,..., 23 _n ) are cleared. As a result, the frame configuration signal that gives the upper address of the memory 12 is set to “0”. At the same time, the counter 53 is cleared, and the counter 53 repeatedly counts from 0 to 2 ^m−1 so that all lower addresses of the memory 11 are repeatedly accessed. As a result, a transmission frame is repeatedly formed with the period that the counter 53 counts from 0 to 2 ^m−1 as one period (FIG. 7A).
[0037]
As described above, the frame switching signal is a level signal that repeats a low level and a high level at arbitrary time intervals. DF / F21 is in the initial state, the Q output terminal to a low level, Q ^- is an output terminal to a high level. As shown in FIG. 7 (b), the frame switching signal, rises from a low level in the middle of one frame period to a high level, DF / F21, because taking a high level of power supply voltage (+ V), Q ^- The output terminal is lowered from the high level to the low level (FIG. 7D).
[0038]
When the counter 53 proceeds with the count operation and counts the first value of 0, the OR gate 22 sets the output to a low level (FIG. 7C) and clears the DF / F21. The Q ^- output terminal is raised from a low level to a high level (FIG. 7 (d)).
Then, in the 4-bit counter (23 ₁ , 23 ₂ ,..., 23 _n ), since the counter 23 ₁ counts one, the least significant bit ( LSB) is set to “1”, and the frame configuration is changed.
[0039]
The frame switching signal is a binary level signal that repeats a high level and a low level at an arbitrary time interval like a timer signal, and forms an upper address 1 in which 1 is added each time it rises from a low level to a high level. As described in the configuration, the other frame switching signal may be configured by a digital signal composed of a plurality of bits, and the upper address may be formed by a value indicated by the plurality of bits. According to this, it is possible to easily change to an arbitrary frame configuration. Needless to say, the upper address may be formed regardless of the frame switching signal.
[0040]
【The invention's effect】
As described above, according to the first aspect of the present invention, the read address of the memory storing the channel selection information of various frames is provided by adding the lower address and the upper address, and the lower address is given as the cycle of the transmission frame. The upper address is generated in synchronization with the frame period obtained from the lower address signal, not immediately when the upper frame address is inputted by the frame switching signal. Accordingly, the frame configuration can be reliably changed in synchronization with the frame period, and the occurrence of a situation where transmission data before and after the change is mixed in the same channel can be eliminated.
[0041]
According to the second aspect of the present invention, since the externally input frame switching signal can be a binary level signal or a multi-bit digital signal, the upper address is set depending on the content of the frame switching signal. It is possible to provide flexibility in changing the frame configuration.
According to the third aspect of the present invention, it is possible to simply configure an upper address generating means that can generate an upper address instructing a change to an arbitrary frame configuration in synchronization with the frame period.
[Brief description of the drawings]
FIG. 1 is a block diagram showing the principle of the present invention according to claims 1 and 2;
FIG. 2 is a principle block diagram of the invention as set forth in claim 3;
FIG. 3 is a configuration diagram of an embodiment corresponding to claims 1 and 2;
FIG. 4 is an operation explanatory diagram of a transmission frame configuration changing unit of the transmission apparatus according to the embodiment.
FIG. 5 is an operation flowchart of an embodiment corresponding to claim 3 (configuration of the frame signal generation circuit by software);
FIG. 6 is a configuration diagram of an embodiment corresponding to claim 3 (configuration of a frame signal generation circuit by hardware);
7 is an operation explanatory diagram of an embodiment corresponding to claim 3 (an example in which a frame configuration signal generation circuit is configured by hardware processing); FIG.
FIG. 8 is a configuration example of a transmission frame configuration changing unit of a conventional transmission apparatus.
FIG. 9 is an operation explanatory diagram of a transmission frame configuration changing unit of a conventional transmission apparatus.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Memory 2 Lower address generation means 3 Upper address generation means 5 First generation means 6 Second generation means 7 Address issuer means 11 Switch 12 Memory 13 Frame signal generation circuit 21 D flip-flop (DF / F)
22 OR gates 23 ₁ to 23 _N counter 53 Counter 54 A / D converter 55 Parallel serial conversion circuit (P / S conversion circuit)
56 Timing signal generation circuit

Claims

A memory for storing selection information of a channel into which transmission data to be transmitted in a transmission frame having a fixed period is inserted;
Low-order address generating means for generating a low-order address signal for accessing a low-order address of the memory at a cycle of the transmission frame;
Upper address generation means for generating an upper address signal for accessing the upper address of the memory based on an externally input frame switching signal and the lower address, and outputting in synchronization with the output of the lower address signal by the lower address generation means And a transmission frame configuration changing method.

In the transmission frame configuration change method according to claim 1,
The transmission frame configuration changing method, wherein the externally input frame switching signal is a binary level signal or a multi-bit digital signal.

In the transmission frame configuration change method according to claim 2,
The upper address generation means is
First detecting means for detecting an input of the frame switching signal;
A second detecting means for detecting a timing when a lower address signal accesses all of the lower addresses of the memory;
Address signal output means for outputting the upper address signal obtained by adding a predetermined value or the value of the frame switching signal to the lower address signal in response to detection by the second detection means after detection by the first detection means; A transmission frame configuration changing method characterized by comprising: