JP3616170B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法 Download PDFInfo
- Publication number
- JP3616170B2 JP3616170B2 JP23793995A JP23793995A JP3616170B2 JP 3616170 B2 JP3616170 B2 JP 3616170B2 JP 23793995 A JP23793995 A JP 23793995A JP 23793995 A JP23793995 A JP 23793995A JP 3616170 B2 JP3616170 B2 JP 3616170B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- supply wiring
- integrated circuit
- wiring
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】
本発明は、半導体集積回路装置の製造方法および半導体集積回路装置技術に関し、特に、半導体集積回路装置の電源系における欠陥修正技術に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体集積回路装置の製造工程には、回路動作不良や論理設計不良等を修正するため、完成した半導体集積回路装置における配線の一部を切断し、新たに接続し直す、いわゆるオンチップ配線修正技術がある。
【０００３】
この技術については、例えば特開平３−２５９５６号公報に記載があり、半導体ウエハの修正個所に集束イオンビーム（フォーカスイオンビーム：Ｆｏｃｕｓｅｄ Ｉｏｎ Ｂｅａｍ 以下、ＦＩＢという）を照射することにより、半導体ウエハ上の保護膜に微細な穴を開けるとともに、その穴から露出する配線を切断し、さらにその切断領域にレーザＣＶＤ法等によって新たな配線を形成することで配線接続を行う技術について開示されている。この技術の場合、全てをやり直す場合に比べて、配線修正作業を短期間内に終わらせることが可能である。
【０００４】
また、この他に、例えば特開平５ー１９８６５１号公報に記載があり、多層配線構造を有するＬＳＩの製造工程において、全ての配線層の形成が完了する前に検査を行い、不良個所を修正する技術が開示されている。
【０００５】
【発明が解決しようとする課題】
しかしながら、本発明者が検討した半導体集積回路装置における電源系の不良対策としては、もっぱら製造工程中における異物除去によって不良が生じないようにする方法が採られており、電源系の不良個所を特定したり、その不良箇所を修正したりすることについて考慮がなされていない。
【０００６】
また、半導体集積回路装置の製造工程中に検査を行う上記技術においては、テスタ等を直接測定部に接触させると、その接触部が傷ついたり、接触による膜の剥離が生じたりする問題について考慮がなされていない。
【０００７】
本発明の目的は、半導体集積回路装置の配線形成工程中に、電源配線系の良否を判定し、修正することのできる技術を提供することにある。
【０００８】
また、本発明の目的は、半導体集積回路装置の配線形成工程中に、電源配線に損傷を与えたり、膜の剥離を生じたりすることなく、電源配線系の良否を判定することのできる技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
すなわち、本発明の半導体集積回路装置の製造方法は、半導体基板上に多層配線層を有する半導体集積回路装置の製造に際して、以下の工程を有するものである。
【００１２】
（ａ）前記半導体基板上の所定の配線層の少なくても一部の領域に、複数の電源配線を規則的にパターン形成することにより、閉じた電源配線系を形成する電源配線ブロックを形成する工程。
【００１３】
（ｂ）前記多層配線層のうちの所定の配線層における前記電源配線の抵抗分布を電子線テスタによって測定する工程。
【００１４】
（ｃ）前記測定の結果、抵抗分布に所定の特異点が生じた場合は、その特異点が生じた箇所をエネルギービームを用いた修正技術によって修正する工程。
【００１５】
（ｄ）前記修正工程後、前記多層配線層のうちの残りの配線層を形成する工程。
【００１６】
【作用】
上記した半導体集積回路装置の製造方法によれば、半導体集積回路装置の配線形成工程中に電子線テスタにより電源配線の検査を行うことにより、その配線形成工程中に、電源配線系の良否を判定し、その判定結果に基づいて電源配線の不良箇所を修正することができる。
【００１７】
また、電源配線の検査に際して電子線テスタを用いることにより、電源配線に接触することなく、電源配線の良否を判定することができるので、電源配線に損傷を与えたり、膜を剥離させたりすることなく、電源配線系の良否を判定することができる。
【００１８】
【実施例】
以下、本発明の実施例を図面に基づいて詳細に説明する。なお、実施例を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００１９】
図１は本発明の一実施例である半導体集積回路装置の製造工程における検査修正工程のフロー図、図２は半導体集積回路装置を構成する半導体チップの平面図、図３は図２の半導体集積回路装置の回路ブロック構成を説明する半導体チップの平面図、図４は図２の半導体集積回路装置の電源配線ブロック構成を説明する半導体チップの平面図、図５は図４における一単位の電源配線ブロックの平面図、図６は図４の電源配線ブロック内における各配線層の状態を説明する説明図、図７および図８は図１の検査修正工程で用いる電子線テスタの一例の説明図、図９は図１の検査修正工程で用いる集束イオンビーム装置の一例の説明図、図１０は半導体集積回路装置の製造工程フロー図、図１１は図１の検査工程中における電源配線ブロックの説明図、図１２は図１の検査工程で得られた電源配線ブロック内の抵抗分布図、図１３は半導体チップ上で発見された電源配線間の短絡不良箇所の修正処理を説明する説明図、図１４および図１５は半導体集積回路装置の製造工程中における要部断面図である。
【００２０】
本実施例の半導体集積回路装置を構成する半導体チップの平面図を図２に示す。半導体チップ１は、例えばシリコン（Ｓｉ）単結晶からなり、その主面上には、複数のＣＣＢ（Ｃｏｎｔｒｏｌｌｅｄ Ｃｏｌｌａｐｓｅ Ｂｏｎｄｉｎｇ）バンプ２が規則的に並んで敷き詰められている。
【００２１】
ＣＣＢバンプ２は、半導体チップ１に形成された所定の素子の電極を外部に引き出すための引き出し電極であり、電源用および信号用のＣＣＢバンプ２がある。なお、ＣＣＢバンプ２は、パッケージの引き出し電極に電気的に接続されるようになっている。
【００２２】
半導体チップ１には、例えばマイクロプロセッサが形成されており、図３に示すように、例えばキャッシュメモリ３ａ， ３ｂと、浮動小数点回路４と、クロック回路５と、演算回路６とが配置されている。
【００２３】
さらに、本実施例においては、図４に示すように、半導体チップ１の全面に複数の電源配線ブロック７が敷き詰められている。電源配線ブロック７は、半導体チップ１内の電源配線を分割して構成したものであり、半導体集積回路装置の製造工程中において個々閉じた電源系を構成する基本単位である。ただし、これら電源配線ブロック７が電気的に分離されているのは、途中の配線層までであり、最終的には電源配線ブロック７同士が電気的に接続されている。
【００２４】
本実施例では、このような電源配線ブロック７が半導体チップ１の全面に配置されているが、電源配線ブロック７は、半導体チップ１の全領域に配置する必要はなく、電源配線不良が発生し易い領域のみに配置しても良い。例えばキャッシュメモリ３ａ， ３ｂ（図３参照）の領域では、配線数も多く配線密度も密になることから電源配線等での不良も発生し易いので、そのキャッシュメモリ３ａ， ３ｂの形成領域のみに電源配線ブロックを配置するようにしても良い。
【００２５】
この１つの電源配線ブロック７の拡大図を図５に示す。また、各配線層の電源配線の状態を図６に模式的に示す。
【００２６】
電源配線ブロック７には、図５に示すように、例えば第３配線層に形成された電源配線８ａと、例えば第４配線層に形成された電源配線８ｂとが互いに直交するように延在されて配置されている。
【００２７】
電源配線８ａ，８ｂは、半導体集積回路装置に駆動用の電源電圧を供給するための配線である。この電源配線８ａ， ８ｂは、例えばアルミニウム（Ａｌ）−Ｓｉ−銅（Ｃｕ）合金からなり、その幅は、例えば１μｍ程度である。
【００２８】
電源配線８ａ，８ｂには、例えば５Ｖ程度の高電位の電源電圧を供給する電源配線（電源電位用配線）８ａ１，８ｂ１ と、例えば０Ｖの低電位の基準電圧を供給する電源配線（基準電位用配線）８ａ２，８ｂ２ との２種類の電源配線があり、これらは互いに平行に、しかも交互に配置されている。電源配線８ａ１ と、電源配線８ａ２ との間隔および電源配線８ｂ１ と、電源配線８ｂ２ との間隔は、例えば３μｍ程度である。
【００２９】
この第３配線層の電源配線８ａ１ と、第４配線層の電源配線８ｂ１ とは、接続孔を通じて電気的に接続されている。また、第３配線層の電源配線８ａ２ と、第４配線層の電源配線８ｂ２ とは、接続孔を通じて電気的に接続されている。これにより、電源配線ブロック７の全面に給電が可能となっている。
【００３０】
また、第４配線層の電源配線８ｂのうち、所定の電源配線８ｂ１，８ｂ２ の一端には、例えば正方形状に形成された給電パッド８Ｐ１，８Ｐ２ が形成されている。給電パッド８Ｐ１，８Ｐ２ は、電源配線ブロック７の検査時に給電用のプローブＰ１，Ｐ２ が当てられる電極であり、その一辺の大きさは、例えば２０μｍ〜１６０μｍ程度である。また、給電パッド８Ｐ１，８Ｐ２ は、例えばＡｌ−Ｓｉ−Ｃｕ合金からなり、電源配線８ｂと同時に一体的にパターン形成されている。
【００３１】
ここで、本実施例においては、図６に示すように、第１配線層Ｍ１ から第４配線層Ｍ４ までは電源配線ブロック７内で閉じた電源系が構成されるようになっている。すなわち、第４配線層Ｍ４ までは、個々の電源配線ブロック７（図５参照）内の電源配線８ａ，８ｂ（図５参照）が電気的に分離されている。
【００３２】
そして、電源配線ブロック７間の接続は、第５配線層Ｍ５ および第６配線層Ｍ６ の電源配線によって行われている。第５配線層Ｍ５ の電源配線と第６配線層Ｍ６ の電源配線とは互いに直交するように半導体チップ１（図２等参照）の全面に延在され配置されている。これにより、半導体チップ１の全面に電源電圧を供給することが可能となっている。
【００３３】
次に、本実施例の半導体集積回路装置の製造工程に用いる電子線テスタ（以下、ＥＢテスタという）を図７および図８によって説明する。
【００３４】
このＥＢテスタ９は、半導体ウエハ１Ｗ上の電源配線に給電プローブＰ１，Ｐ２ （図５参照）を通じて所定の電圧を供給した状態で、電子銃９ａから放射された電子線ＥＢ１ を半導体ウエハ１Ｗに照射した際に、半導体ウエハ１Ｗ側から放射される二次電子ＥＢ２ を二次電子検出器９ｂによって検出することにより、隣接する電源配線間における短絡不良等を検査することが可能となっている。
【００３５】
電子銃９ａは、例えば熱電子放射形電子銃が使用されている。電子銃９ａを構成するカソード材料としては、例えば六ホウ化ランタン（ＬａＢ６）が使用されている。
【００３６】
電子銃９ａから放射された電子線ＥＢ１ は、コンデンサレンズ、偏向コイルおよび対物レンズ等のような電子光学系９ｃを介して半導体ウエハ１Ｗの所定の位置に照射されるようになっている。なお、電子光学系９ｃは、ビームコントロール系９ｄによって制御されるようになっている。
【００３７】
半導体ウエハ１Ｗは、真空チャンバ９ｅ内のステージ９ｆ上に載置することが可能となっている。真空チャンバ９ｅには、排気手段が機械的に接続されており、チャンバ内の気圧を所望の真空度に設定することが可能となっている。この排気手段は、例えば複数の真空ポンプが多段に接続されて構成されている。ステージ９ｆは、ステッピングモータ等のようなステージ駆動系９ｇによってステージ９ｆの主面に平行に移動可能になっている。
【００３８】
給電プローブＰ１，Ｐ２ は、上記したように電源配線に所定の電圧を印加するためのものである。二次電子検出器９ｂは、半導体ウエハ１Ｗ側から放射された二次電子ＥＢ２ を検出する検出器であり、ステージ９ｆの主面に沿って平行に移動可能になっている。二次電子検出器９ｂで検出されたデータは、二次電子検出回路９ｈを経て波形データ処理回路９ｉおよび画像データ処理回路９ｊに伝送されるようになっている。
【００３９】
波形データ処理回路９ｉおよび画像データ処理回路９ｊでは、伝送された検出データから各々波形データおよび画像データを作成し、それらをそれぞれ別々のＣＲＴ（Ｃａｔｈｏｄｅ Ｒａｙ Ｔｕｂｅ）ディスプレイ等のようなモニタに表示することで目視可能としている。ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）９ｋは、ＥＢテスタ９の全体動作を制御するための主制御回路である。
【００４０】
次に、本実施例の半導体集積回路装置の製造工程で用いる集束イオンビーム装置（以下、ＦＩＢ装置という）を図９によって説明する。このＦＩＢ装置１０は、半導体ウエハ１Ｗ上の欠陥領域をオンチップ修正するための装置である。
【００４１】
ＦＩＢ装置１０のＸ−Ｙステージ１０ａは、サーボモータ等のようなステージ駆動系１０ｂによって駆動されるとともに、レーザ干渉計１０ｃによって変位（移動量）を検出することが可能になっている。なお、その変位量は、Ｘ−Ｙステージ１０ａによってクローズループで精密に制御することが可能となっている。
【００４２】
Ｘ−Ｙステージ１０ａの上方には、イオン源１０ｄが下向きに設けられている。イオン源１０ｄは、例えばガリウム（Ｇａ）イオン等のようなイオンビームを放射することが可能となっており、イオン源１０ｄから放射されたイオンビームＩＢは、Ｘ−Ｙステージ１０ａ上の半導体ウエハ１Ｗに対して放射されるようになっている。
【００４３】
イオン源１０ｄから半導体ウエハ１Ｗに至るイオンビームＩＢの経路には、引き出し電極１０ｅ１ 、収束レンズ群１０ｅ２ 、静電偏向レンズ群１０ｅ３ 等のようなイオンビーム光学系１０ｅが配置されており、これによってイオンビームＩＢを形成するイオンの加速、収束および選択、さらには半導体ウエハ１Ｗに対するイオンビームＩＢの入射位置等が制御されている。
【００４４】
また、イオンビームＩＢの経路には、イオンビーム電流を検出するイオンビーム電流検出器１０ｆが設けられている。また、Ｘ−Ｙステージ１０ａの近傍には、イオンビームＩＢが半導体ウエハ１ Ｗに照射された際に半導体ウエハ１Ｗ側から放射された二次イオンまたは二次電子等のような荷電粒子や発光スペクトルを検出する検出器１０ｇが配置されている。
【００４５】
この検出器１０ｇは、イオンビーム電流検出器１０ｆおよびドーズ量演算部１０ｈに電気的に接続されている。ドーズ量演算部１０ｈは、検出器１０ｇから伝送されるデータ、例えば二次イオンの種類の変化を示すデータ、二次電子の変動量を示すデータまたは発光スペクトルの変化を示すデータ等に基づいて半導体ウエハ１Ｗにおける加工所要時間等を計測するとともに、各々の所要時間によってイオンビーム電流を積分することにより、半導体集積回路装置の多層配線層における各層の単位面積当たりについて加工に要するドーズ量を算出し、算出されたドーズ量をドーズ量格納部１０ｉに記憶するようになっている。
【００４６】
処理室は、真空チャンバ１０ｊによって形成されている。真空チャンバ１０ｊには、排気手段１０ｋが機械的に接続されており、処理室内の気圧を所望の真空度に設定することが可能となっている。この排気手段１０ｋは、例えば複数の真空ポンプが多段に接続されて構成されている。なお、上記したＸ−Ｙステージ１０ａ、イオン源１０ｄ、イオンビーム光学系１０ｅ、イオンビーム電流検出器１０ｆおよび検出器１０ｇ等は、この真空チャンバ１０ｊ内に収容されている。
【００４７】
また、真空チャンバ１０ｊには、ゲート弁１０ｍを介して、予備排気室１０ｎが機械的に接続されている。予備排気室１０ｎは、真空チャンバ１０ｊ内の真空度を損なうことなく、半導体ウエハ１ Ｗの搬入および搬出するための予備室であり、その一端側には、半導体ウエハ１Ｗの搬入および搬出するための外部扉１０ｐが開閉可能な状態で設置されている。
【００４８】
また、主制御部１０ｑは、ＦＩＢ装置１０の全体動作を制御する構成部であり、Ｘ−Ｙステージ制御部１０ｒ、イオンビーム光学系１０ｅ、ドーズ量演算部１０ｈおよび排気手段１０ｋ等も統括して管理されている。なお、Ｘ−Ｙステージ制御部１０ｒは、上記したＸ−Ｙステージ１０ａの動作を制御する制御部である。
【００４９】
次に、本実施例の半導体集積回路装置の製造方法を図１および図１０のフロー図を用いて図１１〜図１５によって説明する。
【００５０】
まず、図１０の拡散工程１０１ では、半導体ウエハ上の個々のチップ形成領域に所定の素子用の拡散領域を形成する。すなわち、例えばＭＯＳ・ＦＥＴのソース領域およびドレイン領域やバイポーラトランジスタのコレクタ領域、ベース領域およびエミッタ領域を形成する。なお、この工程には、例えばＭＯＳ・ＦＥＴのゲート電極の形成工程のようなポリシリコン膜の形成工程等も含むとする。
【００５１】
続いて、配線工程１０２ では、第１配線層Ｍ１ から第４配線層Ｍ４ （図６参照）の配線パターンをフォトリソグラフィ技術およびドライエッチング技術によって形成する。この際、上記したように、電源配線ブロック内における第３配線層Ｍ３ および第４配線層Ｍ４ の各々の電源配線を、互いに垂直に交差して延在するように形成する。上記した図５は、この処理後の半導体チップにおける電源配線ブロック７の平面図である。
【００５２】
その後、電源ショートテスト／ 救済工程１０３ では、例えば以下のようにする。まず、配線工程１０２ の終了した半導体ウエハ１Ｗを、図７および図８に示したＥＢテスタ９の真空チャンバ９ｅ内に収容する。
【００５３】
続いて、真空チャンバ９ｅ内の空気を排気することにより、真空チャンバ９ｅ内を所定の真空度に設定した後、図１１に示すように、電源配線ブロック７の給電パッド８Ｐ１，８Ｐ２ に給電用プローブＰ１，Ｐ２ を当てる。
【００５４】
その後、給電用プローブＰ１，Ｐ２ から所定の電圧を給電パッド８Ｐ１，８Ｐ２ を通じて電源配線８ａ， ８ｂに印加した状態で、電源配線ブロック７の端から端に図１１の横方向に沿って電子線ＥＢ１ を走査する。矢印Ａ， Ｂは、電子線ＥＢ１ の走査方向を示している。
【００５５】
そして、この際、電源配線ブロック７から放射される二次電子ＥＢ２ を二次電子検出器９ｂによって検出することにより、電源ショートチェックを行う（図１の工程１０３ ａ）。図１１の×印は、例えば電源配線８ｂ１，８ｂ２ 間で短絡不良が生じた箇所を示している。
【００５６】
このような電源ショートチェック工程で不良が見出されなかった場合は、続く検査対象の電源配線ブロック７または半導体チップ１の検査に移行する（工程１０３ ＥＮＤ）。
【００５７】
一方、電源配線ショートチェック工程１０ａで不良が見出された場合は、図１２に示すように、二次電子の検出データに基づいて電源配線ブロック７内の抵抗値分布を作成する。図１２中のＸ， Ｙは平面座標を示している（図１の工程１０３ ｂ）。
【００５８】
続いて、その抵抗値分布から抵抗値が最小となる座標（特異点）、すなわち、ショート箇所の座標を求めた後（図１の工程１０３ ｃ）、そのショート箇所の画像を、上記したＥＢテスタ９のモニタを通じて観察する（図１の工程１０３ ｄ）。
【００５９】
その後、その観察の結果、そのショート箇所が救済可能か否かについて検討し（図１の工程１０３ ｅ）、救済可能でない場合は、そのデータを記憶し、次の検査対象の電源配線ブロック７または半導体チップ１の検査に移行する（工程１０３ ＥＮＤ）。
【００６０】
一方、上記した観察の結果、そのショート箇所が救済可能である場合は、ＥＢテスタ９による半導体チップ１内の全ての電源配線ブロック７の検査が終了した後、続く救済工程１０３ ｆに移行する。救済工程１０３ ｆでは、例えば次のような処理を行う。
【００６１】
まず、ＥＢテスタ９の真空チャンバ９ｅから半導体ウエハ１Ｗを取り出し、図９に示したＦＩＢ装置１０の真空チャンバ１０ｊ内に搬入した後、真空チャンバ９ｅ内の空気を排気して所定の真空度に設定する。
【００６２】
続いて、上記した検査工程で得られたショート箇所の座標データに基づいてイオンビームＩＢを照射することで、図１３に示す切断箇所Ｃ１ 〜Ｃ４ を切断する。図１３は、ショート不良個所の要部拡大平面図である。切断箇所Ｃ１ 〜Ｃ４ を切断することにより、電源配線８ｂ１，８ｂ２ 間の短絡不良部分を電源配線ブロック７内の電源配線系から分離することが可能となっている。
【００６３】
また、図１４は、この配線切断工程後の半導体ウエハ１Ｗの要部断面図を示している。この配線切断工程では、第４配線層Ｍ４ の電源配線８ｂ１ 等は絶縁膜に被覆されずに露出されている。なお、１１ａ〜１１ｄは層間絶縁膜を示している。この層間絶縁膜１１ａ〜１１ｄは、例えば二酸化シリコン（ＳｉＯ２）からなり、いずれもＣＶＤ法等によって形成されている。
【００６４】
このようなショート箇所の救済工程１０３ｆが終了した後、続く救済対象の電源配線ブロック７または半導体チップ１の検査に移行する（工程１０３ ＥＮＤ）。
【００６５】
このようにして電源ショートテスト／ 救済工程１０３ （図１０参照）が終了した後、配線工程１０４ では、残りの配線、それを被覆する表面保護膜および図２に示したＣＣＢバンプ２を形成する。この工程後の半導体ウエハ１Ｗの要部断面図を図１５に示す。
【００６６】
電源配線８ｂ１ を被覆する層間絶縁膜１１ｅは、例えばＳｉＯ２ からなる。層間絶縁膜１１ｅは、例えばＣＶＤ法等によって形成されており、その上面には、電源配線ブロック７間を接続する電源配線８ｃが形成されている。電源配線８ｃは、例えばＡｌ−Ｓｉ−Ｃｕ合金からなり、その形成方法は、上記した電源配線８ａ，８ｂと同じである。
【００６７】
その後、層間絶縁膜１１ｆ上に、電源配線ブロック７間を接続する電源配線を形成した後、それを被覆する表面保護膜１２をＣＶＤ法等によって形成する。この表面保護膜１２は、例えばＳｉＯ２ 膜の単体膜またはＳｉＯ２ 膜上に窒化シリコン膜が堆積された積層膜によって形成されている。
【００６８】
その後、表面保護膜１１ｆの所定の位置に下層の引き出し電極が露出するような孔を設けた後、その孔部分に上記図２に示したＣＣＢバンプ２を形成する。
【００６９】
このような配線工程１０４ （図１０参照）が終了した後、組立工程１０５ に移行する。組立工程１０５ では、半導体ウエハ１Ｗから個々の半導体チップ１を機械的に分離した後、その半導体チップ１をパッケージに組み込む。その後、半導体集積回路装置の組立工程で行われる所定の検査工程を経て半導体集積回路装置の製造を終了する。
【００７０】
このように、本実施例によれば、以下の効果を得ることが可能となる。
【００７１】
（１）．半導体集積回路装置の配線形成工程中にＥＢテスタ９により電源配線ブロック７の検査を行うことにより、その配線形成工程中に、電源配線系の良否を判定し、その判定結果に基づいて電源配線の不良個所を修正することができる。このため、半導体集積回路装置の歩留まりおよび信頼性を向上させることが可能となる。
【００７２】
（２）．電源配線ブロック７の検査に際してＥＢテスタ９を用いることにより、電源配線８ｂに接触することなく、電源配線ブロック７の良否を判定することができるので、電源配線８ｂ等に損傷を与えたり、膜を剥離させたりすることなく、電源配線系の良否を判定することができる。すなわち、その検査によって電源配線８ｂ等に傷がついたり、新たな異物が発生したりするのを防止できるので、半導体集積回路装置の歩留まりおよび信頼性をさらに向上させることが可能となる。
【００７３】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７４】
例えば前記実施例では、配線修正に際して集束イオンビームを用いた場合について説明したが、これに限定されるものではなく種々変更可能であり、例えばレーザビームや電子線を用いても良い。
【００７５】
また、前記実施例においては第４配線層で検査および修正を行う場合について説明したが、これに限定されるものではなく種々変更可能である。
【００７６】
また、前記実施例においては、配線間の短絡不良を修正する場合について説明したが、これに限定されるものではなく、例えば配線の断線不良等を修正することもできる。その方法としては、切断されている箇所に所定の反応ガスを供給した状態で集束イオンビームを照射することで金属膜を成長させ断線箇所を接続する方法などがある。
【００７７】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるメモリ回路を有するマイクロプロセッサに適用した場合について説明したが、それに限定されるものではなく、例えばＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等のようなメモリ回路等に適用できる。
【００７８】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００７９】
（１）．上記した半導体集積回路装置の製造方法によれば、半導体集積回路装置の配線形成工程中に電子線テスタによって電源配線の検査を行うことにより、その配線形成工程中に、電源配線系の良否を判定し、その判定結果に基づいて電源配線の不良個所を修正することができる。このため、半導体集積回路装置の歩留まりおよび信頼性を向上させることが可能となる。
【００８０】
（２）．電源配線の検査に際して電子線テスタを用いることにより、電源配線に接触することなく、電源配線の良否を判定することができるので、電源配線に損傷を与えたり、膜を剥離させたりすることなく、電源配線系の良否を判定することができる。このため、その検査によって電源配線に傷がついたり、新たな異物が発生したりするのを防止することができるので、半導体集積回路装置の歩留まりおよび信頼性をさらに向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例である半導体集積回路装置の製造工程における検査修正工程のフロー図である。
【図２】半導体集積回路装置を構成する半導体チップの平面図である。
【図３】図２の半導体集積回路装置の回路ブロック構成を説明する半導体チップの平面図である。
【図４】図２の半導体集積回路装置の電源配線ブロック構成を説明する半導体チップの平面図である。
【図５】図４における一単位の電源配線ブロックの平面図である。
【図６】図４の電源配線ブロック内における各配線層の状態を説明する説明図である。
【図７】図１の検査修正工程で用いる電子線テスタの一例の説明図である。
【図８】図１の検査修正工程で用いる電子線テスタの一例の説明図である。
【図９】図１の検査修正工程で用いる集束イオンビーム装置の一例の説明図である。
【図１０】半導体集積回路装置の製造工程フロー図である。
【図１１】図１の検査工程中における電源配線ブロックの説明図である。
【図１２】図１の検査工程で得られた電源配線ブロック内の抵抗分布図である。
【図１３】半導体チップ上で発見された電源配線間の短絡不良箇所の修正処理を説明する説明図である。
【図１４】半導体集積回路装置の製造工程中における要部断面図である。
【図１５】半導体集積回路装置の製造工程中における要部断面図である。
【符号の説明】
１ 半導体チップ
１Ｗ 半導体ウエハ
２ ＣＣＢバンプ
３ａ， ３ｂ キャッシュメモリ
４ 浮動小数点回路
５ クロック回路
６ 演算回路
７ 電源配線ブロック
８ａ，８ａ１，８ａ２，８ｂ，８ｂ１，８ｂ２，８ｃ 電源配線
８Ｐ１，８Ｐ２ 給電パッド
９ ＥＢテスタ（電子線テスタ）
９ａ 電子銃
９ｂ 二次電子検出器
９ｃ 電子光学系
９ｄ ビームコントロール系
９ｅ 真空チャンバ
９ｆ ステージ
９ｇ ステージ駆動系
９ｈ 二次電子検出回路
９ｉ 波形データ処理回路
９ｊ 画像データ処理回路
９ｋ ＣＰＵ
１０ ＦＩＢ装置（集束イオンビーム装置）
１０ａ Ｘ−Ｙステージ
１０ｂ ステージ駆動系
１０ｃ レーザ干渉計
１０ｄ イオン源
１０ｅ イオンビーム光学系
１０ｅ１ 引き出し電極
１０ｅ２ 集束レンズ群
１０ｅ３ 静電偏向レンズ群
１０ｆ イオンビーム電流検出器
１０ｇ 検出器
１０ｈ ドーズ量演算部
１０ｉ ドーズ量格納部
１０ｊ 真空チャンバ
１０ｋ 排気手段
１０ｍ ゲート弁
１０ｎ 予備排気室
１０ｐ 外部扉
１０ｑ 主制御部
１０ｒ Ｘ−Ｙステージ制御部
１１ａ〜１１ｆ 層間絶縁膜
１２ 表面保護膜
ＥＢ１ 電子線
ＥＢ２ 二次電子
ＩＢ イオンビーム
Ｐ１，Ｐ２ 給電プローブ
【産業上の利用分野】
本発明は、半導体集積回路装置の製造方法および半導体集積回路装置技術に関し、特に、半導体集積回路装置の電源系における欠陥修正技術に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体集積回路装置の製造工程には、回路動作不良や論理設計不良等を修正するため、完成した半導体集積回路装置における配線の一部を切断し、新たに接続し直す、いわゆるオンチップ配線修正技術がある。
【０００３】
この技術については、例えば特開平３−２５９５６号公報に記載があり、半導体ウエハの修正個所に集束イオンビーム（フォーカスイオンビーム：Ｆｏｃｕｓｅｄ Ｉｏｎ Ｂｅａｍ 以下、ＦＩＢという）を照射することにより、半導体ウエハ上の保護膜に微細な穴を開けるとともに、その穴から露出する配線を切断し、さらにその切断領域にレーザＣＶＤ法等によって新たな配線を形成することで配線接続を行う技術について開示されている。この技術の場合、全てをやり直す場合に比べて、配線修正作業を短期間内に終わらせることが可能である。
【０００４】
また、この他に、例えば特開平５ー１９８６５１号公報に記載があり、多層配線構造を有するＬＳＩの製造工程において、全ての配線層の形成が完了する前に検査を行い、不良個所を修正する技術が開示されている。
【０００５】
【発明が解決しようとする課題】
しかしながら、本発明者が検討した半導体集積回路装置における電源系の不良対策としては、もっぱら製造工程中における異物除去によって不良が生じないようにする方法が採られており、電源系の不良個所を特定したり、その不良箇所を修正したりすることについて考慮がなされていない。
【０００６】
また、半導体集積回路装置の製造工程中に検査を行う上記技術においては、テスタ等を直接測定部に接触させると、その接触部が傷ついたり、接触による膜の剥離が生じたりする問題について考慮がなされていない。
【０００７】
本発明の目的は、半導体集積回路装置の配線形成工程中に、電源配線系の良否を判定し、修正することのできる技術を提供することにある。
【０００８】
また、本発明の目的は、半導体集積回路装置の配線形成工程中に、電源配線に損傷を与えたり、膜の剥離を生じたりすることなく、電源配線系の良否を判定することのできる技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
すなわち、本発明の半導体集積回路装置の製造方法は、半導体基板上に多層配線層を有する半導体集積回路装置の製造に際して、以下の工程を有するものである。
【００１２】
（ａ）前記半導体基板上の所定の配線層の少なくても一部の領域に、複数の電源配線を規則的にパターン形成することにより、閉じた電源配線系を形成する電源配線ブロックを形成する工程。
【００１３】
（ｂ）前記多層配線層のうちの所定の配線層における前記電源配線の抵抗分布を電子線テスタによって測定する工程。
【００１４】
（ｃ）前記測定の結果、抵抗分布に所定の特異点が生じた場合は、その特異点が生じた箇所をエネルギービームを用いた修正技術によって修正する工程。
【００１５】
（ｄ）前記修正工程後、前記多層配線層のうちの残りの配線層を形成する工程。
【００１６】
【作用】
上記した半導体集積回路装置の製造方法によれば、半導体集積回路装置の配線形成工程中に電子線テスタにより電源配線の検査を行うことにより、その配線形成工程中に、電源配線系の良否を判定し、その判定結果に基づいて電源配線の不良箇所を修正することができる。
【００１７】
また、電源配線の検査に際して電子線テスタを用いることにより、電源配線に接触することなく、電源配線の良否を判定することができるので、電源配線に損傷を与えたり、膜を剥離させたりすることなく、電源配線系の良否を判定することができる。
【００１８】
【実施例】
以下、本発明の実施例を図面に基づいて詳細に説明する。なお、実施例を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００１９】
図１は本発明の一実施例である半導体集積回路装置の製造工程における検査修正工程のフロー図、図２は半導体集積回路装置を構成する半導体チップの平面図、図３は図２の半導体集積回路装置の回路ブロック構成を説明する半導体チップの平面図、図４は図２の半導体集積回路装置の電源配線ブロック構成を説明する半導体チップの平面図、図５は図４における一単位の電源配線ブロックの平面図、図６は図４の電源配線ブロック内における各配線層の状態を説明する説明図、図７および図８は図１の検査修正工程で用いる電子線テスタの一例の説明図、図９は図１の検査修正工程で用いる集束イオンビーム装置の一例の説明図、図１０は半導体集積回路装置の製造工程フロー図、図１１は図１の検査工程中における電源配線ブロックの説明図、図１２は図１の検査工程で得られた電源配線ブロック内の抵抗分布図、図１３は半導体チップ上で発見された電源配線間の短絡不良箇所の修正処理を説明する説明図、図１４および図１５は半導体集積回路装置の製造工程中における要部断面図である。
【００２０】
本実施例の半導体集積回路装置を構成する半導体チップの平面図を図２に示す。半導体チップ１は、例えばシリコン（Ｓｉ）単結晶からなり、その主面上には、複数のＣＣＢ（Ｃｏｎｔｒｏｌｌｅｄ Ｃｏｌｌａｐｓｅ Ｂｏｎｄｉｎｇ）バンプ２が規則的に並んで敷き詰められている。
【００２１】
ＣＣＢバンプ２は、半導体チップ１に形成された所定の素子の電極を外部に引き出すための引き出し電極であり、電源用および信号用のＣＣＢバンプ２がある。なお、ＣＣＢバンプ２は、パッケージの引き出し電極に電気的に接続されるようになっている。
【００２２】
半導体チップ１には、例えばマイクロプロセッサが形成されており、図３に示すように、例えばキャッシュメモリ３ａ， ３ｂと、浮動小数点回路４と、クロック回路５と、演算回路６とが配置されている。
【００２３】
さらに、本実施例においては、図４に示すように、半導体チップ１の全面に複数の電源配線ブロック７が敷き詰められている。電源配線ブロック７は、半導体チップ１内の電源配線を分割して構成したものであり、半導体集積回路装置の製造工程中において個々閉じた電源系を構成する基本単位である。ただし、これら電源配線ブロック７が電気的に分離されているのは、途中の配線層までであり、最終的には電源配線ブロック７同士が電気的に接続されている。
【００２４】
本実施例では、このような電源配線ブロック７が半導体チップ１の全面に配置されているが、電源配線ブロック７は、半導体チップ１の全領域に配置する必要はなく、電源配線不良が発生し易い領域のみに配置しても良い。例えばキャッシュメモリ３ａ， ３ｂ（図３参照）の領域では、配線数も多く配線密度も密になることから電源配線等での不良も発生し易いので、そのキャッシュメモリ３ａ， ３ｂの形成領域のみに電源配線ブロックを配置するようにしても良い。
【００２５】
この１つの電源配線ブロック７の拡大図を図５に示す。また、各配線層の電源配線の状態を図６に模式的に示す。
【００２６】
電源配線ブロック７には、図５に示すように、例えば第３配線層に形成された電源配線８ａと、例えば第４配線層に形成された電源配線８ｂとが互いに直交するように延在されて配置されている。
【００２７】
電源配線８ａ，８ｂは、半導体集積回路装置に駆動用の電源電圧を供給するための配線である。この電源配線８ａ， ８ｂは、例えばアルミニウム（Ａｌ）−Ｓｉ−銅（Ｃｕ）合金からなり、その幅は、例えば１μｍ程度である。
【００２８】
電源配線８ａ，８ｂには、例えば５Ｖ程度の高電位の電源電圧を供給する電源配線（電源電位用配線）８ａ１，８ｂ１ と、例えば０Ｖの低電位の基準電圧を供給する電源配線（基準電位用配線）８ａ２，８ｂ２ との２種類の電源配線があり、これらは互いに平行に、しかも交互に配置されている。電源配線８ａ１ と、電源配線８ａ２ との間隔および電源配線８ｂ１ と、電源配線８ｂ２ との間隔は、例えば３μｍ程度である。
【００２９】
この第３配線層の電源配線８ａ１ と、第４配線層の電源配線８ｂ１ とは、接続孔を通じて電気的に接続されている。また、第３配線層の電源配線８ａ２ と、第４配線層の電源配線８ｂ２ とは、接続孔を通じて電気的に接続されている。これにより、電源配線ブロック７の全面に給電が可能となっている。
【００３０】
また、第４配線層の電源配線８ｂのうち、所定の電源配線８ｂ１，８ｂ２ の一端には、例えば正方形状に形成された給電パッド８Ｐ１，８Ｐ２ が形成されている。給電パッド８Ｐ１，８Ｐ２ は、電源配線ブロック７の検査時に給電用のプローブＰ１，Ｐ２ が当てられる電極であり、その一辺の大きさは、例えば２０μｍ〜１６０μｍ程度である。また、給電パッド８Ｐ１，８Ｐ２ は、例えばＡｌ−Ｓｉ−Ｃｕ合金からなり、電源配線８ｂと同時に一体的にパターン形成されている。
【００３１】
ここで、本実施例においては、図６に示すように、第１配線層Ｍ１ から第４配線層Ｍ４ までは電源配線ブロック７内で閉じた電源系が構成されるようになっている。すなわち、第４配線層Ｍ４ までは、個々の電源配線ブロック７（図５参照）内の電源配線８ａ，８ｂ（図５参照）が電気的に分離されている。
【００３２】
そして、電源配線ブロック７間の接続は、第５配線層Ｍ５ および第６配線層Ｍ６ の電源配線によって行われている。第５配線層Ｍ５ の電源配線と第６配線層Ｍ６ の電源配線とは互いに直交するように半導体チップ１（図２等参照）の全面に延在され配置されている。これにより、半導体チップ１の全面に電源電圧を供給することが可能となっている。
【００３３】
次に、本実施例の半導体集積回路装置の製造工程に用いる電子線テスタ（以下、ＥＢテスタという）を図７および図８によって説明する。
【００３４】
このＥＢテスタ９は、半導体ウエハ１Ｗ上の電源配線に給電プローブＰ１，Ｐ２ （図５参照）を通じて所定の電圧を供給した状態で、電子銃９ａから放射された電子線ＥＢ１ を半導体ウエハ１Ｗに照射した際に、半導体ウエハ１Ｗ側から放射される二次電子ＥＢ２ を二次電子検出器９ｂによって検出することにより、隣接する電源配線間における短絡不良等を検査することが可能となっている。
【００３５】
電子銃９ａは、例えば熱電子放射形電子銃が使用されている。電子銃９ａを構成するカソード材料としては、例えば六ホウ化ランタン（ＬａＢ６）が使用されている。
【００３６】
電子銃９ａから放射された電子線ＥＢ１ は、コンデンサレンズ、偏向コイルおよび対物レンズ等のような電子光学系９ｃを介して半導体ウエハ１Ｗの所定の位置に照射されるようになっている。なお、電子光学系９ｃは、ビームコントロール系９ｄによって制御されるようになっている。
【００３７】
半導体ウエハ１Ｗは、真空チャンバ９ｅ内のステージ９ｆ上に載置することが可能となっている。真空チャンバ９ｅには、排気手段が機械的に接続されており、チャンバ内の気圧を所望の真空度に設定することが可能となっている。この排気手段は、例えば複数の真空ポンプが多段に接続されて構成されている。ステージ９ｆは、ステッピングモータ等のようなステージ駆動系９ｇによってステージ９ｆの主面に平行に移動可能になっている。
【００３８】
給電プローブＰ１，Ｐ２ は、上記したように電源配線に所定の電圧を印加するためのものである。二次電子検出器９ｂは、半導体ウエハ１Ｗ側から放射された二次電子ＥＢ２ を検出する検出器であり、ステージ９ｆの主面に沿って平行に移動可能になっている。二次電子検出器９ｂで検出されたデータは、二次電子検出回路９ｈを経て波形データ処理回路９ｉおよび画像データ処理回路９ｊに伝送されるようになっている。
【００３９】
波形データ処理回路９ｉおよび画像データ処理回路９ｊでは、伝送された検出データから各々波形データおよび画像データを作成し、それらをそれぞれ別々のＣＲＴ（Ｃａｔｈｏｄｅ Ｒａｙ Ｔｕｂｅ）ディスプレイ等のようなモニタに表示することで目視可能としている。ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）９ｋは、ＥＢテスタ９の全体動作を制御するための主制御回路である。
【００４０】
次に、本実施例の半導体集積回路装置の製造工程で用いる集束イオンビーム装置（以下、ＦＩＢ装置という）を図９によって説明する。このＦＩＢ装置１０は、半導体ウエハ１Ｗ上の欠陥領域をオンチップ修正するための装置である。
【００４１】
ＦＩＢ装置１０のＸ−Ｙステージ１０ａは、サーボモータ等のようなステージ駆動系１０ｂによって駆動されるとともに、レーザ干渉計１０ｃによって変位（移動量）を検出することが可能になっている。なお、その変位量は、Ｘ−Ｙステージ１０ａによってクローズループで精密に制御することが可能となっている。
【００４２】
Ｘ−Ｙステージ１０ａの上方には、イオン源１０ｄが下向きに設けられている。イオン源１０ｄは、例えばガリウム（Ｇａ）イオン等のようなイオンビームを放射することが可能となっており、イオン源１０ｄから放射されたイオンビームＩＢは、Ｘ−Ｙステージ１０ａ上の半導体ウエハ１Ｗに対して放射されるようになっている。
【００４３】
イオン源１０ｄから半導体ウエハ１Ｗに至るイオンビームＩＢの経路には、引き出し電極１０ｅ１ 、収束レンズ群１０ｅ２ 、静電偏向レンズ群１０ｅ３ 等のようなイオンビーム光学系１０ｅが配置されており、これによってイオンビームＩＢを形成するイオンの加速、収束および選択、さらには半導体ウエハ１Ｗに対するイオンビームＩＢの入射位置等が制御されている。
【００４４】
また、イオンビームＩＢの経路には、イオンビーム電流を検出するイオンビーム電流検出器１０ｆが設けられている。また、Ｘ−Ｙステージ１０ａの近傍には、イオンビームＩＢが半導体ウエハ１ Ｗに照射された際に半導体ウエハ１Ｗ側から放射された二次イオンまたは二次電子等のような荷電粒子や発光スペクトルを検出する検出器１０ｇが配置されている。
【００４５】
この検出器１０ｇは、イオンビーム電流検出器１０ｆおよびドーズ量演算部１０ｈに電気的に接続されている。ドーズ量演算部１０ｈは、検出器１０ｇから伝送されるデータ、例えば二次イオンの種類の変化を示すデータ、二次電子の変動量を示すデータまたは発光スペクトルの変化を示すデータ等に基づいて半導体ウエハ１Ｗにおける加工所要時間等を計測するとともに、各々の所要時間によってイオンビーム電流を積分することにより、半導体集積回路装置の多層配線層における各層の単位面積当たりについて加工に要するドーズ量を算出し、算出されたドーズ量をドーズ量格納部１０ｉに記憶するようになっている。
【００４６】
処理室は、真空チャンバ１０ｊによって形成されている。真空チャンバ１０ｊには、排気手段１０ｋが機械的に接続されており、処理室内の気圧を所望の真空度に設定することが可能となっている。この排気手段１０ｋは、例えば複数の真空ポンプが多段に接続されて構成されている。なお、上記したＸ−Ｙステージ１０ａ、イオン源１０ｄ、イオンビーム光学系１０ｅ、イオンビーム電流検出器１０ｆおよび検出器１０ｇ等は、この真空チャンバ１０ｊ内に収容されている。
【００４７】
また、真空チャンバ１０ｊには、ゲート弁１０ｍを介して、予備排気室１０ｎが機械的に接続されている。予備排気室１０ｎは、真空チャンバ１０ｊ内の真空度を損なうことなく、半導体ウエハ１ Ｗの搬入および搬出するための予備室であり、その一端側には、半導体ウエハ１Ｗの搬入および搬出するための外部扉１０ｐが開閉可能な状態で設置されている。
【００４８】
また、主制御部１０ｑは、ＦＩＢ装置１０の全体動作を制御する構成部であり、Ｘ−Ｙステージ制御部１０ｒ、イオンビーム光学系１０ｅ、ドーズ量演算部１０ｈおよび排気手段１０ｋ等も統括して管理されている。なお、Ｘ−Ｙステージ制御部１０ｒは、上記したＸ−Ｙステージ１０ａの動作を制御する制御部である。
【００４９】
次に、本実施例の半導体集積回路装置の製造方法を図１および図１０のフロー図を用いて図１１〜図１５によって説明する。
【００５０】
まず、図１０の拡散工程１０１ では、半導体ウエハ上の個々のチップ形成領域に所定の素子用の拡散領域を形成する。すなわち、例えばＭＯＳ・ＦＥＴのソース領域およびドレイン領域やバイポーラトランジスタのコレクタ領域、ベース領域およびエミッタ領域を形成する。なお、この工程には、例えばＭＯＳ・ＦＥＴのゲート電極の形成工程のようなポリシリコン膜の形成工程等も含むとする。
【００５１】
続いて、配線工程１０２ では、第１配線層Ｍ１ から第４配線層Ｍ４ （図６参照）の配線パターンをフォトリソグラフィ技術およびドライエッチング技術によって形成する。この際、上記したように、電源配線ブロック内における第３配線層Ｍ３ および第４配線層Ｍ４ の各々の電源配線を、互いに垂直に交差して延在するように形成する。上記した図５は、この処理後の半導体チップにおける電源配線ブロック７の平面図である。
【００５２】
その後、電源ショートテスト／ 救済工程１０３ では、例えば以下のようにする。まず、配線工程１０２ の終了した半導体ウエハ１Ｗを、図７および図８に示したＥＢテスタ９の真空チャンバ９ｅ内に収容する。
【００５３】
続いて、真空チャンバ９ｅ内の空気を排気することにより、真空チャンバ９ｅ内を所定の真空度に設定した後、図１１に示すように、電源配線ブロック７の給電パッド８Ｐ１，８Ｐ２ に給電用プローブＰ１，Ｐ２ を当てる。
【００５４】
その後、給電用プローブＰ１，Ｐ２ から所定の電圧を給電パッド８Ｐ１，８Ｐ２ を通じて電源配線８ａ， ８ｂに印加した状態で、電源配線ブロック７の端から端に図１１の横方向に沿って電子線ＥＢ１ を走査する。矢印Ａ， Ｂは、電子線ＥＢ１ の走査方向を示している。
【００５５】
そして、この際、電源配線ブロック７から放射される二次電子ＥＢ２ を二次電子検出器９ｂによって検出することにより、電源ショートチェックを行う（図１の工程１０３ ａ）。図１１の×印は、例えば電源配線８ｂ１，８ｂ２ 間で短絡不良が生じた箇所を示している。
【００５６】
このような電源ショートチェック工程で不良が見出されなかった場合は、続く検査対象の電源配線ブロック７または半導体チップ１の検査に移行する（工程１０３ ＥＮＤ）。
【００５７】
一方、電源配線ショートチェック工程１０ａで不良が見出された場合は、図１２に示すように、二次電子の検出データに基づいて電源配線ブロック７内の抵抗値分布を作成する。図１２中のＸ， Ｙは平面座標を示している（図１の工程１０３ ｂ）。
【００５８】
続いて、その抵抗値分布から抵抗値が最小となる座標（特異点）、すなわち、ショート箇所の座標を求めた後（図１の工程１０３ ｃ）、そのショート箇所の画像を、上記したＥＢテスタ９のモニタを通じて観察する（図１の工程１０３ ｄ）。
【００５９】
その後、その観察の結果、そのショート箇所が救済可能か否かについて検討し（図１の工程１０３ ｅ）、救済可能でない場合は、そのデータを記憶し、次の検査対象の電源配線ブロック７または半導体チップ１の検査に移行する（工程１０３ ＥＮＤ）。
【００６０】
一方、上記した観察の結果、そのショート箇所が救済可能である場合は、ＥＢテスタ９による半導体チップ１内の全ての電源配線ブロック７の検査が終了した後、続く救済工程１０３ ｆに移行する。救済工程１０３ ｆでは、例えば次のような処理を行う。
【００６１】
まず、ＥＢテスタ９の真空チャンバ９ｅから半導体ウエハ１Ｗを取り出し、図９に示したＦＩＢ装置１０の真空チャンバ１０ｊ内に搬入した後、真空チャンバ９ｅ内の空気を排気して所定の真空度に設定する。
【００６２】
続いて、上記した検査工程で得られたショート箇所の座標データに基づいてイオンビームＩＢを照射することで、図１３に示す切断箇所Ｃ１ 〜Ｃ４ を切断する。図１３は、ショート不良個所の要部拡大平面図である。切断箇所Ｃ１ 〜Ｃ４ を切断することにより、電源配線８ｂ１，８ｂ２ 間の短絡不良部分を電源配線ブロック７内の電源配線系から分離することが可能となっている。
【００６３】
また、図１４は、この配線切断工程後の半導体ウエハ１Ｗの要部断面図を示している。この配線切断工程では、第４配線層Ｍ４ の電源配線８ｂ１ 等は絶縁膜に被覆されずに露出されている。なお、１１ａ〜１１ｄは層間絶縁膜を示している。この層間絶縁膜１１ａ〜１１ｄは、例えば二酸化シリコン（ＳｉＯ２）からなり、いずれもＣＶＤ法等によって形成されている。
【００６４】
このようなショート箇所の救済工程１０３ｆが終了した後、続く救済対象の電源配線ブロック７または半導体チップ１の検査に移行する（工程１０３ ＥＮＤ）。
【００６５】
このようにして電源ショートテスト／ 救済工程１０３ （図１０参照）が終了した後、配線工程１０４ では、残りの配線、それを被覆する表面保護膜および図２に示したＣＣＢバンプ２を形成する。この工程後の半導体ウエハ１Ｗの要部断面図を図１５に示す。
【００６６】
電源配線８ｂ１ を被覆する層間絶縁膜１１ｅは、例えばＳｉＯ２ からなる。層間絶縁膜１１ｅは、例えばＣＶＤ法等によって形成されており、その上面には、電源配線ブロック７間を接続する電源配線８ｃが形成されている。電源配線８ｃは、例えばＡｌ−Ｓｉ−Ｃｕ合金からなり、その形成方法は、上記した電源配線８ａ，８ｂと同じである。
【００６７】
その後、層間絶縁膜１１ｆ上に、電源配線ブロック７間を接続する電源配線を形成した後、それを被覆する表面保護膜１２をＣＶＤ法等によって形成する。この表面保護膜１２は、例えばＳｉＯ２ 膜の単体膜またはＳｉＯ２ 膜上に窒化シリコン膜が堆積された積層膜によって形成されている。
【００６８】
その後、表面保護膜１１ｆの所定の位置に下層の引き出し電極が露出するような孔を設けた後、その孔部分に上記図２に示したＣＣＢバンプ２を形成する。
【００６９】
このような配線工程１０４ （図１０参照）が終了した後、組立工程１０５ に移行する。組立工程１０５ では、半導体ウエハ１Ｗから個々の半導体チップ１を機械的に分離した後、その半導体チップ１をパッケージに組み込む。その後、半導体集積回路装置の組立工程で行われる所定の検査工程を経て半導体集積回路装置の製造を終了する。
【００７０】
このように、本実施例によれば、以下の効果を得ることが可能となる。
【００７１】
（１）．半導体集積回路装置の配線形成工程中にＥＢテスタ９により電源配線ブロック７の検査を行うことにより、その配線形成工程中に、電源配線系の良否を判定し、その判定結果に基づいて電源配線の不良個所を修正することができる。このため、半導体集積回路装置の歩留まりおよび信頼性を向上させることが可能となる。
【００７２】
（２）．電源配線ブロック７の検査に際してＥＢテスタ９を用いることにより、電源配線８ｂに接触することなく、電源配線ブロック７の良否を判定することができるので、電源配線８ｂ等に損傷を与えたり、膜を剥離させたりすることなく、電源配線系の良否を判定することができる。すなわち、その検査によって電源配線８ｂ等に傷がついたり、新たな異物が発生したりするのを防止できるので、半導体集積回路装置の歩留まりおよび信頼性をさらに向上させることが可能となる。
【００７３】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７４】
例えば前記実施例では、配線修正に際して集束イオンビームを用いた場合について説明したが、これに限定されるものではなく種々変更可能であり、例えばレーザビームや電子線を用いても良い。
【００７５】
また、前記実施例においては第４配線層で検査および修正を行う場合について説明したが、これに限定されるものではなく種々変更可能である。
【００７６】
また、前記実施例においては、配線間の短絡不良を修正する場合について説明したが、これに限定されるものではなく、例えば配線の断線不良等を修正することもできる。その方法としては、切断されている箇所に所定の反応ガスを供給した状態で集束イオンビームを照射することで金属膜を成長させ断線箇所を接続する方法などがある。
【００７７】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるメモリ回路を有するマイクロプロセッサに適用した場合について説明したが、それに限定されるものではなく、例えばＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等のようなメモリ回路等に適用できる。
【００７８】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００７９】
（１）．上記した半導体集積回路装置の製造方法によれば、半導体集積回路装置の配線形成工程中に電子線テスタによって電源配線の検査を行うことにより、その配線形成工程中に、電源配線系の良否を判定し、その判定結果に基づいて電源配線の不良個所を修正することができる。このため、半導体集積回路装置の歩留まりおよび信頼性を向上させることが可能となる。
【００８０】
（２）．電源配線の検査に際して電子線テスタを用いることにより、電源配線に接触することなく、電源配線の良否を判定することができるので、電源配線に損傷を与えたり、膜を剥離させたりすることなく、電源配線系の良否を判定することができる。このため、その検査によって電源配線に傷がついたり、新たな異物が発生したりするのを防止することができるので、半導体集積回路装置の歩留まりおよび信頼性をさらに向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例である半導体集積回路装置の製造工程における検査修正工程のフロー図である。
【図２】半導体集積回路装置を構成する半導体チップの平面図である。
【図３】図２の半導体集積回路装置の回路ブロック構成を説明する半導体チップの平面図である。
【図４】図２の半導体集積回路装置の電源配線ブロック構成を説明する半導体チップの平面図である。
【図５】図４における一単位の電源配線ブロックの平面図である。
【図６】図４の電源配線ブロック内における各配線層の状態を説明する説明図である。
【図７】図１の検査修正工程で用いる電子線テスタの一例の説明図である。
【図８】図１の検査修正工程で用いる電子線テスタの一例の説明図である。
【図９】図１の検査修正工程で用いる集束イオンビーム装置の一例の説明図である。
【図１０】半導体集積回路装置の製造工程フロー図である。
【図１１】図１の検査工程中における電源配線ブロックの説明図である。
【図１２】図１の検査工程で得られた電源配線ブロック内の抵抗分布図である。
【図１３】半導体チップ上で発見された電源配線間の短絡不良箇所の修正処理を説明する説明図である。
【図１４】半導体集積回路装置の製造工程中における要部断面図である。
【図１５】半導体集積回路装置の製造工程中における要部断面図である。
【符号の説明】
１ 半導体チップ
１Ｗ 半導体ウエハ
２ ＣＣＢバンプ
３ａ， ３ｂ キャッシュメモリ
４ 浮動小数点回路
５ クロック回路
６ 演算回路
７ 電源配線ブロック
８ａ，８ａ１，８ａ２，８ｂ，８ｂ１，８ｂ２，８ｃ 電源配線
８Ｐ１，８Ｐ２ 給電パッド
９ ＥＢテスタ（電子線テスタ）
９ａ 電子銃
９ｂ 二次電子検出器
９ｃ 電子光学系
９ｄ ビームコントロール系
９ｅ 真空チャンバ
９ｆ ステージ
９ｇ ステージ駆動系
９ｈ 二次電子検出回路
９ｉ 波形データ処理回路
９ｊ 画像データ処理回路
９ｋ ＣＰＵ
１０ ＦＩＢ装置（集束イオンビーム装置）
１０ａ Ｘ−Ｙステージ
１０ｂ ステージ駆動系
１０ｃ レーザ干渉計
１０ｄ イオン源
１０ｅ イオンビーム光学系
１０ｅ１ 引き出し電極
１０ｅ２ 集束レンズ群
１０ｅ３ 静電偏向レンズ群
１０ｆ イオンビーム電流検出器
１０ｇ 検出器
１０ｈ ドーズ量演算部
１０ｉ ドーズ量格納部
１０ｊ 真空チャンバ
１０ｋ 排気手段
１０ｍ ゲート弁
１０ｎ 予備排気室
１０ｐ 外部扉
１０ｑ 主制御部
１０ｒ Ｘ−Ｙステージ制御部
１１ａ〜１１ｆ 層間絶縁膜
１２ 表面保護膜
ＥＢ１ 電子線
ＥＢ２ 二次電子
ＩＢ イオンビーム
Ｐ１，Ｐ２ 給電プローブ
Claims (5)
- 半導体基板上に多層配線層を有する半導体集積回路装置の製造に際して、以下の工程を有することを特徴とする半導体集積回路装置の製造方法：
（ａ）前記半導体基板上の所定の配線層の少なくとも一部の領域に、規則的なパターン配列の複数の電源配線と、給電パッドを形成することにより、閉じた電源配線系を構成する電源配線ブロックを形成する工程、
（ｂ）前記給電パッドに給電用プローブから所定の電圧を印加して、前記配線層の前記電源配線ブロック内の前記電源配線に電子線を照射し、その電源配線から放射された二次電子を検出することにより、前記電源配線の抵抗分布を測定する工程、
（ｃ）前記抵抗分布に所定の特異点が生じた場合は、その特異点位置に隣接して前記電源配線間に短絡不良が存在すると判定する工程。 - 請求項１記載の半導体集積回路装置の製造方法において、前記電源配線間に短絡不良が存在すると判定した場合に、救済可否を判定し、前記特異点位置に従って、エネルギービームの照射により前記短絡不良部分を前記電源配線ブロック内の前記電源配線から分離して救済することを特徴とする半導体集積回路装置の製造方法。
- 請求項１記載の半導体集積回路装置の製造方法において、前記電源配線ブロックを、電源電位用配線と、基準電位用配線とを互いに平行に、かつ、交互に配置することにより構成することを特徴とする半導体集積回路装置の製造方法。
- 請求項１記載の半導体集積回路装置の製造方法において、前記電源配線ブロックを半導体基板上のメモリ回路形成領域上に形成することを特徴とする半導体集積回路装置の製造方法。
- 請求項２記載の半導体集積回路装置の製造方法において、前記エネルギービームが集束イオンビーム、レーザビームまたは電子線であることを特徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23793995A JP3616170B2 (ja) | 1995-09-18 | 1995-09-18 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23793995A JP3616170B2 (ja) | 1995-09-18 | 1995-09-18 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0982806A JPH0982806A (ja) | 1997-03-28 |
| JP3616170B2 true JP3616170B2 (ja) | 2005-02-02 |
Family
ID=17022705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23793995A Expired - Fee Related JP3616170B2 (ja) | 1995-09-18 | 1995-09-18 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3616170B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5388509B2 (ja) | 2008-08-26 | 2014-01-15 | キヤノン株式会社 | 半導体装置の製造方法 |
-
1995
- 1995-09-18 JP JP23793995A patent/JP3616170B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0982806A (ja) | 1997-03-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4015352B2 (ja) | 荷電粒子ビームを用いた検査方法 | |
| TWI603087B (zh) | 電子裝置的奈米探測方法 | |
| US7109483B2 (en) | Method for inspecting substrate, substrate inspecting system and electron beam apparatus | |
| US7408643B2 (en) | Method and apparatus for inspecting samples, and method for manufacturing devices using method and apparatus for inspecting samples | |
| JP4657394B2 (ja) | ウエハにおける欠陥を検知する方法及び装置 | |
| US8076654B2 (en) | Sample surface inspection apparatus and method | |
| US20050194535A1 (en) | Sample surface inspection method and inspection system | |
| US11709199B2 (en) | Evaluation apparatus for semiconductor device | |
| JP2016503890A (ja) | 荷電粒子ビームを用いた傾斜ミリングまたは視射角ミリング操作用の基準マーク設計 | |
| JP3741897B2 (ja) | 荷電ビーム処理装置およびその方法、半導体の不良解析方法 | |
| JP4606443B2 (ja) | 荷電粒子線を用いた回路パターン用基板検査方法および基板検査装置 | |
| JP3859480B2 (ja) | 検査方法 | |
| JP3616170B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPH04305954A (ja) | 製造プロセスを試験する装置と方法 | |
| US11391756B2 (en) | Probe module and probe | |
| JP4625375B2 (ja) | 検査装置 | |
| TWI767278B (zh) | 多重著陸能量掃描電子顯微鏡系統及方法 | |
| US11977099B2 (en) | Method for manufacturing semiconductor device | |
| JP2000156393A (ja) | 基板抽出方法及びそれを用いた電子部品製造方法 | |
| EP0124358B1 (en) | Method for disconnecting interconnection using focused ion beam | |
| JP4625376B2 (ja) | 電子ビームによる検査方法 | |
| JP2531690B2 (ja) | 配線薄膜パタ―ンの形成方法及びその装置 | |
| JP2004328003A (ja) | 基板抽出方法及びそれを用いた電子部品製造方法 | |
| TW202407364A (zh) | 用於測試基板的電連結的方法與設備 | |
| WO2004036639A1 (ja) | エッチング装置及びそれを用いた半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041019 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041104 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071112 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081112 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081112 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091112 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |