JP3611377B2 - 画像表示装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、マトリクス状に配置された複数の電極の交点の位置に形成される複数の表示セル中から選択された表示セルに対し、メモリ機能を利用したデータ表示を行う画像表示装置に関する。
さらに詳しくいえば、本発明は、メモリ機能を有する表示素子である表示セルの集合によって構成される表示パネル、例えば、プラズマディスプレイパネルを備えたプラズマディスプレイ装置のような平面マトリクス型の画像表示装置において、所定の表示データを表示するためのプラズマディスプレイパネルを駆動する技術に係り、特に、表示セルのメモリ機能を利用して多階調表示を行う機能を備えたＡＣ（交流）型のプラズマディスプレイ装置（プラズマディスプレイ装置は、通常、ＰＤＰと略記される）に関するものである。
【０００２】
上記のＡＣ型ＰＤＰに使用されるプラズマディスプレイパネルは、２本の維持放電電極（以下、場合によっては、「維持放電」を「サスティン」と称することもある）に、交互に電圧波形を印加することで放電を持続し、発光表示を行うものである。１度の放電は、パルス印加後、数μｓで終了する。放電によって発生した正電荷であるイオンは、負の電圧が印加されている電極上の絶縁層に蓄積され、同様に負電荷である電子は、正の電圧が印加されている電極上の絶縁層に蓄積される。
【０００３】
したがって、初めに高い電圧（書き込み電圧）のパルス（書き込みパルス）で放電させて壁電荷を生成した後、極性の異なる前回よりも低い電圧（維持放電電圧：サスティン電圧とも称する）のパルス（維持放電パルス：サスティンパルスとも称する）を印加すると、前に蓄積された壁電荷がサスティン電圧に重畳され、放電空間に対する電圧は大きなものとなり、放電電圧のしきい値を越えて放電を開始する。換言すれば、一度書き込み放電を行い壁電荷を生成した表示セルは、その後、維持放電パルスを交互に印加することによって放電を持続するという性質がある。このようなＡＣ型ＰＤＰの性質は、メモリ効果、またはメモリ機能とよばれ、ＡＣ型ＰＤＰは、上記のメモリ機能を利用してカラー表示および多階調表示を実現するものである。
【０００４】
近年の画像表示装置における表示パネルにおいては、ＨＤＴＶやＥＤＴＶ−ＩＩ等の高品位な放送規格によるテレビジョンや、一般のＮＴＳＣ（Ｎａｔｉｏｎａｌ Ｔｅｌｅｖｉｓｉｏｎ Ｓｙｓｔｅｍ Ｃｏｍｍｉｔｔｅｅ）方式によるワイド型のテレビジョンに合わせるために、受像器の大型化が要求される傾向にある。ただし、これまでのブラウン管方式による受像器では大型化の限界があるので、次世代のテレビジョンの本命として、上記のようなカラー表示用のＰＤＰが提供されている。この種のＰＤＰには、２本の電極間で選択書き込み放電（すなわち、アドレス放電）および維持放電を行う２電極型と、平行に配置された第１の電極および第２の電極の対と第３の電極による面放電を利用して選択書き込み放電および維持放電を行う３電極型とが存在するが、多階調表示可能なカラー表示用のＰＤＰでは、放電による衝撃が回避されパネル前面の蛍光体の長寿命が保証される３電極型のＡＣ型ＰＤＰが一般に使用される傾向にある。
【０００５】
しかしながら、上記の３電極型のＡＣ型ＰＤＰにおいては、平面マトリクス状に配置した複数のアドレスデータ電極（第３の電極）と、複数のＸサスティン電極（第１の電極）および複数のＹスキャン電極（第２の電極）によってＰＤＰを駆動しているため、必然的に電極が長くなる。それゆえに、ＰＤＰ自体の面積が大きくなり、電極上の表示セル数（表示ドット数）が増えるほど、維持放電を行う際に各々のＸサスティン電極およびＹスキャン電極の対により形成される１ライン上の表示データ量に依存してライン間輝度差が増大してしまう。
【０００６】
本発明は、特に３電極型のＡＣ型ＰＤＰ等の平面マトリクス型の画像表示装置の画像において、ＰＤＰ上の各ラインの表示データ量（負荷）に依存してライン間輝度差が生ずるのを防止し、ＰＤＰ上の表示データに関する均一な輝度を実現するための一方策について言及するものである。
【０００７】
【従来の技術】
図１０は、従来の画像表示装置の一例を示すブロック図である。ここでは、従来の画像表示装置の代表例として、３電極・面放電型のＡＣ型プラズマディスプレイ装置（ＡＣ型ＰＤＰ）の構成を説明することとする。
図１０に示すプラズマディスプレイ装置１１内のプラズマディスプレイパネル２１においては、Ｘ電極群４２を構成するサスティン電極Ｘ等からなる第１の電極、および、Ｙ電極群５３を構成するスキャン電極Ｙ１、Ｙ２、Ｙ３、…、Ｙｎ（ｎは任意の正の整数）等からなる第２の電極の対がライン毎に平行に配置される。さらに、アドレス電極群３２を構成するアドレスデータ電極Ｄ１、Ｄ２、Ｄ３、…、Ｄｎ等からなる第３の電極を、第１および第２の電極の対と対向する位置であって第１および第２の電極と直交する状態に配置することによって、上記の第１および第２の電極の対と第３の電極との交点の位置に平面マトリクス状の複数の表示セル２２が形成される。
【０００８】
さらに、図１０において、従来のプラズマディスプレイ装置におけるプラズマディスプレイパネル２１内の表示セル２２を駆動するための複数種のドライバ回路や、これらのドライバ回路を制御するための制御回路部の構成を説明することとする。
図１０におけるドライバ回路として、上記表示セルのアドレス放電を目的として１ライン分のアドレス電極群３２のデータ駆動を行うアドレスデータドライバ回路３１と、上記表示セルの維持放電を目的としてＸ電極群４２に対し共通の維持放電駆動（すなわち、サスティン駆動）を行うＸ共通ドライバ回路４０とが設けられている。さらに、選択書き込み放電を行うアドレス期間では、スキャン電極Ｙ１〜Ｙｎ（例えば、ｎ＝４８０）のＹ電極群５３に対し上記アドレスデータドライバ回路３１にてセットされた１ライン分のデータに関して順次データ走査（スキャン）を行い、維持放電期間（すなわち、サスティン期間）になるとサスティン駆動を行うＹ共通ドライバ回路５０が設けられている。さらに、このＹ共通ドライバ回路５０にはＹスキャンドライバ５５が接続されている。このＹスキャンドライバ５５は、Ｙ共通ドライバ回路５０によって、自身の供給電源そのものにサスティンパルスを印加して上記Ｙ電極群５３に対し共通のサスティン駆動を行うものである。
【０００９】
さらに、図１０においては、上記のアドレスデータドライバ回路３１、Ｘ共通ドライバ回路４０、Ｙ共通ドライバ回路５０、Ｙスキャンドライバ回路５５、およびプラズマディスプレイパネル２１を含むプラズマディスプレイ装置１１の動作をすべて制御する制御回路部６１が設けられている。この制御回路部６１の主要部は、複数の表示セルのアドレス放電により表示データの制御を行う表示データ制御部６２と、上記の各種のドライバ回路によるプラズマディスプレイパネル２１内の表示セル２２を駆動するタイミングを制御する駆動タイミング制御部６３とから構成される。
【００１０】
さらに詳しく説明すると、上記の表示データ制御部６２は、外部から入力されるカラー表示用の表示データの列（赤色表示データＲ７〜０、緑色表示データＧ７〜０、青色表示データＢ７〜０）を、プラズマディスプレイ装置１１を駆動するためのデータに並び替える表示データ前処理部６２１と、並べ替えた表示データの列を一旦格納しておき、アドレス期間にアドレス放電制御用の表示データ信号Ａ−ＤＡＴＡとして順次アドレスデータドライバ回路３１に転送するフレームメモリ部６２２と、このフレームメモリ部６２２を適正なタイミングでリード／ライト（Ｒ／Ｗ）動作させるフレームメモリ制御回路部６２３とを有している。
【００１１】
また一方で、上記の駆動タイミング制御部６３は、アドレスドライバ、外部から入力されるドットクロックＣＬＫ、ブランキング信号ＸＢＬＮＫ、垂直同期信号ＸＶｓｙｎｃ、および水平同期信号ＸＨｓｙｎｃ等の各種信号を、プラズマディスプレイ装置１１の表示を行うための内部制御信号に変換するためのＰＤＰタイミング発生回路部６３１を有している。このＰＤＰタイミング発生回路部６３１により入力表示データを制御することによって、Ｘ共通ドライバ回路４０、Ｙ共通ドライバ回路５０およびＹスキャンドライバ回路５５に対する駆動シーケンスが与えられる。
【００１２】
さらに、上記の駆動タイミング制御部６３は、アドレス放電制御用のクロック信号Ａ−ＣＬＫを出力してアドレスデータドライバ回路３１を駆動するアドレスドライバ制御部６３２と、Ｙスキャンドライバ回路４０を駆動するＹスキャンドライバ制御部６３３と、Ｘ共通ドライバ回路４０およびＹ共通ドライバ回路５５を駆動する共通ドライバ制御部６３４とを有している。代表的に、Ｙスキャンドライバ回路５５には、Ｙ電極群５３を構成するスキャン電極Ｙ１〜Ｙｎのデータ走査に係る複数ビットのスキャンデータ信号Ｙ−ＤＡＴＡ、および、上記データ走査に係るクロック信号Ｙ−ＣＬＫが入力される。
【００１３】
図１１は、図１０の従来のプラズマディスプレイ装置に使用されるプラズマディスプレイパネルにおいて複数のサブフレームを形成した状態を示す図であり、図１２は、上記の従来のプラズマディスプレイ装置における１サブフレーム内の駆動波形を示すタイミングチャートである。
ここでは、図１１および図１２に示すように、例えば、１６．７ｍｓｅｃ（ミリ秒）の期間を有する一つのフレームを分割して形成されるサブフレーム（ＳＦと略記することもある）の数は、８に設定している。すなわち、これらのサブフレームを適当に組み合わせて駆動シーケンスを規定することにより、例えばノンインタレース駆動時には２５６階調を表示することができるようにしている。各々のサブフレームは、このサブフレームの重みに応じた表示データの書き込みを行うアドレス期間と、アドレス指定がなされた表示データを表示するサスティン期間とに分かれており、各サブフレームを重ね合わせて１フレーム画像を表示している。
【００１４】
さらに、図１２において、あるサブフレームのアドレス期間のステップ１では、Ｘ電極群側のサスティン電極Ｘに対し、すべての表示セルを初期状態にするための消去放電電圧Ｖｅ のイレーズパルス（消去放電パルス）を印加する。さらに、ステップ２では、Ｙ電極群側のすべてのラインのスキャン電極（サスティン電極としても機能する）Ｙ１〜Ｙ４８０に対し、書き込み放電を生じさせる書き込み電圧Ｖｗ の書き込みパルスを印加する。さらに、ステップ３では、Ｘ電極群側のサスティン電極Ｘに対し、各ラインの表示セル内に壁電荷を均一に蓄積するためのイレーズパルスを再度印加する。さらに、ステップ４では、アドレスデータ電極Ｄ１〜Ｄｎにアドレス電圧Ｖａ のアドレスパルスを印加すると共に、表示すべき表示データに応じてスキャン制御用の電源電圧Ｖｓｃを有するデータスキャンパルスを選択的に印加する。上記のステップ１〜ステップ４に従って各種電極を駆動することにより、ＰＤＰ内の表示セルの選択書き込み放電が実行される。
【００１５】
上記のアドレス期間に続くサスティン期間では、Ｘ電極群側のサスティン電極Ｘ、および、Ｙ電極群側の各ラインのスキャン電極Ｙ１〜Ｙ４８０に対し、前述の書き込み電圧Ｖｗ よりも低い維持放電制御用の電源電圧Ｖｓ を有するサスティンパルスを印加する。このようにして、一度書き込み放電を行い壁電荷を生成した表示セルは、その後、サスティンパルスを交互に印加することによって発光放電を持続させることができる。
【００１６】
図１３は、図１０の従来例におけるスキャンドライバの構成を示す回路図である。図１３に示すスキャンドライバは、図１０のＹ共通ドライバ回路５０およびＹスキャンドライバ回路５５を含む。
図中、５２１はスキャンデータ・シフト回路、５２３はスキャン出力回路、５２４は、Ｙ電極群を構成するスキャン電極Ｙ１〜Ｙ４８０への高圧出力回路、５２５はスキャン電極Ｙ１〜Ｙ４８０の全ラインを共通に駆動する共通サスティン出力回路である。
【００１７】
図１３においては、スキャンデータ・シフト回路部５２１により各ライン毎のスキャンデータＳＣＤ１、…、ＳＣＤｋ、…、ＳＣＤ４８０（１≦ｋ≦４８０）が選択され、各々のスキャン出力回路５２３に入力される。これらのスキャンデータＳＣＤ１、…、ＳＣＤｋ、…、ＳＣＤ４８０中の特定のスキャンデータにより選択されたラインのみ、スキャン出力回路５２３からスキャンパルス（ＳＣ１、…、ＳＣｋ、…、ＳＣ４８０）が生成され、後段の複数の高圧出力回路５２４に出力される。これらの高圧出力回路５２４には、共通サスティン出力回路５２５により全ラインの高圧出力回路５２４を共通にサスティン駆動するための共通サスティン駆動信号ＳＵ、ＳＤが、共通サスティン出力回路５２５から供給される。これらの共通サスティン駆動信号ＳＵ、ＳＤは、上記のスキャンパルスと合成された後、Ｙ電極群へと出力される（出力信号ＤＯ１…、ＤＯｋ、…、ＤＯ４８０）。
【００１８】
このように、従来の画像表示装置、例えば、プラズマディスプレイ装置１１においては、Ｙ電極群中の全ラインが共通にサスティン駆動されるため、ライン間での負荷依存による輝度差の発生を補償することができなかった。
さらに、従来のプラズマディスプレイ装置１１においては、アドレスデータドライバ回路（Ａデータドライバ回路と略記することもある）３１により書き込まれたＸ電極群側のサスティン電極、Ｙ電極群側のサスティン電極（すなわち、スキャン電極）上の各表示セルに対し、Ｘ共通ドライバ回路４０およびＹ共通ドライバ回路５５によって全画面共通にサスティンパルスを印加して表示駆動を行っている。
【００１９】
【発明が解決しようとする課題】
上記のとおり、従来のＡＣ型のプラズマディスプレイ装置１１では、Ｘ電極群側の共通のサスティン電極と、Ｙ電極群側の各スキャン電極により構成される電極の対によって、１ラインで複数の表示セルを駆動していた。この場合、各ラインの表示データの表示用電流は当該表示セル中の表示データ量（負荷）にほぼ比例する。各々の電極には抵抗成分が分布しており、電極が長くなるほど電極の抵抗値も大きくなる。したがって、この電極の抵抗成分により、表示用電流を供給する際に電圧降下（電圧ドロップ）が生じる。この電圧降下の量は、表示データ量に依存することになる。さらに、電極間には元々浮遊容量が存在するので、この浮遊容量により電荷が不必要に蓄積されていくために、同様に電圧降下が生じる。このため、表示データ量が多くなるほど電極上の両端での電位が異なってしまい、ライン間での表示輝度に差を生じることとなる。
【００２０】
あるサブフレームで上記のようなライン間輝度差が生ずる様子を図１４の模式図に示す。図１４において、Ｘ電極群側のサスティン電極とＹ電極群側のスキャン電極は、交互にかつ反対側に引き出されているため、Ｘ側電極の場所Ｃ１〜Ｃ２′上の輝度の変化とＹ側電極の場所Ｃ２〜Ｃ１′上の輝度の変化とを比較すれば明らかなように、同一ライン上の表示セル同士の表示輝度は平均化される。このため、表示データ量の多少に関係なく、同一ライン上の表示セル間の輝度差はほとんど生じない。しかしながら、例えば、Ｘ側電極の場所Ｃ３〜Ｃ４′上、および、Ｙ側電極の場所Ｃ４〜Ｃ３′上のラインでは、前述のラインよりも表示データがはるかに少ない。このように、表示データ量の多いラインと少ないラインとの間では、図１４のグラフから明らかなようにライン間輝度差が生じることになる。すなわち、表示データ量の多いライン（例えばＣ１〜Ｃ２）では、負荷が多いために低くなって暗くなり、表示データ量の少ないライン（例えばＣ３〜Ｃ４）では、輝度が高くなって明るくなる。
【００２１】
図１５は、従来技術におけるサブフレーム毎の輝度のライン負荷特性を示すグラフであり、図１６は、従来技術における輝度対階調特性の負荷による変動の様子を示すグラフである。
前述の図１４では、ある一つのサブフレームに関しライン間輝度差を生じる過程を説明したが、複数のサブフレームを重ねて多階調表示を行う場合には、１段階の輝度差よりも、負荷の違い｛各サブフレームにおける負荷は、図１５におけるＳＦ２〜ＳＦ６（ＳＦ６が最上位ビットＭＳＢに対応する）のライン負荷特性中に矢印（↑）でもって示す｝による輝度差のほうが大きくなるおそれが生じてくる。この結果、図１５に示す各サブフレーム内での負荷特性によって本来なだらかに表現されるべき階調が、図１６に太線矢印で示すように、何回も階調逆転現象を起こしたかのような不連続な輝度特性となって現れるという問題が発生する。
【００２２】
本発明は上記問題点に鑑みてなされたものであり、プラズマディスプレイ装置等の平面マトリクス型の表示パネルにおいて、ライン毎の表示データ量に依存して各サブフレームのライン間輝度差が生ずるのを防止し、画像上の表示データに関する均一な輝度を保証してフリッカが発生するのを防止すると共に、表示パネル上で表示データの階調をより忠実に表示することが可能な画像表示装置を提供することを目的とする。
【００２３】
【課題を解決するための手段】
図１は本発明の原理構成を示すブロック図である。ただし、ここでは、画像表示装置として、特に、３電極・面放電型のＡＣ型プラズマディスプレイ装置（ＡＣ型ＰＤＰ）を代表して示すこととする。なお、これ以降、前述した構成要素と同様のものについては、同一の参照番号を付して表すこととする。
【００２４】
図１に示す画像表示装置１内の表示パネル２においては、従来の構成と同じように、複数の第１の電極（例えば、サスティン電極Ｘ１、Ｘ２、…、Ｘｎ）１４、および、複数の第２の電極（例えば、スキャン電極Ｙ１、Ｙ２、…、Ｙｎ）１５により形成される各電極の対がライン毎に平行に配置される。さらに、複数の第３の電極（例えば、アドレスデータ電極Ｄ１、Ｄ２、…、Ｄｎ）１３を、第１および第２の電極の対と対向する位置であって第１および第２の電極と直交する状態に配置することによって、上記の第１および第２の電極の対と第３の電極との交点の位置（交差位置）に平面マトリクス状の複数の表示セルが形成される。
【００２５】
さらに、これらの表示セルを駆動するための複数種のドライバ回路として、第１の電極１４の各々に維持放電制御等に用いる第１の制御信号Ｓｃ１を供給し、維持放電等の駆動を行う第１電極側ドライバ回路部４、第２の電極１５の各々に維持放電制御用等に用いる第２の制御信号Ｓｃ２を供給し維持放電等の駆動を行う第２電極側ドライバ回路部５、および、第３の電極にアドレス放電制御用の制御信号（例えば、表示データ信号Ａ−ＤＡＴＡ、クロック信号Ａ−ＣＬＫ）を供給し、データ選択書き込みを行うデータドライバ回路部３が設けられている。このデータドライバ回路部３の構成は、前述の図１０の従来例におけるアドレスデータドライバ回路３１の構成とほぼ同じなので、ここでは、その説明を省略することとする。
【００２６】
さらに、図１に示す制御回路部６１の構成も、基本的には、前述の図１０の従来例における制御回路部の構成と同じなので、ここでは、その説明を省略することとする。
上記の問題点を解決するために、本発明の画像表示装置は、１ライン毎に表示すべき表示データを検出し、検出した表示データ量を計数するライン毎表示データ量計数手段７を設けている。さらに、各々のラインにて、表示データ量計数手段７により表示データ量を計数した結果に基づき、第１および第２の電極１４、１５の対による維持放電の回数を設定してこの維持放電の回数を制御するようにしている。
【００２７】
好ましくは、本発明の画像表示装置は、さらに、維持放電を行うために上記の各ラインの第１および第２の電極１４、１５の対毎に印加される維持放電制御信号を計数する維持放電制御信号計数手段を備えている。さらに、上記表示データ量計数手段７による表示データ量の計数結果と、上記維持放電制御信号計数手段による維持放電制御信号のパルスの計数結果とを比較し、両方の計数結果が一致した時点で維持放電を無効にするためのディセイブル信号を生成し、このディセイブル信号と別途入力された維持放電の開始を規定する維持放電開始信号に基づいて維持放電を有効にするためのイネイブル信号を生成し、このイネイブル信号と上記維持放電制御信号との論理演算を行うことによって上記ライン毎の維持放電の回数を制御するようにしている。
【００２８】
また一方で、本発明の画像表示装置は、上記の各ラインの第１および第２の電極１４、１５に対し、維持放電を行うための維持放電制御信号をそれぞれ供給する第１電極側ドライバ回路部４および第２電極側ドライバ回路部５と、上記ライン毎に表示すべき表示データに対応する複数ビットのディジタル信号を検出し、これらのディジタル信号のパルスをカウントすることにより上記表示データの表示データ量を計数するライン毎表示データ量計数手段７とを備えている。さらに、第１電極側ドライバ回路部４および第２電極側ドライバ回路部５の少なくとも一方は、維持放電制御信号ＳＵＳのパルスを計数する維持放電制御信号カウンタ、この維持放電制御信号カウンタから出力される維持放電制御信号計数データと、上記ライン毎表示データ量計数手段７から出力される表示データ量計数データとを比較し、上記の維持放電制御信号計数データと表示データ量計数データとが一致したか否かを判定する一致判定回路部、両データが一致した時点で、維持放電を無効にするディセイブル信号と、別途入力された維持放電の開始を規定する維持放電開始信号に基づいて維持放電を有効にするためのイネイブル信号を生成するイネイブル信号生成器部、および、このイネイブル信号と上記維持放電制御信号との論理演算を行うことにより上記ライン毎に表示データ量に応じて維持放電の回数を設定し、この維持放電の回数を制御するための論理回路部を内蔵している。
【００２９】
好ましくは、第１電極側ドライバ回路部４および第２電極側ドライバ回路部５の少なくとも一方は、さらに、複数ビットのディジタル信号を駆動するための複数の高電圧出力段と、これらの複数ビットのディジタル信号の出力ビット数に応じた複数の維持放電制御信号によって複数の高電圧出力段が駆動される場合に、維持放電の期間になってから、すべての複数ビットに対し維持放電制御信号に応じた維持放電の回数だけ一度に維持放電を行えるように、予め走査した上記ライン毎の表示データ量に関するデータを保持するためのデータカウンタ・レジスタとを内蔵している。さらに、上記高電圧出力段およびデータカウンタ・レジスタにより、上記複数ビットのディジタル信号を一度に駆動させるようにしている。
【００３０】
さらに、好ましくは、第１電極側ドライバ回路部４または第２電極側ドライバ回路部５のいずれか一方の外部にスイッチ回路を設けている。この第１電極側ドライバ回路部４または第２電極側ドライバ回路部５のいずれか一方により、上記ライン毎に表示セルに対するデータ走査を行うことを可能にするスキャン制御と維持放電を行うことを可能にする維持放電制御とを兼ねて実行する場合に、上記のスキャン制御時の電源電圧Ｖｓｃと上記の維持放電制御時の電源電圧Ｖｓ とを共通の電源ラインから供給し、上記スイッチ回路によって上記２種の電源電圧Ｖｓｃ、Ｖｓ を切り換え、上記の一方のドライバ回路部でもって、スキャン制御による表示セルの駆動と維持放電制御による表示セルの駆動の両方を行うようにしている。
【００３１】
さらに好ましくは、上記表示データ量の依存性によるライン間の輝度差を補償するように、上記ライン毎に維持放電の回数が制御される。
さらに好ましくは、本発明の画像表示装置は、表示データの階調の重みに応じて一つのフレームを時分割することにより複数のサブフレームを形成し、これらの複数のサブフレームの各々の輝度を組み合わせることによって多階調表示を行う機能を有しており、上記の各サブフレーム単位で上記表示データ量の依存性によるライン間の輝度差を補償するように、上記ライン毎に維持放電の回数の制御を行うような構成にしている。
【００３２】
【発明の実施の形態】
本発明の画像表示装置、例えば、３電極・面放電型のＡＣ型プラズマディスプレイ装置においては、表示パネル内の第１の電極（例えば、Ｘ電極群側のサスティン電極Ｘ１〜Ｘｎ）１４と第２の電極（例えば、Ｙ電極群側のスキャン電極Ｙ１〜Ｙｎ）１５の対を、ライン毎に別個に駆動するようにしている。
【００３３】
さらに、各ラインの表示データ量を個々に計数するライン毎表示データ量計数手段、例えば、１ライン表示データ量カウント回路を設け、この１ライン表示データ量カウント回路により、複数ビットの表示データ量計数データを生成するようにしている。さらに、維持放電のための駆動を行う第１電極側ドライバ回路部４および第２電極側ドライバ回路部５内で維持放電制御信号のパルスを計数して得られる維持放電制御信号計数データと、上記の表示データ量計数データとを比較し、維持放電制御信号計数データと表示データ量計数データとが一致した時点で、維持放電を無効にするディセイブル信号と、維持放電の開始を規定する維持放電開始信号に基づいて維持放電を有効にするためのイネイブル信号を生成する。さらに、このイネイブル信号と維持放電制御信号との論理演算（例えば、論理積演算）を行うことにより各ラインにつながっている表示データ量に応じて維持放電の回数をライン毎に設定し、この維持放電の回数を適当に調整するようにしている。
【００３４】
さらに、本発明の画像表示装置では、各々のラインに対し表示データ量計数データと維持放電制御信号計数データとが一致するところまで維持放電の動作を続けるという駆動を行い、表示データ量が多く輝度が低下したラインに対する維持放電の回数を他のラインより多くすることによりライン間の輝度差を零にするようにしている。
【００３５】
これまでは、すべての表示ラインを共通のドライバ回路により駆動していたために、１ラインに接続される負荷が揃わない場合、負荷の違いによる輝度差が階調の１段階の輝度差よりも大きくなることがあった。これに対し、本発明のドライバ回路によれば、複数のラインの電極の対をそれぞれ別個に駆動するようにしているので、輝度が低下したラインに対する維持放電の回数を他のラインより多くしてライン間の輝度差を零にすることができる。
換言すれば、本発明においては、第１の電極１４と第２の電極１５の電極対毎に、この電極対に接続されるラインの表示データ量に応じた維持放電の回数をイネイブル信号によって設定し、当該ラインの負荷に相当する表示データ量が多いことにより輝度低下を起こしたラインの維持放電の回数、すなわち、サスティン回数を増やして表示データ量が少ないラインとの輝度差を補償するようにしている。
【００３６】
かくして、本発明では、一つのフレームを複数のサブフレームに分割する場合に、各サブフレームでのライン毎の発光表示の輝度が、ライン毎の負荷に対応する表示データ量に依存することなく本来出したい一定の値の輝度に調整されるため、各サブフレームのライン間で輝度差が生じなくなり、表示パネル上の表示データに関する均一な輝度が実現されると共に、階調逆転や不連続性のない直線性の優れた多階調表示を行うことが可能になる。
【００３７】
【実施例】
以下添付図面（図２〜図９）を用いて本発明の実施例を詳細に説明する。
図２は、本発明の一実施例の構成を示すブロック図である。ただし、ここでは、本発明の画像表示装置１の代表例として、３電極・面放電型のＡＣ型のプラズマディスプレイ装置（ＰＤＰ）１１の構成を説明することとする。
【００３８】
図２に示すプラズマディスプレイ装置１１内のプラズマディスプレイパネル２１においては、第１の電極としてのＸ電極群４２を構成するサスティン電極Ｘ１、Ｘ２、…Ｘｋ …、Ｘ４８０、および、第２の電極としてのＹ電極群５３を構成するスキャン電極Ｙ１、Ｙ２、…Ｙｋ …、Ｙ４８０が、表示ライン毎に対になって平行に配置される。この場合、スキャン電極Ｙ１、Ｙ２、…Ｙｋ …、Ｙ４８０は、サスティン電極としての機能も有している。さらに、第３の電極としてのアドレス電極群３２を構成するアドレスデータ電極Ｄ１、Ｄ２、Ｄ３、…、Ｄｎが、Ｘ電極側のサスティン電極とＹ電極側のスキャン電極との電極対と対向する位置であってサスティン電極およびスキャン電極と直交する状態に配置される。このような電極対とアドレスデータ電極との交点の位置に平面マトリクス状の複数の表示セル２２が形成される。
【００３９】
さらに、図２のプラズマディスプレイ装置１１におけるプラズマディスプレイパネル２１を駆動するためのデータドライバ回路部３（図１）、第１電極側ドライバ回路部４（図１）および第２電極側ドライバ回路部５（図１）の構成、ならびにこれらのドライバ回路部を制御するための制御回路部６１の構成を説明することとする。
【００４０】
図２においては、第１電極側ドライバ回路部４として、従来の場合（図１０）と同じように、複数の表示セル２２のアドレス放電を目的として１ライン分のアドレス電極群３２のデータ駆動を行うアドレスデータドライバ回路３１を設けている。
さらに、第１電極側ドライバ回路部４として、上記表示セル２２の維持放電を目的としてＸ電極群４２の各サスティン電極Ｘ１〜Ｘ４８０に対しサスティン駆動を行うＸサスティンドライバ回路４１を設けている。
【００４１】
さらに、第２電極側ドライバ回路部５として、選択書き込み放電を行うアドレス期間では、Ｙ電極群５３の各スキャン電極Ｙ１〜Ｙ４８０に対し上記アドレスデータドライバ回路３１にてセットされた１ライン分のデータに関して順次データ走査を行い、サスティン期間になるとサスティン駆動を行うＹスキャンドライバ回路５１を設けている。
【００４２】
さらに、Ｘサスティンドライバ回路４１には、維持放電制御（すなわち、サスティン制御）時の電源電圧、すなわち、サスティン電圧Ｖｓ と消去放電制御時の電源電圧、すなわち、イレーズ電圧Ｖｅ とを切り換えるためのスイッチ回路４３が設けられている。また一方で、Ｙスキャンドライバ回路５１には、上記サスティン電圧Ｖｓ と、スキャン制御時の電源電圧、すなわち、スキャン電圧Ｖｓｃとを切り換えるためのスイッチ回路５４が設けられている。このスイッチ回路５４では、ライン毎に表示セル２２に対するデータ走査を行うことを可能にするスキャン制御とサスティン制御とを兼ねて実行する場合に、上記のサスティン電圧Ｖｓ と電源電圧Ｖｓ スキャン制御時の電源電圧サスティン電圧Ｖｓ とスキャン電圧Ｖｓｃとを切り換えることにより、一つのＹスキャンドライバ回路５１でもって、スキャン制御による表示セル２２の駆動とサスティン制御による表示セル２２の駆動の両方を行うようにしている。
【００４３】
さらに、図２においては、上記のアドレスデータドライバ回路３１、Ｘサスティンドライバ回路４１およびＹスキャンドライバ回路を含むプラズマディスプレイ装置１１の動作をすべて制御する制御回路部６１が設けられている。この制御回路部６１の主要部は、前述の図１０の場合と同じように、複数の表示セル２２のアドレス放電により表示データの制御を行う表示データ制御部６２と、上記の各種のドライバ回路によるプラズマディスプレイパネル２１内の表示セル２２を駆動するタイミングを制御する駆動タイミング制御部６３とから構成される。
【００４４】
さらに詳しく説明すると、上記の表示データ制御部６２は、外部から入力されるカラー表示用の表示データの列（赤色表示データＲ７〜０、緑色表示データＧ７〜０、青色表示データＢ７〜０）を、プラズマディスプレイ装置１１を駆動するためのデータに並び替える表示データ処理部６２１と、並び替えた表示データの列を一旦格納しておき、アドレス期間にアドレス放電制御用の表示データ信号Ａ−ＤＡＴＡとして順次アドレスデータドライバ回路３１に転送するフレームメモリ部６２２と、このフレームメモリ部６２２を適正なタイミングでリード／ライト動作させるフレームメモリ制御部６２３とを有している。
【００４５】
また一方で、上記の駆動タイミング制御部６３は、外部から入力されるドットクロックＣＬＫ、ブランキング信号ＸＢＬＮＫ、垂直同期信号ＸＶｓｙｎｃ、および水平同期信号ＸＨｓｙｎｃ等の各種信号を、プラズマディスプレイ装置１１の表示を行うための内部制御信号に変換するためのＰＤＰタイミング発生回路部６３１を有している。このＰＤＰタイミング発生回路部６３１により入力表示データを制御することによって、Ｘ共通ドライバ回路４０、Ｙ共通ドライバ回路５０およびＹスキャンドライバ回路５５に対する駆動シーケンスが与えられる。
【００４６】
さらに、上記の駆動タイミング制御部６３は、アドレス放電制御用のクロック信号Ａ−ＣＬＫを出力してアドレスデータドライバ回路３１を駆動するアドレスドライバ制御部６３２と、Ｘサスティンドライバ回路４１を駆動するＸサスティンドライバ制御部６３５と、Ｙスキャンドライバ回路５１を駆動するＹスキャンドライバ制御部６３３とを有している。
【００４７】
Ｘサスティンドライバ制御部６３５では、Ｘ電極群４２を構成するサスティン電極Ｘ１〜Ｘ４８０に印加される維持放電制御信号（すなわち、サスティン制御信号）Ｘ−ＳＵＳ、および、サスティン制御信号Ｘ−ＳＵＳの発生開始の時期を規定する維持放電開始信号（すなわち、サスティン開始信号）ＳＵＳＳＴが生成され、Ｘサスティンドライバ回路４１に送出される。
【００４８】
また一方で、Ｙスキャンドライバ制御部６３３では、Ｙ電極群５３を構成するスキャン電極Ｙ１〜Ｙ４８０のデータ走査に係る複数ビットのスキャンデータ信号Ｙ−ＤＡＴＡ、上記データ走査に係るクロック信号Ｙ−ＣＬＫ、上記スキャン電極Ｙ１〜Ｙ４８０に印加されるサスティン制御信号Ｙ−ＳＵＳ、および、サスティン制御信号Ｙ−ＳＵＳの発生開始の時期を規定するサスティン開始信号ＳＵＳＳＴが生成され、Ｙスキャンドライバ回路５１に送出される。
【００４９】
さらに、図２においては、本発明の特徴であるライン毎表示データ量計数手段７（図１）として、フレームメモリ部６２２からのアドレス放電制御用の表示データ信号Ａ−ＤＡＴＡに基づき、各々のラインの表示データ量を計数する１ライン表示データ量カウント回路７１を設けている。
この１ライン表示データ量カウント回路７１は、各々のラインの表示データ量のカウント数に対応する複数ビット（ここでは８ビット）のディジタル出力を有する。このディジタル出力、すなわち、表示データ量出力データ信号ＤＡＣは、サスティン駆動を行うＸサスティンドライバ回路４１およびＹスキャンドライバ回路５１内の維持放電制御信号計数手段によりカウントされたサスティン制御信号のパルスの数（サスティンパルスの数）と比較される。さらに、Ｘサスティンドライバ回路４１およびＹスキャンドライバ回路５１は、上記の表示データ量出力データ信号ＤＡＣが示す表示データ量のカウント数とサスティンパルスの数とが一致するところまで維持放電の動作（サスティン動作）を続けるという駆動を行う。このようにして、表示データ量の多いラインに対するサスティン数を他のラインより多くすることによりライン間輝度差を補償することが可能になる。
【００５０】
図３は、本発明の一実施例における１サブフレーム内の駆動波形を示すタイミングチャートである。
図３に示すサブフレームは、前述の図１２の場合と同じように、各サブフレームの重みに応じた表示データの書き込みを行うアドレス期間と、アドレス指定がなされた表示データを表示するサスティン期間とに分かれており、各ＳＦを重ね合わせて１フレーム画像を表示している。
【００５１】
さらに、図３において、あるサブフレームのアドレス期間内の初期化期間は、前述の図１２のステップ１からステップ３までの動作がなされる。さらに詳しく説明すると、初めに、各ラインのサスティン電極Ｘ１〜Ｘ４８０に対し、このサスティン電極に接続された表示セル２２を初期状態にするための消去放電電圧Ｖｅ のイレーズパルスが印加される。次に、各ラインのスキャン電極Ｙ１〜Ｙ４８０に対し、書き込み放電を生じさせる書き込み電圧Ｖｗ の書き込みパルスが印加される。さらに、サスティン電極Ｘ１〜Ｘ４８０に対し、各ラインの表示セル内に壁電荷を均一に蓄積するためのイレーズパルスが再度印加される。その後のアドレス期間では、前述の図１２のステップ４の動作と同じように、アドレスデータ電極Ｄ１〜Ｄｎにアドレス電圧Ｖａ のアドレスパルスを印加すると共に、表示すべき表示データに応じてスキャン電圧Ｖｓｃを有するデータスキャンパルスが選択的に印加される。
【００５２】
上記のアドレス期間に続くサスティン期間では、各ラインのサスティン電極Ｘ１〜Ｘ４８０、および、各ラインのスキャン電極Ｙ１〜Ｙ４８０に対し、前述の書き込み電圧Ｖｗ よりも低いサスティン電圧Ｖｓ を有するサスティンパルスが印加される。すなわち、各ラインのサスティン電極とスキャン電極の対に対してサスティン動作を行うことにより、選択された表示セル中の発光放電を持続させることができる。
【００５３】
さらに、図３において、サスティン期間中に点線で描かれている部分は、各ラインのサスティン電極Ｘ１〜Ｘ４８０およびスキャン電極（サスティン電極としても機能する）Ｙ１〜Ｙ４８０に対するイネイブル信号ＳＵＳＥにより発生回数が調整されたサスティンパルスを示すものである。上記の各ラインにおけるイネイブル信号ＳＵＳＥは、サスティンパルスを無効にするディセイブル信号ＳＵＳＤと、維持放電の開始を規定するサスティン開始信号ＳＵＳＳＴに基づいてライン毎に生成される制御信号である。このように、本発明の一実施例では、ライン毎の表示データ量の計数結果に応じてイネイブル信号ＳＵＳＥを生成することにより、各サブフレームにより規定された期間内でのサスティンパルス数をライン単位で適宜減らすことができる。それゆえに、ＰＤＰ上のすべてのラインにわたって均一な輝度を達成することが容易に可能になると共に、ライン毎の表示データ量による負荷が揃っていなくても階調逆転や不連続性を生じることなく直線性の良好な多階調表示を行うことが可能になる。
【００５４】
図４は、本発明の一実施例におけるスキャンドライバ中の、ライン毎ＳＵＳ制御回路の一構成例を示す回路図である。この場合、スキャンドライバは、図２のＹスキャンドライバ回路５１を含む
図４に示すライン毎ＳＵＳ制御回路は、その内部に、サスティン制御信号ＳＵＳのパルスを計数し、かつ、このパルスの計数結果と表示データ量出力データ信号ＤＡＣとを比較する維持放電制御信号計数手段を備えている。
【００５５】
さらに、図４のライン毎ＳＵＳ制御回路は、データカウンタ・レジスタ５１１を備えている。このデータカウンタ・レジスタ５１１では、図２中に示した１ライン表示データ量カウント回路７１から８ビットの映像信号の形式で出力される表示データ量出力データ信号ＤＡＣをアドレス期間に受け、データ走査の対象となるライン数分順次入力される表示データを順に格納しておく。さらに、上記データカウンタ・レジスタ５１１は、アドレス期間からサスティン期間に移行するときに、格納しておいた８ビットの表示データをライン毎に一斉に出力する機能を有する。
【００５６】
ライン毎ＳＵＳ制御回路内の維持放電制御信号計数手段は、サスティン期間に入って印加されるサスティンパルスを計数する維持放電制御信号カウンタ（以下、ＳＵＳカウンタと略記する）５１２を含む。
さらに、この維持放電制御信号カウンタ５１２の出力側に、一致判定回路部５１３が設けられている。この一致判定回路部５１３は、データカウンタ・レジスタ５１１およびＳＵＳカウンタ５１２から出力される８ビットの出力信号をライン毎に入力し、両方の出力信号が一致した時点でサスティン制御信号ＳＵＳを無効にするディセイブル信号ＳＵＳＤをイネイブル信号生成器部５１４に入力するものである。なお、ここでは、ライン毎の表示データ量に依存してディセイブル信号ＳＵＳＤが異なるので、それぞれのラインに対応するディセイブル信号ＳＵＳＤを、ＳＵＳＤ１、ＳＵＳＤ２、…ＳＵＳＤｋ…、ＳＵＳＤ４８０のように表すこととする。上記のイネイブル信号生成器部５１４は、すべてのラインに共通なサスティン期間の開始を規定するサスティン開始信号ＳＵＳＳＴと、ライン毎に異なるディセイブル信号ＳＵＳＤ１〜ＳＵＳＤ４８０との間の期間だけサスティン制御信号ＳＵＳをイネイブル状態にするためのイネイブル信号ＳＵＳＥを生成する。なお、このイネイブル信号ＳＵＳＥもライン毎に異なるので、ＳＵＳＥ１、ＳＵＳＥ２、…ＳＵＳＥｋ…、ＳＵＳＥ４８０のように表すこととする。イネイブル信号生成器部５１４から出力されるイネイブル信号ＳＵＳＥ１、ＳＵＳＥ２、…ＳＵＳＥｋ…、ＳＵＳＥ４８０と、サスティン制御信号ＳＵＳは、ＡＮＤ回路部等からなる論理回路部５１５を通すことにより、複数のスキャン電極Ｙ１〜Ｙ４８０に対応するラインにそれぞれ供給すべきライン毎サスティン制御信号ＳＵＳＯ１、ＳＵＳＯ２、…ＳＵＳＯｋ…、ＳＵＳＯ４８０が生成される。さらに、これらのライン毎サスティン制御信号ＳＵＳＯ１〜ＳＵＳＯ４８０は、ライン毎の高圧出力段のゲートに入力される。
【００５７】
図５は、本発明の一実施例におけるスキャンドライバの構成を示す回路図である。既に述べたとおり、図５においても、図１３に示したものと同様の構成要素は、同一の参照番号を付して表している。
図５に示すスキャンドライバの高圧出力段は、複数のスキャン電極Ｙ１〜Ｙ４８０を別個に駆動することができるように、ライン毎に独立して設けられている。
【００５８】
図中、５２０は、前述の図４にその一例を示したライン毎ＳＵＳ制御回路である。このライン毎ＳＵＳ制御回路は、図２に示した１ライン表示データ量カウント回路７１からのカウント信号に相当する表示データ量出力データ信号ＤＡＣ（ここでは８ビット）と、サスティン期間の開始を示すサスティン開始信号ＳＵＳＳＴと、イネイブル信号ＳＵＳＥとを生成するものである。５２２はライン毎のイネイブル信号ＳＵＳＥとサスティン制御信号ＳＵＳの論理回路によるライン毎高圧出力制御回路であり、後段の高圧出力回路５２４のサスティン駆動を制御している。
【００５９】
上記のとおり、図５のスキャンドライバでは、ライン毎高圧出力制御回路５２２によって駆動されるサスティン駆動信号ＳＵ１、ＳＤ１、…、ＳＵｋ、ＳＤｋ、…、ＳＵ４８０、ＳＤ４８０と、前述のスキャン出力回路５２３によって駆動されるスキャンパルスＳＣ１、…、ＳＣｋ、…、ＳＣ４８０とが高圧出力回路５２４により合成された後、Ｙ電極群へと出力される（出力信号ＤＯ１…、ＤＯｋ、…、ＤＯ４８０）。このため、各ライン毎の負荷（表示データ量）に応じた個別のサスティン制御が可能となり、ライン間の輝度差を補償した表示が実現できる。
【００６０】
ここで、上記スキャンドライバ内のＹスキャンドライバ回路５１の高圧出力段における表示データ信号ＤＡＴＡの入力部を論理固定（例えば“Ｌ”レベル）とすることにより、上記の高圧出力段を、ライン毎のデータ走査を行わないＸサスティンドライバ回路４１と共通に使用することが可能である。
図６は、本発明の一実施例における１ライン表示データ量カウント回路の一構成例を示す回路図である。ここでは、図２に示した１ライン表示データ量カウント回路７１の具体的な回路構成例を詳細に示すこととする。
【００６１】
図６において、７１１は、ｎ番目のサブフレームにおける表示データ量を１ラインの単位で計数するカウント回路部である。このカウント回路部７１１から出力されるカウント値を示す信号、すなわち、表示データ量信号ｍｎ を、例えば上位６ビットの信号とする。
さらに、図６において、７１２はＲＡＭ等からなる記憶手段である。この記憶手段７１２は、サブフレームの状態を表す信号ＳＦＳ＊（例えば、ＳＦＳ０、ＳＦＳ１、ＳＦＳ２等）と、表示データの格納アドレスを指定するための少なくとも１本以上のアドレス信号ＡＤＲ＊をロードすると共に、演算係数ａｎ およびｂｎ をロードするものである。
【００６２】
さらに、図６において、７１３は、表示データ量信号ｍｎ と、例えば６ビットの演算係数ｂｎ の乗算（ｂｎ ×ｍｎ ）を行う乗算器である。７１４は、７１３による乗算結果（例えば上位８ビットの信号）と演算係数ａｎ との加算（ａｎ ＋ｂｎ ×ｍｎ ）を行う加算器である。７１５、７１６および７１７はデータラッチ回路であり、５１１は図４に示したものと同一のデータカウンタ・レジスタである。
【００６３】
図６に示すとおり、ｎ番目のサブフレームにおけるカラー表示用の緑色、青色および赤色の表示データ信号をそれぞれＲｎ 、Ｇｎ およびＢｎ とした場合、カウント回路部７１１において、水平同期信号ＸＨｓｙｎｃに同期した状態で１ライン毎の表示データ量が計数され、カウント出力信号が生成される。このカウント出力信号の内、例えば上位６ビットの信号を取って表示データ量信号ｍｎ とした場合、この表示データ量信号ｍｎ と記憶手段７１２よりロードされる演算係数ａｎ 、ｂｎ とに基づき、乗算器７１３および加算器７１４によってＳｍ ｎ ＝ａ ｎ ＋ｂ ｎ ×ｍ ｎ の演算が行われる。
【００６４】
この演算により算出された当該ラインの維持放電の回数、すなわち、サスティン回数Ｓｍｎ は、例えば、８ビットの表示データ量出力データ信号ＤＡＣとしてデータカウンタ・レジスタ５１１に格納される。さらに、このデータカウンタ・レジスタ５１１の後段で、実際のサスティン動作の実行回数値と比較してライン毎の輝度補償が実現される。また一方で、記憶手段７１２には、該当するサブフレームにおける表示データ量とサスティン回数との関係を決める演算係数ａｎ 、ｂｎ が格納されている。この記憶手段７１２に対し、サブフレームの状態を表す信号ＳＦＳ＊とアドレス信号ＡＤＲ＊を入力してアドレス指定を行うことによりデータのロードが実行される。このようにして記憶手段７１２にロードされたデータは、データラッチ回路７１５および７１６のデータラッチ回路により、乗算器７１３および加算器７１４にそれぞれ入力される。また、データラッチ回路７１７は、演算のタイミングを合わせるためのものである。
【００６５】
ここで、上記のＳｍ ｎ ＝ａ ｎ ＋ｂ ｎ ×ｍ ｎ の演算の手順を詳しく説明することとする。
あるＳＦｎ （ｎ番目のサブフレーム）における表示データ量信号ｍｎ が示す１ライン上の表示データ数（ここでは、説明の便宜上、表示データ数をｍｎ で表す）と発光輝度Ｂｍｎ の間には、次のような関係がある。
【００６６】
Ｂｍｎ ＝Ｂｏ −α×ｍｎ 、α＝（Ｂｏ −Ｂａ ）／ｍａ （≡ｃｏｎｓｔ．（一定））
ただし、Ｂｏ ：１ライン上で、一つの表示セル（１ドット）のみを表示したときの輝度、
Ｂａ ：１ライン上のすべての表示セルを表示したときの輝度、
ｍａ ：１ライン上のすべての表示セル数
である。この場合、説明を簡単にするため、発光輝度Ｂｍｎ は、当該ライン上の表示データ数ｍｎ に単純に反比例して低下するものと仮定している。
【００６７】
上記の表示データ数ｍｎ と発光輝度Ｂｍｎ との関係式から明らかなように、同一サブフレーム内におけるライン間で表示セル数が異なっている場合、本来同じ発光輝度となるべきものに輝度差を生じてしまうこととなる。この輝度差をΔＢとすると、
ΔＢ＝α×Δｍ（Δｍ：表示すべき表示セル数の差）
この輝度差ΔＢを補償するため、ライン間でサスティン回数を制御して輝度Ｂｏ の値を変えようとするのが本発明の主旨である。
【００６８】
ところで、あるラインにおける発光輝度Ｂｏ とサスティン回数Ｓとの間には次式の関係がある。
Ｂｏ ＝β×Ｓ （β≡ｃｏｎｓｔ．：１回のサスティン動作による発光輝度）
ただし、ここでは、説明を簡単にするため、発光輝度は単純にサスティン回数に比例するものとする。このサスティン回数が１に比べて充分大きい場合には、画像の背景の発光輝度は無視できることから、上記の関係式では、背景の発光輝度輝度を省略して考えている。
【００６９】
いま、サスティン回数をＳ→Ｓ＋ΔＳとしたとき、発光輝度はＢｏ →Ｂｏ ＋ΔＢｏ となり、次式の関係が成立する。
ΔＢｏ ＝β×ΔＳ
輝度差の補償としてΔＢ＝ΔＢｏ とすれば、
α×Δｍ＝β×ΔＳ
∴ΔＳ＝（α／β）×Δｍ
ただし、α＝（Ｂｏ −Ｂａ ）／ｍａ 、
β＝Ｂｏ ／Ｓｏ
である。表示データ量ｍｎ ＝１のときのサスティン回数Ｓ＝Ｓｏ を基準とすると、表示データ量ｍｎ に対するサスティン回数Ｓｍｎ は、
と記述することができる。
【００７０】
図７は、本発明の一実施例における１ライン表示データ量カウント回路の他の構成例を示す回路図である。図７においては、本実施例の構成の一部である１ライン表示データ量カウント回路７１の他の具体的な回路構成例が示されている。図７に示すカウント回路部７１１は、前述の図６のカウント回路部と同じものであり、ｎ番目のサブフレームにおける表示データ量を１ライン単位で計数するものである。この場合、前述の図６の場合と同じように、カウント回路部７１１から出力されるカウント値を示す信号、すなわち、表示データ量信号ｍｎ を、例えば上位６ビットの信号とする。７１２′は、１ラインの表示データ量ｍｎ とサブフレームの状態を表す信号ＳＦＳ＊（例えば、ＳＦＳ０、ＳＦＳ１、ＳＦＳ２等）とを入力アドレスとして、その入力アドレスに対応するサスティン回数のデータが格納されている記憶手段である。
【００７１】
図７の１ライン表示データ量カウント回路においては、前述の図６において演算器を用いて行った乗算や加算等の演算を記憶手段７１２′のプログラム内に組み込むようにしている。この記憶手段７１２′から出力されるサスティン回数Ｓｍｎ は、図６の場合と同じように、例えば、８ビットの表示データ量出力データ信号ＤＡＣとしてデータカウンタ・レジスタ５１１に格納される。すなわち、図７の１ライン表示データ量カウント回路では、記憶手段７１２′のＰＲＯＭやＲＡＭ等に記憶された表示データ量に関するデータをソフト的に読み替えるようにしているので、回路構成の簡略化が図れる。
【００７２】
これまでは、本発明の画像表示装置を３電極・面放電型のＡＣ型プラズマディスプレイ装置に適用した場合の回路構成および動作を説明してきたが、本発明の画像表示装置は、ＡＣ型プラズマディスプレイ装置ばかりでなく、２電極型のＡＣ型プラズマディスプレイ装置、ＤＣ（直流）型プラズマディスプレイ装置および液晶表示装置等にも適用することも可能である。
【００７３】
図８は、本発明を２電極型プラズマディスプレイ装置に適用した例を示すブロック図である。
図８に示す２電極型プラズマディスプレイ装置１２では、前述の３電極・面放電型プラズマディスプレイ装置と異なり、２種類の電極、例えば、Ｘ電極群側の複数のアドレス電極Ｘ１′〜Ｘ６４０′とＹ電極群側の複数のサスティン電極Ｙ１′〜Ｙｎ′（ここでは、ｎ＝４８０）により、プラズマディスプレイパネル２１′上の複数の表示セルが構成される。
【００７４】
プラズマディスプレイパネル２１′上の複数の表示セルは、Ｘデータドライバ回路４１′およびＹスキャンドライバ回路５１′の２種類のドライバ回路により駆動される。前者のＸデータドライバ回路４１′は、選択された表示セルのアドレス放電を目的として、複数のアドレス電極の駆動を実行する。後者のＹスキャンドライバ回路５１′は、上記表示セルのデータ走査および維持放電を目的として、１ライン分のサスティン電極の駆動を実行する。
【００７５】
さらに、図８においては、上記のＸデータドライバ回路４１′およびＹスキャンドライバ回路５１′を含む２電極型プラズマディスプレイ装置１２の動作をすべて制御する制御回路部６１′が設けられている。この制御回路部６１′の主要部は、複数の表示セルのアドレス放電により表示データの制御を行う表示データ制御部６２′と、上記２種のドライバ回路によりプラズマディスプレイパネル２１′内の表示セルを駆動するタイミングを制御する駆動タイミング制御部６３とから構成される。
【００７６】
さらに詳しく説明すると、上記の表示データ制御部６２′は、外部から入力される表示データＤｉ〜０を、２電極型プラズマディスプレイ装置１２を駆動するためのデータに並び替える表示データ前処理部６２１′と、並び替えた表示データＤｉ〜０を一旦格納しておき、アドレス放電制御用の表示データ信号Ｘ−ＤＡＴＡとして順次Ｘサスティンドライバ回路４１に転送するフレームメモリ部６２２′と、このフレームメモリ部６２２′を適正なタイミングでリード／ライト動作させるフレームメモリ制御回路部６２３′とを有している。
【００７７】
また一方で、上記の駆動タイミング制御部６３′は、外部から入力されるドットクロックＣＬＫ、ブランキング信号ＸＢＬＮＫ、垂直同期信号ＸＶｓｙｎｃ（サブフレーム同期信号ＸＳＦｓｙｎｃ）、および水平同期信号ＸＨｓｙｎｃ等の各種信号を、２電極型プラズマディスプレイ装置１２の表示を行うための内部制御信号に変換するためのＰＤＰタイミング発生回路部６３１′を有している。このＰＤＰタイミング発生回路部６３１′により入力表示データを制御することによって、Ｘデータドライバ回路４１′およびＹスキャンドライバ回路５１′に対する駆動シーケンスが与えられる。
【００７８】
さらに、上記の駆動タイミング制御部６３′は、アドレス放電制御用のクロック信号Ｘ−ＣＬＫ、サスティン制御信号Ｘ−ＳＵＳ、およびサスティン制御開始信号ＳＵＳＳＴを含む制御信号をＸデータドライバ回路４１′に送出するＸデータドライバ制御部６３３′を有している。
さらに、上記の駆動タイミング制御部６３′は、サスティン電極Ｙ１′〜Ｙ４８０′のデータ走査に係るスキャンデータ信号Ｙ−ＤＡＴＡ、上記データ走査に係るクロック信号Ｙ−ＣＬＫ、上記サスティン電極Ｙ１′〜Ｙ４８０′に印加されるサスティン制御信号Ｙ−ＳＵＳ、および、サスティン開始信号ＳＵＳＳＴを含む制御信号をＹスキャンドライバ回路５１′に送出するＹスキャンドライバ制御部６３４′を有している。
【００７９】
図９は、図８の２電極型プラズマディスプレイ装置における１サブフレーム内の駆動波形を示すタイミングチャートである。
図９に示す１サブフレーム期間においては、Ｘ電極群側の複数のアドレス電極Ｘ１′〜Ｘ６４０′に対し、これらのアドレス電極Ｘ１′〜Ｘ４８０′に接続された表示セルを初期状態にしてから、各ラインのサスティン電極Ｙ１′〜Ｙ４８０′に対し、書き込み放電を生じさせる書き込みパルスが印加される。さらに、サスティン電極Ｙ１′〜Ｙ４８０′に対し、各ラインの表示セルを選択するためのイレーズパルスが印加される。このイレーズパルスに対応して、アドレス電極Ｘ１′〜Ｘ６４０′にアドレス放電制御用のアドレスパルスが印加される。
【００８０】
さらに、上記の１サブフレーム期間では、すべてのアドレス電極Ｘ１′〜Ｘ６４０′に対し、書き込み電圧よりも低いサスティン電圧を有するサスティンパルスが印加されると共に、各ラインのサスティン電極Ｙ１′〜Ｙ４８０′に対し同じ電圧のサスティンパルスが印加される。すなわち、各ラインのサスティン電極Ｙ１′〜Ｙ４８０′に対してサスティン動作を行うことにより、選択された表示セル中の発光放電を持続させることができる。
【００８１】
さらに、図９においては、アドレス電極Ｘ１′〜Ｘ６４０′、および各ラインのサスティン電Ｙ１′〜Ｙ４８０′に対するイネイブル信号＊ＳＵＳＥ１〜＊ＳＵＳＥｎ（ｎ＝４８０）により、サスティンパルスの発生回数が適宜調整される上記の２電極型プラズマディスプレイ装置１２においては、Ｘデータドライバ回路４１′が、前述の図２のアドレスデータドライバ回路３１およびＸサスティンドライバ回路４１の両方の機能を有していることになる。
【００８２】
さらに、図９における１ライン表示データ量カウント回路７１は、前述の図２の場合と同じように、表示データＸ−ＤＡＴＡが示す各ラインの表示データ量のカウント数に対応する８ビットのディジタル出力を有する。このディジタル出力、すなわち、表示データ量出力データ信号ＤＡＣは、Ｘデータドライバ回路４１′およびＹスキャンドライバ回路５１′内でカウントされたサスティンパルスの数と比較される。さらに、Ｘデータドライバ回路４１′およびＹスキャンドライバ回路５１′は、ライン毎のイネイブル信号＊ＳＵＳＥ１〜＊ＳＵＳＥ４８０に基づき、表示データ量出力データ信号ＤＡＣが示す表示データ量のカウント数とサスティンパルスの数とが一致するところまでサスティン動作を続けるという駆動を行う。このようにして、図９の２電極型プラズマディスプレイ装置１２においても、前述の図２の場合と同じように、表示データ量の多いラインに対するサスティンパルスの数を他のラインより多くすることによりライン間輝度差を補償することが可能になる。
【００８３】
【発明の効果】
以上説明したように、本発明の画像表示装置によれば、第１に、特に３電極型のプラズマディスプレイ装置における第１の電極および第２の電極の対により構成される各ライン毎に表示すべき表示データを検出し、表示データ量を計数した結果に基づき、第１および第２の電極による維持放電の回数を設定してその回数を適宜調整するようにしているので、ラインの負荷に相当する表示データ量が多いことにより輝度低下を起こしたラインの維持放電の回数を増やして表示データ量が少ないラインとの輝度差を補償することが可能になり、表示パネル上のすべてのラインにわたって均一な輝度を達成することができる。
【００８４】
さらに、本発明の画像表示装置によれば、第２に、第１の電極および第２の電極の対により構成される各ライン毎に印加される維持放電制御信号を計数した結果と、各ライン毎の表示データ量の計数結果とを比較し、両方の計数結果が一致した時点で生成されるイネイブル信号に基づいてライン毎の維持放電のためのサスティンパルス数を制御するようにしているので、簡単な制御回路を用いて表示データ量が少ないラインのサスティンパルス数を減らすことが可能になり、異なるライン間での表示データ量の違いによる輝度差を零にすることができる。
【００８５】
さらに、本発明の画像表示装置によれば、第３に、第１の電極および第２の電極をそれぞれ駆動する第１電極側ドライバ回路部および第２電極側ドライバ回路部の少なくとも一方に、維持放電制御信号カウンタ、維持放電制御信号の計数結果と各ライン毎の表示データ量の計数結果との一致を検出するか否かを判定する一致判定部回路部、両データが一致した時点でイネイブル信号を生成するイネイブル信号生成器部、および、このイネイブル信号と維持放電制御信号との論理演算を行う論理回路部を内蔵しているので、上記のドライバ回路部を集積化することにより、各ライン毎に表示データ量に応じてサスティンパルスの数を設定し、かつ、ライン間での表示データ量の違いによる輝度差を補償する機能を有する小型のドライバ回路を容易に実現することができる。
【００８６】
さらに、本発明の画像表示装置によれば、第４に、第１電極側ドライバ回路部および第２電極側ドライバ回路部の少なくとも一方に、複数ビットの表示データに対応するディジタル信号を駆動する複数の高電圧出力段と、維持放電のためのサスティン期間に、すべてのディジタル信号に対し維持放電制御信号に応じた維持放電の回数だけ一度に維持放電を行えるように、予め走査したライン毎の表示データ量に関するデータを保持するデータカウンタ・レジスタとを内蔵させているので、表示データの総和量が多い場合でも上記複数ビットのディジタル信号を一度に駆動させることが可能になり、大型画面上のライン間の表示データ量の違いによる輝度差を速やかに補償することができる。
さらに、本発明の画像表示装置によれば、第５に、第１電極側ドライバ回路部第１電極側ドライバ回路部または第２電極側ドライバ回路部のいずれか一方において、スキャン制御時の電源電圧と維持放電制御時の電源電圧とを共通の電源ラインから供給し、スイッチ回路によって上記２種の電源電圧を切り換えることにより、一つのドライバ回路部でもってスキャン制御による表示セルの駆動と維持放電制御による表示セルの駆動の両方を行うようにしているので、電源回路構成を複雑にすることなくライン間の表示データ量の違いによる輝度差を正しく補償することができる。
【００８７】
要約すれば、本発明の画像表示装置においては、あるサブフレーム内、あるいは、異なるサブフレーム間での表示データ分布の偏りがあるような表示情報に対しても、各ラインの表示データ量を検出して各ライン毎に維持放電の回数を適宜調整することにより表示データ量の多いラインの輝度低下を補償するようにしている。この輝度低下補償を行うことにより、サブフレーム内のライン間輝度差が補償されると共に、異なるサブフレーム間での階調のアンバランスや不連続性に対しても直線性をもつように修正されるために、表示データ量に依存しない多階調表示を行うことが可能になり、特に３電極型プラズマディスプレイ装置のようなカラー表示装置の性能向上に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の原理構成を示すブロック図である。
【図２】本発明の一実施例の構成を示すブロック図である。
【図３】本発明の一実施例における１サブフレーム内の駆動波形を示すタイミングチャートである。
【図４】本発明の一実施例におけるスキャンドライバ中の、ライン毎ＳＵＳ制御回路の一構成例を示す回路図である。
【図５】本発明の一実施例におけるスキャンドライバの構成を示す回路図である。
【図６】本発明の一実施例における１ライン表示データ量カウント回路の一構成例を示す回路図である。
【図７】本発明の一実施例における１ライン表示データ量カウント回路の他の構成例を示す回路図である。
【図８】本発明を２電極型プラズマディスプレイ装置に適用した例を示すブロック図である。
【図９】図８の画像表示装置における１サブフレーム内の駆動波形を示すタイミングチャートである。
【図１０】従来の画像表示装置の一例を示すブロック図である。
【図１１】図１０のプラズマディスプレイパネルにおいて複数のサブフレームを形成した状態を示す図である。
【図１２】図１０の従来例における１サブフレーム内の駆動波形を示すタイミングチャートである。
【図１３】図１０の従来例におけるスキャンドライバの構成を示す回路図である。
【図１４】従来技術の表示データ量依存性によりライン間輝度差が生ずる様子を示す模式図である。
【図１５】従来技術におけるサブフレーム毎の輝度のライン負荷特性を示すグラフである。
【図１６】従来技術における輝度対階調特性の負荷による変動の様子を示すグラフである。
【符号の説明】
１…画像表示装置
２…表示パネル
３…データドライバ回路部
４…第１電極側ドライバ回路部
５…第２電極側ドライバ回路部
７…ライン毎表示データ量計数手段
１１…プラズマディスプレイ装置
２１…プラズマディスプレイパネル
３１…アドレスデータドライバ回路
３２…アドレス電極群
４１…Ｘサスティンドライバ回路
４２…Ｘ電極群
４３…スイッチ回路
５１…Ｙスキャンドライバ回路
５３…Ｙ電極群
５４…スイッチ回路
６１…制御回路部
６２…表示データ制御部
６３…駆動タイミング制御部
７１…１ライン表示データ量カウント回路
５１１…データカウンタ・レジスタ
５１２…維持放電制御信号カウンタ
５１３…一致判定回路部
５１４…イネイブル信号生成器部
５１５…論理回路部
５２０…ライン毎ＳＵＳ制御回路
５２２…ライン毎高圧出力制御回路
６２１…表示データ処理部
６２２…フレームメモリ部
６２３…フレームメモリ制御部
６３１…ＰＤＰタイミング発生回路部
６３２…アドレスデータドライバ制御部
６３３…Ｙスキャンドライバ制御部
６３５…Ｘサスティンドライバ制御部
【発明の属する技術分野】
本発明は、マトリクス状に配置された複数の電極の交点の位置に形成される複数の表示セル中から選択された表示セルに対し、メモリ機能を利用したデータ表示を行う画像表示装置に関する。
さらに詳しくいえば、本発明は、メモリ機能を有する表示素子である表示セルの集合によって構成される表示パネル、例えば、プラズマディスプレイパネルを備えたプラズマディスプレイ装置のような平面マトリクス型の画像表示装置において、所定の表示データを表示するためのプラズマディスプレイパネルを駆動する技術に係り、特に、表示セルのメモリ機能を利用して多階調表示を行う機能を備えたＡＣ（交流）型のプラズマディスプレイ装置（プラズマディスプレイ装置は、通常、ＰＤＰと略記される）に関するものである。
【０００２】
上記のＡＣ型ＰＤＰに使用されるプラズマディスプレイパネルは、２本の維持放電電極（以下、場合によっては、「維持放電」を「サスティン」と称することもある）に、交互に電圧波形を印加することで放電を持続し、発光表示を行うものである。１度の放電は、パルス印加後、数μｓで終了する。放電によって発生した正電荷であるイオンは、負の電圧が印加されている電極上の絶縁層に蓄積され、同様に負電荷である電子は、正の電圧が印加されている電極上の絶縁層に蓄積される。
【０００３】
したがって、初めに高い電圧（書き込み電圧）のパルス（書き込みパルス）で放電させて壁電荷を生成した後、極性の異なる前回よりも低い電圧（維持放電電圧：サスティン電圧とも称する）のパルス（維持放電パルス：サスティンパルスとも称する）を印加すると、前に蓄積された壁電荷がサスティン電圧に重畳され、放電空間に対する電圧は大きなものとなり、放電電圧のしきい値を越えて放電を開始する。換言すれば、一度書き込み放電を行い壁電荷を生成した表示セルは、その後、維持放電パルスを交互に印加することによって放電を持続するという性質がある。このようなＡＣ型ＰＤＰの性質は、メモリ効果、またはメモリ機能とよばれ、ＡＣ型ＰＤＰは、上記のメモリ機能を利用してカラー表示および多階調表示を実現するものである。
【０００４】
近年の画像表示装置における表示パネルにおいては、ＨＤＴＶやＥＤＴＶ−ＩＩ等の高品位な放送規格によるテレビジョンや、一般のＮＴＳＣ（Ｎａｔｉｏｎａｌ Ｔｅｌｅｖｉｓｉｏｎ Ｓｙｓｔｅｍ Ｃｏｍｍｉｔｔｅｅ）方式によるワイド型のテレビジョンに合わせるために、受像器の大型化が要求される傾向にある。ただし、これまでのブラウン管方式による受像器では大型化の限界があるので、次世代のテレビジョンの本命として、上記のようなカラー表示用のＰＤＰが提供されている。この種のＰＤＰには、２本の電極間で選択書き込み放電（すなわち、アドレス放電）および維持放電を行う２電極型と、平行に配置された第１の電極および第２の電極の対と第３の電極による面放電を利用して選択書き込み放電および維持放電を行う３電極型とが存在するが、多階調表示可能なカラー表示用のＰＤＰでは、放電による衝撃が回避されパネル前面の蛍光体の長寿命が保証される３電極型のＡＣ型ＰＤＰが一般に使用される傾向にある。
【０００５】
しかしながら、上記の３電極型のＡＣ型ＰＤＰにおいては、平面マトリクス状に配置した複数のアドレスデータ電極（第３の電極）と、複数のＸサスティン電極（第１の電極）および複数のＹスキャン電極（第２の電極）によってＰＤＰを駆動しているため、必然的に電極が長くなる。それゆえに、ＰＤＰ自体の面積が大きくなり、電極上の表示セル数（表示ドット数）が増えるほど、維持放電を行う際に各々のＸサスティン電極およびＹスキャン電極の対により形成される１ライン上の表示データ量に依存してライン間輝度差が増大してしまう。
【０００６】
本発明は、特に３電極型のＡＣ型ＰＤＰ等の平面マトリクス型の画像表示装置の画像において、ＰＤＰ上の各ラインの表示データ量（負荷）に依存してライン間輝度差が生ずるのを防止し、ＰＤＰ上の表示データに関する均一な輝度を実現するための一方策について言及するものである。
【０００７】
【従来の技術】
図１０は、従来の画像表示装置の一例を示すブロック図である。ここでは、従来の画像表示装置の代表例として、３電極・面放電型のＡＣ型プラズマディスプレイ装置（ＡＣ型ＰＤＰ）の構成を説明することとする。
図１０に示すプラズマディスプレイ装置１１内のプラズマディスプレイパネル２１においては、Ｘ電極群４２を構成するサスティン電極Ｘ等からなる第１の電極、および、Ｙ電極群５３を構成するスキャン電極Ｙ１、Ｙ２、Ｙ３、…、Ｙｎ（ｎは任意の正の整数）等からなる第２の電極の対がライン毎に平行に配置される。さらに、アドレス電極群３２を構成するアドレスデータ電極Ｄ１、Ｄ２、Ｄ３、…、Ｄｎ等からなる第３の電極を、第１および第２の電極の対と対向する位置であって第１および第２の電極と直交する状態に配置することによって、上記の第１および第２の電極の対と第３の電極との交点の位置に平面マトリクス状の複数の表示セル２２が形成される。
【０００８】
さらに、図１０において、従来のプラズマディスプレイ装置におけるプラズマディスプレイパネル２１内の表示セル２２を駆動するための複数種のドライバ回路や、これらのドライバ回路を制御するための制御回路部の構成を説明することとする。
図１０におけるドライバ回路として、上記表示セルのアドレス放電を目的として１ライン分のアドレス電極群３２のデータ駆動を行うアドレスデータドライバ回路３１と、上記表示セルの維持放電を目的としてＸ電極群４２に対し共通の維持放電駆動（すなわち、サスティン駆動）を行うＸ共通ドライバ回路４０とが設けられている。さらに、選択書き込み放電を行うアドレス期間では、スキャン電極Ｙ１〜Ｙｎ（例えば、ｎ＝４８０）のＹ電極群５３に対し上記アドレスデータドライバ回路３１にてセットされた１ライン分のデータに関して順次データ走査（スキャン）を行い、維持放電期間（すなわち、サスティン期間）になるとサスティン駆動を行うＹ共通ドライバ回路５０が設けられている。さらに、このＹ共通ドライバ回路５０にはＹスキャンドライバ５５が接続されている。このＹスキャンドライバ５５は、Ｙ共通ドライバ回路５０によって、自身の供給電源そのものにサスティンパルスを印加して上記Ｙ電極群５３に対し共通のサスティン駆動を行うものである。
【０００９】
さらに、図１０においては、上記のアドレスデータドライバ回路３１、Ｘ共通ドライバ回路４０、Ｙ共通ドライバ回路５０、Ｙスキャンドライバ回路５５、およびプラズマディスプレイパネル２１を含むプラズマディスプレイ装置１１の動作をすべて制御する制御回路部６１が設けられている。この制御回路部６１の主要部は、複数の表示セルのアドレス放電により表示データの制御を行う表示データ制御部６２と、上記の各種のドライバ回路によるプラズマディスプレイパネル２１内の表示セル２２を駆動するタイミングを制御する駆動タイミング制御部６３とから構成される。
【００１０】
さらに詳しく説明すると、上記の表示データ制御部６２は、外部から入力されるカラー表示用の表示データの列（赤色表示データＲ７〜０、緑色表示データＧ７〜０、青色表示データＢ７〜０）を、プラズマディスプレイ装置１１を駆動するためのデータに並び替える表示データ前処理部６２１と、並べ替えた表示データの列を一旦格納しておき、アドレス期間にアドレス放電制御用の表示データ信号Ａ−ＤＡＴＡとして順次アドレスデータドライバ回路３１に転送するフレームメモリ部６２２と、このフレームメモリ部６２２を適正なタイミングでリード／ライト（Ｒ／Ｗ）動作させるフレームメモリ制御回路部６２３とを有している。
【００１１】
また一方で、上記の駆動タイミング制御部６３は、アドレスドライバ、外部から入力されるドットクロックＣＬＫ、ブランキング信号ＸＢＬＮＫ、垂直同期信号ＸＶｓｙｎｃ、および水平同期信号ＸＨｓｙｎｃ等の各種信号を、プラズマディスプレイ装置１１の表示を行うための内部制御信号に変換するためのＰＤＰタイミング発生回路部６３１を有している。このＰＤＰタイミング発生回路部６３１により入力表示データを制御することによって、Ｘ共通ドライバ回路４０、Ｙ共通ドライバ回路５０およびＹスキャンドライバ回路５５に対する駆動シーケンスが与えられる。
【００１２】
さらに、上記の駆動タイミング制御部６３は、アドレス放電制御用のクロック信号Ａ−ＣＬＫを出力してアドレスデータドライバ回路３１を駆動するアドレスドライバ制御部６３２と、Ｙスキャンドライバ回路４０を駆動するＹスキャンドライバ制御部６３３と、Ｘ共通ドライバ回路４０およびＹ共通ドライバ回路５５を駆動する共通ドライバ制御部６３４とを有している。代表的に、Ｙスキャンドライバ回路５５には、Ｙ電極群５３を構成するスキャン電極Ｙ１〜Ｙｎのデータ走査に係る複数ビットのスキャンデータ信号Ｙ−ＤＡＴＡ、および、上記データ走査に係るクロック信号Ｙ−ＣＬＫが入力される。
【００１３】
図１１は、図１０の従来のプラズマディスプレイ装置に使用されるプラズマディスプレイパネルにおいて複数のサブフレームを形成した状態を示す図であり、図１２は、上記の従来のプラズマディスプレイ装置における１サブフレーム内の駆動波形を示すタイミングチャートである。
ここでは、図１１および図１２に示すように、例えば、１６．７ｍｓｅｃ（ミリ秒）の期間を有する一つのフレームを分割して形成されるサブフレーム（ＳＦと略記することもある）の数は、８に設定している。すなわち、これらのサブフレームを適当に組み合わせて駆動シーケンスを規定することにより、例えばノンインタレース駆動時には２５６階調を表示することができるようにしている。各々のサブフレームは、このサブフレームの重みに応じた表示データの書き込みを行うアドレス期間と、アドレス指定がなされた表示データを表示するサスティン期間とに分かれており、各サブフレームを重ね合わせて１フレーム画像を表示している。
【００１４】
さらに、図１２において、あるサブフレームのアドレス期間のステップ１では、Ｘ電極群側のサスティン電極Ｘに対し、すべての表示セルを初期状態にするための消去放電電圧Ｖｅ のイレーズパルス（消去放電パルス）を印加する。さらに、ステップ２では、Ｙ電極群側のすべてのラインのスキャン電極（サスティン電極としても機能する）Ｙ１〜Ｙ４８０に対し、書き込み放電を生じさせる書き込み電圧Ｖｗ の書き込みパルスを印加する。さらに、ステップ３では、Ｘ電極群側のサスティン電極Ｘに対し、各ラインの表示セル内に壁電荷を均一に蓄積するためのイレーズパルスを再度印加する。さらに、ステップ４では、アドレスデータ電極Ｄ１〜Ｄｎにアドレス電圧Ｖａ のアドレスパルスを印加すると共に、表示すべき表示データに応じてスキャン制御用の電源電圧Ｖｓｃを有するデータスキャンパルスを選択的に印加する。上記のステップ１〜ステップ４に従って各種電極を駆動することにより、ＰＤＰ内の表示セルの選択書き込み放電が実行される。
【００１５】
上記のアドレス期間に続くサスティン期間では、Ｘ電極群側のサスティン電極Ｘ、および、Ｙ電極群側の各ラインのスキャン電極Ｙ１〜Ｙ４８０に対し、前述の書き込み電圧Ｖｗ よりも低い維持放電制御用の電源電圧Ｖｓ を有するサスティンパルスを印加する。このようにして、一度書き込み放電を行い壁電荷を生成した表示セルは、その後、サスティンパルスを交互に印加することによって発光放電を持続させることができる。
【００１６】
図１３は、図１０の従来例におけるスキャンドライバの構成を示す回路図である。図１３に示すスキャンドライバは、図１０のＹ共通ドライバ回路５０およびＹスキャンドライバ回路５５を含む。
図中、５２１はスキャンデータ・シフト回路、５２３はスキャン出力回路、５２４は、Ｙ電極群を構成するスキャン電極Ｙ１〜Ｙ４８０への高圧出力回路、５２５はスキャン電極Ｙ１〜Ｙ４８０の全ラインを共通に駆動する共通サスティン出力回路である。
【００１７】
図１３においては、スキャンデータ・シフト回路部５２１により各ライン毎のスキャンデータＳＣＤ１、…、ＳＣＤｋ、…、ＳＣＤ４８０（１≦ｋ≦４８０）が選択され、各々のスキャン出力回路５２３に入力される。これらのスキャンデータＳＣＤ１、…、ＳＣＤｋ、…、ＳＣＤ４８０中の特定のスキャンデータにより選択されたラインのみ、スキャン出力回路５２３からスキャンパルス（ＳＣ１、…、ＳＣｋ、…、ＳＣ４８０）が生成され、後段の複数の高圧出力回路５２４に出力される。これらの高圧出力回路５２４には、共通サスティン出力回路５２５により全ラインの高圧出力回路５２４を共通にサスティン駆動するための共通サスティン駆動信号ＳＵ、ＳＤが、共通サスティン出力回路５２５から供給される。これらの共通サスティン駆動信号ＳＵ、ＳＤは、上記のスキャンパルスと合成された後、Ｙ電極群へと出力される（出力信号ＤＯ１…、ＤＯｋ、…、ＤＯ４８０）。
【００１８】
このように、従来の画像表示装置、例えば、プラズマディスプレイ装置１１においては、Ｙ電極群中の全ラインが共通にサスティン駆動されるため、ライン間での負荷依存による輝度差の発生を補償することができなかった。
さらに、従来のプラズマディスプレイ装置１１においては、アドレスデータドライバ回路（Ａデータドライバ回路と略記することもある）３１により書き込まれたＸ電極群側のサスティン電極、Ｙ電極群側のサスティン電極（すなわち、スキャン電極）上の各表示セルに対し、Ｘ共通ドライバ回路４０およびＹ共通ドライバ回路５５によって全画面共通にサスティンパルスを印加して表示駆動を行っている。
【００１９】
【発明が解決しようとする課題】
上記のとおり、従来のＡＣ型のプラズマディスプレイ装置１１では、Ｘ電極群側の共通のサスティン電極と、Ｙ電極群側の各スキャン電極により構成される電極の対によって、１ラインで複数の表示セルを駆動していた。この場合、各ラインの表示データの表示用電流は当該表示セル中の表示データ量（負荷）にほぼ比例する。各々の電極には抵抗成分が分布しており、電極が長くなるほど電極の抵抗値も大きくなる。したがって、この電極の抵抗成分により、表示用電流を供給する際に電圧降下（電圧ドロップ）が生じる。この電圧降下の量は、表示データ量に依存することになる。さらに、電極間には元々浮遊容量が存在するので、この浮遊容量により電荷が不必要に蓄積されていくために、同様に電圧降下が生じる。このため、表示データ量が多くなるほど電極上の両端での電位が異なってしまい、ライン間での表示輝度に差を生じることとなる。
【００２０】
あるサブフレームで上記のようなライン間輝度差が生ずる様子を図１４の模式図に示す。図１４において、Ｘ電極群側のサスティン電極とＹ電極群側のスキャン電極は、交互にかつ反対側に引き出されているため、Ｘ側電極の場所Ｃ１〜Ｃ２′上の輝度の変化とＹ側電極の場所Ｃ２〜Ｃ１′上の輝度の変化とを比較すれば明らかなように、同一ライン上の表示セル同士の表示輝度は平均化される。このため、表示データ量の多少に関係なく、同一ライン上の表示セル間の輝度差はほとんど生じない。しかしながら、例えば、Ｘ側電極の場所Ｃ３〜Ｃ４′上、および、Ｙ側電極の場所Ｃ４〜Ｃ３′上のラインでは、前述のラインよりも表示データがはるかに少ない。このように、表示データ量の多いラインと少ないラインとの間では、図１４のグラフから明らかなようにライン間輝度差が生じることになる。すなわち、表示データ量の多いライン（例えばＣ１〜Ｃ２）では、負荷が多いために低くなって暗くなり、表示データ量の少ないライン（例えばＣ３〜Ｃ４）では、輝度が高くなって明るくなる。
【００２１】
図１５は、従来技術におけるサブフレーム毎の輝度のライン負荷特性を示すグラフであり、図１６は、従来技術における輝度対階調特性の負荷による変動の様子を示すグラフである。
前述の図１４では、ある一つのサブフレームに関しライン間輝度差を生じる過程を説明したが、複数のサブフレームを重ねて多階調表示を行う場合には、１段階の輝度差よりも、負荷の違い｛各サブフレームにおける負荷は、図１５におけるＳＦ２〜ＳＦ６（ＳＦ６が最上位ビットＭＳＢに対応する）のライン負荷特性中に矢印（↑）でもって示す｝による輝度差のほうが大きくなるおそれが生じてくる。この結果、図１５に示す各サブフレーム内での負荷特性によって本来なだらかに表現されるべき階調が、図１６に太線矢印で示すように、何回も階調逆転現象を起こしたかのような不連続な輝度特性となって現れるという問題が発生する。
【００２２】
本発明は上記問題点に鑑みてなされたものであり、プラズマディスプレイ装置等の平面マトリクス型の表示パネルにおいて、ライン毎の表示データ量に依存して各サブフレームのライン間輝度差が生ずるのを防止し、画像上の表示データに関する均一な輝度を保証してフリッカが発生するのを防止すると共に、表示パネル上で表示データの階調をより忠実に表示することが可能な画像表示装置を提供することを目的とする。
【００２３】
【課題を解決するための手段】
図１は本発明の原理構成を示すブロック図である。ただし、ここでは、画像表示装置として、特に、３電極・面放電型のＡＣ型プラズマディスプレイ装置（ＡＣ型ＰＤＰ）を代表して示すこととする。なお、これ以降、前述した構成要素と同様のものについては、同一の参照番号を付して表すこととする。
【００２４】
図１に示す画像表示装置１内の表示パネル２においては、従来の構成と同じように、複数の第１の電極（例えば、サスティン電極Ｘ１、Ｘ２、…、Ｘｎ）１４、および、複数の第２の電極（例えば、スキャン電極Ｙ１、Ｙ２、…、Ｙｎ）１５により形成される各電極の対がライン毎に平行に配置される。さらに、複数の第３の電極（例えば、アドレスデータ電極Ｄ１、Ｄ２、…、Ｄｎ）１３を、第１および第２の電極の対と対向する位置であって第１および第２の電極と直交する状態に配置することによって、上記の第１および第２の電極の対と第３の電極との交点の位置（交差位置）に平面マトリクス状の複数の表示セルが形成される。
【００２５】
さらに、これらの表示セルを駆動するための複数種のドライバ回路として、第１の電極１４の各々に維持放電制御等に用いる第１の制御信号Ｓｃ１を供給し、維持放電等の駆動を行う第１電極側ドライバ回路部４、第２の電極１５の各々に維持放電制御用等に用いる第２の制御信号Ｓｃ２を供給し維持放電等の駆動を行う第２電極側ドライバ回路部５、および、第３の電極にアドレス放電制御用の制御信号（例えば、表示データ信号Ａ−ＤＡＴＡ、クロック信号Ａ−ＣＬＫ）を供給し、データ選択書き込みを行うデータドライバ回路部３が設けられている。このデータドライバ回路部３の構成は、前述の図１０の従来例におけるアドレスデータドライバ回路３１の構成とほぼ同じなので、ここでは、その説明を省略することとする。
【００２６】
さらに、図１に示す制御回路部６１の構成も、基本的には、前述の図１０の従来例における制御回路部の構成と同じなので、ここでは、その説明を省略することとする。
上記の問題点を解決するために、本発明の画像表示装置は、１ライン毎に表示すべき表示データを検出し、検出した表示データ量を計数するライン毎表示データ量計数手段７を設けている。さらに、各々のラインにて、表示データ量計数手段７により表示データ量を計数した結果に基づき、第１および第２の電極１４、１５の対による維持放電の回数を設定してこの維持放電の回数を制御するようにしている。
【００２７】
好ましくは、本発明の画像表示装置は、さらに、維持放電を行うために上記の各ラインの第１および第２の電極１４、１５の対毎に印加される維持放電制御信号を計数する維持放電制御信号計数手段を備えている。さらに、上記表示データ量計数手段７による表示データ量の計数結果と、上記維持放電制御信号計数手段による維持放電制御信号のパルスの計数結果とを比較し、両方の計数結果が一致した時点で維持放電を無効にするためのディセイブル信号を生成し、このディセイブル信号と別途入力された維持放電の開始を規定する維持放電開始信号に基づいて維持放電を有効にするためのイネイブル信号を生成し、このイネイブル信号と上記維持放電制御信号との論理演算を行うことによって上記ライン毎の維持放電の回数を制御するようにしている。
【００２８】
また一方で、本発明の画像表示装置は、上記の各ラインの第１および第２の電極１４、１５に対し、維持放電を行うための維持放電制御信号をそれぞれ供給する第１電極側ドライバ回路部４および第２電極側ドライバ回路部５と、上記ライン毎に表示すべき表示データに対応する複数ビットのディジタル信号を検出し、これらのディジタル信号のパルスをカウントすることにより上記表示データの表示データ量を計数するライン毎表示データ量計数手段７とを備えている。さらに、第１電極側ドライバ回路部４および第２電極側ドライバ回路部５の少なくとも一方は、維持放電制御信号ＳＵＳのパルスを計数する維持放電制御信号カウンタ、この維持放電制御信号カウンタから出力される維持放電制御信号計数データと、上記ライン毎表示データ量計数手段７から出力される表示データ量計数データとを比較し、上記の維持放電制御信号計数データと表示データ量計数データとが一致したか否かを判定する一致判定回路部、両データが一致した時点で、維持放電を無効にするディセイブル信号と、別途入力された維持放電の開始を規定する維持放電開始信号に基づいて維持放電を有効にするためのイネイブル信号を生成するイネイブル信号生成器部、および、このイネイブル信号と上記維持放電制御信号との論理演算を行うことにより上記ライン毎に表示データ量に応じて維持放電の回数を設定し、この維持放電の回数を制御するための論理回路部を内蔵している。
【００２９】
好ましくは、第１電極側ドライバ回路部４および第２電極側ドライバ回路部５の少なくとも一方は、さらに、複数ビットのディジタル信号を駆動するための複数の高電圧出力段と、これらの複数ビットのディジタル信号の出力ビット数に応じた複数の維持放電制御信号によって複数の高電圧出力段が駆動される場合に、維持放電の期間になってから、すべての複数ビットに対し維持放電制御信号に応じた維持放電の回数だけ一度に維持放電を行えるように、予め走査した上記ライン毎の表示データ量に関するデータを保持するためのデータカウンタ・レジスタとを内蔵している。さらに、上記高電圧出力段およびデータカウンタ・レジスタにより、上記複数ビットのディジタル信号を一度に駆動させるようにしている。
【００３０】
さらに、好ましくは、第１電極側ドライバ回路部４または第２電極側ドライバ回路部５のいずれか一方の外部にスイッチ回路を設けている。この第１電極側ドライバ回路部４または第２電極側ドライバ回路部５のいずれか一方により、上記ライン毎に表示セルに対するデータ走査を行うことを可能にするスキャン制御と維持放電を行うことを可能にする維持放電制御とを兼ねて実行する場合に、上記のスキャン制御時の電源電圧Ｖｓｃと上記の維持放電制御時の電源電圧Ｖｓ とを共通の電源ラインから供給し、上記スイッチ回路によって上記２種の電源電圧Ｖｓｃ、Ｖｓ を切り換え、上記の一方のドライバ回路部でもって、スキャン制御による表示セルの駆動と維持放電制御による表示セルの駆動の両方を行うようにしている。
【００３１】
さらに好ましくは、上記表示データ量の依存性によるライン間の輝度差を補償するように、上記ライン毎に維持放電の回数が制御される。
さらに好ましくは、本発明の画像表示装置は、表示データの階調の重みに応じて一つのフレームを時分割することにより複数のサブフレームを形成し、これらの複数のサブフレームの各々の輝度を組み合わせることによって多階調表示を行う機能を有しており、上記の各サブフレーム単位で上記表示データ量の依存性によるライン間の輝度差を補償するように、上記ライン毎に維持放電の回数の制御を行うような構成にしている。
【００３２】
【発明の実施の形態】
本発明の画像表示装置、例えば、３電極・面放電型のＡＣ型プラズマディスプレイ装置においては、表示パネル内の第１の電極（例えば、Ｘ電極群側のサスティン電極Ｘ１〜Ｘｎ）１４と第２の電極（例えば、Ｙ電極群側のスキャン電極Ｙ１〜Ｙｎ）１５の対を、ライン毎に別個に駆動するようにしている。
【００３３】
さらに、各ラインの表示データ量を個々に計数するライン毎表示データ量計数手段、例えば、１ライン表示データ量カウント回路を設け、この１ライン表示データ量カウント回路により、複数ビットの表示データ量計数データを生成するようにしている。さらに、維持放電のための駆動を行う第１電極側ドライバ回路部４および第２電極側ドライバ回路部５内で維持放電制御信号のパルスを計数して得られる維持放電制御信号計数データと、上記の表示データ量計数データとを比較し、維持放電制御信号計数データと表示データ量計数データとが一致した時点で、維持放電を無効にするディセイブル信号と、維持放電の開始を規定する維持放電開始信号に基づいて維持放電を有効にするためのイネイブル信号を生成する。さらに、このイネイブル信号と維持放電制御信号との論理演算（例えば、論理積演算）を行うことにより各ラインにつながっている表示データ量に応じて維持放電の回数をライン毎に設定し、この維持放電の回数を適当に調整するようにしている。
【００３４】
さらに、本発明の画像表示装置では、各々のラインに対し表示データ量計数データと維持放電制御信号計数データとが一致するところまで維持放電の動作を続けるという駆動を行い、表示データ量が多く輝度が低下したラインに対する維持放電の回数を他のラインより多くすることによりライン間の輝度差を零にするようにしている。
【００３５】
これまでは、すべての表示ラインを共通のドライバ回路により駆動していたために、１ラインに接続される負荷が揃わない場合、負荷の違いによる輝度差が階調の１段階の輝度差よりも大きくなることがあった。これに対し、本発明のドライバ回路によれば、複数のラインの電極の対をそれぞれ別個に駆動するようにしているので、輝度が低下したラインに対する維持放電の回数を他のラインより多くしてライン間の輝度差を零にすることができる。
換言すれば、本発明においては、第１の電極１４と第２の電極１５の電極対毎に、この電極対に接続されるラインの表示データ量に応じた維持放電の回数をイネイブル信号によって設定し、当該ラインの負荷に相当する表示データ量が多いことにより輝度低下を起こしたラインの維持放電の回数、すなわち、サスティン回数を増やして表示データ量が少ないラインとの輝度差を補償するようにしている。
【００３６】
かくして、本発明では、一つのフレームを複数のサブフレームに分割する場合に、各サブフレームでのライン毎の発光表示の輝度が、ライン毎の負荷に対応する表示データ量に依存することなく本来出したい一定の値の輝度に調整されるため、各サブフレームのライン間で輝度差が生じなくなり、表示パネル上の表示データに関する均一な輝度が実現されると共に、階調逆転や不連続性のない直線性の優れた多階調表示を行うことが可能になる。
【００３７】
【実施例】
以下添付図面（図２〜図９）を用いて本発明の実施例を詳細に説明する。
図２は、本発明の一実施例の構成を示すブロック図である。ただし、ここでは、本発明の画像表示装置１の代表例として、３電極・面放電型のＡＣ型のプラズマディスプレイ装置（ＰＤＰ）１１の構成を説明することとする。
【００３８】
図２に示すプラズマディスプレイ装置１１内のプラズマディスプレイパネル２１においては、第１の電極としてのＸ電極群４２を構成するサスティン電極Ｘ１、Ｘ２、…Ｘｋ …、Ｘ４８０、および、第２の電極としてのＹ電極群５３を構成するスキャン電極Ｙ１、Ｙ２、…Ｙｋ …、Ｙ４８０が、表示ライン毎に対になって平行に配置される。この場合、スキャン電極Ｙ１、Ｙ２、…Ｙｋ …、Ｙ４８０は、サスティン電極としての機能も有している。さらに、第３の電極としてのアドレス電極群３２を構成するアドレスデータ電極Ｄ１、Ｄ２、Ｄ３、…、Ｄｎが、Ｘ電極側のサスティン電極とＹ電極側のスキャン電極との電極対と対向する位置であってサスティン電極およびスキャン電極と直交する状態に配置される。このような電極対とアドレスデータ電極との交点の位置に平面マトリクス状の複数の表示セル２２が形成される。
【００３９】
さらに、図２のプラズマディスプレイ装置１１におけるプラズマディスプレイパネル２１を駆動するためのデータドライバ回路部３（図１）、第１電極側ドライバ回路部４（図１）および第２電極側ドライバ回路部５（図１）の構成、ならびにこれらのドライバ回路部を制御するための制御回路部６１の構成を説明することとする。
【００４０】
図２においては、第１電極側ドライバ回路部４として、従来の場合（図１０）と同じように、複数の表示セル２２のアドレス放電を目的として１ライン分のアドレス電極群３２のデータ駆動を行うアドレスデータドライバ回路３１を設けている。
さらに、第１電極側ドライバ回路部４として、上記表示セル２２の維持放電を目的としてＸ電極群４２の各サスティン電極Ｘ１〜Ｘ４８０に対しサスティン駆動を行うＸサスティンドライバ回路４１を設けている。
【００４１】
さらに、第２電極側ドライバ回路部５として、選択書き込み放電を行うアドレス期間では、Ｙ電極群５３の各スキャン電極Ｙ１〜Ｙ４８０に対し上記アドレスデータドライバ回路３１にてセットされた１ライン分のデータに関して順次データ走査を行い、サスティン期間になるとサスティン駆動を行うＹスキャンドライバ回路５１を設けている。
【００４２】
さらに、Ｘサスティンドライバ回路４１には、維持放電制御（すなわち、サスティン制御）時の電源電圧、すなわち、サスティン電圧Ｖｓ と消去放電制御時の電源電圧、すなわち、イレーズ電圧Ｖｅ とを切り換えるためのスイッチ回路４３が設けられている。また一方で、Ｙスキャンドライバ回路５１には、上記サスティン電圧Ｖｓ と、スキャン制御時の電源電圧、すなわち、スキャン電圧Ｖｓｃとを切り換えるためのスイッチ回路５４が設けられている。このスイッチ回路５４では、ライン毎に表示セル２２に対するデータ走査を行うことを可能にするスキャン制御とサスティン制御とを兼ねて実行する場合に、上記のサスティン電圧Ｖｓ と電源電圧Ｖｓ スキャン制御時の電源電圧サスティン電圧Ｖｓ とスキャン電圧Ｖｓｃとを切り換えることにより、一つのＹスキャンドライバ回路５１でもって、スキャン制御による表示セル２２の駆動とサスティン制御による表示セル２２の駆動の両方を行うようにしている。
【００４３】
さらに、図２においては、上記のアドレスデータドライバ回路３１、Ｘサスティンドライバ回路４１およびＹスキャンドライバ回路を含むプラズマディスプレイ装置１１の動作をすべて制御する制御回路部６１が設けられている。この制御回路部６１の主要部は、前述の図１０の場合と同じように、複数の表示セル２２のアドレス放電により表示データの制御を行う表示データ制御部６２と、上記の各種のドライバ回路によるプラズマディスプレイパネル２１内の表示セル２２を駆動するタイミングを制御する駆動タイミング制御部６３とから構成される。
【００４４】
さらに詳しく説明すると、上記の表示データ制御部６２は、外部から入力されるカラー表示用の表示データの列（赤色表示データＲ７〜０、緑色表示データＧ７〜０、青色表示データＢ７〜０）を、プラズマディスプレイ装置１１を駆動するためのデータに並び替える表示データ処理部６２１と、並び替えた表示データの列を一旦格納しておき、アドレス期間にアドレス放電制御用の表示データ信号Ａ−ＤＡＴＡとして順次アドレスデータドライバ回路３１に転送するフレームメモリ部６２２と、このフレームメモリ部６２２を適正なタイミングでリード／ライト動作させるフレームメモリ制御部６２３とを有している。
【００４５】
また一方で、上記の駆動タイミング制御部６３は、外部から入力されるドットクロックＣＬＫ、ブランキング信号ＸＢＬＮＫ、垂直同期信号ＸＶｓｙｎｃ、および水平同期信号ＸＨｓｙｎｃ等の各種信号を、プラズマディスプレイ装置１１の表示を行うための内部制御信号に変換するためのＰＤＰタイミング発生回路部６３１を有している。このＰＤＰタイミング発生回路部６３１により入力表示データを制御することによって、Ｘ共通ドライバ回路４０、Ｙ共通ドライバ回路５０およびＹスキャンドライバ回路５５に対する駆動シーケンスが与えられる。
【００４６】
さらに、上記の駆動タイミング制御部６３は、アドレス放電制御用のクロック信号Ａ−ＣＬＫを出力してアドレスデータドライバ回路３１を駆動するアドレスドライバ制御部６３２と、Ｘサスティンドライバ回路４１を駆動するＸサスティンドライバ制御部６３５と、Ｙスキャンドライバ回路５１を駆動するＹスキャンドライバ制御部６３３とを有している。
【００４７】
Ｘサスティンドライバ制御部６３５では、Ｘ電極群４２を構成するサスティン電極Ｘ１〜Ｘ４８０に印加される維持放電制御信号（すなわち、サスティン制御信号）Ｘ−ＳＵＳ、および、サスティン制御信号Ｘ−ＳＵＳの発生開始の時期を規定する維持放電開始信号（すなわち、サスティン開始信号）ＳＵＳＳＴが生成され、Ｘサスティンドライバ回路４１に送出される。
【００４８】
また一方で、Ｙスキャンドライバ制御部６３３では、Ｙ電極群５３を構成するスキャン電極Ｙ１〜Ｙ４８０のデータ走査に係る複数ビットのスキャンデータ信号Ｙ−ＤＡＴＡ、上記データ走査に係るクロック信号Ｙ−ＣＬＫ、上記スキャン電極Ｙ１〜Ｙ４８０に印加されるサスティン制御信号Ｙ−ＳＵＳ、および、サスティン制御信号Ｙ−ＳＵＳの発生開始の時期を規定するサスティン開始信号ＳＵＳＳＴが生成され、Ｙスキャンドライバ回路５１に送出される。
【００４９】
さらに、図２においては、本発明の特徴であるライン毎表示データ量計数手段７（図１）として、フレームメモリ部６２２からのアドレス放電制御用の表示データ信号Ａ−ＤＡＴＡに基づき、各々のラインの表示データ量を計数する１ライン表示データ量カウント回路７１を設けている。
この１ライン表示データ量カウント回路７１は、各々のラインの表示データ量のカウント数に対応する複数ビット（ここでは８ビット）のディジタル出力を有する。このディジタル出力、すなわち、表示データ量出力データ信号ＤＡＣは、サスティン駆動を行うＸサスティンドライバ回路４１およびＹスキャンドライバ回路５１内の維持放電制御信号計数手段によりカウントされたサスティン制御信号のパルスの数（サスティンパルスの数）と比較される。さらに、Ｘサスティンドライバ回路４１およびＹスキャンドライバ回路５１は、上記の表示データ量出力データ信号ＤＡＣが示す表示データ量のカウント数とサスティンパルスの数とが一致するところまで維持放電の動作（サスティン動作）を続けるという駆動を行う。このようにして、表示データ量の多いラインに対するサスティン数を他のラインより多くすることによりライン間輝度差を補償することが可能になる。
【００５０】
図３は、本発明の一実施例における１サブフレーム内の駆動波形を示すタイミングチャートである。
図３に示すサブフレームは、前述の図１２の場合と同じように、各サブフレームの重みに応じた表示データの書き込みを行うアドレス期間と、アドレス指定がなされた表示データを表示するサスティン期間とに分かれており、各ＳＦを重ね合わせて１フレーム画像を表示している。
【００５１】
さらに、図３において、あるサブフレームのアドレス期間内の初期化期間は、前述の図１２のステップ１からステップ３までの動作がなされる。さらに詳しく説明すると、初めに、各ラインのサスティン電極Ｘ１〜Ｘ４８０に対し、このサスティン電極に接続された表示セル２２を初期状態にするための消去放電電圧Ｖｅ のイレーズパルスが印加される。次に、各ラインのスキャン電極Ｙ１〜Ｙ４８０に対し、書き込み放電を生じさせる書き込み電圧Ｖｗ の書き込みパルスが印加される。さらに、サスティン電極Ｘ１〜Ｘ４８０に対し、各ラインの表示セル内に壁電荷を均一に蓄積するためのイレーズパルスが再度印加される。その後のアドレス期間では、前述の図１２のステップ４の動作と同じように、アドレスデータ電極Ｄ１〜Ｄｎにアドレス電圧Ｖａ のアドレスパルスを印加すると共に、表示すべき表示データに応じてスキャン電圧Ｖｓｃを有するデータスキャンパルスが選択的に印加される。
【００５２】
上記のアドレス期間に続くサスティン期間では、各ラインのサスティン電極Ｘ１〜Ｘ４８０、および、各ラインのスキャン電極Ｙ１〜Ｙ４８０に対し、前述の書き込み電圧Ｖｗ よりも低いサスティン電圧Ｖｓ を有するサスティンパルスが印加される。すなわち、各ラインのサスティン電極とスキャン電極の対に対してサスティン動作を行うことにより、選択された表示セル中の発光放電を持続させることができる。
【００５３】
さらに、図３において、サスティン期間中に点線で描かれている部分は、各ラインのサスティン電極Ｘ１〜Ｘ４８０およびスキャン電極（サスティン電極としても機能する）Ｙ１〜Ｙ４８０に対するイネイブル信号ＳＵＳＥにより発生回数が調整されたサスティンパルスを示すものである。上記の各ラインにおけるイネイブル信号ＳＵＳＥは、サスティンパルスを無効にするディセイブル信号ＳＵＳＤと、維持放電の開始を規定するサスティン開始信号ＳＵＳＳＴに基づいてライン毎に生成される制御信号である。このように、本発明の一実施例では、ライン毎の表示データ量の計数結果に応じてイネイブル信号ＳＵＳＥを生成することにより、各サブフレームにより規定された期間内でのサスティンパルス数をライン単位で適宜減らすことができる。それゆえに、ＰＤＰ上のすべてのラインにわたって均一な輝度を達成することが容易に可能になると共に、ライン毎の表示データ量による負荷が揃っていなくても階調逆転や不連続性を生じることなく直線性の良好な多階調表示を行うことが可能になる。
【００５４】
図４は、本発明の一実施例におけるスキャンドライバ中の、ライン毎ＳＵＳ制御回路の一構成例を示す回路図である。この場合、スキャンドライバは、図２のＹスキャンドライバ回路５１を含む
図４に示すライン毎ＳＵＳ制御回路は、その内部に、サスティン制御信号ＳＵＳのパルスを計数し、かつ、このパルスの計数結果と表示データ量出力データ信号ＤＡＣとを比較する維持放電制御信号計数手段を備えている。
【００５５】
さらに、図４のライン毎ＳＵＳ制御回路は、データカウンタ・レジスタ５１１を備えている。このデータカウンタ・レジスタ５１１では、図２中に示した１ライン表示データ量カウント回路７１から８ビットの映像信号の形式で出力される表示データ量出力データ信号ＤＡＣをアドレス期間に受け、データ走査の対象となるライン数分順次入力される表示データを順に格納しておく。さらに、上記データカウンタ・レジスタ５１１は、アドレス期間からサスティン期間に移行するときに、格納しておいた８ビットの表示データをライン毎に一斉に出力する機能を有する。
【００５６】
ライン毎ＳＵＳ制御回路内の維持放電制御信号計数手段は、サスティン期間に入って印加されるサスティンパルスを計数する維持放電制御信号カウンタ（以下、ＳＵＳカウンタと略記する）５１２を含む。
さらに、この維持放電制御信号カウンタ５１２の出力側に、一致判定回路部５１３が設けられている。この一致判定回路部５１３は、データカウンタ・レジスタ５１１およびＳＵＳカウンタ５１２から出力される８ビットの出力信号をライン毎に入力し、両方の出力信号が一致した時点でサスティン制御信号ＳＵＳを無効にするディセイブル信号ＳＵＳＤをイネイブル信号生成器部５１４に入力するものである。なお、ここでは、ライン毎の表示データ量に依存してディセイブル信号ＳＵＳＤが異なるので、それぞれのラインに対応するディセイブル信号ＳＵＳＤを、ＳＵＳＤ１、ＳＵＳＤ２、…ＳＵＳＤｋ…、ＳＵＳＤ４８０のように表すこととする。上記のイネイブル信号生成器部５１４は、すべてのラインに共通なサスティン期間の開始を規定するサスティン開始信号ＳＵＳＳＴと、ライン毎に異なるディセイブル信号ＳＵＳＤ１〜ＳＵＳＤ４８０との間の期間だけサスティン制御信号ＳＵＳをイネイブル状態にするためのイネイブル信号ＳＵＳＥを生成する。なお、このイネイブル信号ＳＵＳＥもライン毎に異なるので、ＳＵＳＥ１、ＳＵＳＥ２、…ＳＵＳＥｋ…、ＳＵＳＥ４８０のように表すこととする。イネイブル信号生成器部５１４から出力されるイネイブル信号ＳＵＳＥ１、ＳＵＳＥ２、…ＳＵＳＥｋ…、ＳＵＳＥ４８０と、サスティン制御信号ＳＵＳは、ＡＮＤ回路部等からなる論理回路部５１５を通すことにより、複数のスキャン電極Ｙ１〜Ｙ４８０に対応するラインにそれぞれ供給すべきライン毎サスティン制御信号ＳＵＳＯ１、ＳＵＳＯ２、…ＳＵＳＯｋ…、ＳＵＳＯ４８０が生成される。さらに、これらのライン毎サスティン制御信号ＳＵＳＯ１〜ＳＵＳＯ４８０は、ライン毎の高圧出力段のゲートに入力される。
【００５７】
図５は、本発明の一実施例におけるスキャンドライバの構成を示す回路図である。既に述べたとおり、図５においても、図１３に示したものと同様の構成要素は、同一の参照番号を付して表している。
図５に示すスキャンドライバの高圧出力段は、複数のスキャン電極Ｙ１〜Ｙ４８０を別個に駆動することができるように、ライン毎に独立して設けられている。
【００５８】
図中、５２０は、前述の図４にその一例を示したライン毎ＳＵＳ制御回路である。このライン毎ＳＵＳ制御回路は、図２に示した１ライン表示データ量カウント回路７１からのカウント信号に相当する表示データ量出力データ信号ＤＡＣ（ここでは８ビット）と、サスティン期間の開始を示すサスティン開始信号ＳＵＳＳＴと、イネイブル信号ＳＵＳＥとを生成するものである。５２２はライン毎のイネイブル信号ＳＵＳＥとサスティン制御信号ＳＵＳの論理回路によるライン毎高圧出力制御回路であり、後段の高圧出力回路５２４のサスティン駆動を制御している。
【００５９】
上記のとおり、図５のスキャンドライバでは、ライン毎高圧出力制御回路５２２によって駆動されるサスティン駆動信号ＳＵ１、ＳＤ１、…、ＳＵｋ、ＳＤｋ、…、ＳＵ４８０、ＳＤ４８０と、前述のスキャン出力回路５２３によって駆動されるスキャンパルスＳＣ１、…、ＳＣｋ、…、ＳＣ４８０とが高圧出力回路５２４により合成された後、Ｙ電極群へと出力される（出力信号ＤＯ１…、ＤＯｋ、…、ＤＯ４８０）。このため、各ライン毎の負荷（表示データ量）に応じた個別のサスティン制御が可能となり、ライン間の輝度差を補償した表示が実現できる。
【００６０】
ここで、上記スキャンドライバ内のＹスキャンドライバ回路５１の高圧出力段における表示データ信号ＤＡＴＡの入力部を論理固定（例えば“Ｌ”レベル）とすることにより、上記の高圧出力段を、ライン毎のデータ走査を行わないＸサスティンドライバ回路４１と共通に使用することが可能である。
図６は、本発明の一実施例における１ライン表示データ量カウント回路の一構成例を示す回路図である。ここでは、図２に示した１ライン表示データ量カウント回路７１の具体的な回路構成例を詳細に示すこととする。
【００６１】
図６において、７１１は、ｎ番目のサブフレームにおける表示データ量を１ラインの単位で計数するカウント回路部である。このカウント回路部７１１から出力されるカウント値を示す信号、すなわち、表示データ量信号ｍｎ を、例えば上位６ビットの信号とする。
さらに、図６において、７１２はＲＡＭ等からなる記憶手段である。この記憶手段７１２は、サブフレームの状態を表す信号ＳＦＳ＊（例えば、ＳＦＳ０、ＳＦＳ１、ＳＦＳ２等）と、表示データの格納アドレスを指定するための少なくとも１本以上のアドレス信号ＡＤＲ＊をロードすると共に、演算係数ａｎ およびｂｎ をロードするものである。
【００６２】
さらに、図６において、７１３は、表示データ量信号ｍｎ と、例えば６ビットの演算係数ｂｎ の乗算（ｂｎ ×ｍｎ ）を行う乗算器である。７１４は、７１３による乗算結果（例えば上位８ビットの信号）と演算係数ａｎ との加算（ａｎ ＋ｂｎ ×ｍｎ ）を行う加算器である。７１５、７１６および７１７はデータラッチ回路であり、５１１は図４に示したものと同一のデータカウンタ・レジスタである。
【００６３】
図６に示すとおり、ｎ番目のサブフレームにおけるカラー表示用の緑色、青色および赤色の表示データ信号をそれぞれＲｎ 、Ｇｎ およびＢｎ とした場合、カウント回路部７１１において、水平同期信号ＸＨｓｙｎｃに同期した状態で１ライン毎の表示データ量が計数され、カウント出力信号が生成される。このカウント出力信号の内、例えば上位６ビットの信号を取って表示データ量信号ｍｎ とした場合、この表示データ量信号ｍｎ と記憶手段７１２よりロードされる演算係数ａｎ 、ｂｎ とに基づき、乗算器７１３および加算器７１４によってＳｍ ｎ ＝ａ ｎ ＋ｂ ｎ ×ｍ ｎ の演算が行われる。
【００６４】
この演算により算出された当該ラインの維持放電の回数、すなわち、サスティン回数Ｓｍｎ は、例えば、８ビットの表示データ量出力データ信号ＤＡＣとしてデータカウンタ・レジスタ５１１に格納される。さらに、このデータカウンタ・レジスタ５１１の後段で、実際のサスティン動作の実行回数値と比較してライン毎の輝度補償が実現される。また一方で、記憶手段７１２には、該当するサブフレームにおける表示データ量とサスティン回数との関係を決める演算係数ａｎ 、ｂｎ が格納されている。この記憶手段７１２に対し、サブフレームの状態を表す信号ＳＦＳ＊とアドレス信号ＡＤＲ＊を入力してアドレス指定を行うことによりデータのロードが実行される。このようにして記憶手段７１２にロードされたデータは、データラッチ回路７１５および７１６のデータラッチ回路により、乗算器７１３および加算器７１４にそれぞれ入力される。また、データラッチ回路７１７は、演算のタイミングを合わせるためのものである。
【００６５】
ここで、上記のＳｍ ｎ ＝ａ ｎ ＋ｂ ｎ ×ｍ ｎ の演算の手順を詳しく説明することとする。
あるＳＦｎ （ｎ番目のサブフレーム）における表示データ量信号ｍｎ が示す１ライン上の表示データ数（ここでは、説明の便宜上、表示データ数をｍｎ で表す）と発光輝度Ｂｍｎ の間には、次のような関係がある。
【００６６】
Ｂｍｎ ＝Ｂｏ −α×ｍｎ 、α＝（Ｂｏ −Ｂａ ）／ｍａ （≡ｃｏｎｓｔ．（一定））
ただし、Ｂｏ ：１ライン上で、一つの表示セル（１ドット）のみを表示したときの輝度、
Ｂａ ：１ライン上のすべての表示セルを表示したときの輝度、
ｍａ ：１ライン上のすべての表示セル数
である。この場合、説明を簡単にするため、発光輝度Ｂｍｎ は、当該ライン上の表示データ数ｍｎ に単純に反比例して低下するものと仮定している。
【００６７】
上記の表示データ数ｍｎ と発光輝度Ｂｍｎ との関係式から明らかなように、同一サブフレーム内におけるライン間で表示セル数が異なっている場合、本来同じ発光輝度となるべきものに輝度差を生じてしまうこととなる。この輝度差をΔＢとすると、
ΔＢ＝α×Δｍ（Δｍ：表示すべき表示セル数の差）
この輝度差ΔＢを補償するため、ライン間でサスティン回数を制御して輝度Ｂｏ の値を変えようとするのが本発明の主旨である。
【００６８】
ところで、あるラインにおける発光輝度Ｂｏ とサスティン回数Ｓとの間には次式の関係がある。
Ｂｏ ＝β×Ｓ （β≡ｃｏｎｓｔ．：１回のサスティン動作による発光輝度）
ただし、ここでは、説明を簡単にするため、発光輝度は単純にサスティン回数に比例するものとする。このサスティン回数が１に比べて充分大きい場合には、画像の背景の発光輝度は無視できることから、上記の関係式では、背景の発光輝度輝度を省略して考えている。
【００６９】
いま、サスティン回数をＳ→Ｓ＋ΔＳとしたとき、発光輝度はＢｏ →Ｂｏ ＋ΔＢｏ となり、次式の関係が成立する。
ΔＢｏ ＝β×ΔＳ
輝度差の補償としてΔＢ＝ΔＢｏ とすれば、
α×Δｍ＝β×ΔＳ
∴ΔＳ＝（α／β）×Δｍ
ただし、α＝（Ｂｏ −Ｂａ ）／ｍａ 、
β＝Ｂｏ ／Ｓｏ
である。表示データ量ｍｎ ＝１のときのサスティン回数Ｓ＝Ｓｏ を基準とすると、表示データ量ｍｎ に対するサスティン回数Ｓｍｎ は、
【００７０】
図７は、本発明の一実施例における１ライン表示データ量カウント回路の他の構成例を示す回路図である。図７においては、本実施例の構成の一部である１ライン表示データ量カウント回路７１の他の具体的な回路構成例が示されている。図７に示すカウント回路部７１１は、前述の図６のカウント回路部と同じものであり、ｎ番目のサブフレームにおける表示データ量を１ライン単位で計数するものである。この場合、前述の図６の場合と同じように、カウント回路部７１１から出力されるカウント値を示す信号、すなわち、表示データ量信号ｍｎ を、例えば上位６ビットの信号とする。７１２′は、１ラインの表示データ量ｍｎ とサブフレームの状態を表す信号ＳＦＳ＊（例えば、ＳＦＳ０、ＳＦＳ１、ＳＦＳ２等）とを入力アドレスとして、その入力アドレスに対応するサスティン回数のデータが格納されている記憶手段である。
【００７１】
図７の１ライン表示データ量カウント回路においては、前述の図６において演算器を用いて行った乗算や加算等の演算を記憶手段７１２′のプログラム内に組み込むようにしている。この記憶手段７１２′から出力されるサスティン回数Ｓｍｎ は、図６の場合と同じように、例えば、８ビットの表示データ量出力データ信号ＤＡＣとしてデータカウンタ・レジスタ５１１に格納される。すなわち、図７の１ライン表示データ量カウント回路では、記憶手段７１２′のＰＲＯＭやＲＡＭ等に記憶された表示データ量に関するデータをソフト的に読み替えるようにしているので、回路構成の簡略化が図れる。
【００７２】
これまでは、本発明の画像表示装置を３電極・面放電型のＡＣ型プラズマディスプレイ装置に適用した場合の回路構成および動作を説明してきたが、本発明の画像表示装置は、ＡＣ型プラズマディスプレイ装置ばかりでなく、２電極型のＡＣ型プラズマディスプレイ装置、ＤＣ（直流）型プラズマディスプレイ装置および液晶表示装置等にも適用することも可能である。
【００７３】
図８は、本発明を２電極型プラズマディスプレイ装置に適用した例を示すブロック図である。
図８に示す２電極型プラズマディスプレイ装置１２では、前述の３電極・面放電型プラズマディスプレイ装置と異なり、２種類の電極、例えば、Ｘ電極群側の複数のアドレス電極Ｘ１′〜Ｘ６４０′とＹ電極群側の複数のサスティン電極Ｙ１′〜Ｙｎ′（ここでは、ｎ＝４８０）により、プラズマディスプレイパネル２１′上の複数の表示セルが構成される。
【００７４】
プラズマディスプレイパネル２１′上の複数の表示セルは、Ｘデータドライバ回路４１′およびＹスキャンドライバ回路５１′の２種類のドライバ回路により駆動される。前者のＸデータドライバ回路４１′は、選択された表示セルのアドレス放電を目的として、複数のアドレス電極の駆動を実行する。後者のＹスキャンドライバ回路５１′は、上記表示セルのデータ走査および維持放電を目的として、１ライン分のサスティン電極の駆動を実行する。
【００７５】
さらに、図８においては、上記のＸデータドライバ回路４１′およびＹスキャンドライバ回路５１′を含む２電極型プラズマディスプレイ装置１２の動作をすべて制御する制御回路部６１′が設けられている。この制御回路部６１′の主要部は、複数の表示セルのアドレス放電により表示データの制御を行う表示データ制御部６２′と、上記２種のドライバ回路によりプラズマディスプレイパネル２１′内の表示セルを駆動するタイミングを制御する駆動タイミング制御部６３とから構成される。
【００７６】
さらに詳しく説明すると、上記の表示データ制御部６２′は、外部から入力される表示データＤｉ〜０を、２電極型プラズマディスプレイ装置１２を駆動するためのデータに並び替える表示データ前処理部６２１′と、並び替えた表示データＤｉ〜０を一旦格納しておき、アドレス放電制御用の表示データ信号Ｘ−ＤＡＴＡとして順次Ｘサスティンドライバ回路４１に転送するフレームメモリ部６２２′と、このフレームメモリ部６２２′を適正なタイミングでリード／ライト動作させるフレームメモリ制御回路部６２３′とを有している。
【００７７】
また一方で、上記の駆動タイミング制御部６３′は、外部から入力されるドットクロックＣＬＫ、ブランキング信号ＸＢＬＮＫ、垂直同期信号ＸＶｓｙｎｃ（サブフレーム同期信号ＸＳＦｓｙｎｃ）、および水平同期信号ＸＨｓｙｎｃ等の各種信号を、２電極型プラズマディスプレイ装置１２の表示を行うための内部制御信号に変換するためのＰＤＰタイミング発生回路部６３１′を有している。このＰＤＰタイミング発生回路部６３１′により入力表示データを制御することによって、Ｘデータドライバ回路４１′およびＹスキャンドライバ回路５１′に対する駆動シーケンスが与えられる。
【００７８】
さらに、上記の駆動タイミング制御部６３′は、アドレス放電制御用のクロック信号Ｘ−ＣＬＫ、サスティン制御信号Ｘ−ＳＵＳ、およびサスティン制御開始信号ＳＵＳＳＴを含む制御信号をＸデータドライバ回路４１′に送出するＸデータドライバ制御部６３３′を有している。
さらに、上記の駆動タイミング制御部６３′は、サスティン電極Ｙ１′〜Ｙ４８０′のデータ走査に係るスキャンデータ信号Ｙ−ＤＡＴＡ、上記データ走査に係るクロック信号Ｙ−ＣＬＫ、上記サスティン電極Ｙ１′〜Ｙ４８０′に印加されるサスティン制御信号Ｙ−ＳＵＳ、および、サスティン開始信号ＳＵＳＳＴを含む制御信号をＹスキャンドライバ回路５１′に送出するＹスキャンドライバ制御部６３４′を有している。
【００７９】
図９は、図８の２電極型プラズマディスプレイ装置における１サブフレーム内の駆動波形を示すタイミングチャートである。
図９に示す１サブフレーム期間においては、Ｘ電極群側の複数のアドレス電極Ｘ１′〜Ｘ６４０′に対し、これらのアドレス電極Ｘ１′〜Ｘ４８０′に接続された表示セルを初期状態にしてから、各ラインのサスティン電極Ｙ１′〜Ｙ４８０′に対し、書き込み放電を生じさせる書き込みパルスが印加される。さらに、サスティン電極Ｙ１′〜Ｙ４８０′に対し、各ラインの表示セルを選択するためのイレーズパルスが印加される。このイレーズパルスに対応して、アドレス電極Ｘ１′〜Ｘ６４０′にアドレス放電制御用のアドレスパルスが印加される。
【００８０】
さらに、上記の１サブフレーム期間では、すべてのアドレス電極Ｘ１′〜Ｘ６４０′に対し、書き込み電圧よりも低いサスティン電圧を有するサスティンパルスが印加されると共に、各ラインのサスティン電極Ｙ１′〜Ｙ４８０′に対し同じ電圧のサスティンパルスが印加される。すなわち、各ラインのサスティン電極Ｙ１′〜Ｙ４８０′に対してサスティン動作を行うことにより、選択された表示セル中の発光放電を持続させることができる。
【００８１】
さらに、図９においては、アドレス電極Ｘ１′〜Ｘ６４０′、および各ラインのサスティン電Ｙ１′〜Ｙ４８０′に対するイネイブル信号＊ＳＵＳＥ１〜＊ＳＵＳＥｎ（ｎ＝４８０）により、サスティンパルスの発生回数が適宜調整される上記の２電極型プラズマディスプレイ装置１２においては、Ｘデータドライバ回路４１′が、前述の図２のアドレスデータドライバ回路３１およびＸサスティンドライバ回路４１の両方の機能を有していることになる。
【００８２】
さらに、図９における１ライン表示データ量カウント回路７１は、前述の図２の場合と同じように、表示データＸ−ＤＡＴＡが示す各ラインの表示データ量のカウント数に対応する８ビットのディジタル出力を有する。このディジタル出力、すなわち、表示データ量出力データ信号ＤＡＣは、Ｘデータドライバ回路４１′およびＹスキャンドライバ回路５１′内でカウントされたサスティンパルスの数と比較される。さらに、Ｘデータドライバ回路４１′およびＹスキャンドライバ回路５１′は、ライン毎のイネイブル信号＊ＳＵＳＥ１〜＊ＳＵＳＥ４８０に基づき、表示データ量出力データ信号ＤＡＣが示す表示データ量のカウント数とサスティンパルスの数とが一致するところまでサスティン動作を続けるという駆動を行う。このようにして、図９の２電極型プラズマディスプレイ装置１２においても、前述の図２の場合と同じように、表示データ量の多いラインに対するサスティンパルスの数を他のラインより多くすることによりライン間輝度差を補償することが可能になる。
【００８３】
【発明の効果】
以上説明したように、本発明の画像表示装置によれば、第１に、特に３電極型のプラズマディスプレイ装置における第１の電極および第２の電極の対により構成される各ライン毎に表示すべき表示データを検出し、表示データ量を計数した結果に基づき、第１および第２の電極による維持放電の回数を設定してその回数を適宜調整するようにしているので、ラインの負荷に相当する表示データ量が多いことにより輝度低下を起こしたラインの維持放電の回数を増やして表示データ量が少ないラインとの輝度差を補償することが可能になり、表示パネル上のすべてのラインにわたって均一な輝度を達成することができる。
【００８４】
さらに、本発明の画像表示装置によれば、第２に、第１の電極および第２の電極の対により構成される各ライン毎に印加される維持放電制御信号を計数した結果と、各ライン毎の表示データ量の計数結果とを比較し、両方の計数結果が一致した時点で生成されるイネイブル信号に基づいてライン毎の維持放電のためのサスティンパルス数を制御するようにしているので、簡単な制御回路を用いて表示データ量が少ないラインのサスティンパルス数を減らすことが可能になり、異なるライン間での表示データ量の違いによる輝度差を零にすることができる。
【００８５】
さらに、本発明の画像表示装置によれば、第３に、第１の電極および第２の電極をそれぞれ駆動する第１電極側ドライバ回路部および第２電極側ドライバ回路部の少なくとも一方に、維持放電制御信号カウンタ、維持放電制御信号の計数結果と各ライン毎の表示データ量の計数結果との一致を検出するか否かを判定する一致判定部回路部、両データが一致した時点でイネイブル信号を生成するイネイブル信号生成器部、および、このイネイブル信号と維持放電制御信号との論理演算を行う論理回路部を内蔵しているので、上記のドライバ回路部を集積化することにより、各ライン毎に表示データ量に応じてサスティンパルスの数を設定し、かつ、ライン間での表示データ量の違いによる輝度差を補償する機能を有する小型のドライバ回路を容易に実現することができる。
【００８６】
さらに、本発明の画像表示装置によれば、第４に、第１電極側ドライバ回路部および第２電極側ドライバ回路部の少なくとも一方に、複数ビットの表示データに対応するディジタル信号を駆動する複数の高電圧出力段と、維持放電のためのサスティン期間に、すべてのディジタル信号に対し維持放電制御信号に応じた維持放電の回数だけ一度に維持放電を行えるように、予め走査したライン毎の表示データ量に関するデータを保持するデータカウンタ・レジスタとを内蔵させているので、表示データの総和量が多い場合でも上記複数ビットのディジタル信号を一度に駆動させることが可能になり、大型画面上のライン間の表示データ量の違いによる輝度差を速やかに補償することができる。
さらに、本発明の画像表示装置によれば、第５に、第１電極側ドライバ回路部第１電極側ドライバ回路部または第２電極側ドライバ回路部のいずれか一方において、スキャン制御時の電源電圧と維持放電制御時の電源電圧とを共通の電源ラインから供給し、スイッチ回路によって上記２種の電源電圧を切り換えることにより、一つのドライバ回路部でもってスキャン制御による表示セルの駆動と維持放電制御による表示セルの駆動の両方を行うようにしているので、電源回路構成を複雑にすることなくライン間の表示データ量の違いによる輝度差を正しく補償することができる。
【００８７】
要約すれば、本発明の画像表示装置においては、あるサブフレーム内、あるいは、異なるサブフレーム間での表示データ分布の偏りがあるような表示情報に対しても、各ラインの表示データ量を検出して各ライン毎に維持放電の回数を適宜調整することにより表示データ量の多いラインの輝度低下を補償するようにしている。この輝度低下補償を行うことにより、サブフレーム内のライン間輝度差が補償されると共に、異なるサブフレーム間での階調のアンバランスや不連続性に対しても直線性をもつように修正されるために、表示データ量に依存しない多階調表示を行うことが可能になり、特に３電極型プラズマディスプレイ装置のようなカラー表示装置の性能向上に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の原理構成を示すブロック図である。
【図２】本発明の一実施例の構成を示すブロック図である。
【図３】本発明の一実施例における１サブフレーム内の駆動波形を示すタイミングチャートである。
【図４】本発明の一実施例におけるスキャンドライバ中の、ライン毎ＳＵＳ制御回路の一構成例を示す回路図である。
【図５】本発明の一実施例におけるスキャンドライバの構成を示す回路図である。
【図６】本発明の一実施例における１ライン表示データ量カウント回路の一構成例を示す回路図である。
【図７】本発明の一実施例における１ライン表示データ量カウント回路の他の構成例を示す回路図である。
【図８】本発明を２電極型プラズマディスプレイ装置に適用した例を示すブロック図である。
【図９】図８の画像表示装置における１サブフレーム内の駆動波形を示すタイミングチャートである。
【図１０】従来の画像表示装置の一例を示すブロック図である。
【図１１】図１０のプラズマディスプレイパネルにおいて複数のサブフレームを形成した状態を示す図である。
【図１２】図１０の従来例における１サブフレーム内の駆動波形を示すタイミングチャートである。
【図１３】図１０の従来例におけるスキャンドライバの構成を示す回路図である。
【図１４】従来技術の表示データ量依存性によりライン間輝度差が生ずる様子を示す模式図である。
【図１５】従来技術におけるサブフレーム毎の輝度のライン負荷特性を示すグラフである。
【図１６】従来技術における輝度対階調特性の負荷による変動の様子を示すグラフである。
【符号の説明】
１…画像表示装置
２…表示パネル
３…データドライバ回路部
４…第１電極側ドライバ回路部
５…第２電極側ドライバ回路部
７…ライン毎表示データ量計数手段
１１…プラズマディスプレイ装置
２１…プラズマディスプレイパネル
３１…アドレスデータドライバ回路
３２…アドレス電極群
４１…Ｘサスティンドライバ回路
４２…Ｘ電極群
４３…スイッチ回路
５１…Ｙスキャンドライバ回路
５３…Ｙ電極群
５４…スイッチ回路
６１…制御回路部
６２…表示データ制御部
６３…駆動タイミング制御部
７１…１ライン表示データ量カウント回路
５１１…データカウンタ・レジスタ
５１２…維持放電制御信号カウンタ
５１３…一致判定回路部
５１４…イネイブル信号生成器部
５１５…論理回路部
５２０…ライン毎ＳＵＳ制御回路
５２２…ライン毎高圧出力制御回路
６２１…表示データ処理部
６２２…フレームメモリ部
６２３…フレームメモリ制御部
６３１…ＰＤＰタイミング発生回路部
６３２…アドレスデータドライバ制御部
６３３…Ｙスキャンドライバ制御部
６３５…Ｘサスティンドライバ制御部
Claims (8)
- 第１の電極（１４）および第２の電極（１５）の対を平行に配置すると共に、該第１および第２の電極（１４、１５）の対と対向する位置であって該第１および第２の電極（１４、１５）と直交する状態に複数の第３の電極（１３）を配置し、前記第１および第２の電極（１４、１５）の対と前記第３の電極との交点の位置に表示セルを形成し、前記第１および第２の電極（１４、１５）の対で、書き込み放電によって書き込まれた表示データを維持するための維持放電を行い、データの発光表示がなされる画像表示装置において、
前記第１および第２の電極（１４、１５）の対で構成される各ラインで前記維持放電を行うための維持放電制御信号（ＳＵＳ）を、それぞれ供給する第１電極側ドライバ回路部（４）および第２電極側ドライバ回路部（５）と、
前記ライン毎に表示データを検出し、該検出した表示データの表示データ量を計数するライン毎表示データ量計数手段（７）とを備え、
前記第１電極側ドライバ回路部（４）および前記第２電極側ドライバ回路部（５）の少なくとも一方は、
前記の各ラインにて該表示データ量計数手段（７）により前記表示データ量を計数した結果に基づき、前記第１および第２の電極（１４、１５）の対による前記維持放電の回数を設定して維持放電パルスの発生回数を制御する制御回路と、
スイッチ回路とを有し、
該第１電極側ドライバ回路部（４）または該第２電極側ドライバ回路部（５）のいずれか一方により、前記ライン毎に前記表示セルに対するデータ走査を行うことを可能にするスキャン制御と前記維持放電を行うことを可能にする維持放電制御とを兼ねて実行する場合に、
前記のスキャン制御時の電源電圧（Ｖsc）と前記の維持放電制御時の電源電圧（Ｖs ）とを共通の電源ラインから供給し、前記スイッチ回路によって前記の２種の電源電圧（Ｖsc、Ｖs ）を切り換え、
前記の一方のドライバ回路部でもって、前記スキャン制御による前記表示セルの駆動と前記維持放電制御による前記表示セルの駆動の両方を行うことを特徴とする画像表示装置。 - 前記画像表示装置が、さらに、
前記維持放電を行うために前記の各ラインの第１および第２の電極（１４、１５）の対毎に印加される維持放電制御信号（ＳＵＳ）を計数する維持放電制御信号計数手段を備え、
前記表示データ量計数手段（７）による前記表示データ量の計数結果と、該維持放電制御信号計数手段による前記維持放電制御信号のパルスの計数結果とを比較し、両方の計数結果が一致した時点で前記維持放電を無効にするためのディセイブル信号（ＳＵＳＤ）を生成し、該ディセイブル信号（ＳＵＳＤ）と別途入力された前記維持放電の開始を規定する維持放電開始信号（ＳＵＳＳＴ）に基づいて前記維持放電を有効にするためのイネイブル信号（ＳＵＳＥ）を生成し、該イネイブル信号（ＳＵＳＥ）と前記維持放電制御信号（ＳＵＳ）との論理演算を行うことによって前記ライン毎の前記維持放電の回数を制御する請求項１記載の画像表示装置。 - 前記表示データ量の依存性による前記のライン間の輝度差を補償するように、前記ライン毎に前記維持放電の回数が制御される請求項１または２記載の画像表示装置。
- 前記画像表示装置が、前記表示データの階調の重みに応じて一つのフレームを時分割することにより複数のサブフレームを形成し、該複数のサブフレームの各々の輝度を組み合わせることによって多階調表示を行う機能を有しており、
前記の各サブフレーム単位で前記表示データ量の依存性による前記のライン間の輝度差を補償するように、前記ライン毎に前記維持放電の回数の制御を行う請求項１または２記載の画像表示装置。 - 第１の電極（１４）および第２の電極（１５）の対を平行に配置すると共に、該第１および第２の電極（１４、１５）の対と対向する位置であって該第１および第２の電極（１４、１５）と直交する状態に複数の第３の電極（１３）を配置し、前記第１および第２の電極（１４、１５）の対と前記第３の電極との交点の位置に表示セルを形成し、前記第１および第２の電極（１４、１５）の対で、該書き込み放電によって書き込まれた表示データを維持するための維持放電を行い、データの発光表示がなされる画像表示装置において、
前記第１および第２の電極（１４、１５）の対で構成される各ラインで前記維持放電を行うための維持放電制御信号（ＳＵＳ）を、それぞれ供給する第１電極側ドライバ回路部（４）および第２電極側ドライバ回路部（５）と、
前記ライン毎に表示データ量に対応する複数ビットのディジタル信号を検出し、該ディジタル信号のパルスをカウントすることにより前記表示データの表示データ量を計数するライン毎表示データ量計数手段（７）とを備え、
前記第１電極側ドライバ回路部（４）および第２電極側ドライバ回路部（５）の少なくとも一方は、
前記維持放電制御信号（ＳＵＳ）のパルスを計数する維持放電制御信号カウンタと、
該維持放電制御信号カウンタから出力される維持放電制御信号計数データと、前記ライン毎表示データ量計数手段（７）から出力される表示データ量計数データとを比較し、該維持放電制御信号計数データと該表示データ量計数データとが一致したか否かを判定する一致判定回路部と、
該維持放電制御信号計数データと該表示データ量計数データとが一致した時点で前記維持放電を無効にするディセイブル信号（ＳＵＳＤ）と、別途入力された前記維持放電の開始を規定する維持放電開始信号（ＳＵＳＳＴ）に基づいて前記維持放電を有効にするためのイネイブル信号（ＳＵＳＥ）を生成するイネイブル信号生成器部と、
該イネイブル信号（ＳＵＳＥ）と前記維持放電制御信号（ＳＵＳ）との論理演算を行うことにより前記ライン毎に前記表示データ量に応じて前記維持放電の回数を設定し、該維持放電の回数を制御するための論理回路部と、
を含む制御回路と、
スイッチ回路とを有し、
該第１電極側ドライバ回路部（４）または該第２電極側ドライバ回路部（５）のいずれか一方により、前記ライン毎に前記表示セルに対するデータ走査を行うことを可能にするスキャン制御と前記維持放電を行うことを可能にする維持放電制御とを兼ねて実行する場合に、
前記のスキャン制御時の電源電圧（Ｖsc）と前記の維持放電制御時の電源電圧（Ｖs ）とを共通の電源ラインから供給し、前記スイッチ回路によって前記の２種の電源電圧（Ｖsc、Ｖs ）を切り換え、
前記の一方のドライバ回路部でもって、前記スキャン制御による前記表示セルの駆動と前記維持放電制御による前記表示セルの駆動の両方を行うことを特徴とする画像表示装置。 - 前記第１電極側ドライバ回路部（４）および前記第２電極側ドライバ回路部（５）の少なくとも一方が、さらに、
前記複数ビットのディジタル信号を駆動するための複数の高電圧出力段と、
該複数ビットのディジタル信号の出力ビット数に応じた複数の維持放電制御信号（ＳＵＳ）によって該複数の高電圧出力段が駆動される場合に、前記維持放電の期間になってから、すべての前記複数ビットに対し前記維持放電制御信号（ＳＵＳ）に応じた維持放電の回数だけ一度に該維持放電を行えるように、予め走査した前記ライン毎の前記表示データ量に関するデータを保持するためのデータカウンタ・レジスタとを内蔵し、
前記高電圧出力段および前記データカウンタ・レジスタにより、前記複数ビットのディジタル信号を一度に駆動させる請求項５記載の画像表示装置。 - 前記表示データ量の依存性による前記のライン間の輝度差を補償するように、前記ライン毎に前記維持放電の回数が制御される請求項５または６記載の画像表示装置。
- 前記画像表示装置が、前記表示データの階調の重みに応じて一つのフレームを時分割することにより複数のサブフレームを形成し、該複数のサブフレームの各々の輝度を組み合わせることによって多階調表示をする機能を有しており、
前記の各サブフレーム単位で前記表示データ量の依存性による前記のライン間の輝度差を補償するように、前記ライン毎に前記維持放電の回数の制御を行う請求項５または６記載の画像表示装置。
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