JP3605332B2

JP3605332B2 - Display device

Info

Publication number: JP3605332B2
Application number: JP37118199A
Authority: JP
Inventors: 洋二郎松枝
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1990-08-27
Filing date: 1999-12-27
Publication date: 2004-12-22
Anticipated expiration: 2019-12-22
Also published as: JP2000147464A

Description

【０００１】
【発明の属する技術分野】
本発明は表示装置に係わり、特に信号線を駆動するドライバ回路を内臓したものに関する。
【０００２】
【従来の技術】
従来の信号線駆動用のドライバ回路を内蔵した液晶表示基置として、「ＳＩＤ“８４ダイジェストｐ．３１６−３１９」に掲載されたものがある。この装置の回路構成を図２に示す。信号線Ｘ１，Ｘ２，Ｘ３，…が列方向に、走査線Ｙ１，Ｙ２，Ｙ３，…が行方向にそれぞれ複数本配線されている。各信号線Ｘと走査線Ｙとの交点には、薄膜トランジスタ（以下、ＴＦＴと称する）２２がマトリクス状に配置されている。ＴＦＴ２２のゲートは走査線Ｙに、ソースは信号線Ｘに接続され、ドレインは画素電極２３に接続されている。また、対向電極２４には共通電位Ｖ_ＣＯＭが印加きれている。
【０００３】
各々の信号線Ｘは、映像信号Ｖ１〜Ｖ３をＴＦＴ２２に入力するもので、Ｘドライバ３０によって駆動される。また各々の走査線Ｙは、選択パルス信号をＴＦＴ２２のゲートに入力して選択的に導通させるものであり、Ｙドライバ２１によって駆動される。
【０００４】
ここでＸドライバ３０は、シフトレジスタ１１とアナログスイッチＴＦＴＳＷｌ，ＳＷ２，ＳＷ３，ＳＷ４，…を有している。シフトレジスタ１１には、電源電圧ＶＤＤＸ及びＶＳＳＸを供給する電源線３５及び３６が接続されている。また、スタートパルスＤＸを入力するスタートパルスライン３７が接続されている。さらにクロックライン３１〜３４が接続されており、クロックパルスＣＬｌ，ＣＬｌ，ＣＬ２及びＣＬ２がそれぞれ入力される。出力ライン３８〜４１は、アナログスイッチＴＦＴＳＷｌ〜ＳＷ４のゲートにそれぞれ接続されており、映像信号Ｖｌ〜Ｖ３を伝えるビデオライン１８〜２０は、アナログスイッチＴＦＴＳＷｌ〜ＳＷ４のソースに接続されている。
【０００５】
このＸドライバ３０によって、各信号線Ｘ１，Ｘ２，Ｘ３，…に映像信号Ｖｌ〜Ｖ３が次のようにして順次書き込まれていく。この場合の各信号の動作波形を図３に示す。クロックパルスＣＬｌ，ＣＬｌ，ＣＬ２及びＣＬ２が入力され、クロックパルスＣＬｌとＣＬ２との位相差ＴだけスタートパルスＤＸが順次シフトされて、出力信号Ｑｌ〜Ｑ４として出力ライン３８〜４１に与えられる。この出力は、アナログスイッチＴＦＴＳＷｌ〜ＳＷ４のゲートにそれぞれ入力され、ハイレベルの間導通する。
【０００６】
このアナログスイッチＴＦＴＳＷｌ〜ＳＷ４には、映像信号Ｖｌ〜Ｖ３がそれぞれ導通している間入カされ、各信号線Ｘ１〜Ｘ３に書き込まれていく。
【０００７】
【発明が解決しようとする課題】
ここで従来は、クロックライン３１〜３４のノイズがビデオライン１８〜２０に入らないように、クロックパルスＣＬｌ，ＣＬｌ，ＣＬ２及びＣＬ２をＡ方向から入力し、映像信号Ｖｌ〜Ｖ３は逆のＢ方向から入力していた。しかし、各信号線Ｘ１，Ｘ２，Ｘ３，…に映像信号Ｖｌ〜Ｖ３が書き込まれるタイミングに、左右でずれが生じていた。
【０００８】
クロックパルスがＡ方向からシフトレジスタ１１に入力されて行くと、信号の入り口付近（図中右側）ではエッジが急峻であり、出口付近（図中左側）ではだれてくる。しかし、映像信号Ｖｌ〜Ｖ３は逆のＢ方向から入力されるため、シフトレジスタ１１の図中左側から右側へ行くにつれて、波形がなまってくる。クロックパルスの波形がなまると、アナログスイッチＴＦＴＳＷｌ〜ＳＷ４が導通するタイミングが遅れるが、映像信号Ｖｌ〜Ｖ３の波形も同じようになまり、アナログスイッチＴＦＴＳＷｌ〜ＳＷ４に入力きれるタイミングが遅れれば特に問題はない。
【０００９】
ところが、クロックパルスと映像信号の入力方向は一致しておらず、アナログスイッチＴＦＴＳＷｌ〜ＳＷ４がクロックパルスに基づいて導通するタイミングと、映像信号Ｖｌ〜Ｖ３がアナログスイッチＴＦＴＳＷｌ〜ＳＷ４に入力されるタイミングにずれが生じる。この結果、画面にデータを表示するとドットがずれたり、液晶プロジェクタのように複数の液晶表示パネルの画像を合成すると色がずれるという問題を招いていた。
【００１０】
本発明は上記事情に鑑みなされたもので、均一で高精細な画質を達成することを目的とする。
【００１１】
【課題を解決するための手段】
本発明の表示装置は、基板にマトリクス状に配置された薄膜トランジスタと、前記薄膜トランジスタに接続された信号線と、前記信号線を駆動するドライバ回路と、前記ドライバ回路に接続されてクロックパルスを供給するクロックラインと、前記ドライバ回路に接続されて前記信号線に信号を供給するビデオラインと、前記ドライバ回路に電力を供給する電源ラインとを有し、前記電源ラインは、前記クロックラインの配線方向に沿って前記クロックラインを挟む両側に配置され、かつその一方の側に配置される前記電源ラインは前記クロックラインと前記ビデオラインとの間に配置されていることを特徴とする。
また、本発明の表示装置は、基板にマトリクス状に配置された薄膜トランジスタと、前記薄膜トランジスタに接続された信号線と、前記信号線を駆動するドライバ回路と、前記ドライバ回路に接続されてクロックパルスを供給するクロックラインと、前記ドライバ回路に接続されて前記信号線に信号を供給するビデオラインと、前記ドライバ回路に電力を供給する電源ラインとを有し、前記電源ラインは、前記ビデオラインの配線方向に沿って前記ビデオラインを挟む両側に配置され、かつその一方の側に配置される前記電源ラインは前記ビデオラインと前記クロックラインとの間に配置されていることを特徴とする。
また、本発明の表示装置は、上記の表示装置において、前記クロックラインがクロックパルスを供給される方向と、前記ビデオラインが信号を供給される方向とが同じであることを特徴とする。
また、本発明の液晶表示装置は、第１の絶縁基板上に複数の走査線と信号線とが配置され、走査線により走査され信号線により信号を入力されるＴＦＴが走査線と信号線との交点にマトリクス状に配置され、第１の絶縁基板に対向して設けられ対向電極が配置された第２の絶縁基板との間に液晶が挟持された装置であって、第１の絶縁基板上に、信号線を駆動するドライバ回路と、ドライバ回路に接続されクロックパルスを供給するクロックラインと、ドライバ回路に接続され映像信号を供給するビデオラインとが配置されており、クロックラインがクロックパルスを供給する方向と、ビデオラインが映像信号を供給する方向が一致していることを特徴としている。
【００１７】
【実施例】
以下、本発明の一実施例について図面を参照して説明する。図１に本実施例による液晶表示装置の構成を示す。図２に示された従来の装置と比較し、クロックライン１２〜１５と電源線１６及び１７の配置が異なっている。クロックパルスＣＬｌ，ＣＬｌ，ＣＬ２及びＣＬ２がシフトレジスタ１１に入力される方向が、映像信号Ｖｌ〜Ｖ３と同じＢ方向であるようにクロックライン３１〜３４が配置されている。これにより、クロックパルスの波形が図中左方向へ行くに従って徐々になまっていき、アナログスイッチＴＦＴＳＷｌ〜ＳＷ４が導通するタイミングが遅れたとしても、映像信号Ｖｌ〜Ｖ３の波形も同じ方向になまっていく。このため、信号線Ｘ１，Ｘ２，Ｘ３，Ｘ４，…に映像信号Ｖｌ〜Ｖ３が書き込まれるタイミングにずれは生じない。特に、クロックライン１２〜１５とビデオライン１８〜２０のそれぞれの時定数が同程度である場合には、ほぼ完全にタイミングを一致させることが可能である。
【００１８】
ところで、同一方向からこの二つの信号を入力すると、クロックライン１２〜１５のノイズがビデオライン１８〜２０に入り込むおそれがある。そこで本実施例では、次のような配線を施すことによりノイズ対策を行っている。
【００１９】
先ず第１のノイズ対策として、クロックライン１２〜１５とビデオライン１８〜２０との間に電源線１６及び１７を配置している。またこの電源線１６及び１７の供給も、同じＢ方向から行うことにより、外部から液晶表示装置へ配線する経路においても、クロックラインとビデオラインとの間に電源線が配置されるようにしている。
【００２０】
さらに第２のノイズ対策として、クロックライン１２と１３，１４と１５をそれぞれ交差させている。これは次のような理由による。クロックライン１２〜１５とシフトレジスタ１１とは、ライン５１〜５４、５５〜５８、…により接続されている。このライン５１〜５４、５５〜５８、…にはそれぞれ寄生容量が存在し、クロックが反転する際にカップリングノイズを発生させる。このノイズを相殺させるには、それぞれ極性が逆で位相が１８０度ずれているクロックパルスＣＬｌとＣＬｌ、ＣＬ２とＣＬ２とで同じタイミングでノイズが発生するようにすればよい。
【００２１】
このため、クロックライン１２と１３とを交差させ、クロックライン１４と１５とを交差させている。これにより、クロックライン１２に接続されたライン５１とクロックライン１３に接続されたライン５６、クロックライン１２に接続されたライン５５とクロックライン１３に接続されたライン５２のそれぞれの長さが一致する。同様に、クロックライン１４に接続されたライン５３とクロックライン１５に接続されたライン５８、クロックライン１４に接続されたライン５７とクロックライン１５に接続されたライン５４のそれぞれの長さが一致する。この結果、各クロックパルスの極性が反転する際に生じるノイズが相殺される。
【００２２】
このような二つのノイズ対策を施したことにより、ビデオライン１８〜２０にクロックライン１２〜１５のノイズが入り込むことなく、信号線Ｘ１，Ｘ２，Ｘ３，Ｘ４，…に映像信号Ｖｌ〜Ｖ３を適切なタイミングで書き込むことができる。
【００２４】
【発明の効果】
以上説明したように本発明の液晶表示装置は、信号線を駆動するドライバ回路にクロックパルスを供給する方向と映像信号を供給する方向とが一致しているため、ある信号線におけるクロックパルスの波形が徐々にだれて行っても、同様にその信号線に書き込むべき映像信号の波形も同じ方向に向かうについてだれていくため、信号線に映像信号を書き込んで行くタイミングにずれが生じるのが防止され、画面上でドットのずれや色ずれ等が発生せず、均一で高精細な画質を実現することができる。
【図面の簡単な説明】
【図１】本発明の一実施例による液晶表示装置の構成を示す配線図
【図２】従来の液晶表示装置の構成を示す配線図
【図３】本発明の液晶表示装置に用いることができるクロックパルスと映像信号の波形を示すタイミングチャート
【符号の説明】
１１…シフトレジスタ
１２〜１５‥クロックライン
１６，１７…電源線
１８〜２０…ビデオライン
ＳＷｌ〜ＳＷ４…アナログスイッチＴＦＴ
Ｘ１〜Ｘ４…信号線
Ｙｌ〜Ｙ３…走査線
１０…Ｘドライバ
２１…Ｙドライバ
２２…ＴＦＴ
２３…画素電極
２４…対向電極
ＣＬｌ，ＣＬｌ，ＣＬ２，ＣＬ２…クロックパルス
Ｖｌ〜Ｖ３…映像信号[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a display device, and more particularly to a display device having a driver circuit for driving a signal line.
[0002]
[Prior art]
As a conventional liquid crystal display base having a built-in driver circuit for driving a signal line, “SID“ 84 Digest p. 316-319 ". FIG. 2 shows the circuit configuration of this device. A plurality of signal lines X1, X2, X3,... Are arranged in the column direction, and a plurality of scanning lines Y1, Y2, Y3,. Thin film transistors (hereinafter, referred to as TFTs) 22 are arranged in a matrix at intersections between the signal lines X and the scanning lines Y. The gate of the TFT 22 is connected to the scanning line Y, the source is connected to the signal line X, and the drain is connected to the pixel electrode 23. Further, the common potential _VCOM is completely applied to the counter electrode 24.
[0003]
Each signal line X inputs video signals V1 to V3 to the TFT 22, and is driven by an X driver 30. Each scanning line Y is for inputting a selection pulse signal to the gate of the TFT 22 and selectively conducting, and is driven by the Y driver 21.
[0004]
Here, the X driver 30 includes the shift register 11 and the analog switches TFT SW1, SW2, SW3, SW4,. Power supply lines 35 and 36 for supplying power supply voltages VDDX and VSSX are connected to the shift register 11. Further, a start pulse line 37 for inputting a start pulse DX is connected. Further, clock lines 31 to 34 are connected, and clock pulses CL1, CL1, CL2, and CL2 are input. The output lines 38 to 41 are connected to the gates of the analog switches TFT SW1 to SW4, respectively, and the video lines 18 to 20 for transmitting the video signals V1 to V3 are connected to the sources of the analog switches TFT SW1 to SW4.
[0005]
By the X driver 30, the video signals V1 to V3 are sequentially written to the signal lines X1, X2, X3,. FIG. 3 shows the operation waveform of each signal in this case. The clock pulses CL1, CL1, CL2, and CL2 are input, and the start pulse DX is sequentially shifted by the phase difference T between the clock pulses CL1 and CL2, and is provided to output lines 38 to 41 as output signals Q1 to Q4. This output is input to the gates of the analog switches TFTSW1 to SW4, respectively, and conducts during a high level.
[0006]
The video signals Vl to V3 are input to the analog switches TFTSWl to SW4 while they are conducting, and are written to the signal lines Xl to X3.
[0007]
[Problems to be solved by the invention]
Here, conventionally, clock pulses CL1, CL1, CL2 and CL2 are input from the A direction so that the noise of the clock lines 31 to 34 does not enter the video lines 18 to 20, and the video signals V1 to V3 are inverted in the B direction. I was typing from. However, the timing at which the video signals V1 to V3 are written to the signal lines X1, X2, X3,.
[0008]
As the clock pulse is input to the shift register 11 from the direction A, the edge is sharp near the entrance of the signal (right side in the figure), and the edge is near the exit (left side in the figure). However, since the video signals Vl to V3 are input from the opposite direction B, the waveforms of the shift register 11 become smoother from the left side to the right side in the figure. When the waveform of the clock pulse is blunted, the timing at which the analog switches TFTSW1 to SW4 are turned on is delayed, but the waveforms of the video signals Vl to V3 are also the same, and if the timing at which the analog switches TFTSW1 to SW4 can be completely input is delayed, there is a particular problem. Absent.
[0009]
However, the input directions of the clock pulse and the video signal do not match, and the timing at which the analog switches TFTSW1 to SW4 are turned on based on the clock pulse and the timing at which the video signals Vl to V3 are input to the analog switches TFTSW1 to SW4 are different. Misalignment occurs. As a result, there has been a problem that dots are shifted when data is displayed on a screen, and colors are shifted when images of a plurality of liquid crystal display panels are combined like a liquid crystal projector.
[0010]
The present invention has been made in view of the above circumstances, and has as its object to achieve uniform and high-definition image quality.
[0011]
[Means for Solving the Problems]
The display device of the present invention provides thin film transistors arranged in a matrix on a substrate, a signal line connected to the thin film transistor, a driver circuit for driving the signal line, and a clock pulse connected to the driver circuit. A clock line, a video line connected to the driver circuit for supplying a signal to the signal line, and a power supply line for supplying power to the driver circuit , wherein the power supply line extends in a wiring direction of the clock line. The power supply lines are disposed on both sides of the clock line along the one side, and the power supply lines disposed on one side thereof are disposed between the clock line and the video line.
Further, a display device of the present invention includes a thin film transistor arranged in a matrix on a substrate, a signal line connected to the thin film transistor, a driver circuit for driving the signal line, and a clock pulse connected to the driver circuit. A clock line to be supplied, a video line connected to the driver circuit to supply a signal to the signal line, and a power supply line to supply power to the driver circuit , wherein the power supply line is a wiring of the video line. The power supply lines arranged on both sides of the video line along the direction and arranged on one side thereof are arranged between the video line and the clock line.
In the display device according to the present invention, in the display device described above, a direction in which the clock line is supplied with a clock pulse is the same as a direction in which the video line is supplied with a signal.
Further, in the liquid crystal display device of the present invention, a plurality of scanning lines and signal lines are arranged on the first insulating substrate, and the TFTs scanned by the scanning lines and inputting signals by the signal lines are connected to the scanning lines and the signal lines. A liquid crystal is interposed between the first insulating substrate and a second insulating substrate, which is arranged in a matrix at the intersection of A driver circuit for driving a signal line, a clock line connected to the driver circuit and supplying a clock pulse, and a video line connected to the driver circuit and supplying a video signal are arranged above the clock line. And the direction in which the video line supplies the video signal coincides.
[0017]
【Example】
Hereinafter, an embodiment of the present invention will be described with reference to the drawings. FIG. 1 shows the configuration of the liquid crystal display device according to the present embodiment. The arrangement of the clock lines 12 to 15 and the power supply lines 16 and 17 is different from that of the conventional device shown in FIG. The clock lines 31 to 34 are arranged such that the direction in which the clock pulses CL1, CL1, CL2 and CL2 are input to the shift register 11 is the same as the B direction as the video signals V1 to V3. As a result, the waveform of the clock pulse gradually decreases as going to the left in the figure, and the waveform of the video signals V1 to V3 also changes in the same direction even if the timing at which the analog switches TFTSW1 to SW4 are turned on is delayed. . Therefore, there is no shift in the timing at which the video signals V1 to V3 are written to the signal lines X1, X2, X3, X4,. In particular, when the time constants of the clock lines 12 to 15 and the video lines 18 to 20 are substantially the same, the timing can be almost completely matched.
[0018]
By the way, if these two signals are input from the same direction, the noise of the clock lines 12 to 15 may enter the video lines 18 to 20. Therefore, in this embodiment, noise suppression is performed by providing the following wiring.
[0019]
First, as first noise countermeasures, power supply lines 16 and 17 are arranged between clock lines 12 to 15 and video lines 18 to 20. The power supply lines 16 and 17 are also supplied from the same direction B, so that the power supply lines are arranged between the clock line and the video line even in the external wiring path to the liquid crystal display device. .
[0020]
Furthermore, as a second noise countermeasure, the clock lines 12 and 13, 14 and 15 are crossed respectively. This is for the following reasons. The clock lines 12 to 15 and the shift register 11 are connected by lines 51 to 54, 55 to 58,. Each of the lines 51 to 54, 55 to 58,... Has a parasitic capacitance, and generates coupling noise when the clock is inverted. In order to cancel this noise, noise may be generated at the same timing between the clock pulses CL1 and CL1, and CL2 and CL2, which have opposite polarities and are 180 ° out of phase.
[0021]
Therefore, the clock lines 12 and 13 cross each other, and the clock lines 14 and 15 cross each other. As a result, the lengths of the line 51 connected to the clock line 12 and the line 56 connected to the clock line 13, the line 55 connected to the clock line 12, and the line 52 connected to the clock line 13 match. . Similarly, the lengths of the line 53 connected to the clock line 14 and the line 58 connected to the clock line 15, the line 57 connected to the clock line 14, and the line 54 connected to the clock line 15 are the same. . As a result, noise generated when the polarity of each clock pulse is inverted is cancelled.
[0022]
By taking such two noise measures, the video signals V1 to V3 are appropriately applied to the signal lines X1, X2, X3, X4,... Without the noise of the clock lines 12 to 15 entering the video lines 18 to 20. Can be written at the right timing.
[0024]
【The invention's effect】
As described above, in the liquid crystal display device of the present invention, since the direction in which the clock pulse is supplied to the driver circuit for driving the signal line and the direction in which the video signal is supplied coincide, the waveform of the clock pulse in a certain signal line Even if the video signal gradually drops, the waveform of the video signal to be written to the signal line also drops in the same direction. In addition, uniform and high-definition image quality can be realized without causing dot shift, color shift, and the like on the screen.
[Brief description of the drawings]
FIG. 1 is a wiring diagram showing a configuration of a liquid crystal display device according to an embodiment of the present invention. FIG. 2 is a wiring diagram showing a configuration of a conventional liquid crystal display device. FIG. 3 can be used in the liquid crystal display device of the present invention. Timing chart showing waveforms of clock pulse and video signal
11 shift register 12-15 clock line 16, 17 power supply line 18-20 video line SW1-SW4 analog switch TFT
X1 to X4 signal lines Yl to Y3 scanning lines 10 X driver 21 Y driver 22 TFT
23 pixel electrode 24 counter electrodes CL1, CL1, CL2, CL2 clock pulses V1 to V3 video signal

Claims

A thin film transistor arranged in a matrix on a substrate; a signal line connected to the thin film transistor; a driver circuit for driving the signal line; a clock line connected to the driver circuit for supplying a clock pulse; A video line connected to the power supply line and supplying a signal to the signal line; and a power supply line supplying power to the driver circuit, wherein the power supply line sandwiches the clock line along a wiring direction of the clock line. The display device, wherein the power supply lines arranged on both sides and arranged on one side thereof are arranged between the clock line and the video line.

A thin film transistor arranged in a matrix on a substrate; a signal line connected to the thin film transistor; a driver circuit for driving the signal line; a clock line connected to the driver circuit for supplying a clock pulse; A video line connected to the video signal line for supplying a signal to the signal line; and a power supply line for supplying power to the driver circuit, wherein the power supply line sandwiches the video line along a wiring direction of the video line. The display device, wherein the power supply lines arranged on both sides and arranged on one side thereof are arranged between the video line and the clock line.

3. The display device according to claim 1, wherein a direction in which the clock line is supplied with a clock pulse is the same as a direction in which the video line is supplied with a signal.