JP3598363B2 - 絶縁ゲート型電界効果トランジスタの集積回路装置 - Google Patents

Description

【０００１】
【産業上の利用分野】
本発明は、総括的にＭＯＳ型ないしＭＩＳ型と呼ばれるような、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）を用いた集積回路装置に関する。
【０００２】
【従来の技術】
半導体層の表面上に互いに離間して形成されたドレイン領域、ソース領域と、これらドレイン−ソース間のチャネル領域上にゲート絶縁膜を介して設けられたゲートとを有するＭＯＳ型に代表されるように、ゲートに印加する信号電圧に応じてチャネル領域中を選択的に流れる電流量を電界制御する絶縁ゲート型電界効果トランジスタ（以下、簡単のため、単に“素子”と呼ぶこともある）は、種々構造的に改変されたものを含め、半導体集積回路の分野では基本的な能動素子の一つとなっている。
【０００３】
しかるに、集積密度を高めるため、個々の素子の寸法が極めて微細化してくる一方で、集積回路チップ自体の面積が大面積化して来るに連れ、各素子のゲートに対するいわゆるゲート配線遅延の問題が顕在化してきた。例えば、従来における代表的な素子では、ゲート及びゲート配線に製造の容易性と取扱い易さ、また主としてシリコン系の半導体基板との馴染みの良さ等の理由から、多結晶シリコンが多用されてきた。
【０００４】
しかし、多結晶シリコンの比抵抗は ５００μΩｃｍ程ある。したがって、仮に各素子のゲート入力抵抗の存在を考えないものとしても、多結晶シリコンの配線長に比例して増加する抵抗分と浮遊容量との積である時定数に従ったゲートへの信号伝搬遅延も、上述のように各素子が極めて微細化し、その一方でチップ面積が増大する傾向にある集積回路では大きな問題となる。
【０００５】
ＢＡＫＯＧＬＵ 等の論文（ＩＥＥＥ Ｔｒａｎ．Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，ＥＤ−３２，Ｎｏ．５，１９８５，ｐ．９０３−９０９）によると、こうした配線遅延は、スケールファクタＳの自乗とチップサイズのスケールファクタＳｃの自乗の積に比例して増大することが示されており、したがって将来に亙り、集積密度がより一層向上し、他方でチップサイズが大幅に大型化することが間違いなく考えられる以上、こうした配線遅延は現今でも最早、由々しき問題として捕えなければならない。
【０００６】
そこで従来からも、こうした絶縁ゲート型電界効果トランジスタのゲート及びゲート配線として、多結晶シリコンに比べれば比抵抗が一桁低い金属シリサイドや、二桁低い高融点金属を用いようとする試みがあった。
【０００７】
【発明が解決しようとする課題】
しかし、その程度では未だ不十分である。周知のように、集積回路は原則としては四倍則に従ってその密度を高めようとし、かつチップサイズも大型化することが要求されている。実際、極く近い将来でも、その集積密度、チップサイズは飛躍的に大きくなることが予想される。
【０００８】
ところが、これまでの所は、上述したような材料の外、現実的に使用可能な材料として提案されているものはない。これは例えば、ただ単に比抵抗が小さければ良いというものでもなく、絶縁ゲート型電界効果トランジスタのゲートとして用いても当該素子の製造工程上、また電気的特性上、悪影響を及ぼさないか、逆に悪影響を受けない材料でなければならないからである。
【０００９】
本発明は、このような実情に鑑みてなされたもので、素子実働下で信号伝搬遅延を大幅に小さくし得る材料、すなわち素子実働下で比抵抗の極めて小なる材料であって、かつ素子製造プロセス上、また電気的特性上、問題を生ぜず、自身も悪影響を受けない材料によりゲート及びゲート配線を作製した絶縁ゲート型電界効果トランジスタを用いた集積回路装置を提供せんとするものである。
【００１０】
さらに本発明は、上記目的を達成した結果として、いわゆる極低温環境下で動作するジョセフソン集積回路と混在することができ、また特に、当該ジョセフソン集積回路と極低温環境外にある外部回路（半導体層集積回路等）との間のインタフェイスとしても機能し得る集積回路装置を提供せんとする。
【００１１】
【課題を解決するための手段】
本発明は上記目的を達成するため、絶縁ゲート型電界効果トランジスタのゲート及びゲート配線として、これまでのように常温下での比抵抗にのみ鑑みていた常識から脱却した。すなわち、絶縁ゲート型電界効果トランジスタ自体を極低温環境下で動作させることを前提とし、当該極低温環境下では実質的に超電導状態に転移することで抵抗が極めて低下し、実質的に零となり得る材料として、炭化窒化ニオブ膜をゲート及びゲート配線の構成材料として用いることを提案する。
【００１２】
これら材料は、絶縁ゲート型電界効果トランジスタを作製する時に要する熱処理において印加される高熱に強く、かつ、他の層に対して悪影響を及ぼす恐れも実質的になく、ひいては完成される絶縁ゲート型電界効果トランジスタのゲート配線遅延を改善する以外、その他の種々電気的特性に関してはそれらを阻害しない材料である。
【００１３】
本発明は、絶縁ゲート型電界効果トランジスタが極低温環境下での動作を前提としていることを積極的に利用し、上記に基づいて得られる絶縁ゲート型電界効果トランジスタを複数個集積して成る集積回路装置として、半導体層１１は集積回路装置の装置基板２６自体であるか、装置基板２６上に形成された半導体層であり、上記のゲート１４Ｇ 及びゲート配線層１４Ｌ が超電導状態に転移する超電導転移温度以下の極低温環境下で実働に供される集積回路装置を提案する。
【００１４】
この場合、本発明は、上記の集積回路装置基板上には極低温環境下で動作する複数個のジョセフソン素子を用いたジョセフソン集積回路が搭載されており、これら複数個のジョセフソン素子の少なくとも幾つかは、複数個の絶縁ゲート型電界効果トランジスタの少なくとも幾つかと電気的に結合していることを特徴とする集積回路装置を提案し、さらに望ましくは、複数の絶縁ゲート型電界効果トランジスタの少なくとも幾つかは、ジョセフソン集積回路と極低温環境の外にある外部回路（半導体集積回路等）との間の信号レベル変換用インタフェイスとして用いられることを特徴とする集積回路装置を提案する。
【００１５】
【発明の実施の形態】
図１には、本発明によって提案される集積回路装置の望ましい実施例における配置構成が示されている。しかし、便宜のため、図２以降に示す本発明に従った望ましい作製工程例の方から説明を始める。
【００１６】
図２（Ａ） 以降の各図において左側にはその工程までの断面図が、右側には平面図が示されているが、まず図２（Ａ） に示されているように、素子を作り込む半導体層１１として、この望ましい実施例では面方位（１００）、ｐ型不純物として好適にはボロンをドープした比抵抗 ３〜 ５Ωｃｍのｐ型シリコン基板１１を用意し、これを純酸素中、１１００℃で４５分間、高温処理し、さらに純窒素中、１１００℃で３０分間高温処理して当該基板１１の表裏両面上にそれぞれ １００〜 １２０ｎｍ厚のシリコン酸化膜（ＳｉＯ２膜）１２，１３を形成した後、表面側のシリコン酸化膜１２上に、ニオブ（Ｎｂ）をターゲットとするアルゴン（Ａｒ）、窒素（Ｎ２）、メタン（ＣＨ４）の混合ガス中での反応性高周波スパッタ法により、最終的にはゲートを構成するための出発部材として、炭化窒化ニオブ（ＮｂＣＮ）膜１４を ２００ｎｍ程度の厚さに堆積する。
【００１７】
次に、図２（Ｂ） に示されているように、レジスト膜１５を形成し、公知既存のリソグラフィ技術により、これにドレイン領域及びソース領域となるべき領域の面積と位置を規定するための開口を開け、当該パタン化レジスト膜１５をエッチングマスクとして弗化炭素（ＣＦ４）ガスプラズマによるドライエッチングを施し、ＮｂＣＮ膜１４に対応する開口を開け、さらにその下のシリコン酸化膜１２も弗酸によりエッチングするか、高い微細加工性が要求される場合にはこのときにも望ましくはドライエッチングを用い、当該シリコン酸化膜１２にも対応する開口を開ける。
【００１８】
その結果、当該各開口には基板１１の表面が露呈する。なお、これら一対の開口の間の寸法領域は、実質的にゲートを構成するべき領域として同時に規定される。
【００１９】
その後、レジスト膜１５を残したまま、これをイオン注入時の遮蔽マスクとして利用しながら、図２（Ｃ） に示されているように、開口に露呈した基板１１の表面に対し、ｎ型不純物として好適には燐（Ｐ） を加速電圧５０ＫｅＶ、ドーズ量 ５×１０１５ｃｍ−２にてイオン注入し、最終的に一方がドレイン領域、他方がソース領域となるべき一対のｎ型領域１６，１６を形成する。
【００２０】
次に、レジスト膜１５をアセトン中で超音波洗浄により除去してから、ｎ型領域１６，１６を物性的に良好な特性のｎ型領域とするため、純窒素中にて、ＮｂＣＮ膜１４が耐え得る温度でできるだけ高い温度、ただし他の領域に悪影響を及ぼさず、また無闇に高い温度とする無駄を考え、好適には ８００℃から ９００℃で適当な時間、例えば２０分から３０分程度、アニールする。このアニールないし熱処理は、最終的に作製される絶縁ゲート型電界効果トランジスタの電気的特性を良好にするためにも必須の工程である。
【００２１】
このアニール処理の後には、図２（Ｄ） に示されているように、一対のｎ型領域１６，１６の間に位置するＮｂＣＮ膜１４をゲート１４Ｇ として残し、また、当該ゲート１４Ｇに連続するゲート連続部１４Ｇ’を残す外は、他のＮｂＣＮ膜部分を除去するために、対応するパタンにパターニングされたレジスト膜１７を公知既存のリソグラフィ技術により形成し、弗化炭素ガスプラズマによるドライエッチングを施す。これにより残されたＮｂＣＮ膜製のゲート１４Ｇ と半導体基板１１との間に挟まれるシリコン酸化膜１２は、いわゆるゲート絶縁膜１２Ｇ となる。つまり、この工程までにて、実質的にドレイン、ソースの各領域に対してゲートが自己整合的に形成されることになり、絶縁ゲート型電界効果トランジスタとしての骨子構造が完成する。
【００２２】
図３は、これ以降、ドレイン、ソース、ゲートの各領域に対する配線層の形成終了に至るまでの工程群を示している。すなわちまず、図２（Ｄ） に示されていた上記のレジスト膜１７をアセトン中での超音波洗浄により除去した後、一連に層間絶縁膜１８となるべきシリコン酸化膜（ＳｉＯ２膜）１８を例えば高周波マグネトロンスパッタ法により ２００ｎｍ程度の厚さに形成する。形成した層間絶縁膜１８の上に、一対のｎ型領域１６，１６とゲート連続部１４Ｇ’のそれぞれに対するコンタクトを形成するための開口を持つようにパターニングされたパタン化レジスト膜１９を公知既存のリソグラフィ技術で形成し、当該パタン化レジスト膜１９をエッチングマスクとして層間絶縁膜１８を弗酸によりエッチングするか、ドライエッチングする。その結果、図３（Ａ） に示されているように、一対のｎ型領域１６，１６の表面をそれぞれ露呈するコンタクト形成用開口１６Ｈ，１６Ｈ とゲート連続部１４Ｇ’を露呈するゲートコンタクト形成用開口１４ＧＨが形成される。
【００２３】
その後、レジスト膜１９をアセトン中での超音波洗浄により除去し、望ましくはＡｒスパッタクリーニングを行なってから、図３（Ｂ） に示されるように、最終的にドレイン領域、ソース領域、ゲート領域に対し電気的に接続し、それぞれ所定の配線パタンを持つ配線層を形成するための出発材料として、望ましくはゲート形成のために用いたと同じ材料、すなわちこの実施例の場合はＮｂＣＮ膜２０を反応性高周波スパッタ法により適当な厚さ、例えば ５００ｎｍ程度に堆積させ（当然、各コンタクト形成用の開口１６Ｈ，１６Ｈ，１４ＧＨ中にもこの材料は侵入して堆積し、各ｎ型領域１６，１６及びゲート連続部１４Ｇ’の各表面に電気的に接触する）、さらにその上に、最終的に得るべき配線パターンに応じてパターニングされたパタン化レジスト膜２１を公知既存の適当なリソグラフィ技術により形成する。
【００２４】
形成したパタン化レジスト膜２１をエッチングマスクとしてエッチング（望ましくは寸法精度の良いドライエッチング）すると、図３（Ｃ） に示されるように、それぞれ最終的に得るべきパタンのｎ型領域用（ドレイン、ソース領域用）配線層１６Ｌ，１６Ｌ とゲート配線層１４Ｌ とが得られる。
【００２５】
その後、レジスト膜２１を除去し、図示しないが表面側をレジスト層で覆ってから基板裏面側のシリコン酸化膜１３を弗酸によって除去し、望ましくはＡｒスパッタクリーニングを行なった後、反応性高周波スパッタ法により、例えばこれもＮｂＣＮ膜から成る裏面電極２２を適当なる厚さ、例えば ２００ｎｍ程度に形成すると、図１にその断面形状が示されている絶縁ゲート型電界効果トランジスタ１０を得ることができる。
【００２６】
図１（Ａ） に示された絶縁ゲート型電界効果トランジスタ１０において、一対のｎ型領域１６，１６の中のどちらか一方、例えば図中で左側のｎ型領域１６をソース領域１６Ｓ とするならば、他方のｎ型領域１６はドレイン領域１６Ｄ として用いることができ、また、半導体基板１１の表面にあってそれら両領域１６Ｓ，１６Ｄ に挟まれる表面領域はいわゆるチャネル領域１６Ｃとなる。そして、当該チャネル領域１６Ｃ の上にはゲート絶縁膜１２を介し、ソース、ドレインの各領域１６Ｓ，１６Ｄ に対し自己整合の関係でゲート１４Ｇ が臨むことになる。
【００２７】
しかるに、本素子１０は、当該ゲート１４Ｇ とその配線１４Ｌ（図１中では見えないので、図３（Ｃ） を参照）とが共に超電導材料、特に上述の作製工程例に従って作製された素子ではＮｂＣＮ膜により構成されている。そのため、図１（Ａ） に例示のように、本素子１０の全体を当該超電導材料が超電導状態に転移する温度以下に冷却し得る冷媒２４（一般には液体ヘリウム）の充填された冷却槽２３内に浸漬させて動作させることで、ゲート１４Ｇ 及びその配線層１４Ｌ の抵抗は実質的に零と看做せるようになる。
【００２８】
これは大変な効果で、将来的に各素子の寸法が微細化する一方、これら素子を多数個集積した集積回路のチップサイズが大幅に大きくなって行くことにより、ゲート配線長が各素子当たりにも相当伸びたにしても、その影響は実質的に無視でき、ゲートへの信号伝搬遅れは大幅に改善される。これはまた、各素子当たりを単段のゲートと考えると、ゲート処理時間（いわゆるゲート遅延）が大幅に短縮されることを意味し、結局、集積回路全体としての処理速度を大幅に高速化し得る。
【００２９】
なお、上述の実施例の場合には、ドレイン、ソースの各領域に対する配線１６Ｌ，１６Ｌ も同じくＮｂＣＮ膜２０により構成されているので、これら線路に信号が重畳するような回路では、同様にその信号伝搬の高速化を図ることができる。
【００３０】
ただ、上述の作製工程中、図２（Ｂ），（Ｃ） に関して説明したように、ゲート１４Ｇとその配線層１４Ｌ とを構成するためのＮｂＣＮ膜１４を形成した後に、最終的に構築される絶縁ゲート型電界効果トランジスタとしての電気的特性を良好にするため、ｎ型領域１６，１６を高温にてアニールする処理が付加されるので、これによりＮｂＣＮ膜１４がダメージを受け、その超電導特性が損なわれることがないか否かは検証の必要があった。そこで、本発明者は、１００ｎｍ厚のシリコン酸化膜１２上に既述の方法で堆積された １００ｎｍ厚のＮｂＣＮ膜１４の超電導転移温度Ｔｃに関し、その後の ８００℃でのｎ型領域アニールによる影響を調べて見たが、その結果は図４に示されるように、アニール時間１０分から４０分に亘る範囲でもそれ程の変化がなく、当該ＮｂＣＮ膜１４の超電導転移温度Ｔｃはほぼ１５Ｋ 強で十分満足に安定していた。
【００３１】
さらに、絶縁ゲート型電界効果トランジスタとしての電気的特性にも鑑み実験を行なった所、ゲート長 ５μｍ 、ゲート幅１０μｍ に作製した図１の絶縁ゲート型電界効果トランジスタ１０を冷却槽２３内で液体ヘリウム２４により４．２Ｋにまで冷却しながら動作させた結果、ゲートバイアス（ゲート電圧）Ｖｇが ０〜５Ｖの範囲で、ドレイン−ソース間電圧Ｖｄｓ 対ドレイン電流Ｉｄ特性は図５に示されるようなエンハンスメント特性になった。図中に見られる“キンク”は、基板１１中のキャリアが“凍結”した結果と認められるが、いずれにしても本図から明らかなように、上述の工程により作製された絶縁ゲート型電界効果トランジスタ１０は、十分満足に動作することが証明された。なお、極低温環境下での動作であるため、本質的に信号対雑音比（Ｓ／Ｎ比）は格段に優れている。
【００３２】
また、上述の作製工程例において、他のパラメータや各工程における適用手法は同様としながらも、図２（Ａ） に示される工程において超電導膜１４を形成する時の混合ガス組成からメタンを除くと、ＮｂＣＮ膜１４に代えて窒化ニオブ（ＮｂＮ）膜１４が堆積する。図３（Ｂ） に示される工程においてＮｂＣＮ膜２０を構成するのに代えてＮｂＮ膜２０を形成する時も同様である。
【００３３】
しかるに、このようにゲート構成用出発材料として ＮｂＮ膜２０を用いても、それはその後のｎ型領域１６，１６の高温でのアニール処理に耐え、かつ、図４，５に示されたと同様の実験により、何等不都合なく、ＮｂＣＮ膜２０に代え得ることも分かった。ただ、当該 ＮｂＮ膜２０を堆積させる時には、基板温度を数百℃に上げないと、ＮｂＣＮ膜２０と同様の超電導転移温度約１５Ｋ は得られなかった。したがって、その意味からすれば、上述した作製工程例に認められるように、ＮｂＣＮ膜２０を用いた方が望ましいとは言える。
【００３４】
逆に、他の超電導材料、例えばニオブ等では、その後のｎ型領域１６，１６の高温アニールに際し、上述したような温度にまでは上げられず、その意味から実用的な素子を提供する上で使用可能と判断することはできなかった。
【００３５】
図１（Ｂ） には、図１（Ａ） に示された素子１０を含む集積回路装置の一例が示されている。すなわち、半導体基板１１として示してある本素子１０の構築基層である半導体層１１自体であるか、または当該半導体層１１を載せる別途な基板であっても良い集積回路装置基板２６の上に、本素子１０を複数個用いて所望の回路を実現した集積回路２５が形成されており、これが冷却槽２３内の冷媒２４に浸されて極低温環境化で動作するようになっていると共に、装置基板２６上には、同じく極低温環境下で動作する複数個のジョセフソン素子を用いたジョセフソン集積回路３０が搭載されている。
【００３６】
したがって、複数個のジョセフソン素子の少なくとも幾つかが複数個の本素子１０の少なくとも幾つかと電気的に結合する関係で混成集積回路を構成すれば、それぞれの特長を生かした新機能を有する集積回路を得ることができる。逆に言うなら、本発明によるとこのような混成集積回路が実現性を増す。何故なら、ジョセフソン集積回路３０中の各ジョセフソン素子や配線を構成する超電導材料と、本素子１０においてゲート及びゲート配線や、望ましくはドレイン、ソース配線をも構成する超電導材料とを同じ材料とすれば、同一基板上にて多くの素工程を共通にしながらこれら両集積回路２５，３０を構築できるからである。
【００３７】
また、ジョセフソン集積回路３０は、一般に極低温環境外にある半導体集積回路３１との間で信号のやり取りをせねばならないが、そのインタフェイスに苦労することもままある。しかるに、このような場合にも、本発明の素子１０を用いる集積回路２５では、それに用いられている複数の絶縁ゲート型電界効果トランジスタ１０の少なくとも幾つかを、ジョセフソン集積回路３０と極低温環境の外にある外部回路（一般には半導体集積回路）３１との間の信号レベル変換用超高速インタフェイスとして用いることができる。
【００３８】
【発明の効果】
本発明によると、絶縁ゲート型電界効果トランジスタのゲートに関する配線遅延を大幅に改善でき、微細化や集積回路の大面積化の障害を除去ないし大幅に緩和することができ、絶縁ゲート型電界効果トランジスタを用いた集積回路の動作を高速化することができる。
【００３９】
加えて、本発明の集積回路装置では、要すればジョセフソン集積回路との混在を許す混成集積回路装置や、極低温環境外に置かれた半導体集積回路等の外部回路とジョセフソン集積回路との間の超高速インタフェイスをも容易に構築することができる。
【図面の簡単な説明】
【図１】絶縁ゲート型電界効果トランジスタの断面構造と当該トランジスタを用いて構成される集積回路とに関する説明図である。
【図２】本発明に従い絶縁ゲート型電界効果トランジスタを作製する時の途中工程までの説明図である。
【図３】上記途中工程以降、配線層を完成するまでの工程の説明図である。
【図４】本発明に用いるＮｂＣＮ膜の超電導転移温度がドレイン、ソース各領域形成のためのアニール処理により悪影響を受けないことを示す説明図である。
【図５】本発明に従って作製された絶縁ゲート型電界効果トランジスタが実際に満足に機能することを証明するための特性図である。
【符号の説明】
１０ 絶縁ゲート型電界効果トランジスタ，
１１ 半導体層ないし半導体基板，
１２ シリコン酸化膜，
１２Ｇ ゲート絶縁膜，
１４ ＮｂＣＮ膜，
１４Ｇ ゲート，
１４Ｌ ゲート配線層，
１６ ｎ型領域，
１６Ｄ ドレイン領域，
１６Ｓ ソース領域，
１６Ｌ 配線層，
１８ 層間絶縁膜，
２０ ＮｂＣＮ膜，
２３ 冷却槽，
２４ 冷媒（液体ヘリウム），
２５ 絶縁ゲート型電界効果トランジスタ集積回路，
２６ 集積回路装置基板，
３０ ジョセフソン集積回路，
３１ 半導体集積回路．

Claims (3)

1. 半導体層表面に互いに離間して形成されたドレイン領域、ソース領域と、該ドレイン、ソース領域間のチャネル領域上にゲート絶縁膜を介して設けられたゲートとを有する絶縁ゲート型電界効果トランジスタを複数個集積して成る集積回路装置であって；上記ゲート及び該ゲートに対する配線が炭化窒化ニオブ膜により構成されていること；上記半導体層は、上記集積回路装置の装置基板自体であるか、装置基板上に形成された半導体層であり；上記集積回路装置は、上記ゲート及び該ゲートに対する配線層が超電導状態に転移する超電導転移温度以下の極低温環境下で実働に供されること；上記装置基板上には上記極低温環境下で動作する複数個のジョセフソン素子を用いたジョセフソン集積回路が搭載されており；上記複数個のジョセフソン素子の少なくとも幾つかは、上記複数個の絶縁ゲート型電界効果トランジスタの少なくとも幾つかと電気的に結合していること；を特徴とする絶縁ゲート型電界効果トランジスタの集積回路装置。
2. 請求項１記載の集積回路装置であって；上記複数の絶縁ゲート型電界効果トランジスタの少なくとも幾つかは、該ジョセフソン集積回路と上記極低温環境の外にある外部回路との間の信号レベル変換用インタフェイスとして用いられていること；を特徴とする集積回路装置。
3. 請求項１記載の集積回路装置であって；上記ドレイン領域及びソース領域に対する配線も炭化窒化ニオブ膜により構成されていること；を特徴とする集積回路装置。

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