JP3598189B2

JP3598189B2 - チップサイズパッケージ、その製造方法、およびその実装位置合わせの方法

Info

Publication number: JP3598189B2
Application number: JP1084197A
Authority: JP
Inventors: 和文山口; 文和立石
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1997-01-24
Filing date: 1997-01-24
Publication date: 2004-12-08
Anticipated expiration: 2017-01-24
Also published as: JPH10209216A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体チップを回路基板に高密度で実装するためのチップサイズパッケージおよびその製造方法に関するものである。
【０００２】
【従来の技術】
電子機器の小型、高機能化の流れに伴って、高密度実装の要求が高まっている。昨今、表面実装技術の飛躍的な進歩によって、ある程度こうした要求は満たされつつある。高密度実装ための要素技術は、パッケージを含めた実装すべき部品の小型化、接続端子の緻密化、回路パターンの緻密化、低熱抵抗化等である。実装部品としては主として、ＩＣ、ＬＳＩ等の半導体部品をはじめ抵抗、コンデンサ等の受動部品が含まれる。
【０００３】
特に半導体部品の進展は激しく、パッケージの面から見ると、ＤＩＬパッケージからＱＦＰパッケージ、ＢＧＡパッケージへと進展している。ＢＧＡパッケージとは図６にその断面図を示すように、半導体チップ１、半導体チップに付けた接続用バンプ２、キャリア基板３からなる。キャリア基板３は基板側電極７、絶縁層４，配線層５、ビアホール６、外部接続端子としての接続用バンプ１１等からなり、例えば特開昭６１−２０３６４８、特開平６−２９６０８０に開示されている。半導体チップ１側のキャリア基板３の表面における平面図を図７（ａ）に、キャリア基板３の裏面における平面図を図７（ｂ）に示す。半導体チップ１とキャリア基板３間では、図７（ａ）に示すように半導体チップの周辺の４辺に沿ってパッド、バンプが高密度で配列されて、キャリア基板３上の電極７と接続されている。外部接続端子１１はキャリア基板３の裏面に２次元、グリッド状に配置させているために、バンプピッチを規定値とすれば面積あたりのバンプ数を最も多くできる。つまり、キャリア基板３は４辺配列のパッド配列を２次元グリッド配列にする働きをしている。
【０００４】
このような構造にすることによって、高機能に伴って外部接続端子１１の数が増大しても、パッケージサイズの増大を最小限に抑えることを可能にしている。ＢＧＡパッケージを用いれば、殆ど半導体チップと同サイズのパッケージ、つまりチップサイズパッケージを実現できる。以降、チップサイズパッケージをＣＳＰと記す。また、抵抗、コンデンサ等の受動部品も高密度表面実装の要求に応え、１ｍｍ□以下の小型チップ部品が開発、実用化され、実装の小型化のために電極端子の引き出し方についても検討がなされている。
【０００５】
ＣＳＰに於いて、半導体チップの電極（パッド）上に付設したバンプとキャリア基板との接続構造、接続方法が組立歩留まり、信頼性に大きな影響を与える。高機能チップになるとパッド数が数百本以上になり、０．１ｍｍ以下のパッドピッチが必要になる。このような微細なパッドピッチの半導体チップをキャリア基板に精度よく接続する方法の開発が望まれる。そのためには、バンプ表面の平坦化、バンプピッチの均一化と高精度位置合わせ技術が必要である。
【０００６】
【発明が解決しようとする課題】
ＣＳＰは半導体チップと電極上に付設したバンプおよびキャリア多層基板からなる。バンプはバリアメタルを付けたＳｉウエハ上に感光性レジストをコートし、半導体チップの電極（パッド）部に一致してフォトリソ法で形成した開口を通じてハンダまたはメッキバンプを形成する。また、キャリア基板側の電極パターンはフォトリソ法で形成されたフォトレジストパターンに従ってエッチングすることによって形成される。フォトリソ法では基板上へのフォトレジスト塗布、乾燥、露光、現像、硬化の工程が必要であり、パターン精度は良いが工数が多く、工程コストが高い。フリップチップ実装でＣＳＰを作成する場合、半導体ウエハまたはチップを裏向けにして、バンプと基板上の電極とを接続する必要があるが、バンプ位置、電極位置が目視できないために、それらの位置合わせが極めて難しい。側面に備えた位置基準に対する位置合わせが行われているが、位置基準に対するずれは致命的な問題となり実装歩留まりが低下する。
【０００７】
ワイヤボンド法と類似の方法でバンプを形成するスタッドバンプの場合には、１パッドづつバンプを形成するために、機器の制御精度のばらつきにより個々にパッド位置がずれるという問題ある。この場合、半導体ウエハまたはチップ上のバンプパターンと基板上の電極パターンとの位置合わせが充分であっても、個々のバンプのずれによる実装歩留まりの低下を引き起こす。
【０００８】
本発明は、半導体ウエハまたはチップ上に形成した第１バンプと実質上同一形状の第２バンプをキャリア基板の実質上同一位置に形成できるために、バンプ高さの高いバンプ同志を高精度で接続でき、信頼性の高いＣＳＰを歩留まりよく製造することができる、チップサイズパッケージと製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明は以下の手順で実行される。すなわち、所望の厚みの樹脂を塗布したキャリア基板上に、第１バンプを付けた半導体ウエハをスタンパとしてキャリア基板上に押印または貼り付け、熱硬化させた後、半導体ウエハまたはチップを引き離す。この押印工程、剥離工程によりキャリア基板上の樹脂に半導体ウエハ上のバンプに対応した位置に凹型のパターンが形成される。凹型パターンはキャリア基板上の電極位置で開口しているが、電極上にわずかに樹脂が残留しているために、これをプラズマアッシャーによって除去する。
【００１０】
印刷法で凹部にハンダペーストまたは導電ペーストを流し込むことによって、半導体基板上の第１バンプと同一形状の第２バンプをキャリア基板上に形成する。その後、再度側面ガイドを基準にしてキャリア基板上にバンプ付き半導体ウエハまたはチップを貼り付けることによってバンプと基板電極とを接続する。
【００１１】
更に、キャリア基板上への半導体ウエハまたはチップを貼り付ける工程において、相互に位置合わせを高精度、自動化するために、予め、半導体ウエハまたはチップ上には一対のバンプとバンプ間配線からなる接続検出素子を、キャリア基板上には半導体ウエハまたはチップ上のバンプに対応する一対のバンプとキャリア基板を貫通する配線と一対の外部電極とを備え、一対の電極間の抵抗を測定することによって、位置合わせの最適化制御を行う。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００１３】
図１は本発明の一実施の形態におけるＣＳＰの断面図である。１は半導体ウエハまたはチップであり、各パッド上には導電材料からなる第１バンプ２を形成している。３はキャリア基板であり、絶縁体４、配線層５、バイアホール６、基板側電極７等からなる多層基板であり、４辺配列のパッド配列を２次元グリッド配列に変換することができる。８はキャリア基板３上に形成した第２バンプであり、ポリイミドまたはエポキシ樹脂９で囲まれている。半導体チップ１は第１バンプ２と第２バンプ８を介してキャリア基板３と接続されている。なお、１０は封止用の樹脂であり、１１はＣＳＰとプリント基板とを接続するためのグリッド状に配列されたハンダバンプである。
【００１４】
半導体ウエハまたはチップ１上に形成した第１バンプと実質上同一形状の第２バンプ８をキャリア基板３側の対応する位置に形成している。第２バンプ８は次の製造法で示すようにスタンパ法によって形成する。互いに実装すべき半導体ウエハまたはチップ１上の第１バンプ２に対応させて第２バンプ８を形成しているために、つまり、第１バンプ２の位置がずれていても、第２バンプ８が呼応してずれるために位置合わせ不良による実装歩留まりの低下が最小限に抑えられる。
【００１５】
また、バンプが高く（＞５０μｍ）なっても、キャリア基板３側のバンプは樹脂で包まれているために、半導体ウエハまたはチップ１とキャリア基板３との接続工程において、バンプ材料が平面方向に流れない。よって、微細接続が可能になる。ＣＳＰにおいては信頼性の面から半導体ウエハまたはチップ１の熱膨張係数とキャリア基板３の熱膨張係数のマッチングが必要である。つまり、熱膨張係数に大きなミスマッチがある場合、熱サイクルテストに於いてバンプ部に剪断応力がかかり電気的接続が破壊する。しかし本構造では２段バンプになっているために、従来のＣＳＰに比べてバンプの高さが倍になり、そのために剪断応力が減少し、半導体ウエハまたは半導体チップ１とキャリア基板３との間の熱膨張係数のミスマッチによる信頼性の低下が最小限に抑えられる。更に、接続後には、第１バンプ２、第２バンプ８共に樹脂で囲まれているために、熱膨張歪みによるストレスが緩和される。
【００１６】
図２は本発明によるＣＳＰの製造方法を示す。図２（ａ）に示すように、キャリア基板３上に基板側電極７を形成する。この電極７のある側をキャリア基板３の表面とし、図２（ｂ）に示すように、ここにポリイミドまたはエポキシ樹脂９の前駆体を塗布する。乾燥後、図２（ｃ）に示すように、この表面にバンプ付き半導体ウエハまたはチップ１を裏向けにして押印または張り合わせる。
【００１７】
この工程によって、半導体ウエハまたはチップ１上のバンプが未硬化の樹脂中に侵入し、樹脂層を押しのけキャリア基板３上の電極７近傍に到達する。この状態で、これらの樹脂を熱硬化させる。硬化温度は約１５０〜３００℃である。硬化後、第１バンプ付き半導体ウエハまたはチップ１をキャリア基板３から離す。この工程によって、図２（ｄ）に示すようにキャリア基板３上に、半導体ウエハまたはチップ１上の第１バンプ２と対をなす窪み９ａが形成される。
【００１８】
その後、図示しないが、電極７上、つまり窪み９ａの底にわずかに残った樹脂層をプラズマアッシャーで除去する。図２（ｅ）に示すように、キャリア基板上の窪みに印刷法によって導電ペーストまたはハンダペーストを埋める。導電ペーストの場合、その表面にメッキまたは蒸着等の方法でＡｕ膜を付ければ表面が更に安定化できる。この工程により、キャリア基板３側に半導体ウエハまたはチップ１上の第１バンプ２と対をなす同一形状の第２バンプ８が同一位置に形成される。
【００１９】
次に、図２（ｆ）に示すように、半導体ウエハはたはチップ１を裏向けにして、周辺部の基準辺とキャリア基板３の周辺部の基準とを位置合わせしながらキャリア基板３表面に張り合わせる。そして、側面から封止用樹脂１０を注入し、これを硬化することによって、ＣＳＰは完成する。
【００２０】
本製造方法ではバンプ形状の形成にフォトリソ法に比べて簡便な押印法つまりスタンパ法を用いているために、ポリイミドまたはエポキシ樹脂９に感光性を付与する必要がない。よって、これらの樹脂材料の選択範囲が広く、より吸湿特性などの点で、より信頼性の高い樹脂を選定することができる。
【００２１】
図３は半導体ウエハまたはチップ１上のバンプとキャリア基板３上の２段のバンプからなる３段バンプの構造を持ったＣＳＰを示す。本実施の形態は図１に比べて第３バンプ１２が追加された構造になっている。一般に、半導体ウエハまたはチップの熱膨張係数とキャリア基板の熱膨張係数に差があり、熱サイクルテストに於いて、バンプ部に剪断応力がかかり接続不良になることを既に説明したが、本実施の形態のように３段バンプにしてバンプを更に高くすると、剪断応力は更に緩和され信頼性が向上する。本実施の形態のＣＳＰは図２の製造方法に於ける図２（ｂ）から図２（ｅ）の工程を追加することによって、第３バンプ１２を形成することができる。
【００２２】
次に、半導体ウエハまたはチップ１とキャリア基板３との接続時の高精度位置合わせについて述べる。この位置合わせ構造および方法は特に高い位置合わせ精度が要求されるウエハレベルでのＣＳＰの作成に効果がある。
【００２３】
本発明の位置合わせは図４に示すように、予め、半導体ウエハまたはチップ１およびキャリア基板３の四角に接続検出用の結線を施したバンプ付きの接続検出素子１３ａ、１３ｂ、１３ｃ、１３ｄを形成しておく。接続検出素子１３ａの断面を図５に示す。図５（ａ）は半導体ウエハまたはチップ１側に形成した接続検出素子１３ａの断面図であり、配線１４を施した一対の第１バンプ２からなる。図５（ｂ）はキャリア基板３側に形成した接続検出素子１３ａの断面図であり、キャリア基板３に設けた一対の第２バンプ８および各第２バンプ８に接続したスルーホール１５またはバイアホール６で結線した一対の外部検出端子１６からなる。
【００２４】
これらの検出素子を用いた位置合わせ方法について、その動作を説明する。実装時の位置ずれにより、互いに対応する第１バンプ２と第２バンプ８が接続されていなかった場合、外部検出端子間１６は非導通、あるいは電気抵抗が非常に大きくなる。位置ずれが小さい場合、外部検出端子１６間の電気抵抗は小さく、構造上から見積もられる値になる。４角の外部検出端子の抵抗値がすべて小さくなった場合が最適の位置合わ状態、つまり、最適の接続状態である。４角が最適の位置合わせ状態であれば、当然それより内部にある動作に必要な第１バンプ、第２バンプ間の接続は最適状態にある。４角に接続検出素子を配置した場合、平面的な位置合わせに限らず、高さ方向の傾きの精度も検出することができる。例えば、接続検出素子１３ａ、１３ｂ、１３ｃ、１３ｄのそれぞれの抵抗値をＲ（ａ）、Ｒ（ｂ）、Ｒ（ｃ）、Ｒ（ｄ）とし、Ｒ（ａ）＞Ｒ（ｂ）≒Ｒ（ｄ）＞Ｒ（ｃ）の場合、検出素子１３ａ側でウエハまたはチップ１とキャリア基板３間のギャップが大であることを示す。図４には４角に接続検出素子１３を配置した場合について説明をしたが、スペースが無ければ両端に一対の接続検出素子１３を配置しても平面的な位置合わせの検出は可能である。反対に、更に詳しい位置情報を得るためには、もっと多数の対をなす接続検出素子１３を配置することも可能である。
【００２５】
以上の説明では製版用のポリイミドまたはエポキシ樹脂を使った場合について説明したが、半導体デバイスが熱破壊する温度４００℃以下で硬化すること、吸湿性が小さいことおよび離型特性の良好な樹脂であればその他の樹脂も使用可能である。
【００２６】
【発明の効果】
以上説明したところから明らかなように、本発明によれば、半導体ウエハまたはチップ上に形成した第１バンプと実質上同一形状の第２バンプをキャリア基板の実質上同一位置に形成できるために、またバンプ高さの高いバンプ同志を高精度で接続できるために、信頼性の高いＣＳＰを歩留まりよく製造することができる。
【００２７】
また、フォトリソ工程が不要であるために、プロセスが簡便で、工程コストも安い。
【００２８】
半導体ウエハまたはチップおよびキャリア基板の２角または４角に位置検出素子を設けることにより、位置合わせ状態を電気信号として検出できるために、位置合わせに関して高精度の制御が可能になる。
【図面の簡単な説明】
【図１】本発明の一実施の形態によるＣＳＰの構造を示す断面図
【図２】本発明によるＣＳＰの製造方法
【図３】本発明による３段バンプの構造を持ったＣＳＰの断面図
【図４】本発明によるＣＳＰの実装に用いる接続検出素子の平面図
【図５】本発明によるＣＳＰの実装に用いる接続検出素子の断面図
【図６】従来例におけるＣＳＰの断面図
【図７】キャリア基板の表面および裏面における平面図
【符号の説明】
１・・・・半導体ウエハまたはチップ
２・・・・パッド上に形成した第１バンプ
３・・・・キャリア基板
７・・・・基板側電極
８・・・・キャリア基板上に形成した第２バンプ
９・・・・ポリイミドまたはエポキシ樹脂
１０・・・封止用樹脂
１１・・・ＣＳＰとプリント基板とを接続するハンダバンプ
１３ａ、１３ｂ、１３ｃ、１３ｄ・・・接続検出素子
１４・・・半導体ウエハまたはチップ上に設けた配線層
１５・・・スルーホール導電層
１６・・・外部検出端子

Claims

半導体ウエハまたはチップ上に形成した第１バンプと実質上同一形状、同一配置の第２バンプがキャリア基板上に形成されており、
前記第２バンプが、前記第１バンプを付けた半導体ウエハや半導体チップを、樹脂を塗布したキャリア基板に押印後、剥離することによって形成された凹部に形成されたものであることを特徴とするチップサイズパッケージ。
前記第１バンプと実質上同一形状の第３バンプが、前記キャリア基板上に既に形成した前記第２バンプ上の実質上対応する位置に形成されていることを特徴とする請求項１のチップサイズパッケージ。
第１バンプ付きの半導体ウエハまたはチップをスタンパとして、樹脂の前駆体を塗布したキャリア基板に押し当て熱硬化することによって、第１バンプに対応したキャリア基板の位置に凹部を形成し、そこにハンダまたは導電ペーストを埋め込むことによって、基板側の第２バンプを形成した後、スタンパとして使った前記第１バンプ付き半導体ウエハやチップを前記キャリア基板に接続することを特徴とするチップサイズパッケージの製造方法。
前記樹脂の前駆体がポリイミド樹脂またはエポキシ樹脂であることを特徴とする請求項３のチップサイズパッケージの製造方法。
半導体ウエハまたはチップ上に設けた配線を施した一対のバンプと、キャリア基板上に設けた一対のバンプまたは電極、および一対の外部電極を有する接続検出素子を備えたことを特徴とする請求項１または２のチップサイズパッケージ。
半導体ウエハまたはチップの４角または２角に接続検出素子を配置し、各接続検出素子の外部電極端子間の抵抗値を検出し、各外部電極端子間の抵抗値を最小化するように制御することによる請求項５のチップサイズパッケージの実装位置合わせの方法。