JP3594362B2

JP3594362B2 - Clock recovery device

Info

Publication number: JP3594362B2
Application number: JP14794495A
Authority: JP
Inventors: 悟東嶋
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1995-06-15
Filing date: 1995-06-15
Publication date: 2004-11-24
Anticipated expiration: 2019-11-24
Also published as: JPH098787A

Description

【０００１】
【産業上の利用分野】
本発明は、通信装置に関し、特に同期式の通信装置において、ジッタのない再生クロックを得られるように構成したクロック再生装置に関する。
【０００２】
【従来の技術】
通信方式には大きく２つの方式があり、１つはシンプレックス（半二重）で、もう１つはデュプレックス（全二重）である。シンプレックスは送信と受信を時間的に切り換えて通信する方式であり、一方、デュプレックスは送信と受信を同時に行う方式である。電話などの音声通信では、送信と受信が同時に行われないと違和感があるため、ほとんどデュプレックスが使用されている。
【０００３】
図８に従来のデュプレックスの通信装置で使用されているクロック再生装置のブロック図を示す。このクロック再生装置は、相手側からの変調波を受信してデータを復調する復調器１１と、受信データを入力し全波整流を行って受信データに含まれるクロック成分を抽出して出力する全波整流器１２と、全波整流器１２の出力信号を入力し希望する受信クロック成分のみをフィルタリングして出力するバンドパスフィルタ１３と、バンドパスフィルタ１３の出力信号を入力しその信号に基準信号を位相同期させることにより受信クロックに含まれるジッタ（ゆらぎ）成分を取り除き再生クロックとして出力するアナログＰＬＬ回路１４とからなる。
【０００４】
以上のように構成された従来のクロック再生装置について以下にその動作を説明する。
変調波はデータによって搬送波が変調されているので、復調器１１はこの電波から搬送波の成分を取り除きデータ成分のみを受信データとして出力する。全波整流器１２は受信データを整流することにより、図９に示すように受信データの波形が振幅の中間点から下側の部分が上側に折り返すようになり、受信データに含まれるクロック成分を抜き出して出力する。全波整流器１２の出力信号には希望するクロック信号の周波数成分以外にもクロック信号の１／ｎ（ｎは２以上の整数）の周波数成分も含まれているため、バンドパスフィルタ１３はフィルタリングによって希望するクロック信号の周波数成分のみを選び出して出力する。バンドパスフィルタ１３から出力される受信クロックは受信データに含まれているクロック成分を抽出したものであるから、受信データが１、０、１、０、と交互に変化していれば、抽出したクロック信号もジッタ（ゆらぎ）を持たないきれいな正弦波として得られる。しかし、一般的に受信データは１、０の値がランダムに変化するので、受信データから抽出したクロック信号には本来のクロック信号の周波数成分の１／ｎ倍（ｎは２以上の整数）の周波数成分も含まれる。また、受信データの波形はデータの内容によって必ずしも同じ軌跡をたどらないために時間的に見れば波形にジッタ（ゆらぎ）がある。また、受信データのＣ／Ｎが悪くなったときにはクロック信号のジッタが増える。したがって、アナログＰＬＬ回路１４はバンドパスフィルタ１３の出力信号にＰＬＬの基準信号を位相同期させることにより、バンドパスフィルタ１３の出力信号に含まれるジッタ成分を取り除き、クロック信号の純度を高めて再生クロック信号として出力する。その結果、復調器１１からの受信データのパターンによらず、アナログＰＬＬ回路１４からは常に一定の周波数の再生クロックが出力される。同期式の通信装置においては、この受信クロックでもって受信データの変化点と変化点の中間の安定したポイントで受信データをサンプリングしている。
【０００５】
【発明が解決しようとする課題】
従来のクロック再生装置では、ジッタを持ったクロック信号にアナログＰＬＬ回路１４を位相同期させることによりジッタ成分を除去していた。そのため、ジッタを取り除くにはＰＬＬループの応答速度をできるだけ遅くしてＰＬＬ回路がジッタに追随せずに、希望するクロック信号にのみ追随するようにしなければならない。それで、ループの応答速度を決めるループフィルタの定数を大きくするが、逆に、ＰＬＬループが希望するクロック信号にロックするまでの引込時間がかかり過ぎるといった問題も発生するためループフィルタの定数増大にも限界があり、また、ループフィルタを構成する部品自体も大きくなってしまうという問題がある。
【０００６】
本発明は上記問題を解決するもので、デュプレックスの通信装置ではジッタの少ない再生クロックを出力し、シンプレックスの通信装置では送信中も受信クロックと同じ周波数と位相をもった再生クロックを出力し続けることができ、かつ集積化可能なクロック再生装置を供給することを目的とするものである。
【０００７】
【課題を解決するための手段】
上記問題を解決するために本発明は、受信クロック信号を入力しクロック信号の変化点を検出して第１のパルス信号を出力する第１のエッジ検出器と、再生クロック信号を入力してクロック信号の変化点を検出して第２のパルス信号を出力する第２のエッジ検出器と、前記第１及び第２のエッジ検出器からのパルス信号の進み位相差か遅れ位相差かに応じたアップ信号またはダウン信号を出力するフリップフロップと、前記フリップフロップが出力するアップ信号がアクティブのときのみシステムクロックによりカウントアップし、カウント値が最大になったときに第１のキャリーアップ信号を出力する第１のカウンタと、前記フリップフロップが出力するダウン信号がアクティブのときのみシステムクロックによりカウントアップし、カウント値が最大になったときに第２のキャリーアップ信号を出力する第２のカウンタと、前記第１のカウンタと第２のカウンタの出力信号でカウント値をアップ／ダウンするアップダウンカウンタと、システムクロック信号を受信クロック信号と同じ周波数まで分周し、再生クロック信号を出力する分周器とを備え、前記アップダウンカウンタは、第１のカウンタが第２のカウンタよりも先に最大になればカウント値を１つアップし、逆に第２のカウンタが第１のカウンタよりも先に最大になればカウント値を１つダウンし、前記分周器は前記アップダウンカウンタのカウント値に応じて、再生クロックパルスの時間幅を変化させることにより再生クロック信号の位相を制御することを特徴とする。
また、さらに、アップダウンカウンタのカウント値と、第１のキャリーアップ信号と第２のキャリーアップ信号の論理和である第３のキャリーアップ信号とを入力し、第３のキャリーアップ信号が入力されたときのみ前記アップダウンカウンタのカウント値を前記分周器へ出力し、それ以外は一定の値を分周器へ出力する初期値可変回路を備え、前記分周器はカウンタで構成され、システムクロック信号を前記受信クロック信号と同じ周波数まで分周する一方、前記初期値可変回路の出力信号を入力し、その初期値を前記初期値可変回路の出力信号で変化させることにより受信クロック信号と同じ位相を持った再生クロック信号を出力し、前記第１のカウンタと第２のカウンタの何れか一方が最大になれば両カウンタのカウント値をリセットすることを特徴とする。
また、本発明は、復調器から出力される受信クロック信号を入力しクロック信号の変化点を検出してパルス信号を出力する第１のエッジ変出器と、後述する分周器の再生クロック信号を入力してクロック信号の変化点を検出してパルス信号を出力する第２のエッジ検出器と、前記第１のエッジ検出器からの第１のパルス信号と前記第２のエッジ検出器からの第２のパルス信号とを入力し第１のパルス信号の位相が第２のパルス信号の位相よりも進んでいるときに進み位相差の分だけアクティブになるアップ信号を出力する第１のフリップフロップと、逆に第１のパルス信号の位相が第２のパルス信号の位相よりも遅れているときに遅れ位相差の分だけアクティブになるダウン信号を出力する第２のフリップフロップと、前記第１のフリップフロップが出力するアップ信号を入力しアップ信号がアクティブのときにカウントアップしカウント値が最大になったときに第１のキャリーアップ信号を出力する第１のカウンタと、前記第２のフリップフロップが出力するダウン信号を入力しダウン信号がアクティブのときにカウントアップしカウント値が最大になったときに第２のキャリーアップ信号を出力する第２のカウンタと、前記第１のキャリーアップ信号と前記第２のキャリーアップ信号とを入力し第１のキャリーアップ信号が第２のキャリーアップ信号よりも先に入力されたときにはカウント値をアップし、逆に第２のキャリーアップ信号が第１のキャリーアップ信号よりも先に入力されたときにはカウント値をダウンする一方、そのカウント値と前記第１のキャリーアップ信号と前記第２のキャリーアップ信号との論理和をとった第３のキャリーアップ信号とを出力するアップダウンカウンタと、前記アップダウンカウンタのカウント値と第３のキャリーアップ信号と後述する分周器からの第４のキャリーアップ信号とを入力し第３のキャリーアップ信号が入力されたときのみ前記アップダウンカウンタのカウント値を出力しそれ以外は一定の値を出力する初期値可変回路と、カウンタで構成され、前記初期値可変回路の出力信号と外部からのシステムクロック信号とを入力し、システムクロック信号を前記受信クロック信号と同じ周波数まで分周する一方、その初期値を前記初期値可変回路の出力信号で変化させることにより受信クロック信号と同じ位相を持った再生クロック信号とカウンタの第４のキャリーアップ信号とを出力する分周器とを設けたものである。
【０００８】
さらに、アップダウンカウンタの第３のキャリーアップ信号とＣＰＵからのＨＯＬＤ信号とを入力し両信号の論理積をとって出力するＡＮＤゲートを設けたものである。
【０００９】
【作用】
上記構成により、同期式の通信装置において、第１のカウンタで受信クロックに対する再生クロックの進み位相差の総和をカウントし第２のカウンタで遅れ位相差の総和をカウントすることで、受信クロック信号に含まれるジッタ成分を除去し、さらに両カウンタのキャリーアップ信号のうちどちらが早くアクティブになるかでアップダウンカウンタのカウント値を増減し、そのカウント値に応じて分周器の初期値を変えることにより受信クロックと同じ周波数と位相をもった再生クロックを出力する。
【００１０】
さらに、シンプレックスの通信装置において復調器からの受信クロックが断になる前にＣＰＵからのＨＯＬＤ信号で初期値可変回路へのキャリーアップ信号を遮断し分周器の初期値を保持することにより、送信中も受信クロックとほぼ同じ周波数と位相をもった再生クロックを出力し続けることができる。
【００１１】
【実施例】
図１は本発明の第１の実施例にかかる通信装置に使用されるクロック再生装置のブロック図である。
【００１２】
図１において、１は復調器から出力される受信クロック信号を入力しクロック信号の変化点を検出してパルス信号を出力する第１のエッジ検出器、２は再生クロック信号を入力してクロック信号の変化点を検出してパルス信号を出力する第２のエッジ検出器、３は第１のエッジ検出器１からの第１のパルス信号と第２のエッジ検出器２からの第２のパルス信号とを入力し第１のパルス信号の位相が第２のパルス信号の位相よりも進んでいるときに進み位相差の分だけアクティブになるアップ信号を出力する第１のＪＫ−Ｆ／Ｆ、４は逆に第１のパルス信号の位相が第２のパルス信号の位相よりも遅れているときに遅れ位相差の分だけアクティブになるダウン信号を出力する第２のＪＫ−Ｆ／Ｆ、５は第１のＪＫ−Ｆ／Ｆ３が出力するアップ信号を入力しアップ信号がアクティブのときにカウントアップしカウント値が最大になったときに第１のキャリーアップ信号を出力する第１のカウンタ、６は第２のＪＫ−Ｆ／Ｆ４が出力するダウン信号を入力しダウン信号がアクティブのときにカウントアップしカウント値が最大になったときに第２のキャリーアップ信号を出力する第２のカウンタ、７は第１のキャリーアップ信号と第２のキャリーアップ信号とを入力し第１のキャリーアップ信号が第２のキャリーアップ信号よりも先に入力されたときにはカウント値をアップし、逆に第２のキャリーアップ信号が第１のキャリーアップ信号よりも先に入力されたときにはカウント値をダウンする一方、そのカウント値と第１のキャリーアップ信号と第２のキャリーアップ信号との論理和をとった第３のキャリーアップ信号とを出力するアップダウンカウンタ、８はアップダウンカウンタ７のカウント値と第３のキャリーアップ信号と後述する分周器９からの第４のキャリーアップ信号とを入力し第３のキャリーアップ信号が入力されたときのみアップダウンカウンタ７のカウント値を出力しそれ以外は一定の値を出力する初期値可変回路、９は初期値可変回路８の出力信号と外部からのシステムクロック信号とを入力し、システムクロック信号を受信クロック信号と同じ周波数まで分周する一方、カウンタで構成した分周器の初期値を初期値可変回路の出力信号で変化させることにより受信クロック信号と同じ位相を持った再生クロック信号とカウンタの第４のキャリーアップ信号とを出力する分周器である。
【００１３】
このクロック再生装置の動作を説明する前にまずクロック再生装置内の初期値可変回路８の説明を行う。
図２に初期値可変回路８のブロック図を示し、図３にそのタイムチャートを示す。図２におけるＤＥＬＡＹ回路８ａとＪ−ＫＦ／Ｆ８ｂはアップダウンカウンタ７からの第３のキャリーアップ信号と分周器９からの第４のキャリーアップ信号とを入力し、第３のキャリーアップ信号のパルス信号が入力されてから次の第４のキャリーアップ信号が入力されるまでセレクト信号を保持しておくための回路である。セレクタ８ｃは通常固定の初期値を選択するようになっており、アップダウンカウンタ７からの第３のキャリーアップ信号が入力されたときだけアップダウンカウンタ７からのカウント値のほうを選択するようになる。本発明の分周器９はカウンタで構成されており、初期値可変回路８の出力信号がカウンタの初期値となるように接続されている。したがって、初期値可変回路８の出力信号の値を変えることにより、カウンタの第４のキャリーアップ信号が出力されるまでの時間が変わり、このことはシステムクロック信号を分周して作り出す再生クロック信号の１クロックパルスの中の’Ｌ’の部分の長さが変わることになる。この”Ｌ”の部分の長さが変わるのは１クロックパルスの間だけで、それ以降は固定の初期値によって決まるデューティ５０％の’Ｈ’、’Ｌ’を繰り返すので、マクロ的に見れば再生クロックの位相を変化させることになる。
【００１４】
次に、このクロック再生装置の動作を説明する。
クロック再生装置のうち、第１のエッジ検出器１から第２のカウンタ６までは一種の位相比較器を構成しており、その動作を表わすタイムチャートを図５、図６に示す。ここで、図５は受信クロックの位相が再生クロックの位相よりも進んでいる場合を示し、図６は逆に受信クロックの位相が再生クロックの位相よりも遅れている場合を示している。図５，図６から分かるように第１のエッジ検出器１と第２のエッジ検出器２はそれぞれ受信クロックと再生クロックの立ち上がりでパルスを出力する。第１のＪＫ−Ｆ／Ｆ３の出力であるアップ信号は受信クロックの位相が再生クロックの位相よりも進んでいる場合に進み位相差の分だけアクティブになる。
【００１５】
図７の位相差の変化を示した図において、受信クロックと再生クロックの位相差を平均化するためには横線で示す再生クロックの位相を基準にして、横線より上の縦縞の部分の面積と横線より下の横縞の部分の面積をそれぞれ加算して両者が同じ面積になるように再生クロックの位相を決めればよい。具体的には、縦縞の部分の面積は第１のＪＫ−Ｆ／Ｆ３の出力であるアップ信号がアクティブになっている時間である。アップ信号は受信クロックの位相が再生クロックの位相よりも進んでいる場合に進み位相差の分だけアクティブになる。逆に、横縞の部分の面積は第２のＪＫ−Ｆ／Ｆ４の出力であるダウン信号がアクティブになっている時間である。ダウン信号は受信クロックの位相が再生クロックの位相よりも遅れている場合に遅れ位相差の分だけアクティブになる。したがって、第１のＪＫ−Ｆ／Ｆ３のアップ信号がアクティブのときに第１のカウンタ５がカウントアップし縦縞の部分の面積を加算する。同じく、第２のＪＫ−Ｆ／Ｆ４のダウン信号がアクティブのときに第２のカウンタ６がカウントアップし縦縞の部分の面積を加算する。そして、第１のカウンタ５が第２のカウンタ６よりも先にＦＵＬＬになれば、アップダウンカウンタ７のカウント値を１つアップし、逆に、第２のカウンタ６が第１のカウンタ５よりも先にＦＵＬＬになれば、アップダウンカウンタ７のカウント値を１つダウンする。このカウント値に応じて、分周器９の初期値を変化させることにより、再生クロック信号の位相を制御する。
【００１６】
これにより、アップダウンカウンタ７のカウント値は常に縦縞の部分の面積と横縞の部分の面積が等しくなるような方向に変化する。また、第１と第２のカウンタ５，６は両カウンタ５，６のいずれか一方がＦＵＬＬになってアップダウンカウンタ７のカウント値が変化する度に両方ともリセットされる。よって、ジッタにより瞬間的に受信クロックの位相が変化しても、その位相変化が第１と第２のカウンタ５，６のカウント値の変化で吸収され再生クロックの位相変化には現われないため、ジッタを取り除くことができる。ジッタにより常に変動している受信クロックの位相変動を平均化し、この平均化した位相差を元に分周器９のリセットタイミングを制御することにより受信クロックと位相の合った再生クロックが得られる。
【００１７】
図４は本発明の第２の実施例におけるクロック再生装置のブロック図である。なお、第１の実施例と同機能のものには同符号を付してその説明は省略する。
図４に示すように、この実施例においては、上記第１の実施例の構成要素に加えて、アップダウンカウンタ７と初期値可変回路８との間にＡＮＤゲート１０が設けられている。このＡＮＤゲート１０はアップダウンカウンタ７の第３のキャリーアップ信号とＣＰＵからのＨＯＬＤ信号とを入力し両信号の論理積をとって出力する。
【００１８】
次に、このクロック再生装置の動作を説明する。
近年、衛星通信の利用が多くなっており、今後の衛星通信を普及させるためには端末の価格を抑える必要がある。そのため、最近ではデータ通信を行うシステムにおいて、端末の価格を抑えるためにデュプレックスに代わりシンプレックスで通信を行うシステムもでてきている。具体的には、チャンネルを切り換えるためのシンセサイザを送信時と受信時で切り換えて使用することによりシンセサイザを１個で済ませることができる。しかしながら、シンプレックスでは送信中はシンセサイザを送信チャンネルに設定するため衛星からの電波は受信できない。そのため、復調器から出力される受信データはでたらめな値となり、アナログＰＬＬ回路はロックがはずれる。よって、同アナログＰＬＬ回路から出力される受信クロックもフリーランの状態となり受信データと同期しないため、ＣＰＵでデータ処理するために必要な８ビット毎のデータの区切りが不定になる。この結果、再び衛星からの電波を受信し始めたときには、アナログＰＬＬ回路が受信データにロックし、かつフレーム同期パターンを検出するまでは８ビット毎のデータの区切りが確定せずに、ＣＰＵで受信データを処理できないといった問題を生じてしまう。
【００１９】
ここで、上記第１の実施例で説明したクロック再生装置をそのまま適用すると受信中は正常に動作するが、通信装置が受信モードから送信モードに切り替わって復調器からの受信データが断になった場合、受信データから抽出した受信クロックの位相が不定になるため、クロック再生装置から出力される再生クロックも不安定になる。
【００２０】
これを解決するためにアップダウンカウンタ７と初期値可変回路８との間にＡＮＤゲート１０を追加し、通信装置が受信モードから送信モードに切り替わって復調器からの受信データが断になる前にＣＰＵからのＨＯＬＤ信号でアップダウンカウンタ７からの第３のキャリーアップ信号を遮断し分周器の初期値を保持する。
【００２１】
これにより、送信中も受信クロックとほぼ同じ周波数と位相をもった再生クロックを出力し続けることができる。そして、再び送信モードから受信モードに切り替わって復調器から受信データが出力され、受信クロックの位相が安定した後にＣＰＵからのＨＯＬＤ信号をディセーブルにすればよい。
【００２２】
【発明の効果】
以上のように本発明によれば、デュプレックスの通信装置において、従来のクロック再生回路以上にジッタの少ない受信クロックを再生できる。さらに、シンプレックスの通信装置においては、送信中も受信クロックと同じ周波数と位相をもった再生クロックを出力し続けることができるため、送信から受信に切り換わったときに同期パターンを検出するまで待つこと無しに、受信に切り換わった直後から受信データを処理することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例におけるクロック再生装置のブロック図
【図２】同クロック再生装置の初期値可変回路のブロック図
【図３】同初期値可変回路のタイムチャート
【図４】本発明の第２の実施例におけるクロック再生装置のブロック図
【図５】本発明の第１の実施例における位相比較部の各部のタイムチャート
【図６】本発明の第１の実施例における位相比較部の各部のタイムチャート
【図７】本発明の第１の実施例におけるクロック再生装置の位相差の変化を示す図
【図８】従来のクロック再生装置のブロック図
【図９】従来のクロック再生装置の各部の波形を示す図
【符号の説明】
１第１のエッジ検出器
２第２のエッジ検出器
３第１のＪＫ−Ｆ／Ｆ
４第２のＪＫ−Ｆ／Ｆ
５第１のカウンタ
６第２のカウンタ
７アップダウンカウンタ
８初期値可変回路
９分周器
１０ＡＮＤゲート[0001]
[Industrial applications]
The present invention relates to a communication device, and particularly to a clock recovery device configured to obtain a jitter-free recovered clock in a synchronous communication device.
[0002]
[Prior art]
There are roughly two communication systems, one is simplex (half duplex) and the other is duplex (full duplex). Simplex is a system in which transmission and reception are temporally switched for communication, while duplex is a system in which transmission and reception are performed simultaneously. In voice communication such as telephone, duplex is mostly used because there is a sense of incongruity if transmission and reception are not performed simultaneously.
[0003]
FIG. 8 shows a block diagram of a clock recovery device used in a conventional duplex communication device. The clock recovery device includes a demodulator 11 for receiving a modulated wave from a partner and demodulating data, and a demodulator 11 for receiving the received data and performing full-wave rectification to extract and output a clock component included in the received data. A wave rectifier 12, a band-pass filter 13 which receives an output signal of the full-wave rectifier 12 and filters and outputs only a desired reception clock component, and receives an output signal of the band-pass filter 13 and applies a reference signal to the signal. An analog PLL circuit 14 that removes a jitter (fluctuation) component included in the received clock by synchronizing and outputs it as a reproduced clock.
[0004]
The operation of the conventional clock recovery device configured as described above will be described below.
Since the modulated wave has a carrier modulated by data, the demodulator 11 removes the carrier component from this radio wave and outputs only the data component as received data. The full-wave rectifier 12 rectifies the received data, so that the waveform of the received data folds upward from the middle point of the amplitude as shown in FIG. 9 to extract the clock component included in the received data. Output. The output signal of the full-wave rectifier 12 includes a frequency component of 1 / n (n is an integer of 2 or more) of the clock signal in addition to the frequency component of the desired clock signal. Only the frequency component of the desired clock signal is selected and output. The received clock output from the band-pass filter 13 is obtained by extracting the clock component included in the received data. Therefore, if the received data alternately changes to 1, 0, 1, 0, the extracted clock is extracted. The clock signal is also obtained as a clean sine wave having no jitter (fluctuation). However, generally, the value of 1 or 0 changes randomly in the received data. Therefore, the clock signal extracted from the received data contains 1 / n times the frequency component of the original clock signal (n is an integer of 2 or more). Frequency components are also included. Also, the waveform of the received data does not always follow the same trajectory depending on the content of the data, so that there is a jitter (fluctuation) in the waveform when viewed temporally. Further, when the C / N ratio of the received data becomes worse, the jitter of the clock signal increases. Therefore, the analog PLL circuit 14 removes a jitter component included in the output signal of the band-pass filter 13 by synchronizing the phase of the reference signal of the PLL with the output signal of the band-pass filter 13 and increases the purity of the clock signal, thereby improving the reproduction clock. Output as a signal. As a result, regardless of the pattern of the data received from the demodulator 11, the analog PLL circuit 14 always outputs a reproduced clock having a constant frequency. In a synchronous communication device, the received clock is used to sample received data at a stable point between the transition points of the received data.
[0005]
[Problems to be solved by the invention]
In the conventional clock recovery device, the jitter component is removed by synchronizing the phase of the analog PLL circuit 14 with the clock signal having the jitter. Therefore, in order to remove the jitter, the response speed of the PLL loop must be made as slow as possible so that the PLL circuit does not follow the jitter, but follows only the desired clock signal. Therefore, the constant of the loop filter that determines the response speed of the loop is increased. On the other hand, the problem that the PLL loop takes too much time to lock into the desired clock signal occurs. There is a problem that there is a limit, and the components constituting the loop filter also become large.
[0006]
The present invention solves the above-mentioned problem. A duplex communication device outputs a reproduced clock with little jitter, and a simplex communication device continuously outputs a reproduced clock having the same frequency and phase as a received clock even during transmission. It is an object of the present invention to provide a clock recovery device which can be integrated and can be integrated.
[0007]
[Means for Solving the Problems]
In order to solve the above problems, the present invention provides a first edge detector that inputs a reception clock signal, detects a change point of the clock signal and outputs a first pulse signal, A second edge detector for detecting a change point of the signal and outputting a second pulse signal, and depending on whether the pulse signals from the first and second edge detectors have a leading phase difference or a lagging phase difference. A flip-flop that outputs an up signal or a down signal, and counts up by the system clock only when the up signal output by the flip-flop is active, and outputs a first carry-up signal when the count value reaches a maximum The first counter counts up by the system clock only when the down signal output from the flip-flop is active. A second counter for outputting a second carry-up signal when the count value reaches a maximum, an up / down counter for increasing / decreasing a count value with output signals of the first counter and the second counter, A frequency divider for dividing the system clock signal to the same frequency as the received clock signal and outputting a reproduced clock signal, wherein the up / down counter is such that the first counter is maximum before the second counter. If the second counter reaches the maximum value before the first counter, the count value is decreased by one, and the frequency divider responds to the count value of the up / down counter. The phase of the reproduced clock signal is controlled by changing the time width of the reproduced clock pulse.
Further, a count value of the up / down counter and a third carry-up signal which is a logical sum of the first carry-up signal and the second carry-up signal are input, and the third carry-up signal is input. An initial value variable circuit that outputs the count value of the up / down counter to the frequency divider only when the frequency is lower, and otherwise outputs a constant value to the frequency divider. While dividing the clock signal to the same frequency as the reception clock signal, the output signal of the initial value variable circuit is input, and the initial value is changed by the output signal of the initial value variable circuit, thereby the same as the reception clock signal. and outputs the reproduction clock signal having a phase, said first counter and reset both counters count value if either one of the maximum of the second counter And wherein the Rukoto.
Also, the present invention provides a first edge converter for receiving a received clock signal output from a demodulator, detecting a change point of the clock signal and outputting a pulse signal, and a reproduced clock signal of a frequency divider to be described later. , A second edge detector for detecting a change point of the clock signal and outputting a pulse signal, a first pulse signal from the first edge detector and a second pulse signal from the second edge detector. A first flip-flop that inputs a second pulse signal and outputs an up signal that becomes active by an amount corresponding to the advance phase difference when the phase of the first pulse signal is ahead of the phase of the second pulse signal Conversely, a second flip-flop that outputs a down signal that becomes active by the delay phase difference when the phase of the first pulse signal lags behind the phase of the second pulse signal; flip of A first counter for outputting a first carry-up signal when the up signal and inputs the up signal becomes maximum counting up the count value when active the-up outputs, said second flip-flop A second counter that counts up when the down signal is output, outputs a second carry-up signal when the count value reaches a maximum, and outputs the second carry-up signal when the down signal is active. When the second carry-up signal is input and the first carry-up signal is input earlier than the second carry-up signal, the count value is increased, and conversely, the second carry-up signal is set to the first carry-up signal. When the count value is input earlier than the carry-up signal, the count value is decreased, and the count value is compared with the first carry-up signal. An up-down counter that outputs a third carry-up signal obtained by calculating a logical sum of the second carry-up signal, and a count value of the up-down counter, a third carry-up signal, and a divider described below. And an initial value variable circuit that outputs a count value of the up / down counter only when the third carry-up signal is input and outputs a constant value otherwise, and a counter. While receiving the output signal of the initial value variable circuit and an external system clock signal and dividing the system clock signal to the same frequency as the reception clock signal, the initial value of the initial value variable circuit is The fourth carry-up of the counter and the recovered clock signal having the same phase as the received clock signal by changing with the output signal And a frequency divider for outputting a signal.
[0008]
Further, there is provided an AND gate for inputting the third carry-up signal of the up / down counter and the HOLD signal from the CPU, taking the logical product of both signals, and outputting the result.
[0009]
[Action]
With the above configuration, in the synchronous communication device, the first counter counts the sum of the leading phase difference of the recovered clock with respect to the receiving clock, and the second counter counts the sum of the lagging phase difference. By removing the included jitter component, and further increasing or decreasing the count value of the up-down counter depending on which of the carry-up signals of both counters becomes active earlier, and changing the initial value of the frequency divider according to the count value A reproduction clock having the same frequency and phase as the reception clock is output.
[0010]
Further, in a simplex communication device, before the reception clock from the demodulator is cut off, the carry-up signal to the initial value variable circuit is cut off by the HOLD signal from the CPU and the initial value of the frequency divider is held, thereby transmitting the signal. During this time, it is possible to continue to output a reproduction clock having substantially the same frequency and phase as the reception clock.
[0011]
【Example】
FIG. 1 is a block diagram of a clock recovery device used in a communication device according to a first embodiment of the present invention.
[0012]
In FIG. 1, reference numeral 1 denotes a first edge detector which receives a received clock signal output from a demodulator, detects a transition point of the clock signal and outputs a pulse signal, and 2 denotes a clock signal which receives a reproduced clock signal and receives a reproduced clock signal. A second edge detector 3 for detecting a change point of the first and outputting a pulse signal is a first pulse signal from the first edge detector 1 and a second pulse signal from the second edge detector 2 The first JK-F / F, which outputs an up signal that is activated by the advance phase difference when the phase of the first pulse signal is ahead of the phase of the second pulse signal, Conversely, when the phase of the first pulse signal is delayed from the phase of the second pulse signal, the second JK-F / F, which outputs a down signal that becomes active by the delay phase difference, Up signal output by the first JK-F / F3 , A first counter that counts up when the up signal is active and outputs a first carry-up signal when the count value reaches a maximum, and 6 is a down counter that is output by the second JK-F / F4. A second counter for inputting a signal and counting up when a down signal is active and outputting a second carry-up signal when the count value reaches a maximum; 7 is a first carry-up signal and a second carry-up signal When the first carry-up signal is inputted before the second carry-up signal, the count value is increased, and conversely, the second carry-up signal is greater than the first carry-up signal. When the count value is previously input, the count value is reduced, and the logical sum of the count value, the first carry-up signal, and the second carry-up signal is calculated. An up / down counter for outputting a third carry-up signal, a count value of an up / down counter 7, a third carry-up signal, and a fourth carry-up signal from a frequency divider 9 described later. An initial value variable circuit that outputs the count value of the up / down counter 7 only when the third carry-up signal is input, and outputs a constant value otherwise, and 9 denotes an output signal of the initial value variable circuit 8 and an external signal. System clock signal, and divides the system clock signal to the same frequency as the received clock signal, while changing the initial value of the frequency divider composed of the counter with the output signal of the initial value variable circuit, A frequency divider that outputs a reproduced clock signal having the same phase as the signal and a fourth carry-up signal of the counter.
[0013]
Before describing the operation of the clock recovery device, the initial value variable circuit 8 in the clock recovery device will be described first.
FIG. 2 shows a block diagram of the initial value variable circuit 8, and FIG. 3 shows a time chart thereof. The DELAY circuit 8a and the JK F / F 8b in FIG. 2 receive the third carry-up signal from the up / down counter 7 and the fourth carry-up signal from the frequency divider 9, and receive the third carry-up signal. Is a circuit for holding the select signal from the input of the pulse signal to the input of the next fourth carry-up signal. The selector 8c normally selects a fixed initial value, and selects the count value from the up / down counter 7 only when the third carry-up signal from the up / down counter 7 is input. Become. The frequency divider 9 of the present invention is constituted by a counter, and is connected so that the output signal of the initial value variable circuit 8 becomes the initial value of the counter. Therefore, by changing the value of the output signal of the initial value variable circuit 8, the time until the fourth carry-up signal of the counter is output changes, which means that the reproduction clock signal generated by dividing the system clock signal is generated. The length of the "L" portion in one clock pulse of "1" changes. The length of this "L" portion changes only during one clock pulse, and thereafter, "H" and "L" with a duty of 50% determined by a fixed initial value are repeated. The phase of the reproduced clock will be changed.
[0014]
Next, the operation of the clock recovery device will be described.
In the clock recovery device, the first edge detector 1 to the second counter 6 constitute a kind of phase comparator, and time charts showing the operation thereof are shown in FIGS. Here, FIG. 5 shows a case where the phase of the received clock is ahead of the phase of the reproduced clock, and FIG. 6 shows a case where the phase of the received clock is later than the phase of the reproduced clock. As can be seen from FIGS. 5 and 6, the first edge detector 1 and the second edge detector 2 output pulses at the rising edges of the reception clock and the reproduction clock, respectively. The up signal, which is the output of the first JK-F / F3, is advanced by the amount of the phase difference when the phase of the received clock is ahead of the phase of the recovered clock.
[0015]
In the diagram showing the change in the phase difference in FIG. 7, in order to average the phase difference between the received clock and the reproduced clock, the area of the vertical stripe portion above the horizontal line and the phase of the reproduced clock indicated by the horizontal line are used as a reference. The phases of the reproduced clocks may be determined so that the areas of the horizontal stripes below the horizontal line are respectively added and the two areas have the same area. Specifically, the area of the vertical stripe portion is the time during which the up signal output from the first JK-F / F3 is active. The up signal advances when the phase of the received clock is ahead of the phase of the recovered clock, and becomes active by the phase difference. Conversely, the area of the horizontal stripe is the time during which the down signal, which is the output of the second JK-F / F4, is active. The down signal is activated by the delay phase difference when the phase of the received clock is behind the phase of the recovered clock. Therefore, when the up signal of the first JK-F / F3 is active, the first counter 5 counts up and adds the area of the vertical stripe portion. Similarly, when the down signal of the second JK-F / F4 is active, the second counter 6 counts up and adds the area of the vertical stripe portion. Then, if the first counter 5 becomes FULL before the second counter 6, the count value of the up / down counter 7 is increased by one, and conversely, the second counter 6 is more than the first counter 5. If FULL is reached first, the count value of the up / down counter 7 is decreased by one. The phase of the reproduced clock signal is controlled by changing the initial value of the frequency divider 9 according to the count value.
[0016]
As a result, the count value of the up-down counter 7 always changes in such a direction that the area of the vertical stripes is equal to the area of the horizontal stripes. Further, the first and second counters 5, 6 are reset each time one of the counters 5, 6 becomes FULL and the count value of the up / down counter 7 changes. Therefore, even if the phase of the received clock changes instantaneously due to jitter, the phase change is absorbed by the change in the count values of the first and second counters 5 and 6, and does not appear in the phase change of the reproduced clock. Jitter can be removed. By averaging the phase fluctuation of the reception clock that is constantly fluctuating due to the jitter and controlling the reset timing of the frequency divider 9 based on the averaged phase difference, a reproduced clock having the same phase as the reception clock can be obtained.
[0017]
FIG. 4 is a block diagram of a clock recovery device according to a second embodiment of the present invention. The components having the same functions as those in the first embodiment are denoted by the same reference numerals, and description thereof is omitted.
As shown in FIG. 4, in this embodiment, an AND gate 10 is provided between the up / down counter 7 and the initial value variable circuit 8 in addition to the components of the first embodiment. The AND gate 10 receives the third carry-up signal of the up / down counter 7 and the HOLD signal from the CPU, and outputs the logical product of both signals.
[0018]
Next, the operation of the clock recovery device will be described.
In recent years, the use of satellite communication has increased, and it is necessary to suppress the price of terminals in order to spread satellite communication in the future. Therefore, recently, in a system for performing data communication, a system for performing communication using a simplex instead of a duplex has been developed in order to suppress the price of a terminal. Specifically, a single synthesizer can be used by switching and using a synthesizer for switching channels between transmission and reception. However, in a simplex, a radio wave from a satellite cannot be received because a synthesizer is set to a transmission channel during transmission. Therefore, the received data output from the demodulator has a random value, and the analog PLL circuit is unlocked. Therefore, the reception clock output from the analog PLL circuit is also in a free-run state and is not synchronized with the reception data, so that the data division for every 8 bits necessary for data processing by the CPU becomes indefinite. As a result, when the radio wave from the satellite starts to be received again, the analog PLL circuit locks to the received data, and until the frame synchronization pattern is detected, the data delimiter for every 8 bits is not determined, and the data is received by the CPU. This causes a problem that data cannot be processed.
[0019]
Here, if the clock recovery device described in the first embodiment is applied as it is, it operates normally during reception, but the communication device switches from the reception mode to the transmission mode and the data received from the demodulator is cut off. In this case, since the phase of the reception clock extracted from the reception data becomes unstable, the reproduction clock output from the clock reproduction device also becomes unstable.
[0020]
In order to solve this, an AND gate 10 is added between the up / down counter 7 and the initial value variable circuit 8 so that the communication device switches from the reception mode to the transmission mode and the reception data from the demodulator is cut off. The third carry-up signal from the up / down counter 7 is cut off by the HOLD signal from the CPU, and the initial value of the frequency divider is held.
[0021]
As a result, it is possible to continue outputting the reproduced clock having substantially the same frequency and phase as the reception clock even during transmission. Then, the mode is switched from the transmission mode to the reception mode again, the reception data is output from the demodulator, and the HOLD signal from the CPU may be disabled after the phase of the reception clock is stabilized.
[0022]
【The invention's effect】
As described above, according to the present invention, a duplex communication apparatus can reproduce a received clock with less jitter than a conventional clock recovery circuit. Furthermore, since a simplex communication device can continue to output a recovered clock having the same frequency and phase as the reception clock even during transmission, it is necessary to wait until a synchronization pattern is detected when switching from transmission to reception. Without this, it is possible to process the received data immediately after switching to reception.
[Brief description of the drawings]
FIG. 1 is a block diagram of a clock recovery device according to a first embodiment of the present invention. FIG. 2 is a block diagram of an initial value variable circuit of the clock recovery device. FIG. 3 is a time chart of the initial value variable circuit. FIG. 5 is a block diagram of a clock recovery device according to a second embodiment of the present invention. FIG. 5 is a time chart of each part of a phase comparison unit according to the first embodiment of the present invention. FIG. 7 is a diagram showing a change in phase difference of the clock recovery device according to the first embodiment of the present invention; FIG. 8 is a block diagram of a conventional clock recovery device; FIG. Diagram showing waveforms of various parts of clock recovery device [Explanation of reference numerals]
1 first edge detector 2 second edge detector 3 first JK-F / F
4 Second JK-F / F
5 First Counter 6 Second Counter 7 Up / Down Counter 8 Initial Value Variable Circuit 9 Divider 10 AND Gate

Claims

A first edge detector that receives a received clock signal, detects a transition point of the clock signal, and outputs a first pulse signal;
A second edge detector that inputs a reproduced clock signal, detects a change point of the clock signal, and outputs a second pulse signal;
A flip-flop that outputs an up signal or a down signal according to a leading phase difference or a lagging phase difference of the pulse signal from the first and second edge detectors;
A first counter that counts up by a system clock only when an up signal output from the flip-flop is active, and outputs a first carry-up signal when a count value reaches a maximum;
A second counter that counts up by the system clock only when the down signal output by the flip-flop is active, and outputs a second carry-up signal when the count value reaches a maximum;
An up / down counter for increasing / decreasing a count value with output signals of the first counter and the second counter;
A frequency divider that divides the system clock signal to the same frequency as the received clock signal and outputs a reproduced clock signal;
The up / down counter increases the count value by one when the first counter reaches the maximum before the second counter, and conversely, when the second counter reaches the maximum before the first counter. Decrease the count value by one,
The frequency divider controls the phase of the reproduced clock signal by changing the time width of the reproduced clock pulse according to the count value of the up / down counter.
A clock recovery device characterized by the above-mentioned .

A count value of an up / down counter and a third carry-up signal, which is a logical sum of a first carry-up signal and a second carry-up signal, are inputted, and the above-mentioned operation is performed only when the third carry-up signal is inputted. An initial value variable circuit that outputs a count value of an up / down counter to the frequency divider, and outputs a constant value to the frequency divider otherwise,
The frequency divider is constituted by a counter, and while dividing the system clock signal to the same frequency as the reception clock signal, receives the output signal of the initial value variable circuit and outputs the initial value to the output of the initial value variable circuit. A reproduced clock signal having the same phase as the received clock signal is output by changing the
When either one of the first counter and the second counter reaches the maximum, the count values of both counters are reset.
The clock recovery device according to claim 1 .

A first edge converter that receives a received clock signal output from the demodulator, detects a change point of the clock signal, and outputs a pulse signal;
A second edge detector that inputs a reproduced clock signal of a frequency divider described later, detects a change point of the clock signal, and outputs a pulse signal;
A first pulse signal from the first edge detector and a second pulse signal from the second edge detector are input, and the phase of the first pulse signal is higher than the phase of the second pulse signal. A first flip-flop that outputs an up signal that becomes active by an amount corresponding to the advance phase difference when the advance is in progress;
Conversely, a second flip-flop that outputs a down signal that becomes active by the delay phase difference when the phase of the first pulse signal is behind the phase of the second pulse signal;
A first counter that receives an up signal output by the first flip-flop , counts up when the up signal is active, and outputs a first carry-up signal when the count value reaches a maximum;
A second counter that inputs a down signal output by the second flip-flop , counts up when the down signal is active, and outputs a second carry-up signal when the count value reaches a maximum;
The first carry-up signal and the second carry-up signal are input, and when the first carry-up signal is input before the second carry-up signal, the count value is increased. When the carry-up signal is input earlier than the first carry-up signal, the count value is decreased, and the logical sum of the count value, the first carry-up signal, and the second carry-up signal is calculated. An up / down counter for outputting a third carry-up signal, a count value of the up / down counter, a third carry-up signal, and a fourth carry-up signal from a frequency divider described later. Initially, the count value of the up / down counter is output only when the carry-up signal of No. 3 is input, and a constant value is output otherwise. And the value variable circuit,
A counter for inputting an output signal of the initial value variable circuit and an external system clock signal and dividing the frequency of the system clock signal to the same frequency as the reception clock signal, while changing the initial value of the initial value variable A clock reproducing apparatus comprising: a frequency divider that outputs a reproduced clock signal having the same phase as a received clock signal by changing the output signal of a circuit and a fourth carry-up signal of a counter.

4. The clock recovery apparatus according to claim 3, further comprising an AND gate that inputs a third carry-up signal of the up / down counter and a HOLD signal from the CPU, and outputs a logical product of both signals.