JP3591242B2 - TFT, a pixel matrix and a liquid crystal display device - Google Patents

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聡 井上
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セイコーエプソン株式会社
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Description

【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明は、特性の劣化が防止される薄膜トランジスタ画素マトリクス及び液晶表示装置に関する。 The present invention is a thin film transistor deterioration in characteristics is prevented, to a pixel matrix and a liquid crystal display device.
【0002】 [0002]
【発明の背景】 BACKGROUND OF THE INVENTION
多結晶シリコンを用いた薄膜トランジスタ(TFT)は、液晶表示装置などで使用されているが、その信頼性が大きな問題となっている。 A thin film transistor (TFT) using polycrystalline silicon has been used in a liquid crystal display device, which is its reliability is a major problem. 例えば、薄膜トランジスタを動作させると、図9に示すように、しきい値電圧が変化するという劣化が生じる場合がある。 For example, operating the thin-film transistor, as shown in FIG. 9, there is a case where deterioration of the threshold voltage change occurs.
【0003】 [0003]
そこで、本願発明者等は、しきい値電圧の変化(特性の劣化)が何に起因するかを研究した。 Accordingly, the present inventors have studied whether the change in threshold voltage (deterioration of characteristic) is due to something.
【0004】 [0004]
動作時の薄膜トランジスタを赤外線温度計で観察すると、かなり温度が上昇しているのが確認された。 When the thin film transistor during operation observed by infrared thermometer, considerably the temperature has increased was confirmed. これは、薄膜トランジスタがガラス基板上に形成され、また周囲が熱伝導率の低いシリコン酸化膜で囲まれているためである。 This thin film transistor is formed on a glass substrate, and also because the periphery is surrounded by a lower silicon oxide film thermal conductivity. また、薄膜トランジスタにゲート電圧(Vg)及びドレイン電圧(Vd)を印加し、10秒間動作させた後、しきい値電圧の変化を調べた。 Further, the gate voltage (Vg) and drain voltage (Vd) is applied to the thin film transistor, after operating for 10 seconds, investigating changes in the threshold voltage. この時ゲート電圧(Vg)及びドレイン電圧(Vd)を各々パラメータとした。 The time gate voltage (Vg) and drain voltage (Vd) was respectively as a parameter. 動作時に流れたドレイン電流をIdとすると、Id×Vdを横軸に、しきい値電圧の変化を縦軸にとったのが図10である。 When Id flow drain current during operation, the horizontal axis Id × Vd, it is 10 to taken on the vertical axis the change of the threshold voltage. 同図に示すように、ゲート電圧(Vg)の値にかかわらず、ドレイン電流Id×ドレイン電圧Vdの値が大きいほど、特性の劣化が大きくなることが分かった。 As shown in the drawing, regardless of the value of the gate voltage (Vg), the larger the value of the drain current Id × drain voltage Vd, it was found that the deterioration of the characteristics is large. ここで、Id×Vdは薄膜トランジスタの発熱量に比例する。 Here, Id × Vd is proportional to the calorific value of the thin film transistor.
【0005】 [0005]
また、薄膜トランジスタを加熱してそのしきい値電圧の変化を測定したところ、図11に示すように、上記の劣化と同様な特性変化が確認された。 The measured change in the threshold voltage by heating a thin film transistor, as shown in FIG. 11, the same characteristic change and the deterioration was observed. 従って特性の劣化は熱に起因すると考えられる。 Thus the characteristics of deterioration is believed to be due to heat. 即ち、薄膜トランジスタが動作時に発する自分自身の熱により、チャネルのポリシリコン膜中のダングリングボンドをターミネイトしていた水素が脱離し、これによりTFT特性が変化したものと予想される。 That is, the thin film transistor by their own heat generated during operation, release hydrogen dangling bonds were-terminated poly silicon film channels de, thereby it is expected that the TFT characteristics are changed.
【0006】 [0006]
チャネル幅W及びチャネル長Lについて、W/Lが一定ならば、ドレイン電流Id が一定になることが知られているが、図12に示すように、W/Lが一定ならば、W,Lの絶対的な値が小さいほど、特性の劣化が大きくなることが実験により分かった。 For the channel width W and channel length L, if W / L is constant, the drain current Id is known to be constant, as shown in FIG. 12, if W / L is constant, W, L as the smaller absolute value, the deterioration of the characteristics increases were found by experiments. その理由は、チャネル幅Wが小さくなると、単位長さ当たりに大きなドレイン電流(Id )が流れるため、発熱量が多いからであると考えられる。 This is because when the channel width W is reduced, to flow a large drain current (Id) is the per unit length, is believed to be because the heat generation amount is large. これは、今後素子の微細化が進む程、この劣化が深刻な問題になることを意味する。 This is, as the advance miniaturization of the future element, means that this degradation is a serious problem.
【0007】 [0007]
また、チャネル長Lが一定ならば、チャネル幅Wが大きいほど特性の劣化が大きくなることが実験により分かった。 Further, if the channel length L is constant, that degradation of the more the channel width W is large characteristic increases were found by experiments. 従って、例えばドライバー内蔵(点順次ドライバ)型LCDにおけるアナログスイッチなど、電流供給能力が必要とされ、結果的にチャネル幅Wが大きく設計されている薄膜トランジスタで特に顕著に上記の劣化が生じやすくなる。 Thus, for example, an analog switch in the driver built (point sequential driver) type LCD, is required current supply capability, resulting in particularly markedly above deterioration in the thin film transistor channel width W is designed largely tend to occur.
【0008】 [0008]
なお、ドレイン電圧(Vd)が交流電圧のとき、その周波数が大きいほど、しきい値電圧の変化が小さく、ドレイン電圧(Vd)が直流電圧のときに最もしきい値電圧の変化が大きいことも実験から分かった。 Note that when the drain voltage (Vd) is an AC voltage, the higher the frequency is large, small changes in the threshold voltage, the change of the most threshold voltage when the drain voltage (Vd) is a DC voltage is greater It was found from the experiment. これは、薄膜トランジスタに電圧が印加されてから、温度が上りきるまでに数m〜数十msecを要するからである。 This is from a voltage is applied to the thin film transistor, since it takes several m~ tens msec until temperature as possible up.
【0009】 [0009]
本発明は、薄膜トランジスタの特性の劣化という問題に鑑みてなされたものであり、その目的は、特性が劣化しにくい薄膜トランジスタ画素マトリクス及び液晶表示装置を提供することにある。 The present invention has been made in view of the problem of deterioration of characteristics of the thin film transistor, and its object is characteristic deterioration hardly TFT is to provide a pixel matrix and a liquid crystal display device.
【0010】 [0010]
【課題を解決するための手段】 In order to solve the problems]
(1)本発明に係る薄膜トランジスタは、 下地絶縁膜上であって一つのゲート電極の下に形成される複数のチャネル領域と、 前記複数のチャネル領域を相互に絶縁する絶縁膜と、各チャネル領域を挟むソース領域及びドレイン領域と、を有し、 (1) thin film transistor according to the present invention includes a plurality of channel region even on the underlying insulating film is formed under the one gate electrode, an insulating film for insulating said plurality of channel regions together, each channel region It has a source region and a drain region sandwich a
各ソース領域は相互に接続され、各ドレイン領域は相互に接続され、 The source regions are connected to each other, each drain region are connected to each other,
各チャネル領域のチャネル幅Wと、各チャネル領域同士の間隔Sは、W≦Sの関係を有する。 The channel width W of each channel region, the spacing S between each channel region has a relationship of W ≦ S.
【0011】 [0011]
本発明によれば、複数のチャネル領域を有するが、各チャネル領域には一つのゲート電極から電圧が印加される。 According to the present invention, has a plurality of channel regions, a voltage is applied from one of the gate electrodes in each channel region. また、各ソース領域は相互に接続され、各ドレイン領域は相互に接続されている。 Further, the source regions are connected to each other, each drain region are connected to each other. 要するに、この薄膜トランジスタは、MOS形トランジスタのチャネル領域を複数に分割して構成されたものである。 In short, the thin film transistor is one that is configured by dividing the channel region of the MOS transistors in the plurality. したがって、各チャネル領域のチャネル幅Wを小さくすることができるので、ドレイン電流Id を小さくすることができる。 Therefore, it is possible to reduce the channel width W of the channel regions, it is possible to reduce the drain current Id. こうして、発熱を抑えて特性の劣化を防ぐことができる。 Thus, it is possible to prevent the deterioration of characteristics by suppressing heat generation. ただし、複数のチャネル領域のそれぞれをドレイン電流Id が流れるので、ドレイン電流Id の合計値は維持される。 However, since each of the plurality of channel regions through the drain current Id, the total value of the drain current Id is maintained.
【0012】 [0012]
(2)本発明 、前記ゲート電極は屈曲し、前記チャネル領域が一直線に沿って並ぶことを避ける構成とする (2) The present invention, the gate electrode is bent, the channel region is configured to avoid arranged along the straight line.
【0013】 [0013]
これによれば、屈曲したゲート電極に対応して、複数のチャネル領域が一直線に沿って並ばないようになっている。 According to this, in response to a gate electrode which is bent a plurality of channel regions is so not arranged along a straight line. したがって、各チャネル領域同士の間隔を広くすることができ、各チャネル領域で生じた熱が発散されやすくなっている。 Therefore, it is possible to widen the spacing between each channel region, heat is generated in the channel regions becomes easier to diverge.
【0014】 [0014]
(3)前記ゲート電極は、複数列をなすように形成されてもよい。 (3) the gate electrode may be formed so as to form a plurality of rows.
【0015】 [0015]
これによれば、複数列をなすように複数のチャネル領域を配置することができ、熱が発散されやすくなる。 According to this, it is possible to arrange the plurality of channel regions so as to form a plurality of rows, comprising heat is easily dissipated.
【0016】 [0016]
(4)前記チャネル領域は、互い違いに配置されてもよい。 (4) the channel region may be staggered.
【0017】 [0017]
これによれば、互い違いに配置されることで、チャネル領域同士の間隔を広くとることができ、各チャネル領域で生じた熱が発散されやすくなっている。 According to this, by being staggered, it is possible to widen the distance between the channel region, heat is generated in the channel regions becomes easier to diverge.
【0018】 [0018]
(5)前記ソース領域、前記ドレイン領域及び前記チャネル領域のうち少なくとも一つは多結晶シリコン薄膜により形成されてもよい。 (5) the source region, at least one may be formed of a polycrystalline silicon thin film of the drain region and the channel region.
(6)本発明に係る画素マトリクスは、マトリクス状に配列されてなる複数の画素を有し、それぞれの前記画素には、上記薄膜トランジスタが画素トランジスタとして設けられてなる。 (6) pixel matrix according to the present invention includes a plurality of pixels which are arranged in a matrix, each of the pixels, the thin film transistor is provided as the pixel transistor.
)本発明に係る液晶表示装置は、上記薄膜トランジスタが、直流電圧のスイッチとして形成されたものである。 (7) The liquid crystal display device according to the present invention, the thin film transistor, and is formed as a switch of the DC voltage.
【0019】 [0019]
本発明によれば、熱が発散されやすい薄膜トランジスタが用いられるので、スイッチとしての信頼性が向上する。 According to the present invention, the heat is easily dissipated thin film transistor is used, thereby improving the reliability of the switch.
【0020】 [0020]
)上記液晶表示装置において、前記スイッチは、ソース線への電圧の印加を最終段で制御するものであってもよい。 (8) In the liquid crystal display device, the switch may be configured to control the application of voltage to the source line at the final stage.
【0021】 [0021]
このように、ソース線への電圧を印加する最終段で制御するスイッチには、比較的大きな電流を流す必要があるので、熱が発散されやすい薄膜トランジスタを使用することは効果的である。 Thus, the switch that controls the final stage of applying a voltage to the source line, it is necessary to flow a relatively large current, the heat is used to easily diverge TFT is effective.
【0024】 [0024]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
以下、本発明の好適な実施の形態について図面を参照して説明する。 It will be described below with reference to the accompanying drawings preferred embodiments of the present invention.
【0025】 [0025]
(第1の実施の形態) (First Embodiment)
図1は、第1の実施の形態に係る薄膜トランジスタの平面図である。 Figure 1 is a plan view of a thin film transistor according to the first embodiment. この薄膜トランジスタ10は、例えば液晶ディスプレイのアナログスイッチとして用いられるMOS形トランジスタである。 The thin film transistor 10 is, for example, a MOS type transistor used as an analog switch of a liquid crystal display.
【0026】 [0026]
図1に示すように、薄膜トランジスタ10は、複数(4つ)の多結晶シリコン薄膜12が一つのゲート電極14にそれぞれ交差するように形成されている。 As shown in FIG. 1, the thin film transistor 10, the polycrystalline silicon thin film 12 of a plurality (four) are formed so as to intersect each one of the gate electrode 14. また、各多結晶シリコン薄膜12には、ゲート電極14下にチャネル領域16が形成されるとともに、これを挟むN型不純物拡散領域であるソース領域18及びドレイン領域20が形成されている(図2(A)参照)。 In addition, each polycrystalline silicon thin film 12, the channel region 16 beneath the gate electrode 14 is formed, the source region 18 and drain region 20 are formed an N-type impurity diffusion regions sandwiching the (2 (A) see). そして、各多結晶シリコン薄膜12のソース領域18及びドレイン領域20にコンタクトホール22が形成され、ソース領域18同士、ドレイン領域20同士が共通のソース電極24、ドレイン電極26にそれぞれ接続されている。 Then, the source regions 18 and the contact hole 22 to the drain region 20 of the polycrystalline silicon thin film 12 is formed, the source region 18 to each other, the drain region 20 to each other are connected to a common source electrode 24, drain electrode 26.
【0027】 [0027]
図2(A)は、図1のA−A線断面図であり、図2(B)は、図1のB−B線断面図である。 2 (A) is a sectional view taken along line A-A of FIG. 1, FIG. 2 (B) is a sectional view taken along line B-B of FIG. これらの図に示すように、ガラス基板28上に、シリコン酸化膜からなる下地絶縁膜30、ソース領域18、ドレイン領域20およびチャネル領域16となる多結晶シリコン薄膜12が順次形成されている。 As shown in these figures, on a glass substrate 28, the base insulating film 30 made of a silicon oxide film, a source region 18, a drain region 20 and channel region 16 of polycrystalline silicon thin film 12 are sequentially formed. そして、その上にゲート絶縁膜32を介してタンタル膜からなるゲート電極14が形成されている。 Then, a gate electrode 14 made of a tantalum film with a gate insulating film 32 is formed thereon. また、その上にシリコン酸化膜からなる層間絶縁膜34が形成されるとともに、層間絶縁膜34を貫通してソース領域18、ドレイン領域20に通じるコンタクトホール22が開口され、ソース電極24、ドレイン電極260が形成されている。 Further, the interlayer insulating film 34 made of silicon oxide film is formed thereon, a source region 18 through the interlayer insulating film 34, a contact hole 22 leading to the drain region 20 is opened, the source electrode 24, drain electrode 260 is formed.
【0028】 [0028]
本実施の形態では、4つの多結晶シリコン薄膜12のそれぞれに、チャネル領域16、ソース領域18及びドレイン領域20が形成されている。 In this embodiment, each of the four polycrystalline silicon thin film 12, the channel region 16, source region 18 and drain region 20 are formed. このことにより薄膜トランジスタ10は、4つのMOS形トランジスタに分割されてなる。 TFT 10 by This becomes divided into four MOS transistors. 各MOS形トランジスタのチャネル長はL、チャネル幅はWである。 The channel length of each MOS type transistor is L, the channel width is W. また、4つのMOS形トランジスタは、同じゲート電極14、ソース電極24及びドレイン電極26によって駆動される。 The four MOS transistors are the same gate electrode 14, it is driven by the source electrode 24 and drain electrode 26.
【0029】 [0029]
したがって、薄膜トランジスタ10は、チャネル長がLでチャネル幅が4Wの一つのMOS形トランジスタを、チャネル幅において複数分割(4分割)したトランジスタになっている。 Accordingly, the thin film transistor 10 has a channel width the channel length is L is one of MOS type transistors of 4W, have become more divided (divided into four) the transistor in the channel width. こうすることで、薄膜トランジスタ10の特性の劣化を抑えることができる。 Thereby, it is possible to suppress deterioration in characteristics of the thin film transistor 10.
【0030】 [0030]
すなわち、MOS形トランジスタが複数に分割されることで、チャネル長Lが一定で、チャネル幅Wが小さい複数のMOS形トランジスタとなる。 That is, the MOS transistors is divided into a plurality, in the channel length L is constant, the plurality of MOS transistors the channel width W is small. そして、各MOS形トランジスタにおいて発熱が少なくなって、特性の劣化が小さくなる。 Then, heat generation becomes smaller at each MOS type transistor, deterioration of the characteristics is small.
【0031】 [0031]
また、本実施形態では、チャネル幅Wと、隣り同士のチャネル領域16の間隔Sとが、W≦Sの関係になっている。 Further, in the present embodiment, the channel width W, and the spacing S between the channel region 16 between neighboring, have a relationship of W ≦ S. こうすることで、チャネル領域16に生じた熱が、隣りのチャネル領域16に生じた熱の影響を受けにくくなって、発散しやすくなる。 In this way, heat generated in the channel region 16, is hardly affected by heat generated in the channel region 16 of the adjacent, it tends to diverge. そして、熱による特性の劣化が小さくなる。 The deterioration of the characteristics due to heat is reduced.
【0032】 [0032]
なお、チャネル領域16に生じる熱は、ドレイン電流Id の大きさに起因すると考えられる。 The heat generated in the channel region 16 is believed to be due to the magnitude of the drain current Id. ドレイン電流Id は、W/Lに比例して大きくなる。 Drain current Id is increased in proportion to the W / L. したがって、W/Lが小さいほどドレイン電流Id が小さくなる。 Accordingly, the drain current Id decreases as W / L is small. このことから、MOS形トランジスタは、チャネル幅Wにおいて多数に分割されるほど、ドレイン電流Id が小さくなる。 Therefore, MOS type transistors, as is divided into a number in the channel width W, the drain current Id decreases.
【0033】 [0033]
次に、上記構成の薄膜トランジスタ10の製造方法を図3(A)〜図4(C)を用いて説明する。 Next, description is made with reference to FIG 3 (A) ~ FIG 4 (C) a method of manufacturing a thin film transistor 10 having the above structure. 以下に述べる製造方法は、例えばゲート絶縁膜の形成に熱酸化法ではなくCVD法を用いるものであって、プロセス全体を通して450℃以下の低いプロセス温度で製造するものである。 Manufacturing method described below is, for example, those using a CVD method instead of the thermal oxidation for formation of the gate insulating film, is intended to produce at 450 ° C. or less of a low process temperature throughout the process. これにより、基板の材料としてガラスを用いることができる。 Thus, it is possible to use a glass as the material of the substrate.
【0034】 [0034]
まず、図3(A)に示すように、ガラス基板28上の全面に、CVD法を用いて膜厚100〜500nm程度のシリコン酸化膜を形成して下地絶縁膜30とする。 First, as shown in FIG. 3 (A), on the entire surface of the glass substrate 28, to form a silicon oxide film having a thickness of about 100~500nm and the base insulating film 30 by CVD. 次に、下地絶縁膜30上の全面に、ジシラン(Si )あるいはモノシラン(SiH )を原料としたCVD法を用いて膜厚50nm程度のアモルファスシリコン薄膜を形成した後、XeCl等のエキシマレーザーアニールを行なうことによって多結晶化する。 Next, on the entire surface of the base insulating film 30, disilane after (Si 2 H 6) or monosilane (SiH 4) by using a CVD method using a raw material to form an amorphous silicon thin film having a thickness of about 50 nm, such as XeCl polycrystallized by performing excimer laser annealing. そして、周知のフォトリソグラフィー・エッチング技術を用いて、4つの多結晶シリコン薄膜12(図1参照)のパターニングを行なう。 Then, using the known photolithography etching technique, patterning of four polycrystalline silicon thin film 12 (see FIG. 1).
【0035】 [0035]
次に、図3(B)に示すように、ECR−CVD(Electron Cyclotron Resonance Chemical Vapor Deposition)法等を用いて膜厚120nm程度のシリコン酸化膜からなるゲート絶縁膜32を形成する。 Next, as shown in FIG. 3 (B), to form the ECR-CVD (Electron Cyclotron Resonance Chemical Vapor Deposition) method such as a gate insulating film 32 made of silicon oxide film having a thickness of about 120nm by using a.
【0036】 [0036]
次に、スパッタ法により膜厚600〜800nm程度のタンタル膜を全面に堆積させ、図3(C)に示すように、これをパターニングすることによりゲート電極14を形成する。 Next, a tantalum film having a thickness of about 600~800nm ​​is deposited on the entire surface by sputtering, as shown in FIG. 3 (C), to form the gate electrode 14 by patterning the same. ついで、図4(A)に示すように、このゲート電極14をマスクとしてPH /H を用いたイオンドーピングを行なうことにより、N型不純物拡散領域であるソース領域18、ドレイン領域20を形成する。 Then, as shown in FIG. 4 (A), by ion doping with PH 3 / H 2 using the gate electrode 14 as a mask, the source region 18 is an N-type impurity diffusion region, a drain region 20 formed to. また、イオンドーピング時のドーズ量は1〜10×10 15 atoms/cm 程度でよい。 Further, the dose of the ion doping may be 1~10 × 10 15 atoms / cm 2 approximately. ついで、300℃、2時間のN アニールを行なう。 Then, 300 ° C., performs N 2 anneal for two hours.
【0037】 [0037]
そして、図4(B)に示すように、CVD法により膜厚500〜1000nm程度のシリコン酸化膜からなる層間絶縁膜34を形成する。 Then, as shown in FIG. 4 (B), an interlayer insulating film 34 made of silicon oxide film having a thickness of about 500~1000nm by CVD. 最後に、図4(C)に示すように、層間絶縁膜34を貫通して多結晶シリコン薄膜12上のソース領域18、ドレイン領域20に通じるコンタクトホール18を開口した後、全面にAl−Si−Cu膜を堆積させ、これをパターニングすることにより、ソース電極24、ドレイン電極26を形成する。 Finally, as shown in FIG. 4 (C), the source region 18 on through the interlayer insulating film 34 a polycrystalline silicon thin film 12, after the contact hole 18 leading to the drain region 20, the entire surface Al-Si -Cu film is deposited by patterned to form a source electrode 24, drain electrode 26.
【0038】 [0038]
以上の工程によって、薄膜トランジスタ10が製造される。 Through the above steps, the thin film transistor 10 is manufactured.
【0039】 [0039]
(第2の実施の形態) (Second Embodiment)
図5は、第2の実施の形態に係る薄膜トランジスタの平面図である。 Figure 5 is a plan view of a thin film transistor according to the second embodiment. この薄膜トランジスタ40は、ソース電極42と、このソース電極42の三辺を取り囲むゲート電極44と、このゲート電極44を取り囲むドレイン電極46と、を有する。 The thin film transistor 40 includes a source electrode 42, a gate electrode 44 surrounding the three sides of the source electrode 42, a drain electrode 46 surrounding the gate electrode 44. ここで、ゲート電極44は、2列に並ぶ配線の一方の端部が接続されてコ字状をなし、ドレイン電極46も同様である。 Here, the gate electrode 44, one end of the wire arranged in two rows are connected to form a U-shaped, the drain electrode 46 is similar.
【0040】 [0040]
また、ソース電極42、ゲート電極44及びドレイン電極46の下には、4箇所において、多結晶シリコン薄膜48が形成されている。 The source electrode 42, under the gate electrode 44 and drain electrode 46, in four locations, the polycrystalline silicon thin film 48 is formed. 各多結晶シリコン薄膜48は、ソース電極42の下ではソース領域42aとなり、ゲート電極44の下ではチャネル領域44aとなり、ドレイン電極46の下ではドレイン領域46aとなる。 Each polycrystalline silicon thin film 48 is a drain region 46a under the source region 42a, and the under the gate electrode 44 a channel region 44a, and the drain electrode 46 under the source electrode 42. つまり、各多結晶シリコン薄膜48は、MOS形トランジスタとなる。 That is, each polycrystalline silicon thin film 48 is a MOS type transistor. 薄膜トランジスタ40は、ゲート幅の方向で4つに分割されたMOS形トランジスタである。 TFT 40 is a MOS type transistor that is divided into four in the direction of the gate width.
【0041】 [0041]
本実施形態によれば、複数列(2列)をなすように形成されたゲート電極44に対応して、複数列(2列)の多結晶シリコン薄膜48が形成されている。 According to this embodiment, in response to the gate electrode 44 formed so as to form a plurality of rows (two rows), polycrystalline silicon thin film 48 of a plurality of rows (two rows) are formed. すなわち、全てのチャネル領域44aが一直線に沿って並ぶことが避けられている。 That, is avoided that all of the channel region 44a is arranged along a straight line. したがって、1列に並べられた多結晶シリコン薄膜と比べて、チャネル領域44aで生じた熱が放散しやすくなっている。 Therefore, as compared with the polycrystalline silicon thin film are arranged in a row, the heat generated in the channel region 44a is made easily dissipated.
【0042】 [0042]
(第3の実施の形態) (Third Embodiment)
図6は、第3の実施の形態に係る薄膜トランジスタの平面図である。 Figure 6 is a plan view of a thin film transistor according to the third embodiment. この薄膜トランジスタ50は、ソース電極52と、このソース電極52の三辺を取り囲むゲート電極54と、このゲート電極54を取り囲むドレイン電極56と、を有する。 The thin film transistor 50 has a source electrode 52, a gate electrode 54 surrounding the three sides of the source electrode 52, a drain electrode 56 surrounding the gate electrode 54. ここで、ゲート電極54は、2列に並ぶ配線の一方の端部が接続されてコ字状をなしている。 Here, the gate electrode 54, one end of the wire arranged in two rows forms a connection has been U-shaped. また、ソース電極52、ゲート電極54及びドレイン電極56は、図5に示すソース電極42、ゲート電極44及びドレイン電極46よりも長く形成されている。 The source electrode 52, gate electrode 54 and the drain electrode 56 is formed longer than the source electrode 42, gate electrode 44 and drain electrode 46 shown in FIG.
【0043】 [0043]
ゲート54の一部となる2列に並ぶ配線のうち、一方(図において左側)には3つの多結晶シリコン薄膜58が形成されており、他方(図において右側)には2つの多結晶シリコン薄膜58が形成されている。 Of the wiring arranged in two rows that are part of the gate 54, whereas the three polycrystalline silicon thin film 58 is formed (the left side in the figure), the other two of the polycrystalline silicon thin film (the right side in the figure) 58 is formed.
【0044】 [0044]
そして、本実施形態では、多結晶シリコン薄膜58が互い違いに形成されて千鳥状をなしている。 In the present embodiment, the polycrystalline silicon thin film 58 is alternately formed without staggered. こうすることで、一方の列に並ぶ多結晶シリコン薄膜58のチャネル領域58aが、他方の列に並ぶ多結晶シリコン薄膜58のチャネル領域58aに生じる熱の影響を受けにくく、熱を発散しやすくなっている。 In this way, it channel region 58a of the polycrystalline silicon thin film 58 arranged in one row are less susceptible to influence of heat generated in the channel region 58a of the polycrystalline silicon thin film 58 arranged in the other row, easily dissipate heat ing.
【0045】 [0045]
(第4の実施の形態) (Fourth Embodiment)
図7は、第4の実施の形態に係る薄膜トランジスタの平面図である。 Figure 7 is a plan view of a thin film transistor according to the fourth embodiment. この薄膜トランジスタ60は、蛇行するように屈曲するゲート電極64と、このゲート電極64の両側で並ぶソース電極62及びドレイン電極66と、を有する。 The thin film transistor 60 includes a gate electrode 64 that is bent so as to meander, the source electrode 62 and drain electrode 66 arranged on both sides of the gate electrode 64.
【0046】 [0046]
本実施形態によれば、ゲート電極64、ソース電極62及びドレイン電極66が蛇行するように屈曲しているので、複数の多結晶シリコン薄膜68を、一層離して形成することができる。 According to this embodiment, the gate electrode 64, the source electrode 62 and drain electrode 66 is bent so as to meander, a plurality of polycrystalline silicon thin film 68 can be formed more apart. こうすることで、一層熱の発散が容易になる。 In this way, it is easy to divergence of more heat.
【0047】 [0047]
(第5の実施の形態) (Fifth Embodiment)
図8は、第5の実施の形態に係る液晶表示装置の回路を示す図である。 Figure 8 is a diagram showing a circuit of a liquid crystal display device according to the fifth embodiment. 同図に示すように、この液晶表示装置70は、ソース線ドライバー回路72と、ゲート線ドライバー回路74と、画素マトリクス76とを有する。 As shown in the figure, the liquid crystal display device 70 includes a source line driver circuit 72, a gate line driver circuit 74, and a pixel matrix 76.
【0048】 [0048]
ソース線ドライバー回路72は、シフトレジスタ78、ビデオ信号バス80a、80b、80c、アナログスイッチ81a、81b、81cを有する。 The source line driver circuit 72 includes a shift register 78, a video signal bus 80a, 80b, 80c, the analog switches 81a, 81b, a 81c. また、ゲート線ドライバー回路74は、シフトレジスタ82及びバッファ83を有する。 The gate line driver circuit 74 includes a shift register 82 and a buffer 83.
【0049】 [0049]
これらソース線ドライバー回路72及びゲート線ドライバー回路74を構成するトランジスタ(図示略)の構成はともにCMOS型である。 Structure of the transistors constituting these source line driver circuit 72 and the gate line driver circuit 74 (not shown) are both CMOS type.
【0050】 [0050]
画素マトリクス76は各画素84がマトリクス状に配列されたものである。 Pixel matrix 76 are those pixels 84 are arranged in a matrix. 各画素84に対応して、画素トランジスタ85、液晶セル86及び対向電極87が設けられている。 Corresponding to each pixel 84, the pixel transistor 85, the liquid crystal cell 86 and the counter electrode 87 is provided.
【0051】 [0051]
ソース線ドライバー回路72からは、ソース線88a、88b、88cが形成され、各画素84に信号を入力するようになっている。 From the source line driver circuit 72, the source lines 88a, 88b, 88c are formed, and inputs a signal to each pixel 84. ゲート線ドライバー回路74からは、ゲート線89a、89bが形成されて、画素マトリクス76の各画素トランジスタ85のゲートに接続されている。 From the gate line driver circuit 74, the gate line 89a, 89b is formed, is connected to the gate of the pixel transistors 85 of the pixel matrix 76.
【0052】 [0052]
この液晶表示装置においては、ソース線ドライバー回路、ゲート線ドライバー回路等の回路部、アナログスイッチ、画素トランジスタの各部分あるいは一部分に本発明の薄膜トランジスタが適用されている。 In this liquid crystal display device, the source line driver circuit, the circuit portion such as the gate line driver circuit, the analog switches, the thin film transistor of the present invention each part or portion of the pixel transistor is applied. この構成により、回路の誤動作等の発生が少なく、良好な画質を有する液晶表示装置を実現することができる。 With this configuration, it is possible to malfunction of the circuit is small, to realize a liquid crystal display device having good image quality.
【0053】 [0053]
特に、アナログスイッチ81a、81b、81cは、ソース線88a、88b、88cに接続される最終段のスイッチであるため、比較的大きな電流が流されるので、特性の劣化が少ない本発明を適用することが効果的である。 In particular, the analog switches 81a, 81b, 81c are the switches of the last stage is connected to the source line 88a, 88b, to 88c, since a relatively large current is applied, applying the present invention with less deterioration of the properties There is effective. また、アナログスイッチ81a、81b、81cは、直流電圧のスイッチとして使用されるので、特性の劣化が小さい。 The analog switches 81a, 81b, 81c, so is used as a switch of the DC voltage, deterioration of the characteristics is small.
【0054】 [0054]
さらに、上記実施の形態では、NチャネルTFTの例について説明したが、本発明をPチャネルTFTに適用することもできる。 Furthermore, in the above embodiment, an example has been described the N-channel TFT, it is also possible to apply the present invention to the P-channel TFT. また、チャネル領域やソース、ドレイン領域を形成するシリコン薄膜としては、多結晶シリコン薄膜に限らず、非晶質シリコン薄膜を用いてもよい。 As the silicon thin film forming a channel region, a source, a drain region, not only the polycrystalline silicon thin film may be an amorphous silicon thin film.
【0055】 [0055]
そして、液晶表示装置において、本発明の薄膜トランジスタを画素トランジスタやアナログスイッチに限らず、種々の回路構成要素に適用することができる。 Then, in the liquid crystal display device, a thin film transistor of the present invention is not limited to the pixel transistor or an analog switch can be applied to various circuit components. さらに、上記実施の形態ではトップゲート型薄膜トランジスタの例を挙げたが、本発明をボトムゲート型薄膜トランジスタに適用することも可能である。 Furthermore, in the above embodiment has been an example of a top gate thin film transistor, it is also possible to apply the present invention to a bottom gate type thin film transistor.
【0056】 [0056]
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】第1の実施の形態に係る薄膜トランジスタの平面図である。 1 is a plan view of a thin film transistor according to the first embodiment.
【図2】図2(A)は、図1のA−A線断面図であり、図2(B)は、図1のB−B線断面図である。 [2] Figure 2 (A) is a sectional view taken along line A-A of FIG. 1, FIG. 2 (B) is a sectional view taken along line B-B of FIG.
【図3】図3(A)〜図3(C)は、第1の実施の形態に係る薄膜トランジスタの製造方法を説明する図である。 [3] FIG. 3 (A) ~ FIG. 3 (C) is a diagram for explaining a method of manufacturing the thin film transistor according to the first embodiment.
【図4】図4(A)〜図4(C)は、第1の実施の形態に係る薄膜トランジスタの製造方法を説明する図である。 [4] FIG. 4 (A) ~ FIG 4 (C) are views for explaining a manufacturing method of a thin film transistor according to the first embodiment.
【図5】第2の実施の形態に係る薄膜トランジスタの平面図である。 5 is a plan view of a thin film transistor according to the second embodiment.
【図6】第3の実施の形態に係る薄膜トランジスタの平面図である。 6 is a plan view of a thin film transistor according to the third embodiment.
【図7】第4の実施の形態に係る薄膜トランジスタの平面図である。 7 is a plan view of a thin film transistor according to the fourth embodiment.
【図8】第5の実施の形態に係る液晶表示装置の回路を示す図である。 8 is a diagram showing a circuit of a liquid crystal display device according to the fifth embodiment.
【図9】しきい値電圧の変化が何に起因するかについての研究結果を示す図である。 FIG. 9 is a diagram showing the results of a study of whether the change in threshold voltage is due to what.
【図10】しきい値電圧の変化が何に起因するかについての研究結果を示す図である。 FIG. 10 is a diagram showing the results of a study of whether the change in threshold voltage is due to what.
【図11】しきい値電圧の変化が何に起因するかについての研究結果を示す図である。 FIG. 11 is a diagram showing the results of a study of whether the change in threshold voltage is due to what.
【図12】 [Figure 12]
しきい値電圧の変化が何に起因するかについての研究結果を示す図である。 The change in threshold voltage is a diagram showing the results of a study of whether caused by anything.
【符号の説明】 DESCRIPTION OF SYMBOLS
10 薄膜トランジスタ14 ゲート電極16 チャネル領域18 ソース領域20 ドレイン領域24 ソース電極26 ドレイン電極70 液晶表示装置W チャネル幅S チャネル領域間隔 10 thin film transistor 14 gate electrode 16 channel region 18 source region 20 drain region 24 source electrode 26 drain electrode 70 liquid crystal display device W the channel width S channel region spacing

Claims (7)

  1. 下地絶縁膜上であって一つのゲート電極の下に形成される複数のチャネル領域と、前記複数のチャネル領域を相互に絶縁する絶縁膜と、各チャネル領域を挟むソース領域及びドレイン領域と、を有し、 A plurality of channel regions formed an over the base insulating film under the one gate electrode, an insulating film for insulating said plurality of channel regions together, and the source and drain regions sandwiching the channel regions, the has,
    各ソース領域は相互に接続され、各ドレイン領域は相互に接続され、 The source regions are connected to each other, each drain region are connected to each other,
    各チャネル領域のチャネル幅Wと、各チャネル領域同士の間隔Sは、W≦Sの関係を有し、 The channel width W of each channel region, the spacing S between each channel region, have a relation of W ≦ S,
    前記ゲート電極は屈曲し、前記チャネル領域が一直線に沿って並ぶことを避ける薄膜トランジスタ。 The gate electrode is bent, avoid the channel region is arranged along a straight line TFT.
  2. 請求項記載の薄膜トランジスタにおいて、 In the thin film transistor according to claim 1,
    前記ゲート電極は、複数列をなすように形成される薄膜トランジスタ。 The gate electrode, the thin film transistor is formed so as to form a plurality of rows.
  3. 請求項又は請求項記載の薄膜トランジスタにおいて、 According to claim 1 or a thin film transistor according to claim 2,
    前記チャネル領域は、互い違いに配置される薄膜トランジスタ。 The thin film transistor channel region, which is staggered.
  4. 請求項1乃至のいずれかに記載の薄膜トランジスタにおいて、 In the thin film transistor according to any one of claims 1 to 3,
    前記ソース領域、前記ドレイン領域及び前記チャネル領域のうち少なくとも一つは多結晶シリコン薄膜により形成されていることを特徴とする薄膜トランジスタ。 It said source region, a thin film transistor, characterized in that at least one is formed by a polycrystalline silicon thin film of the drain region and the channel region.
  5. マトリクス状に配列されてなる複数の画素を有し、それぞれの前記画素には、請求項1乃至のいずれかに記載の薄膜トランジスタが画素トランジスタとして設けられてなる画素マトリクス。 A plurality of pixels which are arranged in a matrix, each of the pixels, pixel matrix thin film transistor according to any one of claims 1 to 4 is provided as a pixel transistor.
  6. 請求項1から請求項のいずれかに記載の薄膜トランジスタが、直流電圧のスイッチとして形成される液晶表示装置。 The liquid crystal display device thin film transistor according to any one of claims 1 to 4 is formed as a switch of the DC voltage.
  7. 請求項記載の液晶表示装置において、 The liquid crystal display device according to claim 6, wherein,
    前記スイッチは、ソース線への電圧の印加を最終段で制御する液晶表示装置。 Wherein the switch is a liquid crystal display device which controls the application of voltage to the source line at the final stage.
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