JP3589924B2

JP3589924B2 - Pachinko machine

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Publication number: JP3589924B2
Application number: JP2000013965A
Authority: JP
Inventors: 勇夫岸
Original assignee: マルホン工業株式会社
Priority date: 2000-01-18
Filing date: 2000-01-18
Publication date: 2004-11-17
Anticipated expiration: 2020-01-18
Also published as: JP2001198266A

Description

【０００１】
【産業上の利用分野】
この発明は、遊技球が遊技盤上の所定領域を通過した場合に所定数の賞球を払出すパチンコ機に関する。
【０００２】
【従来の技術】
従来、遊技球の入賞を検出する入賞検出スイッチと、賞球を払出す賞球払出装置と、入賞検出スイッチから送出された検出信号に基づいて賞球払出装置を駆動する制御回路とを備え、遊技球の入賞時に所定数の賞球を払出すパチンコ機が知られている。
【０００３】
【発明が解決しようとする課題】
しかし、上記従来のパチンコ機は、制御回路および入賞検出スイッチのリセット電圧が同じ電圧に設定されているため、電源電圧がリセット電圧まで低下した場合に、制御回路および検出スイッチが同時にリセットするので、その電圧低下時に入賞検出スイッチから送出された検出信号が制御回路に受信されないという問題がある。
つまり、電源電圧が制御回路のリセット電圧に低下した際に遊技球が検出されず、賞球が払出されないために遊技者が不測の不利益をこうむるおそれがある。
【０００４】
そこでこの発明は、上記問題を解決するためになされたものであり、入賞検出スイッチから送出された検出信号に基づいて賞球払出装置を駆動する制御回路の電源電圧がリセット電圧に低下した場合であっても、入賞検出スイッチが遊技球を検出することができるパチンコ機を実現することを目的とする。
【０００５】
【課題を解決するための手段・作用および効果】
この発明は、上記目的を達成するため、請求項１に記載の発明では、メインＣＰＵを有する主基板と、遊技球が所定領域を通過したことを検出する遊技球検出手段と、サブＣＰＵおよび賞球データ記憶媒体を有する払出制御基板と、賞球を払出す賞球払出手段とを備えており、前記メインＣＰＵは、前記遊技球検出手段から送出された検出信号に基づいて、賞球数を示すコマンドを前記サブＣＰＵへ送出し、前記サブＣＰＵは、前記コマンドを受信するとともに、その受信したコマンドにより示される賞球数を示すデータを前記賞球データ記憶媒体に記憶するとともに、その記憶されているデータにより示される賞球数に対応する賞球を前記賞球払出手段によって払出させるパチンコ機において、前記遊技球検出手段の動作電圧が、前記主基板がシステムリセットする電圧よりも低く設定されており、かつ、前記メインＣＰＵ、前記サブＣＰＵおよび前記賞球データ記憶媒体の動作電圧は、前記遊技球検出手段の動作電圧よりも低く設定されおり、前記遊技球検出手段は、前記主基板をシステムリセットする電圧よりも低い電圧に低下した場合であっても前記遊技球が前記所定領域を通過したことを検出可能であり、前記遊技球検出手段から送出された検出信号に対応する賞球数を示すデータを前記賞球データ記憶媒体に記憶可能であるという技術的手段を用いる。
【０００６】
つまり、遊技球検出手段から送出された検出信号に基づいて賞球払出手段を制御する主基板がシステムリセットする電圧に低下した場合であっても、遊技球検出手段は、遊技球が所定領域を通過したことを検出し、上記検出信号に対応する賞球数を示すデータを前記賞球データ記憶媒体に記憶することができる。
したがって、主基板がシステムリセットする電圧に低下した場合であっても、遊技者が不測の不利益をこうむるおそれがない。
【００１５】
【発明の実施の形態】
〔第１実施形態〕
以下、この発明に係るパチンコ機の実施形態について図を参照して説明する。なお、以下の実施形態では、この発明に係るパチンコ機として、いわゆる第１種パチンコ機を例に挙げて説明する。
［全体の主要構成］
まず、この実施形態のパチンコ機の主要構成について図１を参照して説明する。図１は、この実施形態のパチンコ機を正面から見た説明図である。
パチンコ機１０には、前枠１１が開閉可能に備えられており、その前枠１１には、金枠１２が開閉可能に取付けられており、さらに金枠１２には、ガラス枠１３が開閉可能に取付けられている。ガラス枠１３の内部には、遊技盤１４が設けられている。前枠１１の右下には、遊技球を遊技盤１４へ発射する発射モータ（図３に符号１５ｅで示す）を操作するための発射ハンドル１５ａが回動可能に取付けられており、遊技盤１４の左方には、発射された遊技球を遊技領域へ案内するガイドレール１６が設けられている。発射ハンドル１５ａには、発射操作を停止するための発射停止ボタン１５ｂが設けられている。
【００１６】
前枠１１の右側には、ガラス枠１３開閉用の鍵を差し込む鍵穴１５を備えた鍵穴飾り１７が設けられおり、前枠１１の上方には、枠ランプ１８ａが設けられている。ガラス枠１３の下には、前面板１９が設けられており、この前面板１９の左側上部には、賞球や貸球が供給される賞球・貸球供給口２０ａが形成されており、この賞球・貸球供給口２０ａの供給側には、その賞球・貸球供給口２０ａから供給された賞球や貸球を溜めておくための上受け皿２０が取り付けられている。上受け皿２０の下方には、上受け皿２０の収容可能数を超えて流下した賞球や上受け皿球抜きレバー２０ｂの操作により上受け皿２０から排出された遊技球などを排出する排出口２１ａが形成されている。排出口２１ａの排出側には、その排出口２１ａから排出された遊技球を収容しておくための下受け皿２１が設けられている。また、前枠１１の左側には、プリペイドカードを挿入するスリット２２ａを有するプリペイドカードユニットなどの遊技機外装置部分２２が設けられている。
【００１７】
［遊技盤１４の主要構成］
次に、遊技盤１４の主要構成についてそれを示す図２を参照して説明する。
遊技盤１４の略中央には、センターケース３０が備えられている。センターケース３０には、天入賞口３１と、３個のＬＥＤからなる普通図柄表示装置３４と、この普通図柄表示装置３４の作動される回数を表示する４個のＬＥＤからなる普通図柄記憶表示ＬＥＤ３５と、液晶表示で複数の図柄、たとえば０〜９の特別図柄を特別図柄表示器３２ｂに変動表示する特別図柄表示装置３２と、この特別図柄表示装置３２の始動回数を表示する４個のＬＥＤからなる特別図柄記憶表示ＬＥＤ３６とが備えられている。
【００１８】
センターケース３０の左右には、普通図柄表示装置３４を作動させるための普通図柄作動ゲート２６，２６が設けられている。センターケース３０の下方には、特別図柄表示装置３２を作動させる機能を有する第１種始動口２７が設けられており、この第１種始動口２７の下方には普通図柄表示装置３４の停止図柄が当たり図柄となった場合に両翼を開放する普通電動役物２８が設けられている。開放された普通電動役物２８は、第１種始動口２７と同様に、特別図柄表示装置３２を作動開始させる機能を備えている。普通電動役物２８の下方には、特別図柄表示装置３２の停止図柄が当たり図柄となった場合に作動する変動入賞装置４０が設けられている。
【００１９】
この変動入賞装置４０には、当たりの発生時に開放される扉形式の大入賞口４１が開閉可能に取り付けられており、この大入賞口４１の両側には、下入賞口２９，２９がそれぞれ設けられている。また、大入賞口４１の内部には、大入賞口４１を連続して開放する機能を有する特定領域４２と、この特定領域４２を通過した遊技球を検出する特定領域スイッチ（図３に符号４２ａで示す）と、大入賞口４１に入賞した遊技球の数Ｐをカウントする大入賞口スイッチ（図３に符号４３ａで示す）とが設けられている。
【００２０】
その他、遊技盤１４には、回転式の風車２３，２３と、固定式の右風車２５，２５と、袖入賞口２４，２４と、入賞しなかった遊技球をアウト球として回収するアウト口４５とが設けられている。また、遊技盤１４には、コーナー飾りランプ１８ｂ，１８ｂ、サイド飾りランプ１８ｅ，１８ｅなどの各種ランプが設けられている。さらに、遊技盤１４には、多くの釘２８が打ち込まれており、遊技盤１４に発射された遊技球は、釘２８間を乱舞しながら落下する。
【００２１】
［パチンコ機１０の電気的構成］
次に、パチンコ機１０の電気的構成についてそれをブロックで示す図３を参照して説明する。
パチンコ機１０には、主基板１００が設けられており、この主基板１００には、マイクロプロセッサ１１０が搭載されている。マイクロプロセッサ１１０には、遊技の制御を実行するメインＣＰＵ１１２と、このメインＣＰＵ１１２が各種制御を実行するための各種制御プログラムが記録されたＲＯＭ１１４と、メインＣＰＵ１１２が各種制御プログラムを実行する際にＲＯＭ１１４から読出された制御プログラムや遊技中に発生する大当りに関するデータなどの各種データを一時的に格納するＲＡＭ１１６とが搭載されている。
【００２２】
主基板１００には、次に記載するものが電気的に接続されている。電源基板８０、賞球の払出しなどを制御する払出制御基盤２００、特別図柄表示装置３２、遊技盤１４に設けられたランプ類を制御するランプ制御装置７５、遊技中の効果音などを再生する音声制御装置７９、遊技球の第１種始動口２７の通過を検出する第１種始動口スイッチ２７ａ、入賞や大当りなどに関する遊技盤情報をパチンコホールの管理室などに設けられたコンピュータ（図示省略）へ送信するための遊技枠情報端子基板５２、盤面中継基板５１、遊技枠中継基板５３である。
【００２３】
払出制御基盤２００には、主基板１００から送出される制御コマンドを入力して動作するマイクロプロセッサ２１０が搭載されており、マイクロプロセッサ２１０には、賞球の払出しなどを制御するサブＣＰＵ２１２と、このサブＣＰＵ２１２が賞球の払出しなどの制御を実行するための各種制御プログラムが記録されたＲＯＭ２１４と、サブＣＰＵ２１２が各種制御プログラムを実行する際にＲＯＭ２１４から読出された制御プログラムや遊技中に発生する賞球数などの各種データを一時的に格納するＲＡＭ２１６とが搭載されている。
また、払出制御基盤２００には、電源基板８０、ＣＲ接続基板５６、発射モータ１５ｅを駆動するための発射モータ駆動基板１５ｃ、遊技枠情報端子基板５２および払出中継基板５５が電気的に接続されている。
【００２４】
遊技枠中継基板５３には、下受け皿２１が賞球で満杯になったことを検出する満杯検出スイッチ２１ｂおよびセンサ中継基板５４が電気的に接続されている。センサ中継基板５４は、賞球ユニット６２に備えられた賞球払出センサ６２ａ，６２ｂおよび払出中継基板５５と電気的に接続されている。賞球ユニット６２は、賞球払出センサ６２ａ，６２ｂおよび賞球払出モータ６２ｃを備える。賞球の払出機構は、賞球の払出しを効率良く行うために２カ所設けられており、各払出機構は賞球払出モータ６２ｃによって駆動される。また、賞球払出センサ６２ａは一方の機構に設けられており、賞球払出センサ６２ｂは他方の機構に設けられている。賞球払出センサ６２ａ，６２ｂによる検出信号は、センサ中継基板５４から遊技枠中継基板５３を介して主基板１００へ送出されるとともに、払出中継基板５５を介して払出制御基板２００へ送出される。そして払出制御基板２００に搭載されたサブＣＰＵ２１２は、賞球払出センサ６２ａ，６２ｂから送出された検出信号を取込み、払い出された賞球数をカウントする。たとえば、サブＣＰＵ２１２は、検出信号を取り込むごとに、１５個の賞球払出しを記憶するＲＡＭ２１６内のエリアの値から「１」を減算する。
【００２５】
払出中継基板５５には、貸球がなくなったことを検出する貸球切れスイッチ６１、賞球払出モータ６２ｃおよび貸球ユニット６３が電気的に接続されている。
盤面中継基板５１には、次に記載するものが電気的に接続されている。普通電動役物２８を開閉させる普通電動役物ソレノイド２８ａ、普通図柄表示装置３４、普通図柄作動ゲート２６に設けられたゲートスイッチ２６ａ、大入賞口スイッチ４３ａ、袖入賞口２４への入賞を検出する袖入賞口スイッチ２４ａ、下入賞口２９への入賞を検出する下入賞口スイッチ２９ａ、天入賞口３１への入賞を検出する天入賞口スイッチ３１ａおよび大入賞口中継基板５０である。
【００２６】
大入賞口中継基板５０には、特定領域ソレノイド４２ｂ、大入賞口ソレノイド４３ｂおよび特定領域スイッチ４２ａが電気的に接続されている。
電源基板８０は、ＣＲ接続基板５６と電気的に接続されており、ＣＲ接続基板５６には、プリペイドカードの残りの度数を表示する度数表示基板やプリペイドカードを読取る装置などを備える遊技機外装置部分２２と電気的に接続されている。電源基板８０は、ＡＣ２４Ｖ（５０Ｈｚ／６０Ｈｚ）の主電源７０から電源の供給を受ける。
なお、この実施形態では、ゲートスイッチ２６ａ、各入賞口スイッチおよび賞球払出センサとして近接スイッチを用いる。
【００２７】
［主なハードウエア構成］
次に、パチンコ機１０の主なハードウエア構成についてそれを示す図４を参照して説明する。なお、ここでは、主基板１００のメインＣＰＵ１１２および払出制御基板２００のサブＣＰＵ２１２間のインターフェースにおけるハードウエア構成を例に挙げて説明する。
主基板１００のメインＣＰＵ１１２から出力された各種制御コマンドは、メインＣＰＵバス１１８を介して出力ポート１２０へ出力され、その出力された各種制御コマンドは、メインＣＰＵパラレル出力ポート１２４を介して出力バッファ１２６に一時的に蓄積された後、サブＣＰＵ２１２に接続された入力バッファ２２０に蓄積される。そして、メインＣＰＵ１１２から出力された転送信号が、メインＣＰＵバス１１８から出力ポート１２２、出力バッファ１２８および入力バッファ２２２を介してサブＣＰＵ２１２のトリガ入力（ＴＲＧ２）２２６に入力されると、入力バッファ２２０に蓄積されている各種制御コマンドがサブＣＰＵパラレル入力ポート２２８を介してサブＣＰＵ２１２の入力ポート２２４に取り込まれる。そして、サブＣＰＵ２１２は、取込んだ各種制御コマンドが何を意味する制御コマンドであるかなどの解析を行い、その解析結果に基づいて賞球ユニット６２に賞球払出命令を出力するなどの制御を行う。
なお、主基板１００のメインＣＰＵ１１２と払出制御基板２００以外の基板に搭載されたサブＣＰＵとの間のハードウエア構成も上述した構成と同じ構成である。
【００２８】
［電源基板８０の主要構成、電源基板８０と各基板との接続関係］
次に、電源基板８０の主要構成、電源基板８０と各基板との接続関係について図５および図６を参照して説明する。
図５は、電源基板８０の主要構成を各基板との接続関係と共に示す説明図であり、図６は、電源基板８０と各基板との接続関係の詳細を示す説明図である。
図５に示すように、主電源７０から供給された２４Ｖの交流電流は、フューズＦ１を介して整流回路８１によって３２Ｖの直流に変換され、主基板１００および払出制御基板２００にそれぞれ供給される。また、３２Ｖの直流は、ＤＣ／ＤＣコンバータ８２によって１２Ｖに変圧される。この１２Ｖの直流は、主基板１００、特別図柄表示装置３２、ランプ制御装置３００、音声制御装置７９および払出制御基板２００へそれぞれ供給される。また、主電源７０の交流２４Ｖは、フューズＦ２を介して２４Ｖライン８５によってＣＲ接続基板５６に供給される。
【００２９】
主基板１００に供給された３２Ｖの直流は、盤面中継基板５１（図３）に供給され、普通電動役物ソレノイド２８ａを駆動する。また、主基板１００に供給された１２Ｖの直流は、盤面中継基板５１に供給され、ゲートスイッチ２６ａ、大入賞口スイッチ４３ａ、袖入賞口スイッチ２４ａ、下入賞口スイッチ２９ａおよび天入賞口スイッチ３１ａの動作電源となる。さらに、払出制御基板２００に供給された１２Ｖの直流は、遊技枠中継基板５３を介してセンサ中継基板５４に供給され、賞球払出センサ６２ａ，６２ｂの動作電源となる。
特別図柄表示装置３２に供給された１２Ｖの直流は、特別図柄表示器の液晶などを駆動し、ランプ制御装置３００に供給された１２Ｖの直流は、前述の各種ＬＥＤを点灯または点滅させる。音声制御装置７９に供給された１２Ｖの直流は、音声回路を介してスピーカを駆動し、払出制御基板２００に供給された１２Ｖの直流は、払出中継基板５５を介して賞球ユニット６２や貸球ユニット６３に供給され、賞球払出モータ６２ｃなどを駆動する。また、払出制御基板２００に供給された３２Ｖの直流は、払出中継基板６９を介して貸球ユニット６３（図３）に供給され、供給する貸球を所定数で区切るシャッター部材を動作させるソレノイドを駆動する。
なお、この実施形態では、ゲートスイッチ２６ａ、大入賞口スイッチ４３ａ、袖入賞口スイッチ２４ａ、下入賞口スイッチ２９ａ、天入賞口スイッチ３１ａおよび賞球払出センサ６２ａ，６２ｂの動作電圧は１０Ｖである。
【００３０】
また、ＤＣ／ＤＣコンバータ８２によって１２Ｖに変圧された直流電流は、ＤＣ／ＤＣコンバータ８３によって５Ｖに変圧され、この５Ｖの直流は、主基板１００、特別図柄表示装置３２、ランプ制御装置７５、音声制御装置７９および払出制御基板２００へそれぞれ供給される。
主基板１００に供給された５Ｖの直流は、マイクロプロセッサ１１０（図３）の駆動電源となり、払出制御基板２００に供給された５Ｖの直流は、マイクロプロセッサ２１０（図３）の駆動電源となる。また、特別図柄表示装置３２、ランプ制御装置７５および音声制御装置７９に供給された５Ｖの直流は、それぞれ各装置に設けられたマイクロプロセッサ（図示せず）の駆動電源となる。
【００３１】
つまり、各基板の電源は、総て単一の電源基板８０から供給されており、電源基板８０が各基板の電源を制御する。このため、製造機種ごとに基板構成が異なる場合であっても、電源基板８０から各基板へ電源供給ラインを配線するだけでよいため、電源の供給経路および各基板の変圧回路などを製造機種ごとに設計する必要がない。
したがって、基板設計の自由度を高めることができるため、パチンコ機の製造歩留まりを良くすることができる。また、各基板ごとに変圧回路を設ける必要がないため基板の省スペース化を図ることができる。
【００３２】
図６に示すように、電源基板８０には、主基板１００へ電源を供給するためのＮｏ．１〜６の６ピンのコネクタＣＮ２ａが取付けられており、このコネクタＣＮ２ａは、ケーブルＬ１によって主基板１００に取付けられたコネクタＣＮ１と接続される。ケーブルＬ１の一端には、コネクタＣＮ２ａと接続するための端子ＣＮ２ｂが取付けられており、他端には主基板１００側のコネクタＣＮ１と接続するための端子（図示せず）が取付けられている。
また、電源基板８０には、払出制御基板２００へ電源を供給するためのＮｏ．１〜８の８ピンのコネクタＣＮ３ａが取付けられており、このコネクタＣＮ３ａは、ケーブルＬ２によって払出制御基板２００に取付けられたコネクタＣＮ１と接続される。ケーブルＬ２の一端には、コネクタＣＮ３ａと接続するための端子ＣＮ３ｂが取付けられており、他端には払出制御基板２００側のコネクタＣＮ１と接続するための端子（図示せず）が取付けられている。
【００３３】
さらに、電源基板８０には、コネクタＣＮ７ａ，ＣＮ４ａ，ＣＮ５ａ，ＣＮ６ａ，ＣＮ１ａが取付けられている。コネクタＣＮ７ａは、ケーブルＬ３によってＣＲ接続基板５６と接続されており、ケーブルＬ３の一端にはコネクタＣＮ７ａと接続するための端子ＣＮ７ｂが取付けられており、他端にはＣＲ接続基板５６側のコネクタＣＮ２と接続するための端子（図示せず）が取付けられている。
コネクタＣＮ４ａは、ケーブルＬ４によって特別図柄表示装置３２に設けられた特別図柄制御基板３２ａと接続されており、ケーブルＬ４の一端にはコネクタＣＮ４ａと接続するための端子ＣＮ４ｂが取付けられており、他端には特別図柄制御基板３２ａ側のコネクタＣＮ１と接続するための端子（図示せず）が取付けられている。
【００３４】
コネクタＣＮ５ａは、ケーブルＬ５によってランプ制御装置３００に設けられたランプ制御基板３０５と接続されており、ケーブルＬ５の一端にはコネクタＣＮ５ａと接続するための端子ＣＮ５ｂが取付けられており、他端にはランプ制御基板３０５側のコネクタＣＮ１と接続するための端子（図示せず）が取付けられている。
コネクタＣＮ６ａは、ケーブルＬ６によって音声制御装置７９に設けられた音声制御基板７９ａと接続されており、ケーブルＬ６の一端にはコネクタＣＮ６ａと接続するための端子ＣＮ６ｂが取付けられており、他端には音声制御基板７９ａ側のコネクタＣＮ１と接続するための端子（図示せず）が取付けられている。
コネクタＣＮ１ａは、電源コードＬ７によって主電源７０と接続されており、電源コードＬ７の一端にはコネクタＣＮ１ａと接続するための端子ＣＮ１ｂが取付けられている。
【００３５】
また、ケーブルＬ４〜Ｌ６は端子のピンの数が同じであるため、共通のケーブルを用いることができる。
したがって、端子のピンの数がそれぞれ異なるケーブルを用いる場合よりもケーブルを選択する手間を省くことができるため、ケーブルの接続処理を容易かつ短時間で行うことができる。また、共通で用いることができるケーブルの数が多いため、端子のピンの数が異なるケーブルを何種類も製造する場合よりも製造コストを低減することができる。
【００３６】
［電圧監視機能］
次に、電源基板８０から各基板へ供給されている電源の電圧を監視する機能について図５、図６および図７（Ｂ）を参照して説明する。図７（Ｂ）は、電源電圧監視用ＩＣの主要構成を示す説明図である。
図５に示すように、電源基板８０には、各基板に供給される電源の電圧を監視する電源電圧監視用ＩＣ８４が設けられている。電源電圧監視用ＩＣ８４は、電圧検出ラインＡ１，Ａ２およびＡ３から、それぞれ３２Ｖライン８６，１２Ｖライン８７，５Ｖライン８８の電圧を検出する。
電源電圧監視用ＩＣ８４は、図７（Ｂ）に示すように、３２Ｖライン８６から検出した電圧をデジタル信号に変換するＡ／Ｄ変換回路８４ａと、１２Ｖライン８７から検出した電圧をデジタル信号に変換するＡ／Ｄ変換回路８４ｂと、５Ｖライ８８ンから検出した電圧をデジタル信号に変換するＡ／Ｄ変換回路８４ｃとを備える。各Ａ／Ｄ変換回路は、ＣＰＵ８４ｅに接続されており、ＣＰＵ８４ｅは、各Ａ／Ｄ変換回路から出力されたデジタル信号を取り込んで電圧を演算するとともに、その演算値に基づいて電圧低下などの判定を行う。ＣＰＵ８４ｅは、各基板と接続されており、判定結果によって各基板へＲＥＳＥＴ信号を出力し、所定電圧に低下した基板をリセットする。
【００３７】
［データのバックアップ機能］
次に、マイクロプロセッサ２１０に内蔵のＲＡＭ２１６に格納されたデータをバックアップする機能について図５および図７（Ａ）を参照して説明する。図７（Ａ）は、電源基板８０とマイクロプロセッサ２１０との接続関係を示す説明図である。なお、以下の説明においてサブ化基板とは、主基板１００および払出制御基板２００以外の各装置に設けられた基板をいう。
図５に示すように、ＤＣ／ＤＣコンバータ８３と払出制御基板２００とを接続する電源供給ライン８３ａには、ダイオードＤ１が直列接続されており、そのダイオードＤ１の出力側にはバックアップ電源たるコンデンサＣ１が並列接続されている。このコンデンサＣ１は、ＤＣ／ＤＣコンバータ８３から供給される５Ｖの直流電流によって充電される。そのコンデンサＣ１の放電電流は、図７（Ａ）に示すようにケーブルＬ２の中のバックアップ電源供給ラインＬ２ａを介してマイクロプロセッサ２１０の内蔵ＲＡＭバックアップ用電源端子ＶＢＢに供給される。
【００３８】
また、図７（Ａ）に示すように、電圧監視用ＩＣ８４の出力の１つは、マイクロプロセッサ２１０のＮＭＩ（ノン・マスクブル・インタラプト）端子に接続されている。
ここで、ケーブルＬ２の一端に取付けられたコネクタＣＮ３ｂ（図６）を電源基板８０に設けられたコネクタＣＮ３ａから外すか、あるいは、ケーブルＬ２の他端に取付けられたコネクタ（図示せず）を払出制御基板２００側のコネクタＣＮ１（図６）から外すことにより、コンデンサＣ１からのバックアップ電源の供給を停止させることができる。これにより、ＲＡＭ２１６に格納されている賞球の払出しに重要なデータが静電気ノイズや不正行為などによって書換えられた場合であっても、迅速かつ容易にバックアップ電源の供給を停止させることができるため、データの書換えによる損失を最小限にくい止めることができる。
なお、この実施形態では、コンデンサＣ１は、電気二重層コンデンサであり、公称静電容量は０．１Ｆ、定格電圧５．５Ｖである。また、ケーブルＬ１〜Ｌ６は、ＦＰＣ（フレキシブル・プリント・サーキット）である。
【００３９】
［電源および払出制御基板の主な制御］
次に、各基板の電源の制御および払出制御基板２００の主な制御について図８ないし図１２を参照して説明する。
図８はサブＣＰＵ２１２が実行するプログラムスタート処理の流れを示すフローチャートであり、図９はサブＣＰＵ２１２が実行するメインプログラム処理の流れを示すフローチャートである。図１０はサブＣＰＵ２１２が実行するコマンド入力処理の流れを示すフローチャートであり、図１１はサブＣＰＵ２１２が実行するＮＭＩ割込み処理の流れを示すフローチャートである。図１２は、各基板の電源の立上げから立下がりを示すタイミングチャートである。
【００４０】
（電源の立上げ）
主電源７０（図５）を立上げると、ＤＣ／ＤＣコンバータ８３から各基板へ５Ｖ電源が供給される。そして、各基板に搭載されたマイクロプロセッサに接続された電圧監視用ＩＣの最低動作電圧以上になると、総ての基板においてシステムリセット信号（ローレベル）が出力され安定する。続いて５Ｖ電源が電圧Ｖｕｓに達してから時間Ｔｒｓ後にサブ化基板のシステムリセット信号が解除され（ローレベル→ハイレベル）、各サブ化基板それぞれの制御が開始される。
そしてＤＣ／ＤＣコンバータ８２から各基板に１２Ｖ電源が供給され、その１２Ｖ電源が電圧Ｖｕｈに達してから時間Ｔｒｈ後に払出制御基板２００のシステムリセット信号が解除され、サブＣＰＵ２１２（図７（Ａ））は、セキュリティチェックを実行する。このセキュリティチェックでは、ＲＯＭ２１４に記録されているコンピュータプログラムに異常が存在しないかなどのチェックを行う。続いてセキュリティチェックが終了すると、サブＣＰＵ２１２は動作を開始する。
【００４１】
（サブＣＰＵ２１２のプログラムスタート処理）
ここで、サブＣＰＵ２１２が実行するプログラムスタート処理について図８を参照して説明する。
サブＣＰＵ２１２は、割込み禁止を設定し（ステップ（以下、Ｓと略す）１０）、メインルーチンからサブルーチンへ移行するときにメインルーチンのアドレスを保持するためのスタックポインタをアドレスのボトムに設定する（Ｓ１２）。続いてサブＣＰＵ２１２は、ＲＡＭ２１６へのアクセス許可を設定し（Ｓ１４）、割込みモードにモード２を設定する（Ｓ１６）。続いてサブＣＰＵ２１２は、インタラプトレジスタにモード２で使用するアドレスを設定し（Ｓ１８）、ＲＡＭ２１６のチェックデータが正しいか否か、たとえばＡ５Ａ５Ｈであるか否かを判定し（Ｓ２０）、チェックデータが正しい場合は（Ｓ２０：Ｙｅｓ）、ＲＡＭ２１６内のバックアップ領域以外を０クリア（初期化）し、チェックデータが正しくない場合は（Ｓ２０：Ｎｏ）、ＲＡＭ２１６の全領域（たとえば２５６バイト）を総て０クリア（初期化）するとともにチェックデータ（たとえばＡ５Ａ５Ｈ）をストアする（Ｓ２４）。
【００４２】
続いてサブＣＰＵ２１２は、サブＣＰＵ２１２の暴走を監視するタイマであるウオッチドッグタイマなどの内蔵ディバイスの初期設定を行い（Ｓ２６）、作業領域の初期設定を行う（Ｓ２８）。続いてサブＣＰＵ２１２は、割込み許可を設定し（Ｓ３０）、このＳ３０を繰り返す無限ループに移行する。
そして、図１２に示すように１２Ｖ電源が電圧Ｖｕｍに達してから時間Ｔｒｍ後に主基板１００のシステムリセット信号が解除され、主基板１００のメインＣＰＵ１１２はセキュリティチェックを実行した後に動作を開始する。この段階で、パチンコ機１０が遊技可能な状態になる。
以上のように、サブ化基板、払出制御基板２００、主基板１００の順序で制御を開始することができるため、主基板１００が管理する総ての基板において主基板１００からのコマンド受信漏れが発生することがない。
【００４３】
（サブＣＰＵ２１２のメインプログラム処理）
ここで、払出制御基板２００のサブＣＰＵ２１２が実行するメインプログラム処理の流れについて図９を参照して説明する。
このメインプログラム処理は、ＣＴＣ（タイマカウンタ）２１８（図７（Ａ））のチャンネル３割込みによって実行される。サブＣＰＵ２１２は、割込み許可を設定し（Ｓ１００）、ウオッチドッグタイマをリスタートさせる（Ｓ２００）。続いてサブＣＰＵ２１２は、データやコマンドの出力処理（Ｓ３００）、入力処理（Ｓ４００）、払い出す賞球数の記憶や払出命令などの賞球処理（Ｓ５００）、ＣＲ接続基板５６（図３）からのデータに基づいて貸球ユニット６３を制御する貸球処理（Ｓ６００）を実行する。
【００４４】
（サブＣＰＵ２１２のコマンド入力処理）
次に、サブＣＰＵ２１２が実行するコマンド入力処理の流れについて図１０を参照して説明する。
このコマンド入力処理は、ＣＴＣ２１８のチャンネル２割込みによって実行される。サブＣＰＵ２１２は、主基板１００から送出された払出コマンドなどの制御コマンドを入力し（Ｓ５０）、その入力した制御コマンドをチェックする（Ｓ５２）。たとえば、制御コマンドは８ビットの信号で構成された２バイトであり、それを１バイトずつに振り分ける。続いてサブＣＰＵ２１２は、その入力した制御コマンドが何を意味する制御コマンドであるか、たとえば５個の賞球の払出命令を示すものか、１５個の賞球の払出命令を示すものかなどを解析し（Ｓ５４）、割込み許可を設定する（Ｓ５６）。
このように、コマンド入力処理はチャンネル２割込みに割り当てられており、後述するＮＭＩ割込み処理に続く優先順位第２位で実行されるため、たとえばサブＣＰＵ２１２が賞球払出モータ６２ｃへパルス出力を行っているときに主基板から賞球払出の制御コマンドが送信された場合であっても、その制御コマンドの解析を優先して行うことができる。
したがって、主基板１００からの制御コマンド受信の取りこぼしによる賞球払出ミスや賞球払出の遅れなどをなくすことができる。
【００４５】
（電源の立下げ）
パチンコホールの営業終了時の電源遮断、停電、あるいは電源の異常などにより、主電源７０が遮断され、１２Ｖ電源が電圧Ｖｄｍ（この実施形態では１１Ｖ）に達すると、主基板１００にシステムリセット信号が発生する（ハイレベル→ローレベル）。続いて１２Ｖ電源が電圧Ｖｄｈ（たとえば１０．３Ｖ）に達するとＮＭＩ信号が生成され、このＮＭＩ信号は時間Ｔｎｍｉの期間継続する。この時間Ｔｎｍｉの期間内に賞球数などのデータがＲＡＭ２１６にバックアップされる。このとき、コンデンサＣ１（図５）の放電電流がマイクロプロセッサ２１０のバックアップ用電源端子ＶＢＢ（図７（Ａ））に供給されるため、ＲＡＭ２１６は賞球データなどのデータの記憶を維持することができる。
また、ゲートスイッチ２６ａおよび各入賞口スイッチの動作電圧は、主基板１００にシステムリセット信号が発生するときの電圧Ｖｄｍよりも低く設定されているため（この実施形態では１０Ｖ）、主基板１００が電圧Ｖｄｍ（この実施形態では１１Ｖ）に低下した場合であっても、各入賞口スイッチから送出された検出信号に対応する賞球数をＲＡＭ２１６に格納することができるため、電源復帰後にＲＡＭ２１６に記憶されている賞球数を払出すことができるので、遊技者が不測の不利益をこうむるおそれがない。
さらに、賞球払出センサ６２ａ，６２ｂの動作電圧は、払出制御基板２００にシステムリセット信号が発生するときの電圧Ｖｄｈよりも低く設定されているため、払出制御基板２００が電圧Ｖｄｈに低下した場合であっても、賞球数を正確にカウントすることができるので、電源復帰後に残りの賞球数を正確に払出すことができる。
【００４６】
（サブＣＰＵ２１２のＮＭＩ割込み処理）
ここで、サブＣＰＵ２１２が実行するＮＭＩ割込み処理について図１１を参照して説明する。
サブＣＰＵ２１２は、ＮＭＩ信号が生成されると、ＲＡＭ２１６に対するアクセスレジスタにアクセス禁止を設定する（Ｓ７０）。この割込み処理は、他の割込み処理よりも最優先で実行される。つまり、ＲＡＭ２１６へのアクセスを禁止することにより、ＲＡＭ２１６に格納されている賞球データが書き換えられてしまうのを防止する。
【００４７】
たとえば、ＲＡＭ２１６をバックアップするタイミングのときに、既に他の割込み処理が実行されており、新たな割込みを禁止していた場合に前記他の割込み処理の処理時間が長くなると、その後に割込み処理が許可され、ＲＡＭ２１６へのアクセスを禁止しようとしても間に合わず、ＲＡＭ２１６の記憶内容の一部または全部を破壊してしまうおそれがある。
そこで、ＮＭＩ割込み処理によってＲＡＭ２１６へのアクセスを禁止することにより、ＲＡＭ２１６の記憶内容の破壊を防止する。
そして、時間Ｔｎｍｉが経過するとＮＭＩ信号が停止し、払出制御基板２００にシステムリセット信号が発生し、払出制御基板２００がリセットされる。続いて、５Ｖ電源が電圧Ｖｄｓに達すると、サブ化基板にシステムリセット信号が発生し、サブ化基板がリセットされる。
なお、ＲＡＭ２１６がバックアップされている期間中に電源が立ち上がった場合は、サブＣＰＵ２１２は、ＲＡＭ２１６に格納されている賞球数を参照し、賞球払出モータ６２ｃ（図３）を駆動し、上記賞球数に対応する賞球を払出す。
【００４８】
（電源監視処理）
次に、電源電圧監視用ＩＣ８４に設けられたＣＰＵ８４ｅが実行する電源電圧監視処理の流れについて、それを示す図１３のフローチャートを参照して説明する。なお、ここでは、１２Ｖライン８７の電圧を監視する場合を例に挙げて説明する。
ＣＰＵ８４ｅは、図示しないタイマからのタイミング信号を取り込んで、電源電圧を検出するタイミングであると判定すると（Ｓ８０：Ｙｅｓ）、制御ライン８４ｆ（図７（Ｂ））を介して各Ａ／Ｄ変換回路へ制御信号を送出する（Ｓ８２）。この制御信号を取込んだ各Ａ／Ｄ変換回路は、それぞれの電圧ラインから電流を取込み、その取込んだ電流の電圧値をデジタル信号に変換し、ＣＰＵ８４ｅへ送出する。
【００４９】
そしてＣＰＵ８４ｅは、取込んだデジタル信号をカウントして電圧Ｖ２を演算し、その電圧Ｖ２が所定電圧以下であるかを判定する（Ｓ８６）。ここで、所定電圧とは、たとえば基板が機能するために最低限必要な動作電圧であり、１２Ｖ電源の基板では、たとえば、１０．３Ｖである。続いてＣＰＵ８４ｅは、電圧Ｖ２が１０．３Ｖ以下である場合は（Ｓ８６：Ｙｅｓ）、１２Ｖの電源によって機能している各基板へＲＥＳＥＴ信号を送出し（Ｓ８８）、パチンコ機１０の所定箇所（たとえば、ＲＥＳＥＴ信号を送出する基板上、あるいはパチンコ機１０の外部から視認可能な箇所など）に設けられた報知ＬＥＤ８９（図５）を点灯させる（Ｓ９０）。この報知ＬＥＤ８９の点灯により、電源電圧の低下により、機能しなくなった基板が発生したことを報知することができる。このため、基板の機能を復活させるための処置を早期に行うことができる。また、電源電圧が正常な電圧に復活すると、電源電圧監視用ＩＣ８４から上記リセットされた各基板へリセット解除信号が送出され、各基板のリセット状態が解除され、各基板が制御を再開する。
【００５０】
以上のように、第１実施形態のパチンコ機１０を使用すれば、各入賞口スイッチの動作電圧は、主基板１００にシステムリセット信号が発生するときの電圧Ｖｄｍよりも低く設定されているため、主基板１００が電圧Ｖｄｍに低下した場合であっても、各入賞口スイッチから送出された検出信号に対応する賞球数をＲＡＭ２１６に格納することができるため、電源復帰後にＲＡＭ２１６に記憶されている賞球数を払出すことができるので、遊技者が不測の不利益をこうむるおそれがない。
また、１つの電源電圧監視用ＩＣ８４が各基板の電源電圧を監視し、ある電圧の異常を検出すると、その電圧が供給されている各基板を同時にリセットし、あるいは、リセット状態を解除できるため、各基板の制御タイミングを高精度で制御できる。しかも、各基板ごとに電源電圧監視用ＩＣを設ける必要がないため、その分、各基板の省スペース化を図ることができる。
【００５１】
さらに、各基板に電源を供給する電源供給手段も単一であるため、製造機種ごとに基板構成が異なる場合であっても、電源基板から各基板へ電源供給ラインを配線するだけでよいため、電源の供給経路および各基板の変圧回路などを製造機種ごとに設計する必要がない。
したがって、基板設計の自由度を高めることができるため、パチンコ機の製造歩留まりを良くすることができる。また、各基板ごとに変圧回路を設ける必要がないため基板の省スペース化を図ることができる。
なお、メインＣＰＵ１１２またはサブＣＰＵ２１２によって電圧監視を行うようにすることもできる。この場合、電圧監視を他の処理と独立させてもよいし、割込み処理にすることもできる。
【００５２】
〔第２実施形態〕
次に、この発明に係る第２実施形態のパチンコ機について図１４ないし図１６を参照して説明する。
この第２実施形態のパチンコ機は、各基板の制御開始および制御終了をソフト的に行うことを特徴とする。
図１４は各基板の制御を行う基板制御ＩＣの主要構成を示す説明図である。図１５は図１４に示すＣＰＵ３０２が実行する制御開始処理の流れを示すフローチャートであり、図１６はＣＰＵ３０２が実行する制御終了処理の流れを示すフローチャートである。
【００５３】
図１４に示すように、基板制御ＩＣ３００は、１２Ｖラインおよび５Ｖラインから取込んだ電圧をそれぞれＡ／Ｄ変換回路８４ｂ，８４ｃを用いてデジタル信号に変換し、ＣＰＵ３０２は、各Ａ／Ｄ変換回路からデジタル信号を取込み、ＲＯＭ３０４に格納されたコンピュータプログラムにしたがって各電圧値を演算するとともに、各基板の制御開始順序および制御終了順序を制御する。ＲＡＭ３０６は、ワークエリアまたはＣＰＵ３０２の演算値の一時的な記憶などに用いられる。ＣＰＵ３０２は、プログラム実行時に各基板へリセット信号またはリセット解除信号を送出する。
【００５４】
（制御開始処理）
ＣＰＵ３０２は、主電源７０から電源が供給されたことを検出し（Ｓ７００：Ｙｅｓ）、５Ｖライン８８から取込んだ電圧Ｖ１が５Ｖに上昇したことを検出すると（Ｓ７０２：Ｙｅｓ）、各基板へシステムリセット信号を送出する（Ｓ７０４）。続いてＣＰＵ３０２は、各基板へシステムリセット信号を送出してからの経過時間Ｔ１が予め設定されている時間Ｔｒｓに達したことを検出すると（Ｓ７０６：Ｙｅｓ）、サブ化基板へ送出しているシステムリセット信号を解除する（Ｓ７０８）。続いてＣＰＵ３０２は１２Ｖライン８７から取込んだ電圧Ｖ２が電圧Ｖｕｓに上昇したことを検出し（Ｓ７１０：Ｙｅｓ）、電圧Ｖ２が電圧Ｖｕｓに上昇してからの経過時間Ｔ２が予め設定されている時間Ｔｒｈに達したことを検出すると（Ｓ７１２：Ｙｅｓ）、払出制御基板２００へ送出しているシステムリセット信号を解除する（Ｓ７１４）。
【００５５】
続いてＣＰＵ３０２は、電圧Ｖ２が電圧Ｖｕｍに上昇したことを検出し（Ｓ７１６：Ｙｅｓ）、電圧Ｖ２が電圧Ｖｕｍに上昇してからの経過時間Ｔ３が予め設定されている時間Ｔｒｍに達したことを検出すると（Ｓ７１８：Ｙｅｓ）、主基板１００へ送出しているシステムリセット信号を解除する（Ｓ７２０）。
このように、ＣＰＵ３０２は５Ｖライン８８および１２Ｖライン８７の電圧を検出することにより、各基板の制御開始タイミングを制御することができる。
また、コンピュータプログラム中に設定されている時間Ｔｒｓ，Ｔｒｈ，Ｔｒｍおよび電圧Ｖｕｓ，Ｖｕｍを変更することにより、各基板の制御開始タイミングを容易に変更することができる。
【００５６】
（制御終了処理）
ＣＰＵ３０２は、主電源７０からの電源供給が停止したことを検出し（Ｓ８００：Ｙｅｓ）、１２Ｖライン８７から取込んだ電圧Ｖ２が予め設定されている電圧Ｖｄｍに低下したことを検出すると（Ｓ８０２：Ｙｅｓ）、主基板へシステムリセット信号を送出する（Ｓ８０４）。続いてＣＰＵ３０２は、電圧Ｖ２が予め設定されている電圧Ｖｄｈに低下したことを検出し（Ｓ８０６：Ｙｅｓ）、電圧Ｖ２が電圧Ｖｄｈに低下してからの経過時間Ｔ３が予め設定されている時間Ｔｎｍｉに達したことを検出すると（Ｓ８０８：Ｙｅｓ）、払出制御基板２００にシステムリセット信号を送出する（Ｓ８１０）。なお、電圧Ｖ２が電圧Ｖｄｈに低下したタイミングで前述のＮＭＩ割込み処理が実行され、時間Ｔｍｎｉの期間にＲＡＭ２１６のバックアップ処理が実行される。
【００５７】
続いてＣＰＵ３０２は、５Ｖライン８８から取込んだ電圧Ｖ１が予め設定されている電圧Ｖｄｓに低下したことを検出すると（Ｓ８１２：Ｙｅｓ）、サブ化基板にシステムリセット信号を送出する（Ｓ８１４）。
このように、ＣＰＵ３０２は５Ｖライン８８および１２Ｖライン８７の電圧を検出することにより、各基板の制御終了タイミングを制御することができる。
また、コンピュータプログラム中に設定されている電圧Ｖｄｍ，Ｖｄｓを変更することにより、各基板の制御終了タイミングを容易に変更することができる。また、電圧Ｖｄｈを変更することにより、ＮＭＩ割込み処理を実行するタイミングを変更することができ、時間Ｔｎｍｉを変更することによりバックアップ処理を行う期間を変更することができる。
なお、上述の制御開始処理または制御終了処理をメインＣＰＵ１１２またはサブＣＰＵ２１２あるいはサブ化基板に設けられたＣＰＵが実行するように構成することもできる。
【００５８】
［各請求項と実施形態との対応関係］
ゲートスイッチ２６ａ、大入賞口スイッチ４３ａ、袖入賞口スイッチ２４ａ、下入賞口スイッチ２９ａおよび天入賞口スイッチ３１ａが、請求項１に係る遊技球検出手段に対応し、払出制御基板２００および賞球ユニット６２が賞球払出手段に対応する。また、ＲＡＭ２１６が請求項１に係る賞球データ記憶媒体に対応する。
【図面の簡単な説明】
【図１】この発明に係る実施形態のパチンコ機を正面から見た説明図である。
【図２】図１に示すパチンコ機１０に備えられた遊技盤１４の主要構成を示す説明図である。
【図３】パチンコ機１０の電気的構成をブロックで示す説明図である。
【図４】パチンコ機１０の主なハードウエア構成を示す説明図である。
【図５】電源基板８０の主要構成を各基板との接続関係と共に示す説明図である。
【図６】電源基板８０と各基板との接続関係の詳細を示す説明図である。
【図７】図７（Ａ）は、電源基板８０とマイクロプロセッサ２１０との接続関係を示す説明図であり、図７（Ｂ）は、電源電圧監視用ＩＣの主要構成を示す説明図である。
【図８】サブＣＰＵ２１２が実行するプログラムスタート処理の流れを示すフローチャートである。
【図９】サブＣＰＵ２１２が実行するメインプログラム処理の流れを示すフローチャートである。
【図１０】サブＣＰＵ２１２が実行するコマンド入力処理の流れを示すフローチャートである。
【図１１】サブＣＰＵ２１２が実行するＮＭＩ割込み処理の流れを示すフローチャートである。
【図１２】各基板の電源の立上げから立下がりを示すタイミングチャートである。
【図１３】ＣＰＵ８４ｅが実行する電源電圧監視処理の流れを示すフローチャートである。
【図１４】各基板の制御を行う基板制御ＩＣの主要構成を示す説明図である。
【図１５】図１４に示すＣＰＵ３０２が実行する制御開始処理の流れを示すフローチャートである。
【図１６】ＣＰＵ３０２が実行する制御終了処理の流れを示すフローチャートである。
【符号の説明】
１０パチンコ機
２４ａ袖入賞口スイッチ（遊技球検出手段）
６２賞球ユニット（賞球払出手段）
７０主電源
８０電源基板
１００主基板
１１０マイクロプロセッサ
１１２メインＣＰＵ
２００払出制御基板
２１０マイクロプロセッサ
２１２サブＣＰＵ
２１６ＲＡＭ（賞球データ記憶媒体）
Ｃ１コンデンサ[0001]
[Industrial applications]
The present invention relates to a pachinko machine that pays out a predetermined number of prize balls when a game ball passes a predetermined area on a game board.
[0002]
[Prior art]
Conventionally, a winning detection switch that detects a winning of the game ball, a prize ball payout device that pays out a prize ball, and a control circuit that drives the prize ball payout device based on a detection signal sent from the winning detection switch, A pachinko machine that pays out a predetermined number of prize balls when a game ball is won is known.
[0003]
[Problems to be solved by the invention]
However, in the conventional pachinko machine, since the reset voltage of the control circuit and the winning detection switch is set to the same voltage, when the power supply voltage decreases to the reset voltage, the control circuit and the detection switch reset simultaneously, There is a problem that the detection signal sent from the winning detection switch at the time of the voltage drop is not received by the control circuit.
That is, when the power supply voltage drops to the reset voltage of the control circuit, no game ball is detected, and a prize ball is not paid out, so that the player may suffer an unexpected disadvantage.
[0004]
Therefore, the present invention has been made to solve the above problem, and is based on a case where a power supply voltage of a control circuit for driving a prize ball payout device based on a detection signal sent from a winning detection switch drops to a reset voltage. Even if there is, it is an object to realize a pachinko machine in which a winning detection switch can detect a game ball.
[0005]
[Means, actions and effects for solving the problem]
In order to achieve the above object, the present invention provides the above-described first aspect, A main board having a main CPU, a game ball detection means for detecting that a game ball has passed a predetermined area, a payout control board having a sub CPU and a prize ball data storage medium, and a prize ball payout means for paying out a prize ball The main CPU sends a command indicating the number of winning balls to the sub CPU based on the detection signal sent from the game ball detecting means, and the sub CPU receives the command Data indicating the number of prize balls indicated by the received command is stored in the prize ball data storage medium, and the prize balls corresponding to the number of prize balls indicated by the stored data are recorded in the prize ball payout means. The operating voltage of the game ball detecting means is set lower than the voltage at which the main board is reset by the system, and The operating voltages of the main CPU, the sub CPU, and the award ball data storage medium are set lower than the operating voltages of the game ball detecting means, and the game ball detecting means is set at a voltage lower than a voltage for resetting the main board. Even if the voltage drops to a low voltage, it is possible to detect that the game ball has passed through the predetermined area, and the data indicating the number of prize balls corresponding to the detection signal sent from the game ball detection means is used as the prize data. Can be stored on a sphere data storage medium Technical means are used.
[0006]
That is, the prize ball payout means is controlled based on the detection signal sent from the game ball detection means. Main board The game ball detecting means detects that the game ball has passed the predetermined area even when the voltage has dropped to the voltage for resetting the system. Then, data indicating the number of winning balls corresponding to the detection signal is stored in the winning ball data storage medium. can do.
Therefore, Even if the main board drops to the voltage that resets the system, there is no risk that the player will suffer an unexpected disadvantage. .
[0015]
BEST MODE FOR CARRYING OUT THE INVENTION
[First Embodiment]
Hereinafter, an embodiment of a pachinko machine according to the present invention will be described with reference to the drawings. In the following embodiments, a so-called first-class pachinko machine will be described as an example of the pachinko machine according to the present invention.
[Overall main configuration]
First, the main configuration of the pachinko machine of this embodiment will be described with reference to FIG. FIG. 1 is an explanatory view of the pachinko machine of this embodiment as viewed from the front.
The pachinko machine 10 is provided with a front frame 11 that can be opened and closed, and a metal frame 12 is attached to the front frame 11 so that the glass frame 13 can be opened and closed. Mounted on. A game board 14 is provided inside the glass frame 13. At the lower right of the front frame 11, a firing handle 15a for operating a firing motor (indicated by reference numeral 15e in FIG. 3) for firing a game ball to the game board 14 is rotatably mounted. A guide rail 16 for guiding the launched game ball to the game area is provided on the left side of. The firing handle 15a is provided with a firing stop button 15b for stopping the firing operation.
[0016]
A keyhole decoration 17 having a keyhole 15 into which a key for opening and closing the glass frame 13 is inserted is provided on the right side of the front frame 11, and a frame lamp 18 a is provided above the front frame 11. A front plate 19 is provided below the glass frame 13, and a prize ball / lending ball supply port 20a to which a prize ball or a lending ball is supplied is formed on an upper left portion of the front plate 19, On the supply side of the prize ball / lending ball supply port 20a, an upper receiving tray 20 for storing prize balls or lending balls supplied from the prize ball / lending ball supply port 20a is attached. Below the upper tray 20, there is formed a discharge port 21a for discharging a prize ball that has flowed in excess of the number that can be accommodated in the upper tray 20, a game ball discharged from the upper tray 20 by operating the upper tray ball pulling lever 20b, and the like. Have been. On the discharge side of the discharge port 21a, a lower receiving tray 21 for accommodating game balls discharged from the discharge port 21a is provided. On the left side of the front frame 11, there is provided a device 22 outside the gaming machine such as a prepaid card unit having a slit 22a for inserting a prepaid card.
[0017]
[Main Configuration of Game Board 14]
Next, a main configuration of the game board 14 will be described with reference to FIG.
At the approximate center of the game board 14, a center case 30 is provided. The center case 30 includes a winning prize hole 31, a normal symbol display device 34 including three LEDs, and a normal symbol storage display LED 35 including four LEDs for displaying the number of times the normal symbol display device 34 is activated. And a special symbol display device 32 that displays a plurality of symbols, for example, special symbols of 0 to 9 on the special symbol display device 32b on a liquid crystal display, and four LEDs that indicate the number of starts of the special symbol display device 32. The special symbol storage display LED 36 is provided.
[0018]
On the left and right sides of the center case 30, ordinary symbol operation gates 26 for operating the ordinary symbol display device 34 are provided. Below the center case 30, a first type starting port 27 having a function of operating the special symbol display device 32 is provided. Below the first type starting port 27, a stop symbol of the ordinary symbol display device 34 is provided. Is provided with an ordinary electric accessory 28 that opens both wings when the symbol is hit. The opened ordinary electric accessory 28 has a function of starting the operation of the special symbol display device 32, similarly to the first-type start port 27. A variable winning device 40 that operates when the stop symbol of the special symbol display device 32 hits the symbol is provided below the ordinary electric accessory 28.
[0019]
The variable winning device 40 is provided with a large winning opening 41 in the form of a door that is opened when a hit occurs. The winning winning opening 41 is provided on both sides of the large winning opening 41. Have been. Also, inside the special winning opening 41, a specific area 42 having a function of continuously opening the special winning opening 41, and a specific area switch (reference numeral 42a in FIG. 3) for detecting a game ball passing through the specific area 42. ) And a special winning opening switch (indicated by reference numeral 43a in FIG. 3) for counting the number P of game balls that have won the special winning opening 41.
[0020]
In addition, the game board 14 has a rotary windmill 23, 23, a fixed right windmill 25, 25, a sleeve winning opening 24, 24, and an out opening 45 for collecting game balls not winning as out balls. Are provided. The game board 14 is provided with various lamps such as corner decoration lamps 18b, 18b and side decoration lamps 18e, 18e. Furthermore, many nails 28 are driven into the game board 14, and the game balls fired on the game board 14 fall while dancing between the nails 28.
[0021]
[Electrical Configuration of Pachinko Machine 10]
Next, the electrical configuration of the pachinko machine 10 will be described with reference to FIG.
The pachinko machine 10 is provided with a main board 100 on which a microprocessor 110 is mounted. The microprocessor 110 includes a main CPU 112 for executing game control, a ROM 114 on which various control programs for the main CPU 112 to execute various controls, and a ROM 114 when the main CPU 112 executes various control programs. A RAM 116 for temporarily storing various data such as a read control program and data relating to a big hit occurring during a game is mounted.
[0022]
The following components are electrically connected to the main substrate 100. A power supply board 80, a payout control board 200 for controlling payout of award balls, a special symbol display device 32, a lamp control device 75 for controlling lamps provided on the game board 14, a sound for playing sound effects during a game, and the like. A control device 79, a first-type start-up switch 27a for detecting the passage of a game ball through the first-type start-up port 27, and a computer (not shown) provided in a control room of a pachinko hall for playing board information on winnings, big hits, and the like. A game frame information terminal board 52, a board relay board 51, and a game frame relay board 53 to be transmitted to the game frame information terminal board 52.
[0023]
The payout control board 200 includes a microprocessor 210 that operates by inputting a control command sent from the main board 100. The microprocessor 210 includes a sub CPU 212 that controls payout of award balls and the like, A ROM 214 in which various control programs for the sub CPU 212 to execute control such as payout of prize balls are recorded, and a control program read from the ROM 214 when the sub CPU 212 executes various control programs and a prize generated during a game. A RAM 216 for temporarily storing various data such as the number of balls is mounted.
In addition, the power supply board 80, the CR connection board 56, the firing motor drive board 15c for driving the firing motor 15e, the game frame information terminal board 52, and the payout relay board 55 are electrically connected to the payout control board 200. I have.
[0024]
The game frame relay board 53 is electrically connected to a full detection switch 21b for detecting that the lower tray 21 is full of prize balls and a sensor relay board 54. The sensor relay board 54 is electrically connected to the prize ball payout sensors 62a and 62b and the payout relay board 55 provided in the prize ball unit 62. The prize ball unit 62 includes prize ball payout sensors 62a and 62b and a prize ball payout motor 62c. There are two prize ball payout mechanisms for efficiently paying out prize balls, and each payout mechanism is driven by a prize ball payout motor 62c. The prize ball payout sensor 62a is provided in one mechanism, and the prize ball payout sensor 62b is provided in the other mechanism. The detection signals from the prize ball payout sensors 62a and 62b are sent from the sensor relay board 54 to the main board 100 via the game frame relay board 53 and to the payout control board 200 via the payout relay board 55. Then, the sub CPU 212 mounted on the payout control board 200 takes in the detection signals sent from the prize ball payout sensors 62a and 62b, and counts the number of prize balls paid out. For example, every time the sub CPU 212 captures the detection signal, it subtracts “1” from the value of the area in the RAM 216 that stores 15 winning ball payouts.
[0025]
The payout relay board 55 is electrically connected to a ball-out-of-lending switch 61 for detecting that the ball-lending is gone, a prize-ball payout motor 62c, and a ball-lending unit 63.
The following components are electrically connected to the board-surface relay board 51. Detects winning in the ordinary electric accessory solenoid 28a for opening and closing the ordinary electric accessory 28, the ordinary symbol display device 34, the gate switch 26a provided in the ordinary symbol operating gate 26, the big winning opening switch 43a, and the sleeve winning opening 24. These are a sleeve winning opening switch 24a, a lower winning opening switch 29a for detecting winning in the lower winning opening 29, a winning opening switch 31a for detecting winning in the winning opening 31, and a winning opening relay board 50.
[0026]
The special winning area solenoid 42b, the special winning area solenoid 43b, and the specific area switch 42a are electrically connected to the special winning opening relay board 50.
The power supply board 80 is electrically connected to the CR connection board 56, and the CR connection board 56 includes a frequency display board for displaying the remaining frequency of the prepaid card, a device for reading the prepaid card, and the like. It is electrically connected to the part 22. The power supply board 80 is supplied with power from a main power supply 70 of 24 VAC (50 Hz / 60 Hz).
In this embodiment, a proximity switch is used as the gate switch 26a, each winning port switch, and the prize ball payout sensor.
[0027]
[Main hardware configuration]
Next, the main hardware configuration of the pachinko machine 10 will be described with reference to FIG. Here, the hardware configuration of the interface between the main CPU 112 of the main board 100 and the sub CPU 212 of the payout control board 200 will be described as an example.
Various control commands output from the main CPU 112 of the main board 100 are output to an output port 120 via a main CPU bus 118, and the output various control commands are output to an output buffer 126 via a main CPU parallel output port 124. After that, the data is temporarily stored in the input buffer 220 connected to the sub CPU 212. When the transfer signal output from the main CPU 112 is input from the main CPU bus 118 to the trigger input (TRG2) 226 of the sub CPU 212 via the output port 122, the output buffer 128, and the input buffer 222, the input buffer 220 The stored various control commands are taken into the input port 224 of the sub CPU 212 via the sub CPU parallel input port 228. The sub CPU 212 performs analysis such as what the captured various control commands mean, and outputs a prize ball payout command to the prize ball unit 62 based on the analysis result. Do.
The hardware configuration between the main CPU 112 of the main board 100 and the sub CPU mounted on a board other than the payout control board 200 is the same as the above-described configuration.
[0028]
[Main Configuration of Power Supply Board 80, Connection Relationship between Power Supply Board 80 and Each Board]
Next, the main configuration of the power supply substrate 80 and the connection relationship between the power supply substrate 80 and each substrate will be described with reference to FIGS.
FIG. 5 is an explanatory diagram showing a main configuration of the power supply board 80 together with a connection relationship with each substrate, and FIG. 6 is an explanatory diagram showing details of a connection relationship between the power supply substrate 80 and each substrate.
As shown in FIG. 5, the 24 V alternating current supplied from the main power supply 70 is converted to 32 V direct current by the rectifier circuit 81 via the fuse F <b> 1 and supplied to the main board 100 and the payout control board 200, respectively. Further, the DC of 32 V is transformed into 12 V by the DC / DC converter 82. This 12V DC is supplied to the main board 100, the special symbol display device 32, the lamp control device 300, the voice control device 79, and the payout control board 200, respectively. The 24 V AC of the main power supply 70 is supplied to the CR connection substrate 56 through the 24 V line 85 via the fuse F2.
[0029]
The 32 V DC supplied to the main board 100 is supplied to the board-side relay board 51 (FIG. 3), and drives the ordinary electric accessory solenoid 28a. The 12V DC supplied to the main board 100 is supplied to the board relay board 51, and is supplied to the gate switch 26a, the large winning opening switch 43a, the sleeve winning opening switch 24a, the lower winning opening switch 29a, and the natural winning opening switch 31a. It becomes the operation power supply. Further, the 12 V DC supplied to the payout control board 200 is supplied to the sensor relay board 54 via the game frame relay board 53, and serves as an operating power supply for the prize ball payout sensors 62a and 62b.
The 12 V DC supplied to the special symbol display device 32 drives a liquid crystal or the like of the special symbol display, and the 12 V DC supplied to the lamp control device 300 turns on or blinks the various LEDs described above. The 12 V direct current supplied to the audio control device 79 drives the speaker via the audio circuit, and the 12 V direct current supplied to the payout control board 200 transmits the prize ball unit 62 and the ball lending through the payout relay board 55. It is supplied to the unit 63 and drives the prize ball payout motor 62c and the like. Further, the 32 V DC supplied to the payout control board 200 is supplied to the ball letting unit 63 (FIG. 3) via the payout relay board 69, and a solenoid for operating a shutter member that divides the supplied ball by a predetermined number is operated. Drive.
In this embodiment, the operating voltage of the gate switch 26a, the special winning opening switch 43a, the sleeve winning opening switch 24a, the lower winning opening switch 29a, the natural winning opening switch 31a, and the prize ball payout sensors 62a and 62b is 10V.
[0030]
The DC current converted to 12V by the DC / DC converter 82 is converted to 5V by the DC / DC converter 83, and the 5V DC is supplied to the main board 100, the special symbol display device 32, the lamp control device 75, It is supplied to the control device 79 and the payout control board 200, respectively.
The 5 V DC supplied to the main board 100 serves as a drive power supply for the microprocessor 110 (FIG. 3), and the 5 V DC supplied to the payout control board 200 serves as a drive power supply for the microprocessor 210 (FIG. 3). The 5 V DC supplied to the special symbol display device 32, the lamp control device 75, and the audio control device 79 serves as a drive power supply for a microprocessor (not shown) provided in each device.
[0031]
That is, the power of each board is supplied from a single power board 80, and the power board 80 controls the power of each board. For this reason, even when the board configuration is different for each manufacturing model, it is only necessary to wire a power supply line from the power board 80 to each board, so that the power supply path and the transformer circuit of each board are different for each manufacturing model. There is no need to design.
Therefore, since the degree of freedom in designing the board can be increased, the production yield of the pachinko machine can be improved. Further, since there is no need to provide a transformer circuit for each substrate, it is possible to save the space of the substrates.
[0032]
As shown in FIG. 6, the power supply board 80 has the No. for supplying power to the main board 100. A 6-pin connector CN2a of 1 to 6 is attached, and this connector CN2a is connected to a connector CN1 attached to the main board 100 by a cable L1. A terminal CN2b for connection to the connector CN2a is attached to one end of the cable L1, and a terminal (not shown) for connection to the connector CN1 on the main board 100 is attached to the other end.
The power supply board 80 has the No. for supplying power to the payout control board 200. An 8-pin connector CN3a of 1 to 8 is attached, and this connector CN3a is connected to a connector CN1 attached to the payout control board 200 by a cable L2. A terminal CN3b for connecting to the connector CN3a is attached to one end of the cable L2, and a terminal (not shown) for connecting to the connector CN1 on the payout control board 200 is attached to the other end. .
[0033]
Further, connectors CN7a, CN4a, CN5a, CN6a, and CN1a are attached to the power supply board 80. The connector CN7a is connected to the CR connection board 56 by a cable L3. A terminal CN7b for connecting to the connector CN7a is attached to one end of the cable L3, and the connector CN2 on the CR connection board 56 side is connected to the other end. A terminal (not shown) for connecting to the camera is attached.
The connector CN4a is connected to a special symbol control board 32a provided on the special symbol display device 32 by a cable L4, and a terminal CN4b for connecting to the connector CN4a is attached to one end of the cable L4, and the other end. A terminal (not shown) for connecting to the connector CN1 on the special symbol control board 32a side is attached to.
[0034]
The connector CN5a is connected to a lamp control board 305 provided in the lamp control device 300 by a cable L5. A terminal CN5b for connecting to the connector CN5a is attached to one end of the cable L5, and the other end is connected to the other end. A terminal (not shown) for connecting to the connector CN1 on the lamp control board 305 side is attached.
The connector CN6a is connected to a voice control board 79a provided in the voice control device 79 by a cable L6, and a terminal CN6b for connecting to the connector CN6a is attached to one end of the cable L6, and the other end is connected to the other end. A terminal (not shown) for connecting to the connector CN1 on the audio control board 79a side is attached.
The connector CN1a is connected to the main power supply 70 by a power cord L7, and a terminal CN1b for connecting to the connector CN1a is attached to one end of the power cord L7.
[0035]
Further, since the cables L4 to L6 have the same number of terminal pins, a common cable can be used.
Therefore, it is possible to save the trouble of selecting a cable as compared with a case where cables having different numbers of terminal pins are used, so that the cable connection processing can be performed easily and in a short time. In addition, since the number of cables that can be used in common is large, the manufacturing cost can be reduced as compared with the case where several types of cables having different numbers of terminal pins are manufactured.
[0036]
[Voltage monitoring function]
Next, the function of monitoring the voltage of the power supplied from the power supply substrate 80 to each substrate will be described with reference to FIGS. 5, 6, and 7B. FIG. 7B is an explanatory diagram showing a main configuration of the power supply voltage monitoring IC.
As shown in FIG. 5, the power supply board 80 is provided with a power supply voltage monitoring IC 84 for monitoring the voltage of the power supply supplied to each board. The power supply voltage monitoring IC 84 detects the voltages of the 32V line 86, 12V line 87 and 5V line 88 from the voltage detection lines A1, A2 and A3, respectively.
As shown in FIG. 7B, the power supply voltage monitoring IC 84 converts the voltage detected from the 32V line 86 into a digital signal, and converts the voltage detected from the 12V line 87 into a digital signal. And an A / D conversion circuit 84c for converting a voltage detected from the 5V line 88 into a digital signal. Each A / D conversion circuit is connected to a CPU 84e. The CPU 84e takes in a digital signal output from each A / D conversion circuit, calculates a voltage, and determines a voltage drop or the like based on the calculated value. I do. The CPU 84e is connected to each board, outputs a RESET signal to each board according to the determination result, and resets the board that has dropped to a predetermined voltage.
[0037]
[Data backup function]
Next, a function of backing up data stored in the RAM 216 built in the microprocessor 210 will be described with reference to FIGS. 5 and 7A. FIG. 7A is an explanatory diagram showing a connection relationship between the power supply board 80 and the microprocessor 210. In the following description, the term “sub-substrate” refers to a substrate provided in each device other than the main substrate 100 and the payout control substrate 200.
As shown in FIG. 5, a diode D1 is connected in series to a power supply line 83a connecting the DC / DC converter 83 and the payout control board 200, and a capacitor C1 serving as a backup power supply is provided on the output side of the diode D1. Are connected in parallel. This capacitor C1 is charged by a 5 V DC current supplied from the DC / DC converter 83. The discharge current of the capacitor C1 is supplied to the built-in RAM backup power supply terminal VBB of the microprocessor 210 via the backup power supply line L2a in the cable L2 as shown in FIG.
[0038]
As shown in FIG. 7A, one output of the voltage monitoring IC 84 is connected to an NMI (non-maskable interrupt) terminal of the microprocessor 210.
Here, the connector CN3b (FIG. 6) attached to one end of the cable L2 is removed from the connector CN3a provided on the power supply board 80, or a connector (not shown) attached to the other end of the cable L2 is dispensed. By disconnecting from the connector CN1 (FIG. 6) on the control board 200 side, the supply of the backup power from the capacitor C1 can be stopped. As a result, even if data important for paying out the prize balls stored in the RAM 216 is rewritten due to static electricity noise or fraud, the supply of the backup power can be stopped quickly and easily. Loss due to data rewriting can be minimized.
In this embodiment, the capacitor C1 is an electric double layer capacitor, the nominal capacitance is 0.1 F, and the rated voltage is 5.5 V. The cables L1 to L6 are FPCs (flexible print circuits).
[0039]
[Main control of power supply and payout control board]
Next, the control of the power supply of each board and the main control of the payout control board 200 will be described with reference to FIGS.
FIG. 8 is a flowchart illustrating a flow of a program start process executed by the sub CPU 212, and FIG. 9 is a flowchart illustrating a flow of a main program process executed by the sub CPU 212. FIG. 10 is a flowchart illustrating a flow of a command input process executed by the sub CPU 212, and FIG. 11 is a flowchart illustrating a flow of an NMI interrupt process executed by the sub CPU 212. FIG. 12 is a timing chart showing the rise and fall of the power supply of each substrate.
[0040]
(Power up)
When the main power supply 70 (FIG. 5) is turned on, 5 V power is supplied from the DC / DC converter 83 to each substrate. Then, when the voltage becomes equal to or higher than the minimum operating voltage of the voltage monitoring IC connected to the microprocessor mounted on each board, a system reset signal (low level) is output on all boards and the board is stabilized. Subsequently, after a time Trs after the 5V power supply reaches the voltage Vus, the system reset signal of the sub-substrate is released (low level → high level), and control of each sub-substrate is started.
Then, 12V power is supplied to each substrate from the DC / DC converter 82, and the system reset signal of the dispensing control substrate 200 is released after a time Thr after the 12V power reaches the voltage Vuh, and the sub CPU 212 (FIG. 7A) Performs a security check. In this security check, it is checked whether or not there is any abnormality in the computer program recorded in the ROM 214. Subsequently, when the security check ends, the sub CPU 212 starts operating.
[0041]
(Program start process of sub CPU 212)
Here, a program start process executed by the sub CPU 212 will be described with reference to FIG.
The sub CPU 212 sets the interrupt prohibition (step (hereinafter abbreviated as S) 10) and sets a stack pointer for holding the address of the main routine at the bottom of the address when shifting from the main routine to the subroutine (S12). ). Subsequently, the sub CPU 212 sets permission for access to the RAM 216 (S14), and sets the interrupt mode to mode 2 (S16). Subsequently, the sub CPU 212 sets an address to be used in mode 2 in the interrupt register (S18), determines whether the check data in the RAM 216 is correct, for example, whether it is A5A5H (S20), and checks that the check data is correct. In this case (S20: Yes), the area other than the backup area in the RAM 216 is cleared to 0 (initialization). If the check data is not correct (S20: No), the entire area (for example, 256 bytes) of the RAM 216 is cleared to 0. (Initialize) and store the check data (for example, A5A5H) (S24).
[0042]
Subsequently, the sub CPU 212 initializes a built-in device such as a watchdog timer which is a timer for monitoring runaway of the sub CPU 212 (S26), and initializes a work area (S28). Subsequently, the sub CPU 212 sets interruption permission (S30), and shifts to an infinite loop in which this S30 is repeated.
Then, as shown in FIG. 12, the system reset signal of the main board 100 is released after a time Trm from when the 12V power supply reaches the voltage Vum, and the main CPU 112 of the main board 100 starts the operation after executing the security check. At this stage, the pachinko machine 10 is in a playable state.
As described above, since control can be started in the order of the sub-substrate, the payout control substrate 200, and the main substrate 100, a command reception omission from the main substrate 100 occurs in all the substrates managed by the main substrate 100. I can't.
[0043]
(Main program processing of sub CPU 212)
Here, the flow of the main program processing executed by the sub CPU 212 of the payout control board 200 will be described with reference to FIG.
This main program processing is executed by a channel 3 interrupt of the CTC (timer counter) 218 (FIG. 7A). The sub CPU 212 sets the interruption permission (S100), and restarts the watchdog timer (S200). Then, the sub CPU 212 outputs data and commands (S300), input processing (S400), prize ball processing (S500) such as storing the number of prize balls to be paid out and a payout command, and executes the CR connection board 56 (FIG. 3). A ball lending process (S600) for controlling the ball lending unit 63 is executed based on the data of (1).
[0044]
(Command input processing of sub CPU 212)
Next, a flow of a command input process executed by the sub CPU 212 will be described with reference to FIG.
This command input processing is executed by the channel 2 interrupt of the CTC 218. The sub CPU 212 inputs a control command such as a payout command sent from the main board 100 (S50), and checks the input control command (S52). For example, the control command is 2 bytes composed of an 8-bit signal, and is allocated to each byte. Subsequently, the sub CPU 212 determines whether the input control command is a control command meaning, for example, a command indicating a payout command of five prize balls, a command indicating a payout command of 15 prize balls, or the like. Analysis is performed (S54), and interruption permission is set (S56).
As described above, the command input process is assigned to the channel 2 interrupt, and is executed in the second priority order following the NMI interrupt process described later. Therefore, for example, the sub CPU 212 outputs a pulse to the winning ball payout motor 62c. Even when a control command for paying out a prize ball is transmitted from the main board, the analysis of the control command can be preferentially performed.
Therefore, it is possible to eliminate an award ball payout error or a delay in award ball payout due to a failure to receive a control command from the main board 100.
[0045]
(Power down)
When the main power supply 70 is cut off due to power cutoff, power failure, or power supply abnormality at the end of pachinko hall business, when the 12V power supply reaches the voltage Vdm (11V in this embodiment), a system reset signal is sent to the main board 100. Occurs (high level → low level). Subsequently, when the 12 V power supply reaches the voltage Vdh (for example, 10.3 V), an NMI signal is generated, and this NMI signal continues for a time period Tnmi. Data such as the number of prize balls is backed up in the RAM 216 during the time period Tnmi. At this time, since the discharge current of the capacitor C1 (FIG. 5) is supplied to the backup power supply terminal VBB (FIG. 7A) of the microprocessor 210, the RAM 216 can maintain the storage of data such as prize ball data. it can.
Further, the operating voltages of the gate switch 26a and each winning opening switch are set lower than the voltage Vdm when the system reset signal is generated on the main board 100 (10V in this embodiment). Even if the voltage drops to Vdm (11 V in this embodiment), the number of prize balls corresponding to the detection signal sent from each winning opening switch can be stored in the RAM 216. Since the player can pay out the number of prize balls, there is no possibility that the player suffers an unexpected disadvantage.
Furthermore, since the operating voltage of the prize ball payout sensors 62a and 62b is set lower than the voltage Vdh when the system reset signal is generated in the payout control board 200, the operation voltage in the case where the payout control board 200 drops to the voltage Vdh is set. Even if there is a prize ball, the number of prize balls can be counted accurately, so that the number of remaining prize balls can be accurately paid out after the power is restored.
[0046]
(NMI interrupt processing of sub CPU 212)
Here, the NMI interrupt processing executed by the sub CPU 212 will be described with reference to FIG.
When the NMI signal is generated, the sub CPU 212 sets access prohibition in the access register for the RAM 216 (S70). This interrupt process is executed with the highest priority over other interrupt processes. In other words, by prohibiting access to the RAM 216, the prize ball data stored in the RAM 216 is prevented from being rewritten.
[0047]
For example, at the timing of backing up the RAM 216, if another interrupt process has already been executed and a new interrupt has been prohibited, and if the processing time of the other interrupt process becomes longer, the interrupt process is subsequently enabled. Therefore, there is a possibility that a part or all of the stored contents of the RAM 216 may be destroyed without trying to prohibit the access to the RAM 216.
Therefore, the access to the RAM 216 is prohibited by the NMI interrupt processing, thereby preventing the storage contents of the RAM 216 from being destroyed.
Then, when the time Tnmi has elapsed, the NMI signal stops, a system reset signal is generated in the payout control board 200, and the payout control board 200 is reset. Subsequently, when the 5V power supply reaches the voltage Vds, a system reset signal is generated on the sub-substrate, and the sub-substrate is reset.
If the power is turned on while the RAM 216 is being backed up, the sub CPU 212 drives the prize ball payout motor 62c (FIG. 3) by referring to the number of prize balls stored in the RAM 216, and Pay out prize balls corresponding to the number of balls.
[0048]
(Power supply monitoring process)
Next, the flow of the power supply voltage monitoring process executed by the CPU 84e provided in the power supply voltage monitoring IC 84 will be described with reference to the flowchart of FIG. Here, a case where the voltage of the 12V line 87 is monitored will be described as an example.
When the CPU 84e takes in a timing signal from a timer (not shown) and determines that it is the timing to detect the power supply voltage (S80: Yes), the CPU 84e sends each A / D conversion circuit via the control line 84f (FIG. 7B). A control signal is sent to the server (S82). Each of the A / D conversion circuits that take in the control signal takes in the current from each voltage line, converts the voltage value of the taken current into a digital signal, and sends it to the CPU 84e.
[0049]
The CPU 84e calculates the voltage V2 by counting the received digital signals, and determines whether the voltage V2 is equal to or lower than a predetermined voltage (S86). Here, the predetermined voltage is, for example, the minimum operating voltage required for the functioning of the board, and is, for example, 10.3 V for a board with a 12 V power supply. Subsequently, when the voltage V2 is equal to or lower than 10.3 V (S86: Yes), the CPU 84e sends a RESET signal to each board that is functioning with a 12V power supply (S88), and a predetermined portion of the pachinko machine 10 (for example, The notification LED 89 (FIG. 5) provided on the board that sends out the RESET signal or on a portion that can be visually recognized from the outside of the pachinko machine 10 is turned on (S90). By turning on the notification LED 89, it is possible to report that a non-functional substrate has occurred due to a decrease in the power supply voltage. For this reason, a measure for restoring the function of the substrate can be performed at an early stage. When the power supply voltage returns to a normal voltage, a reset release signal is sent from the power supply voltage monitoring IC 84 to each of the reset substrates, the reset state of each substrate is released, and each substrate resumes control.
[0050]
As described above, if the pachinko machine 10 of the first embodiment is used, the operating voltage of each winning opening switch is set lower than the voltage Vdm when the system reset signal is generated on the main board 100. Even when the voltage of the main board 100 drops to the voltage Vdm, the number of winning balls corresponding to the detection signal transmitted from each winning opening switch can be stored in the RAM 216. Therefore, the number of winning balls is stored in the RAM 216 after the power is restored. Since the number of prize balls can be paid out, there is no possibility that the player suffers an unexpected disadvantage.
Further, since one power supply voltage monitoring IC 84 monitors the power supply voltage of each board and detects an abnormality of a certain voltage, each board to which the voltage is supplied can be simultaneously reset or the reset state can be canceled. The control timing of each substrate can be controlled with high accuracy. In addition, since it is not necessary to provide a power supply voltage monitoring IC for each substrate, it is possible to save space for each substrate.
[0051]
Furthermore, since the power supply means for supplying power to each substrate is also single, even if the substrate configuration is different for each production model, it is only necessary to wire a power supply line from the power supply substrate to each substrate, There is no need to design a power supply path and a transformer circuit for each board for each manufacturing model.
Therefore, since the degree of freedom in designing the board can be increased, the production yield of the pachinko machine can be improved. Further, since there is no need to provide a transformer circuit for each substrate, it is possible to save the space of the substrates.
Note that the main CPU 112 or the sub CPU 212 can monitor the voltage. In this case, the voltage monitoring may be independent of other processes, or may be an interrupt process.
[0052]
[Second embodiment]
Next, a pachinko machine according to a second embodiment of the present invention will be described with reference to FIGS.
The pachinko machine according to the second embodiment is characterized in that control start and control end of each board are performed by software.
FIG. 14 is an explanatory diagram showing a main configuration of a board control IC for controlling each board. FIG. 15 is a flowchart showing a flow of a control start process executed by the CPU 302 shown in FIG. 14, and FIG. 16 is a flowchart showing a flow of a control end process executed by the CPU 302.
[0053]
As shown in FIG. 14, the board control IC 300 converts the voltages taken from the 12V line and the 5V line into digital signals using A / D conversion circuits 84b and 84c, respectively. , And calculates each voltage value according to the computer program stored in the ROM 304, and controls the control start order and control end order of each board. The RAM 306 is used for a work area or a temporary storage of a calculation value of the CPU 302. The CPU 302 sends a reset signal or a reset release signal to each board when executing a program.
[0054]
(Control start processing)
When the CPU 302 detects that power is supplied from the main power supply 70 (S700: Yes), and detects that the voltage V1 taken from the 5V line 88 has increased to 5V (S702: Yes), the CPU 302 sends the system to each board. A reset signal is sent (S704). Subsequently, when the CPU 302 detects that the elapsed time T1 from the transmission of the system reset signal to each substrate has reached the preset time Trs (S706: Yes), the system transmitting the system reset signal to the sub-substrate. The reset signal is released (S708). Subsequently, the CPU 302 detects that the voltage V2 taken from the 12V line 87 has risen to the voltage Vus (S710: Yes), and the elapsed time T2 from when the voltage V2 rises to the voltage Vus is a preset time. When it is detected that the threshold value has reached Thr (S712: Yes), the system reset signal sent to the payout control board 200 is released (S714).
[0055]
Subsequently, the CPU 302 detects that the voltage V2 has risen to the voltage Vum (S716: Yes), and determines that the elapsed time T3 from the rise of the voltage V2 to the voltage Vum has reached a preset time Trm. If detected (S718: Yes), the system reset signal sent to the main board 100 is released (S720).
As described above, the CPU 302 can control the control start timing of each board by detecting the voltages of the 5V line 88 and the 12V line 87.
Further, by changing the times Trs, Trh, Trm and the voltages Vus, Vum set in the computer program, the control start timing of each substrate can be easily changed.
[0056]
(Control end processing)
The CPU 302 detects that the power supply from the main power supply 70 has stopped (S800: Yes), and detects that the voltage V2 taken from the 12V line 87 has dropped to the preset voltage Vdm (S802: Yes), a system reset signal is sent to the main board (S804). Subsequently, the CPU 302 detects that the voltage V2 has dropped to the preset voltage Vdh (S806: Yes), and the elapsed time T3 from when the voltage V2 dropped to the voltage Vdh is the preset time Tnmi. Is detected (S808: Yes), a system reset signal is sent to the payout control board 200 (S810). The above-described NMI interrupt processing is executed at the timing when the voltage V2 drops to the voltage Vdh, and the backup processing of the RAM 216 is executed during a time period Tmni.
[0057]
Subsequently, when detecting that the voltage V1 taken in from the 5V line 88 has dropped to the preset voltage Vds (S812: Yes), the CPU 302 sends a system reset signal to the sub circuit board (S814).
As described above, the CPU 302 can control the control end timing of each substrate by detecting the voltages of the 5V line 88 and the 12V line 87.
Further, by changing the voltages Vdm and Vds set in the computer program, the control end timing of each board can be easily changed. Further, by changing the voltage Vdh, the timing of executing the NMI interrupt process can be changed, and by changing the time Tnmi, the period for performing the backup process can be changed.
The control start processing or the control end processing described above may be configured to be executed by the main CPU 112, the sub CPU 212, or the CPU provided on the sub circuit board.
[0058]
[Correspondence between each claim and embodiment]
The gate switch 26a, the special winning opening switch 43a, the sleeve winning opening switch 24a, the lower winning opening switch 29a, and the winning opening switch 31a correspond to the game ball detecting means according to claim 1, and the payout control board 200 and the winning ball unit. 62 is the prize ball payout means Corresponding . Also, the RAM 216 1 Prize ball data storage medium according to Corresponding .
[Brief description of the drawings]
FIG. 1 is an explanatory view of a pachinko machine according to an embodiment of the present invention as viewed from the front.
FIG. 2 is an explanatory diagram showing a main configuration of a game board 14 provided in the pachinko machine 10 shown in FIG.
FIG. 3 is an explanatory diagram showing an electric configuration of the pachinko machine 10 by blocks.
FIG. 4 is an explanatory diagram showing a main hardware configuration of the pachinko machine 10;
FIG. 5 is an explanatory diagram showing a main configuration of a power supply board 80 together with a connection relationship with each board.
FIG. 6 is an explanatory diagram showing details of a connection relationship between a power supply board 80 and each board.
FIG. 7A is an explanatory diagram showing a connection relationship between a power supply board 80 and a microprocessor 210, and FIG. 7B is an explanatory diagram showing a main configuration of a power supply voltage monitoring IC. .
FIG. 8 is a flowchart illustrating a flow of a program start process executed by a sub CPU 212;
FIG. 9 is a flowchart illustrating a flow of a main program process executed by a sub CPU 212;
FIG. 10 is a flowchart illustrating a flow of a command input process executed by a sub CPU 212;
FIG. 11 is a flowchart illustrating a flow of an NMI interrupt process executed by a sub CPU 212;
FIG. 12 is a timing chart showing the rise and fall of the power supply of each substrate.
FIG. 13 is a flowchart illustrating a flow of a power supply voltage monitoring process executed by a CPU 84e.
FIG. 14 is an explanatory diagram illustrating a main configuration of a board control IC that controls each board.
FIG. 15 is a flowchart showing a flow of a control start process executed by a CPU 302 shown in FIG. 14;
FIG. 16 is a flowchart illustrating a flow of a control end process executed by a CPU 302;
[Explanation of symbols]
10 Pachinko machines
24a Sleeve prize opening switch (game ball detection means)
62 Prize ball unit (prize ball payout means)
70 Main power supply
80 Power supply board
100 main board
110 microprocessor
112 Main CPU
200 Dispensing control board
210 microprocessor
212 Sub CPU
216 RAM (Prizeball data storage medium)
C1 capacitor

Claims

A main board having a main CPU;
Game ball detection means for detecting that the game ball has passed a predetermined area,
A payout control board having a sub CPU and a prize ball data storage medium;
Prize ball payout means for paying out prize balls,
The main CPU sends a command indicating the number of winning balls to the sub CPU based on the detection signal sent from the game ball detecting means,
The sub CPU receives the command, stores data indicating the number of prize balls indicated by the received command in the prize ball data storage medium, and stores the data in the prize ball number indicated by the stored data. In a pachinko machine for paying out corresponding prize balls by the prize ball payout means,
The operating voltage of the game ball detecting means is set lower than the voltage at which the main board is reset, and the operating voltages of the main CPU, the sub CPU, and the prize ball data storage medium are the game balls. It is set lower than the operating voltage of the detection means,
The game ball detection means can detect that the game ball has passed through the predetermined area even when the main board has dropped to a voltage lower than the voltage for resetting the system, and the game ball detection means A pachinko machine characterized in that data indicating the number of prize balls corresponding to the transmitted detection signal can be stored in the prize ball data storage medium .