JP3589835B2 - 電子回路アセンブリ試験方法及び試験装置及び該試験用アダプタ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は具備する信号ピンの電圧を制御・観測する手段を内蔵した、マルチチップモジュール（以下、ＭＣＭと称す。）や１チップのみ搭載されたＬＳＩやバウンダリスキャンを搭載したプリント回路板（ＰＣＢ）などの電子回路アセンブリの試験装置、該手段を用いた試験方法、及び該試験に用いる試験機と電子回路アセンブリとの接続のためのアダプタに関する。
【０００２】
特に該手段を用いて行う電子回路アセンブリの外部入出力ピンのオープン故障及びショート故障及び内部相互接続試験に関する。
そして、該手段がバウンダリスキャン回路である場合の電子回路アセンブリの試験装置、該手段を用いた試験方法、及び該試験に用いる試験機と電子回路アセンブリとの接続のためのアダプタに関する。特にバウンダリスキャン方式において標準の外部テストモード（ＥＸＴＥＳＴ機能）を使用した電子回路アセンブリの接続試験に関する。
【０００３】
ＬＳＩチップを搭載したＭＣＭなどの電子回路アセンブリの製造工程において、ＬＳＩチップとＬＳＩチップを搭載する基板は、アセンブリ後の工程に修理することが困難であり、また製品のコスト増の要因となる。よって、アセンブリの前工程におけるＬＳＩチップの単体試験及び基板の単体試験により、予め良品と判定されたそれぞれの部品のみが電子回路アセンブリの製造において使用される。
【０００４】
そのため、アセンブリ工程後に残存する故障の大部分は半田ブリッチや半田未着を主な原因とするショート（短絡）故障とオープン（開放）故障（所謂、浮き）である。
このような状況下では、アセンブリ後の試験は専ら、ＬＣＩチップ間の相互接続や、ＬＳＩチップと電子回路アセンブリを構成するパッケージの外部入出力ピンとの間の接続を対象とすることになる。
【０００５】
【従来の技術】
従来の具備する信号ピンの電圧を制御・観測する手段を内蔵した電子回路アセンブリの試験、例えば、該手段がバウンダリスキャン回路である場合によく知られるように、電子回路アセンブリの該手段に電源を供給し（該手段がバウンダリスキャン回路である場合には該回路のＥＸＴＥＳＴ機能により）、電子回路アセンブリのオープン故障とショート故障の検出を同時に行う。
【０００６】
このとき、パッケージの外部入出力ピンとＬＳＩチップとの間の接続をチェックするために、試験用回路を制御する外部入出力ピン（以下で適宜、制御ピンとと称する。）の他に、試験対象となる全ての外部入出力ピン（以下で適宜、試験対象ピンと称する。）をテスタのピンエレクトロニクスと接続する。
図１３は、従来のバウンダリスキャン試験方法及び試験機を説明する図である。
【０００７】
図１３に示すバウンダリスキャン方式による試験機などのように、具備する信号ピンの電圧を制御・観測する手段を内蔵した電子回路アセンブリの試験のための上記の方式による試験機は、試験対象の電子回路アセンブリである被試験体の外部入出力ピン中の試験対象となる信号ピンと同数のピンエレクトロニクスのチャンネルを持つ。
【０００８】
図１３では便宜上省略されているが、試験対象の電子回路アセンブリには通常試験対象ピンとして数百から数千本の信号ピンがあり、そのため、試験機のピンエレクトロニクスのチャンネルも数百から数千個が必要とされている。
【０００９】
【発明が解決しようとする課題】
被試験体の外部入出力ピンの実装状態が多ピン状態かつ高密度である場合に、被試験体の外部入出力ピンと試験装置のピンエレクトロニクスの接続に関して、以下に示す二つの問題が存在する。
一つは、物理的制約により、被試験体の外部入出力ピンと試験装置との間に試験対象ピンの全てのピンについて同時に、且つ、それぞれのピンについて独立した電気的接続を得ることが実現困難なことである。例え、実現されえたとしてもその手段を施すことは、その困難さから、非常に高価なものとなってしまう。
【００１０】
よって、簡便に上記の電気的接続を取れるようにすることが課題となる。
もう一つの問題は、試験装置のピンエレクトロニクスに、被試験体の試験対象ピンの数に対応する多くのチャンネルを持たせる必要が有ることであり、そのため、試験装置は高価な物となることである。その結果、試験工程は製品のコスト上昇の要因の一つになってしまう可能性がある。
【００１１】
よって、試験装置を安価に構成できるようにすることが課題となる。
以上より、本発明は、電子回路アセンブリである被試験体と試験装置との間の独立した電気的接続の個数と対応する試験装置のピンエレクトリニクスのチャンネル数を削減し、性能を低下させること無く試験装置の価格の上昇を抑えること、即ち低価格の試験装置の提供を目的とする。
【００１２】
【課題を解決するための手段】
請求項１記載の発明は、試験対象となる試験対象ピンと試験制御用の入出力ピンとからなる複数の外部入出力ピンと、該試験制御用入出力ピンを介して各試験対象ピンの電圧を独立に制御すると共に該電圧を独立に観測することを可能とする試験手段とを有すると共に被試験体内に設けられた電子回路アセンブリに対しアダプタを用いての試験を行う電子回路アセンブリ試験方法であって、
該被試験体を前記アダプタに対して中間位置まで加圧下降させることにより、該試験制御用入出力ピンを用いて該試験手段制御の接続をし、該接続を維持しつつ該試験対象ピンを開放状態にし、該試験手段を用いて該試験対象ピンのショート故障を検出する第１の試験過程と、
該被試験体を前記アダプタに対して更に加圧下降させることとにより、該接続を維持しつつ、該試験対象ピンを導体のみから構成される短絡用構造物に接触させて互いにショート状態にすると共に該ピンに試験電圧を一括印加し、該試験手段を用いて該試験対象ピンのオープン故障を検出する第２の試験過程とを有することを特徴とする。
【００１３】
請求項２記載の発明は、請求項１記載の電子回路アセンブリ試験方法において、
前記試験手段は該電子回路アセンブリに内蔵されるバウンダリスキャン回路であることを特徴とする。
請求項３記載の発明は、複数の外部入出力ピンと、該外部入出力ピン中の試験対象ピンの電圧を制御して該電圧の観測が可能であると共に該外部入出力ピン中の制御ピンを介して動作制御される試験手段とを有すると共に被試験体内に設けられた電子回路アセンブリに対し試験を行う電子回路アセンブリ試験装置であって、
該試験手段の制御のための該制御ピンとの接続を担うプローブと、該試験対象ピンをそれぞれ互いにショート状態にさせて試験することの可能な導電性部材とを有し、該被試験体の位置により該制御ピンと該プローブとが接続した第１の状態と、該制御ピンと該プローブとの接続を維持しつつ該試験対象ピンと該導電性部材とショート状態とする第２の状態とに接続状態を切り替え可能な構成としたアダプタを具備し、
該第１の状態で、該試験手段を用いて該開放状態での試験で該試験対象ピンのショート故障を検出し、
該第２の状態で、該ショート状態での試験電圧の印加による試験で該試験対象ピンのオープン故障を検出することを特徴とする。
【００１４】
請求項４記載の発明は、請求項３記載の電子回路アセンブリ試験装置において、
前記試験対象ピンの電圧を制御すると共に電圧観測可能な試験手段は該電子回路アセンブリに内蔵されるバウンダリスキャン回路であることを特徴とする。
請求項５記載の発明は、請求項３又は請求項４の何れか記載の電子回路アセンブリ試験装置において、
前記アダプタは、少なくとも一つの変形容易で柔軟な構造を有した短絡用の導電性の部材と、前記試験手段の制御のための前記制御ピンとの接続を担う導電性の接続用のプローブと、該導電性の部材を支持すると共に該プローブを収納する内腔を有する支持体と、からなり、
該プローブは該支持体上の該導電性の部材を貫通して該支持体中の該内腔に収納可能とされる共に、該導電性の部材と接する部分には絶縁手段を設けて該導電性の部材との接続を遮断しており、更に、該内腔中で導電性を持つ弾性体により支持されて、該支持体上の該導電性の部材より高い位置まで該内腔から突出する先端部が上方からの押圧に従いその高さ位置を可変とされており、
該プローブ上方からの該先端部と該制御ピンとの接触により該接続を可能とすると共に、該試験対象ピンを該短絡用の導電性の部材に接触しない状態に維持して前記開放状態での試験を可能とし、
更に、該外部入出力ピンの上方からの押圧により該プローブの先端部位置を下降させ、該プローブの先端部と該制御ピンとの接触による該接続を維持したまま、該試験対象ピンを該短絡用の導電性の部材に接触させて前記ショート状態での試験を可能としたことを特徴とする。
【００１５】
請求項６記載の発明は、請求項５記載の電子回路アセンブリ試験装置において、
前記上方からの押圧による該試験対象ピンと該短絡用の導電性の部材との接触時に、
前記外部入出力ピン中の試験対象ピン及び制御ピン以外のピンが該導電性の部材に接触できないように、該導電性の部材内の該ピンと対応する位置に絶縁装置を設けたことを特徴とする。
【００１６】
請求項７記載の発明は、請求項６記載の電子回路アセンブリ試験装置において、
前記導電性の部材内の該ピンと対応する位置に設けられた絶縁装置は、該導電性の部材内に貫通されて設けられた絶縁チューブであることを特徴とする。
請求項８記載の発明は、請求項５乃至請求項７の何れか一項記載の電子回路アセンブリ試験装置において、
前記短絡用の導電性の部材は、金属製のワイヤーを編んで構成された導電性の布であることを特徴とする。
【００１７】
請求項９記載の発明は、請求項５乃至請求項８の何れか一項記載の電子回路アセンブリ試験装置において、
前記のプローブの前記導電性の部材と接する部分に設けられた絶縁手段は該プローブをコートする絶縁膜であり、
該プローブは該導電性の部材と接する部分を絶縁コーティングされたプローブであることを特徴とする。
【００１８】
請求項１０記載の発明は、請求項３又は請求項４の何れか記載の電子回路アセンブリ試験装置において、
前記アダプタは、前記試験手段の制御のための前記制御ピンとの接続を担う導電性の接続用のプローブと、前記試験対象ピンとの接続により前記ショート状態を形成する互いに短絡された複数の短絡用のプローブと、該接続用プローブ及び短絡用のプローブをそれぞれ収納可能な内腔を有する樹脂ブロックからなり、
該接続用プローブ及び短絡用のプローブはそれぞれ該内腔中で保持されると共に、該接続用プローブは導電性を持つ弾性体により支持されて、該内腔から突出する先端部が上方からの押圧に従いその高さ位置を可変とされ、更に、該押圧の無い状態では該接続用プローブの先端部が該短絡用のプローブの先端部より高い位置となるように設定されており、
該接続用プローブ上方からの該先端部と該制御ピンとの接触により該接続を可能とすると共に、該試験対象ピンを該短絡用のプローブに接触しない状態に維持して前記開放状態での試験を可能とし、
更に、該外部入出力ピンの上方からの押圧により該接続用プローブの先端部の位置を下降させ、該接続用プローブの先端部と該制御ピンとの接触による該接続を維持したまま、該試験対象ピンを該短絡用のプローブに接触させて前記ショート状態での試験を可能としたことを特徴とする。
【００１９】
請求項１１記載の発明は、複数の外部入出力ピンと、該外部入出力ピン中の試験対象ピンの電圧を制御して該電圧の観測が可能であると共に該外部入出力ピン中の制御ピンを介して動作制御される試験手段と、を有する電子回路アセンブリと、
該試験手段の動作制御を行って該電子アセンブリの持つ該試験対象ピンのショート故障とオープン故障を検出する電子回路アセンブリ試験装置と、
を接続する該試験用アダプタであって、
該手段の制御のための該電子回路アセンブリの接続を担うと共に、該接続を維持しつつ該電子回路アセンブリの持つ該試験対象ピンをそれぞれ開放状態にすること及び互いにショート状態にすることを可能とし、
該試験装置による該試験手段を用いた該開放状態での該試験対象ピンのショート故障検出及び該ショート状態での試験対象ピンへの試験電圧の一括印加を伴う該試験対象ピンのオープン故障検出とを可能としたことを特徴とする。
【００２０】
請求項１２記載の発明は、請求項１１記載の電子回路アセンブリ試験用アダプタにおいて、
前記試験対象ピンの電圧を制御すると共に電圧観測可能な試験手段は該電子回路アセンブリに内蔵されるバウンダリスキャン回路であることを特徴とする。
請求項１３記載の発明は、請求項１１又は請求項１２の何れか記載の電子回路アセンブリ試験用アダプタにおいて、
少なくとも一つの変形容易で柔軟な構造を有した短絡用の導電性の部材と、前記試験手段の制御のための前記制御ピンとの接続を担う導電性の接続用のプローブと、該導電性の部材を支持すると共に該プローブを収納する内腔を有する支持体と、からなり、
該プローブは該支持体上の該導電性の部材を貫通して該支持体中の該内腔に収納可能とされる共に、該導電性の部材と接する部分には絶縁手段を設けて該導電性の部材との接続を遮断しており、更に、該内腔中で導電性を持つ弾性体により支持されて、該支持体上の該導電性の部材より高い位置まで該内腔から突出する先端部が上方からの押圧に従いその高さ位置を可変とされており、
該プローブ上方からの該先端部と該制御ピンとの接触により該接続を可能とすると共に、該試験対象ピンを該短絡用の導電性の部材に接触しない状態に維持して前記開放状態での試験を可能とし、
更に、該外部入出力ピンの上方からの押圧により該プローブの先端部位置を下降させ、該プローブの先端部と該制御ピンとの接触による該接続を維持したまま、該試験対象ピンを該短絡用の導電性の部材に接触させて前記ショート状態での試験を可能としたことを特徴とする。
【００２１】
請求項１４記載の発明は、請求項１３記載の電子回路アセンブリ試験用アダプタにおいて、
前記上方からの押圧による該試験対象ピンと該短絡用の導電性の部材との接触時に、
前記外部入出力ピン中の試験対象ピン及び制御ピン以外のピンが該導電性の部材に接触できないように、該導電性の部材内の該ピンと対応する位置に絶縁装置を設けたことを特徴とする。
【００２２】
請求項１５記載の発明は、請求項１４記載の電子回路アセンブリ試験用アダプタにおいて、
前記導電性の部材内の該ピンと対応する位置に設けられた絶縁装置は、該導電性の部材内に貫通されて設けられた絶縁チューブであることを特徴とする。
請求項１６記載の発明は、請求項１３乃至請求項１５の何れか一項記載の電子回路アセンブリ試験用アダプタにおいて、
前記短絡用の導電性の部材は、金属製のワイヤーを編んで構成された導電性の布であることを特徴とする。
【００２３】
請求項１７記載の発明は、請求項１３乃至請求項１６の何れか一項記載の電子回路アセンブリ試験用アダプタにおいて、
前記のプローブの前記導電性の部材と接する部分に設けられた絶縁手段は該プローブをコートする絶縁膜であり、
該プローブは該導電性の部材と接する部分を絶縁コーティングされたプローブであることを特徴とする。
【００２４】
請求項１８記載の発明は、請求項１１又は請求項１２の何れか記載の電子回路アセンブリ試験用アダプタにおいて、
前記試験手段の制御のための前記制御ピンとの接続を担う導電性の接続用のプローブと、前記試験対象ピンとの接続により前記ショート状態を形成する互いに短絡された複数の短絡用のプローブと、該接続用プローブ及び短絡用のプローブをそれぞれ収納可能な内腔を有する樹脂ブロックからなり、
該接続用プローブ及び短絡用のプローブはそれぞれ該内腔中で保持されると共に、該接続用プローブは導電性を持つ弾性体により支持されて、該内腔から突出する先端部が上方からの押圧に従いその高さ位置を可変とされ、更に、該押圧の無い状態では該接続用プローブの先端部が該短絡用のプローブの先端部より高い位置となるように設定されており、
該接続用プローブ上方からの該先端部と該制御ピンとの接触により該接続を可能とすると共に、該試験対象ピンを該短絡用のプローブに接触しない状態に維持して前記開放状態での試験を可能とし、
更に、該外部入出力ピンの上方からの押圧により該接続用プローブの先端部位置を下降させ、該接続用プローブの先端部と該制御ピンとの接触による該接続を維持したまま、該試験対象ピンを該短絡用のプローブに接触させて前記ショート状態での試験を可能としたことを特徴とする。
【００２５】
ここで、本発明にかかる電子回路アセンブリ試験方法及び試験装置における電子回路アセンブリのショート故障及び外部入出力ピンのオープン故障の検出原理について説明する。
初めに、電子回路アセンブリのショート故障、特に電子回路アセンブリの入出力ピン中の試験対象ピンの開放状態でのショート故障検出の原理について、図１を用いて説明する。
【００２６】
このショート故障を検出可能とする条件は以下の三条件である。
条件１． 電子回路アセンブリに搭載されるＬＳＩの一部又は全部は、そのＬＳＩの一部又は全部の入出力ピンに加えられている少なくとも二つの異なる電圧値を区別することを可能とする電圧観測手段を内蔵しており、その観測値が試験用回路を介して読み取り可能であること。
【００２７】
条件２． 電子回路アセンブリに搭載されるＬＳＩの一部又は全部は、そのＬＳＩの一部又は全部の入出力ピンの電圧値をＬＳＩ自身に内蔵する電圧観測手段により区別可能な少なくとも二つの異なる電圧値にすることができる電圧制御手段を内蔵しており、その電圧値が試験用回路を介して制御可能であること。
条件３． ショート故障検出の対象となるそれぞれの配線（以後適宜、”ネット”と称する。）は、少なくとも一つの電圧観測手段を持つピンに接続されると共に少なくとも一つの電圧制御手段を持つピンに接続されているか、又は試験装置のピンエレクトロニクスに接続されているかの何れかを必要とする。
【００２８】
上記条件のもと、電子回路アセンブリの入出力ピンが、ＬＳＩの電圧制御手段を持つピンと電圧観測手段を持つピンの両方に接続されている場合、該アセンブリの試験対象の入出力ピンを開放にした状態でショート故障を検出することが可能となる。
図１の（Ａ）〜（Ｅ）は理想的な場合を示し、図の電子回路アセンブリ２００，２１０，２２０，２３０，２４０中の各ＬＳＩ２０１，２１１，２２１，２３１，２４１の試験対象ピン２０２，２１２，２２２，２３２，２４２は、電圧制御手段と電圧観測手段の両方を持っている。このような被試験体では、電子回路アセンブリ２００，２１０，２２０，２３０，２４０の内部配線だけでなく入出力ピン２０２，２１２，２２２，２３２，２４２につながる配線の試験も図１に示すように入出力ピン２０２，２１２，２２２，２３２，２４２を試験装置と接続せずに、開放状態にしたままで試験することが可能となる。
【００２９】
更に、図１（Ｄ）及び（Ｅ）のようにＬＳＩ２３１，２４１が開放時の電圧を固定するための抵抗（通常は”ｐｕｌｌ−ｕｐ”と呼ばれ、以後そのように称する。）２３３，２４３を内蔵している場合には、電圧制御手段同士の競合を避けることができ、デバイスにストレスをかけないでより安全な試験が実行できる。従って、それぞれ異なった電圧（図１中では”Ｈｉｇｈ”と”Ｌｏｗ”）を加えた二つの配線の間に、図１（Ａ）に示すようにショート故障がない場合は、加えた通りに、Ｈｉｇｈ印加ではＨｉｇｈが、Ｌｏｗ印加ではＬｏｗが読み取れる。
【００３０】
しかし、ショート故障が起こっている場合、例えば、図１（Ｂ）のようにショート故障２１３が試験対象ピン２１２ａ，２１２ｂ間に生じている場合、及び図１（Ｃ）のように、ショート故障２２３が試験対象ピン２２２ａ，２２２ｂとＬＳＩ２２１をつなぐ配線上に生じている場合は何れも、これらの配線の読み取られる電圧は同じ値になるか、又は電圧の差が小さくなる。
【００３１】
このとき、片方又は両方で加えた電圧と異なった電圧が読み取られるため、その二つの配線の間でショート故障２２３が起こっていることが分かる。図１（Ｂ）及び（Ｃ）では、電圧制御手段（例えば、ドライバ）の競合が起きたときに低電圧（Ｌｏｗ）側が高電圧（Ｈｉｇｈ）側よりも強く作用しているために、高電圧を加えていた側の電圧観測手段（レシーバ又はコンパレータ）の方で異常（Ｌｏｗ読み取り）が検出される。
【００３２】
また、図１（Ｄ）及び図１（Ｅ）のように、ＬＳＩ２３１，２４１が内部にｐｕｌｌ−ｕｐ２３３，２４３を有し、ドライバを高インピーダンスの状態（図中、ＨｉＺにて示す。）にすることにより、図のように高電圧状態を形成するようにされている場合は、配線上ではＨｉｇｈが読み取られることが期待されるが、図１（Ｄ）のようにショート故障２３４が試験対象ピン２３２ａ，２３２ｂ間に生じている場合、及び図１（Ｅ）のように、ショート故障２４４が試験対象ピン２４２ａ，２４２ｂとＬＳＩ２４１をつなぐ配線上に生じている場合、何れも図１（Ｂ）及び（Ｃ）と同様に異常（Ｌｏｗ読み取り）が検出される。
【００３３】
よって、ショート故障の存在が分かる。
尚、この試験に際し、上記したように電圧制御手段同士の競合を避けることができ、デバイスにストレスをかけないでより安全な試験が実行できる。
次に、電子回路アセンブリの試験対象ピンのオープン故障検出の原理について、図２を用いて説明する。
【００３４】
このオープン故障を検出可能とする条件は以下の四条件である。
条件１． 電子回路アセンブリに搭載されるＬＳＩの一部又は全部は、そのＬＳＩの一部又は全部の入出力ピンに加えられている少なくとも二つの異なる電圧値を区別することを可能とする電圧観測手段を内蔵しており、その観測値が試験用回路を介して読み取り可能であること。
【００３５】
条件２． 電子回路アセンブリに搭載されるＬＳＩの一部又は全部は、そのＬＳＩの一部又は全部の入出力ピンの電圧値をＬＳＩ自身に内蔵する電圧観測手段により区別可能な少なくとも二つの異なる電圧値にすることができる電圧制御手段を内蔵しており、その電圧値が試験用回路を介して制御可能であること。
条件３． オープン故障検出の対象となるそれぞれの配線（以後適宜、”ネット”と称する。）は、少なくとも一つの電圧観測手段を持つピンに接続されると共に少なくとも一つの電圧制御手段を持つピンに接続されているか、又は試験装置のピンエレクトロニクスに接続されているかの何れかを必要とすること。そして、オープン故障検出の対象となる全てのＬＳＩの信号ピンは電圧観測手段と電圧制御手段の両方又は何れか一方を持っていること。
【００３６】
条件４． 該アセンブリの入出力ピンを開放した状態での該各ピンの電圧値は不定値とならないこと。
この検出試験は、被試験体である電子回路アセンブリの入出力ピンを一括して外部から電圧を与えて行うため、上記条件３のうち電圧制御手段に関するものは自然と満たされる。電圧は外部から印加されるため、外部入出力ピンにつながっているドライバは試験条件としては必要ではないが、可能ならば、ハイインピーダンス状態に制御されていることが望ましい（このとき、素子の性質によっては素子は損傷を受ける場合がある）。しかし、開放状態での電圧値が不定となる場合はドライバはイネーブルの状態で試験を実行する必要がある。
【００３７】
図２（Ａ）及び（Ｂ）に示した理想的な場合では、ＬＳＩ３０１，３１１の入出力ピン３０２，３１２ａ，３１２ｂにはｐｕｌｌ−ｕｐ３０３，３１３が内蔵されていて、ドライバがハイインピーダンスの状態（図中、Ｈｉｚにて示す。）で入出力ピン３０２，３１２ａ，３１２ｂを開放状態にすると、高電圧状態（図中、Ｈｉｇｈにて示す。）となる。
【００３８】
この状態で図２のように入出力ピン３０２，３１２ａ，３１２ｂをグランド（ＧＮＤ）に一括ショートすると、図２（Ａ）に示すようにオープン故障が無ければ、全ての配線で同じく低電圧（Ｌｏｗ）検出される。
しかし、図２（Ｂ）に示すようにオープン故障３１４が起こっていると、そのネットにつながる入出力ピン３１２ｂで高電圧（Ｈｉｇｈ）が読み取られ、オープン故障の存在がわかる。
【００３９】
以上より、本発明にかかる電子回路アセンブリ試験方法及び試験装置における電子回路アセンブリの外部入出力ピンのショート故障及びオープン故障の検出原理に従う限り、試験対象の外部入出力ピンはショート故障とオープン故障の何れの検出においても個別に試験装置のピンエレクトロニクスに接続される必要が無く、一括した開放状態の形成及び一括したショート状態の形成により各ピンそれぞれの試験が可能であることがわかる。
【００４０】
従って、請求項１及び請求項２及び請求項３及び請求項４記載の発明によれば、バウンダリスキャン回路等の試験対象ピンの電圧を制御・観測可能な手段を持つ被試験体であるＭＣＭ等の電子回路アセンブリの試験において、試験対象ピンを開放状態にして実行するショート故障の検出の段階と、該信号ピンを複数ショートさせて行なうオープン故障の検出の段階を別々に分けて実行することが可能となる。
【００４１】
従って、電子回路アセンブリを試験する装置と被試験体との間に必要な独立した電気的接続の数を削減することが可能となる。
よって、試験に使用する該試験装置の持つピンエレクトロニクスのチャンネル数を削減でき、簡便な試験を可能とする。そして、該試験に用いる試験装置において性能を低下させること無く、価格の上昇を抑えることができ、即ち低価格の試験装置の提供できる。
【００４２】
請求項５及び請求項８及び請求項９記載の発明によれば、被試験体であるＭＣＭ等の電子回路アセンブリにおける試験対象の信号ピンのショート状態を、該信号ピンをアダプタの持つ導電性の部材、特に、自身の有する柔軟性と変形の容易さから該ピンの押圧に対し変形して対応するとともに、該試験対象ピンを電気的接続を確保しつつ自身の内部に挿入することを許容できる金属製のワイヤーからなる布への挿着により、複数の該信号ピンのそれぞれに対し均等にそして確実に作りだすことが可能である。
【００４３】
そしてその金属製のワイヤーからなる布を貫通するように設けられたプローブは導電性であるとともにその高さ位置が可変である。よって、該試験対象ピンの該布への挿着及び該布からの引抜きのための上下動に対応するその高さ位置の変動が可能であり、該試験対象ピンと共に上下動する制御ピンの動きに合わせ常にその接触を維持することが可能である。
【００４４】
また、プローブの制御ピンを接触しない側面部等の部分は絶縁コーティングなどにより絶縁性が確保されており、該金属製のワイヤーからなる布との間の電気的接続は完全に遮断されている。
従って、該電子回路アセンブリの試験対象ピンを開放状態にして実行するショート故障の検出の段階と、該信号ピンを複数ショートさせて行なうオープン故障の検出の段階を別々に分けて実行することが可能となり、電子回路アセンブリを試験する試験装置と被試験体との間の独立した電気的接続の数を削減することが可能となる。
【００４５】
よって、試験に使用する該試験装置の持つピンエレクトロニクスのチャンネル数を削減でき、簡便な試験を可能とするとともに、性能を低下させること無く試験装置の価格の上昇を抑えること、即ち低価格の試験装置の提供できる。
請求項６及び請求項７記載の発明によれば、被試験体であるＭＣＭ等の電子回路アセンブリにおける試験対象の信号ピンの中で、試験を行なう必要が無い信号ピン又はショート状態を形成したくない信号ピンについては、試験中、それのみをショート状態にせずに開放状態のままを維持することが可能である。
【００４６】
そして、それ以外の信号ピンのみを一定の条件でショート状態形成し、ショート状態での開放故障検出が可能となる。
従って、被試験体の特性に合わせた細かい条件下での試験が可能であり、正確な試験が可能となる。
請求項１０記載の発明によれば、アダプタに高さの異なる二種類の導電性プローブを設け、高い方を接続用として試験装置のピンエレクトロニクスに接続し、低い方を短絡用として互いにショートし、更に少なくとも高い方のプローブをその高さ位置が可変となるようにした。
【００４７】
よって、被試験体であるＭＣＭ等の電子回路アセンブリにおける外部入出力ピンの内の制御ピンと該高い方のプローブとの接触時には該試験対象ピンを開放状態にしたまま制御ピンの試験装置への接続ガ可能となり、更に外部入出力ピンをアダプタに対して押し下げて、高い方の接続用プローブの位置を低い方の短絡用プローブ迄下降させた状態では試験対象ピンを短絡用プローブと接触させることが可能となった。
【００４８】
この時、制御ピンの試験装置への接続を維持したまま、独立に複数の試験対象ピンの短絡が可能となる。
従って、該電子回路アセンブリの試験対象ピンを開放状態にして実行するショート故障の検出の段階と、該信号ピンを複数ショートさせて行なうオープン故障の検出の段階を別々に分けて実行することが可能となり、電子回路アセンブリを試験する試験装置と被試験体との間の独立した電気的接続の数を削減することが可能となる。
【００４９】
よって、試験に使用する該試験装置の持つピンエレクトロニクスのチャンネル数を削減でき、簡便な試験を可能とするとともに、性能を低下させること無く試験装置の価格の上昇を抑えること、即ち低価格の試験装置の提供できる。
請求項１１及び請求項１２記載の発明によれば、バウンダリスキャン回路等の試験対象ピンの電圧を制御・観測可能な手段を持つ被試験体であるＭＣＭ等の電子回路アセンブリの試験において、電子回路アセンブリを試験する装置を用いて試験対象ピンを開放状態にして実行するショート故障の検出の段階と、該信号ピンを複数ショートさせて行なうオープン故障の検出の段階を別々に分けて実行することが可能となる。
【００５０】
従って、電子回路アセンブリを試験する装置と被試験体との間に必要な独立した電気的接続の数を削減することが可能となる。
よって、試験に使用する該試験装置の持つピンエレクトロニクスのチャンネル数を削減でき、簡便な電子回路アセンブリ試験を可能とし、該試験に用いる試験装置において性能を低下させること無く、価格の上昇を抑えることができる。
【００５１】
請求項１３及び請求項１６及び請求項１７記載の発明によれば、被試験体であるＭＣＭ等の電子回路アセンブリにおける試験対象の信号ピンのショート状態を、該信号ピンを具備する導電性の部材、特に、自身の有する柔軟性と変形の容易さから該ピンの押圧に対し変形して対応するとともに、該試験対象ピンを電気的接続を確保しつつ自身の内部に挿入することを許容できる金属製のワイヤーからなる布への挿着により、複数の該信号ピンのそれぞれに対し均等にそして確実に作りだすことが可能である。
【００５２】
そしてその金属製のワイヤーからなる布を貫通するように設けられたプローブは導電性であるとともにその高さ位置が可変である。よって、該試験対象ピンの該布への挿着及び該布からの引抜きのための上下動に対応するその高さ位置の変動が可能であり、該試験対象ピンと共に上下動する制御ピンの動きに合わせ常にその接触を維持することが可能である。
【００５３】
また、プローブの制御ピンを接触しない側面部等の部分は絶縁コーティングなどにより絶縁性が確保されており、該金属製のワイヤーからなる布との間の電気的接続は完全に遮断されている。
従って、電子回路アセンブリを試験する装置が行う、該電子回路アセンブリの試験対象ピンを開放状態にして実行するショート故障の検出と、該信号ピンを複数ショートさせて行なうオープン故障の検出を別々に分けて実行することが可能となり、電子回路アセンブリを試験する装置と被試験体との間の独立した電気的接続の数を削減することが可能となる。
【００５４】
よって、試験に使用する装置の持つピンエレクトロニクスのチャンネル数を削減でき、簡便な試験を可能とし、性能を低下させること無く電子回路アセンブリの試験装置の価格の上昇を抑えることができる。
請求項１４及び請求項１５記載の発明によれば、電子回路アセンブリを試験する装置被試験体であるＭＣＭ等の電子回路アセンブリにおける試験対象の信号ピンの中で、試験を行なう必要が無い信号ピン又はショート状態を形成したくない信号ピンについては、電子回路アセンブリを試験する装置による試験中、それのみをショート状態にせずに開放状態のままを維持することが可能である。
【００５５】
そして、それ以外の信号ピンのみを一定の条件でショート状態形成し、該装置によるショート状態での開放故障検出が可能となる。
従って、被試験体の特性に合わせた細かい条件下での電子回路アセンブリの試験装置による試験が可能であり、正確な試験が可能となる。
請求項１８記載の発明によれば、高さの異なる二種類の導電性プローブを設け、高い方を接続用として試験装置のピンエレクトロニクスに接続し、低い方を短絡用として互いにショートし、更に少なくとも高い方のプローブをその高さ位置が可変となるようにした。
【００５６】
よって、被試験体であるＭＣＭ等の電子回路アセンブリにおける外部入出力ピンの内の制御ピンと該高い方のプローブとの接触時には該試験対象ピンを開放状態にしたまま制御ピンの該試験装置への接続ガ可能となり、更に外部入出力ピンをアダプタに対して押し下げて、高い方の接続用プローブの位置を低い方の短絡用プローブ迄下降させた状態では試験対象ピンを短絡用プローブと接触させることが可能となった。
【００５７】
この時、制御ピンの該試験装置への接続を維持したまま、独立に複数の試験対象ピンの短絡が可能となる。
従って、該試験装置が行う、該電子回路アセンブリの試験対象ピンを開放状態にして実行するショート故障の検出と、該信号ピンを複数ショートさせて行なうオープン故障の検出を別々に分けて実行することが可能となり、電子回路アセンブリを試験する装置と被試験体との間の独立した電気的接続の数を削減することが可能となる。
【００５８】
よって、試験に使用する電子回路アセンブリの試験装置の持つピンエレクトロニクスのチャンネル数を削減でき、簡便な試験を可能とし、性能を低下させること無く試験装置の価格の上昇を抑えることができる。
【００５９】
【発明の実施の形態】
本発明にかかる電子回路アセンブリの試験方法及び試験装置及び該試験用アダプタが行う試験の目標はＭＣＭや１チップのみ搭載されたＬＳＩやバウンダリスキャンを搭載したプリント回路板（ＰＣＢ）などの電子回路アセンブリ内の全ての配線について、ショート故障及びオープン故障が無いことを保証することである。
【００６０】
従って、電子回路アセンブリの外部入出力ピンのショート故障及びオープン故障の検出と共に、電子回路アセンブリ内部の相互接続におけるショート故障及びオープン故障の検出も非常に重要なものとなる。
この電子回路アセンブリ内部の相互接続の試験については、外部入出力ピンのショート故障又はオープン故障の検出のどちらの過程においても実行可能なものであり、どちらの試験過程で、いずれかの形で取り込むことが望ましい。
【００６１】
そして、電子回路アセンブリの外部入出力ピンのショート故障及びオープン故障の検出は以下のように行う。
電子回路アセンブリである被試験体には、この試験に用いる被試験体にとって特別の条件を要求するものではないが、前記したショート故障検出に関する三条件及びオープン故障検出に関する四条件を満たすようにＬＳＩ等の電子部品中にバウンダリスキャンセル等の試験対象信号ピンの電圧を制御・観測する手段を搭載する。具体的には、そのような手段を搭載したＭＣＭや１チップのみ搭載されたＬＳＩが被試験体となりえて、更にバウンダリスキャンを搭載したプリント回路板（ＰＣＢ）なども被試験体となる。
【００６２】
この被試験体に対し、ショート故障検出及びオープン故障検出のための試験を、以下の二つの試験過程に分けて行なう。
第一の試験過程は、被試験体中のＬＳＩ相互のショート故障、外部入出力ピン相互のショート故障、ＬＳＩの信号端子と被試験体パッケージの外部入出力ピン間のショート故障を検出する過程である。
【００６３】
この過程においては、被試験体の信号ピン全ピンを開放した状態で試験を行なう。必要な被試験体の試験制御用のピン及び電源ピンのみ試験装置と接続する。
ＬＳＩ自身のドライバにより被試験ネットの電圧或いは論理値を制御し、任意の二つのネットについて少なくとも一度は互いに異なる値となるように工夫されたパターンを与える。その状態で被試験ネットの電圧或いは論理値を読み出す。
【００６４】
互いに異なる電圧或いは論理値に電圧制御されるネット間にショート故障が発生している場合、それらのネットの電圧或いは論理値は同じになるため、いずれかのネットで電圧を制御した電圧或いは論理値とは異なる電圧或いは論理値が読み出される。読み出したネットの電圧或いは論理値を、それぞれのネットのドライバの電圧或いは論理値と比較する。
【００６５】
ドライバからそれぞれのネットに印加された電圧或いは論理値と異なった電圧或いは論理値が読み取られた場合、そのネットにショート故障が発生していると診断する。
この過程では、外部入出力のオープン故障が検出されなていないので、ショート故障とオープン故障が同時に発生している場合に、ショート故障が発見されない場合がある。この故障は、第二の試験過程で開放（オープン）故障として検出されることになる。
【００６６】
第二の試験過程は、被試験体の外部入出力ピンのオープン故障を検出する過程である。
この過程においては、被試験体の外部入出力ピンを全てショートさせるか、あるいは部分的にショートさせて試験を行なう。第二の試験過程に用いられる被試験体は、第一の試験過程により単一のショート故障がないと判断されたものである。第一の試験過程で故障が見つかった被試験体を第二の試験過程に用いた場合、オープン故障の検出や故障個所の特定が正しく行なえない場合や、素子の破壊の原因となる可能性があるからである。
【００６７】
しかし、ショート故障を修理しないで試験を続けることは確かに危険ではあるが、他の手段により該故障を特定でき、そして危険が無いと判断できる場合はオープン故障の検出試験を行うこともあり得る。
ショートさせたピンのグループを、試験装置側から一括して或る試験電圧を印加し、ＬＳＩ側のバウンダリスキャン回路等の試験対象信号ピンの電圧を制御・観測する手段を通して試験対象ネットの電圧値或いは論理値を観測する。試験装置側からは、被試験体の外部入出力ピンを開放状態にしたときとは異なる電圧或いは論理値に駆動するか、又は、ＨｉｇｈレベルとＬｏｗレベルの両方の電圧或いは論理値を駆動するかのいずれかである。
【００６８】
つまり試験装置から、試験対象の複数のピンをショートさせてなるピンのグループに、被試験体の外部入出力ピンの開放状態にしたときとは異なる電圧或いは論理値に駆動したとき、そのピンのグループにつながる全ネットの電圧或いは論理値のうち、被試験体の外部入出力ピンを開放状態にしたときの電圧或いは論理値と同じものが読めた場合はそのネットにつながる被試験体の外部入出力ピンにオープン故障が発生していると診断する。
【００６９】
又は試験装置から、複数ピンをショートさせたピンのグループに、ＨｉｇｈレベルとＬｏｗレベルの両方の電圧或いは論理値で順に駆動したとき、そのピンのグループにつながる全ネットの電圧或いは論理値のうち、試験装置から与えた電圧或いは論理値がＨｉｇｈである時とＬｏｗであるときの両方で同じ電圧或いは論理値が読めた場合はそのネットにつながる被試験体の外部入出力ピンにオープン故障が発生していると診断する。
【００７０】
尚、ＬＳＩの入出力ピン同士の接続についてのオープン故障の検出は、第一の試験過程に属しても、第二の試験過程に属しても何れでも構わない。
【００７１】
【実施例】
（実施例１）
本発明にかかる第一実施例であって、具備する信号ピンの電圧を制御・観測する手段としてバウンダリスキャン回路を内蔵する被試験体を試験対象とする電子回路アセンブリ試験装置について図面を用いて説明する。
【００７２】
図３は、本発明にかかる第一実施例である電子回路アセンブリ試験装置の要部の構成を被試験体とともに説明する図である。
本発明にかかる第一実施例である電子回路アセンブリ試験装置１は、バウンダリスキャン回路を持つ電子部品（図ではＬＳＩ）２２を一個以上搭載し、複数の外部入出力ピン２４を有する電子回路アセンブリ（図ではＭＣＭ）２１の試験をする。
【００７３】
そして、少なくとも一つの変形容易で柔軟な構造を有した導電性の部材５２を具備し、バウンダリスキャン回路制御のために電子回路アセンブリ２１との接続を担うと共に、試験対象の外部入出力ピン２４をそれぞれ開放状態にさせて試験すること、及び試験対象の外部入出力ピン２４を導電性の部材５２に挿着することにより互いにショート状態にさせて試験することの可能なアダプタ５１を具備する。
【００７４】
そして、該開放状態での試験で電子回路アセンブリ（ＭＣＭ）２１の試験対象の外部入出力ピン２４のショート故障を検出し、該ショート状態での試験で電子回路アセンブリ（ＭＣＭ）２１の試験対象の外部入出力ピン２４のオープン故障を検出することを特徴とする。
以下でさらに、被試験体の詳細、アダプタの詳細、及びそれらを用いた具体的な試験方法について説明する。
【００７５】
初めに、本実施例で用いた被試験体について説明する。
図４は、本実施例の電子回路アセンブリ試験装置の被試験体であるＭＣＭの正面図である。
図３及び図４に示すように、本発明にかかる実施例である電子回路アセンブリ試験装置１の試験に用いた被試験体は、バウンダリスキャン回路を持つ電子部品たるＬＳＩ２２を３個、基板２３上に搭載し、複数の外部入出力ピン２４を有する電子回路アセンブリであるＭＣＭ（マルチチップモジュール）２１である。
【００７６】
このとき用いるＭＣＭ２１は半田ボール２５を基板２３とＬＳＩ２２の間に納めてフリップチップ実装されているため、外観検査により半田の未着や半田ブリッジを検査することができない。
そして、このＭＣＭ２１に搭載される３つのＬＳＩの全ての信号ピンには、双方向のバウンダリスキャンセルが内蔵されている。ＭＣＭ２１上の全ての信号ネットにはプルアップ（ｐｕｌｌ−ｕｐ）がなされており、電源投入状態において信号ピン２４を開放し、ＬＳＩ２１の全ドライバを高インピーダンス（ＨｉＺ）にすると全ての信号ネットはＨｉｇｈレベルになるように設計されている。
【００７７】
尚、図３中、ＴＤＩ，ＴＭＳ，ＴＣＫ，ＴＤＯ，ＧＮＤ，ＶＤＤは、ＴＤＩはテスト・データ入力ピンを、ＴＭＳは電子回路アセンブリ試験装置によるＬＳＩのモード設定用のピンを、ＴＣＫはＴＭＳとＴＤＩとＴＤＯの転送同期用（クロック）信号ピンを、ＴＤＯは試験データ出力用のピンを、ＧＮＤはグランドピンを、ＶＤＤは電源ピンを表し、これらはバウンダリスキャンによる試験回路を制御するのに接続が必須とされる制御ピン２４ａである。
【００７８】
この６本のピンに挟まれた図３における６本の非接続のピンが試験対象のピン２４ｂとなる。
次に、本実施例の電子回路アセンブリ試験装置の具備するアダプタ５１，７１について説明する。
図５は本実施例の電子回路アセンブリ試験装置に使用するアダプタの要部構成を示す構成断面図であり、図５（Ａ）は本実施例の電子回路アセンブリ試験装置に使用するアダプタの一例を示す。そして、図５（Ｂ）は本実施例の電子回路アセンブリ試験装置に使用するアダプタの別の例を示す。
【００７９】
本実施例の電子回路アセンブリ試験装置の有するアダプタ５１，７１は、導電性の部材５２，７２と、この導電性の部材５２，７２を支持する樹脂ブロック５４，７４と、樹脂ブロック５４，７４と挟んで導電性の部材５２，７２をカバーするように設けられた絶縁板５５，７５と、配線パターン６４，８４を表面の一部に形成すると共にこの配線パターン６４，８４を樹脂ブロック５４，７４の導電性の部材５２，７２を支持する面の裏面との間に挟むようにして樹脂ブロック５４，７４下に設けられたプリント板６５，８５と、樹脂ブロック５４，７４及び絶縁板５５，７５及び導電性の部材５２，７２及びプリント板６５，８５を貫通してプリント板６５，８５にその先端が半田６６，８６で固定される絶縁性のプローブソケット５６，７６と、プローブソケット５６，７６内部に収納された導電性のプローブ６２，８２からなる。
【００８０】
導電性の部材５２，７２は何れも同一であり、電子回路アセンブリ試験装置１を介してグランド（ＧＮＤ）に接地・接続された導体の板５３，７３上に金属製のワイヤーをループ形状となるように編んで構成された布状の部材である。
従って、非常に柔軟な構造特性を有して、外部からの押圧に対して自身の形状を変化させることが可能である。具体的にはバウンダリスキャンによるＭＣＭ２１の試験時に、ＭＣＭ２１の外部入出力ピン２４を挿入することを許容し、その挿着が可能である。
【００８１】
そして、樹脂ブロック５４，７４には、ＭＣＭ２１の試験時のアダプタ５１，７１への挿着の際に、ＭＣＭ２１の外部入出力ピン２４の中の試験制御用のピン２４ａの位置と対応する位置に、樹脂ブロック５４，７４を貫通する内腔５７、７７が設けられている。
更に、試験を行なわない外部入出力ピン２４の位置と対応する位置に、やはり同様の樹脂ブロック５４，７４を貫通する内腔５８、７８が設けられている。
【００８２】
また、樹脂ブロック５４，７４を貫通する内腔５７，５８，７７，７８の上部の開口部と対向する位置に、やはり絶縁板５５，７５を貫通する内腔５９，６０，７９，８０が設けられている。
更に、絶縁板５５，７５にはそれらの内腔５７，５８，７７，７８に加え、ＭＣＭ２１の試験時のアダプタ５１，７１への挿着の際に試験をする外部入出力ピン２４ｂが導電性の部材内に挿着されるための内腔６１，８１を有している。
【００８３】
そして、アダプタ５１，７１は、絶縁性のプローブソケット５６，７６内部に収納された導電性のプローブ６２，８２をプローブソケット５６，７６を介して、絶縁板５５，７５の内腔５９，７９と樹脂ブロック５４，７４の内腔５７と７７とを通して、導電性の部材５２，７２に貫通させて挿着している。
従って、アダプタ５１，７１による前記のバウンダリスキャン回路制御のための接続は、ＭＣＭ２１のバウンダリスキャン回路に対応する外部入出力ピンの制御ピン２４ａとプローブ６２，８２の接触によりなされる。
【００８４】
この時、プローブ６２，８２は、外部入出力ピン２４ａの先端と接触するその先端表面の形状を、外部入出力ピン２４ａがズレたり、更にズレて外れたりしないように、内側に窪んだ形状、具体的にはその縦断面がＶ字形状を形成するような形状として有している。
また、プローブ６２，８２は、導電性の弾性体により支持されてプローブソケット５６，７６中に収納されている。よって、その支持によりプローブ６２，８２の先端部分はプローブソケット５６，７６の先端の開口部からその一部を突出させている。
【００８５】
この弾性体は金属製のバネであることが、その強度と信頼性の点から望ましく、本実施例においてはその金属製のバネ６３，８３が用いられた。
バネ６３，８３の支持によりプローブ６２，８２は外部から加わる押圧に従い、その先端の位置をプローブソケット５６，７６の先端の開口部の外から、プローブソケット５６，７６の内部まで上下に移動させることが可能である。
【００８６】
よってそのとき、押圧が外部入出力ピン２４ａの先端によるものであれば、プロープ６２，８２先端に加わる押圧に反発するバネ６３，８３の力により、プローブ６２，８２先端と外部入出力ピン２４ａの先端の接触による接続は強固なものとなる。
また、プローブ６２，８２を支えるバネ６３，８３のプリント板６５，８５側にある先端はプローブソケット５６，７６のプリント板６５，８５を貫通する下側先端からプローブソケット５６，７６の外側に出て、プローブソケット５６，７６の貫通する先端をプリント板６５，８５に固定している半田６６，８６に接している。
【００８７】
この半田６６，８６はプリント板６５，８５上の電子回路アセンブリ試験装置１のピンエレクトロニクス２に接続する配線パターン６４，８４とも接しており、結果的にバネ６３，８３とピンエレクトロニクス２を電気的に接続することになる。
従って、プローブ６２，８２は金属製のバネ６３，８３を介してピンエレクトロニクス２を電気的に接続することになり、ひいては、プローブ６２，８２と接触して接続するＭＣＭ２１のバウンダリスキャン回路に対応する外部入出力ピン２４ａと電子回路アセンブリ試験装置１を電気的に接続することになる。
【００８８】
このとき、絶縁性のプローブソケット５６，７６の作用により、プローブ６２，８２が貫通する導電性の部材５２，７２に対する電気的な接続の独立性は確実に確保されている。
また、アダプタ５１は、絶縁性の絶縁チューブ６７を絶縁板５５の内腔６０と樹脂ブロック５４の内腔５８を通して導電性の部材５２に貫通させて挿着しており、前記ショート状態で、試験不要な一部の前記外部入出力ピンを絶縁チューブ６７内に挿入させて、該試験不要な外部入出力ピンと導電性の部材５２との電気的接続を遮断することができる。
【００８９】
尚、アダプタ７１では、絶縁性の絶縁チューブ６７の代わりに、プローブ８２を収納して有していないプローブソケット７６を用いて、絶縁板７５の内腔８０と樹脂ブロック７４の内腔７８を通して導電性の部材７２に貫通させて挿着している。このとき、プローブソケット７６はプリント板８５に対しても、半田による固定は無いが、プローブ８２を内部に収納した場合と同様にその先端を貫通させている。
【００９０】
よって、前記ショート状態で、試験不要な一部の前記外部入出力ピンを絶縁性のプローブソケット７６内に挿入させて、該試験不要な外部入出力ピンと導電性の部材７２との電気的接続を遮断することができる。
また、図５（Ａ），（Ｂ）にはアダプタ５１，７１において何れも、プローブソケット５６，７６に収納されたプロープ６２，８２が２本と、絶縁性のチューブ６７又はプローブを収納しないプローブソケット７６が１本と、一つの外部入出力ピン２４ｂ挿着用の絶縁板中５５，７５の内腔６１，８１が描かれて示されている。
【００９１】
しかし、アダプタ５１，７１は何れも本発明にかかる実施例におけるアダプタの一例を示すものであり、プローブ６２，８２やピン挿着用の内腔６１，８１等の数と配置については、試験対象であるＭＣＭ等の被試験体の構造に対応させて任意に選択して、アダプタを構成することが可能である。
次に、上記の被試験体及びアダプタを用いた具体的な試験方法について説明する。
【００９２】
図６は、バウンダリスキャンによる試験の開始前及び試験中の被試験体ＭＣＭとアダプタの状態を説明する図であり、図６（Ａ）は試験前の状態を、図６（Ｂ）は前記した第一の試験過程における試験中の状態を、図６（Ｃ）は前記した第二の試験過程における試験中の状態を示している。
そして、図７はバウンダリスキャンにより行う本実施例の試験装置の被試験体ＭＣＭに対する前記第一の試験過程での試験の原理について説明する図である。
【００９３】
また、図８はバウンダリスキャンにより行う本実施例の試験装置の被試験体ＭＣＭに対する前記第二の試験過程での試験の原理について説明する図である。
図６（Ａ）は試験開始前の，ＭＣＭ２１をプローブ６２上に載せて加圧しない状態の図である。ＭＣＭ２１の外部入出力ピン２４ａの先端はプローブ６２と接触していない。試験開始前はこの状態でＭＣＭ２１がアダプタ５１上に設置される。
【００９４】
図６（Ｂ）は前記の第一の試験過程におけるＭＣＭ２１とプローブ６２を含むアダプタ５１の状態を示す。
第一の試験過程では、ＭＣＭ２１を上方から付き当てる仕組みのストッパー（図示されない）により定められる中間位置まで加圧下降する。この中間位置は、外部入出力ピン２４ａとプローブ６２の接続はプローブソケット５６内部のバネ６３の作用により十分なされるが、外部入出力ピン２４ｂは何れも導電性の部材５２に接しない位置であり、試験装置や被試験体の状況に応じて任意に決定される。
【００９５】
このとき図７に示すように、必要最小限の電源ピン及びグランドピン２４ａのみが試験装置１と接続し、他の試験対象となる外部入出力ピン２４ｂは何れも導電性の部材５２に接続せず全て開放状態となる。
この状態で、ＬＳＩ２２の電子回路アセンブリ試験回路を駆動するのに必要な電源ピンとＪＴＡＧ（Ｊｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ）ピン（ＴＤＩ，ＴＭＳ，ＴＣＫ，ＴＤＯ）２４ａが試験装置１と電気的に接続され、任意の二つのネットについて少なくとも一度は互いに異なる値となるように工夫されたパターンを与える。。
【００９６】
注目するネットの論理値を読みだしたとき、図７中に示すようなショート部位３１があれば、対応するピンで弱論理値ではなく強論理値が読みだされ、ショート故障が認識される。
そして、ショート部位が無く、弱論理値が読みだされればショート故障無しと診断される。
【００９７】
尚、この第一の試験でＬＳＩのピン同士のオープン故障の試験も同時に行なう。
図６（Ｃ）は前記の第二の試験過程におけるＭＣＭ２１とプローブ６２を含むアダプタ５１の状態を示す。
次に、第二の試験過程においては、図に示すように、ＭＣＭ２１を更に加圧してアダプタ５１に対して下降させ、付き当てる仕組みのストッパー（図示されない）により定められた位置にプローブ６２は設置される。
【００９８】
電源ピンとＪＴＡＧピン２４ａの試験装置１への接続はプローブ６２の作用により維持され、導電性の部材５２への挿着により、全ての試験対象の信号ピン２４ｂが、図８に示すようにグランド（ＧＮＤ）にショートされる。そして試験を行なわない試験対象の信号ピン２４ｂ’は、図６（Ｃ）に示すように、絶縁チューブ６７内の挿入され、開放が維持される。
【００９９】
このとき、試験対象の信号ピン２４ｂにつながるドライバが全てハイインピーダンス（ＨｉＺ）になるようにスキャンインを行い、全ての試験対象の信号ピン２４ｂの論理値を読みだす。外部入出力ピン２４ｂにつながる全てのネットは導電性の部材５２を介してＧＮＤに接続されているため、オープン故障がなければ、これらのネットの論理は全てＬｏｗレベルとなる。この被試験体２１のＬＳＩ２２の信号ピン２４にはプルアップ抵抗が内蔵されているので、外部入出力ピン２４ｂ”とＬＳＩ２２との間に図８中に示すオープン故障３２があれば、そのピン２４ｂ”につながるネットでＨｉｇｈレベルが観測される。
【０１００】
ＭＣＭ２１の外部入出力ピン２４ｂにつながるネットに属するＬＳＩ２２のピンにおいてＨｉｇｈレベルが読みだされれば、そのネットにオープン故障があると診断される。
次に、本発明にかかる電子回路アセンブリ試験装置に使用する、図５（Ｂ）に示された絶縁チューブ６７の代わりにプローブソケット７６を用いるアダプタの別の例を用いて試験を行なうことについて説明する。
【０１０１】
図９は、バウンダリスキャンにる試験の開始前及び試験中の被試験体ＭＣＭとアダプタの別の例の状態を説明する図であり、図９（Ａ）は試験前の状態を、図９（Ｂ）は前記した第一の試験過程における試験中の状態を、図９（Ｃ）は前記した第二の試験過程における試験中の状態を示している。
図９（Ａ）は試験開始前の，ＭＣＭ２１をプローブ８２上に載せて加圧しない状態の図である。ＭＣＭ２１の外部入出力ピン２４ａの先端はプローブ８２と接触していない。試験開始前はこの状態でＭＣＭ２１がアダプタ７１上に設置される。
【０１０２】
図９（Ｂ）は前記の第一の試験過程におけるＭＣＭ２１とプローブ８２を含むアダプタ７１の状態を示す。
先に図６で示したアダプタを用いた試験と同様に、第一の試験過程においてＭＣＭにおけるでショート故障の有無が診断される。
尚、この第一の試験でＬＳＩのピン同士のオープン故障の試験も同時に行なう。
【０１０３】
図９（Ｃ）は前記の第二の試験過程におけるＭＣＭ２１とプローブ８２を含むアダプタ７１の状態を示す。
先に図６で示したアダプタを用いた試験と同様に、第二の試験過程においてＭＣＭにおけるオープン故障の有無が診断される。
以上より、バウンダリスキャン回路等の具備する外部入出力ピンの電圧を制御・観測する手段を有する電子回路アセンブリの外部入出力ピンに生じるショート故障とオープン故障を、電子回路アセンブリ試験装置の非常に少ないピンエレクトロニクスのチャンネルを用いて実行することができる。
【０１０４】
（実施例２）
本発明にかかる第二実施例であって、具備する信号ピンの電圧を制御・観測する手段としてバウンダリスキャン回路を内蔵する被試験体を試験対象とする電子回路アセンブリ試験装置について図面を用いて説明する。
図１０は、本発明にかかる第二実施例である電子回路アセンブリ試験装置の要部の構成を被試験体とともに説明する図である。
【０１０５】
本発明にかかる第二実施例である電子回路アセンブリ試験装置１０１は、複数の外部入出力ピン１２４と、外部入出力ピン１２４中の試験対象ピン１２４ｂの電圧を制御して該電圧の観測が可能であると共に外部入出力ピン１２４中の制御ピン１２４ａを介して動作制御される試験手段としてバウンダリスキャン回路を持つ電子部品（図ではＬＳＩ）１２２と、を搭載して有する電子回路アセンブリ（図ではＭＣＭ）１２１の試験を行う。
【０１０６】
そして、該バウンダリスキャン回路の制御のための制御ピン１２４ａとの接続を担うと共に、試験対象ピン１２４ｂをそれぞれ開放状態にさせて試験すること、及び互いにショート状態にさせて試験することの可能なアダプタ１５１を具備する。
そして、該バウンダリスキャン回路を用い、該開放状態での試験で電子回路アセンブリ（図ではＭＣＭ）１２１の試験対象ピン１２４ｂのショート故障を検出し、該ショート状態での試験電圧の印加による試験で試験対象ピン１２４ｂのオープン故障を検出する。
【０１０７】
本実施例で用いた被試験体については、第一実施例の電子回路アセンブリ試験装置１において被試験体である電子回路アセンブリ（ＭＣＭ）２１（図４）と同じものを用いた。
以下でさらに、アダプタ１５１の詳細、及びそれらを用いた具体的な試験方法について説明する。
【０１０８】
先ず、本実施例の電子回路アセンブリ試験装置１０１の具備するアダプタ１５１について説明する。
図１１は本実施例の電子回路アセンブリ試験装置に使用するアダプタの要部構成を示す構成断面図である。
本実施例の電子回路アセンブリ試験装置１０１の有するアダプタ１５１は、樹脂ブロック１５４と、試験装置１０１のピンエレクトロニクス１０２に接続する配線パターン１６４を一部表面に形成して有すると共に樹脂ブロック１５４の裏面との間に配線パターン１６４を挟むようにして設けられたプリント板１６５と、樹脂ブロック１５４及びプリント板１６５を樹脂ブロック１５４の表面たる上面から貫通してプリント板１６５にその先端が半田１６６で固定され、樹脂ブロック１５４の内腔となっている絶縁性のプローブソケット１５６と、プローブソケット１５６内部に収納されて前記のバウンダリスキャン回路の制御のための制御ピン１２４ａとの接続を担う導電性の接続用のプローブ１５２と、試験対象ピン１２４ｂとの接続により前記ショート状態を形成する互いにネット１５５で短絡された複数の短絡用のプローブ１５３とからなる。
【０１０９】
この接続用のプローブ１５２と制御ピン１２４ａとの接続、及び複数の短絡用のプローブ１５３のネットによる短絡についてはその方法と構成について後に更に詳しく説明する。
そして、接続用プローブ１５２及び短絡用のプローブ１５３はそれぞれプローブソケット１５６中で導電性を持つ弾性体１６３，１７１により支持されて、樹脂ブロック１５４表面のプローブソケット１５６の開口部から突出する先端部１５２ａ，１５３ａが上方からの押圧に従いその高さ位置を上下に可変とされる。
【０１１０】
この弾性体は金属製のバネであることが、その強度と信頼性の点から望ましく、本実施例においては金属製のバネ１６３，１７１が用いられた。
更に、該押圧の無い状態では接続用プローブの先端部１５２ａが短絡用のプローブの先端部１５３ａより高い位置となるように設定されている。
よって、接続用プローブ１５２上方からの先端部１５２ａと制御ピン１２４ａとの接触により該接続を可能とすると共に、試験対象ピン１２４ｂを短絡用のプローブ１５３に接触しない状態に維持して前記開放状態での試験を可能とする。
【０１１１】
このとき、接続用プローブ１５２上方からの制御ピン１２４ｂの押圧により、先端部１５２ａと制御ピン１２４ａとの強い接触が可能となっており、その接触位置は、接続用のプローブ１５２に設けられた付き当てる仕組みのストッパー（図示されない）の作用により決定される。
そして更に、外部入出力ピン１２４の上方からの押圧により接続用プローブ１５２の先端部１５２ａの位置を下降させ、接続用プローブの先端部１５２ａと制御ピン１２４ａとの接触による該接続を維持したまま、試験対象ピン１２４ｂを短絡用のプローブ１５３の先端部１５３ａに接触させて前記ショート状態での試験を可能としている。
【０１１２】
尚このときに、短絡用プローブ１５３上方からの試験対象ピン１２４ｂの押圧により、先端部１５２ａと制御ピン１２４ａとの強い接触が可能となっており、その接触位置は、接続用のプローブ１５２及び短絡用のプローブ１５３に設けられた付き当てる仕組みのストッパー（図示されない）の作用により決定される。また、プローブ１５２，１５３は、外部入出力ピン１２４の先端と接触するその先端部１５２ａ，１５３ａの表面の形状を、外部入出力ピン１２４がズレて外れたりしないように、内側に窪んだ形状、具体的にはその縦断面がＶ字形状を形成するような形状として有している。
【０１１３】
そして、接続用のプローブ１５２を支えるバネ１６３下側のプリント板１６５側にある先端は、プローブソケット１５６のプリント板１６５を貫通する下側先端からプローブソケット１５６の外側に出て、プローブソケット１５６の貫通する先端をプリント板１６５に固定している半田１６６に接している。
この半田１６６はプリント板１６５上の電子回路アセンブリ試験装置１０１のピンエレクトロニクスに接続する配線パターン１６４とも接しており、結果的にバネ１６３と該ピンエレクトロニクス１０２とを電気的に接続することになる。
【０１１４】
従って、プローブ１５２は金属製のバネ１６３を介してピンエレクトロニクス１０２を電気的に接続することになり、ひいては、プローブ１５２と接触して接続するＭＣＭ１２１のバウンダリスキャン回路の制御ピン１２４ａと電子回路アセンブリ試験装置１０１を電気的に接続することになる。
また、短絡用のプローブ１５３を支えるバネ１７１下側のプリント板１６５側にある先端は、プローブソケット１５６のプリント板１６５を貫通する下側先端からプローブソケット１５６の外側に出て、プローブソケット１５６の貫通する先端をプリント板１６５に固定している半田１７２に接している。
【０１１５】
この半田１７２はプリント板１６５中に設けられたネット１５５とも接しており、結果的にバネ１７１とネット１５５とを電気的に接続することになる。
従って、複数の短絡用のプローブ１５３の全ては金属製のバネ１７１を介してネット１５５と電気的に接続することになり、ＭＣＭの試験対象ピン１２４ｂに対し、短絡用のプローブ１５３との接触しより、上記したショート状態を形成することになる。
【０１１６】
尚、図１１にはアダプタ１５１において、プローブソケット１５６に収納された短絡用のプロープ１５３が２本と、その両脇に接続用のプローブ１５２が２本描かれて示されている。
しかし、アダプタ１５１は本発明にかかる第二実施例の試験装置の具備するアダプタの一例を示すものであり、プローブ１５２，１５３の数と配置については、試験対象であるＭＣＭ等の被試験体の構造に対応させて任意に選択して、その他の上記構成要素とともにアダプタを構成することが可能である。
【０１１７】
次に、上記の被試験体ＭＣＭ１２１及びアダプタ１５１を用いた具体的な試験方法について説明する。
図１２は、バウンダリスキャンによる試験の開始前及び試験中の被試験体ＭＣＭとアダプタの状態を説明する図であり、図１２（Ａ）は試験前の状態を、図１２（Ｂ）は前記した第一の試験過程における試験中の状態を、図１２（Ｃ）は前記した第二の試験過程における試験中の状態を示している。
【０１１８】
図１２（Ａ）は試験開始前の，ＭＣＭ１２１を接続用プローブ１５２上に載せて加圧しない状態の図である。試験開始前はこの状態でＭＣＭ１２１がアダプタ１５１上に設置される。
図１２（Ｂ）は前記の第一の試験過程におけるＭＣＭ１２１と接続用プローブ１５２を含むアダプタ５１の状態を示す。
【０１１９】
第一の試験過程では、ＭＣＭ１２１を上方から付き当てる仕組みのストッパー（図示されない）により定められる中間位置まで加圧下降する。この中間位置は、制御ピン１２４ａと接続用プローブ１５２の接続は十分になされるが、試験対象ピン１２４ｂは何れも短絡用プローブ１５３に接しない位置にある。
よって、制御ピン１２４ａのみが試験装置１０１のピンエレクトロニクス１０２と接続し、他の試験対象となる外部入出力ピン１２４ｂは全て開放状態となる。
【０１２０】
この開放状態において第一実施例の場合と同様に前記した試験を行い、ＭＣＭ１２１内部の相互接続と入出力ピン１２４ｂのショート故障の検出を行うことができる。
次に、第二の試験過程においては、図に示すように、ＭＣＭ１２１を更に加圧してアダプタ１５１に対して下降させ、付き当てる仕組みのストッパー（図示されない）により定められた位置にプローブ１５２は設置される。
【０１２１】
制御ピン１２４ａの試験装置１０１への接続はプローブ１５２の作用により維持され、短絡用プローブ１５３との接触により、全ての試験対象の信号ピン１２４ｂが、図１０に示すようにグランド（ＧＮＤ）にショートされる。
このショート状態において第一実施例の場合と同様に前記した試験を行い、ＭＣＭ１２１内部の相互接続と、入出力ピン１２４ｂとＭＣＭ１２１の基板の間、該基板上の配線、該基板上の配線とＬＳＩ１２２との間の各オープン故障の検出を行うことができる。
【０１２２】
以上より、バウンダリスキャン回路等の具備する外部入出力ピンの電圧を制御・観測する手段を有する電子回路アセンブリの外部入出力ピンに生じるショート故障とオープン故障を、電子回路アセンブリ試験装置の非常に少ないピンエレクトロニクスのチャンネルを用いて実行することができる。
【０１２３】
【発明の効果】
請求項１及び請求項２及び請求項３及び請求項４記載の発明によれば、試験に使用する該試験装置の持つピンエレクトロニクスのチャンネル数を削減でき、簡便な試験を可能とする。そして、該試験に用いる試験装置において性能を低下させること無く、価格の上昇を抑えることができ、即ち低価格の試験装置の提供できる。
【０１２４】
請求項５及び請求項８及び請求項９記載の発明によれば、電子回路アセンブリを試験する試験装置と被試験体との間の独立した電気的接続の数を削減することが可能となる。
よって、試験に使用する該試験装置の持つピンエレクトロニクスのチャンネル数を削減でき、簡便な試験を可能とするとともに、性能を低下させること無く試験装置の価格の上昇を抑えること、即ち低価格の試験装置の提供できる。
【０１２５】
請求項６及び請求項７記載の発明によれば、被試験体の特性に合わせた細かい条件下での試験が可能であり、正確な試験が可能となる。
請求項１０記載の発明によれば、電子回路アセンブリを試験する試験装置と被試験体との間の独立した電気的接続の数を削減することが可能となる。
よって、試験に使用する該試験装置の持つピンエレクトロニクスのチャンネル数を削減でき、簡便な試験を可能とするとともに、性能を低下させること無く試験装置の価格の上昇を抑えること、即ち低価格の試験装置の提供できる。
【０１２６】
請求項１１及び請求項１２記載の発明によれば、電子回路アセンブリを試験する装置と被試験体との間に必要な独立した電気的接続の数を削減することが可能となる。
よって、試験に使用する該試験装置の持つピンエレクトロニクスのチャンネル数を削減でき、簡便な電子回路アセンブリ試験を可能とし、該試験に用いる試験装置において性能を低下させること無く、価格の上昇を抑えることができる。
【０１２７】
請求項１３及び請求項１６及び請求項１７記載の発明によれば、電子回路アセンブリを試験する装置と被試験体との間の独立した電気的接続の数を削減することが可能となる。
よって、試験に使用する装置の持つピンエレクトロニクスのチャンネル数を削減でき、簡便な試験を可能とし、性能を低下させること無く電子回路アセンブリの試験装置の価格の上昇を抑えることができる。
【０１２８】
請求項１４及び請求項１５記載の発明によれば、被試験体の特性に合わせた細かい条件下での電子回路アセンブリの試験装置による試験が可能であり、正確な試験が可能となる。
請求項１８記載の発明によれば、電子回路アセンブリを試験する装置と被試験体との間の独立した電気的接続の数を削減することが可能となる。
【０１２９】
よって、試験に使用する電子回路アセンブリの試験装置の持つピンエレクトロニクスのチャンネル数を削減でき、簡便な試験を可能とし、性能を低下させること無く試験装置の価格の上昇を抑えることができる。
【図面の簡単な説明】
【図１】電子回路アセンブリの試験対象ピンの開放状態でのショート故障検出の原理について説明する図である。
【図２】電子回路アセンブリの試験対象ピンのオープン故障検出の原理について説明する図である。
【図３】本発明にかかる第一実施例である電子回路アセンブリ試験装置の要部構成を被試験体とともに説明する図である。
【図４】本実施例の電子回路アセンブリ試験装置の被試験体であるＭＣＭの正面図である。
【図５】本発明にかかる第一実施例の電子回路アセンブリ試験装置に使用するアダプタの要部構成を示す構成断面図である。
【図６】第一実施例の電子回路アセンブリ試験装置を用いたバウンダリスキャンによる試験の開始前及び試験中のＭＣＭとアダプタの状態を説明する図である。
【図７】バウンダリスキャンにより行う第一実施例である試験装置のＭＣＭに対する第一の試験過程での試験の原理について説明する図である。
【図８】バウンダリスキャンにより行う第一実施例である試験装置の被試験体ＭＣＭに対する第二の試験過程での試験の原理について説明する図である。
【図９】第一実施例の電子回路アセンブリ試験装置を用いたバウンダリスキャンによる試験の開始前及び試験中のＭＣＭとアダプタの別の例の状態を説明する図である。
【図１０】本発明にかかる第二実施例である電子回路アセンブリ試験装置の要部の構成を被試験体とともに説明する図である。
【図１１】本発明にかかる第二実施例の電子回路アセンブリ試験装置に使用するアダプタの要部構成を示す構成断面図である。
【図１２】第二実施例の電子回路アセンブリ試験装置を用いたバウンダリスキャンによる試験の開始前及び試験中のＭＣＭとアダプタの状態を説明する図である。
【図１３】従来のバウンダリスキャン試験方法及び試験装置を説明する図である。
【符号の説明】
１，１０１ 電子回路アセンブリ試験装置
２，１０２ ピンエレクトロニクス
２１，１２１ ＭＣＭ
２２，１２２，２０１，２１１，２２１，２３１，２４１，３０１，３１１ ＬＳＩ
２３ 基板
２４，１２４ 外部入出力ピン
２４ａ，１２４ａ 制御ピン
２４ｂ，１２４ｂ 試験対象の信号ピン
２４ｂ’ 試験を行なわない試験対象の信号ピン
２５ 半田ボール
５１，７１，１５１ アダプタ
５２，７２ 導電性の部材
５３，７３ 導体の板
５４，７４，１５４ 樹脂ブロック
５５，７５ 絶縁板
５６，７６，１５６ プローブソケット
５７，５８，５９，６０，６１，７７，７８，７９，８０，８１ 内腔
６２，８２ プローブ
６３，８３，１６３，１７１ バネ
６４，８４，１６４ 配線パターン
６５，８５，１６５ プリント基板
６６，８６，１６６，１７２ 半田
６７ 絶縁チューブ
１５２ 接続用プローブ
１５３ 短絡用プローブ
１５５ ネット
２００，２１０，２２０，２３０，２４０，３００，３１０ 電子回路アセンブリ
２０２，２１２ａ，２１２ｂ，２２２ａ，２２２ｂ，２３２ａ，２３２ｂ，２４２ａ，２４２ｂ 開放ピン
３０２，３１２ａ，３１２ｂ 入出力ピン
２１３，２２３，２３４，２４４ ショート故障
２３３，２４３ ｐｕｌｌ−ｕｐ
３１４ オープン故障
【発明の属する技術分野】
本発明は具備する信号ピンの電圧を制御・観測する手段を内蔵した、マルチチップモジュール（以下、ＭＣＭと称す。）や１チップのみ搭載されたＬＳＩやバウンダリスキャンを搭載したプリント回路板（ＰＣＢ）などの電子回路アセンブリの試験装置、該手段を用いた試験方法、及び該試験に用いる試験機と電子回路アセンブリとの接続のためのアダプタに関する。
【０００２】
特に該手段を用いて行う電子回路アセンブリの外部入出力ピンのオープン故障及びショート故障及び内部相互接続試験に関する。
そして、該手段がバウンダリスキャン回路である場合の電子回路アセンブリの試験装置、該手段を用いた試験方法、及び該試験に用いる試験機と電子回路アセンブリとの接続のためのアダプタに関する。特にバウンダリスキャン方式において標準の外部テストモード（ＥＸＴＥＳＴ機能）を使用した電子回路アセンブリの接続試験に関する。
【０００３】
ＬＳＩチップを搭載したＭＣＭなどの電子回路アセンブリの製造工程において、ＬＳＩチップとＬＳＩチップを搭載する基板は、アセンブリ後の工程に修理することが困難であり、また製品のコスト増の要因となる。よって、アセンブリの前工程におけるＬＳＩチップの単体試験及び基板の単体試験により、予め良品と判定されたそれぞれの部品のみが電子回路アセンブリの製造において使用される。
【０００４】
そのため、アセンブリ工程後に残存する故障の大部分は半田ブリッチや半田未着を主な原因とするショート（短絡）故障とオープン（開放）故障（所謂、浮き）である。
このような状況下では、アセンブリ後の試験は専ら、ＬＣＩチップ間の相互接続や、ＬＳＩチップと電子回路アセンブリを構成するパッケージの外部入出力ピンとの間の接続を対象とすることになる。
【０００５】
【従来の技術】
従来の具備する信号ピンの電圧を制御・観測する手段を内蔵した電子回路アセンブリの試験、例えば、該手段がバウンダリスキャン回路である場合によく知られるように、電子回路アセンブリの該手段に電源を供給し（該手段がバウンダリスキャン回路である場合には該回路のＥＸＴＥＳＴ機能により）、電子回路アセンブリのオープン故障とショート故障の検出を同時に行う。
【０００６】
このとき、パッケージの外部入出力ピンとＬＳＩチップとの間の接続をチェックするために、試験用回路を制御する外部入出力ピン（以下で適宜、制御ピンとと称する。）の他に、試験対象となる全ての外部入出力ピン（以下で適宜、試験対象ピンと称する。）をテスタのピンエレクトロニクスと接続する。
図１３は、従来のバウンダリスキャン試験方法及び試験機を説明する図である。
【０００７】
図１３に示すバウンダリスキャン方式による試験機などのように、具備する信号ピンの電圧を制御・観測する手段を内蔵した電子回路アセンブリの試験のための上記の方式による試験機は、試験対象の電子回路アセンブリである被試験体の外部入出力ピン中の試験対象となる信号ピンと同数のピンエレクトロニクスのチャンネルを持つ。
【０００８】
図１３では便宜上省略されているが、試験対象の電子回路アセンブリには通常試験対象ピンとして数百から数千本の信号ピンがあり、そのため、試験機のピンエレクトロニクスのチャンネルも数百から数千個が必要とされている。
【０００９】
【発明が解決しようとする課題】
被試験体の外部入出力ピンの実装状態が多ピン状態かつ高密度である場合に、被試験体の外部入出力ピンと試験装置のピンエレクトロニクスの接続に関して、以下に示す二つの問題が存在する。
一つは、物理的制約により、被試験体の外部入出力ピンと試験装置との間に試験対象ピンの全てのピンについて同時に、且つ、それぞれのピンについて独立した電気的接続を得ることが実現困難なことである。例え、実現されえたとしてもその手段を施すことは、その困難さから、非常に高価なものとなってしまう。
【００１０】
よって、簡便に上記の電気的接続を取れるようにすることが課題となる。
もう一つの問題は、試験装置のピンエレクトロニクスに、被試験体の試験対象ピンの数に対応する多くのチャンネルを持たせる必要が有ることであり、そのため、試験装置は高価な物となることである。その結果、試験工程は製品のコスト上昇の要因の一つになってしまう可能性がある。
【００１１】
よって、試験装置を安価に構成できるようにすることが課題となる。
以上より、本発明は、電子回路アセンブリである被試験体と試験装置との間の独立した電気的接続の個数と対応する試験装置のピンエレクトリニクスのチャンネル数を削減し、性能を低下させること無く試験装置の価格の上昇を抑えること、即ち低価格の試験装置の提供を目的とする。
【００１２】
【課題を解決するための手段】
請求項１記載の発明は、試験対象となる試験対象ピンと試験制御用の入出力ピンとからなる複数の外部入出力ピンと、該試験制御用入出力ピンを介して各試験対象ピンの電圧を独立に制御すると共に該電圧を独立に観測することを可能とする試験手段とを有すると共に被試験体内に設けられた電子回路アセンブリに対しアダプタを用いての試験を行う電子回路アセンブリ試験方法であって、
該被試験体を前記アダプタに対して中間位置まで加圧下降させることにより、該試験制御用入出力ピンを用いて該試験手段制御の接続をし、該接続を維持しつつ該試験対象ピンを開放状態にし、該試験手段を用いて該試験対象ピンのショート故障を検出する第１の試験過程と、
該被試験体を前記アダプタに対して更に加圧下降させることとにより、該接続を維持しつつ、該試験対象ピンを導体のみから構成される短絡用構造物に接触させて互いにショート状態にすると共に該ピンに試験電圧を一括印加し、該試験手段を用いて該試験対象ピンのオープン故障を検出する第２の試験過程とを有することを特徴とする。
【００１３】
請求項２記載の発明は、請求項１記載の電子回路アセンブリ試験方法において、
前記試験手段は該電子回路アセンブリに内蔵されるバウンダリスキャン回路であることを特徴とする。
請求項３記載の発明は、複数の外部入出力ピンと、該外部入出力ピン中の試験対象ピンの電圧を制御して該電圧の観測が可能であると共に該外部入出力ピン中の制御ピンを介して動作制御される試験手段とを有すると共に被試験体内に設けられた電子回路アセンブリに対し試験を行う電子回路アセンブリ試験装置であって、
該試験手段の制御のための該制御ピンとの接続を担うプローブと、該試験対象ピンをそれぞれ互いにショート状態にさせて試験することの可能な導電性部材とを有し、該被試験体の位置により該制御ピンと該プローブとが接続した第１の状態と、該制御ピンと該プローブとの接続を維持しつつ該試験対象ピンと該導電性部材とショート状態とする第２の状態とに接続状態を切り替え可能な構成としたアダプタを具備し、
該第１の状態で、該試験手段を用いて該開放状態での試験で該試験対象ピンのショート故障を検出し、
該第２の状態で、該ショート状態での試験電圧の印加による試験で該試験対象ピンのオープン故障を検出することを特徴とする。
【００１４】
請求項４記載の発明は、請求項３記載の電子回路アセンブリ試験装置において、
前記試験対象ピンの電圧を制御すると共に電圧観測可能な試験手段は該電子回路アセンブリに内蔵されるバウンダリスキャン回路であることを特徴とする。
請求項５記載の発明は、請求項３又は請求項４の何れか記載の電子回路アセンブリ試験装置において、
前記アダプタは、少なくとも一つの変形容易で柔軟な構造を有した短絡用の導電性の部材と、前記試験手段の制御のための前記制御ピンとの接続を担う導電性の接続用のプローブと、該導電性の部材を支持すると共に該プローブを収納する内腔を有する支持体と、からなり、
該プローブは該支持体上の該導電性の部材を貫通して該支持体中の該内腔に収納可能とされる共に、該導電性の部材と接する部分には絶縁手段を設けて該導電性の部材との接続を遮断しており、更に、該内腔中で導電性を持つ弾性体により支持されて、該支持体上の該導電性の部材より高い位置まで該内腔から突出する先端部が上方からの押圧に従いその高さ位置を可変とされており、
該プローブ上方からの該先端部と該制御ピンとの接触により該接続を可能とすると共に、該試験対象ピンを該短絡用の導電性の部材に接触しない状態に維持して前記開放状態での試験を可能とし、
更に、該外部入出力ピンの上方からの押圧により該プローブの先端部位置を下降させ、該プローブの先端部と該制御ピンとの接触による該接続を維持したまま、該試験対象ピンを該短絡用の導電性の部材に接触させて前記ショート状態での試験を可能としたことを特徴とする。
【００１５】
請求項６記載の発明は、請求項５記載の電子回路アセンブリ試験装置において、
前記上方からの押圧による該試験対象ピンと該短絡用の導電性の部材との接触時に、
前記外部入出力ピン中の試験対象ピン及び制御ピン以外のピンが該導電性の部材に接触できないように、該導電性の部材内の該ピンと対応する位置に絶縁装置を設けたことを特徴とする。
【００１６】
請求項７記載の発明は、請求項６記載の電子回路アセンブリ試験装置において、
前記導電性の部材内の該ピンと対応する位置に設けられた絶縁装置は、該導電性の部材内に貫通されて設けられた絶縁チューブであることを特徴とする。
請求項８記載の発明は、請求項５乃至請求項７の何れか一項記載の電子回路アセンブリ試験装置において、
前記短絡用の導電性の部材は、金属製のワイヤーを編んで構成された導電性の布であることを特徴とする。
【００１７】
請求項９記載の発明は、請求項５乃至請求項８の何れか一項記載の電子回路アセンブリ試験装置において、
前記のプローブの前記導電性の部材と接する部分に設けられた絶縁手段は該プローブをコートする絶縁膜であり、
該プローブは該導電性の部材と接する部分を絶縁コーティングされたプローブであることを特徴とする。
【００１８】
請求項１０記載の発明は、請求項３又は請求項４の何れか記載の電子回路アセンブリ試験装置において、
前記アダプタは、前記試験手段の制御のための前記制御ピンとの接続を担う導電性の接続用のプローブと、前記試験対象ピンとの接続により前記ショート状態を形成する互いに短絡された複数の短絡用のプローブと、該接続用プローブ及び短絡用のプローブをそれぞれ収納可能な内腔を有する樹脂ブロックからなり、
該接続用プローブ及び短絡用のプローブはそれぞれ該内腔中で保持されると共に、該接続用プローブは導電性を持つ弾性体により支持されて、該内腔から突出する先端部が上方からの押圧に従いその高さ位置を可変とされ、更に、該押圧の無い状態では該接続用プローブの先端部が該短絡用のプローブの先端部より高い位置となるように設定されており、
該接続用プローブ上方からの該先端部と該制御ピンとの接触により該接続を可能とすると共に、該試験対象ピンを該短絡用のプローブに接触しない状態に維持して前記開放状態での試験を可能とし、
更に、該外部入出力ピンの上方からの押圧により該接続用プローブの先端部の位置を下降させ、該接続用プローブの先端部と該制御ピンとの接触による該接続を維持したまま、該試験対象ピンを該短絡用のプローブに接触させて前記ショート状態での試験を可能としたことを特徴とする。
【００１９】
請求項１１記載の発明は、複数の外部入出力ピンと、該外部入出力ピン中の試験対象ピンの電圧を制御して該電圧の観測が可能であると共に該外部入出力ピン中の制御ピンを介して動作制御される試験手段と、を有する電子回路アセンブリと、
該試験手段の動作制御を行って該電子アセンブリの持つ該試験対象ピンのショート故障とオープン故障を検出する電子回路アセンブリ試験装置と、
を接続する該試験用アダプタであって、
該手段の制御のための該電子回路アセンブリの接続を担うと共に、該接続を維持しつつ該電子回路アセンブリの持つ該試験対象ピンをそれぞれ開放状態にすること及び互いにショート状態にすることを可能とし、
該試験装置による該試験手段を用いた該開放状態での該試験対象ピンのショート故障検出及び該ショート状態での試験対象ピンへの試験電圧の一括印加を伴う該試験対象ピンのオープン故障検出とを可能としたことを特徴とする。
【００２０】
請求項１２記載の発明は、請求項１１記載の電子回路アセンブリ試験用アダプタにおいて、
前記試験対象ピンの電圧を制御すると共に電圧観測可能な試験手段は該電子回路アセンブリに内蔵されるバウンダリスキャン回路であることを特徴とする。
請求項１３記載の発明は、請求項１１又は請求項１２の何れか記載の電子回路アセンブリ試験用アダプタにおいて、
少なくとも一つの変形容易で柔軟な構造を有した短絡用の導電性の部材と、前記試験手段の制御のための前記制御ピンとの接続を担う導電性の接続用のプローブと、該導電性の部材を支持すると共に該プローブを収納する内腔を有する支持体と、からなり、
該プローブは該支持体上の該導電性の部材を貫通して該支持体中の該内腔に収納可能とされる共に、該導電性の部材と接する部分には絶縁手段を設けて該導電性の部材との接続を遮断しており、更に、該内腔中で導電性を持つ弾性体により支持されて、該支持体上の該導電性の部材より高い位置まで該内腔から突出する先端部が上方からの押圧に従いその高さ位置を可変とされており、
該プローブ上方からの該先端部と該制御ピンとの接触により該接続を可能とすると共に、該試験対象ピンを該短絡用の導電性の部材に接触しない状態に維持して前記開放状態での試験を可能とし、
更に、該外部入出力ピンの上方からの押圧により該プローブの先端部位置を下降させ、該プローブの先端部と該制御ピンとの接触による該接続を維持したまま、該試験対象ピンを該短絡用の導電性の部材に接触させて前記ショート状態での試験を可能としたことを特徴とする。
【００２１】
請求項１４記載の発明は、請求項１３記載の電子回路アセンブリ試験用アダプタにおいて、
前記上方からの押圧による該試験対象ピンと該短絡用の導電性の部材との接触時に、
前記外部入出力ピン中の試験対象ピン及び制御ピン以外のピンが該導電性の部材に接触できないように、該導電性の部材内の該ピンと対応する位置に絶縁装置を設けたことを特徴とする。
【００２２】
請求項１５記載の発明は、請求項１４記載の電子回路アセンブリ試験用アダプタにおいて、
前記導電性の部材内の該ピンと対応する位置に設けられた絶縁装置は、該導電性の部材内に貫通されて設けられた絶縁チューブであることを特徴とする。
請求項１６記載の発明は、請求項１３乃至請求項１５の何れか一項記載の電子回路アセンブリ試験用アダプタにおいて、
前記短絡用の導電性の部材は、金属製のワイヤーを編んで構成された導電性の布であることを特徴とする。
【００２３】
請求項１７記載の発明は、請求項１３乃至請求項１６の何れか一項記載の電子回路アセンブリ試験用アダプタにおいて、
前記のプローブの前記導電性の部材と接する部分に設けられた絶縁手段は該プローブをコートする絶縁膜であり、
該プローブは該導電性の部材と接する部分を絶縁コーティングされたプローブであることを特徴とする。
【００２４】
請求項１８記載の発明は、請求項１１又は請求項１２の何れか記載の電子回路アセンブリ試験用アダプタにおいて、
前記試験手段の制御のための前記制御ピンとの接続を担う導電性の接続用のプローブと、前記試験対象ピンとの接続により前記ショート状態を形成する互いに短絡された複数の短絡用のプローブと、該接続用プローブ及び短絡用のプローブをそれぞれ収納可能な内腔を有する樹脂ブロックからなり、
該接続用プローブ及び短絡用のプローブはそれぞれ該内腔中で保持されると共に、該接続用プローブは導電性を持つ弾性体により支持されて、該内腔から突出する先端部が上方からの押圧に従いその高さ位置を可変とされ、更に、該押圧の無い状態では該接続用プローブの先端部が該短絡用のプローブの先端部より高い位置となるように設定されており、
該接続用プローブ上方からの該先端部と該制御ピンとの接触により該接続を可能とすると共に、該試験対象ピンを該短絡用のプローブに接触しない状態に維持して前記開放状態での試験を可能とし、
更に、該外部入出力ピンの上方からの押圧により該接続用プローブの先端部位置を下降させ、該接続用プローブの先端部と該制御ピンとの接触による該接続を維持したまま、該試験対象ピンを該短絡用のプローブに接触させて前記ショート状態での試験を可能としたことを特徴とする。
【００２５】
ここで、本発明にかかる電子回路アセンブリ試験方法及び試験装置における電子回路アセンブリのショート故障及び外部入出力ピンのオープン故障の検出原理について説明する。
初めに、電子回路アセンブリのショート故障、特に電子回路アセンブリの入出力ピン中の試験対象ピンの開放状態でのショート故障検出の原理について、図１を用いて説明する。
【００２６】
このショート故障を検出可能とする条件は以下の三条件である。
条件１． 電子回路アセンブリに搭載されるＬＳＩの一部又は全部は、そのＬＳＩの一部又は全部の入出力ピンに加えられている少なくとも二つの異なる電圧値を区別することを可能とする電圧観測手段を内蔵しており、その観測値が試験用回路を介して読み取り可能であること。
【００２７】
条件２． 電子回路アセンブリに搭載されるＬＳＩの一部又は全部は、そのＬＳＩの一部又は全部の入出力ピンの電圧値をＬＳＩ自身に内蔵する電圧観測手段により区別可能な少なくとも二つの異なる電圧値にすることができる電圧制御手段を内蔵しており、その電圧値が試験用回路を介して制御可能であること。
条件３． ショート故障検出の対象となるそれぞれの配線（以後適宜、”ネット”と称する。）は、少なくとも一つの電圧観測手段を持つピンに接続されると共に少なくとも一つの電圧制御手段を持つピンに接続されているか、又は試験装置のピンエレクトロニクスに接続されているかの何れかを必要とする。
【００２８】
上記条件のもと、電子回路アセンブリの入出力ピンが、ＬＳＩの電圧制御手段を持つピンと電圧観測手段を持つピンの両方に接続されている場合、該アセンブリの試験対象の入出力ピンを開放にした状態でショート故障を検出することが可能となる。
図１の（Ａ）〜（Ｅ）は理想的な場合を示し、図の電子回路アセンブリ２００，２１０，２２０，２３０，２４０中の各ＬＳＩ２０１，２１１，２２１，２３１，２４１の試験対象ピン２０２，２１２，２２２，２３２，２４２は、電圧制御手段と電圧観測手段の両方を持っている。このような被試験体では、電子回路アセンブリ２００，２１０，２２０，２３０，２４０の内部配線だけでなく入出力ピン２０２，２１２，２２２，２３２，２４２につながる配線の試験も図１に示すように入出力ピン２０２，２１２，２２２，２３２，２４２を試験装置と接続せずに、開放状態にしたままで試験することが可能となる。
【００２９】
更に、図１（Ｄ）及び（Ｅ）のようにＬＳＩ２３１，２４１が開放時の電圧を固定するための抵抗（通常は”ｐｕｌｌ−ｕｐ”と呼ばれ、以後そのように称する。）２３３，２４３を内蔵している場合には、電圧制御手段同士の競合を避けることができ、デバイスにストレスをかけないでより安全な試験が実行できる。従って、それぞれ異なった電圧（図１中では”Ｈｉｇｈ”と”Ｌｏｗ”）を加えた二つの配線の間に、図１（Ａ）に示すようにショート故障がない場合は、加えた通りに、Ｈｉｇｈ印加ではＨｉｇｈが、Ｌｏｗ印加ではＬｏｗが読み取れる。
【００３０】
しかし、ショート故障が起こっている場合、例えば、図１（Ｂ）のようにショート故障２１３が試験対象ピン２１２ａ，２１２ｂ間に生じている場合、及び図１（Ｃ）のように、ショート故障２２３が試験対象ピン２２２ａ，２２２ｂとＬＳＩ２２１をつなぐ配線上に生じている場合は何れも、これらの配線の読み取られる電圧は同じ値になるか、又は電圧の差が小さくなる。
【００３１】
このとき、片方又は両方で加えた電圧と異なった電圧が読み取られるため、その二つの配線の間でショート故障２２３が起こっていることが分かる。図１（Ｂ）及び（Ｃ）では、電圧制御手段（例えば、ドライバ）の競合が起きたときに低電圧（Ｌｏｗ）側が高電圧（Ｈｉｇｈ）側よりも強く作用しているために、高電圧を加えていた側の電圧観測手段（レシーバ又はコンパレータ）の方で異常（Ｌｏｗ読み取り）が検出される。
【００３２】
また、図１（Ｄ）及び図１（Ｅ）のように、ＬＳＩ２３１，２４１が内部にｐｕｌｌ−ｕｐ２３３，２４３を有し、ドライバを高インピーダンスの状態（図中、ＨｉＺにて示す。）にすることにより、図のように高電圧状態を形成するようにされている場合は、配線上ではＨｉｇｈが読み取られることが期待されるが、図１（Ｄ）のようにショート故障２３４が試験対象ピン２３２ａ，２３２ｂ間に生じている場合、及び図１（Ｅ）のように、ショート故障２４４が試験対象ピン２４２ａ，２４２ｂとＬＳＩ２４１をつなぐ配線上に生じている場合、何れも図１（Ｂ）及び（Ｃ）と同様に異常（Ｌｏｗ読み取り）が検出される。
【００３３】
よって、ショート故障の存在が分かる。
尚、この試験に際し、上記したように電圧制御手段同士の競合を避けることができ、デバイスにストレスをかけないでより安全な試験が実行できる。
次に、電子回路アセンブリの試験対象ピンのオープン故障検出の原理について、図２を用いて説明する。
【００３４】
このオープン故障を検出可能とする条件は以下の四条件である。
条件１． 電子回路アセンブリに搭載されるＬＳＩの一部又は全部は、そのＬＳＩの一部又は全部の入出力ピンに加えられている少なくとも二つの異なる電圧値を区別することを可能とする電圧観測手段を内蔵しており、その観測値が試験用回路を介して読み取り可能であること。
【００３５】
条件２． 電子回路アセンブリに搭載されるＬＳＩの一部又は全部は、そのＬＳＩの一部又は全部の入出力ピンの電圧値をＬＳＩ自身に内蔵する電圧観測手段により区別可能な少なくとも二つの異なる電圧値にすることができる電圧制御手段を内蔵しており、その電圧値が試験用回路を介して制御可能であること。
条件３． オープン故障検出の対象となるそれぞれの配線（以後適宜、”ネット”と称する。）は、少なくとも一つの電圧観測手段を持つピンに接続されると共に少なくとも一つの電圧制御手段を持つピンに接続されているか、又は試験装置のピンエレクトロニクスに接続されているかの何れかを必要とすること。そして、オープン故障検出の対象となる全てのＬＳＩの信号ピンは電圧観測手段と電圧制御手段の両方又は何れか一方を持っていること。
【００３６】
条件４． 該アセンブリの入出力ピンを開放した状態での該各ピンの電圧値は不定値とならないこと。
この検出試験は、被試験体である電子回路アセンブリの入出力ピンを一括して外部から電圧を与えて行うため、上記条件３のうち電圧制御手段に関するものは自然と満たされる。電圧は外部から印加されるため、外部入出力ピンにつながっているドライバは試験条件としては必要ではないが、可能ならば、ハイインピーダンス状態に制御されていることが望ましい（このとき、素子の性質によっては素子は損傷を受ける場合がある）。しかし、開放状態での電圧値が不定となる場合はドライバはイネーブルの状態で試験を実行する必要がある。
【００３７】
図２（Ａ）及び（Ｂ）に示した理想的な場合では、ＬＳＩ３０１，３１１の入出力ピン３０２，３１２ａ，３１２ｂにはｐｕｌｌ−ｕｐ３０３，３１３が内蔵されていて、ドライバがハイインピーダンスの状態（図中、Ｈｉｚにて示す。）で入出力ピン３０２，３１２ａ，３１２ｂを開放状態にすると、高電圧状態（図中、Ｈｉｇｈにて示す。）となる。
【００３８】
この状態で図２のように入出力ピン３０２，３１２ａ，３１２ｂをグランド（ＧＮＤ）に一括ショートすると、図２（Ａ）に示すようにオープン故障が無ければ、全ての配線で同じく低電圧（Ｌｏｗ）検出される。
しかし、図２（Ｂ）に示すようにオープン故障３１４が起こっていると、そのネットにつながる入出力ピン３１２ｂで高電圧（Ｈｉｇｈ）が読み取られ、オープン故障の存在がわかる。
【００３９】
以上より、本発明にかかる電子回路アセンブリ試験方法及び試験装置における電子回路アセンブリの外部入出力ピンのショート故障及びオープン故障の検出原理に従う限り、試験対象の外部入出力ピンはショート故障とオープン故障の何れの検出においても個別に試験装置のピンエレクトロニクスに接続される必要が無く、一括した開放状態の形成及び一括したショート状態の形成により各ピンそれぞれの試験が可能であることがわかる。
【００４０】
従って、請求項１及び請求項２及び請求項３及び請求項４記載の発明によれば、バウンダリスキャン回路等の試験対象ピンの電圧を制御・観測可能な手段を持つ被試験体であるＭＣＭ等の電子回路アセンブリの試験において、試験対象ピンを開放状態にして実行するショート故障の検出の段階と、該信号ピンを複数ショートさせて行なうオープン故障の検出の段階を別々に分けて実行することが可能となる。
【００４１】
従って、電子回路アセンブリを試験する装置と被試験体との間に必要な独立した電気的接続の数を削減することが可能となる。
よって、試験に使用する該試験装置の持つピンエレクトロニクスのチャンネル数を削減でき、簡便な試験を可能とする。そして、該試験に用いる試験装置において性能を低下させること無く、価格の上昇を抑えることができ、即ち低価格の試験装置の提供できる。
【００４２】
請求項５及び請求項８及び請求項９記載の発明によれば、被試験体であるＭＣＭ等の電子回路アセンブリにおける試験対象の信号ピンのショート状態を、該信号ピンをアダプタの持つ導電性の部材、特に、自身の有する柔軟性と変形の容易さから該ピンの押圧に対し変形して対応するとともに、該試験対象ピンを電気的接続を確保しつつ自身の内部に挿入することを許容できる金属製のワイヤーからなる布への挿着により、複数の該信号ピンのそれぞれに対し均等にそして確実に作りだすことが可能である。
【００４３】
そしてその金属製のワイヤーからなる布を貫通するように設けられたプローブは導電性であるとともにその高さ位置が可変である。よって、該試験対象ピンの該布への挿着及び該布からの引抜きのための上下動に対応するその高さ位置の変動が可能であり、該試験対象ピンと共に上下動する制御ピンの動きに合わせ常にその接触を維持することが可能である。
【００４４】
また、プローブの制御ピンを接触しない側面部等の部分は絶縁コーティングなどにより絶縁性が確保されており、該金属製のワイヤーからなる布との間の電気的接続は完全に遮断されている。
従って、該電子回路アセンブリの試験対象ピンを開放状態にして実行するショート故障の検出の段階と、該信号ピンを複数ショートさせて行なうオープン故障の検出の段階を別々に分けて実行することが可能となり、電子回路アセンブリを試験する試験装置と被試験体との間の独立した電気的接続の数を削減することが可能となる。
【００４５】
よって、試験に使用する該試験装置の持つピンエレクトロニクスのチャンネル数を削減でき、簡便な試験を可能とするとともに、性能を低下させること無く試験装置の価格の上昇を抑えること、即ち低価格の試験装置の提供できる。
請求項６及び請求項７記載の発明によれば、被試験体であるＭＣＭ等の電子回路アセンブリにおける試験対象の信号ピンの中で、試験を行なう必要が無い信号ピン又はショート状態を形成したくない信号ピンについては、試験中、それのみをショート状態にせずに開放状態のままを維持することが可能である。
【００４６】
そして、それ以外の信号ピンのみを一定の条件でショート状態形成し、ショート状態での開放故障検出が可能となる。
従って、被試験体の特性に合わせた細かい条件下での試験が可能であり、正確な試験が可能となる。
請求項１０記載の発明によれば、アダプタに高さの異なる二種類の導電性プローブを設け、高い方を接続用として試験装置のピンエレクトロニクスに接続し、低い方を短絡用として互いにショートし、更に少なくとも高い方のプローブをその高さ位置が可変となるようにした。
【００４７】
よって、被試験体であるＭＣＭ等の電子回路アセンブリにおける外部入出力ピンの内の制御ピンと該高い方のプローブとの接触時には該試験対象ピンを開放状態にしたまま制御ピンの試験装置への接続ガ可能となり、更に外部入出力ピンをアダプタに対して押し下げて、高い方の接続用プローブの位置を低い方の短絡用プローブ迄下降させた状態では試験対象ピンを短絡用プローブと接触させることが可能となった。
【００４８】
この時、制御ピンの試験装置への接続を維持したまま、独立に複数の試験対象ピンの短絡が可能となる。
従って、該電子回路アセンブリの試験対象ピンを開放状態にして実行するショート故障の検出の段階と、該信号ピンを複数ショートさせて行なうオープン故障の検出の段階を別々に分けて実行することが可能となり、電子回路アセンブリを試験する試験装置と被試験体との間の独立した電気的接続の数を削減することが可能となる。
【００４９】
よって、試験に使用する該試験装置の持つピンエレクトロニクスのチャンネル数を削減でき、簡便な試験を可能とするとともに、性能を低下させること無く試験装置の価格の上昇を抑えること、即ち低価格の試験装置の提供できる。
請求項１１及び請求項１２記載の発明によれば、バウンダリスキャン回路等の試験対象ピンの電圧を制御・観測可能な手段を持つ被試験体であるＭＣＭ等の電子回路アセンブリの試験において、電子回路アセンブリを試験する装置を用いて試験対象ピンを開放状態にして実行するショート故障の検出の段階と、該信号ピンを複数ショートさせて行なうオープン故障の検出の段階を別々に分けて実行することが可能となる。
【００５０】
従って、電子回路アセンブリを試験する装置と被試験体との間に必要な独立した電気的接続の数を削減することが可能となる。
よって、試験に使用する該試験装置の持つピンエレクトロニクスのチャンネル数を削減でき、簡便な電子回路アセンブリ試験を可能とし、該試験に用いる試験装置において性能を低下させること無く、価格の上昇を抑えることができる。
【００５１】
請求項１３及び請求項１６及び請求項１７記載の発明によれば、被試験体であるＭＣＭ等の電子回路アセンブリにおける試験対象の信号ピンのショート状態を、該信号ピンを具備する導電性の部材、特に、自身の有する柔軟性と変形の容易さから該ピンの押圧に対し変形して対応するとともに、該試験対象ピンを電気的接続を確保しつつ自身の内部に挿入することを許容できる金属製のワイヤーからなる布への挿着により、複数の該信号ピンのそれぞれに対し均等にそして確実に作りだすことが可能である。
【００５２】
そしてその金属製のワイヤーからなる布を貫通するように設けられたプローブは導電性であるとともにその高さ位置が可変である。よって、該試験対象ピンの該布への挿着及び該布からの引抜きのための上下動に対応するその高さ位置の変動が可能であり、該試験対象ピンと共に上下動する制御ピンの動きに合わせ常にその接触を維持することが可能である。
【００５３】
また、プローブの制御ピンを接触しない側面部等の部分は絶縁コーティングなどにより絶縁性が確保されており、該金属製のワイヤーからなる布との間の電気的接続は完全に遮断されている。
従って、電子回路アセンブリを試験する装置が行う、該電子回路アセンブリの試験対象ピンを開放状態にして実行するショート故障の検出と、該信号ピンを複数ショートさせて行なうオープン故障の検出を別々に分けて実行することが可能となり、電子回路アセンブリを試験する装置と被試験体との間の独立した電気的接続の数を削減することが可能となる。
【００５４】
よって、試験に使用する装置の持つピンエレクトロニクスのチャンネル数を削減でき、簡便な試験を可能とし、性能を低下させること無く電子回路アセンブリの試験装置の価格の上昇を抑えることができる。
請求項１４及び請求項１５記載の発明によれば、電子回路アセンブリを試験する装置被試験体であるＭＣＭ等の電子回路アセンブリにおける試験対象の信号ピンの中で、試験を行なう必要が無い信号ピン又はショート状態を形成したくない信号ピンについては、電子回路アセンブリを試験する装置による試験中、それのみをショート状態にせずに開放状態のままを維持することが可能である。
【００５５】
そして、それ以外の信号ピンのみを一定の条件でショート状態形成し、該装置によるショート状態での開放故障検出が可能となる。
従って、被試験体の特性に合わせた細かい条件下での電子回路アセンブリの試験装置による試験が可能であり、正確な試験が可能となる。
請求項１８記載の発明によれば、高さの異なる二種類の導電性プローブを設け、高い方を接続用として試験装置のピンエレクトロニクスに接続し、低い方を短絡用として互いにショートし、更に少なくとも高い方のプローブをその高さ位置が可変となるようにした。
【００５６】
よって、被試験体であるＭＣＭ等の電子回路アセンブリにおける外部入出力ピンの内の制御ピンと該高い方のプローブとの接触時には該試験対象ピンを開放状態にしたまま制御ピンの該試験装置への接続ガ可能となり、更に外部入出力ピンをアダプタに対して押し下げて、高い方の接続用プローブの位置を低い方の短絡用プローブ迄下降させた状態では試験対象ピンを短絡用プローブと接触させることが可能となった。
【００５７】
この時、制御ピンの該試験装置への接続を維持したまま、独立に複数の試験対象ピンの短絡が可能となる。
従って、該試験装置が行う、該電子回路アセンブリの試験対象ピンを開放状態にして実行するショート故障の検出と、該信号ピンを複数ショートさせて行なうオープン故障の検出を別々に分けて実行することが可能となり、電子回路アセンブリを試験する装置と被試験体との間の独立した電気的接続の数を削減することが可能となる。
【００５８】
よって、試験に使用する電子回路アセンブリの試験装置の持つピンエレクトロニクスのチャンネル数を削減でき、簡便な試験を可能とし、性能を低下させること無く試験装置の価格の上昇を抑えることができる。
【００５９】
【発明の実施の形態】
本発明にかかる電子回路アセンブリの試験方法及び試験装置及び該試験用アダプタが行う試験の目標はＭＣＭや１チップのみ搭載されたＬＳＩやバウンダリスキャンを搭載したプリント回路板（ＰＣＢ）などの電子回路アセンブリ内の全ての配線について、ショート故障及びオープン故障が無いことを保証することである。
【００６０】
従って、電子回路アセンブリの外部入出力ピンのショート故障及びオープン故障の検出と共に、電子回路アセンブリ内部の相互接続におけるショート故障及びオープン故障の検出も非常に重要なものとなる。
この電子回路アセンブリ内部の相互接続の試験については、外部入出力ピンのショート故障又はオープン故障の検出のどちらの過程においても実行可能なものであり、どちらの試験過程で、いずれかの形で取り込むことが望ましい。
【００６１】
そして、電子回路アセンブリの外部入出力ピンのショート故障及びオープン故障の検出は以下のように行う。
電子回路アセンブリである被試験体には、この試験に用いる被試験体にとって特別の条件を要求するものではないが、前記したショート故障検出に関する三条件及びオープン故障検出に関する四条件を満たすようにＬＳＩ等の電子部品中にバウンダリスキャンセル等の試験対象信号ピンの電圧を制御・観測する手段を搭載する。具体的には、そのような手段を搭載したＭＣＭや１チップのみ搭載されたＬＳＩが被試験体となりえて、更にバウンダリスキャンを搭載したプリント回路板（ＰＣＢ）なども被試験体となる。
【００６２】
この被試験体に対し、ショート故障検出及びオープン故障検出のための試験を、以下の二つの試験過程に分けて行なう。
第一の試験過程は、被試験体中のＬＳＩ相互のショート故障、外部入出力ピン相互のショート故障、ＬＳＩの信号端子と被試験体パッケージの外部入出力ピン間のショート故障を検出する過程である。
【００６３】
この過程においては、被試験体の信号ピン全ピンを開放した状態で試験を行なう。必要な被試験体の試験制御用のピン及び電源ピンのみ試験装置と接続する。
ＬＳＩ自身のドライバにより被試験ネットの電圧或いは論理値を制御し、任意の二つのネットについて少なくとも一度は互いに異なる値となるように工夫されたパターンを与える。その状態で被試験ネットの電圧或いは論理値を読み出す。
【００６４】
互いに異なる電圧或いは論理値に電圧制御されるネット間にショート故障が発生している場合、それらのネットの電圧或いは論理値は同じになるため、いずれかのネットで電圧を制御した電圧或いは論理値とは異なる電圧或いは論理値が読み出される。読み出したネットの電圧或いは論理値を、それぞれのネットのドライバの電圧或いは論理値と比較する。
【００６５】
ドライバからそれぞれのネットに印加された電圧或いは論理値と異なった電圧或いは論理値が読み取られた場合、そのネットにショート故障が発生していると診断する。
この過程では、外部入出力のオープン故障が検出されなていないので、ショート故障とオープン故障が同時に発生している場合に、ショート故障が発見されない場合がある。この故障は、第二の試験過程で開放（オープン）故障として検出されることになる。
【００６６】
第二の試験過程は、被試験体の外部入出力ピンのオープン故障を検出する過程である。
この過程においては、被試験体の外部入出力ピンを全てショートさせるか、あるいは部分的にショートさせて試験を行なう。第二の試験過程に用いられる被試験体は、第一の試験過程により単一のショート故障がないと判断されたものである。第一の試験過程で故障が見つかった被試験体を第二の試験過程に用いた場合、オープン故障の検出や故障個所の特定が正しく行なえない場合や、素子の破壊の原因となる可能性があるからである。
【００６７】
しかし、ショート故障を修理しないで試験を続けることは確かに危険ではあるが、他の手段により該故障を特定でき、そして危険が無いと判断できる場合はオープン故障の検出試験を行うこともあり得る。
ショートさせたピンのグループを、試験装置側から一括して或る試験電圧を印加し、ＬＳＩ側のバウンダリスキャン回路等の試験対象信号ピンの電圧を制御・観測する手段を通して試験対象ネットの電圧値或いは論理値を観測する。試験装置側からは、被試験体の外部入出力ピンを開放状態にしたときとは異なる電圧或いは論理値に駆動するか、又は、ＨｉｇｈレベルとＬｏｗレベルの両方の電圧或いは論理値を駆動するかのいずれかである。
【００６８】
つまり試験装置から、試験対象の複数のピンをショートさせてなるピンのグループに、被試験体の外部入出力ピンの開放状態にしたときとは異なる電圧或いは論理値に駆動したとき、そのピンのグループにつながる全ネットの電圧或いは論理値のうち、被試験体の外部入出力ピンを開放状態にしたときの電圧或いは論理値と同じものが読めた場合はそのネットにつながる被試験体の外部入出力ピンにオープン故障が発生していると診断する。
【００６９】
又は試験装置から、複数ピンをショートさせたピンのグループに、ＨｉｇｈレベルとＬｏｗレベルの両方の電圧或いは論理値で順に駆動したとき、そのピンのグループにつながる全ネットの電圧或いは論理値のうち、試験装置から与えた電圧或いは論理値がＨｉｇｈである時とＬｏｗであるときの両方で同じ電圧或いは論理値が読めた場合はそのネットにつながる被試験体の外部入出力ピンにオープン故障が発生していると診断する。
【００７０】
尚、ＬＳＩの入出力ピン同士の接続についてのオープン故障の検出は、第一の試験過程に属しても、第二の試験過程に属しても何れでも構わない。
【００７１】
【実施例】
（実施例１）
本発明にかかる第一実施例であって、具備する信号ピンの電圧を制御・観測する手段としてバウンダリスキャン回路を内蔵する被試験体を試験対象とする電子回路アセンブリ試験装置について図面を用いて説明する。
【００７２】
図３は、本発明にかかる第一実施例である電子回路アセンブリ試験装置の要部の構成を被試験体とともに説明する図である。
本発明にかかる第一実施例である電子回路アセンブリ試験装置１は、バウンダリスキャン回路を持つ電子部品（図ではＬＳＩ）２２を一個以上搭載し、複数の外部入出力ピン２４を有する電子回路アセンブリ（図ではＭＣＭ）２１の試験をする。
【００７３】
そして、少なくとも一つの変形容易で柔軟な構造を有した導電性の部材５２を具備し、バウンダリスキャン回路制御のために電子回路アセンブリ２１との接続を担うと共に、試験対象の外部入出力ピン２４をそれぞれ開放状態にさせて試験すること、及び試験対象の外部入出力ピン２４を導電性の部材５２に挿着することにより互いにショート状態にさせて試験することの可能なアダプタ５１を具備する。
【００７４】
そして、該開放状態での試験で電子回路アセンブリ（ＭＣＭ）２１の試験対象の外部入出力ピン２４のショート故障を検出し、該ショート状態での試験で電子回路アセンブリ（ＭＣＭ）２１の試験対象の外部入出力ピン２４のオープン故障を検出することを特徴とする。
以下でさらに、被試験体の詳細、アダプタの詳細、及びそれらを用いた具体的な試験方法について説明する。
【００７５】
初めに、本実施例で用いた被試験体について説明する。
図４は、本実施例の電子回路アセンブリ試験装置の被試験体であるＭＣＭの正面図である。
図３及び図４に示すように、本発明にかかる実施例である電子回路アセンブリ試験装置１の試験に用いた被試験体は、バウンダリスキャン回路を持つ電子部品たるＬＳＩ２２を３個、基板２３上に搭載し、複数の外部入出力ピン２４を有する電子回路アセンブリであるＭＣＭ（マルチチップモジュール）２１である。
【００７６】
このとき用いるＭＣＭ２１は半田ボール２５を基板２３とＬＳＩ２２の間に納めてフリップチップ実装されているため、外観検査により半田の未着や半田ブリッジを検査することができない。
そして、このＭＣＭ２１に搭載される３つのＬＳＩの全ての信号ピンには、双方向のバウンダリスキャンセルが内蔵されている。ＭＣＭ２１上の全ての信号ネットにはプルアップ（ｐｕｌｌ−ｕｐ）がなされており、電源投入状態において信号ピン２４を開放し、ＬＳＩ２１の全ドライバを高インピーダンス（ＨｉＺ）にすると全ての信号ネットはＨｉｇｈレベルになるように設計されている。
【００７７】
尚、図３中、ＴＤＩ，ＴＭＳ，ＴＣＫ，ＴＤＯ，ＧＮＤ，ＶＤＤは、ＴＤＩはテスト・データ入力ピンを、ＴＭＳは電子回路アセンブリ試験装置によるＬＳＩのモード設定用のピンを、ＴＣＫはＴＭＳとＴＤＩとＴＤＯの転送同期用（クロック）信号ピンを、ＴＤＯは試験データ出力用のピンを、ＧＮＤはグランドピンを、ＶＤＤは電源ピンを表し、これらはバウンダリスキャンによる試験回路を制御するのに接続が必須とされる制御ピン２４ａである。
【００７８】
この６本のピンに挟まれた図３における６本の非接続のピンが試験対象のピン２４ｂとなる。
次に、本実施例の電子回路アセンブリ試験装置の具備するアダプタ５１，７１について説明する。
図５は本実施例の電子回路アセンブリ試験装置に使用するアダプタの要部構成を示す構成断面図であり、図５（Ａ）は本実施例の電子回路アセンブリ試験装置に使用するアダプタの一例を示す。そして、図５（Ｂ）は本実施例の電子回路アセンブリ試験装置に使用するアダプタの別の例を示す。
【００７９】
本実施例の電子回路アセンブリ試験装置の有するアダプタ５１，７１は、導電性の部材５２，７２と、この導電性の部材５２，７２を支持する樹脂ブロック５４，７４と、樹脂ブロック５４，７４と挟んで導電性の部材５２，７２をカバーするように設けられた絶縁板５５，７５と、配線パターン６４，８４を表面の一部に形成すると共にこの配線パターン６４，８４を樹脂ブロック５４，７４の導電性の部材５２，７２を支持する面の裏面との間に挟むようにして樹脂ブロック５４，７４下に設けられたプリント板６５，８５と、樹脂ブロック５４，７４及び絶縁板５５，７５及び導電性の部材５２，７２及びプリント板６５，８５を貫通してプリント板６５，８５にその先端が半田６６，８６で固定される絶縁性のプローブソケット５６，７６と、プローブソケット５６，７６内部に収納された導電性のプローブ６２，８２からなる。
【００８０】
導電性の部材５２，７２は何れも同一であり、電子回路アセンブリ試験装置１を介してグランド（ＧＮＤ）に接地・接続された導体の板５３，７３上に金属製のワイヤーをループ形状となるように編んで構成された布状の部材である。
従って、非常に柔軟な構造特性を有して、外部からの押圧に対して自身の形状を変化させることが可能である。具体的にはバウンダリスキャンによるＭＣＭ２１の試験時に、ＭＣＭ２１の外部入出力ピン２４を挿入することを許容し、その挿着が可能である。
【００８１】
そして、樹脂ブロック５４，７４には、ＭＣＭ２１の試験時のアダプタ５１，７１への挿着の際に、ＭＣＭ２１の外部入出力ピン２４の中の試験制御用のピン２４ａの位置と対応する位置に、樹脂ブロック５４，７４を貫通する内腔５７、７７が設けられている。
更に、試験を行なわない外部入出力ピン２４の位置と対応する位置に、やはり同様の樹脂ブロック５４，７４を貫通する内腔５８、７８が設けられている。
【００８２】
また、樹脂ブロック５４，７４を貫通する内腔５７，５８，７７，７８の上部の開口部と対向する位置に、やはり絶縁板５５，７５を貫通する内腔５９，６０，７９，８０が設けられている。
更に、絶縁板５５，７５にはそれらの内腔５７，５８，７７，７８に加え、ＭＣＭ２１の試験時のアダプタ５１，７１への挿着の際に試験をする外部入出力ピン２４ｂが導電性の部材内に挿着されるための内腔６１，８１を有している。
【００８３】
そして、アダプタ５１，７１は、絶縁性のプローブソケット５６，７６内部に収納された導電性のプローブ６２，８２をプローブソケット５６，７６を介して、絶縁板５５，７５の内腔５９，７９と樹脂ブロック５４，７４の内腔５７と７７とを通して、導電性の部材５２，７２に貫通させて挿着している。
従って、アダプタ５１，７１による前記のバウンダリスキャン回路制御のための接続は、ＭＣＭ２１のバウンダリスキャン回路に対応する外部入出力ピンの制御ピン２４ａとプローブ６２，８２の接触によりなされる。
【００８４】
この時、プローブ６２，８２は、外部入出力ピン２４ａの先端と接触するその先端表面の形状を、外部入出力ピン２４ａがズレたり、更にズレて外れたりしないように、内側に窪んだ形状、具体的にはその縦断面がＶ字形状を形成するような形状として有している。
また、プローブ６２，８２は、導電性の弾性体により支持されてプローブソケット５６，７６中に収納されている。よって、その支持によりプローブ６２，８２の先端部分はプローブソケット５６，７６の先端の開口部からその一部を突出させている。
【００８５】
この弾性体は金属製のバネであることが、その強度と信頼性の点から望ましく、本実施例においてはその金属製のバネ６３，８３が用いられた。
バネ６３，８３の支持によりプローブ６２，８２は外部から加わる押圧に従い、その先端の位置をプローブソケット５６，７６の先端の開口部の外から、プローブソケット５６，７６の内部まで上下に移動させることが可能である。
【００８６】
よってそのとき、押圧が外部入出力ピン２４ａの先端によるものであれば、プロープ６２，８２先端に加わる押圧に反発するバネ６３，８３の力により、プローブ６２，８２先端と外部入出力ピン２４ａの先端の接触による接続は強固なものとなる。
また、プローブ６２，８２を支えるバネ６３，８３のプリント板６５，８５側にある先端はプローブソケット５６，７６のプリント板６５，８５を貫通する下側先端からプローブソケット５６，７６の外側に出て、プローブソケット５６，７６の貫通する先端をプリント板６５，８５に固定している半田６６，８６に接している。
【００８７】
この半田６６，８６はプリント板６５，８５上の電子回路アセンブリ試験装置１のピンエレクトロニクス２に接続する配線パターン６４，８４とも接しており、結果的にバネ６３，８３とピンエレクトロニクス２を電気的に接続することになる。
従って、プローブ６２，８２は金属製のバネ６３，８３を介してピンエレクトロニクス２を電気的に接続することになり、ひいては、プローブ６２，８２と接触して接続するＭＣＭ２１のバウンダリスキャン回路に対応する外部入出力ピン２４ａと電子回路アセンブリ試験装置１を電気的に接続することになる。
【００８８】
このとき、絶縁性のプローブソケット５６，７６の作用により、プローブ６２，８２が貫通する導電性の部材５２，７２に対する電気的な接続の独立性は確実に確保されている。
また、アダプタ５１は、絶縁性の絶縁チューブ６７を絶縁板５５の内腔６０と樹脂ブロック５４の内腔５８を通して導電性の部材５２に貫通させて挿着しており、前記ショート状態で、試験不要な一部の前記外部入出力ピンを絶縁チューブ６７内に挿入させて、該試験不要な外部入出力ピンと導電性の部材５２との電気的接続を遮断することができる。
【００８９】
尚、アダプタ７１では、絶縁性の絶縁チューブ６７の代わりに、プローブ８２を収納して有していないプローブソケット７６を用いて、絶縁板７５の内腔８０と樹脂ブロック７４の内腔７８を通して導電性の部材７２に貫通させて挿着している。このとき、プローブソケット７６はプリント板８５に対しても、半田による固定は無いが、プローブ８２を内部に収納した場合と同様にその先端を貫通させている。
【００９０】
よって、前記ショート状態で、試験不要な一部の前記外部入出力ピンを絶縁性のプローブソケット７６内に挿入させて、該試験不要な外部入出力ピンと導電性の部材７２との電気的接続を遮断することができる。
また、図５（Ａ），（Ｂ）にはアダプタ５１，７１において何れも、プローブソケット５６，７６に収納されたプロープ６２，８２が２本と、絶縁性のチューブ６７又はプローブを収納しないプローブソケット７６が１本と、一つの外部入出力ピン２４ｂ挿着用の絶縁板中５５，７５の内腔６１，８１が描かれて示されている。
【００９１】
しかし、アダプタ５１，７１は何れも本発明にかかる実施例におけるアダプタの一例を示すものであり、プローブ６２，８２やピン挿着用の内腔６１，８１等の数と配置については、試験対象であるＭＣＭ等の被試験体の構造に対応させて任意に選択して、アダプタを構成することが可能である。
次に、上記の被試験体及びアダプタを用いた具体的な試験方法について説明する。
【００９２】
図６は、バウンダリスキャンによる試験の開始前及び試験中の被試験体ＭＣＭとアダプタの状態を説明する図であり、図６（Ａ）は試験前の状態を、図６（Ｂ）は前記した第一の試験過程における試験中の状態を、図６（Ｃ）は前記した第二の試験過程における試験中の状態を示している。
そして、図７はバウンダリスキャンにより行う本実施例の試験装置の被試験体ＭＣＭに対する前記第一の試験過程での試験の原理について説明する図である。
【００９３】
また、図８はバウンダリスキャンにより行う本実施例の試験装置の被試験体ＭＣＭに対する前記第二の試験過程での試験の原理について説明する図である。
図６（Ａ）は試験開始前の，ＭＣＭ２１をプローブ６２上に載せて加圧しない状態の図である。ＭＣＭ２１の外部入出力ピン２４ａの先端はプローブ６２と接触していない。試験開始前はこの状態でＭＣＭ２１がアダプタ５１上に設置される。
【００９４】
図６（Ｂ）は前記の第一の試験過程におけるＭＣＭ２１とプローブ６２を含むアダプタ５１の状態を示す。
第一の試験過程では、ＭＣＭ２１を上方から付き当てる仕組みのストッパー（図示されない）により定められる中間位置まで加圧下降する。この中間位置は、外部入出力ピン２４ａとプローブ６２の接続はプローブソケット５６内部のバネ６３の作用により十分なされるが、外部入出力ピン２４ｂは何れも導電性の部材５２に接しない位置であり、試験装置や被試験体の状況に応じて任意に決定される。
【００９５】
このとき図７に示すように、必要最小限の電源ピン及びグランドピン２４ａのみが試験装置１と接続し、他の試験対象となる外部入出力ピン２４ｂは何れも導電性の部材５２に接続せず全て開放状態となる。
この状態で、ＬＳＩ２２の電子回路アセンブリ試験回路を駆動するのに必要な電源ピンとＪＴＡＧ（Ｊｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ）ピン（ＴＤＩ，ＴＭＳ，ＴＣＫ，ＴＤＯ）２４ａが試験装置１と電気的に接続され、任意の二つのネットについて少なくとも一度は互いに異なる値となるように工夫されたパターンを与える。。
【００９６】
注目するネットの論理値を読みだしたとき、図７中に示すようなショート部位３１があれば、対応するピンで弱論理値ではなく強論理値が読みだされ、ショート故障が認識される。
そして、ショート部位が無く、弱論理値が読みだされればショート故障無しと診断される。
【００９７】
尚、この第一の試験でＬＳＩのピン同士のオープン故障の試験も同時に行なう。
図６（Ｃ）は前記の第二の試験過程におけるＭＣＭ２１とプローブ６２を含むアダプタ５１の状態を示す。
次に、第二の試験過程においては、図に示すように、ＭＣＭ２１を更に加圧してアダプタ５１に対して下降させ、付き当てる仕組みのストッパー（図示されない）により定められた位置にプローブ６２は設置される。
【００９８】
電源ピンとＪＴＡＧピン２４ａの試験装置１への接続はプローブ６２の作用により維持され、導電性の部材５２への挿着により、全ての試験対象の信号ピン２４ｂが、図８に示すようにグランド（ＧＮＤ）にショートされる。そして試験を行なわない試験対象の信号ピン２４ｂ’は、図６（Ｃ）に示すように、絶縁チューブ６７内の挿入され、開放が維持される。
【００９９】
このとき、試験対象の信号ピン２４ｂにつながるドライバが全てハイインピーダンス（ＨｉＺ）になるようにスキャンインを行い、全ての試験対象の信号ピン２４ｂの論理値を読みだす。外部入出力ピン２４ｂにつながる全てのネットは導電性の部材５２を介してＧＮＤに接続されているため、オープン故障がなければ、これらのネットの論理は全てＬｏｗレベルとなる。この被試験体２１のＬＳＩ２２の信号ピン２４にはプルアップ抵抗が内蔵されているので、外部入出力ピン２４ｂ”とＬＳＩ２２との間に図８中に示すオープン故障３２があれば、そのピン２４ｂ”につながるネットでＨｉｇｈレベルが観測される。
【０１００】
ＭＣＭ２１の外部入出力ピン２４ｂにつながるネットに属するＬＳＩ２２のピンにおいてＨｉｇｈレベルが読みだされれば、そのネットにオープン故障があると診断される。
次に、本発明にかかる電子回路アセンブリ試験装置に使用する、図５（Ｂ）に示された絶縁チューブ６７の代わりにプローブソケット７６を用いるアダプタの別の例を用いて試験を行なうことについて説明する。
【０１０１】
図９は、バウンダリスキャンにる試験の開始前及び試験中の被試験体ＭＣＭとアダプタの別の例の状態を説明する図であり、図９（Ａ）は試験前の状態を、図９（Ｂ）は前記した第一の試験過程における試験中の状態を、図９（Ｃ）は前記した第二の試験過程における試験中の状態を示している。
図９（Ａ）は試験開始前の，ＭＣＭ２１をプローブ８２上に載せて加圧しない状態の図である。ＭＣＭ２１の外部入出力ピン２４ａの先端はプローブ８２と接触していない。試験開始前はこの状態でＭＣＭ２１がアダプタ７１上に設置される。
【０１０２】
図９（Ｂ）は前記の第一の試験過程におけるＭＣＭ２１とプローブ８２を含むアダプタ７１の状態を示す。
先に図６で示したアダプタを用いた試験と同様に、第一の試験過程においてＭＣＭにおけるでショート故障の有無が診断される。
尚、この第一の試験でＬＳＩのピン同士のオープン故障の試験も同時に行なう。
【０１０３】
図９（Ｃ）は前記の第二の試験過程におけるＭＣＭ２１とプローブ８２を含むアダプタ７１の状態を示す。
先に図６で示したアダプタを用いた試験と同様に、第二の試験過程においてＭＣＭにおけるオープン故障の有無が診断される。
以上より、バウンダリスキャン回路等の具備する外部入出力ピンの電圧を制御・観測する手段を有する電子回路アセンブリの外部入出力ピンに生じるショート故障とオープン故障を、電子回路アセンブリ試験装置の非常に少ないピンエレクトロニクスのチャンネルを用いて実行することができる。
【０１０４】
（実施例２）
本発明にかかる第二実施例であって、具備する信号ピンの電圧を制御・観測する手段としてバウンダリスキャン回路を内蔵する被試験体を試験対象とする電子回路アセンブリ試験装置について図面を用いて説明する。
図１０は、本発明にかかる第二実施例である電子回路アセンブリ試験装置の要部の構成を被試験体とともに説明する図である。
【０１０５】
本発明にかかる第二実施例である電子回路アセンブリ試験装置１０１は、複数の外部入出力ピン１２４と、外部入出力ピン１２４中の試験対象ピン１２４ｂの電圧を制御して該電圧の観測が可能であると共に外部入出力ピン１２４中の制御ピン１２４ａを介して動作制御される試験手段としてバウンダリスキャン回路を持つ電子部品（図ではＬＳＩ）１２２と、を搭載して有する電子回路アセンブリ（図ではＭＣＭ）１２１の試験を行う。
【０１０６】
そして、該バウンダリスキャン回路の制御のための制御ピン１２４ａとの接続を担うと共に、試験対象ピン１２４ｂをそれぞれ開放状態にさせて試験すること、及び互いにショート状態にさせて試験することの可能なアダプタ１５１を具備する。
そして、該バウンダリスキャン回路を用い、該開放状態での試験で電子回路アセンブリ（図ではＭＣＭ）１２１の試験対象ピン１２４ｂのショート故障を検出し、該ショート状態での試験電圧の印加による試験で試験対象ピン１２４ｂのオープン故障を検出する。
【０１０７】
本実施例で用いた被試験体については、第一実施例の電子回路アセンブリ試験装置１において被試験体である電子回路アセンブリ（ＭＣＭ）２１（図４）と同じものを用いた。
以下でさらに、アダプタ１５１の詳細、及びそれらを用いた具体的な試験方法について説明する。
【０１０８】
先ず、本実施例の電子回路アセンブリ試験装置１０１の具備するアダプタ１５１について説明する。
図１１は本実施例の電子回路アセンブリ試験装置に使用するアダプタの要部構成を示す構成断面図である。
本実施例の電子回路アセンブリ試験装置１０１の有するアダプタ１５１は、樹脂ブロック１５４と、試験装置１０１のピンエレクトロニクス１０２に接続する配線パターン１６４を一部表面に形成して有すると共に樹脂ブロック１５４の裏面との間に配線パターン１６４を挟むようにして設けられたプリント板１６５と、樹脂ブロック１５４及びプリント板１６５を樹脂ブロック１５４の表面たる上面から貫通してプリント板１６５にその先端が半田１６６で固定され、樹脂ブロック１５４の内腔となっている絶縁性のプローブソケット１５６と、プローブソケット１５６内部に収納されて前記のバウンダリスキャン回路の制御のための制御ピン１２４ａとの接続を担う導電性の接続用のプローブ１５２と、試験対象ピン１２４ｂとの接続により前記ショート状態を形成する互いにネット１５５で短絡された複数の短絡用のプローブ１５３とからなる。
【０１０９】
この接続用のプローブ１５２と制御ピン１２４ａとの接続、及び複数の短絡用のプローブ１５３のネットによる短絡についてはその方法と構成について後に更に詳しく説明する。
そして、接続用プローブ１５２及び短絡用のプローブ１５３はそれぞれプローブソケット１５６中で導電性を持つ弾性体１６３，１７１により支持されて、樹脂ブロック１５４表面のプローブソケット１５６の開口部から突出する先端部１５２ａ，１５３ａが上方からの押圧に従いその高さ位置を上下に可変とされる。
【０１１０】
この弾性体は金属製のバネであることが、その強度と信頼性の点から望ましく、本実施例においては金属製のバネ１６３，１７１が用いられた。
更に、該押圧の無い状態では接続用プローブの先端部１５２ａが短絡用のプローブの先端部１５３ａより高い位置となるように設定されている。
よって、接続用プローブ１５２上方からの先端部１５２ａと制御ピン１２４ａとの接触により該接続を可能とすると共に、試験対象ピン１２４ｂを短絡用のプローブ１５３に接触しない状態に維持して前記開放状態での試験を可能とする。
【０１１１】
このとき、接続用プローブ１５２上方からの制御ピン１２４ｂの押圧により、先端部１５２ａと制御ピン１２４ａとの強い接触が可能となっており、その接触位置は、接続用のプローブ１５２に設けられた付き当てる仕組みのストッパー（図示されない）の作用により決定される。
そして更に、外部入出力ピン１２４の上方からの押圧により接続用プローブ１５２の先端部１５２ａの位置を下降させ、接続用プローブの先端部１５２ａと制御ピン１２４ａとの接触による該接続を維持したまま、試験対象ピン１２４ｂを短絡用のプローブ１５３の先端部１５３ａに接触させて前記ショート状態での試験を可能としている。
【０１１２】
尚このときに、短絡用プローブ１５３上方からの試験対象ピン１２４ｂの押圧により、先端部１５２ａと制御ピン１２４ａとの強い接触が可能となっており、その接触位置は、接続用のプローブ１５２及び短絡用のプローブ１５３に設けられた付き当てる仕組みのストッパー（図示されない）の作用により決定される。また、プローブ１５２，１５３は、外部入出力ピン１２４の先端と接触するその先端部１５２ａ，１５３ａの表面の形状を、外部入出力ピン１２４がズレて外れたりしないように、内側に窪んだ形状、具体的にはその縦断面がＶ字形状を形成するような形状として有している。
【０１１３】
そして、接続用のプローブ１５２を支えるバネ１６３下側のプリント板１６５側にある先端は、プローブソケット１５６のプリント板１６５を貫通する下側先端からプローブソケット１５６の外側に出て、プローブソケット１５６の貫通する先端をプリント板１６５に固定している半田１６６に接している。
この半田１６６はプリント板１６５上の電子回路アセンブリ試験装置１０１のピンエレクトロニクスに接続する配線パターン１６４とも接しており、結果的にバネ１６３と該ピンエレクトロニクス１０２とを電気的に接続することになる。
【０１１４】
従って、プローブ１５２は金属製のバネ１６３を介してピンエレクトロニクス１０２を電気的に接続することになり、ひいては、プローブ１５２と接触して接続するＭＣＭ１２１のバウンダリスキャン回路の制御ピン１２４ａと電子回路アセンブリ試験装置１０１を電気的に接続することになる。
また、短絡用のプローブ１５３を支えるバネ１７１下側のプリント板１６５側にある先端は、プローブソケット１５６のプリント板１６５を貫通する下側先端からプローブソケット１５６の外側に出て、プローブソケット１５６の貫通する先端をプリント板１６５に固定している半田１７２に接している。
【０１１５】
この半田１７２はプリント板１６５中に設けられたネット１５５とも接しており、結果的にバネ１７１とネット１５５とを電気的に接続することになる。
従って、複数の短絡用のプローブ１５３の全ては金属製のバネ１７１を介してネット１５５と電気的に接続することになり、ＭＣＭの試験対象ピン１２４ｂに対し、短絡用のプローブ１５３との接触しより、上記したショート状態を形成することになる。
【０１１６】
尚、図１１にはアダプタ１５１において、プローブソケット１５６に収納された短絡用のプロープ１５３が２本と、その両脇に接続用のプローブ１５２が２本描かれて示されている。
しかし、アダプタ１５１は本発明にかかる第二実施例の試験装置の具備するアダプタの一例を示すものであり、プローブ１５２，１５３の数と配置については、試験対象であるＭＣＭ等の被試験体の構造に対応させて任意に選択して、その他の上記構成要素とともにアダプタを構成することが可能である。
【０１１７】
次に、上記の被試験体ＭＣＭ１２１及びアダプタ１５１を用いた具体的な試験方法について説明する。
図１２は、バウンダリスキャンによる試験の開始前及び試験中の被試験体ＭＣＭとアダプタの状態を説明する図であり、図１２（Ａ）は試験前の状態を、図１２（Ｂ）は前記した第一の試験過程における試験中の状態を、図１２（Ｃ）は前記した第二の試験過程における試験中の状態を示している。
【０１１８】
図１２（Ａ）は試験開始前の，ＭＣＭ１２１を接続用プローブ１５２上に載せて加圧しない状態の図である。試験開始前はこの状態でＭＣＭ１２１がアダプタ１５１上に設置される。
図１２（Ｂ）は前記の第一の試験過程におけるＭＣＭ１２１と接続用プローブ１５２を含むアダプタ５１の状態を示す。
【０１１９】
第一の試験過程では、ＭＣＭ１２１を上方から付き当てる仕組みのストッパー（図示されない）により定められる中間位置まで加圧下降する。この中間位置は、制御ピン１２４ａと接続用プローブ１５２の接続は十分になされるが、試験対象ピン１２４ｂは何れも短絡用プローブ１５３に接しない位置にある。
よって、制御ピン１２４ａのみが試験装置１０１のピンエレクトロニクス１０２と接続し、他の試験対象となる外部入出力ピン１２４ｂは全て開放状態となる。
【０１２０】
この開放状態において第一実施例の場合と同様に前記した試験を行い、ＭＣＭ１２１内部の相互接続と入出力ピン１２４ｂのショート故障の検出を行うことができる。
次に、第二の試験過程においては、図に示すように、ＭＣＭ１２１を更に加圧してアダプタ１５１に対して下降させ、付き当てる仕組みのストッパー（図示されない）により定められた位置にプローブ１５２は設置される。
【０１２１】
制御ピン１２４ａの試験装置１０１への接続はプローブ１５２の作用により維持され、短絡用プローブ１５３との接触により、全ての試験対象の信号ピン１２４ｂが、図１０に示すようにグランド（ＧＮＤ）にショートされる。
このショート状態において第一実施例の場合と同様に前記した試験を行い、ＭＣＭ１２１内部の相互接続と、入出力ピン１２４ｂとＭＣＭ１２１の基板の間、該基板上の配線、該基板上の配線とＬＳＩ１２２との間の各オープン故障の検出を行うことができる。
【０１２２】
以上より、バウンダリスキャン回路等の具備する外部入出力ピンの電圧を制御・観測する手段を有する電子回路アセンブリの外部入出力ピンに生じるショート故障とオープン故障を、電子回路アセンブリ試験装置の非常に少ないピンエレクトロニクスのチャンネルを用いて実行することができる。
【０１２３】
【発明の効果】
請求項１及び請求項２及び請求項３及び請求項４記載の発明によれば、試験に使用する該試験装置の持つピンエレクトロニクスのチャンネル数を削減でき、簡便な試験を可能とする。そして、該試験に用いる試験装置において性能を低下させること無く、価格の上昇を抑えることができ、即ち低価格の試験装置の提供できる。
【０１２４】
請求項５及び請求項８及び請求項９記載の発明によれば、電子回路アセンブリを試験する試験装置と被試験体との間の独立した電気的接続の数を削減することが可能となる。
よって、試験に使用する該試験装置の持つピンエレクトロニクスのチャンネル数を削減でき、簡便な試験を可能とするとともに、性能を低下させること無く試験装置の価格の上昇を抑えること、即ち低価格の試験装置の提供できる。
【０１２５】
請求項６及び請求項７記載の発明によれば、被試験体の特性に合わせた細かい条件下での試験が可能であり、正確な試験が可能となる。
請求項１０記載の発明によれば、電子回路アセンブリを試験する試験装置と被試験体との間の独立した電気的接続の数を削減することが可能となる。
よって、試験に使用する該試験装置の持つピンエレクトロニクスのチャンネル数を削減でき、簡便な試験を可能とするとともに、性能を低下させること無く試験装置の価格の上昇を抑えること、即ち低価格の試験装置の提供できる。
【０１２６】
請求項１１及び請求項１２記載の発明によれば、電子回路アセンブリを試験する装置と被試験体との間に必要な独立した電気的接続の数を削減することが可能となる。
よって、試験に使用する該試験装置の持つピンエレクトロニクスのチャンネル数を削減でき、簡便な電子回路アセンブリ試験を可能とし、該試験に用いる試験装置において性能を低下させること無く、価格の上昇を抑えることができる。
【０１２７】
請求項１３及び請求項１６及び請求項１７記載の発明によれば、電子回路アセンブリを試験する装置と被試験体との間の独立した電気的接続の数を削減することが可能となる。
よって、試験に使用する装置の持つピンエレクトロニクスのチャンネル数を削減でき、簡便な試験を可能とし、性能を低下させること無く電子回路アセンブリの試験装置の価格の上昇を抑えることができる。
【０１２８】
請求項１４及び請求項１５記載の発明によれば、被試験体の特性に合わせた細かい条件下での電子回路アセンブリの試験装置による試験が可能であり、正確な試験が可能となる。
請求項１８記載の発明によれば、電子回路アセンブリを試験する装置と被試験体との間の独立した電気的接続の数を削減することが可能となる。
【０１２９】
よって、試験に使用する電子回路アセンブリの試験装置の持つピンエレクトロニクスのチャンネル数を削減でき、簡便な試験を可能とし、性能を低下させること無く試験装置の価格の上昇を抑えることができる。
【図面の簡単な説明】
【図１】電子回路アセンブリの試験対象ピンの開放状態でのショート故障検出の原理について説明する図である。
【図２】電子回路アセンブリの試験対象ピンのオープン故障検出の原理について説明する図である。
【図３】本発明にかかる第一実施例である電子回路アセンブリ試験装置の要部構成を被試験体とともに説明する図である。
【図４】本実施例の電子回路アセンブリ試験装置の被試験体であるＭＣＭの正面図である。
【図５】本発明にかかる第一実施例の電子回路アセンブリ試験装置に使用するアダプタの要部構成を示す構成断面図である。
【図６】第一実施例の電子回路アセンブリ試験装置を用いたバウンダリスキャンによる試験の開始前及び試験中のＭＣＭとアダプタの状態を説明する図である。
【図７】バウンダリスキャンにより行う第一実施例である試験装置のＭＣＭに対する第一の試験過程での試験の原理について説明する図である。
【図８】バウンダリスキャンにより行う第一実施例である試験装置の被試験体ＭＣＭに対する第二の試験過程での試験の原理について説明する図である。
【図９】第一実施例の電子回路アセンブリ試験装置を用いたバウンダリスキャンによる試験の開始前及び試験中のＭＣＭとアダプタの別の例の状態を説明する図である。
【図１０】本発明にかかる第二実施例である電子回路アセンブリ試験装置の要部の構成を被試験体とともに説明する図である。
【図１１】本発明にかかる第二実施例の電子回路アセンブリ試験装置に使用するアダプタの要部構成を示す構成断面図である。
【図１２】第二実施例の電子回路アセンブリ試験装置を用いたバウンダリスキャンによる試験の開始前及び試験中のＭＣＭとアダプタの状態を説明する図である。
【図１３】従来のバウンダリスキャン試験方法及び試験装置を説明する図である。
【符号の説明】
１，１０１ 電子回路アセンブリ試験装置
２，１０２ ピンエレクトロニクス
２１，１２１ ＭＣＭ
２２，１２２，２０１，２１１，２２１，２３１，２４１，３０１，３１１ ＬＳＩ
２３ 基板
２４，１２４ 外部入出力ピン
２４ａ，１２４ａ 制御ピン
２４ｂ，１２４ｂ 試験対象の信号ピン
２４ｂ’ 試験を行なわない試験対象の信号ピン
２５ 半田ボール
５１，７１，１５１ アダプタ
５２，７２ 導電性の部材
５３，７３ 導体の板
５４，７４，１５４ 樹脂ブロック
５５，７５ 絶縁板
５６，７６，１５６ プローブソケット
５７，５８，５９，６０，６１，７７，７８，７９，８０，８１ 内腔
６２，８２ プローブ
６３，８３，１６３，１７１ バネ
６４，８４，１６４ 配線パターン
６５，８５，１６５ プリント基板
６６，８６，１６６，１７２ 半田
６７ 絶縁チューブ
１５２ 接続用プローブ
１５３ 短絡用プローブ
１５５ ネット
２００，２１０，２２０，２３０，２４０，３００，３１０ 電子回路アセンブリ
２０２，２１２ａ，２１２ｂ，２２２ａ，２２２ｂ，２３２ａ，２３２ｂ，２４２ａ，２４２ｂ 開放ピン
３０２，３１２ａ，３１２ｂ 入出力ピン
２１３，２２３，２３４，２４４ ショート故障
２３３，２４３ ｐｕｌｌ−ｕｐ
３１４ オープン故障
Claims (18)
- 試験対象となる試験対象ピンと試験制御用の入出力ピンとからなる複数の外部入出力ピンと、該試験制御用入出力ピンを介して各試験対象ピンの電圧を独立に制御すると共に該電圧を独立に観測することを可能とする試験手段とを有すると共に被試験体内に設けられた電子回路アセンブリに対しアダプタを用いての試験を行う電子回路アセンブリ試験方法であって、
該被試験体を前記アダプタに対して中間位置まで加圧下降させることにより、該試験制御用入出力ピンを用いて該試験手段制御の接続をし、該接続を維持しつつ該試験対象ピンを開放状態にし、該試験手段を用いて該試験対象ピンのショート故障を検出する第１の試験過程と、
該被試験体を前記アダプタに対して更に加圧下降させることとにより、該接続を維持しつつ、該試験対象ピンを導体のみから構成される短絡用構造物に接触させて互いにショート状態にすると共に該ピンに試験電圧を一括印加し、該試験手段を用いて該試験対象ピンのオープン故障を検出する第２の試験過程とを有することを特徴とする電子回路アセンブリ試験方法。 - 請求項１記載の電子回路アセンブリ試験方法において、
前記試験手段は該電子回路アセンブリに内蔵されるバウンダリスキャン回路であることを特徴とする電子回路アセンブリ試験方法。 - 複数の外部入出力ピンと、該外部入出力ピン中の試験対象ピンの電圧を制御して該電圧の観測が可能であると共に該外部入出力ピン中の制御ピンを介して動作制御される試験手段とを有すると共に被試験体内に設けられた電子回路アセンブリに対し試験を行う電子回路アセンブリ試験装置であって、
該試験手段の制御のための該制御ピンとの接続を担うプローブと、該試験対象ピンをそれぞれ互いにショート状態にさせて試験することの可能な導電性部材とを有し、該被試験体の位置により該制御ピンと該プローブとが接続した第１の状態と、該制御ピンと該プローブとの接続を維持しつつ該試験対象ピンと該導電性部材とショート状態とする第２の状態とに接続状態を切り替え可能な構成としたアダプタを具備し、
該第１の状態で、該試験手段を用いて該開放状態での試験で該試験対象ピンのショート故障を検出し、
該第２の状態で、該ショート状態での試験電圧の印加による試験で該試験対象ピンのオープン故障を検出することを特徴とする電子回路アセンブリ試験装置。 - 請求項３記載の電子回路アセンブリ試験装置において、
前記試験対象ピンの電圧を制御すると共に電圧観測可能な試験手段は該電子回路アセンブリに内蔵されるバウンダリスキャン回路であることを特徴とする電子回路アセンブリ試験装置。 - 請求項３又は請求項４の何れか記載の電子回路アセンブリ試験装置において、
前記アダプタは、少なくとも一つの変形容易で柔軟な構造を有した短絡用の導電性の部材と、前記試験手段の制御のための前記制御ピンとの接続を担う導電性の接続用のプローブと、該導電性の部材を支持すると共に該プローブを収納する内腔を有する支持体と、からなり、
該プローブは該支持体上の該導電性の部材を貫通して該支持体中の該内腔に収納可能とされる共に、該導電性の部材と接する部分には絶縁手段を設けて該導電性の部材との接続を遮断しており、更に、該内腔中で導電性を持つ弾性体により支持されて、該支持体上の該導電性の部材より高い位置まで該内腔から突出する先端部が上方からの押圧に従いその高さ位置を可変とされており、
該プローブ上方からの該先端部と該制御ピンとの接触により該接続を可能とすると共に、該試験対象ピンを該短絡用の導電性の部材に接触しない状態に維持して前記開放状態での試験を可能とし、
更に、該外部入出力ピンの上方からの押圧により該プローブの先端部位置を下降させ、該プローブの先端部と該制御ピンとの接触による該接続を維持したまま、該試験対象ピンを該短絡用の導電性の部材に接触させて前記ショート状態での試験を可能としたことを特徴とする電子回路アセンブリ試験装置。 - 請求項５記載の電子回路アセンブリ試験装置において、
前記上方からの押圧による該試験対象ピンと該短絡用の導電性の部材との接触時に、
前記外部入出力ピン中の試験対象ピン及び制御ピン以外のピンが該導電性の部材に接触できないように、該導電性の部材内の該ピンと対応する位置に絶縁装置を設けたことを特徴とする電子回路アセンブリ試験装置。 - 請求項６記載の電子回路アセンブリ試験装置において、
前記導電性の部材内の該ピンと対応する位置に設けられた絶縁装置は、該導電性の部材内に貫通されて設けられた絶縁チューブであることを特徴とする電子回路アセンブリ試験装置。 - 請求項５乃至請求項７の何れか一項記載の電子回路アセンブリ試験装置において、
前記短絡用の導電性の部材は、金属製のワイヤーを編んで構成された導電性の布であることを特徴とする電子回路アセンブリ試験装置。 - 請求項５乃至請求項８の何れか一項記載の電子回路アセンブリ試験装置において、
前記のプローブの前記導電性の部材と接する部分に設けられた絶縁手段は該プローブをコートする絶縁膜であり、
該プローブは該導電性の部材と接する部分を絶縁コーティングされたプローブであることを特徴とする電子回路アセンブリ試験装置。 - 請求項３又は請求項４の何れか記載の電子回路アセンブリ試験装置において、
前記アダプタは、前記試験手段の制御のための前記制御ピンとの接続を担う導電性の接続用のプローブと、前記試験対象ピンとの接続により前記ショート状態を形成する互いに短絡された複数の短絡用のプローブと、該接続用プローブ及び短絡用のプローブをそれぞれ収納可能な内腔を有する樹脂ブロックからなり、
該接続用プローブ及び短絡用のプローブはそれぞれ該内腔中で保持されると共に、該接続用プローブは導電性を持つ弾性体により支持されて、該内腔から突出する先端部が上方からの押圧に従いその高さ位置を可変とされ、更に、該押圧の無い状態では該接続用プローブの先端部が該短絡用のプローブの先端部より高い位置となるように設定されており、
該接続用プローブ上方からの該先端部と該制御ピンとの接触により該接続を可能とすると共に、該試験対象ピンを該短絡用のプローブに接触しない状態に維持して前記開放状態での試験を可能とし、
更に、該外部入出力ピンの上方からの押圧により該接続用プローブの先端部の位置を下降させ、該接続用プローブの先端部と該制御ピンとの接触による該接続を維持したまま、該試験対象ピンを該短絡用のプローブに接触させて前記ショート状態での試験を可能としたことを特徴とする電子回路アセンブリ試験装置。 - 複数の外部入出力ピンと、該外部入出力ピン中の試験対象ピンの電圧を制御して該電圧の観測が可能であると共に該外部入出力ピン中の制御ピンを介して動作制御される試験手段と、を有する電子回路アセンブリと、
該試験手段の動作制御を行って該電子アセンブリの持つ該試験対象ピンのショート故障とオープン故障を検出する電子回路アセンブリ試験装置と、
を接続する該試験用アダプタであって、
該手段の制御のための該電子回路アセンブリの接続を担うと共に、該接続を維持しつつ該電子回路アセンブリの持つ該試験対象ピンをそれぞれ開放状態にすること及び互いにショート状態にすることを可能とし、
該試験装置による該試験手段を用いた該開放状態での該試験対象ピンのショート故障検出及び該ショート状態での試験対象ピンへの試験電圧の一括印加を伴う該試験対象ピンのオープン故障検出とを可能としたことを特徴とする電子回路アセンブリ試験用アダプタ。 - 請求項１１記載の電子回路アセンブリ試験用アダプタにおいて、
前記試験対象ピンの電圧を制御すると共に電圧観測可能な試験手段は該電子回路アセンブリに内蔵されるバウンダリスキャン回路であることを特徴とする電子回路アセンブリ試験用アダプタ。 - 請求項１１又は請求項１２の何れか記載の電子回路アセンブリ試験用アダプタにおいて、
少なくとも一つの変形容易で柔軟な構造を有した短絡用の導電性の部材と、前記試験手段の制御のための前記制御ピンとの接続を担う導電性の接続用のプローブと、該導電性の部材を支持すると共に該プローブを収納する内腔を有する支持体と、からなり、
該プローブは該支持体上の該導電性の部材を貫通して該支持体中の該内腔に収納可能とされる共に、該導電性の部材と接する部分には絶縁手段を設けて該導電性の部材との接続を遮断しており、更に、該内腔中で導電性を持つ弾性体により支持されて、該支持体上の該導電性の部材より高い位置まで該内腔から突出する先端部が上方からの押圧に従いその高さ位置を可変とされており、
該プローブ上方からの該先端部と該制御ピンとの接触により該接続を可能とすると共に、該試験対象ピンを該短絡用の導電性の部材に接触しない状態に維持して前記開放状態での試験を可能とし、
更に、該外部入出力ピンの上方からの押圧により該プローブの先端部位置を下降させ、該プローブの先端部と該制御ピンとの接触による該接続を維持したまま、該試験対象ピンを該短絡用の導電性の部材に接触させて前記ショート状態での試験を可能としたことを特徴とする電子回路アセンブリ試験用アダプタ。 - 請求項１３記載の電子回路アセンブリ試験用アダプタにおいて、
前記上方からの押圧による該試験対象ピンと該短絡用の導電性の部材との接触時に、
前記外部入出力ピン中の試験対象ピン及び制御ピン以外のピンが該導電性の部材に接触できないように、該導電性の部材内の該ピンと対応する位置に絶縁装置を設けたことを特徴とする電子回路アセンブリ試験用アダプタ。 - 請求項１４記載の電子回路アセンブリ試験用アダプタにおいて、
前記導電性の部材内の該ピンと対応する位置に設けられた絶縁装置は、該導電性の部材内に貫通されて設けられた絶縁チューブであることを特徴とする電子回路アセンブリ試験用アダプタ。 - 請求項１３乃至請求項１５の何れか一項記載の電子回路アセンブリ試験用アダプタにおいて、
前記短絡用の導電性の部材は、金属製のワイヤーを編んで構成された導電性の布であることを特徴とする電子回路アセンブリ試験用アダプタ。 - 請求項１３乃至請求項１６の何れか一項記載の電子回路アセンブリ試験用アダプタにおいて、
前記のプローブの前記導電性の部材と接する部分に設けられた絶縁手段は該プローブをコートする絶縁膜であり、
該プローブは該導電性の部材と接する部分を絶縁コーティングされたプローブであることを特徴とする電子回路アセンブリ試験用アダプタ。 - 請求項１１又は請求項１２の何れか記載の電子回路アセンブリ試験用アダプタにおいて、
前記試験手段の制御のための前記制御ピンとの接続を担う導電性の接続用のプローブと、前記試験対象ピンとの接続により前記ショート状態を形成する互いに短絡された複数の短絡用のプローブと、該接続用プローブ及び短絡用のプローブをそれぞれ収納可能な内腔を有する樹脂ブロックからなり、
該接続用プローブ及び短絡用のプローブはそれぞれ該内腔中で保持されると共に、該接続用プローブは導電性を持つ弾性体により支持されて、該内腔から突出する先端部が上方からの押圧に従いその高さ位置を可変とされ、更に、該押圧の無い状態では該接続用プローブの先端部が該短絡用のプローブの先端部より高い位置となるように設定されており、
該接続用プローブ上方からの該先端部と該制御ピンとの接触により該接続を可能とすると共に、該試験対象ピンを該短絡用のプローブに接触しない状態に維持して前記開放状態での試験を可能とし、
更に、該外部入出力ピンの上方からの押圧により該接続用プローブの先端部位置を下降させ、該接続用プローブの先端部と該制御ピンとの接触による該接続を維持したまま、該試験対象ピンを該短絡用のプローブに接触させて前記ショート状態での試験を可能としたことを特徴とする電子回路アセンブリ試験用アダプタ。
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