JP3588035B2 - Gaming machine - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、遊技者の操作に応じて遊技が行われるパチンコ遊技機、コイン遊技機、スロット機等の遊技機に関し、特に、遊技盤における遊技領域において遊技者の操作に応じて遊技が行われる遊技機に関する。
【０００２】
【従来の技術】
遊技機の一例として、遊技球などの遊技媒体を発射装置によって遊技領域に発射し、遊技領域に設けられている入賞口などの入賞領域に遊技媒体が入賞すると、所定個の賞球が遊技者に払い出されるものがある。さらに、表示状態が変化可能な可変表示部が設けられ、可変表示部の表示結果があらかじめ定められた特定の表示態様となった場合に所定の遊技価値を遊技者に与えるように構成されたものがある。
【０００３】
なお、遊技価値とは、遊技機の遊技領域に設けられた可変入賞球装置の状態が打球が入賞しやすい遊技者にとって有利な状態になることや、遊技者にとって有利な状態となるための権利を発生させたりすることや、景品遊技媒体払出の条件が成立しやすくなる状態になることことである。
【０００４】
パチンコ遊技機では、特別図柄を表示する可変表示部の表示結果があらかじめ定められた特定の表示態様の組合せとなることを、通常、「大当り」という。大当りが発生すると、例えば、大入賞口が所定回数開放して打球が入賞しやすい大当り遊技状態に移行する。そして、各開放期間において、所定個（例えば１０個）の大入賞口への入賞があると大入賞口は閉成する。そして、大入賞口の開放回数は、所定回数（例えば１６ラウンド）に固定されている。なお、各開放について開放時間（例えば２９．５秒）が決められ、入賞数が所定個に達しなくても開放時間が経過すると大入賞口は閉成する。また、大入賞口が閉成した時点で所定の条件（例えば、大入賞口内に設けられているＶゾーンへの入賞）が成立していない場合には、大当り遊技状態は終了する。
【０００５】
また、「大当り」の組合せ以外の表示態様の組合せのうち、複数の可変表示部の表示結果のうちの一部が未だに導出表示されていない段階において、既に表示結果が導出表示されている可変表示部の表示態様が特定の表示態様の組合せとなる表示条件を満たしている状態を「リーチ」という。そして、可変表示部に可変表示される識別情報の表示結果が「リーチ」となる条件を満たさない場合には「はずれ」となり、可変表示状態は終了する。遊技者は、大当りをいかにして発生させるかを楽しみつつ遊技を行う。
【０００６】
遊技機における遊技進行はマイクロコンピュータ等による遊技制御手段によって制御される。可変表示装置に表示される識別情報、キャラクタ画像および背景画像は、遊技制御手段からの表示制御コマンドデータに従って動作する表示制御手段によって制御される。可変表示装置に表示される識別情報、キャラクタ画像および背景画像は、一般に、表示制御用のマイクロコンピュータとマイクロコンピュータの指示に応じて画像データを生成して可変表示装置側に転送するビデオディスプレイプロセッサ（ＶＤＰ）とによって制御されるが、表示制御用のマイクロコンピュータのプログラム容量は大きい。
【０００７】
従って、プログラム容量に制限のある遊技制御手段のマイクロコンピュータで可変表示装置に表示される識別情報等を制御することはできず、遊技制御手段のマイクロコンピュータとは別の表示制御用のマイクロコンピュータ（表示制御手段）が用いられる。よって、遊技の進行を制御する遊技制御手段は、表示制御手段に対して表示制御のためのコマンドを送信する必要がある。
【０００８】
また、遊技球が遊技盤に設けられている入賞口に遊技球が入賞すると、あらかじめ決められている個数の賞球払出が行われる。遊技の進行は主基板に搭載された遊技制御手段によって制御されるので、入賞にもとづく賞球個数は、遊技制御手段によって決定され、払出装置を制御する払出制御基板に送信される。
【０００９】
さらに、そのような遊技機では、スピーカが設けられ遊技効果を増進するために遊技の進行に伴ってスピーカから種々の効果音が発せられる。また、遊技機の遊技領域や枠体にランプやＬＥＤ等の発光体が設けられ、遊技効果を増進するために遊技の進行に伴ってそれらの発光体が点灯されたり消灯されたりする。スピーカからの音声および各発光体の点灯／消灯は遊技の進行状況に応じて制御されるので、それらの制御は、一般に、遊技の進行を制御する遊技制御手段によって行われる。その場合、遊技制御手段とは別体に設けられスピーカに対する具体的な制御を行う音声制御手段や発光体に対する具体的制御を行う発光体制御手段を設けると、遊技制御手段の制御負担を軽くすることができる。
【００１０】
以上のように、遊技機には、遊技制御手段の他に種々の制御手段が搭載されている場合がある。その場合、遊技の進行を制御する遊技制御手段は、遊技状況に応じて動作指示を示す各コマンドを、各制御基板に搭載された各制御手段に送信する。以下、遊技制御基板およびその他の各制御基板に搭載された各制御手段を、電気部品制御手段ということがある。以下、遊技制御基板およびその他の各制御基板を電気部品制御基板と呼ぶことがある。また、払出制御手段は、価値付与制御手段の一例である。
【００１１】
各電気部品制御基板における電気部品制御手段はマイクロコンピュータで実現されることが多い。マイクロコンピュータを用いた場合には、電源投入時にマイクロコンピュータにリセット状態を与えてその後にリセット解除状態にする必要がある。従って、各電気部品制御基板にはリセット信号を生成するための回路が設けられる。
【００１２】
また、遊技機において停電等が生じ電源復旧すると、停電等の発生直前の遊技状態がキャンセルされて初期状態から遊技が再開される。その場合、停電等の発生直前の遊技状態が遊技者にとって有利な遊技状態であったときには、停電等によって遊技者に不利益が与えられることがある。そのような不都合の発生を防止するには、停電等が発生したことを検知して、電源が完全に落ちる前に遊技状態を保存すればよい。そして、電源復旧時に、保存されていた遊技状態を復元すればよい。停電等の発生は、一般に、電源電圧のレベルが所定値を下回ったことが検出されることによって検知される。
【００１３】
【発明が解決しようとする課題】
ところが、電源電圧のレベルが所定値を下回ったことが検出されたにもかかわらず、電源が落ちず復旧する可能性もある。例えば、ごく短い期間の電源瞬断が生じたようなときには、電源電圧のレベルが下がるが、その値が０またはそれに近い値まで下がりきらず正常なレベルに復旧する可能性がある。その場合、停電等が発生したことが検知され所定の遊技状態保存処理が開始されたにもかかわらず、電源が落ちず、遊技機の動作状態に矛盾が生ずるといった可能性もある。
【００１４】
そこで、本発明は、停電等の発生時に遊技状態を保存するように構成された遊技機において、ごく短時間の電源瞬断等が生じても制御状態に支障を来すことのない遊技機を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明による遊技機は、遊技者が所定の遊技を行い、遊技領域に設けられている入賞領域に遊技球が入賞したことに応じて遊技者に賞球を払い出す遊技機であって、遊技機に設けられている電気部品を制御するためのマイクロコンピュータを含む制御手段と、電気部品の制御に関わり変動する制御データを遊技機への電力供給停止時にも保持可能な変動データ記憶手段と、遊技球が入賞領域に入賞したことを検出し、賞球を払い出すためにマイクロコンピュータに検出出力する遊技球検出スイッチと、交流電源からの交流を直流に変換する整流手段と、整流手段によって変換された直流電圧から該直流電圧よりも低い電圧であって遊技機で用いられる遊技球検出スイッチに供給される直流電圧および該遊技球検出スイッチに供給される直流電圧よりもさらに低い電圧であってマイクロコンピュータの駆動電源である直流電圧を生成する直流電圧生成手段と、遊技球検出スイッチに供給される直流電圧よりも高い電圧であって整流手段によって交流から直流に変換された直後の直流電圧を監視し、該監視している直流電圧が遊技球検出スイッチに供給される直流電圧よりも高い第１の電圧に低下したことを検出したときに検出信号を出力する第１の電源監視手段と、マイクロコンピュータに対して作動の許容と作動の停止とのいずれかを示すリセット信号を供給するリセット信号作成手段とを備え、マイクロコンピュータは、第１の電源監視手段からの検出信号の入力に応じて変動データ記憶手段の記憶内容が正常であるか否かを診断するためのチェックデータを生成して当該変動データ記憶手段に保存する処理を含む電力供給停止準備処理を実行し、リセット信号作成手段は、遊技機で使用される電源電圧を監視し、電源電圧が第１の電圧よりも低い第２の電圧となったことを検出する第２の電源監視手段と、電源電圧が第２の電圧よりも低い第３の電圧となったことを検出する第３の電源監視手段とを含み、第２の電源監視手段により電源電圧が第２の電圧を下回ったことを検出したときにリセット信号の状態をマイクロコンピュータの作動の停止を示す状態にし、マイクロコンピュータの作動の停止を示す状態にした後、電源電圧が第３の電圧にまで低下したことを第３の電源監視手段により検出することなく、第２の電源監視手段により第２の電圧に回復したことを検出したときは、さらにリセット信号の状態をマイクロコンピュータの作動の許容を示す状態とし、監視する直流電圧が、第１の電源監視手段が検出信号を出力したあとリセット信号作成手段がリセット信号の状態をマイクロコンピュータの作動の停止を示す状態とするまでの所定期間内にマイクロコンピュータにより電力供給停止準備処理が完了するように設定された第２の電圧を下回ったときに、リセット信号の状態をマイクロコンピュータの作動の停止を示す状態にすることを特徴とする。
【００１６】
マイクロコンピュータが、電力供給開始時にチェックデータにもとづいて変動データ記憶手段の記憶内容が正常であるか否かの判定を行う判定手段と、判定手段の判定結果が正常であるときには変動データ記憶手段に保持されている保持データにもとづいて制御を再開させる遊技状態復旧処理を実行し、判定手段の判定結果が正常でないときには初期化処理を実行する電力供給開始時処理手段とを有する構成とされていてもよい。
【００２０】
リセット信号作成手段が、リセット信号を、断続的に２回、作動の許容を示す状態にすることが可能であるように構成されていてもよい。
【００２２】
マイクロコンピュータのうちには遊技進行を制御する遊技制御用マイクロコンピュータがあり、遊技制御用マイクロコンピュータが電力供給停止準備処理を実行するように構成されていてもよい。
【００２３】
マイクロコンピュータのうちには遊技者に価値を付与する制御を行う払出制御用マイクロコンピュータがあり、払出制御用マイクロコンピュータが電力供給停止準備処理を実行するように構成されていてもよい。なお、価値とは、入賞等の所定の条件成立に応じて遊技者に払い出される遊技球，コイン等の遊技媒体や、入賞等の所定の条件成立に応じて遊技者に付与される得点等のことである。
【００２４】
遊技進行を制御する遊技制御手段が搭載された遊技制御基板と、遊技制御手段以外の制御手段が搭載された１つ以上の電気部品制御基板を備え、リセット信号作成手段が、電気部品制御基板を作動状態にした後に遊技制御基板を作動状態にするように構成されていてもよい。
【００２５】
【発明の実施の形態】
以下、本発明の一実施形態を図面を参照して説明する。
まず、遊技機の一例であるパチンコ遊技機の全体の構成について説明する。図１はパチンコ遊技機１を正面からみた正面図、図２はパチンコ遊技機１の裏面に配置されている各基板を示す背面図、図３はパチンコ遊技機１の機構板を背面からみた背面図である。なお、以下の実施の形態では、パチンコ遊技機を例に説明を行うが、本発明による遊技機はパチンコ遊技機に限られず、画像式の遊技機やスロット機に適用することもできる。
【００２６】
図１に示すように、パチンコ遊技機１は、額縁状に形成されたガラス扉枠２を有する。ガラス扉枠２の下部表面には打球供給皿３がある。打球供給皿３の下部には、打球供給皿３からあふれた貯留球を貯留する余剰球受皿４と打球を発射する打球操作ハンドル（操作ノブ）５が設けられている。ガラス扉枠２の後方には、遊技盤６が着脱可能に取り付けられている。また、遊技盤６の前面には遊技領域７が設けられている。
【００２７】
遊技領域７の中央付近には、複数種類の図柄を可変表示するための可変表示部９と７セグメントＬＥＤによる可変表示器１０とを含む可変表示装置８が設けられている。また、可変表示器１０の下部には、４個のＬＥＤからなる通過記憶表示器（普通図柄用記憶表示器）４１が設けられている。この実施の形態では、可変表示部９には、「左」、「中」、「右」の３つの図柄表示エリアがある。可変表示装置８の側部には、打球を導く通過ゲート１１が設けられている。通過ゲート１１を通過した打球は、球出口１３を経て始動入賞口１４の方に導かれる。通過ゲート１１と球出口１３との間の通路には、通過ゲート１１を通過した打球を検出するゲートスイッチ１２がある。また、始動入賞口１４に入った入賞球は、遊技盤６の背面に導かれ、始動口スイッチ１７によって検出される。また、始動入賞口１４の下部には開閉動作を行う可変入賞球装置１５が設けられている。可変入賞球装置１５は、ソレノイド１６によって開状態とされる。
【００２８】
可変入賞球装置１５の下部には、特定遊技状態（大当り状態）においてソレノイド２１によって開状態とされる開閉板２０が設けられている。この実施の形態では、開閉板２０が大入賞口を開閉する手段となる。開閉板２０から遊技盤６の背面に導かれた入賞球のうち一方（Ｖゾーン）に入った入賞球はＶカウントスイッチ２２で検出される。また、開閉板２０からの入賞球はカウントスイッチ２３で検出される。可変表示装置８の下部には、始動入賞口１４に入った入賞球数を表示する４個の表示部を有する始動入賞記憶表示器１８が設けられている。この例では、４個を上限として、始動入賞がある毎に、始動入賞記憶表示器１８は点灯している表示部を１つずつ増やす。そして、可変表示部９の可変表示が開始される毎に、点灯している表示部を１つ減らす。
【００２９】
遊技盤６には、複数の入賞口１９，２４が設けられ、遊技球のそれぞれの入賞口１９，２４への入賞は、対応して設けられている入賞口スイッチ１９ａ，２４ａによって検出される。遊技領域７の左右周辺には、遊技中に点滅表示される装飾ランプ２５が設けられ、下部には、入賞しなかった打球を吸収するアウト口２６がある。また、遊技領域７の外側の左右上部には、効果音を発する２つのスピーカ２７が設けられている。遊技領域７の外周には、遊技効果ＬＥＤ２８ａおよび遊技効果ランプ２８ｂ，２８ｃが設けられている。
【００３０】
そして、この例では、一方のスピーカ２７の近傍に、景品球払出時に点灯する賞球ランプ５１が設けられ、他方のスピーカ２７の近傍に、補給球が切れたときに点灯する球切れランプ５２が設けられている。さらに、図１には、パチンコ遊技台１に隣接して設置され、プリペイドカードが挿入されることによって球貸しを可能にするカードユニット５０も示されている。
【００３１】
カードユニット５０には、使用可能状態であるか否かを示す使用可表示ランプ１５１、カード内に記録された残額情報に端数（１００円未満の数）が存在する場合にその端数を打球供給皿３の近傍に設けられる度数表示ＬＥＤに表示させるための端数表示スイッチ１５２、カードユニット５０がいずれの側のパチンコ遊技機１に対応しているのかを示す連結台方向表示器１５３、カードユニット５０内にカードが投入されていることを示すカード投入表示ランプ１５４、記録媒体としてのカードが挿入されるカード挿入口１５５、およびカード挿入口１５５の裏面に設けられているカードリーダライタの機構を点検する場合にカードユニット５０を解放するためのカードユニット錠１５６が設けられている。
【００３２】
打球発射装置から発射された打球は、打球レールを通って遊技領域７に入り、その後、遊技領域７を下りてくる。打球が通過ゲート１１を通ってゲートスイッチ１２で検出されると、可変表示器１０の表示数字が連続的に変化する状態になる。また、打球が始動入賞口１４に入り始動口スイッチ１７で検出されると、図柄の変動を開始できる状態であれば、可変表示部９内の図柄が回転を始める。図柄の変動を開始できる状態でなければ、始動入賞記憶を１増やす。
【００３３】
可変表示部９内の画像の回転は、一定時間が経過したときに停止する。停止時の画像の組み合わせが大当り図柄の組み合わせであると、大当り遊技状態に移行する。すなわち、開閉板２０が、一定時間経過するまで、または、所定個数（例えば１０個）の打球が入賞するまで開放する。そして、開閉板２０の開放中に打球が特定入賞領域に入賞しＶカウントスイッチ２２で検出されると、継続権が発生し開閉板２０の開放が再度行われる。継続権の発生は、所定回数（例えば１５ラウンド）許容される。
【００３４】
停止時の可変表示部９内の画像の組み合わせが確率変動を伴う大当り図柄の組み合わせである場合には、次に大当りとなる確率が高くなる。すなわち、高確率状態という遊技者にとってさらに有利な状態となる。また、可変表示器１０における停止図柄が所定の図柄（当り図柄）である場合に、可変入賞球装置１５が所定時間だけ開状態になる。さらに、高確率状態では、可変表示器１０における停止図柄が当り図柄になる確率が高められるとともに、可変入賞球装置１５の開放時間と開放回数が高められる。
【００３５】
次に、パチンコ遊技機１の裏面に配置されている各基板について説明する。
図２に示すように、パチンコ遊技機１の裏面では、枠体２Ａ内の機構板の上部に球貯留タンク３８が設けられ、パチンコ遊技機１が遊技機設置島に設置された状態でその上方から遊技球が球貯留タンク３８に供給される。球貯留タンク３８内の遊技球は、誘導樋３９を通って球払出機構（図示せず）に至る。
【００３６】
遊技機裏面側では、可変表示部９を制御する可変表示制御ユニット２９、遊技制御用マイクロコンピュータ等が搭載された遊技制御基板（主基板）３１が設置されている。また、球払出制御を行う払出制御用マイクロコンピュータ等が搭載された払出制御基板３７、およびモータの回転力を利用して打球を遊技領域７に発射する打球発射装置が設置されている。さらに、装飾ランプ２５、遊技効果ＬＥＤ２８ａ、遊技効果ランプ２８ｂ，２８ｃ、賞球ランプ５１および球切れランプ５２に信号を送るためのランプ制御基板３５、スピーカ２７からの音声発生を制御するための音声制御基板７０および打球発射装置を制御するための発射制御基板９１も設けられている。なお、払出制御基板３７には、エラー表示用ＬＥＤ３７４も搭載されている。
【００３７】
さらに、ＤＣ３０Ｖ、ＤＣ２１Ｖ、ＤＣ１２ＶおよびＤＣ５Ｖを作成する電源回路が搭載された電源基板９１０が設けられ、上方には、各種情報を遊技機外部に出力するための各端子を備えたターミナル基板１６０が設置されている。ターミナル基板１６０には、少なくとも、後述する球切れ検出スイッチ１６７の出力を導入して外部出力するための球切れ用端子、賞球個数信号を外部出力するための賞球用端子および球貸し個数信号を外部出力するための球貸し用端子が設けられている。また、中央付近には、主基板３１からの各種情報を遊技機外部に出力するための各端子を備えた情報端子盤（外部情報出力装置）３４が設置されている。
【００３８】
なお、図２には、ランプ制御基板３５および音声制御基板７０からの信号を、枠側に設けられている遊技効果ＬＥＤ２８ａ、遊技効果ランプ２８ｂ，２８ｃ、賞球ランプ５１および球切れランプ５２に供給するための電飾中継基板Ａ７７および度数表示ＬＥＤ等を搭載した残高表示基板７４が示されているが、信号中継の必要に応じて他の中継基板も設けられる。
【００３９】
また、図３はパチンコ遊技機１の機構板を背面からみた背面図である。球貯留タンク３８に貯留された玉は誘導樋３９を通り、図３に示すように、球切れ検出器（球切れスイッチ）１８７ａ，１８７ｂを通過して球供給樋１８６ａ，１８６ｂを経て球払出装置９７に至る。球切れスイッチ１８７ａ，１８７ｂは遊技球通路内の遊技球の有無を検出するスイッチであるが、球タンク３８内の補給球の不足を検出する球切れ検出スイッチ１６７も設けられている。球払出装置９７から払い出された遊技球は、連絡口４５を通ってパチンコ遊技機１の前面に設けられている打球供給皿３に供給される。
【００４０】
なお、図３には示されていないが、球払出装置９７の下方には、球振分部材が設けられている。球振分部材は、振分用ソレノイドによって駆動される。例えば、ソレノイドのオン時には、球振分部材は右側に倒れ、オフ時には左側に倒れる。振分用ソレノイドの下方には、近接スイッチによる賞球カウントスイッチおよび球貸しカウントスイッチが設けられている。すなわち、この実施の形態では、賞球払出も球貸しも同一の球払出装置９７によってなされる。ただし、賞球払出を行う機構と球貸しを行う機構とが独立している構成であってもよい。
【００４１】
連絡口４５の側方には、パチンコ遊技機１の前面に設けられている余剰玉受皿４に連通する余剰玉通路４６が形成されている。入賞にもとづく景品球が多数払い出されて打球供給皿３が満杯になり、ついには遊技球が連絡口４５に到達した後さらに遊技球が払い出されると遊技球は、余剰玉通路４６を経て余剰玉受皿４に導かれる。さらに遊技球が払い出されると、感知レバー４７が満タンスイッチ４８を押圧して満タンスイッチ４８がオンする。その状態では、球払出装置９７内のステッピングモータの回転が停止して球払出装置９７の動作が停止するとともに打球発射装置３４の駆動も停止する。
【００４２】
図４は、主基板３１における回路構成の一例を示すブロック図である。なお、図４には、払出制御基板３７、ランプ制御基板３５、音制御基板７０、発射制御基板９１および表示制御基板８０も示されている。主基板３１には、プログラムに従ってパチンコ遊技機１を制御する基本回路５３と、ゲートスイッチ１２、始動口スイッチ１７、Ｖカウントスイッチ２２、カウントスイッチ２３、入賞口スイッチ１９ａ，２４ａおよび賞球カウントスイッチ３０１Ａからの信号を基本回路５３に与えるスイッチ回路５８と、可変入賞球装置１５を開閉するソレノイド１６および開閉板２０を開閉するソレノイド２１等を基本回路５３からの指令に従って駆動するソレノイド回路５９とが搭載されている。
【００４３】
また、基本回路５３から与えられるデータに従って、大当りの発生を示す大当り情報、可変表示部９の画像表示開始に利用された始動入賞球の個数を示す有効始動情報、確率変動が生じたことを示す確変情報等をホール管理コンピュータ等のホストコンピュータに対して出力する情報出力回路６４を含む。
【００４４】
基本回路５３は、ゲーム制御用のプログラム等を記憶するＲＯＭ５４、ワークメモリとして使用される記憶手段の一例であるＲＡＭ５５、プログラムに従って制御動作を行うＣＰＵ５６およびＩ／Ｏポート部５７を含む。この実施の形態では、ＲＯＭ５４，ＲＡＭ５５はＣＰＵ５６に内蔵されている。すなわち、ＣＰＵ５６は、１チップマイクロコンピュータである。なお、１チップマイクロコンピュータは、少なくともＲＡＭ５５が内蔵されていればよく、ＲＯＭ５４およびＩ／Ｏポート部５７は外付けであっても内蔵されていてもよい。また、ＲＡＭ５５の一部または全部はバックアップ電源でバックアップされているバックアップＲＡＭである。
【００４５】
さらに、主基板３１には、基本回路５３から与えられるアドレス信号をデコードしてＩ／Ｏポート部５７のうちのいずれかのＩ／Ｏポートを選択するための信号を出力するアドレスデコード回路６７が設けられている。なお、球払出装置９７から主基板３１に入力されるスイッチ情報もあるが、図４ではそれらは省略されている。
【００４６】
また、ＣＰＵ５６には、電源基板９１０からリセット信号および電源断信号が供給されている。リセット信号がローレベルであるとＣＰＵ５６はリセット状態となり、リセット信号がハイレベルになるとＣＰＵ５６は動作可能状態になる。すなわち、リセット信号は、立ち上がりの時点ではリセット解除信号に相当する。また、電源断信号が、電源電圧が所定値以下になったことを示す状態になると、ＣＰＵ５６は、後述する電源断時処理を実行する。
【００４７】
そして、遊技球を打撃して発射する打球発射装置は発射制御基板９１上の回路によって制御される駆動モータ９４で駆動される。そして、駆動モータ９４の駆動力は、操作ノブ５の操作量に従って調整される。すなわち、発射制御基板９１上の回路によって、操作ノブ５の操作量に応じた速度で打球が発射されるように制御される。
【００４８】
なお、この実施の形態では、ランプ制御基板３５に搭載されているランプ制御手段が、遊技盤に設けられている始動記憶表示器１８、ゲート通過記憶表示器４１および装飾ランプ２５の表示制御を行うとともに、枠側に設けられている遊技効果ランプ・ＬＥＤ２８ａ，２８ｂ，２８ｃ、賞球ランプ５１および球切れランプ５２の表示制御を行う。ここで、ランプ制御手段は発光体制御手段の一例である。また、特別図柄を可変表示する可変表示部９および普通図柄を可変表示する可変表示器１０の表示制御は、表示制御基板８０に搭載されている表示制御手段によって行われる。
【００４９】
図５は、払出制御基板３７および球払出装置９７の構成要素などの払出に関連する構成要素を示すブロック図である。図５に示すように、満タンスイッチ４８からの検出信号は、中継基板７１を介して主基板３１のＩ／Ｏポート５７に入力される。満タンスイッチ４８は、余剰球受皿４の満タンを検出するスイッチである。また、球切れスイッチ１８７ａ，１８７ｂからの検出信号も、中継基板７２および中継基板７１を介して主基板３１のＩ／Ｏポート５７に入力される。
【００５０】
主基板３１のＣＰＵ５６は、球切れスイッチ１８７ａ，１８７ｂからの検出信号が球切れ状態を示しているか、または、満タンスイッチ４８からの検出信号が満タン状態を示していると、払出禁止を指示する払出制御コマンドを送出する。払出禁止を指示する払出制御コマンドを受信すると、払出制御基板３７の払出制御用ＣＰＵ３７１は球払出処理を停止する。
【００５１】
さらに、賞球カウントスイッチ３０１Ａからの検出信号も、中継基板７２および中継基板７１を介して主基板３１のＩ／Ｏポート５７に入力される。賞球カウントスイッチ３０１Ａは、球払出装置９７の下部に設けられ、実際に払い出された賞球払出球を検出する。
【００５２】
入賞があると、払出制御基板３７には、主基板３１の出力ポート（ポート０，１）５７０，５７１から賞球個数を示す払出制御コマンドが入力される。出力ポート（出力ポート１）５７１は８ビットのデータを出力し、出力ポート５７０は１ビットのストローブ信号（ＩＮＴ信号）を出力する。賞球個数を示す払出制御コマンドは、入力バッファ回路３７３Ａを介してＩ／Ｏポート３７２ａに入力される。ＩＮＴ信号は、入力バッファ回路３７３Ｂを介して払出制御用ＣＰＵ３７１の割込端子に入力されている。払出制御用ＣＰＵ３７１は、Ｉ／Ｏポート３７２ａを介して払出制御コマンドを入力し、払出制御コマンドに応じて球払出装置９７を駆動して賞球払出を行う。
【００５３】
なお、この実施の形態では、払出制御用ＣＰＵ３７１は、１チップマイクロコンピュータであり、少なくともＲＡＭが内蔵されている。また、ＲＡＭの一部または全部がバックアップ電源でバックアップされているバックアップＲＡＭである。
【００５４】
また、主基板３１において、出力ポート５７０，５７１の外側にバッファ回路６２０，６８Ａが設けられている。バッファ回路６２０，６８Ａとして、例えば、汎用のＣＭＯＳ−ＩＣである７４ＨＣ２５０，７４ＨＣ１４が用いられる。このような構成によれば、外部から主基板３１の内部に入力される信号が阻止されるので、払出制御基板３７から主基板３１に信号が与えられる可能性がある信号ラインをさらに確実になくすことができる。なお、バッファ回路６２０，６８Ａの出力側にノイズフィルタを設けてもよい。
【００５５】
払出制御用ＣＰＵ３７１は、出力ポート３７２ｇおよび情報出力回路３７７を介して、貸し球数を示す球貸し個数信号をターミナル基板１６０に出力し、ブザー駆動信号をブザー基板７５に出力する。ブザー基板７５にはブザーが搭載されている。さらに、出力ポート３７２ｅを介して、エラー表示用ＬＥＤ３７４にエラー信号を出力する。
【００５６】
さらに、払出制御基板３７の入力ポート３７２ｂには、中継基板７２を介して、球貸しカウントスイッチ３０１Ｂからの検出信号が入力される。球貸しカウントスイッチ３０１Ｂは、球払出装置９７の下部に設けられ、実際に払い出された貸し球を検出する。払出制御基板３７からの払出モータ２８９への駆動信号は、出力ポート３７２ｃおよび中継基板７２を介して払出モータ２８９に伝えられる。払出モータ２８９の回転に応じて遊技球の払い出しがなされる。
【００５７】
球払出装置９７の下方には、球振分部材が設けられている。球振分部材は、振分用ソレノイド３１０によって駆動される。例えば、ソレノイド３１０のオン時には、球振分部材は右側に倒れ、オフ時には左側に倒れる。振分用ソレノイド３１０の下方には、近接スイッチによる賞球カウントスイッチ３０１Ａおよび球貸しカウントスイッチ３０１Ｂが設けられている。入賞にもとづく賞球時には、球振分部材は右側に倒れ、払い出された遊技球は賞球カウントスイッチ３０１Ａを通過する。また、球貸し時には、球振分部材は左側に倒れ、払い出された遊技球は球貸しカウントスイッチ３０１Ｂを通過する。従って、球払出装置９７は、賞球時と球貸し時とで払出流下路を切り替えて、所定数の遊技媒体の払出を行うことができる。
【００５８】
また、払出制御用ＣＰＵ３７１には、電源基板９１０からリセット信号および電源断信号が供給されている。リセット信号がローレベルであると払出制御用ＣＰＵ３７１はリセット状態となり、リセット信号がハイレベルになると払出制御用ＣＰＵ３７１は動作可能状態になる。電源断信号が、電源電圧が所定値以下になったことを示す状態になると、払出制御用ＣＰＵ３７１は、後述する電源断時処理を実行する。
【００５９】
カードユニット５０には、カードユニット制御用マイクロコンピュータが搭載されている。また、カードユニット５０には、端数表示スイッチ１５２、連結台方向表示器１５３、カード投入表示ランプ１５４およびカード挿入口１５５が設けられている（図１参照）。残高表示基板７４には、打球供給皿３の近傍に設けられている度数表示ＬＥＤ、球貸しスイッチおよび返却スイッチが接続される。
【００６０】
残高表示基板７４からカードユニット５０には、遊技者の操作に応じて、球貸しスイッチ信号および返却スイッチ信号が払出制御基板３７を介して与えられる。また、カードユニット５０から残高表示基板７４には、プリペイドカードの残高を示すカード残高表示信号および球貸し可表示信号が払出制御基板３７を介して与えられる。カードユニット５０と払出制御基板３７の間では、接続信号（ＶＬ信号）、ユニット操作信号（ＢＲＤＹ信号）、球貸し要求信号（ＢＲＱ信号）、球貸し完了信号（ＥＸＳ信号）およびパチンコ機動作信号（ＰＲＤＹ信号）がＩ／Ｏポート３７２ｆを介してやりとりされる。
【００６１】
パチンコ遊技機１の電源が投入されると、払出制御基板３７の払出制御用ＣＰＵ３７１は、カードユニット５０にＰＲＤＹ信号を出力する。また、カードユニット制御用マイクロコンピュータは、ＶＬ信号を出力する。払出制御用ＣＰＵ３７１は、ＶＬ信号の入力状態により接続状態／未接続状態を判定する。カードユニット５０においてカードが受け付けられ、球貸しスイッチが操作され球貸しスイッチ信号が入力されると、カードユニット制御用マイクロコンピュータは、払出制御基板３７にＢＲＤＹ信号を出力する。
【００６２】
この時点から所定の遅延時間が経過すると、カードユニット制御用マイクロコンピュータは、払出制御基板３７にＢＲＱ信号を出力する。そして、払出制御基板３７の払出制御用ＣＰＵ３７１は、カードユニット５０に対するＥＸＳ信号を立ち上げ、カードユニット５０からのＢＲＱ信号の立ち下がりを検出すると、払出モータ２８９を駆動し、所定個の貸し球を遊技者に払い出す。このとき、振分用ソレノイド３１０は駆動状態とされている。すなわち、球振分部材を球貸し側に向ける。そして、払出が完了したら、払出制御用ＣＰＵ３７１は、カードユニット５０に対するＥＸＳ信号を立ち下げる。その後、カードユニット５０からのＢＲＤＹ信号がオン状態でなければ、賞球払出制御を実行する。
【００６３】
以上のように、カードユニット５０からの信号は、カードユニット５０に直接接続されている払出制御基板３７に入力される構成になっている。従って、球貸し制御に関して、カードユニット５０から主基板３１に信号が入力されることはなく、主基板３１の基本回路５３にカードユニット５０の側から不正に信号が入力される余地はない。
【００６４】
また、プリペイドカードの残高を示すカード残高表示信号および球貸し可表示信号は、払出制御用ＣＰＵ３７１を介さずに残高表示基板７４に伝達される。残高表示基板７４から送出される球貸しスイッチ信号および返却スイッチ信号も、払出制御用ＣＰＵ３７１を介さずにカードユニット５０に伝達される。
【００６５】
なお、この実施の形態ではカードユニット５０が設けられている場合を例にするが、コイン投入に応じてその金額に応じた遊技球を貸し出す場合にも本発明を適用できる。また、この実施の形態では遊技球を貸し出す場合を例にしているが、得点が加算されるものであっても本発明を適用できる。
【００６６】
この実施の形態では、少なくとも主基板３１および払出制御基板３７におけるＲＡＭの一部または全部が、バックアップ電源でバックアップされている。すなわち、遊技機に対する電力供給が停止しても、所定期間はＲＡＭの内容が保存される。そして、各ＣＰＵは、電源電圧の低下を検出すると、所定の処理を行った後に電源復旧待ちの状態になる。また、電源投入時に、各ＣＰＵは、ＲＡＭにデータが保存されている場合には、保存データにもとづいて電源断前の状態を復元する。
【００６７】
また、払出制御基板３７、表示制御基板８０、ランプ制御基板３５および音声制御基板７０にコマンドを送出するために、主基板３１の出力ポート（出力ポート０）５７０からＩＮＴ信号が各電気部品制御基板に出力される。この場合、例えば、出力ポート５７０は８ビット構成であって、ビット０が払出制御基板３７へのＩＮＴ信号、ビット１が表示制御基板８０へのＩＮＴ信号、ビット２がランプ制御基板３５へのＩＮＴ信号、ビット３が音声制御基板７０へのＩＮＴ信号の出力用に用いられる。
【００６８】
図６は、表示制御基板８０内の回路構成を、可変表示部９の一実現例であるＬＣＤ（液晶表示装置）８２、可変表示器１０、主基板３１の出力ポート（ポート０，２）５７０，５７２および出力バッファ回路６２０，６２Ａとともに示すブロック図である。出力ポート（出力ポート２）５７２からは８ビットのデータが出力され、出力ポート５７０からは１ビットのストローブ信号（ＩＮＴ信号）が出力される。
【００６９】
表示制御用ＣＰＵ１０１には、電源基板９１０からリセット信号が供給されている。リセット信号がローレベルであると表示制御用ＣＰＵ１０１はリセット状態となり、リセット信号がハイレベルになると表示制御用ＣＰＵ１０１は動作可能状態になる。
【００７０】
表示制御用ＣＰＵ１０１は、制御データＲＯＭ１０２に格納されたプログラムに従って動作し、主基板３１からノイズフィルタ１０７および入力バッファ回路１０５Ｂを介してＩＮＴ信号が入力されると、入力バッファ回路１０５Ａを介して表示制御コマンドを受信する。入力バッファ回路１０５Ａ，１０５Ｂとして、例えば汎用ＩＣである７４ＨＣ５４０，７４ＨＣ１４を使用することができる。なお、表示制御用ＣＰＵ１０１がＩ／Ｏポートを内蔵していない場合には、入力バッファ回路１０５Ａ，１０５Ｂと表示制御用ＣＰＵ１０１との間に、Ｉ／Ｏポートが設けられる。
【００７１】
そして、表示制御用ＣＰＵ１０１は、受信した表示制御コマンドに従って、ＬＣＤ８２に表示される画面の表示制御を行う。具体的には、表示制御コマンドに応じた指令をＶＤＰ１０３に与える。ＶＤＰ１０３は、キャラクタＲＯＭ８６から必要なデータを読み出す。ＶＤＰ１０３は、入力したデータに従ってＬＣＤ８２に表示するための画像データを生成し、Ｒ，Ｇ，Ｂ信号および同期信号をＬＣＤ８２に出力する。
【００７２】
なお、図６には、ＶＤＰ１０３をリセットするためのリセット回路８３、ＶＤＰ１０３に動作クロックを与えるための発振回路８５、および使用頻度の高い画像データを格納するキャラクタＲＯＭ８６も示されている。キャラクタＲＯＭ８６に格納される使用頻度の高い画像データとは、例えば、ＬＣＤ８２に表示される人物、動物、または、文字、図形もしくは記号等からなる画像などである。
【００７３】
入力バッファ回路１０５Ａ，１０５Ｂは、主基板３１から表示制御基板８０へ向かう方向にのみ信号を通過させることができる。従って、表示制御基板８０側から主基板３１側に信号が伝わる余地はない。すなわち、入力バッファ回路１０５Ａ，１０５Ｂは、入力ポートともに不可逆性情報入力手段を構成する。表示制御基板８０内の回路に不正改造が加えられても、不正改造によって出力される信号が主基板３１側に伝わることはない。
【００７４】
なお、出力ポート５７０，５７２の出力をそのまま表示制御基板８０に出力してもよいが、単方向にのみ信号伝達可能な出力バッファ回路６２０，６２Ａを設けることによって、主基板３１から表示制御基板８０への一方向性の信号伝達をより確実にすることができる。すなわち、出力バッファ回路６２０，６２Ａは、出力ポートともに不可逆性情報出力手段を構成する。
【００７５】
また、高周波信号を遮断するノイズフィルタ１０７として、例えば３端子コンデンサやフェライトビーズが使用されるが、ノイズフィルタ１０７の存在によって、表示制御コマンドに基板間でノイズが乗ったとしても、その影響は除去される。なお、主基板３１のバッファ回路６２０，６２Ａの出力側にもノイズフィルタを設けてもよい。
【００７６】
図７は、主基板３１およびランプ制御基板３５における信号送受信部分を示すブロック図である。この実施の形態では、遊技領域７の外側に設けられている遊技効果ＬＥＤ２８ａ、遊技効果ランプ２８ｂ，２８ｃと遊技盤に設けられている装飾ランプ２５の点灯／消灯と、賞球ランプ５１および球切れランプ５２の点灯／消灯とを示すランプ制御コマンドが主基板３１からランプ制御基板３５に出力される。また、始動記憶表示器１８およびゲート通過記憶表示器４１の点灯個数を示すランプ制御コマンドも主基板３１からランプ制御基板３５に出力される。
【００７７】
ランプ制御用ＣＰＵ３５１には、電源基板９１０からリセット信号が供給されている。リセット信号がローレベルであるとランプ制御用ＣＰＵ３５１はリセット状態となり、リセット信号がハイレベルになるとランプ制御用ＣＰＵ３５１は動作可能状態になる。
【００７８】
図７に示すように、ランプ制御に関するランプ制御コマンドは、基本回路５３におけるＩ／Ｏポート部５７の出力ポート（出力ポート０，３）５７０，５７３から出力される。出力ポート（出力ポート３）５７３は８ビットのデータを出力し、出力ポート５７０は１ビットのＩＮＴ信号を出力する。ランプ制御基板３５において、主基板３１からの制御コマンドは、入力バッファ回路３５５Ａ，３５５Ｂを介してランプ制御用ＣＰＵ３５１に入力する。なお、ランプ制御用ＣＰＵ３５１がＩ／Ｏポートを内蔵していない場合には、入力バッファ回路３５５Ａ，３５５Ｂとランプ制御用ＣＰＵ３５１との間に、Ｉ／Ｏポートが設けられる。
【００７９】
ランプ制御基板３５において、ランプ制御用ＣＰＵ３５１は、各制御コマンドに応じて定義されている遊技効果ＬＥＤ２８ａ、遊技効果ランプ２８ｂ，２８ｃ、装飾ランプ２５の点灯／消灯パターンに従って、遊技効果ＬＥＤ２８ａ、遊技効果ランプ２８ｂ，２８ｃ、装飾ランプ２５に対して点灯／消灯信号を出力する。点灯／消灯信号は、遊技効果ＬＥＤ２８ａ、遊技効果ランプ２８ｂ，２８ｃ、装飾ランプ２５に出力される。なお、点灯／消灯パターンは、ランプ制御用ＣＰＵ３５１の内蔵ＲＯＭまたは外付けＲＯＭに記憶されている。
【００８０】
主基板３１において、ＣＰＵ５６は、ＲＡＭ５５の記憶内容に未払出の賞球残数があるときに賞球ランプ５１の点灯を指示する制御コマンドを出力し、前述した遊技盤裏面の払出球通路１８６ａ，１８６ｂの上流に設置されている球切れスイッチ１８７ａ，１８７ｂ（図３参照）が遊技球を検出しなくなると球切れランプ５２の点灯を指示する制御コマンドを出力する。ランプ制御基板３５において、各制御コマンドは、入力バッファ回路３５５Ａ，３５５Ｂを介してランプ制御用ＣＰＵ３５１に入力する。ランプ制御用ＣＰＵ３５１は、それらの制御コマンドに応じて、賞球ランプ５１および球切れランプ５２を点灯／消灯する。なお、点灯／消灯パターンは、ランプ制御用ＣＰＵ３５１の内蔵ＲＯＭまたは外付けＲＯＭに記憶されている。
【００８１】
さらに、ランプ制御用ＣＰＵ３５１は、制御コマンドに応じて始動記憶表示器１８およびゲート通過記憶表示器４１に対して点灯／消灯信号を出力する。
【００８２】
入力バッファ回路３５５Ａ，３５５Ｂとして、例えば、汎用のＣＭＯＳ−ＩＣである７４ＨＣ５４０，７４ＨＣ１４が用いられる。入力バッファ回路３５５Ａ，３５５Ｂは、主基板３１からランプ制御基板３５へ向かう方向にのみ信号を通過させることができる。従って、ランプ制御基板３５側から主基板３１側に信号が伝わる余地はない。たとえ、ランプ制御基板３５内の回路に不正改造が加えられても、不正改造によって出力される信号がメイン基板３１側に伝わることはない。なお、入力バッファ回路３５５Ａ，３５５Ｂの入力側にノイズフィルタを設けてもよい。
【００８３】
また、主基板３１において、出力ポート５７０，５７３の外側にバッファ回路６２０，６３Ａが設けられている。バッファ回路６２０，６３Ａとして、例えば、汎用のＣＭＯＳ−ＩＣである７４ＨＣ２５０，７４ＨＣ１４が用いられる。このような構成によれば、外部から主基板３１の内部に入力される信号が阻止されるので、ランプ制御基板７０から主基板３１に信号が与えられる可能性がある信号ラインをさらに確実になくすことができる。なお、バッファ回路６２０，６３Ａの出力側にノイズフィルタを設けてもよい。
【００８４】
図８は、主基板３１における音声制御コマンドの信号送信部分および音声制御基板７０の構成例を示すブロック図である。この実施の形態では、遊技進行に応じて、遊技領域７の外側に設けられているスピーカ２７の音声出力を指示するための音声制御コマンドが、主基板３１から音声制御基板７０に出力される。
【００８５】
音声制御用ＣＰＵ７０１には、電源基板９１０からリセット信号が供給されている。リセット信号がローレベルであると音声制御用ＣＰＵ７０１はリセット状態となり、リセット信号がハイレベルになると音声制御用ＣＰＵ７０１は動作可能状態になる。
【００８６】
図８に示すように、音声制御コマンドは、基本回路５３におけるＩ／Ｏポート部５７の出力ポート（出力ポート０，４）５７０，５７４から出力される。出力ポート（出力ポート４）５７４からは８ビットのデータが出力され、出力ポート５７０からは１ビットのＩＮＴ信号が出力される。音声制御基板７０において、主基板３１からの各信号は、入力バッファ回路７０５Ａ，７０５Ｂを介して音声制御用ＣＰＵ７０１に入力する。なお、音声制御用ＣＰＵ７０１がＩ／Ｏポートを内蔵していない場合には、入力バッファ回路７０５Ａ，７０５Ｂと音声制御用ＣＰＵ７０１との間に、Ｉ／Ｏポートが設けられる。
【００８７】
そして、例えばディジタルシグナルプロセッサによる音声合成回路７０２は、音声制御用ＣＰＵ７０１の指示に応じた音声や効果音を発生し音量切替回路７０３に出力する。音量切替回路７０３は、音声制御用ＣＰＵ７０１の出力レベルを、設定されている音量に応じたレベルにして音量増幅回路７０４に出力する。音量増幅回路７０４は、増幅した音声信号をスピーカ２７に出力する。
【００８８】
入力バッファ回路７０５Ａ，７０５Ｂとして、例えば、汎用のＣＭＯＳ−ＩＣである７４ＨＣ５４０，７４ＨＣ１４が用いられる。入力バッファ回路７０５Ａ，７０５Ｂは、主基板３１から音声制御基板７０へ向かう方向にのみ信号を通過させることができる。よって、音声制御基板７０側から主基板３１側に信号が伝わる余地はない。従って、音声制御基板７０内の回路に不正改造が加えられても、不正改造によって出力される信号が主基板３１側に伝わることはない。なお、入力バッファ回路７０５Ａ，７０５Ｂの入力側にノイズフィルタを設けてもよい。
【００８９】
また、主基板３１において、出力ポート５７０，５７４の外側にバッファ回路６２０，６７Ａが設けられている。バッファ回路６２０，６７Ａとして、例えば、汎用のＣＭＯＳ−ＩＣである７４ＨＣ２５０，７４ＨＣ１４が用いられる。このような構成によれば、外部から主基板３１の内部に入力される信号が阻止されるので、音声制御基板７０から主基板３１に信号が与えられる可能性がある信号ラインをさらに確実になくすことができる。なお、バッファ回路６２０，６７Ａの出力側にノイズフィルタを設けてもよい。
【００９０】
図９は、払出制御基板３７および打球発射を制御する制御手段が搭載されている発射制御基板９１を示すブロック図である。図９に示すように、発射制御信号が、払出制御基板３７における出力ポート３７２ｄから発射制御基板９１に出力される。発射制御基板９１において、払出制御基板３７からの発射制御信号は、バッファ回路８１５を介してモータ駆動回路８１３に入力する。
【００９１】
モータ駆動回路８１３は、例えば、遊技球を発射する球打ち動作および次の遊技球を発射する準備である復旧・球補給動作の各期間における駆動モータ９４の回転速度を制御する電圧を発生する。球打ち動作期間では、操作ノブ５に対する回転操作角に対応して徐々に増加する電圧を発生し、復旧・球補給動作期間では、あらかじめ定められた所定の電圧を発生する。
【００９２】
タッチセンサ回路９３は、操作ノブ５に取り付けられた人体検出用の電極に人体が接触している間、発射許可信号をモータ駆動回路８１３に出力する。また、モータ駆動回路８１３には、払出制御基板３７からの発射制御信号が与えられる。モータ駆動回路８１３は、発射制御信号および発射許可信号がオンすると、球打ち動作期間および復旧・球補給動作期間のシーケンス動作の切り替えを制御するとともに、駆動モータ９４の駆動に必要な駆動パターン信号および駆動電圧切替信号を発生する。
【００９３】
図１０は、電源基板９１０から各基板に供給される直流電圧等を示すブロック図である。図１０に示すように、電源基板９１０には各種直流電圧を生成する電源回路が搭載される。また、必要に応じて、ＡＣ２４Ｖも各基板に供給される。
【００９４】
この実施の形態では、主基板３１には、ＤＣ３０Ｖ、ＤＣ１２Ｖ、ＤＣ５Ｖおよびバックアップ電源電圧（ＶＢＢ）が供給される。ランプ制御基板３５には、ＤＣ３０Ｖ、ＤＣ２１Ｖ、ＤＣ１２ＶおよびＤＣ５Ｖが供給される。払出制御基板３７には、ＡＣ２４Ｖ、ＤＣ３０Ｖ、ＤＣ１２Ｖ、ＤＣ５Ｖおよびバックアップ電源電圧（ＶＢＢ）が供給される。そして、発射制御基板９１には、ＤＣ３０Ｖ、ＤＣ１２ＶおよびＤＣ５Ｖが供給される。また、音声制御基板７０には、ＤＣ１２およびＤＣ５Ｖが供給される。表示制御基板８０には、ＤＣ１２ＶおよびＤＣ５Ｖが供給される。さらに、各基板には、電源基板９１０からリセット信号が供給される。
【００９５】
図１０に示すように、各基板に供給される電圧のグラウンド側は電源基板９１０において共通にとられている。従って、各基板におけるグラウンドレベルは共通である。すると、ある基板から他の基板に伝達される信号として、電圧レベルをそのまま使用することができる。グラウンドレベルが共通化されていない基板があると、そのような基板に対する信号伝達を行う場合には、フォトカプラ等の非接触式の情報伝達手段を用いる必要がありコストアップの要因となる。しかし、この実施の形態のように、全ての基板のグラウンドレベルが共通化されている場合には、フォトカプラ等を用いる必要はない。
【００９６】
図１１は、遊技機の電源基板９１０の一構成例を示すブロック図である。電源基板９１０は、主基板３１、表示制御基板８０、音声制御基板７０、ランプ制御基板３５および払出制御基板３７等の電気部品制御基板と独立して設置され、遊技機内の各電気部品制御基板および機構部品が使用する電圧を生成する。この例では、ＡＣ２４Ｖ、ＶＳＬ（ＤＣ＋３０Ｖ）、ＤＣ＋２１Ｖ、ＤＣ＋１２ＶおよびＤＣ＋５Ｖを生成する。また、バックアップ電源となるコンデンサ９１６は、ＤＣ＋５Ｖすなわち各基板上のＩＣ等を駆動する電源のラインから充電される。
【００９７】
トランス９１１は、交流電源からの交流電圧を２４Ｖに変換する。ＡＣ２４Ｖ電圧は、コネクタ９１５に出力される。また、整流回路９１２は、ＡＣ２４Ｖから＋３０Ｖの直流電圧を生成し、ＤＣ−ＤＣコンバータ９１３およびコネクタ９１５に出力する。ＤＣ−ＤＣコンバータ９１３は、＋２１Ｖ、＋１２Ｖおよび＋５Ｖを生成してコネクタ９１５に出力する。コネクタ９１５は例えば中継基板に接続され、中継基板から各電気部品制御基板および機構部品に必要な電圧の電力が供給される。
【００９８】
ただし、電源基板９１０に各電気部品制御基板に至る各コネクタを設け、電源基板９１０から、中継基板を介さずにそれぞれの基板に至る各電圧を供給するようにしてもよい。
【００９９】
ＤＣ−ＤＣコンバータ９１３からの＋５Ｖラインは分岐してバックアップ＋５Ｖラインを形成する。バックアップ＋５Ｖラインとグラウンドレベルとの間には大容量のコンデンサ９１６が接続されている。コンデンサ９１６は、遊技機に対する電力供給が遮断されたときの電気部品制御基板のバックアップＲＡＭ（電源バックアップされているＲＡＭすなわち記憶内容保持状態となりうる記憶手段）に対して記憶状態を保持できるように電力を供給するバックアップ電源となる。また、＋５Ｖラインとバックアップ＋５Ｖラインとの間に、逆流防止用のダイオード９１７が挿入される。
【０１００】
なお、バックアップ電源として、＋５Ｖ電源から充電可能な電池を用いてもよい。電池を用いる場合には、＋５Ｖ電源から電力供給されない状態が所定時間継続すると容量がなくなるような充電池が用いられる。
【０１０１】
また、電源基板９１０には、電源監視用ＩＣ９０２が搭載されている。電源監視用ＩＣ９０２は、ＶＳＬ電源電圧を導入し、ＶＳＬ電源電圧を監視することによって電源断の発生を検出する。具体的には、ＶＳＬ電源電圧が所定値（この例では＋２２Ｖ）以下になったら、電源断が生ずるとして電圧低下信号を出力する。なお、監視対象の電源電圧は、各電気部品制御基板に搭載されている回路素子の電源電圧（この例では＋５Ｖ）よりも高い電圧であることが好ましい。この例では、交流から直流に変換された直後の電圧であるＶＳＬが用いられている。電源監視用ＩＣ９０２からの電圧低下信号は、主基板３１や払出制御基板３７等に供給される。
【０１０２】
電源監視用ＩＣ９０２が電源断を検知するための所定値は、通常時の電圧より低いが、各電気部品制御基板上のＣＰＵが暫くの間動作しうる程度の電圧である。また、電源監視用ＩＣ９０２が、ＣＰＵ等の回路素子を駆動するための電圧（この例では＋５Ｖ）よりも高く、また、交流から直流に変換された直後の電圧を監視するように構成されているので、ＣＰＵが必要とする電圧に対して監視範囲を広げることができる。従って、より精密な監視を行うことができる。
【０１０３】
さらに、監視電圧としてＶＳＬ（＋３０Ｖ）を用いる場合には、遊技機の各種スイッチに供給される電圧が＋１２Ｖであることから、電源瞬断時のスイッチオン誤検出の防止も期待できる。すなわち、＋３０Ｖ電源の電圧を監視すると、＋３０Ｖ作成の以降に作られる＋１２Ｖが落ち始める以前の段階でそれの低下を検出できる。よって、＋１２Ｖ電源の電圧が低下するとスイッチ出力がオン状態を呈するようになるが、＋１２Ｖより早く低下する＋３０Ｖ電源電圧を監視して電源断を認識すれば、スイッチ出力がオン状態を呈する前に電源復旧待ちの状態に入ってスイッチ出力を検出しない状態となることができる。
【０１０４】
また、電源監視用ＩＣ９０２は、電気部品制御基板とは別個の電源基板９１０に搭載されているので、電源監視回路から複数の電気部品制御基板に電圧低下信号を供給することができる。電圧低下信号を必要とする電気部品制御基板が幾つあっても第１の電源監視手段は１つ設けられていればよいので、各電気部品制御基板における各電気部品制御手段が後述する復帰制御を行っても、遊技機のコストはさほど上昇しない。
【０１０５】
なお、図１１に示された構成では、電源監視用ＩＣ９０２の検出出力（電圧低下信号）は、バッファ回路９１８，９１９を介してそれぞれの電気部品制御基板（例えば主基板３１と払出制御基板３７）に伝達されるが、例えば、１つの検出出力を中継基板に伝達し、中継基板から各電気部品制御基板に同じ信号を分配する構成でもよい。また、電圧低下信号を必要とする基板数に応じたバッファ回路を設けてもよい。
【０１０６】
さらに、電源基板９１０には、各基板にリセット信号を供給するリセット管理回路９４０が搭載されている。
【０１０７】
図１２は、リセット管理回路９４０の構成例を示すブロック図である。リセット管理回路９４０において、リセットＩＣ６５１は、電源投入時に、外付けのコンデンサの容量で決まる所定時間だけ出力をローレベルとし、所定時間が経過すると出力をハイレベルにする。リセットＩＣ６５１の出力は、各回路９４１〜９４９を介して、バッファ回路９６１〜９６４および遅延回路９６０に供給される。遅延回路９６０の出力はバッファ回路９６５に入力する。そして、バッファ回路９６１〜９６５が各電気部品制御基板にリセット信号として供給される。従って、リセットＩＣ６５１の出力がハイレベルになると、各電気部品制御基板におけるＣＰＵが動作可能状態になる。
【０１０８】
また、リセットＩＣ６５１は、電源監視用ＩＣ９０２が監視する電源電圧と等しい電源電圧であるＶＳＬの電源電圧を監視して電圧値が所定値（電源監視用ＩＣ９０２が電圧低下信号を出力する電源電圧値よりも低い値）以下になるとローレベルになる。従って、ＣＰＵ５６および払出制御用ＣＰＵ３７１は、電源監視用ＩＣ９０２からの電圧低下信号（電源断信号）に応じて所定の電力供給停止準備処理を行った後、システムリセットされることになる。
【０１０９】
図１２に示すように、リセットＩＣ６５１からのリセット信号は、ＮＡＮＤ回路９４７に入力されるとともに、反転回路（ＮＯＴ回路）９４４を介してカウンタＩＣ９４１のクリア端子に入力される。カウンタＩＣ９４１は、クリア端子への入力がローレベルになると、発振器９４３からのクロック信号をカウントする。そして、カウンタＩＣ９４１のＱ５出力がＮＯＴ回路９４５，９４６を介してＮＡＮＤ回路９４７に入力される。
【０１１０】
また、カウンタＩＣ９４１のＱ６出力は、フリップフロップ（ＦＦ）９４２のクロック端子に入力される。フリップフロップ９４２のＤ入力はハイレベルに固定され、Ｑ出力は論理和回路（ＯＲ回路）９４９に入力される。ＯＲ回路９４９の他方の入力には、ＮＡＮＤ回路９４７の出力がＮＯＴ回路９４８を介して導入される。そして、ＯＲ回路９４９の出力が、バッファ回路９６１〜９６５を介して各ＣＰＵに供給されている。このような構成によれば、電源投入時に、各ＣＰＵのリセット端子に２回のリセット信号（ローレベル信号）が与えられるので、各ＣＰＵは、確実に動作を開始する。
【０１１１】
そして、例えば、第１の電源監視回路である電源監視用ＩＣ９０２の検出電圧（電圧低下信号を出力することになる電圧）を＋２２Ｖとし、第２の電源監視回路に相当するリセットＩＣの検出電圧を＋９Ｖとする。そのように構成した場合には、第１の電源監視回路と第２の電源監視回路とは、同一の電源ＶＳＬの電圧を監視するので、第１の電圧監視回路が電圧低下信号を出力するタイミングと第２の電圧監視回路が電圧低下信号を出力するタイミングの差を所望の所定期間に確実に設定することができる。所望の所定期間とは、第１の電源監視回路からの電圧低下信号に応じて電力供給停止準備処理を開始してから電力供給停止準備処理が確実に完了するまでの期間である。
【０１１２】
この例では、第１の電源監視手段が検出信号を出力することになる第１検出条件は＋３０Ｖ電源電圧が＋２２Ｖにまで低下したことであり、第２の電源監視手段が検出信号を出力することになる第２検出条件は＋３０Ｖ電源電圧が＋９Ｖにまで低下したことになる。ただし、ここで用いられている電圧値は一例であって、他の値を用いてもよい。
【０１１３】
ただし、監視範囲が狭まるが、第１の電圧監視回路および第２の電圧監視回路の監視電圧として＋５Ｖ電源電圧を用いることも可能である。その場合にも、第１の電圧監視回路の検出電圧は、第２の電圧監視回路の検出電圧よりも高く設定される。
【０１１４】
主基板３１および払出制御基板３７のＣＰＵ５６および払出制御用ＣＰＵ３７１の駆動電源である＋５Ｖ電源から電力が供給されていない間、ＲＡＭの少なくとも一部は、電源基板９１０から供給されるバックアップ電源によってバックアップされ、遊技機に対する電源が断しても内容は保存される。そして、＋５Ｖ電源が復旧すると、リセット管理回路９４０からのリセット信号がハイレベルになるので、ＣＰＵ５６および払出制御用ＣＰＵ３７１は、通常の動作状態に復帰する。そのとき、必要なデータがバックアップＲＡＭに保存されているので、停電等からの復旧時に停電発生時の遊技状態に復帰することができる。
【０１１５】
なお、図１２では、電源投入時に各電気部品制御基板のＣＰＵのリセット端子に２回のリセット信号（ローレベル信号）が与えられる構成が示されたが、リセット信号の立ち上がりタイミングが１回しかなくても確実にリセット解除されるＣＰＵを使用する場合には、符号９４１〜９４９で示された回路素子は不要である。その場合、リセットＩＣ６５１の出力がそのままバッファ回路９６１〜９６４および遅延回路９６０に接続される。
【０１１６】
この実施の形態では、電源基板９１０から各電気部品制御基板のＣＰＵにリセット信号が供給される。また、遅延回路９６０は、主基板３１のＣＰＵ５６に対するリセット信号を遅延させる。従って、電源投入時に、主基板３１のＣＰＵ５６に対するリセット信号は、他の電気部品制御基板のＣＰＵに対するリセット信号よりも遅く立ち上がる。
【０１１７】
例えば、主基板３１のＣＰＵ５６が他の電気部品制御基板に対して制御コマンドを出力する際に、他の電気部品制御基板におけるＣＰＵは既に立ち上がっているので、制御コマンドは確実に受信側の電気部品制御基板のＣＰＵで受信される。
【０１１８】
図１３は、リセット管理回路９４０のリセットＩＣ６５１とその周辺のＩＣの出力信号の様子を示すタイミング図である。図１３に示すように、リセットＩＣ６５１の出力は、電源電圧のレベルが所定値（各ＣＰＵの正常な動作を担保することが可能なレベル、この例では各ＣＰＵは＋５Ｖで動作可能なので例えば＋９Ｖ）を越えるとハイレベルになる。リセットＩＣ６５１の出力がハイレベルになると、カウンタＩＣ９４１のクリア状態が解除されるので、カウンタＩＣ９４１は発振器９４３の出力クロック信号のカウントを開始する。発振器９４３の発振周波数は例えば１１．７７６ＭＨｚである。
【０１１９】
カウンタＩＣ９４１が１６クロックをカウントするとＱ５出力が立ち上がる。また、３２クロックをカウントするとＱ６出力がハイレベルに立ち上がる。カウンタＩＣ９４１のＱ６出力が立ち上がると、ＦＦ９４２の出力がハイレベルになる。ＩＣ９４７は、カウンタＩＣ９４１のＱ６出力とリセットＩＣ６５１の出力との論理積を反転する。ＯＲ回路９４９は、ＩＣ９４７の出力を反転するＩＣ９４８の出力とＦＦ９４２の出力との論理和をとって、図１３に示すような信号を出力する。
【０１２０】
バッファ回路９６１〜９６４はＩＣ９４９の出力をそのまま通過させて主基板３１のＣＰＵ５６以外のＣＰＵの対してリセット信号として出力する。また、バッファ回路９６５は、ＩＣ９４９の出力が遅延された信号を主基板３１のＣＰＵ５６に対してリセット信号として出力する。
【０１２１】
従って、遊技機の電源オン時には、図１３にＩＣ９６１〜９６４出力およびＩＣ９６５出力として示すように、各ＣＰＵのリセット端子に対して一旦リセット解除状態（ハイレベル）になってから再度リセット状態（ローレベル）になるような信号が供給される。すなわち、電源オン時には、各ＣＰＵをリセット状態とするようなローレベル信号が２回発生することになる。また、リセット解除を示すハイレベルが２回発生しているということもできる。その結果、各ＣＰＵは、最初のリセット解除を示すローレベルからハイレベルへの変化によって起動しなかったとしても、２回目のローレベルからハイレベルへの変化によって確実に起動することができる。よって、遊技機の電源投入時に、確実に遊技制御が開始される。
【０１２２】
図１３に示すように、主基板３１へのリセット信号がリセット解除状態となるタイミングは、他の基板へのリセット信号がリセット解除状態となるタイミングよりも遅い。従って、主基板３１のＣＰＵ５６が他の電気部品制御基板に対して制御コマンドを出力する際に、他の電気部品制御基板におけるＣＰＵは既に立ち上がっているので、制御コマンドは確実に受信側の電気部品制御基板のＣＰＵで受信される。
【０１２３】
なお、ここでは、リセット管理回路９４０が、主基板３１に与えられるリセット解除タイミングと他の複数の電気部品制御基板に送られるリセット解除タイミングとをずらせるように制御したが、他の複数の電気部品制御基板に与えられるリセット解除タイミングをそれぞれずらすことも容易である。例えば、図１２に示した回路構成において、バッファ回路９６１〜９６４の前に遅延回路を置き、各遅延回路の遅延量に差を設ければ、主基板３１および他の電気部品制御基板に与えられるリセット解除タイミングのそれぞれの間で差を付けることができる。すなわち、各電気部品制御手段を、あらかじめ定められた順序で立ち上げることができる。
【０１２４】
各電気部品制御基板のそれぞれにおいて自身が使用するリセット信号を作成するように構成した場合には、それぞれのリセット信号のリセット解除タイミングを調整することが難しいが、この実施の形態では、電源基板９１０におけるリセット管理回路９４０が一括して各基板に対するリセット信号を作成するので、立ち上げの順序制御を容易に調整することができる。
【０１２５】
ただし、各電気部品制御基板のそれぞれにおいて自身が使用するリセット信号を作成するように構成することも可能である。そして、各電気部品制御基板のそれぞれにおいて、リセット解除のタイミングがあらかじめ決められたタイミングになるように各リセット信号作成手段が構成される。例えば、主基板３１のリセット信号作成手段が最も遅くリセット解除を行うように、それぞれのタイミング設定がなされる。その場合には、リセット信号の一括管理を行うということはできないが、各電気部品制御基板を、あらかじめ定められた順序で立ち上げることができるという効果は発揮される。
【０１２６】
なお、この実施の形態では、図１２に例示したような立上管理手段が電源基板９１０に搭載されたが、立上管理手段を搭載した立上管理基板を別個に設けてもよい。ただし、一般にリセット信号は電源電圧の立ち上がりを利用して作成されるので、電源基板９１０を立上管理基板とした場合には、各リセット信号をより容易に作成できるメリットがある。
【０１２７】
次に遊技制御動作について説明する。
図１４は、主基板３１におけるＣＰＵ５６が実行するメイン処理を示すフローチャートである。遊技機に対する電源が投入されＣＰＵ５６のリセットが解除されると、メイン処理において、ＣＰＵ５６は、まず、必要な初期設定を行う（ステップＳ１）。
【０１２８】
そして、電源断時にバックアップＲＡＭ領域のデータ保護処理（例えばパリティデータの付加等の電力供給停止準備処理）が行われたか否か確認する（ステップＳ２）。この実施の形態では、不測の電源断が生じた場合には、バックアップＲＡＭ領域のデータを保護するための電力供給停止準備処理が行われている。そのような処理が行われていた場合をバックアップありとする。バックアップなしを確認したら、ＣＰＵ５６は初期化処理を実行する（ステップＳ２，Ｓ３）。
【０１２９】
この実施の形態では、バックアップＲＡＭ領域にバックアップデータがあるか否かは、電源断時にバックアップＲＡＭ領域に設定されるバックアップフラグの状態によって確認される。例えば、バックアップフラグ領域に「５５Ｈ」が設定されていればバックアップあり（オン状態）を意味し、「５５Ｈ」以外の値が設定されていればバックアップなし（オフ状態）を意味する。バックアップフラグ領域に設定されている「５５Ｈ」は、電力供給停止準備処理においてバックアップＲＡＭ領域のデータ保護処理が完了したときに設定されたデータであり、バックアップＲＡＭ領域のデータにもとづくパリティコードである。
【０１３０】
バックアップＲＡＭ領域にバックアップデータがある場合には、ＣＰＵ５６は、バックアップＲＡＭ領域のデータチェック（例えばパリティチェック）を行う（ステップＳ４）。不測の電源断が生じた後に復旧した場合には、バックアップＲＡＭ領域のデータは保存されていたはずであるから、チェック結果は正常になる。チェック結果が正常でない場合には、内部状態を電源断時の状態に戻すことができないので、停電復旧時でない電源投入時に実行される初期化処理を実行する（ステップＳ５，Ｓ３）。
【０１３１】
チェック結果が正常であれば、ＣＰＵ５６は、内部状態を電源断時の状態に戻すための遊技状態復旧処理を行う（ステップＳ６）。図１５に示すように、バックアップフラグの値が「５５Ｈ」に設定され、かつ、チェック結果が正常である場合に、ステップＳ６の遊技状態復旧処理が実行される。そして、バックアップＲＡＭ領域に保存されていたＰＣ（プログラムカウンタ）の退避値がＰＣに設定され、そのアドレスに復帰する（ステップＳ７）。
【０１３２】
通常の初期化処理の実行（ステップＳ３）が完了すると、メイン処理で、タイマ割込フラグの監視（ステップＳ９）の確認が行われるループ処理に移行する。なお、ループ内では、表示用乱数更新処理（ステップＳ８）も実行される。
【０１３３】
なお、この実施の形態では、ステップＳ２でバックアップデータの有無が確認された後、バックアップデータが存在する場合にステップＳ４でバックアップ領域のチェックが行われたが、逆に、バックアップ領域のチェック結果が正常であったことが確認された後、バックアップデータの有無の確認を行うようにしてもよい。また、バックアップデータの有無の確認、またはバックアップ領域のチェックの何れか一方の確認を行うことによって、停電復旧処理を実行するか否かを判定してもよい。
【０１３４】
また、例えば停電復旧処理を実行するか否か判断する場合のパリティチェック（ステップＳ４）の際に、すなわち、遊技状態を復旧するか否か判断する際に、保存されていたＲＡＭデータにおける特別プロセスフラグ等や始動入賞記憶数データによって、遊技機が遊技待機状態（図柄変動中でなく、大当り遊技中でなく、確変中でなく、また、始動入賞記憶がない状態）であることが確認されたら、遊技状態復旧処理を行わずに初期化処理を実行するようにしてもよい。
【０１３５】
図１６は、ステップＳ１の初期設定処理を示すフローチャートである。初期設定処理において、ＣＰＵ５６は、まず、割込禁止に設定する（ステップＳ１ａ）。割込禁止に設定すると、ＣＰＵ５６は、割込モードを割込モード２に設定し（ステップＳ１ｂ）、スタックポインタにスタックポインタ指定アドレスを設定する（ステップＳ１ｃ）。そして、ＣＰＵ５６は、内蔵デバイスレジスタの初期化を行う（ステップＳ１ｄ）。また、内蔵デバイス（内蔵周辺回路）であるＣＴＣ（カウンタ／タイマ）およびＰＩＯ（パラレル入出力ポート）の初期化（ステップＳ１ｅ）を行った後、ＲＡＭをアクセス可能状態に設定する（ステップＳ１ｆ）。
【０１３６】
この実施の形態で用いられているＣＰＵ５６には、マスク可能な割込（ＩＮＴ）のモードとして以下の３種類のモードが用意されている。そのうちの割込モード２に設定されると、各内蔵デバイスからの割込要求を容易に処理することが可能になり、また、プログラムにおける任意の位置に割込処理を設置することが可能になる。なお、マスク可能な割込が発生すると、ＣＰＵ５６は、自動的に割込禁止状態に設定するとともに、プログラムカウンタの内容をスタックにセーブする。
【０１３７】
図１７は、通常の初期化処理（ステップＳ３）の処理を示すフローチャートである。図１７に示すように、初期化処理では、ＲＡＭのクリア処理が行われる（ステップＳ３ａ）。次いで、作業領域初期設定テーブルのアドレス値にもとづいて、所定の作業領域（例えば、普通図柄判定用乱数カウンタ、普通図柄判定用バッファ、特別図柄左中右図柄バッファ、払出コマンド格納ポインタなど）に初期値を設定する初期値設定処理（ステップＳ３ｂ）が行われる。
【０１３８】
そして、２ｍｓ毎に定期的にタイマ割込がかかるようにＣＰＵ５６に設けられているＣＴＣのレジスタの設定が行われる（ステップＳ３ｃ）。すなわち、初期値として２ｍｓに相当する値が所定のレジスタ（時間定数レジスタ）に設定される。そして、初期設定処理（ステップＳ１）において割込禁止（図１６参照）にされているので、初期化処理を終える前に割込が許可される（ステップＳ３ｄ）。
【０１３９】
従って、この実施の形態では、ＣＰＵ５６の内蔵ＣＴＣが繰り返しタイマ割込を発生するように設定される。この実施の形態では、繰り返し周期は２ｍｓに設定される。そして、図１８に示すように、タイマ割込が発生すると、ＣＰＵ５６は、タイマ割込フラグをセットする（ステップＳ１２）。
【０１４０】
ＣＰＵ５６は、ステップＳ９において、タイマ割込フラグがセットされたことを検出すると、タイマ割込フラグをリセットするとともに（ステップＳ１０）、遊技制御処理を実行する（ステップＳ１１）。以上の制御によって、この実施の形態では、遊技制御処理は２ｍｓ毎に起動されることになる。なお、この実施の形態では、タイマ割込処理ではフラグセットのみがなされ、遊技制御処理はメイン処理において実行されるが、タイマ割込処理で遊技制御処理を実行してもよい。
【０１４１】
図１９は、ステップＳ１１の遊技制御処理を示すフローチャートである。遊技制御処理において、ＣＰＵ５６は、まず、スイッチ回路５８を介して、ゲートセンサ１２、始動口センサ１７、カウントセンサ２３および入賞口スイッチ１９ａ，２４ａの状態を入力し、各入賞口や入賞装置に対する入賞があったか否か判定する（スイッチ処理：ステップＳ２１）。
【０１４２】
次いで、パチンコ遊技機１の内部に備えられている自己診断機能によって種々の異常診断処理が行われ、その結果に応じて必要ならば警報が発せられる（エラー処理：ステップＳ２２）。
【０１４３】
次に、遊技制御に用いられる大当り判定用の乱数等の各判定用乱数を示す各カウンタを更新する処理を行う（ステップＳ２３）。ＣＰＵ５６は、さらに、停止図柄の種類を決定する乱数等の表示用乱数を更新する処理を行う（ステップＳ２４）。
【０１４４】
さらに、ＣＰＵ５６は、特別図柄プロセス処理を行う（ステップＳ２５）。特別図柄プロセス制御では、遊技状態に応じてパチンコ遊技機１を所定の順序で制御するための特別図柄プロセスフラグに従って該当する処理が選び出されて実行される。そして、特別図柄プロセスフラグの値は、遊技状態に応じて各処理中に更新される。
【０１４５】
また、普通図柄プロセス処理を行う（ステップＳ２６）。普通図柄プロセス処理では、７セグメントＬＥＤによる可変表示器１０を所定の順序で制御するための普通図柄プロセスフラグに従って該当する処理が選び出されて実行される。そして、普通図柄プロセスフラグの値は、遊技状態に応じて各処理中に更新される。
【０１４６】
さらに、ＣＰＵ５６は、払出制御基板３７等に送出される制御コマンドをＲＡＭ５５の所定の領域に設定して各電気部品制御基板に対して制御コマンドを送出する処理を行う（コマンド制御処理：ステップＳ２７）。
【０１４７】
次いで、ＣＰＵ５６は、例えばホール管理用コンピュータに供給される大当り情報、始動情報、確率変動情報などのデータを出力するデータ出力処理を行う（ステップＳ２９）。
【０１４８】
また、ＣＰＵ５６は、所定の条件が成立したときにソレノイド回路５９に駆動指令を行う（ステップＳ３０）。ソレノイド回路５９は、駆動指令に応じてソレノイド１６，２１を駆動し、可変入賞球装置１５または開閉板２０を開状態または閉状態とする。
【０１４９】
そして、ＣＰＵ５６は、各入賞口への入賞を検出するためのスイッチ１７，２３，１９ａ，２４ａの検出出力にもとづく賞球数の設定などを行う（ステップＳ３１）。具体的には、入賞検出に応じて払出制御基板３７に払出制御コマンドを出力する。払出制御基板３７に搭載されている払出制御用ＣＰＵ３７１は、払出制御コマンドに応じて賞球払出装置９７Ａを駆動する。
【０１５０】
以上のように、メイン処理には遊技制御処理に移行すべきか否かを判定する処理が含まれ、ＣＰＵ５６の内部タイマが定期的に発生するタイマ割込にもとづくタイマ割込処理で遊技制御処理に移行すべきか否かを判定するためのフラグがセットされるので、遊技制御処理の全てが確実に実行される。つまり、遊技制御処理の全てが実行されるまでは、次回の遊技制御処理に移行すべきか否かの判定が行われないので、遊技制御処理中の全ての各処理が実行完了することは保証されている。
【０１５１】
なお、ここでは、主基板３１のＣＰＵ５６が実行する遊技制御処理は、ＣＰＵ５６の内部タイマが定期的に発生するタイマ割込にもとづくタイマ割込処理でセットされるフラグに応じて実行されたが、定期的に（例えば２ｍｓ毎）信号を発生するハードウェア回路を設け、その回路からの信号をＣＰＵ５６の外部割込端子に導入し、割込信号によって遊技制御処理に移行すべきか否かを判定するためのフラグをセットするようにしてもよい。
【０１５２】
図２０は、電源基板９１０からの電源断信号にもとづくＮＭＩに応じて実行される停電発生ＮＭＩ処理の一例を示すフローチャートである。停電発生ＮＭＩ処理において、ＣＰＵ５６は、まず、停電時などの電源断時直前の割込許可／禁止状態をバックアップするために、割込禁止フラグの内容をパリティフラグに格納する（ステップＳ４１）。
【０１５３】
次いで、割込禁止に設定する（ステップＳ４２）。停電発生ＮＭＩ処理ではＲＡＭ内容の保存を確実にするためにチェックサムの生成処理を行う。その処理中に他の割込処理が行われたのではチェックサムの生成処理が完了しないうちにＣＰＵが動作し得ない電圧にまで低下してしまうことが考えられるので、まず、他の割込が生じないような設定がなされる。なお、停電発生ＮＭＩ処理におけるステップＳ４４〜Ｓ５０は、電力供給停止準備処理の一例である。また、割込処理中では他の割込がかからないような仕様のＣＰＵを用いている場合には、ステップＳ４２の処理は不要である。
【０１５４】
次いで、ＣＰＵ５６は、バックアップフラグが既にセットされているか否か確認する（ステップＳ４２）。バックアップフラグが既にセットされていれば、以後の処理を行わない。バックアップフラグがセットされていなければ、以下の電力供給停止準備処理を実行する。すなわち、ステップＳ４４からステップＳ５０の処理を実行する。
【０１５５】
まず、各レジスタの内容をバックアップＲＡＭ領域に格納する（ステップＳ４４）。その後、バックアップフラグをセットする（ステップＳ４５）。そして、バックアップＲＡＭ領域のバックアップチェックデータ領域に適当な初期値を設定し（ステップＳ４６）、初期値およびバックアップＲＡＭ領域のデータについて順次排他的論理和をとったあと反転し（ステップＳ４７）、最終的な演算値をバックアップパリティデータ領域に設定する（ステップＳ４８）。また、ＲＡＭアクセス禁止状態にする（ステップＳ４９）。電源電圧が低下していくときには、各種信号線のレベルが不安定になってＲＡＭ内容が化ける可能性があるが、このようにＲＡＭアクセス禁止状態にしておけば、バックアップＲＡＭ内のデータが化けることはない。
【０１５６】
さらに、ＣＰＵ５６は、主基板３１に搭載されている全ての出力ポートに対してクリア信号を出力する。すると、全ての出力ポートは、クリア信号によりクリアされオフ状態とされる（ステップＳ５０）。
【０１５７】
次いで、ＣＰＵ５６は、ループ処理にはいる。すなわち、何らの処理もしない状態になる。従って、リセット管理回路９４０からのリセット信号がローレベルになって動作禁止状態にされる前に、内部的に動作停止状態になる。よって、電源断時に確実にＣＰＵ５６は動作停止する。その結果、上述したＲＡＭアクセス禁止の制御および動作停止制御によって、電源電圧が低下していくことに伴って生ずる可能性がある異常動作に起因するＲＡＭの内容破壊等を確実に防止することができる。
【０１５８】
なお、この実施の形態では、停電発生ＮＭＩ処理では最終部でプログラムをループ状態にしたが、ホールト（ＨＡＬＴ）命令を発行するように構成してもよい。
【０１５９】
また、レジスタの内容をＲＡＭ領域に格納した後にセットされるバックアップフラグは、上述したように、電源投入時において復旧すべきバックアップデータがあるか否か（停電からの復旧か否か）を判断する際に使用される。また、ステップＳ４１からＳ５０の処理は、ＣＰＵ５６がシステムリセット回路６５からのシステムリセット信号を受ける前に完了する。換言すれば、システムリセット回路６５からのシステムリセット信号を受ける前に完了するように、電圧監視回路の検出電圧の設定が行われている。
【０１６０】
この実施の形態では、電力供給停止準備処理開始時に、バックアップフラグの確認が行われる。そして、バックアップフラグが既にセットされている場合には電力供給停止準備処理を実行しない。上述したように、バックアップフラグは、必要なデータのバックアップが完了し、その後電力供給停止準備処理が完了したことを示すフラグである。従って、例えば、リセット待ちのループ状態で何らかの原因で再度ＮＭＩが発生したとしても、電力供給停止準備処理が重複して実行されてしまうようなことはない。
【０１６１】
ただし、割込処理中では他の割込がかからないような仕様のＣＰＵを用いている場合には、ステップＳ４３の判断は不要である。
【０１６２】
図２１は、バックアップパリティデータ作成方法の一例を説明するための説明図である。ただし、図２１に示す例では、簡単のために、バックアップデータＲＡＭ領域のデータのサイズを３バイトとする。電源電圧低下にもとづく停電発生処理において、図２１に示すように、バックアップチェックデータ領域に、初期データ（この例では００Ｈ）が設定される。次に、「００Ｈ」と「Ｆ０Ｈ」の排他的論理和がとられ、その結果と「１６Ｈ」の排他的論理和がとられる。さらに、その結果と「ＤＦＨ」の排他的論理和がとられる。そして、その結果（この例では「３９Ｈ」）を反転して得られた値（この例では「Ｃ６Ｈ」）がバックアップパリティデータ領域に設定される。
【０１６３】
電源が再投入されたときには、停電復旧処理においてパリティ診断が行われる。バックアップ領域の全データがそのまま保存されていれば、電源再投入時に、図２１に示すようなデータがバックアップ領域に設定されている。
【０１６４】
ステップＳ４の処理において、ＣＰＵ５６は、電源発生ＭＮＩ処理にて実行された処理と同様の処理を行う。すなわち、バックアップチェックデータ領域に、初期データ（この例では００Ｈ）が設定され、「００Ｈ」と「Ｆ０Ｈ」の排他的論理和がとられ、その結果と「１６Ｈ」の排他的論理和がとられる。さらに、その結果と「ＤＦＨ」の排他的論理和がとられる。そして、その結果（この例では「３９Ｈ」）を反転した最終演算結果を得る。バックアップ領域の全データがそのまま保存されていれば、最終的な演算結果は、「Ｃ６Ｈ」、すなわちバックアップチェックデータ領域に設定されているデータと一致する。バックアップＲＡＭ領域内のデータにビット誤りが生じていた場合には、最終的な演算結果は「Ｃ６Ｈ」にならない。
【０１６５】
よって、ＣＰＵ５６は、最終的な演算結果とバックアップチェックデータ領域に設定されているデータとを比較して、一致すればパリティ診断正常とする。一致しなければ、パリティ診断異常とする。
【０１６６】
以上のように、この実施の形態では、遊技制御手段には、遊技機の電源が断しても、所定期間電源バックアップされる記憶手段（この例ではバックアップＲＡＭ）が設けられ、電源投入時に、ＣＰＵ５６（具体的にはＣＰＵ５６が実行するプログラム）は、記憶手段がバックアップ状態にあればバックアップデータにもとづいて遊技状態を回復させる遊技状態復旧処理（ステップＳ６）を行うように構成される。
【０１６７】
なお、この実施の形態では、電源基板９１０において、電源監視用ＩＣ９０２と、リセット管理回路９４０は、同一の電源電圧を監視しているが、異なる電源電圧を監視してもよい。例えば、電源監視用ＩＣ９０２が＋３０Ｖ電源電圧を監視し、リセット管理回路９４０が＋５Ｖ電源電圧を監視してもよい。そして、リセット管理回路９４０がリセット信号をローレベルにするタイミングは電源監視用ＩＣ９０２がＮＭＩ割込信号（電源断信号）を発生するタイミングに対して遅くなるように、システムリセット回路６５のしきい値レベル（システムリセット信号を発生する電圧レベル）が設定される。例えば、しきい値は４．２５Ｖである。４．２５Ｖは、通常時の電圧より低いが、ＣＰＵ５６が暫くの間動作しうる程度の電圧である。
【０１６８】
また、上記の実施の形態では、ＣＰＵ５６は、マスク不能割込端子（ＮＭＩ端子）を介して電源基板からのＮＭＩ割込信号（電源監視手段からのＮＭＩ割込信号）を検知したが、ＮＭＩ割込信号をマスク可能割込割込端子（ＩＲＱ端子）に導入してもよい。その場合には、割込処理（ＩＲＱ処理）で電力供給停止準備処理が実行される。また、入力ポートを介して電源基板からのＮＭＩ割込信号を検知してもよい。その場合には、メイン処理において入力ポートの監視が行われる。
【０１６９】
また、ＮＭＩ割込信号に変えて、ＩＲＱ端子を介して電源基板からの割込信号を検知する場合に、メイン処理のステップＳ１１における遊技制御処理の開始時にＩＲＱ割込マスクをセットし、遊技制御処理の終了時にＩＲＱ割込マスクを解除するようにしてもよい。そのようにすれば、遊技制御処理の開始前および終了後に割込がかかることになって、遊技制御処理が中途で中断されることはない。従って、払出制御コマンドを払出制御基板３７に送出しているときなどにコマンド送出が中断されてしまうようなことはない。よって、停電が発生するようなときでも、払出制御コマンド等は確実に送出完了する。
【０１７０】
図２２は、払出制御用ＣＰＵ３７１のメイン処理を示すフローチャートである。メイン処理では、払出制御用ＣＰＵ３７１は、まず、必要な初期設定を行う（ステップＳ７０１）。
【０１７１】
そして、払出制御用ＣＰＵ３７１は、払出制御用のバックアップＲＡＭ領域にバックアップデータが存在しているか否かの確認を行う（ステップＳ７０２）。すなわち、例えば、主基板３１のＣＰＵ５６の処理と同様に、電源断時にセットされるバックアップフラグがセット状態になっているか否かによって、バックアップデータが存在しているか否か確認する。バックアップフラグがセット状態になっている場合には、バックアップデータありと判断する。バックアップデータなしと判断された場合には、前回の電源オフ時に未払出の遊技球がなかったことになり、内部状態を電源断時の状態に戻す必要がない。従って、払出制御用ＣＰＵ３７１は、停電復旧時でない電源投入時に実行される初期化処理を実行する（ステップＳ７０２，Ｓ７０３）。
【０１７２】
バックアップＲＡＭ領域にバックアップデータが存在している場合には、払出制御用ＣＰＵ３７１は、バックアップＲＡＭ領域のデータチェック（この例ではパリティチェック）を行う（ステップＳ７０４）。不測の電源断が生じた後に復旧した場合には、バックアップＲＡＭ領域のデータは保存されていたはずであるから、チェック結果は正常になる。チェック結果が正常でない場合には、内部状態を電源断時の状態に戻すことができないので、停電復旧時でない電源投入時に実行される初期化処理を実行する（ステップＳ７０５，Ｓ７０３）。
【０１７３】
チェック結果が正常であれば、払出制御用ＣＰＵ３７１は、内部状態を電源断時の状態に戻すための払出状態復旧処理を行う（ステップＳ７０６）。そして、バックアップＲＡＭ領域に保存されていたＰＣ（プログラムカウンタ）の指すアドレスに復帰する（ステップＳ７０７）。
【０１７４】
通常の初期化処理の実行（ステップＳ７０３）を終えると、払出制御用ＣＰＵ３７１により実行されるメイン処理は、タイマ割込フラグの監視（ステップＳ７０８）の確認が行われるループ処理に移行する。
【０１７５】
なお、この実施の形態では、ステップＳ７０２でバックアップデータの有無が確認された後、バックアップデータが存在する場合にステップＳ７０４でバックアップ領域のチェックが行われたが、逆に、バックアップ領域のチェック結果が正常であったことが確認された後に、バックアップデータの有無の確認が行われるようにしてもよい。また、バックアップデータの有無の確認、またはバックアップ領域のチェックの何れか一方を確認することによって、停電復旧処理を実行するか否かを判断するように構成してもよい。
【０１７６】
また、例えば停電復旧処理を実行するか否か判断する場合のパリティチェック（ステップＳ７０４）の際などに、すなわち、遊技状態を復旧するか否か判断する際に、保存されていたＲＡＭデータにおける払出遊技球数データ等によって、遊技機が払出待機状態（払出途中でない状態）であることが確認されたら、払出状態復旧処理を行わずに初期化処理を実行するようにしてもよい。
【０１７７】
通常の初期化処理では、図２３に示すように、レジスタおよびＲＡＭのクリア処理（ステップＳ９０１）が行われ、所定の初期値の設定が行われる（ステップＳ９０２）。そして、初期化処理を終える前に割込が許可される（ステップＳ９０３）。
【０１７８】
この実施の形態では、払出制御用ＣＰＵ３７１の内蔵タイマ／カウンタが繰り返しタイマ割込を発生するように設定される。また、繰り返し周期は２ｍｓに設定される。そして、図２４に示すように、タイマ割込が発生すると、払出制御用ＣＰＵ３７１は、タイマ割込フラグをセットする（ステップＳ７１１）。なお、図２４には割込を許可することも明示されているが（ステップＳ７１０）、２ｍｓタイマ割込処理では、最初に割込許可状態に設定される。すなわち、２ｍｓタイマ割込処理中には割込許可状態になっている。
【０１７９】
払出制御用ＣＰＵ３７１は、ステップＳ７０８において、タイマ割込フラグがセットされたことを検出すると、タイマ割込フラグをリセットするとともに（ステップＳ７０９）、払出制御処理を実行する（ステップＳ７１０）。以上の制御によって、この実施の形態では、払出制御処理は２ｍｓ毎に起動されることになる。なお、この実施の形態では、タイマ割込処理ではフラグセットのみがなされ、払出制御処理はメイン処理において実行されるが、タイマ割込処理で払出制御処理を実行してもよい。
【０１８０】
払出制御用ＣＰＵ３７１は、電源投入時に、バックアップＲＡＭ領域のデータを確認するだけで、通常の初期設定処理を行うのか払出中の状態を復元するのか決定できる。すなわち、簡単な判断によって、未払出の遊技球について払出処理再開を行うことができる。さらに、この実施の形態では、主基板３１における遊技制御と同様に、パリティチェックコードによって記憶内容保存の確実化が図られている。
【０１８１】
図２５は、ステップＳ７１０の払出制御処理を示すフローチャートである。払出制御処理において、払出制御用ＣＰＵ３７１は、まず、中継基板７２を介して入力ポート３７２ｂに入力される賞球カウントスイッチ３０１Ａ、球貸しカウントスイッチ３０１Ｂがオンしたか否かを判定する（スイッチ処理：ステップＳ７５１）。
【０１８２】
次に、払出制御用ＣＰＵ３７１は、センサ（例えば、払出モータ２８９の回転数を検出するモータ位置センサ）からの信号入力状態を確認してセンサの状態を判定する等の処理を行う（入力判定処理：ステップＳ７５２）。払出制御用ＣＰＵ３７１は、さらに、受信した払出制御コマンドを解析し、解析結果に応じた処理を実行する（コマンド解析実行処理：ステップＳ７５３）。
【０１８３】
次いで、払出制御用ＣＰＵ３７１は、主基板３１から払出停止指示コマンドを受信していたら払出停止状態に設定し、払出開始指示コマンドを受信していたら払出停止状態の解除を行う（ステップＳ７５４）。また、プリペイドカードユニット制御処理を行う（ステップＳ７５５）。
【０１８４】
また、払出制御用ＣＰＵ３７１は、球貸し要求に応じて貸し球を払い出す制御を行う（ステップＳ７５６）。さらに、払出制御用ＣＰＵ３７１は、所定の賞球を払い出す賞球制御処理を行う（ステップＳ７５７）。そして、払出制御用ＣＰＵ３７１は、出力ポート３７２ｃおよび中継基板７２を介して球払出装置９７の払出機構部分における払出モータ２８９に向けて駆動信号を出力し、ステップＳ７５６の球貸し制御処理またはステップＳ７５７の賞球制御処理で設定された回転数分払出モータ２８９を回転させる払出モータ制御処理を行う（ステップＳ７５８）。
【０１８５】
なお、この実施の形態では、払出モータ２８９としてステッピングモータが用いられ、払出モータ２８９を制御するために１−２相励磁方式が用いられる。従って、具体的には、払出モータ制御処理において、８種類の励磁パターンデータが繰り返し払出モータ２８９に出力される。また、この実施の形態では、各励磁パターンデータが４ｍｓずつ出力される。
【０１８６】
次いで、エラー検出処理が行われ、その結果に応じてエラー表示ＬＥＤ３７４に所定の表示を行う（エラー処理：ステップＳ７５９）。
【０１８７】
さらに、ターミナル基板１６０に情報信号を出力する処理を行う（出力処理：ステップＳ７６０）。なお、情報信号は、貸し球の払出一単位（例えば２５個）ごとに所定時間オンとなり、続いて所定時間オフを出力する信号である。
【０１８８】
図２６は、電源基板９１０の電源監視用ＩＣ９０２からの電源断信号にもとづくＮＭＩに応じて実行される停電発生ＮＭＩ処理の一例を示すフローチャートである。停電発生ＮＭＩ処理において、払出制御用ＣＰＵ３７１は、まず、割込禁止フラグの内容をパリティフラグに格納する（ステップＳ８０１）。次いで、割込禁止に設定する（ステップＳ８０２）。
【０１８９】
停電発生ＮＭＩ処理では、主基板３１において実行された処理と同様に、ＲＡＭ内容の保存を確実にするためのチェックサムの生成処理を行う。その処理中に他の割込処理が行われたのではチェックサムの生成処理が完了しないうちに払出制御用ＣＰＵ３７１が動作し得ない電圧にまで低下してしまうことがことも考えられるので、まず、他の割込が生じないような設定がなされる。なお、停電発生ＮＭＩ処理におけるステップＳ８０４〜Ｓ８１０は、電力供給停止準備処理の一例である。
【０１９０】
なお、割込処理中では他の割込がかからないような仕様のＣＰＵを用いている場合には、ステップＳ８０２の処理は不要である。
【０１９１】
次いで、払出制御用ＣＰＵ３７１は、バックアップフラグが既にセットされているか否か確認する（ステップＳ８０３）。バックアップフラグが既にセットされていれば、以後の処理を行わない。バックアップフラグがセットされていなければ、以下の電力供給停止準備処理を実行する。すなわち、ステップＳ８０４からステップＳ８１０の処理を実行する。
【０１９２】
まず、各レジスタの内容をバックアップＲＡＭ領域に格納する（ステップＳ８０４）。その後、バックアップフラグをセットする（ステップＳ８０５）。そして、バックアップＲＡＭ領域のバックアップチェックデータ領域に適当な初期値を設定し（ステップＳ８０６）、初期値およびバックアップＲＡＭ領域のデータについて順次排他的論理和をとったあと反転し（ステップＳ８０７）、最終的な演算値をバックアップパリティデータ領域に設定する（ステップＳ８０８）。また、ＲＡＭアクセス禁止状態にする（ステップＳ８０９）。電源電圧が低下していくときには、各種信号線のレベルが不安定になってＲＡＭ内容が化ける可能性があるが、このようにＲＡＭアクセス禁止状態にしておけば、バックアップＲＡＭ内のデータが化けることはない。
【０１９３】
さらに、払出制御用ＣＰＵ３７１は、全ての出力ポートに対してクリア信号を出力する。従って、全ての出力ポートは、クリア信号によりオフ状態とされる（ステップＳ８１０）。
【０１９４】
次いで、払出制御用ＣＰＵ３７１は、ループ処理にはいる。すなわち、何らの処理もしない状態になる。従って、リセット管理回路９４０からのリセット信号がローレベルになって動作禁止状態にされる前に、内部的に動作停止状態になる。よって、電源断時に確実に払出制御用ＣＰＵ３７１は動作停止する。その結果、上述したＲＡＭアクセス禁止の制御および動作停止制御によって、電源電圧が低下していくことに伴って生ずる可能性がある異常動作に起因するＲＡＭの内容破壊等を確実に防止することができる。
【０１９５】
なお、この実施の形態では、停電発生ＮＭＩ処理では最終部でプログラムをループ状態にしたが、ホールト（ＨＡＬＴ）命令を発行するように構成してもよい。
【０１９６】
また、レジスタの内容をＲＡＭ領域に格納した後にセットされるバックアップフラグは、上述したように、電源投入時において復旧すべきバックアップデータがあるか否か（停電からの復旧か否か）を判断する際に使用される。また、ステップＳ８０１からＳ８１０の処理は、払出制御用ＣＰＵ３７１が電源基板９１０からのリセット信号がローレベルになる前に完了する。換言すれば、電源基板９１０からのリセット信号がリセット状態を示すようになる前に完了するように、電源基板９１０の電圧監視用ＩＣ９０２において検出電圧の設定が行われている。
【０１９７】
この実施の形態では、電力供給停止準備処理開始時に、バックアップフラグの確認が行われる。そして、バックアップフラグが既にセットされている場合には電力供給停止準備処理を実行しない。上述したように、バックアップフラグは、必要なデータのバックアップが完了し、その後電力供給停止準備処理が完了したことを示すフラグである。従って、例えば、リセット待ちのループ状態で何らかの原因で再度ＮＭＩが発生したとしても、電力供給停止準備処理が重複して実行されてしまうようなことはない。
【０１９８】
ただし、割込処理中では他の割込がかからないような仕様のＣＰＵを用いている場合には、ステップＳ８０３の判断は不要である。
【０１９９】
また、この実施の形態では、払出制御用ＣＰＵ３７１は、マスク不能外部割込端子（ＮＭＩ端子）を介して電源基板からのＮＭＩ割込信号（電源監視手段からのＮＭＩ割込信号）を検知したが、ＮＭＩ割込信号をマスク可能割込割込端子（ＩＲＱ端子）に導入してもよい。その場合には、ＩＲＱ処理によって図２６に示された停電発生ＮＭＩ処理が実行される。また、入力ポートを介してＮＭＩ割込信号を検知してもよい。その場合には、払出制御用ＣＰＵ３７１が実行するメイン処理において、入力ポートの監視が行われる。
【０２００】
図２７は、バックアップパリティデータ作成方法の一例を説明するための説明図である。ただし、図２７に示す例では、簡単のために、バックアップデータＲＡＭ領域のデータのサイズを３バイトとする。電源電圧低下にもとづく停電発生処理において、図２７に示すように、バックアップチェックデータ領域に、初期データ（この例では００Ｈ）が設定される。次に、「００Ｈ」と「Ｆ０Ｈ」の排他的論理和がとられ、その結果と「１６Ｈ」の排他的論理和がとられる。さらに、その結果と「ＤＦＨ」の排他的論理和がとられる。そして、その結果（この例では「３９Ｈ」）を反転して得られた値（この例では「Ｃ６Ｈ」）がバックアップパリティデータ領域に設定される。
【０２０１】
電源が再投入されたときには、停電復旧処理においてパリティ診断が行われる。バックアップ領域の全データがそのまま保存されていれば、電源再投入時に、図２７に示すようなデータがバックアップ領域に設定されている。
【０２０２】
ステップＳ７０４の処理において、払出制御用ＣＰＵ３７１は、図２６のステップＳ８０６およびステップＳ８０７にて実行された処理と同様の処理を行う。すなわち、バックアップチェックデータ領域に、初期データ（この例では００Ｈ）が設定され、「００Ｈ」と「Ｆ０Ｈ」の排他的論理和がとられ、その結果と「１６Ｈ」の排他的論理和がとられる。さらに、その結果と「ＤＦＨ」の排他的論理和がとられる。そして、その結果（この例では「３９Ｈ」）を反転した最終演算結果を得る。バックアップ領域の全データがそのまま保存されていれば、最終的な演算結果は、「Ｃ６Ｈ」、すなわちバックアップチェックデータ領域に設定されているデータと一致する。バックアップＲＡＭ領域内のデータにビット誤りが生じていた場合には、最終的な演算結果は「Ｃ６Ｈ」にならない。
【０２０３】
よって、払出制御用ＣＰＵ３７１は、最終的な演算結果とバックアップチェックデータ領域に設定されているデータとを比較して、一致すればパリティ診断正常とする。一致しなければ、パリティ診断異常とする。
【０２０４】
以下、払出状態復旧処理について説明する。図２８は、図２２のステップＳ７０６に示された払出状態復旧処理の一例を示すフローチャートである。この例では、払出制御用ＣＰＵ３７１は、バックアップＲＡＭに保存されていた値をレジスタに復元する（ステップＳ８６１）。そして、バックアップＲＡＭに保存されていたデータにもとづいて停電時の払出状態を復旧するための処理を行う。例えば、賞球中処理中フラグのセット等を行う。
【０２０５】
例えば、電源復旧時に、バックアップＲＡＭ領域に、未払出賞球数もしくは未払出貸し球数、またはそれらの両方が保存されていた場合には、それらの保存数にもとづいて払出処理を再開する。
【０２０６】
以上のように、この実施の形態では、払出制御手段には、遊技機の電源が断しても、所定期間電源バックアップされる記憶手段（この例ではバックアップＲＡＭ）が設けられ、電源投入時に、払出制御用ＣＰＵ３７１（具体的には払出制御用ＣＰＵ３７１が実行するプログラム）は、記憶手段がバックアップ状態にあればバックアップデータにもとづいて払出状態を回復させる払出状態復旧処理（ステップＳ７０６）を行うように構成される。
【０２０７】
図１１に例示した電源基板９１０の構成において、電源監視用ＩＣ９０２が出力する信号は、バッファ回路９１８を介して主基板３１に対して電源断信号として出力されるとともに、遅延回路９２０およびバッファ回路９１９を介して払出制御基板３７に対して電源断信号として出力されていた。すると、図２９に示すように、遊技機の電源が断する際に、主基板３１のＣＰＵ５６には、払出制御基板３７の払出制御用ＣＰＵ３７１に対するよりも早く電源断信号が供給される。
【０２０８】
従って、図２９に示すように、主基板３１のＣＰＵ５６には、払出制御基板３７の払出制御用ＣＰＵ３７１よりも早くＮＭＩがかかる。ＮＭＩに応じて電力供給停止準備処理が開始されるので、その時点で、ＣＰＵ５６による遊技制御および払出制御用ＣＰＵ３７１による払出制御は停止する。
【０２０９】
すなわち、電源基板９１０に搭載されている立下管理手段が、遊技制御手段を立ち下げた後に払出制御手段（価値付与制御手段）を立ち下げるという順序制御を行っている。従って、主基板３１のＣＰＵ５６が他の電気部品制御基板に対して制御コマンドを出力する前に、払出制御手段におけるＣＰＵが既に立ち下がっていることはなく、主基板３１からの制御コマンドが受信側の電気部品制御基板のＣＰＵで受信されないという事態は生じない。なお、この実施の形態では、立下管理手段は、電源監視用ＩＣ９０２、制御手段の作動を停止させるためのリセット信号を出力可能なリセット管理回路９４０および遅延回路９２０で実現されている。
【０２１０】
ここでは、立下管理手段が、主基板３１に与えられる電源断信号と払出制御手段に送られる電源断信号とのタイミングをずらせることによって、それらの間の立ち下げの順序制御を行ったが、他の複数の電気部品制御基板、例えば表示制御基板７０、ランプ制御基板３５および音声制御基板８０等の遊技演出に関わる電気部品制御手段を搭載した電気部品制御基板の立ち下げタイミングを制御することもできる。例えば、図１２に示した回路構成において、主基板３１および払出制御基板３７１以外の電気部品制御基板に対してもバッファ回路を介して電源断信号を出力するようにすればよい。
【０２１１】
そして、それぞれのバッファ回路の前に遅延回路を置き、各遅延回路の遅延量に差を設ければ、主基板３１および他の電気部品制御基板に与えられる電源断信号出力タイミングのそれぞれの間で差を付けることができる。表示制御基板７０、ランプ制御基板３５および音声制御基板８０等における各ＣＰＵも電源断信号に応じて演出制御を停止するようにすれば、各電気部品制御手段を、あらかじめ定められた順序で立ち下げることができるようになる。
【０２１２】
さらに、この実施の形態のように、電源基板９１０における立下管理手段が一括して各基板における制御手段の立ち下げを管理することによって、立ち下げの順序制御を容易に調整することができる。例えば、それぞれの遅延回路の遅延量を調整することによって容易に立ち下げ順序を制御することができる。
【０２１３】
なお、この実施の形態では、立下管理手段が電源基板９１０に搭載されたが、立下管理手段を搭載した立下管理手段を別個に設けてもよい。ただし、一般に立ち下げのための信号は電源電圧の立ち下がりを利用して作成されるので、電源基板９１０に立下管理手段を搭載した場合には、各電気部品制御手段の立ち下げ管理をより容易に行えるというメリットがある。
【０２１４】
上記の実施の形態では、立上管理手段は、各電気部品制御手段へのリセット信号の遅延量を調整することによって立ち上げの順序管理を行ったが、リセット信号ではなく電源電圧の供給開始タイミングを調整することによって立ち上げの順序管理を行うこともできる。
【０２１５】
図３０は、電源電圧の供給開始タイミングを調整する立上管理手段が搭載された電源基板９１０の構成例を示すブロック図である。図３０に示す実施の形態では、主基板３１に対する＋３０Ｖ、＋１２Ｖ、＋５Ｖおよびバックアップ電源電圧の供給開始が遅延される。すなわち、遅延回路９７１はバックアップ電源電圧の立ち上がりを遅延させ、遅延回路９７２は＋５Ｖの立ち上がりを遅延させる。また、遅延回路９７３は＋１２Ｖの立ち上がりを遅延させ、遅延回路９７４は＋３０Ｖの立ち上がりを遅延させる。遅延回路９７１，９７２，９７３，９７４は例えばコンデンサで実現できる。
【０２１６】
なお、図３０では、１つのコネクタ９１５が示されているが、各電気部品制御基板対応にコネクタが設けられていてもよい。その場合には、例えば、主基板３１への各種電圧を供給するためのコネクタ、ランプ制御基板３５への各種電圧を供給するためのコネクタ、払出制御基板３７への各種電圧を供給するためのコネクタ、表示制御基板７０への各種電圧を供給するためのコネクタ、音声制御基板８０への各種電圧を供給するためのコネクタ、および発射制御基板９１への各種電圧を供給するためのコネクタが別個に設けられる。
【０２１７】
また、図３０に示す電源基板９１０では、主基板３１に供給される各電圧の立ち上がりのみを遅延させているので、主基板３１の遊技制御手段の立ち上がりのみが、他の電気部品制御手段の立ち上がりよりも遅れる。しかし、他のそれぞれの電気部品制御手段の立ち上がりに順序をつけることもできる。例えば、ランプ制御基板３５、払出制御基板３７、表示制御基板７０および音声制御基板８０のそれぞれに供給される各種電圧も遅延回路を介して供給し、それぞれの遅延回路の遅延量に差を設ければ、遊技制御手段、ランプ制御手段、払出制御手段、表示制御手段および音声制御手段の間で、立ち上がりタイミングに順序付けすることもできる。
【０２１８】
さらに、電気部品制御基板で用いられる全ての種類の電圧を遅延対象とするのではなく、ＣＰＵが使用する電源電圧のみを遅延対象としてもよい。
【０２１９】
図３１は、図３０に示す電源基板９１０を用いた場合の各基板に供給される直流電圧等を示すブロック図である。図３０に示すように、主基板３１に至る各種電圧が遅延回路で遅延された後に、主基板３１に供給される。
【０２２０】
図３２は、立上管理手段のさらに他の実施の形態を示すブロック図である。図３２に示す構成では、起動信号を出力する立上管理回路９７５が電源基板９１０に搭載されている。主基板３１とサブ基板（ランプ制御基板３５、払出制御基板３７、表示制御基板７０および音声制御基板８０）には、電源基板９１０から、遅延されることなく各種電圧およびリセット信号が供給される。
【０２２１】
図３３に例示するように、この実施の形態で用いられる主基板３１のＣＰＵ５６は、リセット信号がリセット解除状態を示すと、まず、セキュリティチェックプログラムを実行し、その後初期化処理を実行する。また、サブ基板３５，３７，７０，８０のＣＰＵは、リセット信号がリセット解除状態を示すと、初期化処理を実行した後に遊技演出に関わる制御を行う状態である制御状態に入る。そして、立上管理回路９７５は、ＣＰＵ５６のセキュリティチェックプログラムの実行が確実に完了するタイミングで起動信号を出力する。起動信号は、主基板３１の入出力ポート５７に入力される。
【０２２２】
主基板３１のＣＰＵ５６は、入出力ポート５７を介して起動信号を受けたことを確認したら遊技制御状態に入る。従って、遊技制御手段が遊技制御状態に入ったときには、サブ基板３５，３７，７０，８０のＣＰＵは既に制御状態になっている。よって、例えば、主基板３１から送出された制御コマンドは、サブ基板３５，３７，７０，８０のＣＰＵにおいて確実に受信される。
【０２２３】
図３４は、立上管理手段のさらに他の実施の形態を示すブロック図である。図３４に示す構成では、主基板３１に対するリセット信号の立ち上げタイミングを調整する立上管理回路９７６が電源基板９１０に搭載されている。主基板３１とサブ基板（ランプ制御基板３５、払出制御基板３７、表示制御基板７０および音声制御基板８０）には、電源基板９１０から、遅延されることなく各種電圧およびリセット信号が供給される。
【０２２４】
図３５に示すように、サブ基板３５，３７，７０，８０のＣＰＵは、リセット信号がリセット解除状態を示すと、初期化処理を実行した後に、動作可能信号を出力する。立上管理回路９７６は、動作可能信号を受信すると、主基板３１に対するリセット信号を立ち上げる。リセット信号が立ち上がったことに応じて、主基板３１ＣＰＵ５６は、初期化処理を行った後に遊技制御状態に入る。従って、遊技制御手段が遊技制御状態に入ったときには、サブ基板３５，３７，７０，８０のＣＰＵは既に制御状態になっている。よって、例えば、主基板３１から送出された制御コマンドは、サブ基板３５，３７，７０，８０のＣＰＵにおいて確実に受信される。
【０２２５】
なお、図３４に示す構成において、立上管理回路９７６は、動作可能信号を受信すると、主基板３１に対して起動信号を出力するようにしてもよい。そのように構成されている場合には、主基板３１に対するリセット信号は、サブ基板３５，３７，７０，８０に対するリセット信号と同様のタイミングでリセット解除状態になる。そして、主基板３１では、電源基板９１０からの起動信号が入出力ポート５７に入力され、ＣＰＵ５６は、起動信号を受信したら遊技制御状態に入る。
【０２２６】
また、上記の各実施の形態では、立下管理手段は、各電気部品制御手段への電源断信号の遅延量を調整することによって立ち下げの順序管理を行ったが、他の方法によっても各電気部品制御手段の立ち下げ管理を行うことができる。
【０２２７】
図３６は、立下管理手段の他の実施の形態を示すブロック図である。図３６に示す構成では、立下管理手段は、サブ基板３５，３７，７０，８０に対するリセット信号を遅延する遅延回路９６０で実現される。なお、立上管理回路９６８は、サブ基板３５，３７，７０，８０からの動作可能信号に応じて、主基板３１に対して起動信号を出力する。また、この実施の形態では、主基板３１およびサブ基板３５，３７，７０，８０のＣＰＵは、リセット信号がローレベルになったことによって制御動作を停止する。
【０２２８】
図３７に示すように、主基板３１に対するリセット信号は、サブ基板３５，３７，７０，８０に対するリセット信号よりも早く立ち上がる。しかし、主基板３１のＣＰＵ５６は、起動信号を受けたことに応じて初めて遊技状態に入る。起動信号は、サブ基板３５，３７，７０，８０の各ＣＰＵが制御状態に入って動作可能信号を出力すると動作可能状態を示すので、主基板３１のＣＰＵ５６が遊技制御状態に入ったとき、すなわち立ち上がったときには、サブ基板３５，３７，７０，８０の各ＣＰＵは既に制御状態に入っている。すなわち、既に立ち上がっている。
【０２２９】
そして、遊技機への電源供給が断してＶＳＬが所定値以下になると、リセットＩＣ６５１の出力がローレベルになる。リセットＩＣ６５１の出力は、そのまま主基板３１に供給されているが、サブ基板３５，３７，７０，８０には遅延回路９６０を介して供給されている。従って、図３７に示すように、主基板３１のＣＰＵ５６は、サブ基板３５，３７，７０，８０の各ＣＰＵよりも早く立ち下がる。
【０２３０】
よって、例えば、電源断直前に遊技制御手段が他の電気部品制御手段に対して制御コマンドを送出しているような場合でも、その制御コマンドは、受信側の電気部品制御手段において確実に受信される。
【０２３１】
なお、図３６に示す構成では、１つの遅延回路９６０の出力が各サブ基板３５，３７，７０，８０に供給されているので、各サブ基板３５，３７，７０，８０のＣＰＵは同時に立ち下がることになるが、バッファ回路９６１〜９６４の前段にそれぞれ遅延回路を置き、各遅延回路の遅延量に差を設ければ、主基板３１および各サブ基板３５，３７，７０，８０の立ち下げ順序を任意に設定することができる。
【０２３２】
また、図３６に示す構成では、リセットＩＣ６５１の出力がそのまま遅延回路９６０およびバッファ回路９６５に出力されるので、電源投入時に１回のリセット解除動作（ローレベルからハイレベルへの変化）が行われることになるが、図１２に示されたようなＩＣ９４１〜９４９を設け、２回のリセット解除動作が行われるように構成してもよい。
【０２３３】
図３８は、立下管理手段の他の実施の形態を示すブロック図である。図３８に示す構成では、立下管理回路９７７は、電源監視用ＩＣ９０２の出力がハイレベルからローレベルに変化すると、スイッチ回路９７８を介して、主基板３１に供給される各種電圧を直ちに遮断する。各サブ基板３５，３７，７０，８０に至る各種電源については特に制御を行わない。よって、各サブ基板３５，３７，７０，８０に供給される電圧はしばらくの間、各サブ基板３５，３７，７０，８０が動作可能な電位を維持するが、主基板３１に供給される電圧は直ちに遮断される。その結果、主基板３１は、各サブ基板３５，３７，７０，８０よりも早く立ち下がることになる。
【０２３４】
図３９は、立上管理手段の他の実施の形態を示すブロック図である。図３８に示す構成では、立上管理手段であるリセット管理回路９４０において、リセットＩＣ９３１，９３２が設けられている。リセットＩＣ９３１，９３２として、図１１等に示された電源監視用ＩＣと同じＩＣを用いることができる。リセットＩＣ９３１は、＋３０Ｖ電源電圧（ＶＳＬ）が＋９Ｖ以上になると出力をハイレベルにし、＋９Ｖを下回ると出力をローレベルにする。リセットＩＣ９３１の出力は、各サブ基板に搭載されたＣＰＵに対してシステムリセット信号として供給される。
【０２３５】
リセットＩＣ９３２は、＋３０Ｖ電源電圧（ＶＳＬ）が＋７Ｖ以上になると出力をハイレベルにし、＋７Ｖを下回ると出力をローレベルにする。リセットＩＣ９３１の出力は、主基板３１に搭載されたＣＰＵ５６に対してシステムリセット信号として供給される。リセットＩＣ９３１，９３２において、それぞれのＶｓ 端子に、＋３０Ｖ電源電圧が抵抗で分圧された電圧が入力されている。そして、リセットＩＣ９３１，９３２が、＋３０Ｖ電源電圧（ＶＳＬ）と＋７Ｖまたは＋９Ｖとを比較できるように各抵抗の抵抗値が選定されている。
【０２３６】
図３９に示すように、異なる電圧を監視してリセット信号を出力する２つのリセットＩＣ９３１，９３２を設けた構成によっても、主基板３１のＣＰＵ５６に対するリセット解除のタイミングを、サブ基板のＣＰＵに対するリセット解除のタイミングよりも遅くすることができる。
【０２３７】
なお、リセットＩＣ９３１，９３２の出力がハイレベルに立ち上げるときには、立ち上がりタイミングが、コンデンサＣ１，Ｃ２の容量で定まる時間だけ遅延される。
【０２３８】
従って、図４０に示すように、遊技機に電源投入がなされ、ＶＳＬが＋７Ｖにまで立ち上がると、その時点からコンデンサＣ１の容量で定まる時間だけ遅延してリセットＩＣ９３１の出力がハイレベルに立ち上がる。また、ＶＳＬが＋９Ｖにまで立ち上がると、その時点からコンデンサＣ２の容量で定まる時間だけ遅延してリセットＩＣ９３２の出力がハイレベルに立ち上がる。各サブ基板におけるＣＰＵは、リセットＩＣ９３１の出力がハイレベルに立ち上がるとリセット解除されて動作を開始するのであるが、各ＣＰＵの初期化処理時間の相違等に起因して、本来の制御を開始するタイミングがばらつくことがある。
【０２３９】
そこで、この実施の形態では、コンデンサＣ２の容量をコンデンサＣ１の容量よりも大きくして、リセットＩＣ９３２の出力がハイレベルに立ち上がるタイミングをより遅くする。そのように構成すれば、各サブ基板におけるＣＰＵの制御開始タイミングがばらついても、主基板３１のＣＰＵ５６が動作開始したときに全てのサブ基板におけるＣＰＵが必ず制御を開始しているようにすることができる。また、電源断時には、主基板３１へのリセット信号は＋９Ｖレベルで立ち下がり、ＶＳＬの＋７Ｖまでの低下を検出した時点で各サブ基板が立ち下がるので、主基板３１を先に立ち下げることができる。
【０２４０】
なお、図３９に示された構成では、電源投入時に１回だけリセット信号が立ち上がるが、図１２に示されたように、電源投入時にリセット信号において２回の立ち上がりが発生するように構成してもよい。
【０２４１】
上記の各実施の形態では、複数の電気部品制御基板を備えた構成において、立上管理手段が各電気部品制御基板の立ち上げ順序を制御することが可能になっている。従って、払出制御基板３７を主基板３１よりも早く立ち上げたり、表示制御基板７０，ランプ制御基板３５および音声制御基板８０等の遊技演出に関わる制御手段を搭載した電気部品制御基板（演出制御用基板）を主基板３１よりも早く立ち上げるように制御することが容易である。
【０２４２】
また、立下管理手段が各電気部品制御基板の立ち下げ順序を制御することが可能になっている。よって、払出制御基板３７を主基板３１よりも遅く立ち下げたり、表示制御基板７０、ランプ制御基板３５および音声制御基板８０等の遊技演出に関わる制御手段を搭載した演出制御用基板を主基板３１よりも遅く立ち下げるように制御することが容易である。
【０２４３】
ところで、主基板３１におけるＣＰＵ５６および払出制御基板３７における払出制御用ＣＰＵ３７１は、電力供給停止時に、電源基板９１０からの電源断信号に応じて電力供給停止準備処理を行い、その後、ループする動作を行う（図２０および図２６参照）。電力供給停止時には、さらにその後にシステムリセット信号がローレベルになってＣＰＵはリセット状態になる。
【０２４４】
しかし、極めて短い電源の瞬断が発生した場合には、システムリセット信号がローレベルにならない可能性がある。上記の各実施の形態では、電源断信号は＋３０Ｖ電源電圧が＋２２Ｖを下回ると発生し、システムリセット信号は＋３０Ｖ電源電圧が＋９Ｖを下回るとシステムリセット信号がローレベルになるので、＋３０Ｖ電源電圧が＋２２Ｖよりも低下するが＋９Ｖにまで低下しないうちに復旧するような電源瞬断が発生した場合には、電源断信号が発生するので電力供給停止準備処理が実行開始されるが、システムリセット信号はローレベルにならない。そのような場合には、ＣＰＵは、電力供給停止準備処理におけるループ処理から抜けることができない。
【０２４５】
図４１は、極めて短い電源の瞬断が発生した場合でも電力供給停止準備処理におけるループ処理から抜け出せないような事態を回避しうる電源基板の一構成例を示すブロック図である。図４１に示す構成では、電源監視用ＩＣ９０３が搭載されている。電源監視用ＩＣ９０３は、＋３０Ｖ電源電圧（ＶＳＬ）が２０Ｖを下回ると出力（ＲＥＳＥＴ端子の出力）をローレベルにする。なお、図４１では、電源監視用ＩＣ９０２，９０３において、それぞれのＶｓ 端子に、＋３０Ｖ電源電圧が抵抗で分圧された電圧が入力されている。そして、電源監視用ＩＣ９０２，９０３が、＋３０Ｖ電源電圧（ＶＳＬ）と＋２２Ｖまたは＋２０Ｖとを比較できるように各抵抗の抵抗値が選定されている。また、ＩＣ９１８の出力は、電源断信号として主基板３１および払出制御基板３７に供給される。
【０２４６】
電源監視用ＩＣ９０２の出力はラッチ回路９８１でラッチされ、ラッチ回路９８１の出力は、双方の入力がともにローレベルになるとローレベルを出力する論理回路（等価的にＯＲ回路であるから、以下、ＯＲ回路と呼ぶ。）９８２の一方の入力端子に入力される。また、電源監視用ＩＣ９０３の出力は、いずれかの入力がローレベルになるとローレベルを出力する論理回路（等価的にＡＮＤ回路であるから、以下、ＡＮＤ回路と呼ぶ。）の他方の入力端子に入力される。そして、ＯＲ回路９８２の出力とリセット管理回路９４０の出力とがＡＮＤ回路９８３に入力され、ＡＮＤ回路９８３の出力はリセット信号として各基板に供給される。
【０２４７】
なお、図４１には、説明を簡単にするために、主基板３１および払出制御基板３７に同一の電源断信号が供給される構成が示されているが、既に説明したように、主基板３１と払出制御基板３７とのそれぞれに対応した電源断信号を作成し、払出制御基板３７への電源断信号を遅延させてもよい。また、リセット管理回路９４０は既に説明した実施の形態の場合と同様に、各基板へのリセット信号をそれぞれ作成し、主基板３１へのリセット信号を遅延させてもよい。
【０２４８】
図４２（Ａ）は、電源監視用ＩＣ９０３等が設けられていない場合の電源断信号とシステムリセット信号との関係の一例を示す説明図である。図４２（Ａ）に示された例では、＋３０Ｖ電源電圧（ＶＳＬ）は、＋２２Ｖを下回ったものの、＋９Ｖにまで低下する前に復旧している。従って、電源断信号（ローアクティブ）は出力されるが、リセット信号はハイレベルのままである。このような場合には、ＣＰＵは、電力供給停止準備処理におけるループ処理から抜け出せない。
【０２４９】
しかし、図４１に示された構成によれば、図４２（Ｂ）に示すように、＋３０Ｖ電源電圧（ＶＳＬ）が＋２２Ｖを下回ると、ラッチ回路９８１においてローレベルがラッチされ、＋３０Ｖ電源電圧（ＶＳＬ）が＋２０Ｖを下回ると電源監視用ＩＣ９０３の出力がローレベルになるので、ＯＲ回路９８２の出力がローレベルになる。その結果、ＡＮＤ回路９８３の出力がローレベルになる。すなわち、システムリセット信号がローレベルになる。よって、ＣＰＵがシステムリセットされ、ループ処理から抜け出すことができる。
【０２５０】
電源断信号がローレベルに変化すると電力供給停止準備処理が実行されるが、電力供給停止準備処理が完了した後、リセット信号がリセット解除を示すハイレベルに戻るので、ＣＰＵは、停電復旧時の処理と同様の処理を行った後に、通常の制御処理状態に戻る。すなわち、遊技機は、電力供給停止準備処理を実行するがすぐに停電復旧処理を行うので、遊技状態は電源瞬断の前後で食い違うことはない。すなわち、遊技者から見ると電源瞬断など生じなかったように遊技が継続されていることになる。
【０２５１】
なお、電源断信号がローレベルになるタイミングと電源監視用ＩＣ９０３の出力がローレベルになるタイミングとの間で電力供給停止準備処理が完了している必要があるが、その間の時間が短いような場合には、電源監視用ＩＣ９０３の出力を遅延させる遅延回路を設ければよい。
【０２５２】
図４３は、電源基板９１０の他の構成例を示すブロック図である。図４３に示す構成では、電源監視用ＩＣ９０２の出力が遅延回路９８４を介してＡＮＤ回路９８３の一方の入力端子に入力される。また、ＡＮＤ回路９８３の他方の入力端子には、リセット管理回路９４０の出力が入力される。
【０２５３】
図４３に示された構成によれば、図４４に示すように、＋３０Ｖ電源電圧（ＶＳＬ）が＋２２Ｖを下回ると、電源監視用ＩＣ９０２の出力（電源断信号）がローレベルになる。その信号は、遅延回路９８６で遅延されてＡＮＤ回路９８３に入力されるので、主基板３１や払出制御基板３７に供給されるシステムリセット信号がローレベルになる。よって、ＣＰＵがシステムリセットされ、ループ処理から抜け出すことができる。なお、遅延回路９８４における遅延量は、主基板３１のＣＰＵ５６や払出制御基板３７の払出制御用ＣＰＵ３７１が電力供給停止準備処理を完了するのに十分な時間に設定される。
【０２５４】
電源断信号がローレベルに変化すると電力供給停止準備処理が実行されるが、電力供給停止準備処理が完了した後、リセット信号がリセット解除を示すハイレベルに戻るので、ＣＰＵは、停電復旧時の処理と同様の処理を行った後に、通常の制御処理状態に戻る。すなわち、遊技機は、電力供給停止準備処理を実行するがすぐに停電復旧処理を行うので、遊技状態は電源瞬断の前後で食い違うことはない。すなわち、遊技者から見ると電源瞬断など生じなかったように遊技が継続されていることになる。
【０２５５】
なお、図４３には、説明を簡単にするために、主基板３１および払出制御基板３７に同一の電源断信号が供給される構成が示されているが、既に説明したように、主基板３１と払出制御基板３７とのそれぞれに対応した電源断信号を作成し、払出制御基板３７への電源断信号を遅延させてもよい。また、リセット管理回路９４０は既に説明した実施の形態の場合と同様に、各基板へのリセット信号をそれぞれ作成し、主基板３１へのリセット信号を遅延させてもよい。
【０２５６】
図４５は、極めて短い電源の瞬断が発生した場合等であってもシステムリセット信号をローレベルにすることができ、その結果、ループ処理を含む電力供給停止準備処理におけるループ処理から抜け出せることができる構成の他の例を示すブロック図である。図４５には、電源基板９１０に搭載された各回路のうちの一部が示されている。電源基板９１０における各電圧作成部分は例えば図１１に示されたような構成でよい。
【０２５７】
図４５に示された構成では、リセット信号を発生するリセットＩＣ９３２に供給されるＶＳＬと接地レベルとをスイッチングするスイッチ回路９３３が設けられている。スイッチ回路９３３は例えばアナログスイッチ回路で構成され、電源監視用ＩＣ９０２の出力（電源断信号）が遅延回路９８４で遅延された信号を制御信号として、制御信号のレベルに応じてスイッチングされる。リセットＩＣ９３２は、＋３０Ｖ電源電圧（ＶＳＬ）を監視して、そのレベルが＋９Ｖを越えると出力をハイレベルにし、＋９Ｖを下回ると出力をローレベルにする。
【０２５８】
図４６は、図４５に示された各回路の出力と電源電圧の変化の例を示すタイミング図である。この例では、スイッチ回路９３３は、制御信号がローレベルであると接地レベルを選択し、ハイレベルであるとＶＳＬを選択する。
【０２５９】
遊技機の電源が投入されると、図４６に示すように、ＶＳＬの値が徐々に上昇し、その値が＋２２Ｖを越えると電源監視用ＩＣ９０２の出力がハイレベルになる。そのハイレベルは、遅延回路９８４で所定時間遅延されてスイッチ回路９３３に伝達される。遅延回路９８４の出力がハイレベルになると、リセットＩＣ９３２にＶＳＬが供給される。この値は＋９Ｖを越えているので、リセットＩＣ９３２の出力すなわち電気部品制御基板に供給されるシステムリセット信号がハイレベルになる。
【０２６０】
図４６に示すように、＋３０Ｖ電源電圧（ＶＳＬ）が＋２２Ｖを下回ると、電源監視用ＩＣ９０２の出力（電源断信号）がローレベルになる。その信号は、電源断信号として、主基板３１や払出制御基板３７に出力される。従って、主基板３１や払出制御基板３７において、電力供給停止準備処理が開始される。電源監視用ＩＣ９０２のローレベルの出力は遅延されてローレベルの制御信号としてスイッチ回路９３３に与えられる。遅延回路９３３の出力がローレベルになると、リセットＩＣ９３２に供給される電圧は０Ｖになる。この値は＋９Ｖを下回っているので、リセットＩＣ９３２の出力はローレベルになる。すなわち、リセット信号がリセットレベルになる。
【０２６１】
極めて短い時間の電源瞬断では、図４６に例示するようにＶＳＬのレベルが復旧する。従って、電源監視用ＩＣ９０２の出力はハイレベルに戻る。ハイレベルの信号は遅延回路９８４で遅延されてスイッチ回路９３３に出力される。よって、リセットＩＣ９３２に供給される電圧はＶＳＬに戻る。この値は＋９Ｖを越えているので、リセットＩＣ９３２の出力はハイレベルに戻る。すなわち、システムリセット信号がリセット解除レベルになる。
【０２６２】
従って、図４５に示された構成によっても、極めて短い時間の電源瞬断が生じたような場合でも、主基板３１や払出制御基板３７に供給されるシステムリセット信号がローレベルになる。よって、ＣＰＵがシステムリセットされ、電力供給停止準備処理のループ処理から抜け出すことができる。なお、遅延回路９８４の遅延量は、電力供給停止準備処理が確実に実行完了する程度の時間に設定される。
【０２６３】
電力供給停止準備処理が完了した後、リセット信号がリセット解除を示すハイレベルに戻るので、ＣＰＵは、停電復旧時の処理と同様の処理を行った後に、通常の制御処理状態に戻る。すなわち、遊技機は、電力供給停止準備処理を実行するがすぐに停電復旧処理を行うので、遊技状態は電源瞬断の前後で食い違うことはない。すなわち、遊技者から見ると電源瞬断が生じてもすぐに遊技の継続が可能になる。
【０２６４】
なお、図４５に示された実施の形態では、遊技機に対する電源投入時に、システムリセット信号がハイレベルになるタイミングが遅れることになるが、遊技開始に支障を来すほどの長さではない。
【０２６５】
また、図４５に示された例では、説明を簡単にするために、主基板３１および払出制御基板３７に同一の電源断信号が供給される構成が示されているが、既に説明したように、主基板３１と払出制御基板３７とのそれぞれに対応した電源断信号を作成し、払出制御基板３７への電源断信号を遅延させてもよい。また、既に説明した実施の形態の場合と同様に、主基板３１へのリセット信号を遅延させてもよい。
【０２６６】
以上のように、図４１、図４３および図４５に例示された構成によれば、停電等の発生時に遊技状態を保存するように構成された遊技機において、極めて短い時間の電源瞬断が生じたような場合でも、電力供給停止準備処理のループ処理から抜け出すことができないという不都合は生じない。従って、遊技機の制御が停止してしまったりするような問題が生ずることはなく、停電等の発生時に遊技状態を保存するための構成が遊技制御状態に矛盾を生じさせるようなことが防止される。
【０２６７】
また、図４１、図４３および図４５に示された構成はそれぞれ一例であって、電力供給停止準備処理の最後の部分でループ処理するように構成されている場合において極めて短い時間の電源瞬断等が生じたときに、電力供給停止準備処理を実行するＣＰＵに対するシステムリセット信号をリセットを示すレベルにすることができれば、他の構成を採用することもできる。また、図４１、図４３および図４５に示された構成では、説明を簡単にするために、システムリセット信号がローレベルになった後１回のリセット解除動作（ハイレベルへの変化）が行われる場合を示したが、図１２に示されたようなＩＣ９４１〜９４９を設け、２回のリセット解除動作が行われるように構成してもよい。
【０２６８】
さらに、図４１、図４３および図４５に示された各例ではシステムリセット信号を生成するための回路が電源基板９１０に搭載されていたが、システムリセット信号を生成するための回路が各電気部品制御基板に搭載されている場合であっても、電力供給停止準備処理を実行するＣＰＵに対するリセット信号をリセットを示すレベルにすることができる。
【０２６９】
なお、上述した説明から明らかなように、制御手段に対して作動の許容と作動の停止とを示すリセット信号を供給するリセット信号作成手段は、立上管理手段と兼用することが可能である。また、遊技機に供給される電源の状態を監視する電源監視手段は、立下管理手段の一部として兼用することが可能である。すなわち、立下管理手段は、制御手段に対して作動の停止を示すリセット信号を供給するリセット信号作成手段と電源断信号を発生する電源監視手段とを含む構成とすることができる。
【０２７０】
【発明の効果】
以上のように、本発明によれば、遊技機を、遊技機に設けられている電気部品を制御するためのマイクロコンピュータを含む制御手段と、電気部品の制御に関わり変動する制御データを遊技機への電力供給停止時にも保持可能な変動データ記憶手段と、遊技球が入賞領域に入賞したことを検出し、賞球を払い出すためにマイクロコンピュータに検出出力する遊技球検出スイッチと、交流電源からの交流を直流に変換する整流手段と、整流手段によって変換された直流電圧から該直流電圧よりも低い電圧であって遊技機で用いられる遊技球検出スイッチに供給される直流電圧および該遊技球検出スイッチに供給される直流電圧よりもさらに低い電圧であってマイクロコンピュータの駆動電源である直流電圧を生成する直流電圧生成手段と、遊技球検出スイッチに供給される直流電圧よりも高い電圧であって整流手段によって交流から直流に変換された直後の直流電圧を監視し、該監視している直流電圧が遊技球検出スイッチに供給される直流電圧よりも高い第１の電圧に低下したことを検出したときに検出信号を出力する第１の電源監視手段と、マイクロコンピュータに対して作動の許容と作動の停止とのいずれかを示すリセット信号を供給するリセット信号作成手段とを備え、マイクロコンピュータは、第１の電源監視手段からの検出信号の入力に応じて変動データ記憶手段の記憶内容が正常であるか否かを診断するためのチェックデータを生成して当該変動データ記憶手段に保存する処理を含む電力供給停止準備処理を実行し、リセット信号作成手段は、遊技機で使用される電源電圧を監視し、電源電圧が第１の電圧よりも低い第２の電圧となったことを検出する第２の電源監視手段と、電源電圧が第２の電圧よりも低い第３の電圧となったことを検出する第３の電源監視手段とを含み、第２の電源監視手段により電源電圧が第２の電圧を下回ったことを検出したときにリセット信号の状態をマイクロコンピュータの作動の停止を示す状態にし、マイクロコンピュータの作動の停止を示す状態にした後、電源電圧が第３の電圧にまで低下したことを第３の電源監視手段により検出することなく、第２の電源監視手段により第２の電圧に回復したことを検出したときは、さらにリセット信号の状態をマイクロコンピュータの作動の許容を示す状態とし、監視する直流電圧が、第１の電源監視手段が検出信号を出力したあとリセット信号作成手段がリセット信号の状態をマイクロコンピュータの作動の停止を示す状態とするまでの所定期間内にマイクロコンピュータにより電力供給停止準備処理が完了するように設定された第２の電圧を下回ったときに、リセット信号の状態をマイクロコンピュータの作動の停止を示す状態にするように構成したので、停電等の発生時に遊技状態を保存するように構成された遊技機において、ごく短時間の電源瞬断等が生じても所定のリセット信号が制御手段に与えられるので、制御状態に支障を来すことを防止できる効果がある。また、電源の監視によって、容易に、ごく短時間の電源瞬断等が生じても制御状態に支障を来さないようにすることができる。また、リセット信号作成手段は、電力供給停止準備処理が完了した後にマイクロコンピュータをシステムリセットすることができる。さらに、電源復旧時等にチェックデータにもとづいてデータが破壊されていないかどうかチェックするように構成することが可能になり、保存されるデータの信頼性を向上させることができる。
【０２７５】
リセット信号作成手段が、リセット信号を、断続的に２回、作動の許容を示す状態にする場合には、遊技機の電源投入時やごく短時間の電源瞬断発生時に確実にマイクロコンピュータが起動または再起動し、遊技開始や遊技継続に不都合を生じさせることがないという効果がある。
【０２７７】
遊技制御用マイクロコンピュータが電力供給停止準備処理を実行するように構成されている場合には、停電等が生じても、電源復旧時に確実に遊技状態を復元できるように必要なデータを保存することができる。
【０２７８】
払出制御用マイクロコンピュータが電力供給停止準備処理を実行するように構成されている場合には、停電等が生じても、遊技者に対して未払出の価値に関するデータを保存する処理を行うことができ、電源復旧時に保存されていたデータにもとづく価値付与を続行できるので、遊技者に不利益が与えられることが防止される。
【０２７９】
リセット信号作成手段が、電気部品制御基板を作動状態にした後に遊技制御基板を作動状態にするように構成されている場合には、遊技制御用マイクロコンピュータが他のマイクロコンピュータに対して制御コマンドを送出したときにマイクロコンピュータが立ち上がっていないということはなく、制御コマンドは確実に受信される。
【図面の簡単な説明】
【図１】パチンコ遊技機を正面からみた正面図である。
【図２】パチンコ遊技機の裏面に配置されている各基板を示す背面図である。
【図３】パチンコ遊技機の機構板を背面からみた背面図である。
【図４】遊技制御基板（主基板）の回路構成を示すブロック図である。
【図５】払出制御基板の回路構成例を示すブロック図である。
【図６】表示制御基板の回路構成例を示すブロック図である。
【図７】ランプ制御基板の回路構成例を示すブロック図である。
【図８】音声制御基板の回路構成例を示すブロック図である。
【図９】発射制御基板の回路構成例を示すブロック図である。
【図１０】電源基板から各基板に供給される直流電圧等を示すブロック図である。
【図１１】電源基板の一構成例を示すブロック図である。
【図１２】リセット管理回路の構成例を示すブロック図である。
【図１３】リセットＩＣとその周辺のＩＣの出力信号の様子を示すタイミング図である。
【図１４】主基板におけるＣＰＵが実行するメイン処理の例を示すフローチャートである。
【図１５】遊技状態復旧処理を実行するか否かの決定方法の例を示す説明図である。
【図１６】初期設定処理の例を示すフローチャートである。
【図１７】初期化処理の例を示すフローチャートである。
【図１８】２ｍｓタイマ割込処理の例を示すフローチャートである。
【図１９】遊技制御処理の例を示すフローチャートである。
【図２０】停電発生ＮＭＩ処理の例を示すフローチャートである。
【図２１】バックアップパリティデータ作成方法の例を説明するための説明図である。
【図２２】払出制御用ＣＰＵが実行するメイン処理の例を示すフローチャートである。
【図２３】払出制御用ＣＰＵの初期化処理の一例を示すフローチャートである。
【図２４】払出制御用ＣＰＵのタイマ割込処理の例を示すフローチャートである。
【図２５】払出制御用ＣＰＵが実行する払出制御処理の例を示すフローチャートである。
【図２６】停電発生ＮＭＩ処理の例を示すフローチャートである。
【図２７】バックアップパリティデータ作成方法の例を説明するための説明図である。
【図２８】払出制御用ＣＰＵが実行する払出状態復旧処理の例を示すフローチャートである。
【図２９】遊技機の電源断時の電源低下やＮＭＩ信号の様子の例を示すタイミング図である。
【図３０】電源基板の他の構成例を示すブロック図である。
【図３１】各基板に供給される直流電圧等を示すブロック図である。
【図３２】立上管理手段のさらに他の実施の形態を示すブロック図である。
【図３３】図３２に示す立上管理手段の動作を説明するためのタイミング図である。
【図３４】立上管理手段のさらに他の実施の形態を示すブロック図である。
【図３５】図３４に示す立上管理手段の動作を説明するためのタイミング図である。
【図３６】立下管理手段の他の実施の形態を示すブロック図である。
【図３７】図３５に示す立下管理手段の動作を説明するためのタイミング図である。
【図３８】立下管理手段のさらに他の実施の形態を示すブロック図である。
【図３９】立上管理手段の他の実施の形態を示すブロック図である。
【図４０】図３９に示す立上管理手段の動作を示すタイミング図である。
【図４１】電源基板の他の構成例を示すブロック図である。
【図４２】電源断信号とリセット信号の関係を示す説明図である。
【図４３】電源基板のさらに他の構成例を示すブロック図である。
【図４４】電源断信号とリセット信号の関係を示す説明図である。
【図４５】電源基板の一部を示すブロック図である。
【図４６】図４５に示された各回路の出力と電源電圧の変化の例を示すタイミング図である。
【符号の説明】
１ パチンコ遊技機
３１ 主基板
３５ ランプ制御基板
３７ 払出制御基板
５６ ＣＰＵ
７０ 表示制御基板
８０ 音声制御基板
３７１ 払出制御用ＣＰＵ
９１０ 電源基板
９０２ 電源監視用ＩＣ
９２０ 遅延回路
９３２ リセットＩＣ
９４０ リセット管理回路
９６０ 遅延回路
９７１，９７２，９７３，９７４ 遅延回路
９６８，９７５，９７６ 立上管理回路
９７７ 立下管理回路[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a gaming machine such as a pachinko gaming machine, a coin gaming machine, a slot machine, and the like in which a game is performed according to a player's operation, and in particular, a game is performed according to a player's operation in a gaming area of a gaming board. Related to gaming machines.
[0002]
[Prior art]
As an example of a gaming machine, when a game medium such as a game ball is fired into a game area by a launching device and a game medium wins a winning area such as a winning opening provided in the game area, a predetermined number of prize balls are played by a player. Some are paid out. Further, a variable display unit whose display state can be changed is provided, and when a display result of the variable display unit becomes a predetermined specific display mode, a predetermined game value is provided to the player. There is.
[0003]
In addition, the game value is a right to make the state of the variable prize ball device provided in the game area of the gaming machine advantageous for a player who is easy to win a hit ball, or to a state advantageous to the player. Or that the condition for prize game medium payout becomes easy to be satisfied.
[0004]
In a pachinko gaming machine, when a display result of a variable display unit that displays a special symbol is a combination of a predetermined specific display mode, it is generally referred to as a “big hit”. When a big hit occurs, for example, the big winning opening is opened a predetermined number of times, and the state shifts to a big hit game state in which a hit ball is easy to win. Then, in each open period, when a predetermined number (for example, 10) of the winning prizes is won, the winning prize opening is closed. The number of opening of the special winning opening is fixed to a predetermined number (for example, 16 rounds). An opening time (for example, 29.5 seconds) is determined for each opening, and if the opening time elapses even if the number of winnings does not reach a predetermined number, the winning opening is closed. If the predetermined condition (for example, winning in the V zone provided in the special winning opening) is not satisfied at the time when the special winning opening is closed, the big hit gaming state ends.
[0005]
Also, among the combinations of display modes other than the combination of “big hits”, at the stage where some of the display results of the plurality of variable display units have not yet been derived and displayed, the variable display in which the display results have already been derived and displayed. A state in which the display mode of the unit satisfies the display condition that is a combination of the specific display modes is called “reach”. If the display result of the identification information variably displayed on the variable display unit does not satisfy the condition of “reach”, the result is “out” and the variable display state ends. A player plays a game while enjoying how to generate a big hit.
[0006]
The game progress in the gaming machine is controlled by game control means such as a microcomputer. The identification information, the character image, and the background image displayed on the variable display device are controlled by a display control unit that operates according to display control command data from the game control unit. Generally, the identification information, the character image, and the background image displayed on the variable display device include a microcomputer for display control and a video display processor that generates image data in accordance with instructions from the microcomputer and transfers the image data to the variable display device ( VDP), and the display control microcomputer has a large program capacity.
[0007]
Therefore, the microcomputer of the game control means having a limited program capacity cannot control the identification information and the like displayed on the variable display device, and the display control microcomputer (microcomputer) is different from the microcomputer of the game control means. Display control means). Therefore, the game control means for controlling the progress of the game needs to transmit a command for display control to the display control means.
[0008]
When a game ball wins a winning opening provided on the game board, a predetermined number of award balls are paid out. Since the progress of the game is controlled by the game control means mounted on the main board, the number of winning balls based on the winning is determined by the game control means and transmitted to the payout control board controlling the payout device.
[0009]
Further, in such a gaming machine, a speaker is provided, and various effect sounds are emitted from the speaker as the game progresses in order to enhance a gaming effect. In addition, a light-emitting body such as a lamp or an LED is provided in a game area or a frame of the gaming machine, and the light-emitting body is turned on or off as the game progresses in order to enhance the game effect. Since the sound from the speaker and the lighting / extinguishing of each light emitter are controlled in accordance with the progress of the game, these controls are generally performed by game control means for controlling the progress of the game. In this case, if a voice control unit provided separately from the game control unit and specifically controls the speaker and a luminous body control unit performing specific control on the luminous body are provided, the control load of the game control unit is reduced. be able to.
[0010]
As described above, the gaming machine may be equipped with various control means in addition to the game control means. In that case, the game control means for controlling the progress of the game transmits each command indicating an operation instruction to each control means mounted on each control board according to the game situation. Hereinafter, each control means mounted on the game control board and other control boards may be referred to as an electric component control means. Hereinafter, the game control board and other control boards may be referred to as electric component control boards. The payout control unit is an example of a value assignment control unit.
[0011]
The electric component control means in each electric component control board is often realized by a microcomputer. When a microcomputer is used, it is necessary to provide a reset state to the microcomputer when the power is turned on, and thereafter to release the reset state. Therefore, each electric component control board is provided with a circuit for generating a reset signal.
[0012]
Further, when a power failure or the like occurs in the gaming machine and the power is restored, the gaming state immediately before the power failure or the like occurs is canceled and the game is restarted from the initial state. In this case, if the game state immediately before the occurrence of the power failure or the like is an advantageous game state for the player, disadvantages may be given to the player due to the power failure or the like. In order to prevent such inconvenience, it is only necessary to detect the occurrence of a power failure or the like and save the game state before the power is completely turned off. Then, when the power is restored, the saved game state may be restored. The occurrence of a power failure or the like is generally detected by detecting that the power supply voltage level has fallen below a predetermined value.
[0013]
[Problems to be solved by the invention]
However, even if it is detected that the level of the power supply voltage has dropped below a predetermined value, there is a possibility that the power supply is restored without being turned off. For example, when an instantaneous power interruption occurs for a very short period of time, the level of the power supply voltage drops, but the value may not return to 0 or a value close to it and may be restored to a normal level. In this case, even if the occurrence of a power failure or the like is detected and the predetermined game state saving process is started, there is a possibility that the power is not turned off and the operation state of the game machine is inconsistent.
[0014]
Therefore, the present invention provides a gaming machine that is configured to save the gaming state when a power failure or the like occurs, and that does not interfere with the control state even when a short-time power interruption or the like occurs for a very short time. The purpose is to provide.
[0015]
[Means for Solving the Problems]
A gaming machine according to the present invention is a gaming machine in which a player plays a predetermined game and pays out a prize ball to the player in response to a game ball winning in a winning area provided in the game area. Control means including a microcomputer for controlling electric components provided in the machine, and fluctuation data storage means capable of holding control data that fluctuates in relation to control of the electric components even when power supply to the gaming machine is stopped, A game ball detection switch that detects when a game ball has won a prize area and detects and outputs it to a microcomputer in order to pay out a prize ball, a rectifier that converts AC from an AC power supply to DC, and a rectifier. From the applied DC voltage is lower than the DC voltage Voltage DC voltage supplied to the game ball detection switch used in the gaming machine and A voltage lower than the DC voltage supplied to the game ball detection switch; DC voltage generating means for generating a DC voltage that is a drive power supply of the microcomputer, A voltage higher than the DC voltage supplied to the game ball detection switch, The DC voltage immediately after conversion from AC to DC by the rectifier is monitored, Monitoring First power supply monitoring means for outputting a detection signal when detecting that the DC voltage has dropped to a first voltage higher than the DC voltage supplied to the game ball detection switch; And a reset signal generating means for supplying a reset signal indicating either of the stop of the operation and the resetting of the operation of the microcomputer. A power supply stop preparation process including a process of generating check data for diagnosing whether or not the power supply is normal and storing the check data in the variation data storage unit is performed. A second power supply monitoring unit that monitors the voltage and detects that the power supply voltage has become a second voltage lower than the first voltage; and a third power supply monitoring unit that has a power supply voltage lower than the second voltage. And a third power supply monitoring means for detecting that the power supply voltage has become lower than the second power supply monitoring means. After the power supply voltage has dropped to the third voltage, the third power supply monitoring means does not detect that the power supply voltage has dropped to the third voltage. When the recovery of the second voltage is detected by the means, the state of the reset signal is further set to a state indicating permission of operation of the microcomputer, The DC voltage to be monitored is First power supply monitoring means detects Signal output Reset signal creation means But Within a predetermined period until the state of the reset signal changes to a state indicating that the microcomputer has stopped operating, the microcomputer Power supply stop preparation processing is completed Do When the voltage falls below the second voltage set , The state of the reset signal is a state indicating that the operation of the microcomputer is stopped.
[0016]
Microcomputer Are determined at the start of power supply based on the check data to determine whether or not the storage contents of the fluctuation data storage means are normal. When the determination result of the determination means is normal, the fluctuation data storage means Power supply start time processing means for executing a game state restoration process for restarting the control based on the held data and executing an initialization process when the judgment result of the judgment means is not normal. .
[0020]
The reset signal generating means may be configured to be capable of setting the reset signal intermittently twice to a state indicating permission of operation.
[0022]
Microcomputer Game control to control the game progress Microcomputer There is a game control Microcomputer May be configured to execute a power supply stop preparation process.
[0023]
Microcomputer Control to add value to the player Withdrawal control Microcomputer There is Withdrawal control Microcomputer May be configured to execute a power supply stop preparation process. The value is defined as a game medium such as a game ball or a coin which is paid out to a player according to a predetermined condition such as a prize, or a score given to the player according to a predetermined condition such as a prize. That is.
[0024]
A game control board on which game control means for controlling game progress is mounted, and one or more electric component control boards on which control means other than the game control means are mounted; The game control board may be configured to be activated after the activation.
[0025]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
First, the overall configuration of a pachinko gaming machine, which is an example of a gaming machine, will be described. FIG. 1 is a front view of the pachinko gaming machine 1 as viewed from the front, FIG. 2 is a rear view showing each substrate disposed on the back of the pachinko gaming machine 1, and FIG. 3 is a rear view of the mechanical board of the pachinko gaming machine 1 as viewed from the back. FIG. In the following embodiments, a pachinko gaming machine will be described as an example, but the gaming machine according to the present invention is not limited to a pachinko gaming machine, and can be applied to an image-based gaming machine or a slot machine.
[0026]
As shown in FIG. 1, the pachinko gaming machine 1 has a glass door frame 2 formed in a frame shape. On the lower surface of the glass door frame 2 is a hit ball supply tray 3. Below the hitting ball supply tray 3, a surplus ball receiving tray 4 for storing stored balls overflowing from the hitting ball supply tray 3 and a hitting operation handle (operation knob) 5 for firing a hitting ball are provided. A game board 6 is detachably mounted behind the glass door frame 2. A game area 7 is provided on the front of the game board 6.
[0027]
Near the center of the game area 7, a variable display device 8 including a variable display unit 9 for variably displaying a plurality of types of symbols and a variable display 10 using 7-segment LEDs is provided. In addition, a pass storage display (ordinary symbol storage display) 41 including four LEDs is provided below the variable display 10. In this embodiment, the variable display section 9 has three symbol display areas of “left”, “middle”, and “right”. On the side of the variable display device 8, a passing gate 11 for guiding a hit ball is provided. The hit ball that has passed through the passing gate 11 is guided to the starting winning opening 14 via the ball exit 13. In the passage between the passage gate 11 and the ball exit 13, there is a gate switch 12 for detecting a hit ball passing through the passage gate 11. The winning ball that has entered the starting winning port 14 is guided to the back of the game board 6 and detected by the starting port switch 17. In addition, a variable winning ball device 15 that performs opening and closing operations is provided below the starting winning port 14. The variable winning ball device 15 is opened by the solenoid 16.
[0028]
An opening / closing plate 20 that is opened by the solenoid 21 in a specific game state (big hit state) is provided below the variable winning ball device 15. In this embodiment, the opening and closing plate 20 serves as a means for opening and closing the special winning opening. A winning ball that has entered one (V zone) of the winning balls guided from the opening / closing plate 20 to the back of the game board 6 is detected by the V count switch 22. The winning ball from the opening / closing plate 20 is detected by the count switch 23. At the lower part of the variable display device 8, there is provided a starting prize storage display 18 having four display portions for displaying the number of winning balls entering the starting prize port 14. In this example, the start winning prize storage display 18 increases the number of lit display units by one each time there is a starting prize, with the upper limit being four. Then, each time the variable display of the variable display unit 9 is started, the number of the lit display units is reduced by one.
[0029]
The game board 6 is provided with a plurality of winning ports 19 and 24, and winning of the gaming balls to the respective winning ports 19 and 24 is detected by correspondingly provided winning port switches 19a and 24a. Decorative lamps 25 that blink during the game are provided around the left and right sides of the game area 7, and the lower part has an out opening 26 for absorbing a hit ball that has not won. In addition, two speakers 27 that emit sound effects are provided at upper left and right sides of the game area 7. A game effect LED 28a and game effect lamps 28b and 28c are provided on the outer periphery of the game area 7.
[0030]
In this example, a prize ball lamp 51 that is lit when a prize ball is paid out is provided near one of the speakers 27, and a ball out lamp 52 that is lit when the supply ball runs out is near the other speaker 27. Is provided. Further, FIG. 1 also shows a card unit 50 which is installed adjacent to the pachinko gaming table 1 and enables lending of a ball by inserting a prepaid card.
[0031]
The card unit 50 has a usable indicator lamp 151 for indicating whether or not the card is in a usable state. If there is a fraction (a number less than 100 yen) in the remaining amount information recorded in the card, the fraction is displayed on the hitting plate. 3, a fraction display switch 152 for displaying on a frequency display LED provided in the vicinity of 3, a connection board direction indicator 153 indicating which side of the pachinko gaming machine 1 the card unit 50 corresponds to, and the inside of the card unit 50. A card insertion indicator 154 indicating that a card has been inserted into the card, a card insertion slot 155 into which a card as a recording medium is inserted, and a mechanism of a card reader / writer provided on the back of the card insertion slot 155 are checked. A card unit lock 156 is provided for releasing the card unit 50 in some cases.
[0032]
The hit ball fired from the hitting ball launching device enters the game area 7 through the hitting rail, and then descends from the game area 7. When a hit ball is detected by the gate switch 12 through the passing gate 11, the display number of the variable display 10 is changed continuously. When a hit ball enters the start winning opening 14 and is detected by the start opening switch 17, the symbols in the variable display section 9 start rotating if the symbols can be changed. If it is not possible to start changing the symbol, the start winning memory is increased by one.
[0033]
The rotation of the image in the variable display unit 9 stops when a certain time has elapsed. If the combination of images at the time of stoppage is a combination of big hit symbols, the game shifts to a big hit game state. That is, the opening / closing plate 20 is opened until a predetermined time elapses or until a predetermined number (for example, 10) of hit balls is won. Then, when a hit ball wins in the specific winning area while the opening and closing plate 20 is opened and is detected by the V count switch 22, a continuation right is generated and the opening and closing plate 20 is opened again. Generation of the continuation right is permitted a predetermined number of times (for example, 15 rounds).
[0034]
If the combination of images in the variable display unit 9 at the time of stoppage is a combination of big hit symbols accompanied by a probability change, the probability of the next big hit increases. In other words, a high probability state, which is more advantageous for the player, is obtained. When the stop symbol on the variable display 10 is a predetermined symbol (hit symbol), the variable winning ball device 15 is opened for a predetermined time. Further, in the high probability state, the probability that the stop symbol on the variable display 10 hits the symbol is increased, and the opening time and the number of times the variable winning ball device 15 is opened are increased.
[0035]
Next, each board disposed on the back surface of the pachinko gaming machine 1 will be described.
As shown in FIG. 2, on the back surface of the pachinko gaming machine 1, a ball storage tank 38 is provided above the mechanism plate in the frame 2A, and above the pachinko gaming machine 1 with the pachinko gaming machine 1 installed on a gaming machine installation island. The game ball is supplied to the ball storage tank 38 from. The game balls in the ball storage tank 38 reach the ball payout mechanism (not shown) through the guiding gutter 39.
[0036]
On the back side of the gaming machine, a variable display control unit 29 for controlling the variable display section 9 and a game control board (main board) 31 on which a game control microcomputer and the like are mounted are installed. In addition, a payout control board 37 on which a payout control microcomputer for performing ball payout control is mounted, and a hitting ball launching device that launches a hitting ball into the game area 7 using the rotational force of a motor are provided. Further, a lamp control board 35 for sending signals to the decorative lamp 25, the game effect LED 28a, the game effect lamps 28b and 28c, the prize ball lamp 51 and the ball cut lamp 52, and voice control for controlling generation of voice from the speaker 27. A launch control board 91 for controlling the substrate 70 and the hit ball launching device is also provided. Note that an error display LED 374 is also mounted on the payout control board 37.
[0037]
Further, a power supply board 910 on which a power supply circuit for generating DC 30V, DC 21V, DC 12V and DC 5V is provided, and a terminal board 160 provided with terminals for outputting various information to the outside of the gaming machine is provided above. Have been. The terminal board 160 has at least an out-of-ball terminal for introducing the output of the out-of-ball detection switch 167, which will be described later, for external output, a prize ball terminal for externally outputting the award ball number signal, and a ball lending number signal. Ball lending terminals for externally outputting the data are provided. In the vicinity of the center, an information terminal board (external information output device) 34 having terminals for outputting various information from the main board 31 to the outside of the gaming machine is installed.
[0038]
In FIG. 2, signals from the lamp control board 35 and the sound control board 70 are supplied to the game effect LEDs 28a, game effect lamps 28b and 28c, the prize ball lamp 51, and the ball cut lamp 52 provided on the frame side. Illustrated is an electric relay board A77 and a balance display board 74 on which a frequency display LED and the like are mounted, but other relay boards are provided as necessary for signal relay.
[0039]
FIG. 3 is a rear view of the mechanical plate of the pachinko gaming machine 1 as viewed from the rear. The balls stored in the ball storage tank 38 pass through the guiding gutter 39, pass through the ball cutout detectors (ball cutout switches) 187a and 187b, and pass through the ball supply gutters 186a and 186b as shown in FIG. 97. The ball-out switches 187a and 187b are switches for detecting the presence or absence of a game ball in the game-ball passage, and a ball-out detection switch 167 for detecting a shortage of replenishment balls in the ball tank 38 is also provided. The game balls paid out from the ball payout device 97 are supplied to the hit ball supply tray 3 provided on the front surface of the pachinko gaming machine 1 through the communication port 45.
[0040]
Although not shown in FIG. 3, a ball distribution member is provided below the ball payout device 97. The ball distribution member is driven by a distribution solenoid. For example, when the solenoid is on, the ball sorting member falls to the right, and when it is off, it falls to the left. Below the distribution solenoid, a prize ball count switch and a ball lending count switch using a proximity switch are provided. That is, in this embodiment, both the prize ball payout and the ball lending are performed by the same ball payout device 97. However, a configuration in which the mechanism for paying out prize balls and the mechanism for lending balls may be independent.
[0041]
On the side of the communication port 45, a surplus ball passage 46 communicating with the surplus ball tray 4 provided on the front face of the pachinko gaming machine 1 is formed. When a large number of prize balls are paid out based on the winning and the hitting ball supply tray 3 becomes full, and finally the game balls reach the contact port 45 and then the game balls are further paid out, the game balls pass through the surplus ball passage 46 and surplus. It is led to the ball tray 4. When the game balls are further paid out, the sensing lever 47 presses the full tank switch 48 and the full tank switch 48 is turned on. In this state, the rotation of the stepping motor in the ball discharging device 97 stops, the operation of the ball discharging device 97 stops, and the driving of the hit ball firing device 34 also stops.
[0042]
FIG. 4 is a block diagram illustrating an example of a circuit configuration of the main board 31. FIG. 4 also shows the payout control board 37, the lamp control board 35, the sound control board 70, the emission control board 91, and the display control board 80. On the main board 31, a basic circuit 53 for controlling the pachinko gaming machine 1 according to a program, a gate switch 12, a starting port switch 17, a V count switch 22, a count switch 23, winning port switches 19a and 24a, and a prize ball count switch 301A. And a solenoid circuit 59 that drives the solenoid 16 that opens and closes the variable winning ball device 15 and the solenoid 21 that opens and closes the opening and closing plate 20 according to instructions from the basic circuit 53. Have been.
[0043]
Also, according to the data provided from the basic circuit 53, jackpot information indicating occurrence of a jackpot, effective start information indicating the number of start winning balls used for starting image display of the variable display section 9, and indicating that a probability change has occurred. It includes an information output circuit 64 that outputs probability change information and the like to a host computer such as a hall management computer.
[0044]
The basic circuit 53 includes a ROM 54 that stores a game control program and the like, a RAM 55 that is an example of a storage unit used as a work memory, a CPU 56 that performs a control operation according to the program, and an I / O port unit 57. In this embodiment, the ROM 54 and the RAM 55 are built in the CPU 56. That is, the CPU 56 is a one-chip microcomputer. The one-chip microcomputer only needs to include at least the RAM 55, and the ROM 54 and the I / O port unit 57 may be externally or internally provided. Part or all of the RAM 55 is a backup RAM backed up by a backup power supply.
[0045]
Further, the main board 31 has an address decode circuit 67 for decoding an address signal given from the basic circuit 53 and outputting a signal for selecting one of the I / O ports in the I / O port unit 57. Is provided. Note that there is also switch information input from the ball dispensing device 97 to the main board 31, but these are omitted in FIG.
[0046]
Further, a reset signal and a power-off signal are supplied from the power supply board 910 to the CPU 56. When the reset signal is at a low level, the CPU 56 is in a reset state, and when the reset signal is at a high level, the CPU 56 is in an operable state. That is, the reset signal corresponds to the reset release signal at the time of rising. When the power-off signal indicates that the power supply voltage has become equal to or lower than the predetermined value, the CPU 56 executes a power-off process described later.
[0047]
A hit ball launching device that hits and launches a game ball is driven by a drive motor 94 controlled by a circuit on a launch control board 91. Then, the driving force of the driving motor 94 is adjusted according to the operation amount of the operation knob 5. That is, the circuit on the launch control board 91 is controlled so that the hit ball is launched at a speed corresponding to the operation amount of the operation knob 5.
[0048]
In this embodiment, the lamp control means mounted on the lamp control board 35 controls the display of the start storage display 18, the gate passage storage display 41 and the decoration lamp 25 provided on the game board. At the same time, display control of the game effect lamps / LEDs 28a, 28b, 28c, the prize ball lamp 51 and the ball out lamp 52 provided on the frame side is performed. Here, the lamp control unit is an example of the illuminant control unit. The display control of the variable display unit 9 for variably displaying special symbols and the variable display 10 for variably displaying ordinary symbols is performed by display control means mounted on the display control board 80.
[0049]
FIG. 5 is a block diagram showing components related to payout, such as components of the payout control board 37 and the ball payout device 97. As shown in FIG. 5, a detection signal from the full tank switch 48 is input to the I / O port 57 of the main board 31 via the relay board 71. The full tank switch 48 is a switch that detects whether the excess ball tray 4 is full. Further, the detection signals from the ball cut switches 187a and 187b are also input to the I / O port 57 of the main board 31 via the relay board 72 and the relay board 71.
[0050]
The CPU 56 of the main board 31 instructs the dispensing prohibition when the detection signals from the ball out switches 187a and 187b indicate the ball out state or the detection signal from the full switch 48 indicates the full state. Is sent out. When receiving the payout control command instructing the payout prohibition, the payout control CPU 371 of the payout control board 37 stops the ball payout process.
[0051]
Further, a detection signal from the award ball count switch 301A is also input to the I / O port 57 of the main board 31 via the relay board 72 and the relay board 71. The prize ball count switch 301A is provided below the ball payout device 97, and detects a prize ball payout ball actually paid out.
[0052]
When there is a prize, a payout control command indicating the number of prize balls is input to the payout control board 37 from the output ports (ports 0, 1) 570, 571 of the main board 31. The output port (output port 1) 571 outputs 8-bit data, and the output port 570 outputs a 1-bit strobe signal (INT signal). The payout control command indicating the number of winning balls is input to the I / O port 372a via the input buffer circuit 373A. The INT signal is input to the interrupt terminal of the payout control CPU 371 via the input buffer circuit 373B. The payout control CPU 371 inputs a payout control command via the I / O port 372a, and drives the ball payout device 97 in accordance with the payout control command to pay out award balls.
[0053]
In this embodiment, the payout control CPU 371 is a one-chip microcomputer and has at least a RAM. Further, a part or all of the RAM is a backup RAM backed up by a backup power supply.
[0054]
On the main board 31, buffer circuits 620 and 68A are provided outside the output ports 570 and 571. As the buffer circuits 620 and 68A, for example, 74HC250 and 74HC14 which are general-purpose CMOS-ICs are used. According to such a configuration, a signal input from the outside to the inside of the main board 31 is blocked, so that a signal line to which a signal may be given from the payout control board 37 to the main board 31 is further reliably eliminated. be able to. Note that a noise filter may be provided on the output side of the buffer circuits 620 and 68A.
[0055]
The payout control CPU 371 outputs a ball lending number signal indicating the lending ball number to the terminal board 160 via the output port 372g and the information output circuit 377, and outputs a buzzer driving signal to the buzzer board 75. A buzzer is mounted on the buzzer board 75. Further, an error signal is output to the error display LED 374 via the output port 372e.
[0056]
Further, a detection signal from the ball lending count switch 301B is input to the input port 372b of the payout control board 37 via the relay board 72. The ball lending count switch 301B is provided at a lower portion of the ball payout device 97, and detects the actually paid lending balls. The drive signal from the payout control board 37 to the payout motor 289 is transmitted to the payout motor 289 via the output port 372c and the relay board 72. The payout of the game balls is performed according to the rotation of the payout motor 289.
[0057]
A ball distribution member is provided below the ball dispensing device 97. The ball distribution member is driven by the distribution solenoid 310. For example, when the solenoid 310 is on, the ball sorting member falls to the right, and when it is off, it falls to the left. Below the distribution solenoid 310, a prize ball count switch 301A and a ball lending count switch 301B are provided by proximity switches. At the time of a prize ball based on a winning, the ball distribution member falls to the right side, and the paid out game ball passes through the prize ball count switch 301A. Also, at the time of lending a ball, the ball distribution member falls to the left side, and the paid out game balls pass through the ball lending count switch 301B. Therefore, the ball payout device 97 can switch the payout flow path between a prize ball and a ball loan, and can pay out a predetermined number of game media.
[0058]
Further, a reset signal and a power-off signal are supplied from the power supply board 910 to the payout control CPU 371. When the reset signal is at a low level, the payout control CPU 371 is in a reset state, and when the reset signal is at a high level, the payout control CPU 371 is in an operable state. When the power-off signal indicates that the power supply voltage has become equal to or less than the predetermined value, the payout control CPU 371 executes a power-off process described later.
[0059]
The card unit 50 has a card unit control microcomputer mounted thereon. In addition, the card unit 50 is provided with a fraction display switch 152, a connection stand direction display 153, a card insertion display lamp 154, and a card insertion slot 155 (see FIG. 1). The balance display board 74 is connected to a frequency display LED, a ball lending switch, and a return switch provided near the hit ball supply tray 3.
[0060]
A ball lending switch signal and a return switch signal are given from the balance display board 74 to the card unit 50 via the payout control board 37 in accordance with the operation of the player. A card balance display signal indicating the balance of the prepaid card and a ball lending permission display signal are given from the card unit 50 to the balance display board 74 via the payout control board 37. Between the card unit 50 and the payout control board 37, a connection signal (VL signal), a unit operation signal (BRDY signal), a ball lending request signal (BRQ signal), a ball lending completion signal (EXS signal) and a pachinko machine operation signal ( PRDY signal) is exchanged via the I / O port 372f.
[0061]
When the power of the pachinko gaming machine 1 is turned on, the payout control CPU 371 of the payout control board 37 outputs a PRDY signal to the card unit 50. The card unit control microcomputer outputs a VL signal. The payout control CPU 371 determines the connection state / non-connection state based on the input state of the VL signal. When the card is accepted in the card unit 50 and the ball lending switch is operated to input the ball lending switch signal, the microcomputer for controlling the card unit outputs a BRDY signal to the payout control board 37.
[0062]
When a predetermined delay time has elapsed from this point, the microcomputer for controlling the card unit outputs a BRQ signal to the payout control board 37. Then, the payout control CPU 371 of the payout control board 37 starts up the EXS signal to the card unit 50 and, when detecting the fall of the BRQ signal from the card unit 50, drives the payout motor 289 to dispense a predetermined number of loaned balls. Pay out to players. At this time, the distribution solenoid 310 is in a driving state. That is, the ball distribution member is directed to the ball lending side. When the payout is completed, the payout control CPU 371 causes the EXS signal to the card unit 50 to fall. Thereafter, if the BRDY signal from the card unit 50 is not in the ON state, the winning ball payout control is executed.
[0063]
As described above, the signal from the card unit 50 is input to the payout control board 37 directly connected to the card unit 50. Accordingly, regarding the ball lending control, no signal is input from the card unit 50 to the main board 31, and there is no room for an illegal signal to be input from the card unit 50 side to the basic circuit 53 of the main board 31.
[0064]
Further, the card balance display signal indicating the balance of the prepaid card and the ball lending possible display signal are transmitted to the balance display board 74 without passing through the payout control CPU 371. The ball lending switch signal and the return switch signal sent from the balance display board 74 are also transmitted to the card unit 50 without passing through the payout control CPU 371.
[0065]
In this embodiment, the case where the card unit 50 is provided is described as an example. However, the present invention can be applied to a case where a game ball is lent according to the amount of money when a coin is inserted. Further, in this embodiment, a case where a game ball is lent is taken as an example, but the present invention can be applied to a case where points are added.
[0066]
In this embodiment, at least a part or all of the RAM in the main board 31 and the payout control board 37 is backed up by a backup power supply. That is, even if the power supply to the gaming machine is stopped, the contents of the RAM are stored for a predetermined period. When detecting a drop in the power supply voltage, each CPU performs a predetermined process and then enters a power recovery wait state. When the power is turned on, if data is stored in the RAM, each CPU restores the state before the power was turned off based on the stored data.
[0067]
In addition, in order to send commands to the payout control board 37, the display control board 80, the lamp control board 35, and the voice control board 70, an INT signal is output from the output port (output port 0) 570 of the main board 31 to each electric component control board. Is output to In this case, for example, the output port 570 has an 8-bit configuration, where bit 0 is an INT signal to the payout control board 37, bit 1 is an INT signal to the display control board 80, and bit 2 is an INT signal to the lamp control board 35. The signal, bit 3, is used for outputting the INT signal to the voice control board 70.
[0068]
FIG. 6 shows a circuit configuration in the display control board 80, in which an LCD (liquid crystal display device) 82, a variable display 10, and an output port (ports 0 and 2) 570 of the main board 31, which are one implementation example of the variable display section 9. , 572 and output buffer circuits 620, 62A. Output port (output port 2) 572 outputs 8-bit data, and output port 570 outputs a 1-bit strobe signal (INT signal).
[0069]
A reset signal is supplied from the power supply board 910 to the display control CPU 101. When the reset signal is at a low level, the display control CPU 101 is in a reset state, and when the reset signal is at a high level, the display control CPU 101 is in an operable state.
[0070]
The display control CPU 101 operates in accordance with a program stored in the control data ROM 102. When an INT signal is input from the main board 31 via the noise filter 107 and the input buffer circuit 105B, the display control CPU 101 controls the display control via the input buffer circuit 105A. Receive a command. As the input buffer circuits 105A and 105B, for example, 74HC540 and 74HC14, which are general-purpose ICs, can be used. When the display control CPU 101 does not include an I / O port, an I / O port is provided between the input buffer circuits 105A and 105B and the display control CPU 101.
[0071]
Then, the display control CPU 101 controls display of a screen displayed on the LCD 82 according to the received display control command. Specifically, a command corresponding to the display control command is given to the VDP 103. The VDP 103 reads necessary data from the character ROM 86. VDP 103 generates image data to be displayed on LCD 82 according to the input data, and outputs R, G, B signals and a synchronization signal to LCD 82.
[0072]
FIG. 6 also shows a reset circuit 83 for resetting the VDP 103, an oscillation circuit 85 for supplying an operation clock to the VDP 103, and a character ROM 86 for storing frequently used image data. The frequently used image data stored in the character ROM 86 is, for example, a person, an animal, or an image composed of characters, figures, or symbols displayed on the LCD 82.
[0073]
The input buffer circuits 105A and 105B can pass signals only in the direction from the main board 31 to the display control board 80. Therefore, there is no room for a signal to be transmitted from the display control board 80 to the main board 31. That is, both the input buffer circuits 105A and 105B constitute irreversibility information input means. Even if a circuit in the display control board 80 is tampered with, a signal output by the tampering is not transmitted to the main board 31 side.
[0074]
The outputs of the output ports 570 and 572 may be directly output to the display control board 80. However, by providing the output buffer circuits 620 and 62A capable of transmitting signals only in one direction, the main board 31 and the display control board 80 are provided. One-way signal transmission can be more reliably performed. That is, the output buffer circuits 620 and 62A together constitute an irreversible information output means together with the output ports.
[0075]
Further, for example, a three-terminal capacitor or a ferrite bead is used as the noise filter 107 that blocks a high-frequency signal. Even if noise is present between display control commands due to the presence of the noise filter 107, the effect is eliminated. Is done. Note that a noise filter may also be provided on the output side of the buffer circuits 620 and 62A of the main board 31.
[0076]
FIG. 7 is a block diagram showing a signal transmission / reception portion in the main board 31 and the lamp control board 35. In this embodiment, the game effect LED 28a, the game effect lamps 28b, 28c provided outside the game area 7 and the decoration lamp 25 provided on the game board are turned on / off, and the prize ball lamp 51 and the ball are out. A lamp control command indicating turning on / off of the lamp 52 is output from the main board 31 to the lamp control board 35. Further, a lamp control command indicating the number of lighting of the start storage display 18 and the gate passage storage display 41 is also output from the main board 31 to the lamp control board 35.
[0077]
A reset signal is supplied from the power supply board 910 to the lamp control CPU 351. When the reset signal is at a low level, the lamp control CPU 351 is in a reset state, and when the reset signal is at a high level, the lamp control CPU 351 is in an operable state.
[0078]
As shown in FIG. 7, a lamp control command related to lamp control is output from output ports (output ports 0, 3) 570, 573 of the I / O port unit 57 in the basic circuit 53. Output port (output port 3) 573 outputs 8-bit data, and output port 570 outputs a 1-bit INT signal. In the lamp control board 35, a control command from the main board 31 is input to the lamp control CPU 351 via the input buffer circuits 355A and 355B. When the lamp control CPU 351 does not include an I / O port, an I / O port is provided between the input buffer circuits 355A and 355B and the lamp control CPU 351.
[0079]
In the lamp control board 35, the CPU 351 for the lamp control includes the game effect LED 28a, the game effect lamp 28b, the game effect LED 28a, and the game effect LED 28a according to the lighting / extinguishing pattern of the decorative lamp 25 defined according to each control command. A turn-on / turn-off signal is output to the decorative lamps 25b and 28c. The ON / OFF signal is output to the game effect LED 28a, the game effect lamps 28b and 28c, and the decoration lamp 25. The light-on / light-off pattern is stored in the built-in ROM or the external ROM of the lamp control CPU 351.
[0080]
In the main board 31, the CPU 56 outputs a control command for instructing lighting of the prize ball lamp 51 when there is an unpaid prize ball remaining number in the stored contents of the RAM 55, and outputs the payout ball passage 186a, When the ball-out switches 187a and 187b (see FIG. 3) installed upstream of 186b no longer detect a game ball, a control command for instructing lighting of the ball-out lamp 52 is output. In the lamp control board 35, each control command is input to the lamp control CPU 351 via the input buffer circuits 355A and 355B. The lamp control CPU 351 turns on / off the award ball lamp 51 and the ball out lamp 52 in response to the control commands. The light-on / light-off pattern is stored in the built-in ROM or the external ROM of the lamp control CPU 351.
[0081]
Further, the lamp control CPU 351 outputs an on / off signal to the start storage display 18 and the gate passage storage display 41 in response to the control command.
[0082]
For example, 74HC540 and 74HC14, which are general-purpose CMOS-ICs, are used as the input buffer circuits 355A and 355B. The input buffer circuits 355A and 355B can pass signals only in the direction from the main board 31 to the lamp control board 35. Therefore, there is no room for a signal to be transmitted from the lamp control board 35 side to the main board 31 side. For example, even if a circuit in the lamp control board 35 is tampered with, a signal output by the tampering is not transmitted to the main board 31 side. Note that a noise filter may be provided on the input side of the input buffer circuits 355A and 355B.
[0083]
On the main board 31, buffer circuits 620 and 63A are provided outside the output ports 570 and 573. As the buffer circuits 620 and 63A, for example, 74HC250 and 74HC14 which are general-purpose CMOS-ICs are used. According to such a configuration, since a signal input from the outside to the inside of the main board 31 is blocked, a signal line to which a signal may be supplied from the lamp control board 70 to the main board 31 is more reliably eliminated. be able to. Note that a noise filter may be provided on the output side of the buffer circuits 620 and 63A.
[0084]
FIG. 8 is a block diagram showing a configuration example of a signal transmission portion of a voice control command on the main board 31 and a voice control board 70. In this embodiment, a voice control command for instructing voice output from the speaker 27 provided outside the game area 7 is output from the main board 31 to the voice control board 70 in accordance with the progress of the game.
[0085]
A reset signal is supplied from the power supply board 910 to the CPU 701 for voice control. When the reset signal is at a low level, the audio control CPU 701 is in a reset state, and when the reset signal is at a high level, the audio control CPU 701 is in an operable state.
[0086]
As shown in FIG. 8, the voice control command is output from output ports (output ports 0, 4) 570, 574 of the I / O port unit 57 in the basic circuit 53. The output port (output port 4) 574 outputs 8-bit data, and the output port 570 outputs a 1-bit INT signal. In the audio control board 70, each signal from the main board 31 is input to the audio control CPU 701 via the input buffer circuits 705A and 705B. When the audio control CPU 701 does not include an I / O port, an I / O port is provided between the input buffer circuits 705A and 705B and the audio control CPU 701.
[0087]
Then, for example, the voice synthesizing circuit 702 based on the digital signal processor generates a voice or sound effect according to the instruction of the voice control CPU 701 and outputs it to the volume switching circuit 703. The volume switching circuit 703 sets the output level of the voice control CPU 701 to a level corresponding to the set volume and outputs the output level to the volume amplification circuit 704. Volume amplification circuit 704 outputs the amplified audio signal to speaker 27.
[0088]
As the input buffer circuits 705A and 705B, for example, 74HC540 and 74HC14 which are general-purpose CMOS-ICs are used. The input buffer circuits 705A and 705B can pass signals only in the direction from the main board 31 to the audio control board 70. Therefore, there is no room for a signal to be transmitted from the voice control board 70 side to the main board 31 side. Therefore, even if the circuit in the voice control board 70 is tampered with, the signal output by the tampering is not transmitted to the main board 31 side. Note that a noise filter may be provided on the input side of the input buffer circuits 705A and 705B.
[0089]
On the main board 31, buffer circuits 620 and 67A are provided outside the output ports 570 and 574. As the buffer circuits 620 and 67A, for example, 74HC250 and 74HC14 which are general-purpose CMOS-ICs are used. According to such a configuration, since a signal input from the outside to the inside of the main board 31 is blocked, a signal line to which a signal may be given from the voice control board 70 to the main board 31 is further reliably eliminated. be able to. Note that a noise filter may be provided on the output side of the buffer circuits 620 and 67A.
[0090]
FIG. 9 is a block diagram showing a payout control board 37 and a launch control board 91 on which a control means for controlling hit ball launching is mounted. As shown in FIG. 9, a firing control signal is output from the output port 372d of the payout control board 37 to the firing control board 91. In the firing control board 91, the firing control signal from the payout control board 37 is input to the motor drive circuit 813 via the buffer circuit 815.
[0091]
The motor drive circuit 813 generates a voltage for controlling the rotation speed of the drive motor 94 in each period of a ball hitting operation for firing a game ball and a recovery / ball replenishment operation in preparation for firing the next game ball. During the ball striking operation period, a voltage that gradually increases in accordance with the rotation operation angle with respect to the operation knob 5 is generated, and during the recovery / ball replenishing operation period, a predetermined voltage is generated.
[0092]
The touch sensor circuit 93 outputs a firing permission signal to the motor drive circuit 813 while the human body is in contact with the human body detection electrode attached to the operation knob 5. The motor drive circuit 813 is supplied with a firing control signal from the payout control board 37. When the firing control signal and the firing permission signal are turned on, the motor drive circuit 813 controls the switching of the sequence operation between the ball hitting operation period and the recovery / ball replenishment operation period, as well as the driving pattern signal necessary for driving the driving motor 94 and A drive voltage switching signal is generated.
[0093]
FIG. 10 is a block diagram showing a DC voltage and the like supplied from the power supply substrate 910 to each substrate. As shown in FIG. 10, a power supply circuit for generating various DC voltages is mounted on a power supply board 910. In addition, if necessary, AC 24 V is also supplied to each substrate.
[0094]
In this embodiment, DC 30 V, DC 12 V, DC 5 V and a backup power supply voltage (VBB) are supplied to the main board 31. The lamp control board 35 is supplied with DC30V, DC21V, DC12V and DC5V. The dispensing control board 37 is supplied with 24 V AC, 30 V DC, 12 V DC, 5 V DC, and a backup power supply voltage (VBB). Then, 30 V DC, 12 V DC and 5 V DC are supplied to the launch control board 91. The voice control board 70 is supplied with DC12 and DC5V. The display control board 80 is supplied with DC12V and DC5V. Further, a reset signal is supplied from a power supply substrate 910 to each substrate.
[0095]
As shown in FIG. 10, the ground side of the voltage supplied to each substrate is shared by the power supply substrate 910. Therefore, the ground level in each substrate is common. Then, the voltage level can be used as it is as a signal transmitted from one substrate to another substrate. If there is a substrate whose ground level is not shared, it is necessary to use a non-contact type information transmitting means such as a photocoupler when transmitting a signal to such a substrate, which causes an increase in cost. However, when the ground levels of all the substrates are common as in this embodiment, it is not necessary to use a photocoupler or the like.
[0096]
FIG. 11 is a block diagram illustrating a configuration example of a power supply board 910 of a gaming machine. The power supply board 910 is installed independently of the electric component control boards such as the main board 31, the display control board 80, the audio control board 70, the lamp control board 35, and the payout control board 37, and controls each electric component control board in the gaming machine. Generates voltages used by mechanical components. In this example, AC24V, VSL (DC + 30V), DC + 21V, DC + 12V and DC + 5V are generated. Further, the capacitor 916 serving as a backup power supply is charged from DC + 5V, that is, a power supply line for driving an IC or the like on each substrate.
[0097]
Transformer 911 converts an AC voltage from an AC power supply to 24V. The AC 24 V voltage is output to connector 915. The rectifier circuit 912 generates a DC voltage of +30 V from AC 24 V and outputs the DC voltage to the DC-DC converter 913 and the connector 915. The DC-DC converter 913 generates + 21V, + 12V, and + 5V and outputs the generated voltage to the connector 915. The connector 915 is connected to, for example, a relay board, and power of a voltage required for each electrical component control board and mechanical components is supplied from the relay board.
[0098]
However, the power supply board 910 may be provided with each connector leading to each electric component control board, and the power supply board 910 may supply each voltage reaching each board without passing through the relay board.
[0099]
The + 5V line from DC-DC converter 913 branches to form a backup + 5V line. A large-capacity capacitor 916 is connected between the backup + 5V line and the ground level. The capacitor 916 is provided with a power so as to maintain a storage state in a backup RAM (power-backed-up RAM, that is, storage means that can be in a storage content storage state) of the electric component control board when power supply to the gaming machine is cut off. Supply backup power. Further, a diode 917 for preventing backflow is inserted between the + 5V line and the backup + 5V line.
[0100]
Note that a battery that can be charged from a + 5V power supply may be used as the backup power supply. In the case of using a battery, a rechargeable battery is used which runs out of capacity when power is not supplied from a + 5V power supply for a predetermined time.
[0101]
A power supply monitoring IC 902 is mounted on the power supply board 910. The power supply monitoring IC 902 detects the occurrence of power interruption by introducing the VSL power supply voltage and monitoring the VSL power supply voltage. Specifically, when the VSL power supply voltage becomes equal to or lower than a predetermined value (+22 V in this example), a voltage drop signal is output assuming that power supply is cut off. The power supply voltage to be monitored is preferably higher than the power supply voltage (+5 V in this example) of the circuit element mounted on each electric component control board. In this example, VSL, which is a voltage immediately after conversion from AC to DC, is used. The voltage drop signal from the power supply monitoring IC 902 is supplied to the main board 31, the payout control board 37, and the like.
[0102]
The predetermined value for the power supply monitoring IC 902 to detect the power-off is lower than the normal voltage, but is a voltage at which the CPU on each electric component control board can operate for a while. The power supply monitoring IC 902 is configured to monitor a voltage higher than a voltage for driving a circuit element such as a CPU (+5 V in this example) and a voltage immediately after conversion from AC to DC. Therefore, the monitoring range can be extended for the voltage required by the CPU. Therefore, more precise monitoring can be performed.
[0103]
Further, when VSL (+30 V) is used as the monitoring voltage, since the voltage supplied to various switches of the gaming machine is +12 V, prevention of erroneous switch-on detection at the moment of a power interruption can be expected. That is, if the voltage of the +30 V power supply is monitored, it is possible to detect a decrease in the voltage of +12 V at a stage before +12 V generated after the generation of +30 V starts to fall. Therefore, when the voltage of the + 12V power supply decreases, the switch output comes to the on state. However, if the + 30V power supply voltage that drops earlier than the + 12V is monitored and the power cutoff is recognized, the power supply is turned on before the switch output turns on. It is possible to enter a state of waiting for restoration and to enter a state in which the switch output is not detected.
[0104]
Further, since the power supply monitoring IC 902 is mounted on the power supply board 910 separate from the electric component control board, it is possible to supply a voltage drop signal from the power supply monitoring circuit to the plurality of electric component control boards. Regardless of the number of electrical component control boards that require the voltage drop signal, it is sufficient that only one first power supply monitoring means is provided, so that each electrical component control means in each electrical component control board performs return control described later. Doing so does not add much to the cost of the gaming machine.
[0105]
Note that, in the configuration shown in FIG. 11, the detection output (voltage drop signal) of the power supply monitoring IC 902 is supplied to each electric component control board (for example, the main board 31 and the payout control board 37) via the buffer circuits 918 and 919. However, for example, a configuration may be employed in which one detection output is transmitted to the relay board, and the same signal is distributed from the relay board to each electric component control board. Further, a buffer circuit may be provided according to the number of substrates requiring a voltage drop signal.
[0106]
Further, a reset management circuit 940 that supplies a reset signal to each board is mounted on the power supply board 910.
[0107]
FIG. 12 is a block diagram illustrating a configuration example of the reset management circuit 940. In the reset management circuit 940, the reset IC 651 sets the output to a low level for a predetermined time determined by the capacity of an external capacitor when the power is turned on, and sets the output to a high level after a predetermined time has elapsed. The output of the reset IC 651 is supplied to the buffer circuits 961 to 964 and the delay circuit 960 via the circuits 941 to 949. The output of the delay circuit 960 is input to the buffer circuit 965. Then, the buffer circuits 961 to 965 are supplied as reset signals to the respective electric component control boards. Therefore, when the output of the reset IC 651 becomes high level, the CPU in each electric component control board becomes operable.
[0108]
Further, the reset IC 651 monitors the power supply voltage of VSL, which is the power supply voltage equal to the power supply voltage monitored by the power supply monitoring IC 902, and sets the voltage value to a predetermined value (from the power supply voltage value at which the power supply monitoring IC 902 outputs a voltage drop signal) Becomes a low level when the value becomes less than or equal to). Therefore, the CPU 56 and the payout control CPU 371 perform predetermined power supply stop preparation processing in response to the voltage drop signal (power cutoff signal) from the power supply monitoring IC 902, and then are reset.
[0109]
As shown in FIG. 12, the reset signal from the reset IC 651 is input to the NAND circuit 947 and also to the clear terminal of the counter IC 941 via the inverting circuit (NOT circuit) 944. When the input to the clear terminal goes low, the counter IC 941 counts the clock signal from the oscillator 943. Then, the Q5 output of the counter IC 941 is input to the NAND circuit 947 via the NOT circuits 945 and 946.
[0110]
The Q6 output of the counter IC 941 is input to a clock terminal of a flip-flop (FF) 942. The D input of the flip-flop 942 is fixed at a high level, and the Q output is input to an OR circuit (OR circuit) 949. The output of the NAND circuit 947 is introduced to the other input of the OR circuit 949 via the NOT circuit 948. Then, the output of the OR circuit 949 is supplied to each CPU via the buffer circuits 961 to 965. According to such a configuration, when the power is turned on, two reset signals (low-level signals) are supplied to the reset terminal of each CPU, so that each CPU reliably starts operating.
[0111]
Then, for example, the detection voltage (voltage at which a voltage drop signal is output) of the power supply monitoring IC 902 as the first power supply monitoring circuit is set to +22 V, and the detection voltage of the reset IC corresponding to the second power supply monitoring circuit is set to +22 V. + 9V. In such a configuration, since the first power supply monitoring circuit and the second power supply monitoring circuit monitor the voltage of the same power supply VSL, the timing at which the first voltage monitoring circuit outputs the voltage drop signal And the timing at which the second voltage monitoring circuit outputs the voltage drop signal can be reliably set to a desired predetermined period. The desired predetermined period is a period from the start of the power supply stop preparation processing in response to the voltage drop signal from the first power supply monitoring circuit until the power supply stop preparation processing is securely completed.
[0112]
In this example, the first detection condition under which the first power supply monitoring means outputs a detection signal is that the +30 V power supply voltage has dropped to +22 V, and the second power supply monitoring means outputs the detection signal. The second detection condition becomes that the +30 V power supply voltage has dropped to +9 V. However, the voltage value used here is an example, and another value may be used.
[0113]
However, although the monitoring range is narrowed, it is also possible to use a + 5V power supply voltage as the monitoring voltage of the first voltage monitoring circuit and the second voltage monitoring circuit. Also in that case, the detection voltage of the first voltage monitoring circuit is set higher than the detection voltage of the second voltage monitoring circuit.
[0114]
While power is not supplied from the + 5V power supply which is the driving power supply of the CPU 56 of the main board 31 and the payout control board 37 and the payout control CPU 371, at least a part of the RAM is backed up by the backup power supply supplied from the power supply board 910. The contents are preserved even if the power to the gaming machine is turned off. Then, when the +5 V power supply is restored, the reset signal from the reset management circuit 940 becomes high level, so that the CPU 56 and the payout control CPU 371 return to the normal operation state. At that time, since the necessary data is stored in the backup RAM, it is possible to return to the gaming state at the time of the occurrence of the power failure when recovering from a power failure or the like.
[0115]
FIG. 12 shows a configuration in which a reset signal (low-level signal) is applied twice to the reset terminal of the CPU of each electric component control board when the power is turned on, but the reset signal rises only once. However, in the case of using a CPU whose reset is surely released, the circuit elements indicated by reference numerals 941 to 949 are unnecessary. In that case, the output of the reset IC 651 is directly connected to the buffer circuits 961 to 964 and the delay circuit 960.
[0116]
In this embodiment, a reset signal is supplied from the power supply board 910 to the CPU of each electric component control board. The delay circuit 960 delays a reset signal for the CPU 56 of the main board 31. Therefore, when the power is turned on, the reset signal to the CPU 56 of the main board 31 rises later than the reset signal to the CPUs of the other electric component control boards.
[0117]
For example, when the CPU 56 of the main board 31 outputs a control command to another electric component control board, the CPU on the other electric component control board has already started up, so that the control command is reliably transmitted to the electric component on the receiving side. It is received by the CPU of the control board.
[0118]
FIG. 13 is a timing chart showing output signals of the reset IC 651 of the reset management circuit 940 and peripheral ICs. As shown in FIG. 13, the output of the reset IC 651 has a power supply voltage level of a predetermined value (a level at which the normal operation of each CPU can be ensured. In this example, each CPU can operate at +5 V, for example, +9 V). Becomes high level when exceeds. When the output of the reset IC 651 becomes high level, the clear state of the counter IC 941 is released, so that the counter IC 941 starts counting the output clock signal of the oscillator 943. The oscillation frequency of the oscillator 943 is, for example, 11.776 MHz.
[0119]
When the counter IC 941 counts 16 clocks, the Q5 output rises. When 32 clocks are counted, the Q6 output rises to a high level. When the Q6 output of the counter IC 941 rises, the output of the FF 942 goes high. The IC 947 inverts the logical product of the Q6 output of the counter IC 941 and the output of the reset IC 651. The OR circuit 949 obtains the logical sum of the output of the IC 948 for inverting the output of the IC 947 and the output of the FF 942, and outputs a signal as shown in FIG.
[0120]
The buffer circuits 961 to 964 pass the output of the IC 949 as it is and output it as a reset signal to CPUs other than the CPU 56 on the main board 31. Further, the buffer circuit 965 outputs a signal whose output of the IC 949 is delayed to the CPU 56 of the main board 31 as a reset signal.
[0121]
Therefore, when the power of the gaming machine is turned on, as shown in FIG. 13 as the outputs IC961 to 964 and the output of IC965, the reset terminals of each CPU are once reset (high level) and then reset again (low level). ) Is supplied. That is, when the power is turned on, a low-level signal for resetting each CPU is generated twice. It can also be said that the high level indicating reset release has occurred twice. As a result, each CPU can be reliably started by the second change from the low level to the high level even if it is not started by the change from the low level to the high level indicating the first reset release. Therefore, when the power of the gaming machine is turned on, the game control is reliably started.
[0122]
As shown in FIG. 13, the timing at which the reset signal to the main substrate 31 enters the reset release state is later than the timing at which the reset signals to the other substrates enter the reset release state. Therefore, when the CPU 56 of the main board 31 outputs the control command to the other electric component control board, the CPU on the other electric component control board has already started up, so that the control command is reliably transmitted to the electric component on the receiving side. It is received by the CPU of the control board.
[0123]
Here, the reset management circuit 940 controls the reset release timing given to the main board 31 to be shifted from the reset release timing sent to the plurality of other electrical component control boards. It is also easy to shift the reset release timing given to the component control board. For example, in the circuit configuration shown in FIG. 12, if a delay circuit is provided before the buffer circuits 961 to 964 and a difference is provided between the delay amounts of the respective delay circuits, the delay circuit is provided to the main board 31 and other electric component control boards. A difference can be made between each of the reset release timings. That is, each electric component control means can be started up in a predetermined order.
[0124]
If each of the electric component control boards is configured to generate a reset signal to be used by itself, it is difficult to adjust the reset release timing of each reset signal. However, in this embodiment, the power supply board 910 Since the reset management circuit 940 in (1) collectively generates the reset signals for the respective substrates, it is possible to easily adjust the startup sequence control.
[0125]
However, each of the electric component control boards may be configured to generate a reset signal to be used by itself. Then, in each of the electric component control boards, each reset signal generating means is configured such that the reset release timing is a predetermined timing. For example, the respective timings are set so that the reset signal generating means of the main board 31 performs reset release at the latest. In that case, it is not possible to perform the collective management of the reset signal, but the effect that each electric component control board can be started up in a predetermined order is exhibited.
[0126]
In this embodiment, the start-up management unit as illustrated in FIG. 12 is mounted on the power supply board 910, but a start-up management substrate on which the start-up management unit is mounted may be separately provided. However, since the reset signal is generally generated using the rise of the power supply voltage, when the power supply board 910 is used as a start-up management board, there is an advantage that each reset signal can be generated more easily.
[0127]
Next, the game control operation will be described.
FIG. 14 is a flowchart illustrating a main process executed by the CPU 56 on the main board 31. When the power of the gaming machine is turned on and the reset of the CPU 56 is released, in the main process, the CPU 56 first performs necessary initial settings (step S1).
[0128]
Then, it is checked whether or not the data protection processing of the backup RAM area (for example, the power supply stop preparation processing such as the addition of parity data) has been performed when the power is turned off (step S2). In this embodiment, when an unexpected power interruption occurs, a power supply stop preparation process for protecting data in the backup RAM area is performed. The case where such processing has been performed is referred to as backup. After confirming that there is no backup, the CPU 56 executes an initialization process (steps S2 and S3).
[0129]
In this embodiment, whether or not there is backup data in the backup RAM area is confirmed by the state of the backup flag set in the backup RAM area when the power is turned off. For example, if "55H" is set in the backup flag area, it means that there is a backup (on state), and if a value other than "55H" is set, it means that there is no backup (off state). “55H” set in the backup flag area is data set when the data protection processing of the backup RAM area is completed in the power supply stop preparation processing, and is a parity code based on the data of the backup RAM area.
[0130]
If there is backup data in the backup RAM area, the CPU 56 performs data check (for example, parity check) on the backup RAM area (step S4). If the power is restored after an unexpected power failure, the data in the backup RAM area should have been saved, and the check result becomes normal. If the check result is not normal, since the internal state cannot be returned to the state at the time of power-off, an initialization process executed at the time of power-on without power recovery is executed (steps S5 and S3).
[0131]
If the check result is normal, the CPU 56 performs a game state restoration process for returning the internal state to the state at the time of power off (step S6). As shown in FIG. 15, when the value of the backup flag is set to “55H” and the check result is normal, the game state restoring process of step S6 is executed. Then, the saved value of the PC (program counter) stored in the backup RAM area is set in the PC, and the program returns to the address (step S7).
[0132]
When the execution of the normal initialization process (Step S3) is completed, the process shifts to a loop process in which the timer interrupt flag is monitored (Step S9) in the main process. In the loop, a display random number update process (step S8) is also executed.
[0133]
In this embodiment, after the presence or absence of backup data is confirmed in step S2, if backup data exists, the backup area is checked in step S4. Conversely, the backup area check result is After it is confirmed that the data is normal, the presence or absence of backup data may be confirmed. Alternatively, whether to execute the power failure recovery process may be determined by confirming whether there is backup data or checking the backup area.
[0134]
Further, for example, at the time of the parity check (step S4) when determining whether or not to execute the power failure recovery processing, that is, at the time of determining whether or not to restore the gaming state, a special process in the stored RAM data is performed. If it is confirmed that the gaming machine is in a game waiting state (a state in which no symbol is changing, no big hit game is in progress, and there is no start winning prize memory) by a flag or the like or the data of the number of start winning prizes. Alternatively, the initialization process may be performed without performing the game state restoration process.
[0135]
FIG. 16 is a flowchart showing the initial setting process in step S1. In the initial setting process, the CPU 56 first sets interrupt prohibition (step S1a). When the interrupt is set to be prohibited, the CPU 56 sets the interrupt mode to the interrupt mode 2 (step S1b), and sets a stack pointer designation address to the stack pointer (step S1c). Then, the CPU 56 initializes the built-in device register (step S1d). After initializing a built-in device (built-in peripheral circuit) CTC (counter / timer) and PIO (parallel input / output port) (step S1e), the RAM is set to an accessible state (step S1f).
[0136]
The CPU 56 used in this embodiment has the following three types of modes as maskable interrupt (INT) modes. When the interrupt mode 2 is set, the interrupt request from each built-in device can be easily processed, and the interrupt processing can be set at an arbitrary position in the program. . When an interrupt that can be masked occurs, the CPU 56 automatically sets an interrupt disabled state and saves the contents of the program counter on the stack.
[0137]
FIG. 17 is a flowchart showing the processing of the normal initialization processing (step S3). As shown in FIG. 17, in the initialization process, a RAM clear process is performed (step S3a). Then, based on the address value of the work area initial setting table, a predetermined work area (for example, a normal symbol determination random number counter, a normal symbol determination buffer, a special symbol left middle right symbol buffer, a payout command storage pointer, etc.) is initialized. An initial value setting process for setting a value (step S3b) is performed.
[0138]
Then, the register of the CTC provided in the CPU 56 is set so that the timer is interrupted periodically every 2 ms (step S3c). That is, a value corresponding to 2 ms is set in a predetermined register (time constant register) as an initial value. Since the interrupt is prohibited (see FIG. 16) in the initial setting process (step S1), the interrupt is permitted before the initialization process is completed (step S3d).
[0139]
Therefore, in this embodiment, the built-in CTC of the CPU 56 is set to repeatedly generate a timer interrupt. In this embodiment, the repetition period is set to 2 ms. Then, as shown in FIG. 18, when a timer interrupt occurs, the CPU 56 sets a timer interrupt flag (step S12).
[0140]
When detecting that the timer interrupt flag is set in step S9, the CPU 56 resets the timer interrupt flag (step S10) and executes a game control process (step S11). According to the above control, in this embodiment, the game control process is started every 2 ms. In this embodiment, only the flag is set in the timer interruption processing, and the game control processing is executed in the main processing. However, the game control processing may be executed in the timer interruption processing.
[0141]
FIG. 19 is a flowchart showing the game control processing in step S11. In the game control process, first, the CPU 56 inputs the states of the gate sensor 12, the starting port sensor 17, the count sensor 23, and the winning port switches 19a and 24a via the switch circuit 58, and wins the winning port and the winning device. It is determined whether or not there is (switch processing: step S21).
[0142]
Next, various abnormality diagnosis processes are performed by the self-diagnosis function provided inside the pachinko gaming machine 1, and an alarm is issued if necessary according to the result (error process: step S22).
[0143]
Next, a process of updating each counter indicating a random number for determination, such as a random number for big hit determination, used for game control is performed (step S23). The CPU 56 further performs a process of updating a display random number such as a random number for determining the type of the stop symbol (step S24).
[0144]
Further, the CPU 56 performs a special symbol process (step S25). In the special symbol process control, a corresponding process is selected and executed according to a special symbol process flag for controlling the pachinko gaming machine 1 in a predetermined order according to a gaming state. Then, the value of the special symbol process flag is updated during each processing according to the gaming state.
[0145]
Further, a normal symbol process is performed (step S26). In the normal symbol process process, a corresponding process is selected and executed according to a normal symbol process flag for controlling the variable display 10 using the 7-segment LED in a predetermined order. Then, the value of the normal symbol process flag is updated during each processing according to the gaming state.
[0146]
Further, the CPU 56 performs a process of setting a control command sent to the payout control board 37 or the like in a predetermined area of the RAM 55 and sending the control command to each electric component control board (command control process: step S27). .
[0147]
Next, the CPU 56 performs a data output process of outputting data such as jackpot information, start information, and probability variation information supplied to the hall management computer (step S29).
[0148]
Further, the CPU 56 issues a drive command to the solenoid circuit 59 when a predetermined condition is satisfied (step S30). The solenoid circuit 59 drives the solenoids 16 and 21 according to the drive command, and brings the variable winning ball device 15 or the open / close plate 20 into an open state or a closed state.
[0149]
Then, the CPU 56 sets the number of prize balls based on the detection output of the switches 17, 23, 19a, and 24a for detecting a winning in each winning opening (step S31). Specifically, a payout control command is output to the payout control board 37 in response to the winning detection. The payout control CPU 371 mounted on the payout control board 37 drives the winning ball payout device 97A according to the payout control command.
[0150]
As described above, the main process includes the process of determining whether or not to shift to the game control process, and the internal timer of the CPU 56 performs the timer control process based on the timer interrupt that is periodically generated. Since the flag for determining whether or not to shift is set, all of the game control processing is reliably executed. That is, until all of the game control processing is executed, it is not determined whether or not to shift to the next game control processing, so that it is guaranteed that all the processing during the game control processing is completed. ing.
[0151]
Here, the game control process executed by the CPU 56 of the main board 31 is executed according to the flag set in the timer interrupt process based on the timer interrupt generated by the internal timer of the CPU 56 periodically. A hardware circuit that periodically generates a signal (for example, every 2 ms) is provided, a signal from the circuit is introduced to an external interrupt terminal of the CPU 56, and it is determined whether or not to shift to the game control process based on the interrupt signal. May be set.
[0152]
FIG. 20 is a flowchart illustrating an example of a power failure occurrence NMI process executed in response to an NMI based on a power-off signal from the power supply board 910. In the power failure occurrence NMI process, first, the CPU 56 stores the contents of the interruption prohibition flag in the parity flag in order to back up the interruption permission / prohibition state immediately before the power failure such as the power failure (step S41).
[0153]
Next, interrupt prohibition is set (step S42). In the power failure occurrence NMI process, a checksum generation process is performed to ensure that the contents of the RAM are preserved. If other interrupt processing is performed during that processing, the voltage may drop to a level where the CPU cannot operate before the checksum generation processing is completed. Is set so as not to occur. Steps S44 to S50 in the power failure occurrence NMI process are an example of a power supply stop preparation process. If a CPU having a specification that does not cause another interrupt during the interrupt process is used, the process of step S42 is unnecessary.
[0154]
Next, the CPU 56 checks whether or not the backup flag has already been set (step S42). If the backup flag has already been set, no further processing is performed. If the backup flag is not set, the following power supply stop preparation processing is executed. That is, the processing from step S44 to step S50 is executed.
[0155]
First, the contents of each register are stored in the backup RAM area (step S44). Thereafter, a backup flag is set (step S45). Then, an appropriate initial value is set in the backup check data area of the backup RAM area (step S46), exclusive OR is sequentially performed on the initial value and the data of the backup RAM area, and the result is inverted (step S47). The calculated value is set in the backup parity data area (step S48). Further, the RAM access is prohibited (step S49). When the power supply voltage decreases, the levels of various signal lines may become unstable and the contents of the RAM may be corrupted. However, if the RAM access is prohibited in this manner, the data in the backup RAM may be corrupted. There is no.
[0156]
Further, the CPU 56 outputs a clear signal to all output ports mounted on the main board 31. Then, all the output ports are cleared by the clear signal and turned off (step S50).
[0157]
Next, the CPU 56 enters a loop process. That is, no processing is performed. Therefore, before the reset signal from the reset management circuit 940 becomes low level and the operation is disabled, the operation is internally stopped. Therefore, the operation of the CPU 56 is reliably stopped when the power is turned off. As a result, by the above-described RAM access prohibition control and operation stop control, it is possible to reliably prevent the contents of the RAM from being destroyed due to an abnormal operation that may occur as the power supply voltage decreases. .
[0158]
In this embodiment, in the power failure occurrence NMI process, the program is set in a loop state at the last part, but a HALT instruction may be issued.
[0159]
As described above, the backup flag set after storing the contents of the register in the RAM area determines whether there is backup data to be restored at power-on (whether restoration from a power failure or not). Used when Further, the processing of steps S41 to S50 is completed before the CPU 56 receives the system reset signal from the system reset circuit 65. In other words, the detection voltage of the voltage monitoring circuit is set so as to be completed before receiving the system reset signal from the system reset circuit 65.
[0160]
In this embodiment, at the start of the power supply stop preparation process, the backup flag is checked. If the backup flag has already been set, the power supply stop preparation processing is not executed. As described above, the backup flag is a flag indicating that the backup of necessary data has been completed and then the power supply stop preparation processing has been completed. Therefore, for example, even if the NMI occurs again for some reason in the reset-waiting loop state, the power supply stop preparation processing is not executed repeatedly.
[0161]
However, if a CPU having a specification that does not cause another interrupt during the interrupt processing is used, the determination in step S43 is unnecessary.
[0162]
FIG. 21 is an explanatory diagram for describing an example of a backup parity data creation method. However, in the example shown in FIG. 21, the size of the data in the backup data RAM area is 3 bytes for simplicity. In the power failure generation process based on the power supply voltage drop, as shown in FIG. 21, initial data (00H in this example) is set in the backup check data area. Next, an exclusive OR of “00H” and “F0H” is obtained, and an exclusive OR of the result and “16H” is obtained. Further, an exclusive OR of the result and “DFH” is obtained. Then, a value (“C6H” in this example) obtained by inverting the result (“39H” in this example) is set in the backup parity data area.
[0163]
When the power is turned on again, the parity diagnosis is performed in the power failure recovery processing. If all the data in the backup area is stored as it is, the data as shown in FIG. 21 is set in the backup area when the power is turned on again.
[0164]
In the processing of step S4, the CPU 56 performs the same processing as the processing executed in the power generation MNI processing. That is, initial data (00H in this example) is set in the backup check data area, an exclusive OR of “00H” and “F0H” is obtained, and an exclusive OR of “16H” and the result is obtained. . Further, an exclusive OR of the result and “DFH” is obtained. Then, a final calculation result obtained by inverting the result (“39H” in this example) is obtained. If all data in the backup area is stored as it is, the final calculation result matches “C6H”, that is, the data set in the backup check data area. If a bit error has occurred in the data in the backup RAM area, the final calculation result does not become “C6H”.
[0165]
Therefore, the CPU 56 compares the final operation result with the data set in the backup check data area, and if they match, determines that the parity diagnosis is normal. If they do not match, it is determined that the parity diagnosis is abnormal.
[0166]
As described above, in this embodiment, the game control means is provided with the storage means (backup RAM in this example) which is backed up for a predetermined period of time even when the power of the gaming machine is turned off. The CPU 56 (specifically, a program executed by the CPU 56) is configured to perform a game state restoration process (step S6) for restoring the game state based on the backup data when the storage unit is in the backup state.
[0167]
In this embodiment, in the power supply board 910, the power supply monitoring IC 902 and the reset management circuit 940 monitor the same power supply voltage, but may monitor different power supply voltages. For example, the power supply monitoring IC 902 may monitor the + 30V power supply voltage, and the reset management circuit 940 may monitor the + 5V power supply voltage. The threshold of the system reset circuit 65 is set so that the reset management circuit 940 sets the reset signal to low level later than the timing at which the power monitoring IC 902 generates the NMI interrupt signal (power cutoff signal). A level (voltage level for generating a system reset signal) is set. For example, the threshold is 4.25V. 4.25 V is lower than the normal voltage, but is a voltage at which the CPU 56 can operate for a while.
[0168]
In the above embodiment, the CPU 56 detects the NMI interrupt signal from the power supply board (the NMI interrupt signal from the power monitoring means) via the non-maskable interrupt terminal (NMI terminal). An interrupt signal may be introduced to a maskable interrupt interrupt terminal (IRQ terminal). In that case, a power supply stop preparation process is executed in the interrupt process (IRQ process). Also, an NMI interrupt signal from the power supply board via the input port may be detected. In that case, the input port is monitored in the main processing.
[0169]
Further, when an interrupt signal from the power supply board is detected via the IRQ terminal instead of the NMI interrupt signal, an IRQ interrupt mask is set at the start of the game control process in step S11 of the main process, and the game control is performed. The IRQ interrupt mask may be released at the end of the processing. In such a case, an interruption occurs before and after the start of the game control process, so that the game control process is not interrupted halfway. Therefore, there is no possibility that the command transmission is interrupted when the payout control command is transmitted to the payout control board 37 or the like. Therefore, even when a power failure occurs, the delivery control command and the like are surely sent out.
[0170]
FIG. 22 is a flowchart showing the main processing of the payout control CPU 371. In the main process, the payout control CPU 371 first performs necessary initial settings (step S701).
[0171]
Then, the payout control CPU 371 checks whether backup data exists in the backup RAM area for payout control (step S702). That is, for example, similarly to the processing of the CPU 56 of the main board 31, it is confirmed whether or not the backup data exists by determining whether or not the backup flag set when the power is turned off is set. If the backup flag is set, it is determined that there is backup data. If it is determined that there is no backup data, it means that there were no unpaid game balls when the power was last turned off, and there is no need to return the internal state to the state when the power was turned off. Accordingly, the payout control CPU 371 executes an initialization process that is executed when the power is turned on, not when the power is restored (steps S702 and S703).
[0172]
If the backup data exists in the backup RAM area, the payout control CPU 371 performs data check (parity check in this example) of the backup RAM area (step S704). If the power is restored after an unexpected power failure, the data in the backup RAM area should have been saved, and the check result becomes normal. If the check result is not normal, since the internal state cannot be returned to the state at the time of power-off, the initialization processing executed at the time of power-on that is not at the time of power failure recovery is executed (steps S705 and S703).
[0173]
If the check result is normal, the payout control CPU 371 performs a payout state restoring process for returning the internal state to the power-off state (step S706). Then, the process returns to the address indicated by the PC (program counter) stored in the backup RAM area (step S707).
[0174]
After the execution of the normal initialization process (step S703), the main process executed by the payout control CPU 371 shifts to a loop process in which the monitoring of the timer interrupt flag is checked (step S708).
[0175]
In this embodiment, after the presence or absence of backup data is confirmed in step S702, if backup data exists, the backup area is checked in step S704. Conversely, the backup area check result is After it is confirmed that the data is normal, confirmation of the presence or absence of backup data may be performed. Further, it may be configured to determine whether or not to execute the power failure recovery process by confirming whether or not there is backup data or checking the backup area.
[0176]
Also, for example, at the time of a parity check (step S704) when determining whether or not to execute the power failure recovery processing, that is, when determining whether or not to restore the gaming state, the payout in the stored RAM data is performed. If it is confirmed from the game ball number data or the like that the gaming machine is in the payout standby state (not in the middle of payout), the initialization processing may be executed without performing the payout state restoration processing.
[0177]
In the normal initialization process, as shown in FIG. 23, the register and RAM are cleared (step S901), and a predetermined initial value is set (step S902). Then, before the initialization process is completed, an interrupt is permitted (step S903).
[0178]
In this embodiment, the built-in timer / counter of the payout control CPU 371 is set to repeatedly generate a timer interrupt. Further, the repetition period is set to 2 ms. Then, as shown in FIG. 24, when a timer interrupt occurs, the payout control CPU 371 sets a timer interrupt flag (step S711). Although it is clearly shown in FIG. 24 that the interruption is permitted (step S710), in the 2 ms timer interruption processing, the interruption is first set to the permitted state. That is, the interrupt is permitted during the 2 ms timer interrupt process.
[0179]
When detecting that the timer interrupt flag has been set in step S708, the payout control CPU 371 resets the timer interrupt flag (step S709) and executes a payout control process (step S710). According to the above control, in this embodiment, the payout control process is started every 2 ms. In this embodiment, only the flag is set in the timer interrupt processing, and the payout control processing is executed in the main processing. However, the payout control processing may be executed in the timer interrupt processing.
[0180]
When the power is turned on, the payout control CPU 371 can determine whether to perform the normal initial setting process or restore the payout state only by checking the data in the backup RAM area. That is, the payout process can be restarted for the unpaid game balls by a simple determination. Further, in this embodiment, as in the case of the game control on the main board 31, the storage of the stored content is ensured by the parity check code.
[0181]
FIG. 25 is a flowchart showing the payout control processing in step S710. In the payout control processing, the payout control CPU 371 first determines whether or not the prize ball count switch 301A and the ball lending count switch 301B input to the input port 372b via the relay board 72 are turned on (switch processing: Step S751).
[0182]
Next, the payout control CPU 371 performs processing such as checking the signal input state from a sensor (for example, a motor position sensor that detects the number of revolutions of the payout motor 289) to determine the state of the sensor (input determination processing). : Step S752). The payout control CPU 371 further analyzes the received payout control command and executes processing according to the analysis result (command analysis execution processing: step S753).
[0183]
Next, the payout control CPU 371 sets the payout stop state if the payout stop instruction command is received from the main board 31, and cancels the payout stop state if the payout start instruction command is received (step S754). Further, a prepaid card unit control process is performed (step S755).
[0184]
Also, the payout control CPU 371 performs control to pay out the lent ball in response to the ball lending request (step S756). Further, the payout control CPU 371 performs a prize ball control process of paying out a predetermined prize ball (step S757). Then, the payout control CPU 371 outputs a drive signal to the payout motor 289 in the payout mechanism portion of the ball payout device 97 via the output port 372c and the relay board 72, and performs the ball lending control processing in step S756 or the ball lending control processing in step S757. A payout motor control process for rotating the payout motor 289 by the number of revolutions set in the prize ball control process is performed (step S758).
[0185]
In this embodiment, a stepping motor is used as the payout motor 289, and a 1-2-phase excitation method is used to control the payout motor 289. Therefore, specifically, in the payout motor control processing, eight types of excitation pattern data are repeatedly output to the payout motor 289. In this embodiment, each excitation pattern data is output for 4 ms.
[0186]
Next, error detection processing is performed, and a predetermined display is performed on the error display LED 374 according to the result (error processing: step S759).
[0187]
Further, a process of outputting an information signal to the terminal board 160 is performed (output process: step S760). Note that the information signal is a signal that is turned on for a predetermined time for each unit (for example, 25 pieces) of loaned balls, and then is output for a predetermined time.
[0188]
FIG. 26 is a flowchart illustrating an example of a power failure occurrence NMI process executed in response to an NMI based on a power-off signal from the power supply monitoring IC 902 of the power supply board 910. In the power failure occurrence NMI process, the payout control CPU 371 first stores the contents of the interrupt prohibition flag in the parity flag (step S801). Next, interrupt prohibition is set (step S802).
[0189]
In the power failure occurrence NMI process, as in the process executed in the main board 31, a process of generating a checksum for ensuring the storage of the RAM content is performed. If another interrupt process is performed during that process, the voltage may drop to a level at which the payout control CPU 371 cannot operate before the checksum generation process is completed. Are set so that other interrupts do not occur. Steps S804 to S810 in the power failure occurrence NMI process are an example of a power supply stop preparation process.
[0190]
If a CPU having a specification that does not cause another interrupt during the interrupt process is used, the process of step S802 is unnecessary.
[0191]
Next, the payout control CPU 371 checks whether the backup flag has already been set (step S803). If the backup flag has already been set, no further processing is performed. If the backup flag is not set, the following power supply stop preparation processing is executed. That is, the processing from step S804 to step S810 is executed.
[0192]
First, the contents of each register are stored in the backup RAM area (step S804). Thereafter, a backup flag is set (step S805). Then, an appropriate initial value is set in the backup check data area of the backup RAM area (step S806), exclusive OR is sequentially performed on the initial value and the data of the backup RAM area, and the result is inverted (step S807). The calculated value is set in the backup parity data area (step S808). In addition, the RAM access is prohibited (step S809). When the power supply voltage decreases, the levels of various signal lines may become unstable and the contents of the RAM may be corrupted. However, if the RAM access is prohibited in this manner, the data in the backup RAM may be corrupted. There is no.
[0193]
Further, the payout control CPU 371 outputs a clear signal to all output ports. Therefore, all output ports are turned off by the clear signal (step S810).
[0194]
Next, the payout control CPU 371 enters a loop process. That is, no processing is performed. Therefore, before the reset signal from the reset management circuit 940 becomes low level and the operation is disabled, the operation is internally stopped. Therefore, the operation of the payout control CPU 371 is reliably stopped when the power is turned off. As a result, by the above-described RAM access prohibition control and operation stop control, it is possible to reliably prevent the contents of the RAM from being destroyed due to an abnormal operation that may occur as the power supply voltage decreases. .
[0195]
In this embodiment, in the power failure occurrence NMI process, the program is set in a loop state at the last part, but a HALT instruction may be issued.
[0196]
As described above, the backup flag set after storing the contents of the register in the RAM area determines whether there is backup data to be restored at power-on (whether restoration from a power failure or not). Used when Further, the processing of steps S801 to S810 is completed before the payout control CPU 371 changes the reset signal from the power supply board 910 to a low level. In other words, the detection voltage is set in the voltage monitoring IC 902 of the power supply board 910 so that the reset signal is completed before the reset signal from the power supply board 910 indicates the reset state.
[0197]
In this embodiment, at the start of the power supply stop preparation process, the backup flag is checked. If the backup flag has already been set, the power supply stop preparation processing is not executed. As described above, the backup flag is a flag indicating that the backup of necessary data has been completed and then the power supply stop preparation processing has been completed. Therefore, for example, even if the NMI occurs again for some reason in the reset-waiting loop state, the power supply stop preparation processing is not executed repeatedly.
[0198]
However, when a CPU having a specification that does not cause another interrupt during the interrupt processing is used, the determination in step S803 is unnecessary.
[0199]
Further, in this embodiment, the payout control CPU 371 detects the NMI interrupt signal from the power supply board (NMI interrupt signal from the power supply monitoring means) via the non-maskable external interrupt terminal (NMI terminal). , NMI interrupt signal may be introduced into a maskable interrupt interrupt terminal (IRQ terminal). In that case, the power failure occurrence NMI process shown in FIG. 26 is executed by the IRQ process. Further, an NMI interrupt signal may be detected through an input port. In that case, the input port is monitored in the main processing executed by the payout control CPU 371.
[0200]
FIG. 27 is an explanatory diagram for describing an example of a backup parity data creation method. However, in the example shown in FIG. 27, for simplicity, the data size of the backup data RAM area is 3 bytes. In the power failure generation process based on the power supply voltage drop, as shown in FIG. 27, initial data (00H in this example) is set in the backup check data area. Next, an exclusive OR of “00H” and “F0H” is obtained, and an exclusive OR of the result and “16H” is obtained. Further, an exclusive OR of the result and “DFH” is obtained. Then, a value (“C6H” in this example) obtained by inverting the result (“39H” in this example) is set in the backup parity data area.
[0201]
When the power is turned on again, the parity diagnosis is performed in the power failure recovery processing. If all the data in the backup area is stored as it is, the data as shown in FIG. 27 is set in the backup area when the power is turned on again.
[0202]
In the processing of step S704, the payout control CPU 371 performs the same processing as the processing executed in steps S806 and S807 in FIG. That is, initial data (00H in this example) is set in the backup check data area, an exclusive OR of “00H” and “F0H” is obtained, and an exclusive OR of “16H” and the result is obtained. . Further, an exclusive OR of the result and “DFH” is obtained. Then, a final calculation result obtained by inverting the result (“39H” in this example) is obtained. If all data in the backup area is stored as it is, the final calculation result matches “C6H”, that is, the data set in the backup check data area. If a bit error has occurred in the data in the backup RAM area, the final calculation result does not become “C6H”.
[0203]
Therefore, the payout control CPU 371 compares the final calculation result with the data set in the backup check data area, and if they match, determines that the parity diagnosis is normal. If they do not match, it is determined that the parity diagnosis is abnormal.
[0204]
Hereinafter, the payout state restoration processing will be described. FIG. 28 is a flowchart showing an example of the payout state restoration processing shown in step S706 of FIG. In this example, the payout control CPU 371 restores the value stored in the backup RAM to the register (step S861). Then, based on the data stored in the backup RAM, a process for recovering the payout state at the time of the power failure is performed. For example, a flag during processing of a prize ball is set.
[0205]
For example, if the number of unpaid prize balls and the number of unpaid lending balls or both of them are stored in the backup RAM area when the power is restored, the payout process is restarted based on the stored numbers.
[0206]
As described above, in this embodiment, the payout control means is provided with the storage means (backup RAM in this example) which is backed up for a predetermined period even if the power of the gaming machine is turned off. The payout control CPU 371 (specifically, a program executed by the payout control CPU 371) performs payout state restoration processing (step S706) for restoring the payout state based on the backup data if the storage unit is in the backup state. Be composed.
[0207]
In the configuration of the power supply board 910 illustrated in FIG. 11, a signal output from the power supply monitoring IC 902 is output to the main board 31 via the buffer circuit 918 as a power-off signal, and the delay circuit 920 and the buffer circuit 919 And has been output to the payout control board 37 as a power-off signal. Then, as shown in FIG. 29, when the power of the gaming machine is turned off, a power-off signal is supplied to the CPU 56 of the main board 31 earlier than to the payout control CPU 371 of the payout control board 37.
[0208]
Accordingly, as shown in FIG. 29, the NMI is applied to the CPU 56 of the main board 31 earlier than the payout control CPU 371 of the payout control board 37. Since the power supply stop preparation process is started in response to the NMI, the game control by the CPU 56 and the payout control by the payout control CPU 371 are stopped at that time.
[0209]
That is, the fall management means mounted on the power supply board 910 performs sequence control in which the payout control means (value giving control means) is turned off after the game control means is turned off. Therefore, before the CPU 56 of the main board 31 outputs a control command to another electric component control board, the CPU in the payout control means has not already fallen, and the control command from the main board 31 is Does not occur in the CPU of the electrical component control board. In this embodiment, the fall management means is realized by the power supply monitoring IC 902, the reset management circuit 940 capable of outputting a reset signal for stopping the operation of the control means, and the delay circuit 920.
[0210]
Here, the fall management unit controls the sequence of the fall between them by shifting the timing of the power-off signal given to the main board 31 and the power-off signal sent to the payout control unit. Controlling the fall timing of an electric component control board mounted with electric component control means related to a game effect, such as a plurality of other electric component control boards, for example, a display control board 70, a lamp control board 35, and a voice control board 80. You can also. For example, in the circuit configuration illustrated in FIG. 12, a power-off signal may be output to the electrical component control board other than the main board 31 and the payout control board 371 via the buffer circuit.
[0211]
Then, a delay circuit is placed before each buffer circuit, and if a difference is provided between the delay amounts of the respective delay circuits, a power-off signal output timing given to the main board 31 and the other electrical component control boards is reduced. You can make a difference. If each CPU in the display control board 70, the lamp control board 35, the sound control board 80, and the like also stops the production control in response to the power-off signal, the electric component control means are turned off in a predetermined order. Will be able to do it.
[0212]
Further, as in this embodiment, the fall management means in the power supply board 910 collectively manages the fall of the control means in each board, so that the fall order control can be easily adjusted. For example, the fall order can be easily controlled by adjusting the delay amount of each delay circuit.
[0213]
In this embodiment, the fall management means is mounted on the power supply board 910, but a fall management means having the fall management means may be separately provided. However, since the signal for the fall is generally created by using the fall of the power supply voltage, when the fall management means is mounted on the power supply board 910, the fall management of each electric component control means is improved. There is a merit that it can be easily performed.
[0214]
In the above-described embodiment, the start-up management unit controls the start-up sequence by adjusting the delay amount of the reset signal to each electric component control unit. It is also possible to control the startup sequence by adjusting.
[0215]
FIG. 30 is a block diagram illustrating a configuration example of a power supply board 910 on which a start-up management unit that adjusts the supply start timing of the power supply voltage is mounted. In the embodiment shown in FIG. 30, the start of supplying +30 V, +12 V, +5 V and the backup power supply voltage to main substrate 31 is delayed. That is, the delay circuit 971 delays the rise of the backup power supply voltage, and the delay circuit 972 delays the rise of + 5V. The delay circuit 973 delays the rise of + 12V, and the delay circuit 974 delays the rise of + 30V. The delay circuits 971, 972, 973, and 974 can be realized by, for example, capacitors.
[0216]
Although one connector 915 is shown in FIG. 30, a connector may be provided for each electric component control board. In that case, for example, a connector for supplying various voltages to the main board 31, a connector for supplying various voltages to the lamp control board 35, and a connector for supplying various voltages to the payout control board 37 are provided. A connector for supplying various voltages to the display control board 70, a connector for supplying various voltages to the audio control board 80, and a connector for supplying various voltages to the emission control board 91 are separately provided. Can be
[0217]
Further, in the power supply board 910 shown in FIG. 30, only the rise of each voltage supplied to the main board 31 is delayed, so that only the rise of the game control means of the main board 31 is caused by the rise of other electric component control means. Later than. However, the order of the rise of the other respective electric component control means can be set. For example, various voltages supplied to each of the lamp control board 35, the payout control board 37, the display control board 70, and the audio control board 80 are also supplied via delay circuits, and a difference is provided between the delay amounts of the respective delay circuits. For example, it is also possible to order the rising timing among the game control means, the lamp control means, the payout control means, the display control means and the voice control means.
[0218]
Further, not all kinds of voltages used in the electric component control board may be delayed, but only the power supply voltage used by the CPU may be delayed.
[0219]
FIG. 31 is a block diagram showing a DC voltage and the like supplied to each substrate when the power supply substrate 910 shown in FIG. 30 is used. As shown in FIG. 30, various voltages reaching the main substrate 31 are supplied to the main substrate 31 after being delayed by a delay circuit.
[0220]
FIG. 32 is a block diagram showing still another embodiment of the start-up management means. In the configuration shown in FIG. 32, a start-up management circuit 975 for outputting a start signal is mounted on a power supply board 910. Various voltages and reset signals are supplied to the main board 31 and the sub-boards (the lamp control board 35, the payout control board 37, the display control board 70, and the audio control board 80) from the power supply board 910 without delay.
[0221]
As illustrated in FIG. 33, when the reset signal indicates the reset release state, the CPU 56 of the main board 31 used in this embodiment first executes a security check program, and thereafter executes an initialization process. When the reset signal indicates the reset release state, the CPUs of the sub-boards 35, 37, 70, and 80 enter a control state in which control relating to a game effect is performed after performing an initialization process. Then, the start-up management circuit 975 outputs a start signal at a timing when the execution of the security check program of the CPU 56 is surely completed. The start signal is input to the input / output port 57 of the main board 31.
[0222]
When the CPU 56 of the main board 31 confirms that the activation signal has been received via the input / output port 57, it enters the game control state. Therefore, when the game control means enters the game control state, the CPUs of the sub-boards 35, 37, 70, 80 are already in the control state. Therefore, for example, the control commands sent from the main board 31 are reliably received by the CPUs of the sub-boards 35, 37, 70, and 80.
[0223]
FIG. 34 is a block diagram showing still another embodiment of the start-up management means. In the configuration shown in FIG. 34, a start-up management circuit 976 that adjusts the timing of starting the reset signal for the main board 31 is mounted on the power supply board 910. Various voltages and reset signals are supplied to the main board 31 and the sub-boards (the lamp control board 35, the payout control board 37, the display control board 70, and the audio control board 80) from the power supply board 910 without delay.
[0224]
As shown in FIG. 35, when the reset signal indicates the reset release state, the CPU of the sub-boards 35, 37, 70, and 80 outputs an operation enable signal after executing the initialization processing. Upon receiving the operable signal, the start-up management circuit 976 starts up a reset signal for the main board 31. In response to the rise of the reset signal, the main board 31 CPU 56 enters the game control state after performing the initialization processing. Therefore, when the game control means enters the game control state, the CPUs of the sub-boards 35, 37, 70, 80 are already in the control state. Therefore, for example, the control commands sent from the main board 31 are reliably received by the CPUs of the sub-boards 35, 37, 70, and 80.
[0225]
In the configuration shown in FIG. 34, start-up management circuit 976 may output an activation signal to main board 31 upon receiving the operable signal. In such a configuration, the reset signal for the main board 31 enters the reset release state at the same timing as the reset signal for the sub boards 35, 37, 70, and 80. Then, in the main board 31, a start-up signal from the power supply board 910 is input to the input / output port 57, and the CPU 56 enters a game control state upon receiving the start-up signal.
[0226]
Further, in each of the above embodiments, the fall management means performs the fall order management by adjusting the delay amount of the power-off signal to each electric component control means. The shutdown control of the electric component control means can be performed.
[0227]
FIG. 36 is a block diagram showing another embodiment of the fall management means. In the configuration shown in FIG. 36, the fall management unit is realized by a delay circuit 960 that delays a reset signal for the sub-boards 35, 37, 70, and 80. Note that the start-up management circuit 968 outputs an activation signal to the main board 31 in accordance with an operable signal from the sub-boards 35, 37, 70, 80. In this embodiment, the CPU of the main board 31 and the CPUs of the sub boards 35, 37, 70, and 80 stop the control operation when the reset signal goes low.
[0228]
As shown in FIG. 37, the reset signal for the main board 31 rises earlier than the reset signal for the sub boards 35, 37, 70, 80. However, the CPU 56 of the main board 31 enters the game state only after receiving the activation signal. The activation signal indicates the operable state when each CPU of the sub-boards 35, 37, 70, and 80 enters the control state and outputs the operable signal. Therefore, when the CPU 56 of the main board 31 enters the game control state, When started up, the CPUs of the sub-boards 35, 37, 70, 80 have already been in the control state. That is, it has already started.
[0229]
Then, when the power supply to the gaming machine is cut off and VSL falls below a predetermined value, the output of the reset IC 651 goes low. The output of the reset IC 651 is supplied to the main substrate 31 as it is, but is supplied to the sub substrates 35, 37, 70, and 80 via the delay circuit 960. Therefore, as shown in FIG. 37, the CPU 56 of the main board 31 falls earlier than each CPU of the sub-boards 35, 37, 70, 80.
[0230]
Therefore, for example, even when the game control unit sends a control command to another electric component control unit immediately before the power is turned off, the control command is reliably received by the reception-side electric component control unit. You.
[0231]
In the configuration shown in FIG. 36, since the output of one delay circuit 960 is supplied to each of the sub-boards 35, 37, 70, and 80, the CPUs of the sub-boards 35, 37, 70, and 80 fall at the same time. In other words, if a delay circuit is provided in a stage preceding the buffer circuits 961 to 964 and a difference is provided between the delay amounts of the delay circuits, the fall order of the main board 31 and the sub boards 35, 37, 70, and 80 can be reduced. Can be set arbitrarily.
[0232]
Further, in the configuration shown in FIG. 36, since the output of the reset IC 651 is directly output to the delay circuit 960 and the buffer circuit 965, one reset release operation (change from low level to high level) is performed when the power is turned on. That is, the ICs 941 to 949 shown in FIG. 12 may be provided so that the reset release operation is performed twice.
[0233]
FIG. 38 is a block diagram showing another embodiment of the fall management means. In the configuration shown in FIG. 38, the fall management circuit 977 immediately cuts off various voltages supplied to the main board 31 via the switch circuit 978 when the output of the power supply monitoring IC 902 changes from the high level to the low level. . No particular control is performed on the various power supplies reaching the sub-boards 35, 37, 70, 80. Therefore, the voltage supplied to each sub-substrate 35, 37, 70, 80 maintains the potential at which each sub-substrate 35, 37, 70, 80 can operate for a while, but the voltage supplied to the main substrate 31. Is immediately shut off. As a result, the main board 31 falls earlier than each of the sub-boards 35, 37, 70, 80.
[0234]
FIG. 39 is a block diagram showing another embodiment of the start-up management means. In the configuration shown in FIG. 38, reset ICs 931 and 932 are provided in a reset management circuit 940 as start-up management means. As the reset ICs 931 and 932, the same IC as the power supply monitoring IC shown in FIG. 11 and the like can be used. The reset IC 931 sets the output to a high level when the +30 V power supply voltage (VSL) is equal to or higher than +9 V, and sets the output to a low level when the voltage is lower than +9 V. The output of the reset IC 931 is supplied as a system reset signal to the CPU mounted on each sub-board.
[0235]
The reset IC 932 sets the output to a high level when the +30 V power supply voltage (VSL) is equal to or higher than +7 V, and sets the output to a low level when the voltage is lower than +7 V. The output of the reset IC 931 is supplied to the CPU 56 mounted on the main board 31 as a system reset signal. In the reset ICs 931 and 932, a voltage obtained by dividing the +30 V power supply voltage by a resistor is input to each Vs terminal. The resistance values of the respective resistors are selected so that the reset ICs 931 and 932 can compare the +30 V power supply voltage (VSL) with +7 V or +9 V.
[0236]
As shown in FIG. 39, the configuration in which two reset ICs 931 and 932 for monitoring different voltages and outputting a reset signal are provided also makes it possible to reset the reset of the CPU 56 of the main board 31 with respect to the reset of the CPU of the sub board. Timing can be delayed.
[0237]
When the outputs of the reset ICs 931 and 932 rise to a high level, the rising timing is delayed by a time determined by the capacitances of the capacitors C1 and C2.
[0238]
Therefore, as shown in FIG. 40, when the gaming machine is powered on and VSL rises to +7 V, the output of the reset IC 931 rises to a high level after a delay determined by the capacitance of the capacitor C1 from that point. When VSL rises to +9 V, the output of the reset IC 932 rises to a high level with a delay from that point in time determined by the capacitance of the capacitor C2. When the output of the reset IC 931 rises to a high level, the CPU on each sub-substrate is released from the reset state and starts operation. However, due to the difference in the initialization processing time of each CPU, the CPU starts the original control. Timing may vary.
[0239]
Thus, in this embodiment, the capacitance of the capacitor C2 is made larger than the capacitance of the capacitor C1, and the timing at which the output of the reset IC 932 rises to a high level is further delayed. With such a configuration, even when the control start timings of the CPUs on the respective sub-boards vary, the CPUs on all the sub-boards always start the control when the CPU 56 of the main board 31 starts operating. Can be. In addition, when the power is turned off, the reset signal to the main board 31 falls at the level of +9 V, and each sub-board falls when the decrease of VSL to +7 V is detected, so that the main board 31 can be turned off first. .
[0240]
In the configuration shown in FIG. 39, the reset signal rises only once when the power is turned on. However, as shown in FIG. 12, the reset signal rises twice when the power is turned on. Is also good.
[0241]
In each of the above embodiments, in a configuration including a plurality of electric component control boards, the start-up management means can control the order of starting the electric component control boards. Therefore, the payout control board 37 is started up earlier than the main board 31 or an electric component control board (control for effect control) on which control means related to game effects such as the display control board 70, the lamp control board 35, and the sound control board 80 are mounted. It is easy to control the substrate) to start up faster than the main substrate 31.
[0242]
Further, it is possible for the fall management means to control the fall order of each electric component control board. Therefore, the payout control board 37 is lowered later than the main board 31, and the effect control board including the display control board 70, the lamp control board 35, the sound control board 80, and other control means related to game effects is mounted on the main board 31. It is easy to control so that it falls later.
[0243]
By the way, when the power supply is stopped, the CPU 56 of the main board 31 and the payout control CPU 371 of the payout control board 37 perform a power supply stop preparation process in response to a power-off signal from the power supply board 910, and then perform a loop operation. (See FIGS. 20 and 26). When the power supply is stopped, the system reset signal goes to a low level, and the CPU is reset.
[0244]
However, if an extremely short power interruption occurs, the system reset signal may not go low. In each of the above embodiments, the power-off signal is generated when the +30 V power supply voltage is lower than +22 V, and the system reset signal is low when the +30 V power supply voltage is lower than +9 V. Therefore, the +30 V power supply voltage is +22 V If the power supply is momentarily interrupted such that the power supply is restored before the voltage drops to +9 V, the power supply stop signal is generated, so that the power supply stop preparation processing is started, but the system reset signal is low. Not level. In such a case, the CPU cannot escape from the loop processing in the power supply stop preparation processing.
[0245]
FIG. 41 is a block diagram showing an example of the configuration of a power supply board that can avoid a situation in which it is not possible to escape from the loop processing in the power supply stop preparation processing even when an extremely short power interruption occurs. In the configuration shown in FIG. 41, a power supply monitoring IC 903 is mounted. When the +30 V power supply voltage (VSL) falls below 20 V, the power supply monitoring IC 903 changes the output (output of the RESET terminal) to a low level. In FIG. 41, in the power supply monitoring ICs 902 and 903, a voltage obtained by dividing the +30 V power supply voltage by a resistor is input to each Vs terminal. The resistance value of each resistor is selected so that the power supply monitoring ICs 902 and 903 can compare the +30 V power supply voltage (VSL) with +22 V or +20 V. The output of the IC 918 is supplied to the main board 31 and the payout control board 37 as a power-off signal.
[0246]
The output of the power supply monitoring IC 902 is latched by a latch circuit 981, and the output of the latch circuit 981 is a logic circuit that outputs a low level when both inputs are at a low level. It is input to one input terminal of a circuit 982. The output of the power supply monitoring IC 903 is connected to the other input terminal of a logic circuit that outputs a low level when any of the inputs goes to a low level (hereinafter, referred to as an AND circuit because it is equivalently an AND circuit). Is entered. Then, the output of the OR circuit 982 and the output of the reset management circuit 940 are input to the AND circuit 983, and the output of the AND circuit 983 is supplied to each substrate as a reset signal.
[0247]
FIG. 41 shows a configuration in which the same power-off signal is supplied to the main board 31 and the payout control board 37 for the sake of simplicity. A power-off signal corresponding to each of the payout control board 37 and the power-off signal may be generated, and the power-off signal to the payout control board 37 may be delayed. Further, the reset management circuit 940 may generate a reset signal to each substrate and delay the reset signal to the main substrate 31 as in the case of the above-described embodiment.
[0248]
FIG. 42A is an explanatory diagram illustrating an example of a relationship between a power-off signal and a system reset signal when the power monitoring IC 903 and the like are not provided. In the example shown in FIG. 42A, although the +30 V power supply voltage (VSL) falls below +22 V, it is restored before dropping to +9 V. Therefore, the power-off signal (low active) is output, but the reset signal remains at the high level. In such a case, the CPU cannot escape from the loop processing in the power supply stop preparation processing.
[0249]
However, according to the configuration shown in FIG. 41, as shown in FIG. 42B, when the +30 V power supply voltage (VSL) falls below +22 V, the low level is latched in the latch circuit 981 and the +30 V power supply voltage (VSL) is latched. ) Falls below +20 V, the output of the power supply monitoring IC 903 goes low, and the output of the OR circuit 982 goes low. As a result, the output of the AND circuit 983 becomes low level. That is, the system reset signal goes low. Therefore, the CPU is reset, and the process can escape from the loop processing.
[0250]
When the power cut-off signal changes to low level, the power supply stop preparation processing is executed. However, after the power supply stop preparation processing is completed, the reset signal returns to the high level indicating the reset release, so that the CPU performs the power supply recovery operation. After performing the same processing as the processing, the process returns to the normal control processing state. That is, the gaming machine executes the power supply stop preparation process but immediately performs the power failure recovery process, so that the gaming state does not change before and after the momentary power interruption. In other words, the game is continued as if no instantaneous power interruption occurred from the viewpoint of the player.
[0251]
Note that the power supply stop preparation processing needs to be completed between the timing when the power cut-off signal becomes low level and the timing when the output of the power monitoring IC 903 becomes low level. In that case, a delay circuit for delaying the output of the power supply monitoring IC 903 may be provided.
[0252]
FIG. 43 is a block diagram showing another configuration example of the power supply board 910. In the configuration shown in FIG. 43, the output of the power supply monitoring IC 902 is input to one input terminal of the AND circuit 983 via the delay circuit 984. The output of the reset management circuit 940 is input to the other input terminal of the AND circuit 983.
[0253]
According to the configuration shown in FIG. 43, as shown in FIG. 44, when the +30 V power supply voltage (VSL) falls below +22 V, the output of the power supply monitoring IC 902 (power supply cutoff signal) becomes low level. The signal is delayed by the delay circuit 986 and input to the AND circuit 983, so that the system reset signal supplied to the main board 31 and the payout control board 37 becomes low level. Therefore, the CPU is reset, and the process can escape from the loop processing. The amount of delay in the delay circuit 984 is set to a time sufficient for the CPU 56 of the main board 31 and the payout control CPU 371 of the payout control board 37 to complete the power supply stop preparation processing.
[0254]
When the power cut-off signal changes to low level, the power supply stop preparation processing is executed. However, after the power supply stop preparation processing is completed, the reset signal returns to the high level indicating the reset release, so that the CPU performs the power supply recovery operation. After performing the same processing as the processing, the process returns to the normal control processing state. That is, the gaming machine executes the power supply stop preparation process but immediately performs the power failure recovery process, so that the gaming state does not change before and after the momentary power interruption. In other words, the game is continued as if no instantaneous power interruption occurred from the viewpoint of the player.
[0255]
FIG. 43 shows a configuration in which the same power-off signal is supplied to the main board 31 and the payout control board 37 for the sake of simplicity. A power-off signal corresponding to each of the payout control board 37 and the power-off signal may be generated, and the power-off signal to the payout control board 37 may be delayed. Further, the reset management circuit 940 may generate a reset signal to each substrate and delay the reset signal to the main substrate 31 as in the case of the above-described embodiment.
[0256]
FIG. 45 shows that the system reset signal can be set to the low level even when an extremely short power interruption occurs, and as a result, it is possible to escape from the loop processing in the power supply stop preparation processing including the loop processing. FIG. 10 is a block diagram showing another example of a possible configuration. FIG. 45 shows a part of each circuit mounted on the power supply board 910. Each voltage generating portion on the power supply board 910 may have a configuration as shown in FIG. 11, for example.
[0257]
In the configuration shown in FIG. 45, a switch circuit 933 for switching between VSL supplied to a reset IC 932 for generating a reset signal and a ground level is provided. The switch circuit 933 is configured by, for example, an analog switch circuit, and switches the output (power cutoff signal) of the power supply monitoring IC 902 according to the level of the control signal, using the signal delayed by the delay circuit 984 as a control signal. The reset IC 932 monitors the +30 V power supply voltage (VSL), and when the level exceeds +9 V, sets the output to a high level, and when the level falls below +9 V, sets the output to a low level.
[0258]
FIG. 46 is a timing chart showing an example of a change in the output of each circuit shown in FIG. 45 and the power supply voltage. In this example, the switch circuit 933 selects the ground level when the control signal is at a low level, and selects VSL when the control signal is at a high level.
[0259]
When the power of the gaming machine is turned on, as shown in FIG. 46, the value of VSL gradually increases, and when the value exceeds +22 V, the output of the power supply monitoring IC 902 goes high. The high level is transmitted to the switch circuit 933 after being delayed for a predetermined time by the delay circuit 984. When the output of the delay circuit 984 becomes high level, VSL is supplied to the reset IC 932. Since this value exceeds +9 V, the output of the reset IC 932, that is, the system reset signal supplied to the electric component control board becomes high level.
[0260]
As shown in FIG. 46, when the + 30V power supply voltage (VSL) falls below + 22V, the output of the power supply monitoring IC 902 (power supply cutoff signal) becomes low level. The signal is output to the main board 31 and the payout control board 37 as a power-off signal. Therefore, in the main board 31 and the payout control board 37, the power supply stop preparation processing is started. The low-level output of the power supply monitoring IC 902 is delayed and applied to the switch circuit 933 as a low-level control signal. When the output of the delay circuit 933 becomes low level, the voltage supplied to the reset IC 932 becomes 0V. Since this value is lower than +9 V, the output of the reset IC 932 becomes low level. That is, the reset signal becomes the reset level.
[0261]
In an instantaneous power interruption for an extremely short time, the level of the VSL is restored as illustrated in FIG. Therefore, the output of the power supply monitoring IC 902 returns to the high level. The high-level signal is delayed by the delay circuit 984 and output to the switch circuit 933. Therefore, the voltage supplied to the reset IC 932 returns to VSL. Since this value exceeds +9 V, the output of the reset IC 932 returns to the high level. That is, the system reset signal becomes the reset release level.
[0262]
Therefore, according to the configuration shown in FIG. 45, the system reset signal supplied to the main board 31 and the payout control board 37 becomes low level even when the power supply is interrupted for a very short time. Therefore, the CPU is reset, and the process can exit from the loop process of the power supply stop preparation process. Note that the delay amount of the delay circuit 984 is set to such a time that the power supply stop preparation processing is surely completed.
[0263]
After the power supply stop preparation processing is completed, the reset signal returns to the high level indicating the reset release, so that the CPU returns to the normal control processing state after performing processing similar to the processing at the time of power failure recovery. That is, the gaming machine executes the power supply stop preparation process but immediately performs the power failure recovery process, so that the gaming state does not change before and after the momentary power interruption. In other words, from the viewpoint of the player, the game can be continued immediately even if a power interruption occurs.
[0264]
In the embodiment shown in FIG. 45, when the power to the gaming machine is turned on, the timing at which the system reset signal goes to a high level is delayed, but not long enough to hinder the start of the game.
[0265]
Also, in the example shown in FIG. 45, for the sake of simplicity, a configuration in which the same power-off signal is supplied to the main board 31 and the payout control board 37 is shown. Alternatively, a power-off signal corresponding to each of the main board 31 and the payout control board 37 may be created, and the power-off signal to the payout control board 37 may be delayed. Further, the reset signal to the main substrate 31 may be delayed as in the case of the above-described embodiment.
[0266]
As described above, according to the configurations illustrated in FIG. 41, FIG. 43, and FIG. 45, in a gaming machine configured to save a gaming state when a power failure or the like occurs, an instantaneous power interruption occurs for an extremely short time. Even in such a case, there is no inconvenience that the user cannot escape from the loop process of the power supply stop preparation process. Therefore, the problem that the control of the gaming machine is stopped does not occur, and the configuration for saving the gaming state in the event of a power failure or the like is prevented from causing inconsistency in the gaming control state. You.
[0267]
Also, the configurations shown in FIGS. 41, 43 and 45 are examples, respectively, and in the case where the loop processing is performed in the last part of the power supply stop preparation processing, an instantaneous power interruption for an extremely short time If the system reset signal for the CPU executing the power supply stop preparation processing can be set to a level indicating the reset when the power supply stop preparation processing is performed, another configuration can be adopted. In the configurations shown in FIGS. 41, 43 and 45, for the sake of simplicity, one reset release operation (change to high level) is performed after the system reset signal goes low. Although a case has been shown, ICs 941 to 949 as shown in FIG. 12 may be provided so that the reset release operation is performed twice.
[0268]
Further, in each of the examples shown in FIGS. 41, 43 and 45, the circuit for generating the system reset signal is mounted on the power supply board 910, but the circuit for generating the system reset signal is replaced with each electric component. Even when mounted on the control board, the reset signal for the CPU executing the power supply stop preparation processing can be set to a level indicating reset.
[0269]
As is apparent from the above description, the reset signal generating means for supplying the control means with a reset signal indicating permission of operation and stop of the operation can also be used as the start-up management means. Further, the power supply monitoring means for monitoring the state of the power supplied to the gaming machine can be used also as a part of the fall management means. That is, the fall management unit can be configured to include a reset signal generation unit that supplies a reset signal indicating stop of operation to the control unit and a power supply monitoring unit that generates a power-off signal.
[0270]
【The invention's effect】
As described above, according to the present invention, a gaming machine is provided with control means including a microcomputer for controlling an electric component provided in the gaming machine, and control data that fluctuates in relation to control of the electric component. A fluctuation data storage means that can be retained even when the power supply to the power supply is stopped, a game ball detection switch for detecting that a game ball has entered a prize area, and detecting and outputting to a microcomputer to pay out a prize ball; Rectifying means for converting an alternating current from the rectifier into a direct current, and a dc voltage converted by the rectifying means being lower than the dc voltage. Voltage DC voltage supplied to the game ball detection switch used in the gaming machine and A voltage lower than the DC voltage supplied to the game ball detection switch; DC voltage generating means for generating a DC voltage that is a drive power supply of the microcomputer, A voltage higher than the DC voltage supplied to the game ball detection switch, The DC voltage immediately after conversion from AC to DC by the rectifier is monitored, Monitoring First power supply monitoring means for outputting a detection signal when detecting that the DC voltage has dropped to a first voltage higher than the DC voltage supplied to the game ball detection switch; And a reset signal generating means for supplying a reset signal indicating either of the stop of the operation and the resetting of the operation of the microcomputer. A power supply stop preparation process including a process of generating check data for diagnosing whether or not the power supply is normal and storing the check data in the variation data storage unit is performed. A second power supply monitoring unit that monitors the voltage and detects that the power supply voltage has become a second voltage lower than the first voltage; and a third power supply monitoring unit that has a power supply voltage lower than the second voltage. And a third power supply monitoring means for detecting that the power supply voltage has become lower than the second power supply monitoring means. After the power supply voltage has dropped to the third voltage, the third power supply monitoring means does not detect that the power supply voltage has dropped to the third voltage. When the recovery of the second voltage is detected by the means, the state of the reset signal is further set to a state indicating permission of operation of the microcomputer, The DC voltage to be monitored is First power supply monitoring means detects Signal output Reset signal creation means But Within a predetermined period until the state of the reset signal changes to a state indicating that the microcomputer has stopped operating, the microcomputer Power supply stop preparation processing is completed Do When the voltage falls below the second voltage set , Since the state of the reset signal is configured to indicate the stop of the operation of the microcomputer, in a gaming machine configured to save the gaming state in the event of a power failure or the like, a short-time power interruption or the like in a very short time. Even if it occurs, a predetermined reset signal is given to the control means, so that it is possible to prevent the control state from being disturbed. Further, by monitoring the power supply, it is possible to easily prevent the control state from being hindered even when the power supply is momentarily interrupted for a very short time. Also, the reset signal creating means is , After the power supply stop preparation processing is completed, the microcomputer can be system reset. Further, it is possible to check whether the data has been destroyed based on the check data at the time of power restoration or the like, and the reliability of the stored data can be improved.
[0275]
When the reset signal generating means sets the reset signal to a state indicating that the operation is permitted twice intermittently, it is ensured that the power supply of the gaming machine is turned on or that the power supply is interrupted for a very short time. Microcomputer Is activated or restarted, and there is an effect that no inconvenience is caused in the game start or the game continuation.
[0277]
Microcomputer for game control Is configured to execute the power supply stop preparation process, necessary data can be saved so that the game state can be reliably restored when the power is restored even if a power failure or the like occurs.
[0278]
Dispensing control microcomputer Is configured to execute the power supply stop preparation processing, even if a power failure occurs, it is possible to perform processing for storing data relating to unpaid value to the player, Since the value assignment based on the stored data can be continued, it is possible to prevent the player from being disadvantaged.
[0279]
When the reset signal generating means is configured to activate the game control board after activating the electric component control board, Microcomputer for game control But other Microcomputer When a control command is sent to Microcomputer Is not up, and the control command is reliably received.
[Brief description of the drawings]
FIG. 1 is a front view of a pachinko gaming machine viewed from the front.
FIG. 2 is a rear view showing each substrate disposed on the back surface of the pachinko gaming machine.
FIG. 3 is a rear view of the mechanical plate of the pachinko gaming machine as viewed from the rear.
FIG. 4 is a block diagram showing a circuit configuration of a game control board (main board).
FIG. 5 is a block diagram illustrating a circuit configuration example of a payout control board.
FIG. 6 is a block diagram illustrating a circuit configuration example of a display control board.
FIG. 7 is a block diagram illustrating a circuit configuration example of a lamp control board.
FIG. 8 is a block diagram illustrating a circuit configuration example of an audio control board.
FIG. 9 is a block diagram illustrating a circuit configuration example of a launch control board.
FIG. 10 is a block diagram showing a DC voltage and the like supplied to each substrate from a power supply substrate.
FIG. 11 is a block diagram illustrating a configuration example of a power supply board.
FIG. 12 is a block diagram illustrating a configuration example of a reset management circuit.
FIG. 13 is a timing chart showing a state of output signals of a reset IC and peripheral ICs.
FIG. 14 is a flowchart illustrating an example of a main process executed by a CPU on a main board.
FIG. 15 is an explanatory diagram showing an example of a method of determining whether or not to execute a game state restoration process.
FIG. 16 is a flowchart illustrating an example of an initial setting process.
FIG. 17 is a flowchart illustrating an example of an initialization process.
FIG. 18 is a flowchart illustrating an example of a 2 ms timer interrupt process.
FIG. 19 is a flowchart illustrating an example of a game control process.
FIG. 20 is a flowchart illustrating an example of a power failure occurrence NMI process.
FIG. 21 is an explanatory diagram for describing an example of a backup parity data creation method.
FIG. 22 is a flowchart illustrating an example of a main process executed by a payout control CPU.
FIG. 23 is a flowchart illustrating an example of initialization processing of a payout control CPU;
FIG. 24 is a flowchart illustrating an example of a timer interruption process of a payout control CPU.
FIG. 25 is a flowchart illustrating an example of a payout control process executed by a payout control CPU.
FIG. 26 is a flowchart illustrating an example of a power failure occurrence NMI process.
FIG. 27 is an explanatory diagram for describing an example of a backup parity data creation method.
FIG. 28 is a flowchart illustrating an example of a payout state restoration process executed by a payout control CPU.
FIG. 29 is a timing chart showing an example of the state of the power supply drop and the NMI signal when the power of the gaming machine is turned off.
FIG. 30 is a block diagram showing another configuration example of the power supply board.
FIG. 31 is a block diagram showing a DC voltage and the like supplied to each substrate.
FIG. 32 is a block diagram showing still another embodiment of the start-up management means.
FIG. 33 is a timing chart for explaining the operation of the start-up management means shown in FIG. 32;
FIG. 34 is a block diagram showing still another embodiment of the start-up management means.
FIG. 35 is a timing chart for explaining the operation of the start-up management means shown in FIG. 34;
FIG. 36 is a block diagram showing another embodiment of the fall management means.
FIG. 37 is a timing chart for explaining the operation of the fall management unit shown in FIG. 35;
FIG. 38 is a block diagram showing still another embodiment of the fall management unit.
FIG. 39 is a block diagram showing another embodiment of the start-up management means.
FIG. 40 is a timing chart showing an operation of the start-up management means shown in FIG. 39.
FIG. 41 is a block diagram showing another configuration example of the power supply board.
FIG. 42 is an explanatory diagram showing a relationship between a power-off signal and a reset signal.
FIG. 43 is a block diagram showing still another configuration example of the power supply board.
FIG. 44 is an explanatory diagram showing a relationship between a power-off signal and a reset signal.
FIG. 45 is a block diagram showing a part of a power supply board.
FIG. 46 is a timing chart showing an example of a change in output and power supply voltage of each circuit shown in FIG. 45;
[Explanation of symbols]
1 Pachinko machine
31 Main board
35 Lamp control board
37 Dispensing control board
56 CPU
70 Display control board
80 Voice control board
371 Dispensing control CPU
910 power supply board
902 Power supply monitoring IC
920 delay circuit
932 Reset IC
940 Reset management circuit
960 delay circuit
971,972,973,974 delay circuit
968,975,976 Startup management circuit
977 fall management circuit

Claims (6)

遊技者が所定の遊技を行い、遊技領域に設けられている入賞領域に遊技球が入賞したことに応じて遊技者に賞球を払い出す遊技機であって、
遊技機に設けられている電気部品を制御するためのマイクロコンピュータを含む制御手段と、
前記電気部品の制御に関わり変動する制御データを遊技機への電力供給停止時にも保持可能な変動データ記憶手段と、
遊技球が前記入賞領域に入賞したことを検出し、賞球を払い出すために前記マイクロコンピュータに検出出力する遊技球検出スイッチと、
交流電源からの交流を直流に変換する整流手段と、
前記整流手段によって変換された直流電圧から該直流電圧よりも低い電圧であって遊技機で用いられる前記遊技球検出スイッチに供給される直流電圧および該遊技球検出スイッチに供給される直流電圧よりもさらに低い電圧であって前記マイクロコンピュータの駆動電源である直流電圧を生成する直流電圧生成手段と、
前記遊技球検出スイッチに供給される直流電圧よりも高い電圧であって前記整流手段によって交流から直流に変換された直後の直流電圧を監視し、該監視している直流電圧が前記遊技球検出スイッチに供給される直流電圧よりも高い第１の電圧に低下したことを検出したときに検出信号を出力する第１の電源監視手段と、
前記マイクロコンピュータに対して作動の許容と作動の停止とのいずれかを示すリセット信号を供給するリセット信号作成手段とを備え、
前記マイクロコンピュータは、前記第１の電源監視手段からの前記検出信号の入力に応じて変動データ記憶手段の記憶内容が正常であるか否かを診断するためのチェックデータを生成して当該変動データ記憶手段に保存する処理を含む電力供給停止準備処理を実行し、
前記リセット信号作成手段は、
遊技機で使用される電源電圧を監視し、前記電源電圧が前記第１の電圧よりも低い第２の電圧となったことを検出する第２の電源監視手段と、前記電源電圧が前記第２の電圧よりも低い第３の電圧となったことを検出する第３の電源監視手段とを含み、
前記第２の電源監視手段により前記電源電圧が前記第２の電圧を下回ったことを検出したときにリセット信号の状態を前記マイクロコンピュータの作動の停止を示す状態にし、前記マイクロコンピュータの作動の停止を示す状態にした後、前記電源電圧が第３の電圧にまで低下したことを前記第３の電源監視手段により検出することなく、前記第２の電源監視手段により前記第２の電圧に回復したことを検出したときは、さらに前記リセット信号の状態を前記マイクロコンピュータの作動の許容を示す状態とし、
前記監視する直流電圧が、前記第１の電源監視手段が検出信号を出力したあと前記リセット信号作成手段がリセット信号の状態を前記マイクロコンピュータの作動の停止を示す状態とするまでの所定期間内に前記マイクロコンピュータにより電力供給停止準備処理が完了するように設定された前記第２の電圧を下回ったときに、前記リセット信号の状態を前記マイクロコンピュータの作動の停止を示す状態にする
ことを特徴とする遊技機。A gaming machine in which a player plays a predetermined game and pays out a prize ball to the player in response to a game ball winning in a prize area provided in the game area,
Control means including a microcomputer for controlling electric components provided in the gaming machine,
Fluctuation data storage means capable of holding control data that fluctuates in relation to the control of the electric components even when power supply to the gaming machine is stopped,
A game ball detection switch that detects that a game ball has won the prize area, and detects and outputs the microcomputer to output the prize ball,
Rectifying means for converting alternating current from an alternating current power supply to direct current,
Than the DC voltage supplied to the DC voltage and the recreation ball detection switch is supplied to the gaming ball detection switch used in the gaming machine a voltage lower than the DC voltage from the converted DC voltage by the rectifying means DC voltage generating means for generating a DC voltage which is a lower voltage and is a driving power supply of the microcomputer,
Monitoring the DC voltage immediately after being converted from AC to DC by the rectifier means to a voltage higher than the DC voltage supplied to the gaming ball detection switch, the being monitored DC voltage the gaming ball detection switch First power supply monitoring means for outputting a detection signal when detecting that the voltage has dropped to a first voltage higher than the DC voltage supplied to the power supply;
Reset signal generating means for supplying a reset signal indicating either permission of operation or stop of operation to the microcomputer,
The microcomputer generates check data for diagnosing whether or not the storage content of the variation data storage means is normal in response to the input of the detection signal from the first power supply monitoring means, and generates the variation data. Executing a power supply stop preparation process including a process of storing in the storage unit,
The reset signal creating means,
Second power supply monitoring means for monitoring a power supply voltage used in the gaming machine and detecting that the power supply voltage has become a second voltage lower than the first voltage; and Third power supply monitoring means for detecting that the voltage has become a third voltage lower than the voltage of
When the second power supply monitoring means detects that the power supply voltage has dropped below the second voltage, the state of the reset signal is set to a state indicating that the microcomputer has stopped operating, and the microcomputer has stopped operating. And then the second power supply monitoring means recovers to the second voltage without detecting by the third power supply monitoring means that the power supply voltage has dropped to the third voltage. When detecting that, further the state of the reset signal to a state indicating the permission of the operation of the microcomputer,
The DC voltage to be monitored is within a predetermined period from when the first power supply monitoring unit outputs the detection signal to when the reset signal generation unit changes the state of the reset signal to a state indicating the stop of operation of the microcomputer. and wherein when power supply stop preparation process falls below the set the second voltage to complete by the microcomputer, the state of the reset signal to the state indicating the stop of the operation of the microcomputer A gaming machine. マイクロコンピュータは、
電力供給開始時にチェックデータにもとづいて変動データ記憶手段の記憶内容が正常であるか否かの判定を行う判定手段と、
前記判定手段の判定結果が正常であるときには前記変動データ記憶手段に保持されている保持データにもとづいて制御を再開させる遊技状態復旧処理を実行し、前記判定手段の判定結果が正常でないときには初期化処理を実行する電力供給開始時処理手段とを有する
請求項１記載の遊技機。The microcomputer is
Determining means for determining whether the storage content of the variable data storage means is normal based on the check data at the start of power supply,
When the determination result of the determination means is normal, a game state restoration process for restarting control based on the held data held in the fluctuation data storage means is executed, and when the determination result of the determination means is not normal, initialization is performed. The gaming machine according to claim 1, further comprising: a power supply start processing unit that executes processing. リセット信号作成手段は、リセット信号を、断続的に２回、作動の許容を示す状態にすることが可能である
請求項１または請求項２記載の遊技機。3. The gaming machine according to claim 1, wherein the reset signal generating means is capable of setting the reset signal intermittently twice so as to indicate that the operation is permitted. マイクロコンピュータのうちには遊技進行を制御する遊技制御用マイクロコンピュータがあり、
前記遊技制御用マイクロコンピュータが電力供給停止準備処理を実行する
請求項１ないし請求項３記載の遊技機。Among the microcomputers, there is a microcomputer for game control for controlling the game progress,
The gaming machine according to claim 1, wherein the game control microcomputer executes a power supply stop preparation process. マイクロコンピュータのうちには遊技者に価値を付与する制御を行う払出制御用マイクロコンピュータがあり、
前記払出制御用マイクロコンピュータが電力供給停止準備処理を実行する
請求項１ないし請求項４記載の遊技機。Among the microcomputers, there is a payout control microcomputer that performs control to add value to the player,
The gaming machine according to claim 1, wherein the payout control microcomputer executes a power supply stop preparation process. 遊技進行を制御する遊技制御手段が搭載された遊技制御基板と、前記遊技制御手段以外の制御手段が搭載された１つ以上の電気部品制御基板を備え、
リセット信号作成手段は、前記電気部品制御基板を作動状態にした後に前記遊技制御基板を作動状態にする
請求項１ないし請求項５記載の遊技機。A game control board on which game control means for controlling game progress is mounted, and one or more electric component control boards on which control means other than the game control means are mounted,
The gaming machine according to claim 1, wherein the reset signal creating unit activates the game control board after the electrical component control board is activated.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4445443B2 (en) * 2005-09-02 2010-04-07 株式会社オリンピア Game machine
JP4569607B2 (en) * 2007-08-10 2010-10-27 株式会社三洋物産 Game machine
JP2008062110A (en) * 2007-11-29 2008-03-21 Sanyo Product Co Ltd Game machine
JP4492685B2 (en) * 2007-11-29 2010-06-30 株式会社三洋物産 Slot machine
JP4665958B2 (en) * 2007-11-29 2011-04-06 株式会社三洋物産 Game machine
JP2010184153A (en) * 2010-06-03 2010-08-26 Sanyo Product Co Ltd Game machine
JP2010227620A (en) * 2010-07-12 2010-10-14 Sanyo Product Co Ltd Game machine
JP2011177562A (en) * 2011-05-18 2011-09-15 Sanyo Product Co Ltd Game machine
JP5668747B2 (en) * 2012-12-27 2015-02-12 株式会社三洋物産 Game machine
JP5854091B2 (en) * 2014-06-30 2016-02-09 株式会社三洋物産 Game machine
JP2016025981A (en) * 2015-10-19 2016-02-12 株式会社三洋物産 Game machine
JP2017131775A (en) * 2017-05-15 2017-08-03 株式会社三洋物産 Game machine

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6280716A (en) * 1985-10-03 1987-04-14 Olympus Optical Co Ltd Reset circuit for backup
JPS62143153A (en) * 1985-12-17 1987-06-26 Casio Comput Co Ltd Controller for central processing unit
JPH0467733U (en) * 1990-10-18 1992-06-16
JPH1085421A (en) * 1996-09-17 1998-04-07 Sankyo Kk Game machine
JPH10260912A (en) * 1997-03-17 1998-09-29 Mitsubishi Electric Corp Memory card

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