JP3856613B2 - Game machine - Google Patents

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【０００１】
【発明の属する技術分野】
本発明は、パチンコ遊技機やコイン遊技機あるいはスロットマシンなどで代表される遊技機に関する。詳しくは、電源基板が他の制御基板と別個に設けられた遊技機に関する。
【０００２】
【従来の技術】
この種の遊技機として従来から一般的に知られているものに、たとえば、パチンコ遊技機、コイン遊技機またはスロットマシン等のように、電気部品制御手段の一例として、外部電源から各制御基板に電力を供給する電源基板、遊技機の遊技状態を制御する遊技基板、遊技媒体の払出を制御する遊技媒体払出制御手段、表示状態が変化可能な可変表示装置を制御する表示制御基板、発光体の発光を制御する発光体制御手段および音声発生手段を音声の発生を制御する音声制御手段等を備えたものがある。
【０００３】
【発明が解決しようとする課題】
上記の遊技機においては、電源基板から各制御基板へそれぞれ別個に電力が供給されている。そのため、電源基板には、遊技基板、払出制御基板、表示制御基板、発光体制御基板および音声制御基板それぞれと配線により接続するためのコネクタが各制御基板に対応して設けられている。それにより、電源基板のコネクタには、多数のコネクタを設ける必要が生じるため、構造上の制約が厳しくなる。
【０００４】
また、可変表示装置を有する第１種パチンコ遊技機または第３種パチンコ遊技機から可変表示装置を有しない第２種パチンコ遊技機へと機種変更する場合に、電源基板は、機種変更にともなって取換える必要がないが、表示制御基板用のコネクタが設けられた電源基板を使用している場合には、第２種パチンコ遊技機に変更した状態では、電源基板と第１種または第３種パチンコ遊技機で使用する表示制御基板とを接続するためのコネクタが未接続のまま残存する状態となっていまう。したがって、第２種パチンコ遊技機を使用する場合においては、電源基板構造において無駄なコネクタが生じるとともに、未接続のコネクタから不正な制御情報が入力される虞が生じる。
【０００５】
この発明は上述の問題に鑑みてなされたものであって、第２種パチンコ遊技機を使用する場合において、電源基板構造における無駄をなくすともに、未接続のコネクタから不正な制御情報が入力されることを防止し得る遊技機を提供することである。
【０００６】
【課題を解決するための手段およびその具体例】
請求項１に記載の本発明は、供給された電力により動作する複数の電気部品（ＣＲＴ８２またはＬＣＤ２８０、スピーカ２７および遊技効果ランプ２８ｂ，２８ｃ等）と、
前記複数の電気部品それぞれを制御する第１の電気部品制御マイクロコンピュータを備えた第１の電気部品制御基板（主基板３１）および第２の電気部品制御マイクロコンピュータを備えた第２の電気部品制御基板（表示制御基板８０）と、
遊技球が流下する遊技領域に設けられた（遊技領域７の中央には、…可変表示装置８が設けられている。…さらに、可変表示装置８の下方には、始動口１４が構成された始動用電動役物１５と、開閉板２０の傾動により打玉の入賞可能な開放状態となる可変入賞球装置１９とが設けられている。）入賞領域に入賞したことを検出し、前記第１の電気部品制御基板に検出信号を出力する検出手段であって、非検出時にハイレベル信号を出力し検出時にローレベル信号を出力する遊技球検出手段（可変入賞球装置１９の大入賞口内部には可変入賞球装置１９に入賞した玉を検出するカウントスイッチ２３が設けられている。また、大入賞口内は、特定入賞領域と通常入賞領域とに区分されており、特定入賞領域には、Ｖ入賞を検出するＶカウントスイッチ２２が設けられている。：左右２つの通過ゲート１１のうちの一方にはゲートスイッチ１２（図６参照）が設けられており：始動口１４に入賞した始動入賞玉は遊技盤６に設けられた始動口スイッチ１７（図４参照）により検出される。：監視電圧としてＶ SL （＋３０Ｖ）を用いる場合には、遊技機の各種スイッチに供給される電圧が＋１２Ｖであることから、電源断時のスイッチオン誤検出の防止も期待できる。すなわち、＋３０Ｖ電源の電圧を監視すると、＋３０Ｖ作成の以降に作られる＋１２Ｖが落ち始める以前の段階でそれの低下を検出できる。よって、＋１２Ｖ電源の電圧が低下するとスイッチ出力がオン状態を呈するようになるが、＋１２Ｖより速く低下する＋３０Ｖ電源電圧を監視して電源断を認識すれば、スイッチ出力がオン状態を呈する前に電源復旧待ちの状態に入ってスイッチ出力を検出しない状態となることができる。）と、を備え、
交流電源からの交流電圧を直流電圧に変換する整流手段（図４０：整流回路９１２は、ＡＣ２４Ｖから＋３０Ｖの直流電圧を生成し、ＤＣ−ＤＣコンバータ９１３およびコネクタ９１５に出力する。）と、
前記整流手段によって交流電圧から変換された直流電圧から、該直流電圧よりも低い電圧であって前記遊技球検出手段に供給される第１の直流電圧（遊技機の各種スイッチに供給される電圧が＋１２Ｖである）と、前記遊技球検出手段に供給される直流電圧よりも低く前記第１の電気部品制御マイクロコンピュータの駆動電源電圧である第２の直流電圧（各電気部品制御基板に搭載されている回路素子の電源電圧（この例では＋５Ｖ））とを生成する直流電圧生成手段（図４０は、遊技機の電源基板９１０の一構成例を示すブロック図である。…遊技機内の各電気部品制御基板および機構部品が使用する電圧を生成する。この例では、ＡＣ２４Ｖ、ＤＣ＋３０Ｖ（ＶSL）、ＤＣ＋２１Ｖ、ＤＣ＋１２Ｖ（ＶDD）およびＤＣ＋５Ｖ（Ｖcc）を生成する：整流回路９１２は、ＡＣ２４Ｖから＋３０Ｖの直流電圧を生成し、ＤＣ−ＤＣコンバータ９１３およびコネクタ９１５に出力する。ＤＣ−ＤＣコンバータ９１３は、＋２１Ｖ、＋１２Ｖおよび＋５Ｖを生成してコネクタ９１５に出力する。）と、を備えた電源基板と、
前記整流手段によって交流電圧から変換された直流電圧を監視し、該直流電圧が前記第１の直流電圧よりも高い電圧である第１の検出電圧に低下したことを検出したときに第１の検出信号を出力する第１の電源監視手段（第１の電源監視回路は、遊技機が使用する各種直流電流のうちいずれかの電源の電圧を監視して電源電圧低下を検出する回路である。この実施の形態では、第１の電源監視回路は、ＶSLの電源電圧を監視して、その電圧値が所定値以下になるとローレベルの電圧低下信号を発生する。電源電圧ＶSLは、遊技機で使用される直流電圧のうちで最大のものであってこの例では、＋３０Ｖである。：この例では、第１の電源監視手段が検出信号を出力することになる第１検出条件は＋３０Ｖ電源電圧が＋２２Ｖにまで低下したことであり…ただし、ここで用いられている電圧値は一例であって、他の値を用いてもよい。）とをさらに備え、
前記第１の電気部品制御基板は、前記電源基板から前記第１の直流電圧と前記第２の直流電圧とが直接供給され（電力供給手段から必要な電力が直接供給される第１の電気部品制御手段（主基板３１））、
前記第２の電気部品制御基板は、前記第１の電気部品制御基板を介して直流電圧が供給され（前記第１の電気部品制御手段を介して電力が供給される第２の電気部品制御手段（表示制御基板８０））、
前記第１の電気部品制御マイクロコンピュータは、
電力供給開始時に、電力供給停止直前の内容を保持することが可能な記憶手段（遊技制御用マイコン５３は、…ワークメモリとして使用されるＲＡＭ５５…を含む。これらのうち、ＲＡＭ５５については、電源基板９１０からのバックアップ用電源によってバックアップされており、不意に停電が発生しても所定時間はそのＲＡＭデータが保持される。）に保持されている保持データにもとづいて制御を再開させることが可能であり（ＣＰＵ５６等の駆動電源である＋５Ｖ電源から電力が供給されていない間、ＲＡＭの少なくとも一部は、電源基板から供給されるバックアップ電源によってバックアップされ、遊技機に対する電源が遮断しても内容は保存される。そして、＋５Ｖ電源が復旧すると、システムリセット回路６５からリセット信号が発せられるので、ＣＰＵ５６は、通常の動作状態に復帰する。そのとき、必要なバックアップ記憶情報が保存されているため、停電等からの復旧時に停電が発生した時点の遊技状態に復帰することができる。：パチンコ遊技機にとらわれず、スロット遊技機等においても、電源投入による電源断時に電源断直前のデータをバックアップＲＡＭ等に保存し、電源復旧時に保存データに基づく制御再開処理を行なうように構成されている）、
前記第１の検出信号の入力により所定期間内で実行可能な所定の電力供給停止時処理を実行し、該電力供給停止時処理にて、前記記憶手段の記憶内容に関連した演算の結果得られるチェックデータを前記記憶手段に保存する処理を実行し（図４７は、電源基板９１０の電源監視回路からの電圧変化信号に基づくＮＭＩに応じて実行される停電発生ＮＭＩ処理の一例を示すフローチャートである。停電発生ＮＭＩ処理において、ＣＰＵ５６は、まず、停電時などの電源断時直前の割込許可／禁止状態をバックアップするために、割込禁止フラグの内容をパリティフラグに格納する（ステップＳ４１）。次いで、割込禁止に設定する（ステップＳ４２）。停電発生ＮＭＩ処理では、ＲＡＭ内容の保存を確実にするためにチェックサムの生成処理を行なう。その処理中に他の割込処理が行なわれたのではチェックサムの生成処理が完了しないうちにＣＰＵが動作し得ない電圧にまで低下してしまうことが考えられるので、まず、他の割込が生じないような設定がなされる。なお、停電発生ＮＭＩ処理におけるステップＳ４４〜Ｓ５０は、電力供給停止処理の一例である。：バックアップＲＡＭ領域のバックアップチェックデータ領域に適当な初期値を設定し（ステップＳ４６）、初期値およびバックアップＲＡＭ領域のデータについて順次排他的論理和をとった後反転し（ステップＳ４７）、最終的な演算値をバックアップパリティデータ領域に設定する（ステップＳ４８）。）、さらに、
前記第１の電源監視手段が監視する直流電圧と同一の直流電圧を監視し、該直流電圧が、前記第１の検出電圧よりも低く、前記第１の電気部品制御マイクロコンピュータの駆動電源電圧よりも高く設定された第２の検出電圧になったときに第２の検出信号を出力する第２の電源監視手段（図３９には、システムリセット回路６５も示されているが、この実施の形態では、システムリセット回路６５は、第２の電源監視回路（第２の電源監視手段）も兼ねている。…リセットＩＣ６５１は、第１の電源監視回路が監視する電源電圧と等しい電源電圧である電源電圧ＶSLを監視して、電圧値が所定値（第１の電源監視回路が電圧低下信号を出力する電源電圧値よりも低い値）以下になるとローレベルの電圧低下信号を発生する。したがって、ＣＰＵ５６は、第１の電源監視回路からの電圧低下信号に応じて所定の電力供給停止時処理を行なった後、システムリセットされる。なお、この実施の形態では、リセット信号と第２の電源監視回路からの電圧低下信号とは同一の信号である。：そして、たとえば、第１の電源監視回路の検出電圧（電圧低下信号を出力することになる電圧）を＋２２Ｖとし、第２の電源監視回路の検出電圧を＋９Ｖとする。そのように構成した場合には、第１の電源監視回路と第２の電源監視回路とは、同一の電源の電圧ＶSLを監視するので、第１の電源監視回路が電圧低下信号を出力するタイミングと第２の電圧監視回路が電圧低下信号を出力するタイミングとの差を所望の所定時間に確実に設定することができる。所望の所定時間とは、第１の電源監視回路から発せられた電圧低下信号に応じて電力供給停止時処理を開始してから電力供給停止時処理が確実に完了するまでの期間である。）を備え、
前記第２の電源監視手段は、前記第１の電源監視手段が前記第１の検出信号を出力した後に前記第２の電源監視手段が前記第２の検出信号を出力するまでに前記第１の電気部品制御マイクロコンピュータが前記電力供給停止時処理を完了するように設定された前記第２の検出電圧になったときに前記第１の電気部品制御マイクロコンピュータに前記第２の検出信号を出力（リセットＩＣ６５１は、第１の電源監視回路が監視する電源電圧と等しい電源電圧である電源電圧ＶSLを監視して、電圧値が所定値（第１の電源監視回路が電圧低下信号を出力する電源電圧値よりも低い値）以下になるとローレベルの電圧低下信号を発生する。したがって、ＣＰＵ５６は、第１の電源監視回路からの電圧低下信号に応じて所定の電力供給停止時処理を行なった後、システムリセットされる。：そして、たとえば、第１の電源監視回路の検出電圧（電圧低下信号を出力することになる電圧）を＋２２Ｖとし、第２の電源監視回路の検出電圧を＋９Ｖとする。そのように構成した場合には、第１の電源監視回路と第２の電源監視回路とは、同一の電源の電圧ＶSLを監視するので、第１の電源監視回路が電圧低下信号を出力するタイミングと第２の電圧監視回路が電圧低下信号を出力するタイミングとの差を所望の所定時間に確実に設定することができる。所望の所定時間とは、第１の電源監視回路から発せられた電圧低下信号に応じて電力供給停止時処理を開始してから電力供給停止時処理が確実に完了するまでの期間である。）し、
前記第１の電気部品制御マイクロコンピュータは、前記第２の検出信号の入力に応じて動作停止状態とされ、電力供給開始時に、前記チェックデータにもとづくチェックを行い、チェック結果が正常であれば前記記憶手段に保持されている保持データにもとづいて制御を再開させること（図４１：遊技機に対する電源が投入されると、メイン処理において、ＣＰＵ５６は、まず、必要な初期設定を行なう（ステップＳ１）。：電源断時にバックアップＲＡＭ領域のデータ幅を処理（本例ではパリティデータの負荷等の停電発生ＮＭＩ処理）が行なわれた否かの確認を行なう（ステップＳ２）。不測の電源断が生じた場合には、後述するようにバックアップＲＡＭ領域のデータを保護するための処理が行なわれている。そのような保護処理が行なわれていた場合をバックアップありとする。：バックアップＲＡＭ領域にバックアップデータがある場合には、この実施の形態では、ＣＰＵ５６は、バックアップＲＡＭ領域のデータチェック（この例ではパリティチェック）を行なう（ステップＳ４）。不測の電源断が生じた後に復旧した場合には、バックアップＲＡＭ領域のデータが保存されていたはずであるから、チェック結果は正常になる。：チェック結果が正常であれば、ＣＰＵ５６は、内部状態を電源断時の状態に戻すための遊技状態復旧処理を行なう（ステップＳ６）。…そして、バックアップＲＡＭ領域に保存されていたＰＣ（プログラムカウンタ）の指すアドレスに復帰する（ステップＳ７）。）を特徴とする。
【０００７】
請求項２に記載の本発明は、請求項１に記載の発明の構成に加えて、前記第１の電気部品制御基板は、遊技を制御するための遊技制御マイクロコンピュータを備えた遊技制御基板（第１の電気部品制御手段は、遊技を制御するための遊技制御手段（主基板３１）を含み）を含み、前記第２の電気部品制御基板は、前記遊技制御マイクロコンピュータから出力された電気信号に基づいて画像を可変表示させる可変表示手段を制御する表示制御マイクロコンピュータを備えた表示制御基板（第２の電気部品制御手段は、前記遊技制御手段から出力された電気信号に基づいて画像を可変表示させる可変表示手段（可変表示器１０）を制御する表示制御手段（表示制御基板８０）を含んでいる。）を含んでいる。
【０００８】
請求項３に記載の本発明は、請求項１または請求項２に記載の発明の構成に加えて、前記第２の電気部品制御基板は、電気部品の制御に必要な電力を作成する電力作成手段（スイッチグレギュレータ１０９）を有している。
【００１０】
請求項４に記載の本発明は、請求項１〜請求項３のいずれかに記載の発明の構成に加えて、前記電源基板は、遊技の進行に応じた所定条件の成立により遊技価値を付与する制御を行なうための価値付与制御マイクロコンピュータを備えた価値付与制御基板（払出制御基板３７）へ必要な電力を直接供給する。
請求項５に記載の本発明は、請求項１〜請求項４のいずれかに記載の発明の構成に加えて、前記第１の電気部品制御マイクロコンピュータは、電力供給開始時に、前記電力供給停止直前の内容が前記記憶手段に保持されているか否かを判定し保持されていることを条件に前記チェックデータにもとづくチェックを行う一方（ステップＳ２でバックアップデータの有無を確認した後、バックアップデータが存在する場合にステップＳ４でバックアップ領域のチェックを行なうようにしていた）、保持されていないときには電源投入時に実行される初期化処理を実行する（バックアップなしという確認結果であれば、初期処理を実行する（ステップＳ２，Ｓ３）。：電源投入時に実行される初期化処理を実行する（ステップＳ５，Ｓ３）。）。
【００１６】
【作用】
請求項１に記載の本発明によれば、以下の作用がある。複数の電気部品は、供給された電力により動作する。第１の電気部品制御基板には、複数の電気部品それぞれを制御する第１の電気部品制御マイクロコンピュータが備えられている。第２の電気部品制御基板には、複数の電気部品それぞれを制御する第２の電気部品制御マイクロコンピュータが備えられている。遊技球検出手段の働きにより、遊技球が流下する遊技領域に設けられた入賞領域に入賞したことが検出され、第１の電気部品制御基板に検出信号が出力される。この遊技球検出手段は、非検出時にハイレベル信号を出力し検出時にローレベル信号を出力する。電源基板の整流手段の働きにより、交流電源からの交流電圧が直流電圧に変換される。電源基板の直流電圧生成手段の働きにより、整流手段によって交流電圧から変換された直流電圧から、該直流電圧よりも低い電圧であって遊技球検出手段に供給される第１の直流電圧と、遊技球検出手段に供給される直流電圧よりも低く第１の電気部品制御マイクロコンピュータの駆動電源電圧である第２の直流電圧とが生成される。第１の電源監視手段の働きにより、整流手段によって交流電圧から変換された直流電圧が監視され、該直流電圧が第１の直流電圧よりも高い電圧である第１の検出電圧に低下したことが検出されたときに第１の検出信号が出力される。電源基板から第１の直流電圧と第２の直流電圧とが、第１の電気部品制御基板に直接供給される。第１の電気部品制御基板を介して直流電圧が、第２の電気部品制御基板に供給される。第１の電気部品制御マイクロコンピュータの働きにより、電力供給開始時に、電力供給停止直前の内容を保持することが可能な記憶手段に保持されている保持データにもとづいて制御を再開させることが可能となり、第１の検出信号の入力により所定期間内で実行可能な所定の電力供給停止時処理が実行され、該電力供給停止時処理にて、記憶手段の記憶内容に関連した演算の結果得られるチェックデータを記憶手段に保存する処理が実行される。第１の電気部品制御マイクロコンピュータの第２の電源監視手段の働きにより、第１の電源監視手段が監視する直流電圧と同一の直流電圧が監視され、該直流電圧が、第１の検出電圧よりも低く、第１の電気部品制御マイクロコンピュータの駆動電源電圧よりも高く設定された第２の検出電圧になったときに第２の検出信号が出力される。第１の電気部品制御マイクロコンピュータの第２の電源監視手段の働きにより、第１の電源監視手段が第１の検出信号を出力した後に第２の電源監視手段が第２の検出信号を出力するまでに第１の電気部品制御マイクロコンピュータが電力供給停止時処理を完了するように設定された第２の検出電圧になったときに第１の電気部品制御マイクロコンピュータに第２の検出信号が出力される。第１の電気部品制御マイクロコンピュータの働きにより、第２の検出信号の入力に応じて動作停止状態とされ、電力供給開始時に、チェックデータにもとづくチェックが行なわれ、チェック結果が正常であれば記憶手段に保持されている保持データにもとづいて制御が再開される。
【００１８】
請求項２に記載の本発明によれば、請求項１に記載の発明の作用に加えて、第１の電気部品制御基板に含まれる遊技制御基板の遊技制御マイクロコンピュータの働きにより、遊技が制御される。第２の電気部品制御基板に含まれる表示制御基板の表示制御マイクロコンピュータの働きにより、遊技制御マイクロコンピュータから出力された電気信号に基づいて画像を可変表示させる可変表示手段が制御される。
【００１９】
請求項３に記載の本発明によれば、請求項１または請求項２に記載の発明の作用に加えて、第２の電気部品制御基板の電力作成手段の働きにより、電気部品の制御に必要な電力が作成される。
【００２１】
請求項４に記載の本発明によれば、請求項１〜請求項３のいずれかに記載の発明の作用に加えて、電源基板の働きにより、遊技の進行に応じた所定条件の成立により遊技価値を付与する制御を行なうための価値付与制御マイクロコンピュータを備えた価値付与制御基板へ必要な電力が直接供給される。
請求項５に記載の本発明によれば、請求項１〜請求項４のいずれかに記載の発明の作用に加えて、第１の電気部品制御マイクロコンピュータにより、電力供給開始時に、電力供給停止直前の内容が記憶手段に保持されているか否かが判定されて保持されていることを条件にチェックデータにもとづくチェックが行われる一方、保持されていないときには電源投入時に実行される初期化処理が実行される。
【００２７】
【発明の実施の形態】
以下に、本発明の実施の形態を図面に基づいて詳細に説明する。なお、以下の実施の形態においては、遊技機の一例としてパチンコ遊技機を示すが、本発明はこれに限らず、たとえばコイン遊技機やスロットマシンなどであってもよく、遊技機であれば、すべての遊技機に適用することが可能である。
【００２８】
図１は、本発明に係る遊技機の一例におけるパチンコ遊技機１の正面図である。図１を参照して、パチンコ遊技機１は、額縁状に形成されたガラス扉枠２を有する。このガラス扉枠２の後方には、遊技盤６が着脱自在に取付けられている。また、ガラス扉枠２の下部表面には打球供給皿３がある。打球供給皿３の下部には、打球供給皿３から溢れた玉を貯留する余剰玉受皿４と、遊技者が打球操作するための操作ノブ５とが設けられている。操作ノブ５を遊技者が操作することにより、打球供給皿３内に貯留されているパチンコ玉を１個ずつ発射することができる。遊技領域７の中央には、識別情報の一例となる特別図柄を可変表示させる可変表示装置８が設けられている。この可変表示装置８には、打玉の通過ゲート１１の通過に伴って普通図柄が可変表示される普通図柄用の可変表示器１０と、４つのＬＥＤ（Light emit diode）からなる始動記憶表示器１８とが設けられている。さらに、可変表示装置８の下方には、始動口１４が構成された始動用電動役物１５と、開閉板２０の傾動により打玉の入賞可能な開放状態となる可変入賞球装置１９とが設けられている。始動用電動役物１５には、羽根部材１５０が左右に設けられている。また、一般入賞口として、可変表示装置８の上部や、可変入賞球装置１９の左右に入賞口２４がそれぞれ設けられている。また、２６は、打込まれた打玉がいずれの入賞口や可変入賞球装置にも入賞しなかった場合にアウト玉として回収するアウト口であり、２５は装飾ランプである。
【００２９】
遊技領域７の外周には枠ランプとしての遊技効果ＬＥＤ２８ａおよび遊技効果ランプ２８ｂ，２８ｃと、賞球の払出し時に点灯する賞球ランプ５１と、玉切れ中に点灯するランプ玉切れランプ５２と、賞球の未払出時に点灯する未払出賞球有ランプ２９とが設けられており、遊技領域７の上部の左右にはステレオ音の音声などの効果音を発生するためのスピーカ２７，２７が設けられている。
【００３０】
可変表示装置８は、中央の可変表示部９に複数種類の特別図柄や遊技の演出効果を高めるためのキャラクタ、所定のメッセージなどを画像表示可能に構成されている。たとえば、可変表示部９は、その表示状態が切り替わることによって、図示のように、左中右の特別図柄を可変表示可能な３つの可変表示領域１００ａ，１００ｂ，１００ｃが画像表示され得る。各可変表示領域１００ａ，１００ｂ，１００ｃでは、始動入賞が発生したことを条件として、複数種類の特別図柄が上から下に向かってスクロール表示される。その後、所定時間が経過して図柄のスクロールが停止して可変表示が終了した結果、大当り図柄のゾロ目（たとえば７７７）が表示されれば大当りとなる。大当りとなれば、可変入賞球装置１９の開閉板２０が傾動して大入賞口が開口する。これにより、打玉を大入賞口に入賞させることが可能な遊技者にとって有利な第１の状態に制御され、遊技状態が遊技者にとって有利な特定遊技状態（大当り状態）となる。
【００３１】
可変入賞球装置１９の大入賞口内部には可変入賞球装置１９に入賞した玉を検出するカウントスイッチ２３が設けられている。また、大入賞口内は、特定入賞領域と通常入賞領域とに区分されており、特定入賞領域には、Ｖ入賞を検出するＶカウントスイッチ２２が設けられている。特定入賞領域に入賞した入賞玉はＶカウントスイッチ２２により検出された後、カウントスイッチ２３により検出される。一方、通常入賞領域に入賞した通常入賞玉は大入賞口内においてはカウントスイッチ２３のみにより検出される。可変入賞球装置１９に入賞した入賞玉がカウントスイッチ２３により検出される毎に１５個の賞球が払出される。
【００３２】
可変入賞球装置１９の第１の状態は、大入賞口に進入した打玉の数が所定個数（たとえば９個）に達した場合、または所定期間（たとえば３０秒間）経過した場合のうちのいずれか早い方の条件が成立した場合に一旦終了して開閉板２０が閉成する。これにより、可変入賞球装置１９は打玉を入賞させることが不可能な遊技者にとって不利な第２の状態に制御される。そして、可変入賞球装置１９が第１の状態となっている期間中に進入した打玉が特定入賞領域に特定入賞し、Ｖカウントスイッチ２２により検出されたことを条件として、再度、可変入賞球装置１９を第１の状態にする繰返し継続制御が実行される。この繰返し継続制御の実行上限回数はたとえば１６回と定められている。繰返し継続制御において、可変入賞球装置１９が第１の状態にされている状態がラウンドと呼ばれる。繰返し継続制御の実行上限回数が１６回の場合には、第１ラウンドから第１６ラウンドまでの１６ラウンド分、可変入賞球装置１９が第１の状態にされ得る。なお、カウントスイッチ２３による検出個数と、ラウンド回数とは、７セグメント表示器よりなる個数表示器８０ａにより表示される。
【００３３】
可変表示装置８の下方には始動用電動役物１５が設けられている。この始動用電動役物１５の中央には羽根部材１５０が設けられた始動口１４が構成され、その両サイドには通過ゲート１１が構成されている。左右２つの通過ゲート１１のうちの一方にはゲートスイッチ１２（図６参照）が設けられており、打玉がそのゲートスイッチ１２により検出されることを条件として、普通図柄用表示器１０が可変開始される。なお、普通図柄用表示器１０が可変表示している最中にさらに打玉がゲートスイッチ１２で検出された場合には、「４」を記憶数の上限として通過球が記憶されてその記憶数が普通図柄用の始動記憶表示器（図示省略）においてＬＥＤの点灯数により表示される。
【００３４】
普通図柄用表示器１０は７セグメントＬＥＤで構成されている。普通図柄用表示器１０の表示結果が７になれば「当り」となり、それ以外となれば「ハズレ」となる。普通図柄用表示器１０に「当り」の表示結果が導出されると、始動用電動役物１５に設けられた左右１対の羽根部材１５０が１回開成する。これにより始動用電動役物１５が開放状態となって打玉がより始動入賞しやすくなる。始動用電動役物１５が開放状態にある際に打玉が１つ始動入賞すれば、羽根部材１５０が元の位置まで閉成して打玉が始動入賞しにくい状態に戻る。また、始動用電動役物１５が開放状態となってから所定の開放期間が経過すれば、始動入賞が発生しなくとも羽根部材１５０が元の位置まで閉成して開放状態は終了する。なお、後述する確率変動状態においては、始動用電動役物１５は２回開成し、かつ、１回の開成期間が延長される。
【００３５】
始動口１４に入賞した始動入賞玉は遊技盤６に設けられた始動口スイッチ１７（図４参照）により検出される。始動入賞玉が始動口スイッチ１７で検出されると所定数の賞球が払出されるとともに、その検出出力に基づいて可変表示装置８が可変開始される。可変表示装置８が可変表示中に始動口スイッチ１７により検出された始動入賞は、「４」を記憶数の上限として記憶されてその記憶数が始動記憶表示器１８においてＬＥＤの点灯数により表示される。
【００３６】
可変表示装置８に表示された大当りの結果が特定の確変図柄（たとえば数字図柄の「７」）により構成されるものである場合には、その大当りに基づく特定遊技状態の終了後に、通常時（通常遊技状態）に比べて大当りが発生する確率が高く変動した確率変動状態となる。以下、確変図柄による大当りを確変大当りという。通常遊技状態中に一旦、確変大当りが発生すると、少なくとも予め定められた確変継続回数（たとえば、１回、あるいは２回）大当りが発生するまで確率変動状態に継続制御される。また、確率変動状態中に確変大当りが発生すれば、その確変大当り以降、改めて確変継続回数が計数され、その後、少なくとも確変継続回数だけ大当りが発生するまで確率変動状態が継続する。そして、確変継続回数に達した大当りが確変図柄以外の非確変図柄によるものであった場合には、確率変動の生じていない通常遊技状態に戻る。
【００３７】
したがって、確率変動状態の継続制御に制限を設けない場合には、少なくとも確変継続回数に達した大当りが確変大当りである限り、無制限に確率変動状態が継続する。このパチンコ遊技機１の場合には、ある程度、確率変動状態が継続すれば、一旦、確率変動状態への継続制御を終了させるべく、確率変動状態中に確変大当りが連続的に発生する回数について、上限回数が設定されている。そして、この上限回数に基づいて大当りの表示態様が非確変大当りとされた場合には、その時点で確率変動状態の継続制御が強制的に終了する。なお、確変図柄での大当りを禁止する制限が行なわれることは、リミッタの作動と呼ばれる。
【００３８】
確率変動状態においては、普通図柄の当り確率が高くなるとともに、普通図柄の可変表示が開始してからその表示結果が導出表示されるまでの可変表示期間（変動時間）が短縮される。さらに、確率変動状態においては、普通図柄の当りによって始動用電動役物１５が開成する回数が１回から２回に増加するともに、１回の開成期間が０．２秒から１．４秒に延長される。
【００３９】
次に、パチンコ遊技機１の裏面の構造について図２を用いて説明する。可変表示装置８の背面では、図２に示すように、機構板３６の上部に景品玉タンク３８が設けられ、パチンコ遊技機１が遊技機設置島に設置された状態でその上方から景品玉が景品玉タンク３８に供給される。景品玉タンク３８内の景品玉は、誘導樋３９を通って玉払出装置に至る。
【００４０】
機構板３６には、中継基板３０を介して可変表示部９を制御する可変表示制御ユニット１２９、基板ケース３２に覆われ遊技制御用マイクロコンピュータなどが搭載された遊技制御基板（主基板）３１、可変表示制御ユニット１２９と遊技制御基板３１との間の信号を中継するための中継基板３３、電源基板９１０（図９参照）を収容する電源ユニットボックス３１９、および景品玉の払出制御を行なう賞球制御用マイクロコンピュータなどが搭載された賞球制御基板３７が設置されている。さらに、機構板３６の下部には、モータの回転力を利用して打球を遊技領域７に発射する打球発射装置３４と、ランプ制御基板３５とが設置されている。
【００４１】
図３はパチンコ遊技機１の機構板３６を背面から見た背面図である。機構板３６の右上方には、電源ユニットボックス３１９が設けられている。この電源ユニットボックス３１９内に収容された電源基板９１０（図９参照）は、電圧の異なる複数の電源を生成する。
【００４２】
誘導樋３９を通った玉は、図３に示されるように、玉切れ検出スイッチ１８７（１８７ａ，１８７ｂ）を通過して玉供給樋１８６（１８６ａ，１８６ｂ）を経て玉払出装置９７に至る。なお、誘導樋３９には玉切れを玉切れスイッチ１８７よりも上流側で検出する玉切れ検出スイッチ１６７が設けられている。
【００４３】
玉払出装置９７から払出された玉は、連絡口４５を通ってパチンコ遊技機１の前面に設けられている打球操供給皿３に供給される。連絡口４５の側方には、パチンコ遊技機１の前面に設けられている余剰玉受皿４に連通する余剰玉通路４６が形成されている。入賞に基づく玉が多数払出されて打球供給皿３が満杯になり、ついには玉が連絡口４５に到達した後さらに玉が払出されると玉は、余剰玉通路４６を経て余剰玉受皿４に導かれる。さらに玉が払出されると、感知レバー４７が満タンスイッチ４８を押圧して満タンスイッチ４８がオンする。その状態では、玉払出装置９７内の払出モータの回転が停止して玉払出装置９７の動作が停止するとともに、必要に応じて打球発射装置３４の駆動も停止する。賞球の払出制御のために、始動口スイッチ１７、Ｖカウントスイッチ２２およびカウントスイッチ２３、および、各種入賞口に入賞した入賞玉を遊技盤裏面側の集合樋で一括して検出する入賞球検出スイッチからの信号が、遊技制御基板３１に送られる。遊技制御基板３１にそれらのスイッチのオン信号が送られると、遊技制御基板３１から賞球制御基板３７に対して各入賞口に対応して定められた賞球数を指定する賞球個数コマンドが送られる。
【００４４】
図４は、パチンコ遊技機１の制御回路を説明するためのブロック図である。図４には、制御基板として、遊技制御基板（主基板）３１と、ランプ制御基板３５と、賞球制御基板３７と、音声制御基板７０と、表示制御基板８０と、発射制御基板９１とが示されている。
【００４５】
遊技制御基板３１、賞球制御基板３７、ランプ制御基板３５、音声制御基板７０、発射制御基板９１および表示制御基板８０には、マイクロコンピュータ等が搭載されている。各制御基板３１，３７，３５，７０，８０では、パチンコ遊技機１の電源の投入時に、制御基板に設けられたＲＡＭ内のデータを初期化する等の初期化処理が行なわれ、賞球制御基板３７、ランプ制御基板３５、音声制御基板７０、表示制御基板８０は、初期化処理が終了した時点で、遊技制御基板３１からのコマンドを有効に受付け可能となる。
【００４６】
遊技制御基板３１は、パチンコ遊技機１の遊技制御を司る遊技制御用マイクロコンピュータ（以下、遊技制御用マイコンと略す）５３が搭載された基板であり、他の制御基板３５，３７，７０，８０は遊技制御基板３１から各々に出力される制御コマンド（ランプ制御コマンド、賞球制御コマンド、音声制御コマンド、表示制御コマンド）に基づいた制御動作を実行する。これらの制御コマンドのうち、ランプ制御コマンドと音声制御コマンドと表示制御コマンドについては共通化された共通コマンドがあり、この共通コマンドについては、遊技制御基板３１から各制御基板３５，７０，８０に対して同一時期に出力される。
【００４７】
遊技制御基板３１から制御コマンドが出力される場合には、それに伴って、コマンドの有効期間を示すＩＮＴ信号（ストローブ信号）が出力される。ＩＮＴ信号は、無効状態では信号がハイレベル（オフ状態）となり、有効状態では信号がロウレベル（オン状態）となる。
【００４８】
遊技制御基板３１には、遊技制御用マイコン５３の他、各スイッチからの信号を遊技制御用マイコン５３に与えるスイッチ回路５８と、ソレノイド１６，２１を遊技制御用マイコン５３からの指令に従って駆動するソレノイド回路５９と、電源投入時に遊技制御用マイコン５３をリセットするための初期リセット回路６３と、遊技制御用マイコン５３から与えられるアドレス信号をデコードしてＩ／Ｏポート部（図示省略）のうちのいずれかの１／Ｏポートを選択するための信号を出力するアドレスデコード回路６７と、遊技制御用マイコン５３から与えられるデータに従って大当りの発生を示す大当り情報、可変表示装置８の始動回数を示す始動情報、確率変動が生じたことを示す確変情報をホール管理コンピュータなどのホストコンピュータに対して出力する情報出力回路６４を含む。なお、さらに、遊技制御基板３１には、図１５を用いて後述するように、電源電圧を監視する電源監視手段が設けられている。
【００４９】
遊技制御用マイコン５３は、遊技制御用のプログラムなどを記憶するＲＯＭ５４と、ワークメモリとして使用されるＲＡＭ５５と、遊技制御用のプログラムに従って制御動作を行なうＣＰＵ５６とを含む。これらのうち、ＲＡＭ５５については、電源基板９１０からのバックアップ用電源によってバックアップされており、不意に停電が発生しても所定時間はそのＲＡＭデータが保持される。
【００５０】
スイッチ回路５８には、ゲートスイッチ１２、始動口スイッチ１７、カウントスイッチ２３、Ｖカウントスイッチ２２、入賞球検出スイッチ９９などが接続されており、これらの各スイッチからの検出信号がスイッチ回路５８を介して遊技制御用マイコン５３に入力される。
【００５１】
賞球制御基板３７には玉払出装置９７やカードユニット５０が接続されている。賞球制御基板３７は遊技制御基板３１から出力される賞球制御コマンドに基づいて玉払出装置９７を駆動し賞球を払出す制御を行なう。さらに賞球制御基板３７は、カードユニット５０から出力される制御信号に基づいて貸玉を払出す制御を行なう。
【００５２】
音声制御基板７２にはスピーカ２７が接続されている。音声制御基板７０は遊技制御基板３１から出力される音声制御コマンドに基づき、スピーカ２７から種々の効果音を出力させる制御を行なう。
【００５３】
ランプ制御基板３５には、遊技効果ＬＥＤ２８ａや遊技効果ランプ２８ｂ，２８ｃ、賞球ランプ５１、玉切れランプ５２、普通図柄用の可変表示器１０、特別図柄用の始動記憶表示器１８、普通図柄用の始動記憶表示器、装飾ランプ２５、未払出賞球有りランプ２９といった多数のランプ・ＬＥＤが接続される。ただし、図４ではこれらの接続状況の図示は省略している。ランプ制御基板３５は遊技制御基板３１から出力されるランプ制御コマンドに基づいてこれらのランプ・ＬＥＤを制御する。
【００５４】
表示制御基板８０には、特別図柄用の可変表示装置８が接続される（図示省略）。表示制御基板８０は、遊技制御基板３１から出力される表示制御コマンドに従い可変表示装置８の可変表示部９に所定の画像を表示させる。
【００５５】
発射制御基板９１には駆動モータ９４と操作ノブ（打球操作ハンドル）５とが接続されている。発射制御基板９１は操作ノブ５の操作量に応じた速度で打球が打球発射装置（図示省略）から発射されるように、駆動モータ９４を駆動制御する。
【００５６】
図５は、表示制御基板８０内の回路構成を、可変表示装置８で画像表示するためのＣＲＴ８２および遊技制御基板３１の出力ポート（ポートＡ，Ｂ）５７１，５７２および出力バッファ回路６３とともに示すブロック図である。出力ポート５７１からは表示制御コマンドとして８ビット×２のデータが出力され、出力ポート５７２からは１ビットのＩＮＴ信号（ストローブ信号）が出力される。
【００５７】
表示制御用ＣＰＵ１０１は、制御データＲＯＭ１０２に格納されたプログラムに従って動作し、遊技制御基板３１からノイズフィルタ１０７および入力バッファ回路１０５を介してＩＮＴ信号が入力されると、入力バッファ回路１０５を介して表示制御コマンドを受信する。入力バッファ回路１０５として、たとえば、汎用ＩＣである７４ＨＣ２４４を使用することができる。なお、表示制御用ＣＰＵ１０１がＩ／Ｏポートを内蔵していない場合は、入力バッファ回路１０５と表示制御用ＣＰＵ１０１との間に、Ｉ／Ｏポートが設けられる。
【００５８】
表示制御用ＣＰＵ１０１は、受信した表示制御コマンドに従って、ＣＲＴ８２に表示される画面の表示制御を行なう。具体的には、表示制御コマンドに応じた指令をＶＤＰ１０３に与える。ＶＤＰ１０３は、キャラクタＲＯＭ８６から必要なデータを読出す。ＶＤＰ１０３は、入力したデータに従ってＣＲＴ８２に表示するための画像データを生成し、その画像データをＶＲＡＭ８７に格納する。そして、ＶＲＡＭ８７内の画像データは、Ｒ，Ｇ，Ｂ信号に変換され、トランジスタ５０８〜５０９を介してさらにアナログ信号に変換されてＣＲＴ８２に出力される。
【００５９】
なお、図５には、ＶＤＰ１０３をリセットするためのリセット回路８３、ＶＤＰ１０３に動作クロックを与えるための発振回路８５、および使用頻度の高い画像データ（人物、動物、または文字、図形もしくは記号などからなる画像）を格納するキャラクタＲＯＭ８６も示されている。
【００６０】
さらに、図５に示された構成では、表示制御基板８０において、リセットスイッチ１１０の出力が入力ポートに導入されている。表示制御用ＣＰＵ１０１は、エラー発生後にリセットスイッチ１１０が押圧されたことを検出すると、制御をエラー発生前の状態に戻す。
【００６１】
エラーとして、たとえば、遊技制御基板３１から受信した表示制御コマンドが異常であった（未定義コマンドなど）場合などがある。表示制御用ＣＰＵ１０１がエラー発生後でも表示制御コマンドを受信して記憶するように構成されていれば、リセットスイッチ１１０の押圧に基づいて、記憶している受信コマンドに基づく表示制御を行なうようにすることによって、エラー発生が遊技演出に及ぼす影響を小さくすることができる。
【００６２】
入力バッファ回路１０５は、遊技制御基板３１から表示制御基板８０へ向かう方向にのみ信号を通過させることができる。したがって、表示制御基板８０側から遊技制御基板３１側に信号が伝わる余地はない。表示制御基板８０内の回路に不正改造が加えられても、不正改造によって出力される信号が遊技制御基板３１側に伝わることはない。なお、出力ポート５７１，５７２の出力をそのまま表示制御基板８０に出力してもよいが、単方向にのみ信号伝達可能な出力バッファ回路６３を設けることによって、遊技制御基板３１が表示制御基板８０への一方向性の信号伝達をより確実にすることができる。また、高周波信号を遮断するノイズフィルタ１０７として、たとえば３端子コンデンサやフェライトビーズが使用されるが、ノイズフィルタ１０７の存在によって、表示制御コマンドに基板間でノイズが乗ったとしても、その影響は除去される。
【００６３】
また、図示のように、表示制御手段（可変表示制御手段）としての表示制御用ＣＰＵ１０１は、遊技制御手段としてのＣＰＵ５６が搭載された遊技制御基板３１とは別の基板に搭載されている。これにより、遊技制御基板３１のコンパクト化が図られている。
【００６４】
図６は、遊技制御基板３１における音声制御コマンドの信号送信部分および音声制御基板７０の構成例を示すブロック図である。音声制御基板７０には制御用ＣＰＵ７０１、ＲＯＭ７１１、ＲＡＭ７１２等が設けられている。図示のように、音制御手段としての制御用ＣＰＵ７０１は、遊技制御手段としてのＣＰＵ５６が搭載された遊技制御基板３１とは別の基板に搭載されている。これにより、遊技制御基板３１のコンパクト化が図られている。
【００６５】
この実施の形態では、遊技進行に応じて、遊技領域７の外側に設けられたスピーカ２７の音声出力を指示するための音声制御コマンドが遊技制御基板３１から音声制御基板７０に出力される。図６に示すように、音声制御コマンドは、遊技制御用マイコン５３における出力ポート（出力ポートＣ，Ｄ）５７３，５７４から出力される。出力ポート５７３からは制御コマンドデータとして８ビット×２のデータが出力され、出力ポート５７４からは１ビットのＩＮＴ信号（ストローブ信号）が出力される。音声制御基板７０において、遊技制御基板３１からの各信号は、入力バッファ回路７０５を介して音声制御用ＣＰＵ７０１に入力される。なお、音声制御用ＣＰＵ７０１がＩ／Ｏポートを内蔵していない場合には、入力バッファ回路７０５と音声制御用ＣＰＵ７０１との間に、Ｉ／Ｏポートが設けられる。
【００６６】
たとえば、デジタルシグナルプロセッサによる音声合成回路７０２は、トランジスタ５０１〜５０６を介して受けた音声制御用ＣＰＵ７０１の指示に応じた音声や効果音を発生し、音量切換回路７０３に出力する。音量切換回路７０３と、音声制御用ＣＰＵ７０１の出力レベルを、設定されている音量に応じたレベルにして音量増幅回路７０４に出力する。音量増幅回路７０４は、増幅した音声信号をスピーカ２７に出力する。
【００６７】
入力バッファ回路７０５として、たとえば、汎用のＣＭＯＳ−ＩＣである７４ＨＣ２４４が用いられる。７４ＨＣ２４４のイネーブル端子には、常にローレベル（ＧＮＤレベル）が与えられている。よって、各バッファの出力レベルは、入力レベルすなわち遊技制御基板３１からの信号レベルに確定している。よって、音声制御基板７０側から遊技制御基板３１側に信号が伝わる余地はない。したがって、音声制御基板７０内の回路に不正改造が加えられたとしても、不正改造によって出力される信号が遊技制御基板３１側に伝わることはない。なお、入力バッファ回路７０５の入力側にノイズフィルタを設けてもよい。
【００６８】
また、遊技制御基板３１側において、出力ポート５７４，５７５の外側にはバッファ回路６７が設けられている。バッファ回路６７として、たとえば、汎用のＣＭＯＳ−ＩＣである７４ＨＣ２４４が用いられる。イネーブル端子には常にローレベル（ＧＮＤレベル）が与えられている。このような構成によれば、外部から遊技制御基板３１の内部に入力される信号が阻止されるので、音声制御基板７０から遊技制御基板３１に信号が与えられる可能性がある信号ラインをさらに確実になくすことができる。
【００６９】
さらに、図６に示された構成では、音声制御基板７０において、リセットスイッチ７１０の出力が入力ポートに導入されている。音声制御用ＣＰＵ７０１は、エラー発生後にリセットスイッチ７１０が押圧されたことを検出すると、制御をエラー発生前の状態に戻す。
【００７０】
エラーとして、たとえば遊技制御基板３１から受信した音声制御コマンドが異常であった場合（未定義コマンドなど）などがある。音声制御用ＣＰＵ７０１がエラー発生後でも音声制御コマンドを受信して記憶するように構成されていれば、リセットスイッチ７１０の押圧に基づいて、記憶している受信コマンドに基づく音声制御を行なうようにすることによって、エラー発生が遊技演出に及ぼす影響を小さくすることができる。
【００７１】
音声制御基板７０のＲＯＭ（図示省略）には、各種音声制御用のコマンドデータに応じた音声を音声合成回路（音声合成用ＬＳＩ：たとえば、デジタルシグナルプロセッサ）７０２に発生させるための制御データが格納されている。音声制御用ＣＰＵ７０１は、受信した各種音声制御コマンドデータに対応した制御データをＲＯＭから読出す。
【００７２】
この実施の形態では、音声合成回路７０２は、転送リクエスト信号（ＳＩＲＱ）、シリアルクロック信号（ＳＩＣＫ）、シリアルデータ信号（ＳＩ）および転送終了信号（ＳＲＤＹ）によって制御される。音声合成回路７０２は、ＳＩＲＱがローレベルになると、ＳＩＣＫに同期してＳＩを１ビットずつ取込み、ＳＲＤＹがローレベルになるとそれまでに受信した各ＳＩからなるデータを１つの音声再生用データと解釈する。なお、音声合成回路７０２は、ＳＩによって制御データを受信すると、受信した制御データに応じた音声を発生する。
【００７３】
図７は、遊技制御基板３１およびランプ制御基板３５における信号送受信部分を示すブロック図である。この実施の形態では、遊技効果ＬＥＤ２８ａ、遊技効果ランプ２８ｂ，２８ｃ、賞球ランプ５１、玉切れランプ５２、可変表示器１０、始動記憶表示器１８、装飾ランプ２５、未払出賞球有りランプ２９等の点灯／消灯を指示するランプ制御コマンドが遊技制御基板３１から出力される。
【００７４】
ランプ制御基板３５には、制御用ＣＰＵ３５１、ＲＯＭ３５２、ＲＡＭ３５３およびトランジスタを含む回路６００等が設けられている。図示のように、ランプ制御手段としての制御用ＣＰＵ３５１は、遊技制御手段としてのＣＰＵ５６が搭載された遊技制御基板３１とは別の基板に搭載されている。これにより、遊技制御基板３１のコンパクト化が図られている。
【００７５】
ランプ制御コマンドは、遊技制御用マイコン５３におけるＩ／Ｏポート部５７の出力ポート（出力ポートＥ，Ｆ）５７５，５７６から出力される。出力ポート５７５は制御コマンドデータとしての８ビット×２ビットのデータを出力し、出力ポート５７６は１ビットのＩＮＴ信号（ストローブ信号）を出力する。ランプ制御基板３５において、遊技制御基板３１から出力されるランプ制御コマンドが、入力バッファ回路３５５を介してランプ制御用ＣＰＵ３５１に入力される。なお、ランプ制御用ＣＰＵ３５１がＩ／Ｏポートを内蔵していない場合には、入力バッファ回路３５５とランプ制御用ＣＰＵ３５１との間に、Ｉ／Ｏポートが設けられる。
【００７６】
ランプ制御用ＣＰＵ３５１は、各ランプ制御コマンドに応じて定義されているランプの点灯／消灯パターンに従い、各ランプ・ＬＥＤに対して点灯／消灯信号を出力する。なお、点灯／消灯パターンは、ＲＯＭ３５２に記憶されている。
【００７７】
入力バッファ回路３５５として、たとえば、汎用のＣＭＯＳ−ＩＣである７４ＨＣ２４４が用いられる。７４ＨＣ２４４のイネーブル端子には、常にローレベル（ＧＮＤレベル）が与えられている。よって、各バッファの出力レベルは、入力レベルすなわち遊技制御基板３１からの信号レベルに確定している。したがって、ランプ制御基板３５側から遊技制御基板３１側に信号が伝わる余地はない。たとえ、ランプ制御基板３５内の回路に不正改造が加えられたとしても、不正改造によって出力される信号が遊技制御基板３１側に伝わることはない。たとえば、ランプ制御基板３５において、遊技制御基板３１の遊技制御用マイコン５３に大当りを生じさせるための不正信号を与えるような改造を行なったとしても、不正信号を遊技制御基板３１側に伝えることはできない。なお、入力バッファ回路３５５の入力側にノイズフィルタを設けてもよい。
【００７８】
さらに、遊技制御基板３１において、出力ポート５７５，５７６の外側にバッファ回路６２が設けられている。バッファ回路６２として、たとえば、汎用のＣＭＯＳ−ＩＣである７４ＨＣ２４４が用いられる。イネーブル端子には常にローレベル（ＧＮＤレベル）が与えられている。このような構成によれば、外部から遊技制御基板３１の内部に入力される信号が阻止されるので、ランプ制御基板３５から遊技制御基板３１に信号が与えられる可能性がある信号ラインをより確実になくすことができる。
【００７９】
さらに、図７に示された構成では、ランプ制御基板３５において、リセットスイッチ３６０の出力が入力ポートに導入されている。ランプ制御用ＣＰＵ３５１は、エラー発生後にリセットスイッチ３６０が押圧されたことを検出すると、制御をエラー発生前の状態に戻す。
【００８０】
エラーとして、たとえば遊技制御基板３１から受信したランプ制御コマンドが異常であった（未定義コマンドなど）場合がある。ランプ制御用ＣＰＵ３５１がエラー発生後でもランプ制御コマンドを受信して記憶するように構成されていれば、リセットスイッチ３６０の押圧に基づいて、記憶している受信コマンドに基づく表示制御を行なうことによって、エラー発生が遊技演出に及ぼす影響を小さくすることができる。
【００８１】
なお、図７における、ランプ制御用ＣＰＵ３５１の内蔵出力ポートと各ランプ・ＬＥＤとの間の回路６００は、後述するトランジスタを含む回路５１１〜５１７，５２０，５３０，５４１，５４２，５５０，５５６である。
【００８２】
図８は、賞球制御基板３７および玉払出装置９７の構成要素などの賞球に関連する構成要素を示すブロック図である。賞球制御基板３７には、制御用ＣＰＵ３７１と、ＲＯＭ３８０と、ＲＡＭ３８１と、Ｉ／Ｏポート３７２（３７２ａ〜３７２ｇ）と、入力バッファ回路３７３と、エラー表示用ＬＥＤ３７４と、リセットスイッチ（リセットＳＷ）３７９とが設けられている。このように、賞球制御手段（価値付与制御手段、または払出制御手段）としての制御用ＣＰＵ３７１は、遊技制御手段としてのＣＰＵ５６が搭載された遊技制御基板３１とは別の基板に搭載されている。これにより、遊技制御基板３１のコンパクト化が図られている。
【００８３】
図８に示すように、各種入賞口に入賞した入賞玉を遊技盤裏面側の集合樋で一括して検出する入賞球検出スイッチ９９と、満タンスイッチ４８の検出信号は、中継基板７１を介して遊技制御基板３１のＩ／Ｏポート５７に入力される。また、入賞球排出ソレノイド１２７は、遊技盤裏面の入賞球流下路の途中に設けられている玉止め部材を駆動するものであって、玉止め部材に入賞球が停止している状態で入賞球検出スイッチ９９によって入賞球が検出される。なお、満タンスイッチ４８は、特に、余剰玉受皿４の満タンを検出するスイッチである。
【００８４】
玉切れ検出スイッチ１６７および玉切れスイッチ１８７（１８７ａ，１８７ｂ）からの検出信号は、中継基板７２および中継基板７１を介して遊技制御基板３１のＩ／Ｏポート５７に入力される。玉切れ検出スイッチ１６７は景品玉タンク３８内の補給玉の不足を検出するスイッチであり、玉切れスイッチ１８７は、景品玉通路内の景品玉の有無を検出するスイッチである。
【００８５】
遊技制御基板３１のＣＰＵ５６は、玉切れ検出スイッチ１６７または玉切れスイッチ１８７からの検出信号が玉切れ状態を示しているか、または、満タンスイッチ４８からの検出信号が満タン状態を示していると、球貸し禁止を指示する賞球制御コマンドを賞球制御基板３７に対して送出する。賞球制御基板３７の賞球制御用ＣＰＵ３７１は、球貸し禁止を指示する賞球制御コマンドを受信すると、球貸し処理を停止する。
【００８６】
さらに、賞球カウントスイッチ３０１Ａからの検出信号も、中継基板７２および中継基板７１を介して遊技制御基板３１のＩ／Ｏポート５７に入力される。また、遊技制御基板３１のＩ／Ｏポート５７から入賞球排出ソレノイド１２７への駆動信号は、中継基板７１を介して入賞球排出ソレノイド１２７に供給される。なお、賞球カウントスイッチ３０１Ａは、玉払出装置９７の賞球機構部分に設けられ、実際に払出された賞球を検出する。
【００８７】
入賞があると、賞球制御基板３７には、遊技制御基板３１の出力ポート（ポートＧ，Ｈ）５７７，５７８から賞球個数を示す賞球制御コマンド（賞球個数コマンド）が出力される。出力ポート５７７は８ビット×２の制御コマンドデータを出力し、出力ポート５７８は１ビットのＩＮＴ信号（ストローブ信号）を出力する。賞球個数を示す賞球制御コマンドは、入力バッファ回路３７３を介してＩ／Ｏポート３７２ａに入力される。入力バッファ回路３７３における各バッファは、遊技制御基板３１から賞球制御基板３７へ向かう方向にのみ信号を通過させることができる。したがって、賞球制御基板３７側から遊技制御基板３１側に信号が伝わる余地はない。賞球制御基板３７内の回路に不正改造が加えられても、不正改造によって出力される信号が遊技制御基板３１側に伝わることはない。なお、入力バッファ回路３７３の入力側にノイズフィルタを設けてもよい。
【００８８】
また、遊技制御基板３１側において、賞球制御コマンドを出力する出力ポート５７７，５７８の外側にバッファ回路６８が設けられている。このような構成によれば、外部から遊技制御基板３１の内部に入力される信号が阻止されるので、賞球制御基板３７から遊技制御基板３１に信号が与えられる可能性がある信号ラインをより確実になくすことができる。
【００８９】
また、賞球制御用ＣＰＵ３７１は、出力ポート３７２ｇを介して、貸し玉数を示す球貸し個数信号をターミナル基板１６０に出力し、ブザー駆動信号をブザー基板７５に出力する。ブザー基板７５には図示しないブザーが搭載されている。さらに、出力ポート３７２ｅを介して、エラー表示用ＬＥＤ３７４にエラー信号を出力する。
【００９０】
さらに、賞球制御基板３７の入力ポート３７２ｂには、中継基板７２を介して、賞球カウントスイッチ３０１Ａの検出信号および球貸しカウントスイッチ３０１Ｂの検出信号が入力される。球貸しカウントスイッチ３０１Ｂは、実際に貸出された遊技球を検出する。賞球制御基板３７からの払出モータ２８９への駆動信号は、出力ポート３７２ｃおよび中継基板７２を介して玉払出装置９７の賞球機構部分における払出モータ２８９に伝えられる。また、振分け用ソレノイド３１０を駆動するための信号が、出力ポート３７２ｄおよび中継基板７２を介して振分け用ソレノイド３１０に伝えられる。
【００９１】
また、図８に示された構成では、リセットスイッチ３７９の出力が入力ポート３７２ｂに導入されている。賞球制御用ＣＰＵ３７１は、エラー発生後にリセットスイッチ３７９が押圧されたことを検出すると、制御をエラー前の状態に戻す。
【００９２】
賞球制御用ＣＰＵ３７１がエラー発生後でも賞球制御コマンドを受信して記憶するように構成されていれば、リセットスイッチ３７９の押圧に基づいて、記憶している受信コマンドに基づく賞球制御を行なうことによって、遊技者に与えられる不利益をなくすことができる。
【００９３】
カードユニット５０には、カードユニット制御用マイクロコンピュータ（図示省略）が搭載されている。残高表示基板７４には、打球供給皿３の近傍に設けられている度数表示ＬＥＤや球貸しスイッチ、返却スイッチが接続される。
【００９４】
残高表示基板７４からカードユニット５０には、遊技者に操作に応じて、球貸しスイッチ信号および返却スイッチ信号が賞球制御基板３７を介して与えられる。
【００９５】
賞球制御基板３７のＣＰＵ３７１は、賞球カウントスイッチ３０１Ａの検出信号をカウントすることによって、払出した賞球数を計数するとともに、球貸しカウントスイッチ３０１Ｂの検出信号をカウントすることによって、払出した貸玉数を計数する。
【００９６】
さらに、ＣＰＵ３７１は、賞球カウントスイッチ３０１Ａおよび球貸しカウントスイッチ３０１Ｂの検出信号に基づいて玉を計数する動作と並行して、払出モータ位置センサ２８６からの検出信号を利用して、払出した賞球数および貸玉数を計数する。すなわち、玉払出装置９７では、玉繰出し用のスクリュー２８８が１８０度だけ回転して払出モータ位置センサ２８６が１回ＯＮ／ＯＦＦするごとに玉が１つ払出されるように構成されているために、この払出モータ位置センサ２８６の出力信号の変化に基づいて払出した玉を間接的に検出し、玉数を計数するのである。
【００９７】
なお、払出モータ位置センサ２８６に代えて、ステッピングモータである払出モータ２８９のステップパルス数を検出することで、スクリュー２８８の払出動作量（回転量）を検出し、これにより間接的に玉の払出しを検出するようにしてもよい。ただし、スクリュー２８８の回転を直接検出する払出モータ位置センサ２８６を用いる方が、精度の高い検出結果を得ることができるという利点がある。ステッピングモータのステップパルス数に基づいてスクリュー２８８の払出動作量（回転量）を検出する場合には１ステップ当りの制御量が何らかの要因で変化すると、検出される動作量に誤差が生じてしまうためである。
【００９８】
ところで、払出モータ位置センサ２８６の出力信号に基づいて玉数を計数すると、スクリュー２８８からの玉の落下を待って検出信号が出力されるカウントスイッチ３０１Ａ，３０１Ｂの出力信号に基づいて玉を計数するよりも迅速に計数動作を進めることができるが、スクリュー２８８内に整列された玉と玉との間に無用な隙間が空いていて、スクリュー２８８が半回転したときに玉が払出されなかった場合であっても玉が１つ払出されたものとみなされるという欠点がある。あるいは、球噛みその他の原因によって実際には玉が払出されなかった場合であっても玉が１つ払出されたものとみなされてしまう。
【００９９】
このため、ＣＰＵ３７１は、この払出モータ位置センサ２８６の出力信号に基づいて計数された玉数が払出予定数に達した後、一旦、スクリュー２８８の回転を止め、カウントスイッチ３０１Ａ，Ｂの検出信号に基づいた計数結果を参照して、間違いなく予定通りの玉の払出しがあったか否かを確認し、払出数が不足する場合には、再度、スクリュー２８８を回転させて不足分の玉を払出す制御を行なう。
【０１００】
このような２段階の制御をすることによって、払出モータ位置センサ２８６の検出出力に基づいて計数される玉（賞球または貸玉）の数が払出予定数に至るまでは、スクリュー２８８を高速回転させて連続的に玉を払出すことで、玉の払出しを迅速にすることができ、また、それにより払出しが不足するような場合でも、後にその不足分の払出しを行なうことよって払出しを正確にすることができる。
【０１０１】
賞球制御基板３７から発射制御基板９１には、打玉の発射状態を制御するための発射制御信号が与えられる。発射制御基板９１においては、発射制御信号がＬＯＷレベルである場合に、打玉の発射が禁止され、打玉の発射が不可能な状態に制御される。一方、発射制御信号がＨＩＧＨレベルである場合には、打玉の発射が許容され、打玉の発射が可能な状態に制御される。
【０１０２】
また、カードユニット５０から残高表示基板７４には、プリペイドカードの残高を示すカード残高表示信号および球貸し可表示信号が賞球制御基板３７を介して与えられる。カードユニット５０と賞球制御基板３７との間では、ユニット操作信号（ＢＲＤＹ信号）、球貸し要求信号（ＢＲＱ信号）、球貸し完了信号（ＥＸＳ信号）およびパチンコ機動作信号（ＰＲＤＹ信号）がＩ／Ｏポート３７２ｆを介してやり取りされる。
【０１０３】
パチンコ遊技機１の電源が投入されると、賞球制御基板３７の賞球制御用ＣＰＵ３７１は、カードユニット５０にＰＲＤＹ信号を出力する。カードユニット５０においてカードが受け付けられ、球貸しスイッチが操作され球貸しスイッチ信号が入力されると、カードユニット制御用マイクロコンピュータは、賞球制御基板３７にＢＲＤＹ信号を出力する。この時点から所定の遅延時間が経過すると、カードユニット制御用マイクロコンピュータは、賞球制御基板３７にＢＲＱ信号を出力する。そして、賞球制御基板３７の賞球制御用ＣＰＵ３７１は、払出モータ２８９を駆動し、所定個数の貸玉を遊技者に払出す制御を行なう。このとき、賞球制御用ＣＰＵ３７１は、振分け用ソレノイド３１０を制御し、玉振分け部材３１１を球貸し側に向ける。その後払出が完了すれば、賞球制御用ＣＰＵ３７１は、カードユニット５０にＥＸＳ信号を出力する。
【０１０４】
以上のように、カードユニット５０からの信号はすべて賞球制御基板３７に入力される構成となっている。したがって、球貸し制御に関して、カードユニット５０から遊技制御基板３１に信号が入力されることはなく、遊技制御基板３１の遊技制御用マイコン５３にカードユニット５０側から不正に信号が入力される余地はない。なお、遊技制御基板３１および賞球制御基板３７には、ソレノイドやモータ、ランプを駆動するためのドライバ回路が搭載されているが、図８では、それらの回路は省略されている。
【０１０５】
この実施の形態では、遊技制御基板３１のＲＡＭ５５（図４参照）の他、少なくとも賞球制御基板３７のＲＡＭ３８１は、電源基板９１０のバックアップ用電源でバックアップされている。このため、遊技機に対する電力供給が停止しても、バックアップ電源によって一定時間ＲＡＭ５５，３８１は記憶内容を保持することができる。
【０１０６】
ここで、上記のようなパチンコ遊技機１の各基板同士の間の接続を、電気回路図を用いて説明する。
【０１０７】
まず、電源基板９１０について説明する。図９に示すように、電源基板９１０には、上から順にランプ制御基板３５に接続される配線Ｙ、電源コードに接続される配線、主基板（遊技制御基板）３１に接続される配線Ｄ、賞球制御基板（払出制御基板）３７に接続される配線Ｆ、発射中継Ａ基板に接続される配線Ｇ、払出制御基板に接続される配線Ｅ、主基板に接続される配線Ａおよび音声制御基板７０に接続される配線Ｘが設けられている。
【０１０８】
また、図１０に示すように、配線Ｘが接続される音声制御基板７０は主基板３１からも配線Ｃが接続されている。音声制御基板７０はさらに音声中継Ａ基板に配線により接続されている。音声中継Ａ基板は、音声中継Ｂ基板と音声中継Ｃ基板とに配線により接続されている。音声中継Ｂ基板および音声中継Ｃ基板それぞれは左右のスピーカ２７にそれぞれ接続されている。
【０１０９】
次に、音声制御基板７０の内部の電気回路構造を、図１１〜図１６を用いて具体的に説明する。電源基板９１０から導入された配線１／５，２／５，３／５，４／５，５／５のうち配線３／５，４／５，５／５はアースされている。配線１／５は、後述するように、音声合成ＩＣに電力を供給する配線であり、ノイズを除去するためのローパスフィルタ２００、および、所定の電力を作成するためのレギュレータ３００がそれぞれ接続されている。このレギュレータ３００により１２Ｖの電圧ＶDDが５Ｖの電圧ＡＶccに降圧されて音声合成ＩＣに電力が供給されている。
【０１１０】
このように、アナログ信号を処理する音声合成ＩＣで使用する電圧ＡＶccを、音声制御基板７０内部の定電圧回路であるレギュレータ３００において作成することにより、電源基板９１０から音声制御基板７０まで伝達する間において発生するノイズによる悪影響を減少することができる。これにより、スピーカから発生される音声にノイズによる悪影響が生じることが低減される。
【０１１１】
また、図１２に示すように、図１０において主基板３１から接続された配線Ｃは、それぞれ音声制御信号ＣＤ０〜ＣＤ７、音声制御信号ＩＮＴが入力される配線およびＧＮＤ（ＧＲＡＮＤ）線からなり、音声制御信号ＣＤ０〜ＣＤ７および音声制御信号ＩＮＴが入力される配線それぞれは、不正な信号が主基板３１側へ進入することを防止するためのバッファ回路７０５に接続されている。バッファ回路７０５からは、ＳＣＤ０〜ＳＤＣ７信号およびＳＩＮＴ信号が出力される。このＳＣＤ０〜ＳＣＤ７信号およびＳＩＮＴ信号は、図１３に示すように、音声を出力するための処理を行なう音声制御用ＣＰＵ７０１に入力される。この音声制御用ＣＰＵ７０１には、リセットスイッチ７１０が接続されている。また、音声制御用ＣＰＵ７０１からはＳＩＣＫ信号，ＳＩ信号，ＳＩＲＱ信号，ＳＲＤＹ信号，ＳＲＥＳ信号それぞれが出力される。
【０１１２】
次に、図１４に示すように、ＳＩＣＫ信号，ＳＩ信号，ＳＩＲＱ信号，ＳＲＤＹ信号，ＰＲＥＳ信号それぞれは、トランジスタ５０１〜５０６それぞれに送られ、トランジスタ５０１〜５０６をＯＮさせる。これにより、トランジスタ５０１〜５０６までの回路は電圧Ｖccによる系統の電源を用いていたが、トランジスタ５０１〜５０６以降の回路においては、電圧ＡＶccによる系統の電源が用いられることになる。トランジスタ５０１〜５０６がＯＮされたことによって生じた電力により、音声を合成するための信号を出力する音声合成ＩＣ７０２が駆動する。この音声合成ＩＣ７０２は、音声のデータが格納されている音声データＲＯＭ７１１に接続されている。この音声データを用いて合成された音声データ信号がＤＡＯＲ信号として音声合成ＩＣから出力される。
【０１１３】
次に、図１５に示すように、ＤＡＯＬ信号およびＤＡＯＲ信号は、音のボリュームを調節するための音切換回路７０３を通過した後、音増幅回路７０４に到達して増幅されてスピーカ２７に送り出される。
【０１１４】
上記のような本実施の形態によれば、音声制御用ＣＰＵ７０１から音声合成ＩＣ７０２へのみ電気信号情報を伝達し、電流の逆流が生じないトランジスタ５０１〜５０６が設けられているため、スピーカ２７で発生したノイズの悪影響が音声制御用ＣＰＵ７０１に伝達されることが防止される。音声合成ＩＣ７０２が音声制御用ＣＰＵ７０１に比較して大きな電力を消費する場合において、音声合成ＩＣ７０２での消費電力の変化が音声制御用ＣＰＵ７０１に大きな悪影響を与えることが防止される。その結果、音声制御用ＣＰＵ７０１は安定して駆動する。
【０１１５】
また、音声制御用ＣＰＵ７０１がノイズの影響を比較的受け難いデジタル回路からなり、音声合成ＩＣ７０２がノイズの影響を受け易いアナログ回路含むため、上記トランジスタ５０１〜５０６によって音声合成ＩＣ７０２から音声制御用ＣＰＵ７０１へのノイズの影響が伝達されることが防止されれば、電子回路全体は安定して駆動することができる。
【０１１６】
また、配線２／５より供給される電圧Ｖcc（＋５Ｖ）の電力は音声制御用ＣＰＵ７０１に供給され、配線１／５より供給される電圧１２Ｖの電力から作成された電圧ＡＶDD（＋５Ｖ）の電力は音声合成ＩＣ７０２および音増幅回路７０４などに供給されるため、音声制御用ＣＰＵ７０１の電源は音声合成ＩＣ７０２および音増幅回路７０４等の電源から独立することとなる。そのため、音増幅回路７０４等で消費される電力消費量の変化に関らず、音声制御用ＣＰＵ７０１に安定した電力を供給することが可能となる。すなわち、音増幅回路７０４等の動作状態によっては、音声制御用ＣＰＵ７０１への電力供給が不足する状態が生じる可能性があり、このような状態においては主基板３１から出力された制御コマンドを正確に受取れない等の障害が生じ得るが、上記のような構造にすることにより、音声制御用ＣＰＵ７０１において制御コマンドを正確に受取れない等の障害が発生することが防止される。
【０１１７】
次に、表示制御基板８０に関係する電気回路構造を説明する。図１６に示すように、表示制御基板８０は、主基板３１に接続されるとともに、普通図柄基板１８０、ＬＣＤモジュール２８０またはＣＲＴ８２にそれぞれ接続されている。
【０１１８】
次に、表示制御基板８０の内部の電気回路構造を、図１７〜図２６を用いて具体的に説明する。図１７に示すように、主基板３１から表示制御基板８０に接続された配線のうち、配線１０／１６，１１／１６，１２／１６はアースされている。電圧Ｖccの電源に接続された１３／１６，１４／１６はノイズを除去するためのローパスフィルタ１０７に接続され、電圧Ｖcc（５Ｖ）の電源を供給している。電圧ＶDD（１２Ｖ）の電源に接続された１５／１６，１６／１６は、ノイズを除去するためのローパスフィルタ１０８および所定の電力と作成するためのスイッチングレギュレータ１０９に接続されて電圧ＡＶDD（５Ｖ）の電源を供給している。
【０１１９】
このように、ＣＲＴ８２またはＬＣＤ２８０等のアナログ信号を処理する回路で使用する電圧ＡＶDDを、表示制御基板８０の定電圧回路であるスイッチングレギュレータ３００で作成することにより、電源基板９１０から表示制御基板８０まで伝達する間において発生するノイズによる悪影響を減少することができる。これにより、ＣＲＴ８２またはＬＣＤ２８０に表示される映像にノイズによる悪影響が生じることが低減される。
【０１２０】
また、図１８に示すように、配線１／１６，２／１６，３／１６，４／１６，５／１６，６／１６，７／１６，８／１６，９／１６それぞれは、主基板３１から図柄制御信号ＣＤ１〜ＣＤ７それぞれおよび図柄制御信号ＩＮＴが入力される。図柄制御信号ＣＤ１〜ＣＤ７それぞれおよび図柄制御信号ＩＮＴは、フェライトビーズＦＢによりノイズが除去された後、主基板３１への信号の逆流を防止するためのバッファ回路１０５に入力される。バッファ回路１０５からはＩＮ０信号〜ＩＮ７信号およびＩＮＴ信号が出力される。
【０１２１】
次に、図１９に示すように、このＩＮ０〜ＩＮ７信号およびＩＮＴ信号は、表示制御用ＣＰＵ１０１に入力される。表示制御用ＣＰＵ１０１には、図２０に示す表示制御データＲＯＭ１０２が接続されている。また、表示制御用ＣＰＵ１０１には、図２４に示すＶＤＰ１０３が接続され、ＶＤＰ１０３には、図２１および図２２に示す計時用の水晶発振器を有する発振回路８５、図２３に示す回路を初期化するためのリセット回路８３、図２５に示すＶＲＡＭ８７、キャラクタＲＯＭ８６ａおよびキャラクタＲＯＭ８６ｂそれぞれが接続されている。ＶＤＰ１０３は、入力された信号に基づきキャラクタＲＯＭ８６ａおよびキャラクタＲＯＭ８６ｂから画像データを読み出し後、画像データを生成してＶＲＡＭ８７に表示データとして格納する。その後、図２６に示すように、ＶＤＰ１０３は、ＶＲＡＭ８７に格納された表示データをさらにＲＧＢ信号にして送り出す。このＲＧＢ信号によってトランジスタ５０８，５０９，５１０がＯＮする。これにより、トランジスタ５０８，５０９，５１０までの回路は電圧Ｖccの電源により駆動しているが、トランジスタ５０８，５０９，５１０以降のＣＲＴ８２またはＬＣＤモジュール２８０の回路は電圧ＡＶDDの電源により駆動することになる。
【０１２２】
上記のような本実施の形態によれば、ＶＤＰ１０３からＣＲＴ８２等へのみ電気信号情報を伝達し、電流の逆流が生じないトランジスタ５０８〜５１０が設けられているため、ＣＲＴ８２等で発生したノイズの悪影響がＶＤＰ１０３に伝達されることが防止される。ＣＲＴ８２がＶＤＰ１０３に比較して大きな電力を消費する場合において、ＣＲＴ８２での消費電力の変化がＶＤＰ１０３に大きな悪影響を与えることが防止される。その結果、ＶＤＰ１０３は安定して駆動する。
【０１２３】
また、ＶＤＰ１０３がノイズの影響を比較的受け難いデジタル回路からなり、ＣＲＴ８２がノイズの影響を受け易いアナログ回路を含むため、上記トランジスタ５０８〜５１０によってＣＲＴ８２からＶＤＰ１０３へのノイズの影響が伝達されることが防止されれば、電子回路全体は安定して駆動することができる。
【０１２４】
また、配線１３／１６，１４／１６より供給される電圧Ｖcc（５Ｖ）の電力は表示制御用ＣＰＵ１０１等に供給され、配線１５／１６，１６／１６より供給される電圧ＶDD（１５Ｖ）の電力から作成された電圧ＡＶcc（＋５Ｖ）の電力はＣＲＴ８２またはＬＣＤ２８０等に供給されるため、表示制御用ＣＰＵ１０１の電源はＣＲＴ８２等の電源から独立することとなる。そのため、ＣＲＴ８２等で消費される電力消費量の変化に関らず、表示制御用ＣＰＵ１０１に安定した電力を供給することが可能となる。すなわち、ＣＲＴ８２等の動作状態によっては、表示制御用ＣＰＵ１０１への電力供給が不足する状態が生じる可能性があり、このような状態においては主基板３１から出力された制御コマンドを正確に受取れない等の障害が生じ得るが、上記のような構造にすることにより、表示制御用ＣＰＵ１０１において制御コマンドを正確に受取れない等の障害が発生することが防止される。
【０１２５】
次に、ランプ制御基板３５に関係する電気回路の構造を、図２７〜図２９を用いて説明する。図２７に示すように、図９に示す電源基板９１０から引き出された配線Ｙはランプ制御基板３５に接続されている。ランプ制御基板３５には主基板３５に接続される配線Ｂ、図２８に示すランプ中継基板３５ａに接続される配線ｙ１および図２９に示される枠用ランプ中継Ａ基板３５ｈに接続される配線ｙ２が設けられている。
【０１２６】
また、図２８に示すように、ランプ中継Ａ基板３５ａは、配線により、袖左基板３５ｂ、袖右基板３５ｃ、センター基板３５ｄ、ＡＴ右基板３５ｅ、ＡＴ中基板３５ｆおよびＡＴ左基板３５ｇに接続されている。
【０１２７】
また、図２９に示すように、ランプ中継Ａ基板３５ｈは、枠用ランプ中継Ｂ基板３５ｉ１および枠用ランプ中継Ｃ基板３５ｉ２に配線により接続されている。さらに、枠用ランプ中継Ｂ基板３５ｉ１には、前板ランプ左Ｂ基板３５ｊ、前板ランプ左Ａ基板３５ｋ、前板ランプ上基板３５ｌ、前板ランプ右Ａ基板３５ｍ、前板ランプ右Ｂ基板３５ｎが配線を介して接続され、枠用ランプ中継Ｃ基板３５ｉ２には、スピーカＬＥＤ左Ａ基板３５ｏ、スピーカＬＥＤ左Ｂ基板３５ｐ、スピーカＬＥＤ右Ｂ基板３５ｇおよびスピーカＬＥＤ右Ａ基板３５ｒが配線を介して接続されている。
【０１２８】
次に、図３０〜図３６を用いて、ランプ制御基板３５の内部構造について説明する。図３０に示すように、電源基板９１０から導入された配線１／６，２／６，３／６，４／６，５／６，６／６のうち配線１／６からは、スイッチングレギュレータ７００を介してが電圧ＶSLの電力が供給されている。また配線２／６は、電圧ＶLPの電力を供給している配線である。配線３／６からは、スイッチングレギュレータ８００を介して電圧ＶDDの電力が供給されている。配線４／６からは、スイッチングレギュレータ９００を介してＶｃｃが供給されている。配線５／６，６／６はアース（ＧＮＤ）されている。
【０１２９】
また、図３１に示すように、ランプ制御基板３５には、図１６に示す主基板３１から、ランプ制御信号ＣＤ０〜ＣＤ７が入力される配線１／１１〜配線８／１１、ランプ制御信号ＩＮＴが入力される配線９／１１およびＧＮＤ配線１０／１１，１１／１１が接続され、ノイズを吸収するフェライトビーズを介して、ランプ制御ＣＤ０信号，ランプ制御信号ＣＤ１〜ＣＤ７信号それぞれは、信号の逆流を防止するバッファ回路３５５に入力される。バッファ回路３５５からはＬＣＤ０信号，ＬＣＤ１信号〜ＬＣＤ７信号が出力される。また、ランプ制御信号ＩＮＴがインバータ回路を介してＩＮＴ信号となり出力される。
【０１３０】
次に、図３２に示すように、ＬＣＤ０信号〜ＬＣＤ７信号それぞれは、ランプの点灯消滅を制御するための信号を出力するＣＰＵ３５１に入力される。ＣＰＵ３５１からは、ＢＬＡＮＰ（Ｂ）信号，ＢＬＡＮＰ（Ａ）信号，ＢＬＥＤ（Ｆ）信号，ＢＬＥＤ（Ｅ）信号，ＢＬＥＤ（Ｄ）信号，ＢＬＥＤ（Ｃ）信号，ＢＬＥＤ（Ｂ）信号，ＢＬＥＤ（Ａ）信号が出力される。また、ＣＰＵ３５１からは、ＭＭＲＹ（ａ）信号，ＭＭＲＹ（ｂ）信号，ＭＭＲＹ（ｃ）信号，ＭＭＲＹ（ｄ）信号、ＦＬＥＤ（Ａ）信号，ＦＬＥＤ（Ｂ）信号，ＦＬＥＤ（Ｃ）信号，ＦＬＥＤ（Ｄ）信号が出力される。ＦＬＡＮＰ（Ａ）信号，ＦＬＡＮＰ（Ｂ）信号，ＦＬＡＮＰ（Ｃ）信号，ＦＬＡＮＰ（Ｄ）信号，ＦＬＡＮＰ（Ｅ）信号，ＳＬＡＮＰ信号が出力される。さらに、ＣＰＵ３５１からは、ＤＧ１信号，ＤＧ２信号およびＴＬＡＮＰ信号が出力される。
【０１３１】
次に、図３３に示すように、ＦＬＡＮＰ（Ａ）信号，ＦＬＡＮＰ（Ｂ）信号，ＦＬＡＮＰ（Ｃ）信号，ＴＬＡＮＰ信号，ＦＬＡＮＰ（Ｄ）信号，ＳＬＡＮＰ信号，ＦＬＡＮＰ（Ｅ）信号ぞれぞれは、電流の逆流を防止する態様で設けられたトランジスタを含む回路５１１，５１２，５１３，５１４，５１５，５１６，５１７それぞれに入力される。
【０１３２】
その後、トランジスタを含む回路５１１，５１２，５１３，５１４，５１５，５１６，５１７から出力された信号は、右下枠ランプ(遊技効果ランプ２８ｂ，２８ｃに相当）を制御するための信号を出力する配線１／１８、右上枠ランプ(遊技効果ランプ２８ｂ，２８ｃに相当）を制御するための信号を出力する配線２／１８、天枠ランプ(遊技効果ランプ２８ｂ，２８ｃに相当）を制御するための信号を出力する配線３／１８、球切れランプ５２を制御するための信号を出力する配線４／１８、左上枠ランプ(遊技効果ランプ２８ｂ，２８ｃに相当）を制御するための信号を出力する配線５／１８、賞球ランプを制御するための信号を出力する配線６／１８、左下枠ランプ(遊技効果ランプ２８ｂ，２８ｃに相当）を制御するための信号を出力する配線９／１８から図２９に示すアナログ回路を含む枠用ランプ中継基Ａ板３５ｈに出力される。また、電圧ＶLPの電力は配線７／１８，８／１８に分かれて枠用ランプ中継Ａ基板３５ｈに出力される。
【０１３３】
また、図３４に示すように、ＦＬＥＤ（Ａ）信号，ＦＬＥＤ（Ｂ）信号，ＦＬＥＤ（Ｃ）信号，ＦＬＥＤ（Ｄ）信号は、電流の逆流を防止する態様で設けられたトランジスタを含むインバータ回路５２１，５２２，５２３，５２４，５２５，５２６，５２７，５２８を介して、配線１１／１８，１２／１８，１３／１８，１４／１８，１５／１８，１６／１８，１７／１８，１８／１８から遊技効果ＬＥＤ２８ａに相当する左スピーカ外ＬＥＤ、左スピーカ内ＬＥＤ、右スピーカ内ＬＥＤ、右スピーカ外ＬＥＤそれぞれを制御するために、枠用ランプ中継Ａ基板３５ｈに出力される。また、交流電源ＡＣの電圧２４Ｖの電力を整流し平滑した電圧ＶSLの電力が１０／１８から枠用ランプ中継Ａ基板３５ｈに供給される。
【０１３４】
また、図３５に示すように、ＢＬＥＤ（Ａ）信号，ＢＬＥＤ（Ｂ）信号，ＢＬＥＤ（Ｃ）信号，ＢＬＥＤ（Ｄ）信号，ＢＬＥＤ（Ｅ）信号，ＢＬＥＤ（Ｆ）信号それぞれは、電流の逆流を防止する態様で設けられたトランジスタを含むインバータ回路５３１，５３２，５３３，５３４，５３５，５３６，５３７，５３８を介して遊技効果ＬＥＤ２５ａに相当する飾りＬＥＤを制御するための配線３Ａ，２Ａ，１Ａ，６Ｂ，１０Ｂ，７Ｂ，９Ｂ，８Ｂから図２８に示すランプ中継基板３５ａに出力される。また、上記電圧ＶSLの電力が配線４Ｂ，５Ｂ，４Ａから供給されている。ＢＬＡＮＰ（Ａ）信号およびＢＬＡＮＰ（Ｂ）信号それぞれは、電流の逆流を防止する態様で設けられたトランジスタを含む回路５４１，５４２を介して、装飾ランプ２５に相当する飾りランプＡ，Ｂを制御するために配線２Ｂ，３Ｂから出力される。
【０１３５】
また、図３６に示すように、ＭＭＲＹ（ａ）信号，ＭＭＲＹ（ｂ）信号，ＭＭＲＹ（ｃ）信号，ＭＭＲＹ（ｄ）信号は、電流の逆流を防止する態様で設けられたトランジスタを含むインバータ回路５５１，５５２，５５３，５５４を介して、始動記憶表示器１８に相当するＬＥＤ１，ＬＥＤ２，ＬＥＤ３およびＬＥＤ４を制御するために、配線１０Ａ，９Ａ，８Ａ，７Ａから図２８に示すランプ中継基板３５ａに出力される。また、ＤＧ１信号およびＤＧ２信号は電流の逆流を防止する態様で設けられたトランジスタを含むバッファ回路５５５，５５６を介して配線６Ａ，５Ａからランプ中継基板３５ａに出力される。また、電圧ＶLPの電力が配線１Ａにより供給されている。
【０１３６】
また、配線１／６より供給される電圧ＶSL（３０Ｖ）の電力は各種ランプ等に供給され、配線４／６より供給される電圧ＶDD（５Ｖ）の電力はランプ制御用のＣＰＵ３５１等に供給されるため、ランプ制御用のＣＰＵ３５１の電源は各種ランプ等の電源から独立することとなる。そのため、各種ランプ等で消費される電力消費量の変化に関らず、ランプ制御用のＣＰＵ３５１に安定した電力を供給することが可能となる。すなわち、各種ランプ等の動作状態によっては、ランプ制御用のＣＰＵ３５１への電力供給が不足する状態が生じる可能性があり、このような状態においては主基板３１から出力された制御コマンドを正確に受取れない等の障害が生じ得るが、上記のような構造にすることにより、ランプ制御用ＣＰＵ３５１において制御コマンドを正確に受取れない等の障害が発生することが防止される。
【０１３７】
また、配線１０Ａ〜７Ａは、特別図柄の始動記憶表示器と普通図柄の始動記憶表示器との双方を制御するために使用される。すなわち、ＤＧ１信号が能動状態となっている場合には、普通図柄の始動記憶表示器が制御され、ＤＧ２信号が能動状態となっている場合には、特別図柄の始動記憶表示器が制御される。
【０１３８】
上記のような構造のランプ制御基板３５によれば、図３３に示すトランジスタを含む回路５１１，５１２，５１３，５１４，５１５，５１６，５１７、図３４に示すトランジスタを含むインバータ回路５２１，５２３，５２４，５２５，５２６，５２７，５２８、図３５に示すトランジスタを含むインバータ回路５３１，５３３，５３４，５３５，５３６，５３７，５３８およびトランジスタを含む回路５４１，５４２、図３６に示すトランジスタを含むインバータ回路５５１，５５２，５５３，５５４およびトランジスタを含むバッファ回路５５５，５５６を備えているため、電流の逆流が防止される。その理由は、上記トランジスタを含む回路それぞれまでは、電圧Ｖｃｃの電力が供給され、トランジスタを含む回路以降は電圧ＶSLおよび電圧ＶLPの電力が供給されているからである。それにより、ノイズが発生し易いアナログ回路を有する図２８に示すランプ中継基板３５ａおよびアナログ回路を有する図２９に示す枠用ランプ中継Ａ基板３５ｈからのノイズによる悪影響が、ランプ制御基板３５内部のデジタル回路であるＣＰＵ３５までの回路に伝達されることが防止される。
【０１３９】
なお、上記図５のブロック図においては、ＶＤＰ１０３とＣＲＴ２８０（ＬＣＤ２８０）との間にのみトランジスタ５０８〜５１０を設けた実施の形態を示したが、図３７に示すように、表示制御用ＣＰＵ１０１とＶＤＰ１０３との間にトランジスタ５００を有する表示制御基板８０であれば、アナログ信号を出力するＶＤＰ１０３とデジタル信号を出力する表示制御用ＣＰＵ１０１との間の電流の逆流を防止することができるため、デジタル回路のみで構成された表示制御用ＣＰＵ１０１までのデジタル回路が、ＶＤＰ１０３以降のアナログ回路において発生し易いノイズの悪影響を受けることが防止される。
【０１４０】
また、図３８には、図１６に示す主基板３１が電源基板９１０から電源を取り込んだ直後の電源入力回路が示されている。図３８に示すように、主基板の電源入力回路は、各種のバイパスコンデンサ、平滑コンデンサおよびノイズフィルタ３１ａ，３１ｂ，３１ｃを経て、電源基板９１０において作成された電力、すなわち、電圧ＶSL，ＶDD，Ｖcc，ＶBBをそのまま取り込み、各ＩＣ等に出力している。すなわち、主基板３１においては、各ＩＣ等において使用する電力の電圧を調整するための電力作成手段を設ける必要がないため、電力作成手段を設けていない。
【０１４１】
なお、上記のランプ基板３５においては、電源基板９１０で作成された電圧ＶSL（３０Ｖ）を用いて各種ランプに電源を供給したが、ランプ制御基板３５内部に定電圧回路であるスイッチングレギュレータを設けて新たな電力を作成してもよい。このようにすれば、電源基板９１０からランプ制御基板３５まで伝達する間において発生するノイズによる悪影響を減少することができるため、各種ランプに現れるノイズによる悪影響が低減される。
【０１４２】
上記のような本実施の形態のパチンコ遊技機によれば、表示制御基板８０、音声制御基板７０およびランプ制御基板３５には主基板３１から電力が供給されるため、電源基板９１０に、電源基板９１０と表示制御基板８０、音声制御基板７０、ランプ制御基板３５それぞれと接続するためのコネクタを設ける必要がなくなる。それにより、電源基板９１０に設けるコネクタの数を低減することができるため、電源基板９１０の構造が簡単となる。
【０１４３】
また、本実施の形態のパチンコ遊技機によれば、電源基板９１０と表示制御基板８０とを接続するためのコネクタを電源基板９１０に設ける必要がなくなる。それにより、機種変更にともない可変表示器１０および表示制御基板８０を必要としなくなる場合において、電源基板９１０に未接続のコネクタが存在しなくなる。その結果、未接続のコネクタが存在することによって生じる、電源基板９１０の未接続のコネクタから不正制御を行なうための情報が入力されるおそれがなくなる。したがって、機種変更にともなって生じる不正制御を予め防止するような構造にすることができる。
【０１４４】
また、本実施の形態のパチンコ遊技機によれば、表示制御基板８０、音声制御基板７０およびランプ制御基板３５それぞれは、電力供給手段から供給された電力を利用して、電気部品の制御に必要な電力を作成する電力作成手段としてスイッチグレギュレータ１０９等を有しているため、外部に必要な電力を作成する電力作成手段を設ける必要がなくなる。
【０１４５】
図３９は、電源監視および電源バックアップのためのＣＰＵ５６周りの一構成例を示すブロック図である。図３９に示すように、第１の電源監視回路（電源監視手段、または、第１の電源監視手段）からの電圧低下信号が、ＣＰＵ５６のマスク不能割込端子（ＮＭＩ端子）に接続されている。第１の電源監視回路は、遊技機が使用する各種直流電流のうちいずれかの電源の電圧を監視して電源電圧低下を検出する回路である。この実施の形態では、第１の電源監視回路は、ＶSLの電源電圧を監視して、その電圧値が所定値以下になるとローレベルの電圧低下信号を発生する。電源電圧ＶSLは、遊技機で使用される直流電圧のうちで最大のものであってこの例では、＋３０Ｖである。したがって、ＣＰＵ５６は、割込処理によって電源断、または、電源低下の発生を確認することができる。なお、この実施の形態では、第１の電源監視回路は、後述する電源基板に搭載されている。
【０１４６】
図３９には、システムリセット回路６５も示されているが、この実施の形態では、システムリセット回路６５は、第２の電源監視回路（第２の電源監視手段）も兼ねている。すなわち、リセットＩＣ６５１は、電源投入時に、外付けのコンデンサ６５２と容量で決まる所定時間だけ出力をローレベルとし、所定時間が経過すると出力をハイレベルにする。すなわち、リセット信号をハイレベルに立上げてＣＰＵ５６を動作可能状態にする。また、リセットＩＣ６５１は、第１の電源監視回路が監視する電源電圧と等しい電源電圧である電源電圧ＶSLを監視して、電圧値が所定値（第１の電源監視回路が電圧低下信号を出力する電源電圧値よりも低い値）以下になるとローレベルの電圧低下信号を発生する。したがって、ＣＰＵ５６は、第１の電源監視回路からの電圧低下信号に応じて所定の電力供給停止時処理を行なった後、システムリセットされる。なお、この実施の形態では、リセット信号と第２の電源監視回路からの電圧低下信号とは同一の信号である。
【０１４７】
図３９に示すように、リセットＩＣ６５１からのリセット信号は、ＮＡＮＤ回路９４７（論理積回路）に入力されるとともに、反転回路（ＮＯＴ回路）９４４を介してカウンタＩＣ９４１のクリア端子に入力される。カウンタＩＣ９４１は、クリア端子への入力がローレベルになると、発振器９４３からのクロック信号をカウントする。そして、カウンタＩＣ９４１のＱ５出力がＮＯＴ回路９４５，９４６を介してＮＡＮＤ回路９４７に入力される。また、カウンタＩＣ９４１のＱ６出力は、フリップフロップ（ＦＦ）９４２のクロック端子に入力される。フリップフロップ９４２のＤ入力はハイレベルに固定され、Ｑ出力は論理和回路（ＯＲ回路）９４９に入力される。ＯＲ回路９４９の他方の入力には、ＮＡＮＤ回路９４７の出力がＮＯＴ回路９４８を介して導入される。そして、ＯＲ回路９４９の出力がＣＰＵ５６のリセット端子に接続されている。このような構成によれば、電源投入時に、ＣＰＵ５６のリセット端子に２回のリセット信号（ローレベル信号）が与えられるので、ＣＰＵ５６は、確実に動作を開始する。
【０１４８】
そして、たとえば、第１の電源監視回路の検出電圧（電圧低下信号を出力することになる電圧）を＋２２Ｖとし、第２の電源監視回路の検出電圧を＋９Ｖとする。そのように構成した場合には、第１の電源監視回路と第２の電源監視回路とは、同一の電源の電圧ＶSLを監視するので、第１の電源監視回路が電圧低下信号を出力するタイミングと第２の電圧監視回路が電圧低下信号を出力するタイミングとの差を所望の所定時間に確実に設定することができる。所望の所定時間とは、第１の電源監視回路から発せられた電圧低下信号に応じて電力供給停止時処理を開始してから電力供給停止時処理が確実に完了するまでの期間である。
【０１４９】
この例では、第１の電源監視手段が検出信号を出力することになる第１検出条件は＋３０Ｖ電源電圧が＋２２Ｖにまで低下したことであり、第２の電源監視手段が検出信号を出力することになる第２検出条件は＋３０Ｖ電源電圧が＋９Ｖにまで低下したことにである。ただし、ここで用いられている電圧値は一例であって、他の値を用いてもよい。
【０１５０】
ただし、監視範囲が狭まるが、第１の電圧監視回路および第２の電圧監視回路の監視電圧として＋５Ｖ電源電圧を用いることも可能である。その場合にも、第１の電圧監視回路の検出電圧は、第２の電圧監視回路の検出電圧よりも高く設定される。
【０１５１】
ＣＰＵ５６等の駆動電源である＋５Ｖ電源から電力が供給されていない間、ＲＡＭの少なくとも一部は、電源基板から供給されるバックアップ電源によってバックアップされ、遊技機に対する電源が遮断しても内容は保存される。そして、＋５Ｖ電源が復旧すると、システムリセット回路６５からリセット信号が発せられるので、ＣＰＵ５６は、通常の動作状態に復帰する。そのとき、必要なバックアップ記憶情報が保存されているため、停電等からの復旧時に停電が発生した時点の遊技状態に復帰することができる。
【０１５２】
なお、図３９では、電源投入時にＣＰＵ５６のリセット端子に２回のリセット信号（ローレベル信号）が与えられる構成が示されたが、リセット信号の立上がりタイミングが１回しかなくても確実にリセット解除されるＣＰＵを使用する場合には、符号９４１〜９４９で示された回路素子は不要である。その場合、リセットＩＣ６５１の出力がそのままＣＰＵ５６のリセット端子に接続される。
【０１５３】
また、リセットＩＣ６５１の外付けコンデンサ６５２の容量により規定される遅延時間は、電源基板９１０からの電源供給が開始し、各基板（音声制御基板７０、ランプ制御基板３５、表示制御基板８０、払出制御基板３７）が完全に起動するのに十分な時間を担保している。これにより、遊技制御手段のＣＰＵ５６が制御コマンドを出力した時点で出力対象の基板が動作しておらず、コマンドに応じた制御ができないという不都合が解消される。
【０１５４】
また、外付けコンデンサ６５２の他、リセットＩＣ６５１から出力された信号を、ＣＰＵ５６に伝送する信号線の途中に遅延回路を設けて、ＣＰＵ５６の処理の開始時に待機処理を行なってもよい。また、電源基板９１０に各基板のシステムリセットを管理する手段を設け、電源基板９１０側で立上げ順を管理してもよい。
【０１５５】
また、上記システムリセット回路６５は、電力供給開始時にＣＰＵに対してシステムリセット信号を出力する初期リセット回路と、電圧の低下を検出してＣＰＵの動作を停止される電源監視回路とからなる構成としてもよい。
【０１５６】
図４０は、遊技機の電源基板９１０の一構成例を示すブロック図である。電源基板９１０は、主基板３１、表示制御基板８０、音声制御基板７０、ランプ制御基板３５および払出制御基板３７等の電気部品制御基板と独立して設置され、遊技機内の各電気部品制御基板および機構部品が使用する電圧を生成する。この例では、ＡＣ２４Ｖ、ＤＣ＋３０Ｖ（ＶSL）、ＤＣ＋２１Ｖ、ＤＣ＋１２Ｖ（ＶDD）およびＤＣ＋５Ｖ（Ｖcc）を生成する。また、バックアップ電源となるコンデンサ９１６は、ＤＣ＋５Ｖ（ＶBB）すなわち各基板上のＩＣ等を駆動する電源のラインから充電される。
【０１５７】
トランス９１１は、交流電源からの交流電圧を２４Ｖに変換する。ＡＣ２４Ｖ電圧は、コネクタ９１５に出力される。また、整流回路９１２は、ＡＣ２４Ｖから＋３０Ｖの直流電圧を生成し、ＤＣ−ＤＣコンバータ９１３およびコネクタ９１５に出力する。ＤＣ−ＤＣコンバータ９１３は、＋２１Ｖ、＋１２Ｖおよび＋５Ｖを生成してコネクタ９１５に出力する。コネクタ９１５はたとえば中継基板に接続されて中継基板から各電気部品制御基板および機構部品に必要な電圧の電力が供給される。なお、トランス９１１の入力側には、遊技機に対する電源供給を停止したり開始したりするための電源スイッチが設置されている。
【０１５８】
ＤＣ−ＤＣコンバータ９１３からの＋５Ｖラインは分岐してバックアップ＋５Ｖラインを形成する。バックアップ＋５Ｖラインとグランドレベルとの間には大容量のコンデンサ９１６が接続されている。コンデンサ９１６は、遊技機に対する電力供給が遮断されたときの電気部品制御基板のバックアップＲＡＭ（電源バックアップされているＲＡＭすなわち記憶内容保持状態となり得る記憶手段）に対して記憶状態を保持できるように電力を供給するバックアップ電源となる。また、＋５Ｖラインとバックアップ＋５Ｖラインとの間に、逆流防止用のダイオード９１７が挿入される。
【０１５９】
なお、バックアップ電源として、＋５Ｖ電源から充電可能な電池を用いてもよい。電池を用いる場合には、＋５Ｖ電源から電力供給されない状態が所定時間継続すると容量がなくなるような充電池が用いられる。
【０１６０】
また、電源基板９１０には、上述した第１の電源監視回路を構成する電源監視用ＩＣ９０２が搭載されている。電源監視用ＩＣ９０２は、電源電圧ＶSLを導入し、電源電圧ＶSLを監視することによって電源断の発生を検出する。具体的には、電源電圧ＶSLが所定値（この例では＋２２Ｖ）以下になると、電源断または電圧低下が生ずるとして電圧低下信号を出力する。なお、監視対象の電源電圧は、各電気部品制御基板に搭載されている回路素子の電源電圧（この例では＋５Ｖ）よりも高い電圧であることが好ましい。この例では、交流から直流に変換された直後の電圧ＶSL（＋３０Ｖ）が用いられている。電源監視用ＩＣ９０２からの電圧低下信号は、主基板３１や払出制御基板３７等の各種制御基板に供給される。
【０１６１】
電源監視用ＩＣ９０２が電源断または電圧低下を検知するための所定値は、通常時の電圧より低いが、各電気部品制御基板上のＣＰＵがしばらくの間動作し得る程度の電圧である。また、電源監視用ＩＣ９０２が、ＣＰＵ等の回路素子を駆動するための電圧（この例では＋５Ｖ）よりも高く、また、交流から直流に変換された直後の電圧を監視するように構成されているので、ＣＰＵが必要とする電圧に対して監視範囲を広げることができる。したがってより精密な監視を行なうことができる。さらに、監視電圧としてＶSL（＋３０Ｖ）を用いる場合には、遊技機の各種スイッチに供給される電圧が＋１２Ｖであることから、電源断時のスイッチオン誤検出の防止も期待できる。すなわち、＋３０Ｖ電源の電圧を監視すると、＋３０Ｖ作成の以降に作られる＋１２Ｖが落ち始める以前の段階でそれの低下を検出できる。よって、＋１２Ｖ電源の電圧が低下するとスイッチ出力がオン状態を呈するようになるが、＋１２Ｖより速く低下する＋３０Ｖ電源電圧を監視して電源断を認識すれば、スイッチ出力がオン状態を呈する前に電源復旧待ちの状態に入ってスイッチ出力を検出しない状態となることができる。
【０１６２】
また、電源監視用ＩＣ９０２は、電気部品制御基板とは別個の電源基板９１０に搭載されているので、第１の電源監視回路から複数の電気部品制御基板に電圧低下信号を供給することができる。電圧低下信号を必要とする電気部品制御基板がいくつあっても、第１の電源監視手段は１つ設けられればよいので、各電気部品制御基板における各電気部品制御手段が後述する復帰制御を行なっても、遊技機のコストはさほど向上しない。
【０１６３】
なお、図４０に示された構成では、電源監視用ＩＣ９０２の検出出力（電圧低下信号）は、バッファ回路９１８，９１９を介してそれぞれ電気部品制御基板（たとえば主基板３１と払出制御基板３７）に伝達されるが、たとえば、１つの検出出力を中継基板に伝達し、中継基板から各電気部品制御基板に同じ信号を分配する構成でもよい。また、電圧低下信号を必要とする基板数に応じたバッファ回路を設けてもよい。
【０１６４】
次に、遊技機の動作について説明する。
図４１は、主基板３１におけるＣＰＵ５６が実行するメイン処理を示すフローチャートである。遊技機に対する電源が投入されると、メイン処理において、ＣＰＵ５６は、まず、必要な初期設定を行なう（ステップＳ１）。
【０１６５】
そして、電源断時にバックアップＲＡＭ領域のデータ幅を処理（本例ではパリティデータの負荷等の停電発生ＮＭＩ処理）が行なわれた否かの確認を行なう（ステップＳ２）。不測の電源断が生じた場合には、後述するようにバックアップＲＡＭ領域のデータを保護するための処理が行なわれている。そのような保護処理が行なわれていた場合をバックアップありとする。バックアップなしという確認結果であれば、初期処理を実行する（ステップＳ２，Ｓ３）。なお、本例では、バックアップＲＡＭ領域にバックアップデータがあるか否かは、電源断時にバックアップＲＡＭ領域に設定されるバックアップフラグの状態によって確認する。本例では、バックアップフラグ領域に「５５Ｈ」が設定されていればバックアップあり（オン状態）を意味し、「５５Ｈ」以外の値が設定されていればバックアップなし（オフ状態）を意味する。
【０１６６】
バックアップＲＡＭ領域にバックアップデータがある場合には、この実施の形態では、ＣＰＵ５６は、バックアップＲＡＭ領域のデータチェック（この例ではパリティチェック）を行なう（ステップＳ４）。不測の電源断が生じた後に復旧した場合には、バックアップＲＡＭ領域のデータが保存されていたはずであるから、チェック結果は正常になる。チェック結果が正常でない場合は、内部状態を電源断時の状態に戻すことができないので、停電復旧時でない電源投入時に実行される初期化処理を実行する（ステップＳ５，Ｓ３）。
【０１６７】
チェック結果が正常であれば、ＣＰＵ５６は、内部状態を電源断時の状態に戻すための遊技状態復旧処理を行なう（ステップＳ６）。したがって本例では、図４２に示すように、バックアップフラグの値が「５５Ｈ」に設定されており、かつ、チェック結果が正常である場合に、ステップＳ６の遊技状態復旧処理に移行する。そして、バックアップＲＡＭ領域に保存されていたＰＣ（プログラムカウンタ）の指すアドレスに復帰する（ステップＳ７）。
【０１６８】
通常の初期化処理の実行（ステップＳ２，Ｓ３）を終えると、ＣＰＵ５６により実行されるメイン処理はタイマ割込フラグの監視（ステップＳ９）の確認が行なわれるループ処理に移行する。なお、ループ内では、表示用乱数更新処理（ステップＳ８）も実行される。
【０１６９】
なお、この実施の形態では、ステップＳ２でバックアップデータの有無を確認した後、バックアップデータが存在する場合にステップＳ４でバックアップ領域のチェックを行なうようにしていたが、逆に、バックアップ領域のチェック結果が正常であったことを確認した後、バックアップデータの有無の確認を行なうようにしてもよい。また、バックアップデータの有無の確認、または、バックアップ領域のチェックのいずれか一方の確認を行なうことで、停電復旧処理を実行するか否かを判別する構成としてもよい。
【０１７０】
通常の初期化処理では、図４３に示すように、ＲＡＭのクリア処理が行なわれる（ステップＳ３ａ）。次いで、作業領域初期設定テーブルのアドレス値に基づいて、所定の作業領域（たとえば、普通図柄判定用乱数カウンタ、普通図柄判定用バッファ、特別図柄左中右図柄バッファ、払出コマンド格納ポインタなど）に初期値を設定する初期値設定処理（ステップＳ３ｂ）が行なわれる。そして、２ｍｓ毎に定期的にタイマ割込がかかるようにＣＰＵ５６に設けられているタイマレジスタの初期設定（タイムアウトが２ｍｓであることと、繰返しタイマが動作する設定）が行なわれる（ステップＳ３ｃ）。すなわち、ステップＳ３ｃで、タイマ割込を能動化する処理と、タイマ割込インターバルを設定する処理とが実行される。そして、初期設定処理（ステップＳ１）において割込禁止（図４５参照）とされているため、初期化処理を終える前に割込が許可される（ステップＳ３ｄ）。
【０１７１】
したがって、この実施の形態では、ＣＰＵ５６の内部タイマが繰返しタイマ割込を発生するように設定される。この実施の形態では、繰返し周期は２ｍｓに設定される。そして、図４４に示すように、タイマ割込が発生すると、ＣＰＵ５６は、タイマ割込フラグを設定する（ステップＳ１２）。
【０１７２】
ＣＰＵ５６は、ステップＳ９において、タイマ割込フラグがセットされたことを検出すると、タイマ割込フラグをリセットするとともに（ステップＳ１０）、遊技制御処理を実行する（ステップＳ１１）。以上の制御によって、この実施の形態では、遊技制御処理は２ｍｓ毎に起動されることになる。なお、この実施の形態ではタイマ割込処理はフラグセットのみがなされ、遊技制御処理はメイン処理において実行されるが、タイマ割込処理での遊技制御処理を実行してもよい。
【０１７３】
上述したように、バックアップデータの有無により電源断時の状態に復旧するか否かの判別を行なうようにしたことで、停電後の電源復旧時などにおいて電源投入されたときに、バックアップデータ記憶領域の内容に応じて電源断時の状態に復旧させるか否かの判別を行なうことができる。したがって、バックアップデータに基づく制御を実現することができるとともに、不必要な復旧処理の実行を防止することができる。
【０１７４】
また、バックアップデータの状態により電源断時の状態に復旧するか否かの判別を行なうようにしたことで、停電後の電源復旧時などにおいて電源投入されたときに、バックアップデータ記憶領域の内容の状態に応じて電源断時の状態に復旧されるか否かの判別を行なうことができる。したがって、正常なバックアップデータに基づく制御を実現することができるとともに、異常が発生しているバックアップデータに基づく復旧処理の実行を防止することができる。
【０１７５】
図４５は、ステップＳ１の初期設定処理を示すフローチャートである。初期設定処理において、ＣＰＵ５６は、まず、割込禁止に設定する（ステップＳ１ａ）。割込禁止に設定すると、ＣＰＵ５６は、割込モードを割込モード２に設定し（ステップＳ１ｂ）、スタックポインタにスタックポインタ指定アドレスを設定する（ステップＳ１ｃ）。そして、ＣＰＵ５６は、内蔵デバイスレジスタの初期化（ステップＳ１ｄ）、前述の割込モード２に設定することにより使用が可能となるＣＴＣ（カウンタ／タイマ）およびＰＩＯ（パラレル入出力ポート）の初期化（ステップＳ１ｅ）を行なった後、電源断時にＲＡＭの内容を保護するためにＲＡＭへのアクセスを不能としているため、ＲＡＭをアクセス可能状態に設定する（ステップＳ１ｆ）。
【０１７６】
なお、初期設定処理において設定され得るＩＮＴ信号の入力により割込が許可されるマスカブル割込の割込モードには、以下の３種類のモードがある。
【０１７７】
割込モード０：リセット時に設定されるモードであって、１バイトのＣＡＬＬ命令であるＲＳＴ命令により割込元から指定されたアドレス（００（Ｈ）〜３８（Ｈ））が、割込処理プログラムのスタートアドレスを示すモードである。
【０１７８】
割込みモード１：割込処理プログラムのスタートアドレス（３８（Ｈ））が予め定められているモードである。
【０１７９】
割込みモード２：ＣＰＵ５６の特定レジスタの値（１バイト）と内蔵デバイスが出力する割込ベクター（１バイト：最大ビット０）から構成されるアドレスが、割込番地を示すものである。すなわち割込番地は、上位アドレスが特定レジスタの値とされ、下位アドレスが割込ベクターとされた２バイトで示されるアドレスである。
【０１８０】
図４６は、ステップＳ１１の遊技制御処理を示すフローチャートである。遊技制御処理において、ＣＰＵ５６は、まず、スイッチ回路５８を介して、ゲートセンサ１２、始動口センサ１７、カウントセンサ２３および入賞口スイッチ１９ａ，２４ａの状態を入力し、各入賞口や入賞装置に対する入賞があったか否かを判別する（スイッチ処理：ステップＳ２１）。
【０１８１】
続いて、パチンコ遊技機１の内部に備えられている自己診断機能によって異常診断処理が行なわれ、その結果に応じて必要ならば警報が発せられる（エラー処理：ステップＳ２２）。
【０１８２】
次に、遊技制御に用いられる大当り判定用乱数等の各判定用乱数を示す各カウンタを更新する処理を行なう（ステップＳ２３）。ＣＰＵ５６は、さらに、停止図柄の種類を決定する乱数等の表示用乱数を更新する処理を行なう（ステップＳ２４）。
【０１８３】
さらにＣＰＵ５６は、特別図柄プロセス処理を行なう（ステップＳ２５）。特別図柄プロセス制御では、遊技状態に応じてパチンコ遊技機１を所定の順序で制御するための特別図柄プロセスフラグに従って該当する処理が選び出されて実行される。そして、特別図柄プロセスフラグの値は、遊技状態に応じて各処理中に更新される。また、普通図柄プロセス処理を行なう（ステップＳ２６）。普通図柄プロセス処理では、７セグメントＬＥＤにより可変表示器１０を所定の順序で制御するための普通図柄プロセスフラグに従って該当する処理が選び出されて実行される。そして、普通図柄プロセスフラグの値は、遊技状態に応じて各処理中に更新される。
【０１８４】
また、ＣＰＵ５６は、表示制御基板８０に送り出される特別図柄制御コマンドや普通図柄信号コマンドをＲＡＭ５５の所定の領域に設定する処理を行なった後に、特別図柄制御コマンドや普通図柄制御コマンドを出力する処理を行なう（特別図柄コマンド制御処理：ステップＳ２７，普通図柄コマンド制御処理：ステップＳ２８）。
【０１８５】
次いで、ＣＰＵ５６は、各種出力データの格納領域の内容を各出力ポートに出力する処理を行なう（データ出力処理：ステップＳ２９）。なお、ＣＰＵ５６は、たとえばホール管理用コンピュータに出力される大当り情報、始動情報、確率変動情報などの出力データを格納領域に設定する出力データ設定処理などの他の処理も行なう。
【０１８６】
また、ＣＰＵ５６は、所定の条件が成立したときにソレノイド回路５９に駆動指令を行なう（ステップＳ３０）。ソレノイド回路５９は、駆動指令に応じてソレノイド１６，２１を駆動し、可変入賞球装置１９または開閉板２２を開状態または閉状態とする。また、ＣＰＵ５６は、たとえば入賞口２４等の各入賞口の検出に基づく賞球数の設定などを行なう（ステップＳ３１）。すなわち、所定の条件が成立すると払出制御基板３７に払出制御コマンドを出力する。払出制御基板３７に搭載されている払出制御用ＣＰＵ３７１は、払出制御コマンドに応じて玉払出装置９７を駆動する。
【０１８７】
以上のように、メイン処理には遊技制御処理に移行すべきか否かを判別する処理が含まれ、ＣＰＵ５６の内部タイマが定期的に発生するタイマ割込に基づくタイマ割込処理で、遊技制御処理に移行すべきか否かを判別するためのフラグがセットされるので、遊技制御処理のすべてが確実に実行される。つまり、遊技制御処理のすべてが実行されるまでは、次回の遊技制御処理に移行すべきか否かの判定が行なわれないので、遊技制御処理中のすべての各処理が実行を完了することは保証されている。
【０１８８】
従来の一般的な遊技制御処理は、定期的に発生する外部割込によって、強制的に最初の状態に戻されていた。図４６に示された例に則して説明すると、たとえば、ステップＳ３１の処理中であっても、強制的にステップＳ２１の処理に戻されていた。つまり、遊技制御処理中のすべての各処理が実行を完了する前に、次回の遊技制御処理が開始されてしまう可能性があった。
【０１８９】
なお、ここでは、主基板３１のＣＰＵ５６が実行する遊技制御処理は、ＣＰＵ５６の内部タイマの定期的に発生するタイマ割込に基づくタイマ割込処理でセットされるフラグに応じて実行されたが、定期的に（たとえば２ｍｓ毎）信号を発生するハードウェア回路を設け、その回路からの信号をＣＰＵ５６の外部割込端子に導入し、割込信号によって遊技制御処理に移行すべきか否かを判定するためのフラグをセットするようにしてもよい。
【０１９０】
そのように構成した場合にも、遊技制御処理のすべてが実行されるまでは、フラグの判定が行なわれないので、遊技制御処理の中のすべての各処理が実行を完了することが保証される。
【０１９１】
図４７は、電源基板９１０の電源監視回路からの電圧変化信号に基づくＮＭＩに応じて実行される停電発生ＮＭＩ処理の一例を示すフローチャートである。停電発生ＮＭＩ処理において、ＣＰＵ５６は、まず、停電時などの電源断時直前の割込許可／禁止状態をバックアップするために、割込禁止フラグの内容をパリティフラグに格納する（ステップＳ４１）。次いで、割込禁止に設定する（ステップＳ４２）。停電発生ＮＭＩ処理では、ＲＡＭ内容の保存を確実にするためにチェックサムの生成処理を行なう。その処理中に他の割込処理が行なわれたのではチェックサムの生成処理が完了しないうちにＣＰＵが動作し得ない電圧にまで低下してしまうことが考えられるので、まず、他の割込が生じないような設定がなされる。なお、停電発生ＮＭＩ処理におけるステップＳ４４〜Ｓ５０は、電力供給停止処理の一例である。
【０１９２】
また、割込処理中では他の割込がかからないような使用のＣＰＵを用いている場合には、ステップＳ４２の処理は不要である。
【０１９３】
次いで、ＣＰＵ５６は、バックアップフラグが既にセットされているか否か確認する（ステップＳ４２）。バックアップフラグが既にセットされていれば、以後の処理を行なわない。バックアップセットがセットされていなければ、以下の電力供給停止時処理を実行する。すなわち、ステップＳ４４からステップＳ５５の処理を実行する。
【０１９４】
まず、各レジスタの内容をバックアップＲＡＭ領域に格納するステップＳ４４）。その後、バックアップフラグをセットする（ステップＳ４５）。そしてバックアップＲＡＭ領域のバックアップチェックデータ領域に適当な初期値を設定し（ステップＳ４６）、初期値およびバックアップＲＡＭ領域のデータについて順次排他的論理和をとった後反転し（ステップＳ４７）、最終的な演算値をバックアップパリティデータ領域に設定する（ステップＳ４８）。また、ＲＡＭアクセス禁止状態にする（ステップＳ４９）。さらに、すべての出力ポートをオフ状態にする（ステップＳ５０）。電源電圧が低下しているときには、各種信号線のレベルが不安定になってＲＡＭ内容が化ける可能性があるが、このようにＲＡＭアクセス禁止状態にしておけば、バックアップＲＡＭ内のデータが化けることはない。
【０１９５】
続いて、ＣＰＵ５６は、ループ処理に入る。すなわち何らの処理もしない状態になる。したがって、図３９に示されたリセットＩＣ６５１からのシステムリセット信号によって外部から動作禁止状態にされる前に、内部的に動作停止状態になる。よって、電源断時に確実にＣＰＵ５６は動作停止する。その結果、上述したＲＡＭアクセス禁止の制御および動作停止制御によって、電源電圧が低下することに伴って生じる可能性がある異常動作に起因するＲＡＭの内容破壊等を確実に防止することができる。
【０１９６】
なお、この実施の形態では、停電発生ＮＭＩ処理では最終部でプログラムをループ状態にしたが、ホールト（ＨＡＬＴ）命令を発行するように構成してもよい。
【０１９７】
また、レジスタの内容をＲＡＭ領域に格納した後にセットされるバックアップフラグは、上述したように、電源投入時において復旧すべきバックアップデータがあるか否か（停電からの復旧か否か）を判断する際に使用される。また、ステップＳ４１からＳ５０の処理は、ＣＰＵ５６がシステムリセット回路６５からのシステムリセット信号を受ける前に完了する。換言すれば、システムリセット回路６５からのシステムリセット信号を受ける前に完了するように、電圧監視回路の検出電圧の設定が行なわれている。
【０１９８】
この実施の形態では電力供給停止時処理開始時に、バックアップフラグの確認が行なわれる。そして、バックアップフラグが既に設定されている場合は電力供給停止時処理を実行しない。上述したように、バックアップフラグは、必要なデータのバックアップが完了し、その後電力供給停止時処理が完了したことを示すフラグである。したがって、たとえばリセット待ちのループ状態でならかの原因で再度ＮＭＩが発生したとしても、電力供給停止時処理が重複して実行されてしまうようなことはない。
【０１９９】
ただし、割込処理中では他の割込が入らないような仕様のＣＰＵを用いている場合には、ステップＳ４３の判断は不要である。
【０２００】
図４８は、バックアップパリティデータ作成方法の一例を説明するための説明図である。ただし、図４８に示す例では、簡単のために、バックアップデータＲＡＭ領域のデータサイズを３バイトとする。電源電圧低下に基づく停電発生処理において、図４８に示すように、バックアップチェックデータ領域に、初期データ（この例では００Ｈ）が設定される。次に、「００Ｈ」と「Ｆ０Ｈ」の排他的論理和がとられてその結果と「１６Ｈ」の排他的論理和がとられる。さらに、その結果、「ＤＦＨ」の排他的論理和がとられる。そして、その結果（この例では「３９Ｈ」）を反転して得られた値（この例では「Ｃ６Ｈ」）がバックアップパリティデータ領域に設定される。
【０２０１】
電源が再投入されたときには、停電復旧処理においてパリティ診断が行なわれる。バックアップ領域の全データがそのまま保存されていれば、電源再投入時に、図４８に示すようなデータがバックアップ領域に設定されている。
【０２０２】
ステップＳ４の処理において、ＣＰＵ５６は、停電発生ＮＭＩ処理にて実行された処理と同様の処理を行なう。すなわち、バックアップチェックデータ領域に、初期データ（この例では００Ｈ）が設定され、「００Ｈ」と「Ｆ０Ｈ」の排他的論理和がとられ、その結果、「１６Ｈ」の排他的論理和がとられる。さらに、その結果と「ＤＦＨ」の排他的論理和がとられる。そして、その結果（この例では「３９Ｈ」）を反転した最終演算結果を得る。バックアップ領域の全データがそのまま保存されていれば、最終的な演算結果は、「Ｃ６Ｈ」、すなわち、バックアップチェックデータ領域に設定されているデータと一致する。バックアップＲＡＭ領域内のデータにビット誤りが生じていた場合には、最終的な演算結果は「Ｃ６Ｈ」にはならない。
【０２０３】
よって、ＣＰＵ５６は、最終的な演算結果とバックアップチェックデータ領域に設定されているデータとを比較して、一致すればパリティ診断正常とする。一致しなければパリティ診断異常とする。
【０２０４】
以上のように、この実施の形態では、遊技制御手段には、遊技機の電源が断になっても、所定期間電源バックアップされる記憶手段（この例ではバックアップＲＡＭ）が設けられ、電源投入時に、ＣＰＵ５６（具体的にはＣＰＵ５６が実行するプログラム）は、記憶手段がバックアップ状態にあればバックアップデータに基づいて遊技状態を回復させる遊技状態復旧処理（ステップＳ６）を行なうように構成されている。
【０２０５】
この実施の形態では、図４０に示されたように電源基板９１０に電源監視回路が搭載され、図３９に示されるように主基板３１にシステムリセット回路６５が搭載されている。そして、電源電圧が低下していくときに、システムリセット回路６５がローレベルのシステムリセット信号を発生する時期は、電源監視回路（この例では電源監視用ＩＣ９０２）がローレベルのＮＭＩ割込信号を発生する時期よりも遅くなるように設定されている。さらに、システムリセット回路６５からのローレベルのシステムリセット信号は、ＣＰＵ５６のリセット端子に入力されている。
【０２０６】
すると、ＣＰＵ５６は、電源監視手段（電源監視用ＩＣ９０２）からの電圧低下信号に基づいて停電発生処理（電力供給停止時処理）を実行した後にループ状態に入るのであるが、ループ状態において、リセット状態に入ることになる。すなわち、ＣＰＵ５６の動作が完全に停止する。＋５Ｖ電源電圧値で以下においては、ＣＰＵ５６の正常な動作が担保できない（すなわち、動作の管理ができない状態が発生する）が、ＣＰＵ５６は正常に動作できる電源が供給されている状態でリセット状態になるので、不定データに基づいて異常動作をしてしまうことは防止される。
【０２０７】
このように、この実施の形態では、ＣＰＵ５６が、電源監視回路からの検出出力の入力に応じてループ状態に入るとともに、システムリセット回路６５からの検出信号の入力に応じてシステムリセットされるように構成されている。したがって、電源断時に確実なデータ保存が行なわれ、遊技者に不利益がもたらされることが防止される。
【０２０８】
なお、この実施の形態では、電源監視用ＩＣ９０２と、システムリセット回路６５は、同一の電源電圧を監視しているが、異なる電源電圧を監視してもよい。たとえば、電源基板９１０の電源監視回路が＋３０Ｖ電源電圧を監視し、システムリセット回路６５が＋５Ｖ電源電圧を監視してもよい。そして、システムリセット回路６５がローレベルのシステムリセット信号を発生するタイミングは、電源監視回路がＮＭＩ割込信号を発生するタイミングに対して遅くなるように、システムリセット回路６５のしきい値レベル（システムリセット信号を発生する電圧レベル）が設定される。たとえば、しきい値は４．２５Ｖである。４．２５Ｖは、ＣＰＵ５６が動作する通常の電圧値より低いが、ＣＰＵ５６がしばらくの間動作し得る程度の電圧である。なお、システムリセット回路６５に設けられた遅延手段の遅延時間（本例では、コンデンサの容量）を調整して、システムリセット回路６５がローレベルのシステムリセット信号を発生するタイミングを電源監視回路がＮＭＩ割込信号を発生するタイミングに対して遅らせるようにしてもよい。
【０２０９】
また、上記の実施の形態では、ＣＰＵ５６は、マスク不能割込端子（ＮＭＩ端子）を介して電源基板からのＮＭＩ割込信号（電源監視手段からのＮＭＩ割込信号）を検知したが、ＮＭＩ割込信号をマスク可能割込端子（ＩＲＱ端子）に導入してもよい。その場合には、割込処理（ＩＲＱ処理）で電力供給停止時処理が実行される。また、入力ポートを介して電源基板９１０からのＮＭＩ割込信号を検知してもよい。その場合には、メイン処理において入力ポートの監視が行なわれる。
【０２１０】
また、ＮＭＩ割込信号に代えてＩＲＱ端子を介して電源基板９１０からの割込信号を検知する場合に、メイン処理のステップＳ１０における遊技制御処理の開始時にＩＲＱ割込マスクをセットし、遊技制御処理の終了時にＩＲＱ割込マスクを解除するようにしてもよい。そのようにすれば、遊技制御処理の開始前および終了後に割込がかかることになって、遊技制御処理が途中で中断されることはない。したがって、払出制御コマンドを払出制御基板３７に送り出しているときなどに、コマンド送り出しが中断されてしまうようなことはない。よって、停電が発生するようなときでも払出制御コマンド等が確実に送り出しを完了する。
【０２１１】
また、この実施の形態では、停電発生処理（電力供給停止時処理）において、既にデータがバックアップされ電力供給停止時処理が既に実行されたことを示すバックアップフラグがセットアップされている場合には、電力供給停止時処理を実行しないように構成されている。電源がダウンする過程では、再度ＮＭＩが発生する可能性がある。すると、電源発生処理においてバックアップフラグの確認を行なわない場合には、再度発生したＮＭＩによって再度電力供給停止時処理が実行される。最初に実行された電力供給停止時処理では、レジスタの内容をバックアップＲＡＭに格納する処理が行なわれる（図４６におけるステップＳ４４参照）。最初に実行された正規の電力供給停止時処理後のリセット待ちの状態では、電源電圧は徐々に低下していくので、レジスタの内容が破壊される可能もある。すなわち、レジスタ値は、電源断が検出されたときの状態（最初にＮＭＩが発生したとき）から変化している可能性がある。そのような状態で再度電力供給停止時処理が実行されると、電源断が検出されたときの状態のレジスタ値とは異なる値がバックアップＲＡＭに格納されてしまう。すると、電源復旧時に実行される電源復旧処理において、電源断が検出されたときの状態のレジスタ値とは異なる値がレジスタに復旧されてしまう。その結果電源断時の遊技状態とは異なる遊技状態が再現されてしまう可能性が生ずる。
【０２１２】
以下、遊技状態復旧処理について説明する。
図４９は、図４１のステップＳ６に示された遊技状態復旧処理の一例を示すフローチャートである。この例では、ＣＰＵ５６は、バックアップＲＡＭに保存されていた値を各レジスタに復元する（ステップＳ６１）。そして、バックアップＲＡＭに保存されていたデータに基づいて停電時の遊技状態を確認して復旧させる。すなわちバックアップＲＡＭに保存されていたデータに基づいて、ソレノイド回路５９を介してソレノイド１６，２１を駆動し、たとえば始動入賞口２４等や開閉板２２の開閉状態の復旧を行なう（ステップＳ６２，Ｓ６３）。また、電源断中でも駆動されていた特別図柄プロセスフラグおよび普通図柄プロセスフラグの値に応じて、電源断時の特別図柄プロセス処理の進行状況および普通図柄プロセス処理の進行状況に対応した制御コマンドを、表示制御基板８０、ランプ制御基板３５および音声制御基板７０に送り出す（ステップＳ６３）。
【０２１３】
以上のように、遊技状態復旧処理では、復元された内部状態に応じて、各種電気部品の状態復元が行なわれるとともに、表示制御基板８０、ランプ制御基板３５および音声制御基板７０に対して、制御状態を電源断時の状態に戻すための制御コマンド（電源断時の制御状態を処理するための制御コマンド）が送り出される。そのような制御コマンドが、一般に、電源断前に最後に送り出された１つまたは複数の制御コマンドである。
【０２１４】
その結果、この実施の形態では、遊技状態復旧処理によって、以下のような状態復旧が可能である。始動入賞口１４および大入賞口（開閉板）２２の状態が復元される。表示制御手段によって制御される普通図柄の表示状態（可変表示器１０の表示状態）は、電源断時に変動中であった場合を除いて復元される。表示制御手段によって制御される特別図柄の表示状態（可変表示部９の表示状態）は、電源断時に変動中であった場合を除いて復元される。さらに、可変表示部９に表示される背景やキャラクタは、特別図柄変動中および大当り遊技中であった場合を除いて復元される。
【０２１５】
特別図柄の変動中に電源断となった場合には、可変表示パターンの変動時間（たとえば１０秒）および既に実行した時間（たとえば４秒）の情報がバックアップされる。そして、主基板３１は、普及時に、表示パターンを示す表示制御コマンドおよび停止図柄を示す表示制御コマンドを表示制御基板８０に出力し、残り時間（上述の例では６秒）経過後に、図柄を停止させるため表示制御コマンドを出力する。したがって、特別図柄の表示状態は、電源断時に特別図柄の変動中であった場合には、復旧時に、表示されていない残りの時間（上述の例では６秒）につき可変表示が実行される。なお、復旧時に表示制御基板８０に対して出力される表示パターンを示す表示制御コマンドは、電源断前に出力された表示パターンを示す表示制御コマンドと同じものであってもよいが、「停電復旧中です」のような画像表示をさせるためのコマンドとしてもよい。この場合、「電源復旧中です」の表示は、残り時間（上述の例では６秒）表示される。なお、特別図柄の変動中に電源断となった場合の、普通図柄の表示状態に基づいても、上述と同様の制御が行なわれる。
【０２１６】
なお、大当り遊技中に電源断となった場合にも、上述した特別図柄の変動中に電源断となった場合と同様に、ラウンド中あるいはラウンド間のインターバルの残り時間について、復旧時に、表示、音、ランプ、ソレノイド１６，２１などを制御するが、主基板３１は、表示制御基板８０に対して電源断前に出力した確定時の図柄（停止図柄）を指定する表示制御コマンドを出力する。
【０２１７】
これにより、ラウンド中あるいはラウンド間の大当り図柄による演出が可能となり（大当り図柄で大当り演出する機種について）、また、大当り終了後の変動開始時に表示する図柄も表示制御基板８０が認識することができる。
【０２１８】
ランプ制御手段が制御する装飾ランプ２５、始動記憶表示器１８、ゲート通過記憶表示器４１、賞球ランプ５１および玉切れランプ５２の表示状態が復旧される。遊技効果ランプ・ＬＥＤ２８ａ，２８ｂ，２８ｃの表示状態は、特別図柄変動中および大当り遊技中であった場合を除いて復元される。ただし、電源断時に大当り遊技中であった場合には、各制御区間の最初の状態に復元可能である。各制御区間とは、たとえば、大当り開始保持状態、大入賞開放前状態、大入賞口開放中状態、大当り終了報知状態である。なお、特別図柄変動中に電源断となった後復旧した場合には、上述した可変表示部９や可変表示装置１０の表示制御と同様に、残り時間分だけ遊技効果ランプ・ＬＥＤ２８ａ，２８ｂ，２８ｃの表示状態を制御するようにしてもよいが、消灯または停電復旧時特有のパターンで点灯・点滅するようにしてもよい。
【０２１９】
音声制御手段が制御する音声発生状態は、特別図柄変動中および大当り遊技中であった場合を除いて復元される。ただし、電源断時に大当り遊技中であった場合には、各制御区間の最初の状態に復元可能である。なお、特別図柄変動中に電源断となった後復旧した場合には、上述した可変表示部９や可変表示装置１０の表示制御と同様に、残り時間分だけ音声発生状態を制御するようにしてもよいが、無音または停電復旧時特有の音声パターン（たとえば「停電復旧中です」との音声）を出力するようにしてもよい。
【０２２０】
なお、この実施の形態では、電源断からの復旧時に、主基板３１の遊技制御手段から表示制御手段、ランプ制御手段および音声制御手段に対して状態復元のための制御コマンドが送り出されるが、表示制御手段、ランプ制御手段および音声制御手段が電源バックアップされる場合には、主基板３１からの制御コマンドを用いることなく、表示制御手段、ランプ制御手段および音声制御手段が独自に制御状態を復旧するように構成してもよい。
【０２２１】
また、後述するように、払出制御基板３７に搭載されている払出制御手段は、電源バックアップされているので、電源断からの復旧時に、賞球払出状態および球貸制御状態は、電源断時の状態に復旧する。この実施の形態では、発射制御基板は払出制御基板に接続されているので、発射制御基板９１における制御状態も同様に復元される。
【０２２２】
遊技状態を電源断時の状態に復旧させると、この実施の形態では、ＣＰＵ５６は、前回の電源断時の割込許可／禁止状態を復帰させるため、バックアップＲＡＭに保存されていたパリティフラグの値を確認する（ステップＳ６４）。パリティフラグがクリアであれば、割込許可設定を行なう（ステップＳ６５）。一方、パリティフラグがオンであれば、そのまま（ステップＳ１ａで設定された割込禁止状態のまま）遊技状態復旧処理を終える。
【０２２３】
なお、ここでは、遊技状態復旧処理が終了するとメイン処理にリターンするように遊技状態復旧処理プログラムが構成されているが、電力供給停止時処理において保存されているスタックポインタが指すスタックエリア（バックアップＲＡＭ領域にある）に記憶されているアドレス（電源断時のＮＭＩ割込発生時に実行されていたアドレス）に戻るようにしてもよい。
【０２２４】
上述したように、初期設定処理を開始した後、復旧処理を終える前まで、または初期化処理を終える前までの間は、割込禁止状態とする構成としたことで、割込により処理が中断されることを防止することができるため、初期設定、バックアップデータ記憶領域の内容に応じて行なわれる電源断時の状態に復旧させるか否かの判別、および復旧処理（または初期化処理）を確実に完了させることができる。なお、上記のように復旧処理を終える前まで割込禁止状態とする構成とした場合であっても、電源断時の割込禁止／許可状態をパリティフラグによりバックアップしているため、復旧処理において電源断時の割込禁止／許可状態を確実に復旧することができる。
【０２２５】
なお、上記の実施の形態では、遊技制御手段において、データ保存処理および復旧処理が行なわれる場合について説明したが、払出制御手段、音声制御手段、ランプ制御手段および表示制御手段におけるＲＡＭの一部も電源バックアップされ、払出制御手段、表示制御手段、音声制御手段およびランプ制御手段も、上述したような処理を行なってもよい。ただし、払出制御手段、表示制御手段、音声制御手段およびランプ制御手段は、復旧時にコマンド送出処理を行なう必要はない。
【０２２６】
図５０は、払出制御コマンドのコマンド形態の一例を示す説明図である。この実施の形態では、払出制御コマンドは２バイト構成であり、１バイト目はＭＯＤＥ（コマンドの分類）を表わし、２バイト目はＥＸＴ（コマンドの種類）を示す。なお、図５０に示されたコマンド形態は一例であって、他のコマンド形態を用いてもよい。
【０２２７】
図５１は、払出制御コマンドの内容の一例を示す説明図である。図５１に示された例において、コマンドＦＦ００（Ｈ）は、払出可能状態を指定する払出制御コマンドである。コマンドＦＦ０１（Ｈ）は、払出停止状態を指定する払出制御コマンドである。また、コマンドＦ０ＸＸ（Ｈ）は、賞球個数を指定する払出制御コマンドである。２バイト目の「ＸＸ」が払出個数を示す。
【０２２８】
払出制御手段は、主基板３１の遊技制御手段からＦＦ０１（Ｈ）の払出制御コマンドを受信すると賞球払出および球貸を停止する状態となり、ＦＦ００（Ｈ）の払出制御のコマンドを受信すると賞球払出および球貸ができる状態となる。また、賞球個数を指定する払出制御コマンドを受信すると、受信したコマンドで指定された個数に応じた賞球払出制御を行なう。
【０２２９】
図５２は、払出制御コマンドの送出形態の一例を示すタイミング図である。この実施の形態では、払出制御コマンドは２バイト構成であり、たとえば、図５２に示されるように、払出制御信号の１バイト目および２バイト目が出力されているときに、それぞれＩＮＴ信号がオン（この例ではローレベル）になる。ＩＮＴ信号のオンの期間はたとえば１μｓ以上であり、１バイト目と２バイト目との間にはたとえば１０μｓ以上の期間があけられる。なお、払出制御コマンドは、１バイト構成としてもよい。
【０２３０】
なお、払出制御コマンドは、払出制御手段が認識可能に１回だけ送り出される。認識可能とは、この例では、ＩＮＴ信号がオン状態となることであり、認識可能に１回だけ送り出されるとは、この例では、払出制御信号の１バイト目および２バイト目のそれぞれに応じてＩＮＴ信号が１回だけオン状態になることである。
【０２３１】
なお、図５３に示すように、払出制御コマンドを１バイト構成としてもよい。その場合、８ビットの払出制御信号ＣＤ０〜ＣＤ７よって払出制御コマンドが出力される。そして、払出制御信号が出力されているときに、ＩＮＴ信号がオン（この例ではローレベル）になる。ＩＮＴ信号のオン期間はたとえば１μｓ以上である。払出制御手段は、ＩＮＴ信号に応じた割込処理によって払出制御信号ＣＤ０〜ＣＤ７を入力する。
【０２３２】
次に、遊技制御手段以外の電気部品制御手段においてデータ保存処理および復旧処理が行なわれる場合の例として、払出制御手段においてデータ保存や復旧が行なわれる場合について説明する。
【０２３３】
図５４は、払出制御用ＣＰＵ３７１まわりの一構成例を示すブロック図である。図５４に示すように、第１の電源監視回路（第１の電源監視手段）からの電圧低下信号が、バッファ回路９６０を介して払出制御用ＣＰＵ３７１のマスク不能割込端子（ＸＮＭＩ端子）に接続されている。第１の電源監視回路は、遊技機が使用する各種直流電源のうちいずれかの電源の電圧を監視して、電源電圧低下を検出する回路である。この実施の形態では、ＶSLの電源電圧を監視して電圧値が所定値以下になるとローレベルの電圧低下信号を発生する。電圧ＶSLは、遊技機で使用される直流電圧のうち最大のものであり、この例では＋３０Ｖである。したがって、払出制御用ＣＰＵ３７１は、割込処理によって電源断の発生を確認することができる。
【０２３４】
払出制御用ＣＰＵ３７１のＣＬＫ／ＴＲＧ２端子には、主基板３１からのＩＮＴ信号が接続されている。ＣＬＫ／ＴＲＧ２端子にクロック信号が入力されると、払出制御用ＣＰＵ３７１に内蔵されているタイムカウンタレジスタＣＬＫ／ＴＲＧ２の値がダウンカウントされる。そして、レジスタ値が０になると割込が発生する。したがって、タイマカウンタレジスタＣＬＫ／ＴＲＧ２の初期値を「１」に設定しておけば、ＩＮＴ信号の入力に応じて割込が発生することになる。
【０２３５】
払出制御基板３７には、システムリセット回路９７５も搭載されているが、この実施の形態では、システムリセット回路９７５は、第２の電源監視回路（第２の電源監視手段）も兼ねている。すなわち、リセットＩＣ９７６は、電源投入時に、コンデンサ容量で決る所定時間だけ出力をローレベルとし、所定時間が経過すると出力をハイレベルにする。また、リセットＩＣ９７６は、電源基板９１０に搭載されている第１の電源監視回路が監視する電源電圧と等しい電源電圧である電圧ＶSLを監視して電圧値が所定値（たとえば＋９Ｖ）以下になるとローレベルを電圧低下信号を発生する。したがって、電源断時には、リセットＩＣ９７６からの電圧低下信号がローレベルになることによって払出制御用ＣＰＵ３７１がシステムリセットされる。なお、図５４に示すように、電圧低下信号はリセット信号と同じ出力信号である。
【０２３６】
リセットＩＣ９７６が電源断を検知するための所定値は、通常時の電圧より低いが、払出制御用のＣＰＵ３７１がしばらくの間動作し得る程度の電圧である。また、リセットＩＣ９７６が、払出制御用ＣＰＵ３７１が必要とする電圧（この例では＋５Ｖ）よりも高い電圧を監視するように構成されているので、払出制御用ＣＰＵ３７１が必要とする電圧に対して監視範囲を広げることができる。したがって、より精密な監視を行なうことができる。
【０２３７】
電圧＋５Ｖの電源から電力が供給されていない間、払出制御用ＣＰＵ３７１の内蔵ＲＡＭの少なくとも一部は、電源基板から供給されるバックアップ電源がバックアップ端子に接続されることによってバックアップされ、遊技機に対する電源が断たれも内容が保存される。そして、＋５Ｖ電源が復旧すると、システムリセット回路９７５からリセット信号が発せられるので、払出制御用ＣＰＵ３７１は、通常の動作状態に復帰する。そのとき、必要なデータがバックアップされているので、停電等からの復旧時には停電発生時の遊技状態に復帰することができる。
【０２３８】
以上のように、この実施の形態では、電源基板９１０に搭載されている第１の電源監視回路が、遊技機で使用される直流電圧のうちで最も高い電源ＶSLの電圧を監視して、その電源の電圧が所定値を下回ったら電圧低下信号（電源断検出信号）を発生する。電源断検出信号から出力されるタイミングでは、ＩＣ駆動電圧は、まだ各種回路素子を十分駆動できる電圧になっている。したがって、ＩＣ駆動電圧で動作する払出制御基板３７の払出制御用ＣＰＵ３７１が所定の電力供給停止時処理を行なうための動作時間が確保されている。
【０２３９】
なお、ここでも、第１の電源監視回路は、遊技機で使用される直流電圧のうちで最も高い電源の電圧ＶSLを監視することになるが、電源断検出信号を発生するタイミングは、ＩＣ駆動電圧で動作する電気部品制御手段が所定の電力供給停止時処理を行なうための動作時間が確保されるようなタイミングであれば、監視対象電圧は、最も高い電源の電圧ＶSLでなくてもよい。すなわち、少なくともＩＣ駆動電圧よりも高い電圧を感知すれば、電気部品制御手段が所定の電力供給停止時処理を行なうための動作時間が確保されるようなタイミングで電源断検出信号を発生することができる。
【０２４０】
その場合、上述したように監視対象電圧は、賞球カウントスイッチ３０１Ａ等の遊技機の各種スイッチに供給される電圧が＋１２Ｖであることから、電源断時のスイッチオン誤検出の防止も期待できる電圧であることは好ましい。すなわち、スイッチに供給される電圧（スイッチ電圧）である＋１２Ｖ電源電圧が落ち始める以前の段階で、電圧低下を検出することが好ましい。よって、少なくともスイッチ電圧よりも高い電圧を監視することが望ましい。
【０２４１】
なお、図５４に示された構成では、システムリセット回路９７５は、電源投入時に、コンデンサの容量で決る期間のローレベルを出力し、その後ハイレベルを出力する。すなわち、リセット回路タイミングは１回だけである。しかし、図３９に示された主基板３１の場合と同様に、複数回のリセット回路タイミングが発生するような回路構成を用いてもよい。
【０２４２】
また、リセットＩＣ９７６の外付けコンデンサ９７７の容量により規定される遅延時間は、電源基板９１０からの電源供給が開始し、各基板（音声制御基板７０、ランプ制御基板３５、表示制御基板８０、払出制御基板３７）が完全に起動するのに十分な時間を担保している。これにより、遊技制御手段のＣＰＵ３７１が制御コマンドを出力した時点で出力対象の基板が動作しておらず、コマンドに応じた制御ができないという不都合が解消される。
【０２４３】
また、外付けコンデンサ９７７の他、リセットＩＣ９７６から出力された信号を、ＣＰＵ５６に伝送する信号線の途中に遅延回路を設けて、ＣＰＵ３７１の処理の開始時に待機処理を行なってもよい。また、電源基板に各基板のシステムリセットを管理する手段を設け、電源基板９１０側で立上げ順を管理してもよい。
【０２４４】
また、上記システムリセット回路９７５は、電力供給開始時にＣＰＵ３７１に対してシステムリセット信号を出力する初期リセット回路と、電圧の低下を検出してＣＰＵ３７１の動作を停止される電源監視回路とからなる構成としてもよい。
【０２４５】
図５５は、払出制御用ＣＰＵ３７１のメイン処理を示すフローチャートである。メイン処理では、払出制御用ＣＰＵ３７１は、まず、必要な初期設定を行なう（ステップＳ７０１）。
【０２４６】
図５６は、ステップＳ７０１の初期設定処理を示すフローチャートである。初期設定処理において、払出制御用ＣＰＵ３７１は、まず、割込禁止に設定する（ステップＳ７０１ａ）。次に、払出制御用ＣＰＵ３７１は、割込モードを割込モード２に設定し（ステップＳ７０１ｂ）、スタックポインタにスタックポインタ指定アドレスを設定する（ステップＳ７０１ｃ）。また、払出制御用ＣＰＵ３７１は、内蔵デバイスレジスタの初期化（ステップＳ７０１ｄ）、ＣＴＣ（カウンタ／タイマ）およびＰＩＯ（パラレル入出力ポート）の初期化（ステップＳ７０１ｅ）を行なった後、ＲＡＭをアクセス可能状態に設定する（ステップＳ７０１ｆ）。
【０２４７】
この実施の形態では、タイマ／カウンタ割込としてＣＨ２，ＣＨ３のカウントアップに基づく割込を使用する。ＣＨ２のカウントアップに基づく割込は、上述したタイマカウンタレジスタＣＬＫ／ＴＲＧ２の値が「０」になったときに発生する割込である。したがって、ステップＳ７０１ｅにおいて、タイマカウンタレジスタＣＬＫ／ＴＲＧ２に初期値「１」が設定される。また、ＣＨ３のカウントアップに基づく割込は、ＣＰＵの内部クロックをカウントダウンしてレジスタ値が「０」になったはら発生する割込であり、後述する２ｍｓタイマ割込として用いられる。具体的には、ＣＨ３のレジスタ値はシステムクロックの１／２５６周期で減算される。ステップＳ７０１ｅにおいて、ＣＨ３のレジスタには、初期値として２ｍｓに相当する値が設定される。なお、ＣＨ２に関する割込番地は００７４Ｈであり、ＣＨ３に関する割込番地は００７６Ｈである。
【０２４８】
そして、払出制御用ＣＰＵ３７１は、払出制御用のバックアップＲＡＭ領域にバックアップデータが存在しているか否かの確認を行なう（ステップＳ７０２）。すなわち、たとえば、バックアップＲＡＭ領域に形成されている後述する総合個数記憶または貸玉個数記憶（図５９参照）を確認して、未払出の賞球個数および貸玉個数に関するバックアップデータがないかどうかを確認する。不測の電源断が生じた場合には、多くの場合何らかのデータがバックアップＲＡＭ領域に保存されており、バックアップＲＡＭ領域のデータは保存されていたはずであるから、後に復旧した場合の確認結果の多くはバックアップデータありとなる。バックアップなしという確認結果であれば、前回の電源オフ時に未払出の遊技球がなかったことになり、内部状態を電源断時の状態に戻す必要がないので、停電復旧時でない電源投入時に実行される初期化処理を実行する（ステップＳ７０２，Ｓ７０３）。なお、本例では、バックアップＲＡＭ領域にバックアップデータが存在しているか否かは、電源断時にバックアップＲＡＭ領域に設定されるバックアップフラグによって確認する。
【０２４９】
バックアップＲＡＭ領域にバックアップデータが存在している場合には、この実施の形態では、払出制御用ＣＰＵ３７１は、バックアップＲＡＭ領域のデータチェック（この例ではパリティチェック）を行なう（ステップＳ７０４）。不測の電源断が生じた後に復旧した場合には、バックアップＲＡＭ領域のデータは保存されていたはずであるから、チェック結果は正常になる。チェック結果が正常でない場合には、内部状態を電源断時の状態に戻すことができないので、停電復旧時でない電源投入時に実行される初期化処理を実行する（ステップＳ７０５，Ｓ７０３）。
【０２５０】
チェック結果が正常であれば、払出制御用ＣＰＵ３７１は、内部状態を電源断時の状態に戻すための払出状態復旧処理を行なう（ステップＳ７０６）。そして、バックアップＲＡＭ領域に保存されていたＰＣ（プログラムカウンタ）の指すアドレスに復帰する（ステップＳ７０７）。
【０２５１】
通常の初期化処理の実行（ステップＳ７０３）を得ると、払出制御用ＣＰＵ３７１により実行されるメイン処理は、タイマ割込フラグの開始（ステップＳ７０８）の確認が行なわれるグループ処理に移行する。
【０２５２】
なお、この実施の形態では、ステップＳ７０２でバックアップデータの有無を確認した後、バックアップデータが存在する場合にステップＳ７０４でバックアップ領域のチェックを行なうようにしていたが、逆に、バックアップ領域のチェック結果が正常であったことを確認した後、バックアップデータの有無の確認を行なうようにしてもよい。また、バックアップデータの有無の確認、または、バックアップ領域のチェックのいずれかの一方の確認を行なうことで、停電復旧処理を実行するか否かを判断するようにしてもよい。
【０２５３】
また、たとえば停電復旧処理を実行するか否かを判断する場合のパリティチェック（ステップＳ７０４）の際などに、すなわち、遊技状態を復旧するか否かを判断する際に、保存されていたＲＡＭデータにおける払出遊技球数データ等によって、遊技機が払出待機状態（払出途中でない状態）であることが確認されたら、払出状態復旧処理を行なわずに初期化処理を実行するようにしてもよい。
【０２５４】
通常の初期化処理では、図５７に示すように、レジスタおよびＲＡＭのクリア処理（ステップＳ９０１）が行なわれる（ステップＳ９０２）。そして、初期設定処理（ステップＳ７０１ａ）において割込禁止とされているので、初期化処理を終える前に割込が許可される（ステップＳ９０３）。
【０２５５】
この実施の形態では、払出制御用ＣＰＵ３７１の内部タイマ（ＣＨ３）が繰返しタイマ割込を発生するように設定される。また、繰返し周期は２ｍｓに設定される。そして、図５８に示すように、タイマ割込が発生すると、払出制御用ＣＰＵ３７１は、タイマ割込フラグをセットする（ステップＳ７１１）。なお、２ｍｓタイマ割込処理において、必要ならば、ＣＨ３のレジスタに対して初期値再設定が行なわれる。
【０２５６】
払出制御用ＣＰＵ３７１は、ステップＳ７０８において、タイマ割込フラグがセットされことを検出すると、タイマ割込フラグをリセットするとともに（ステップＳ７０９）、払出制御処理を実行する（ステップＳ７１０）。以上の制御によって、この実施の形態では、払出制御処理は２ｍｓ毎に起動されることになる。なお、この実施の形態では、タイマ割込処理ではフラグセットのみがなされ、払出制御処理ではメイン処理において実行されるが、タイマ割込処理で払出制御処理を実行してもよい。
【０２５７】
払出制御用ＣＰＵ３７１は、電源投入時に、バックアップＲＡＭ領域のデータを確認するだけで、通常の初期設定処理を行なうのか払出中の状態を復元するのかを決定できる。すなわち、簡単な判断によって、未払出の遊技球について払出処理再開を行なうことができる。
【０２５８】
また、本例では、払出制御用ＣＰＵ３７１も、主基板３１のＣＰＵ５６と同様に、パリティチェックによって記憶内容保存の確実化を図っている。
【０２５９】
以上説明したように、バックアップデータの有無により電源断時の払出状態に復旧するか否かの判断を行なうようにしたことで、停電後の電源復旧時などにおいて電源投入されたときに、バックアップデータ記憶領域の内容に応じて電源断時の状態に復旧させるか否かの判断を行なうことができる。したがってバックアップデータに基づく制御を実現することができるとともに、不必要な復旧処理の実行を防止することができる。
【０２６０】
また、上述したように、バックアップデータの状態により電源断時の払出状態に復旧するか否かの判断を行なうようにしたことで、停電後の電源復旧時などにおいて電源投入されたときに、バックアップデータ記憶領域の内容の状態に応じて電源断時の状態に復旧させるか否かの判断を行なうことができる。したがって正常なバックアップデータに基づく制御を実現することができるとともに、異常が発生したバックアップデータに基づく復旧処理の実行を防止することができる。
【０２６１】
図５９は、払出制御用ＣＰＵ３７１が内蔵するＲＡＭの使用例を示す説明図である。この例では、バックアップＲＡＭ領域に総合個数記憶（たとえば２バイト）および貸玉個数記憶が形成されている。総合個数記憶は、主基板３１の側から指示された払出個数の挿通を記憶するものである。貸玉個数記憶は、未払出の球貸個数を記憶するものである。
【０２６２】
図６０は、割込処理による払出制御コマンド受信処理を示すフローチャートである。主基板３１からの払出制御用のＩＮＴ信号は払出制御用ＣＰＵ３７１のＣＬＫ／ＴＲＧ２端子に入力される。よって、主基板３１からのＩＮＴ信号がオン状態になると、払出制御用ＣＰＵ３７１に割込がかかり、図６０に示す払出制御コマンドの受信処理が開始される。この実施の形態では、受信した払出制御コマンドを格納するための１２バイトの確定コマンドバッファ領域が設けられている。 そして、受信した払出制御コマンドの格納位置を示すためにコマンド受信個数カウンタが用いられる。なお、払出コマンドは、２バイト構成であるから、実質的には６個の払出制御コマンドの確定コマンドバッファ領域に格納可能である。
【０２６３】
払出制御コマンドの受信処理において、払出制御用ＣＰＵ３７１が、まず、払出制御コマンドデータの入力に割当てられている入力ポート３７２ａからデータを読込む（ステップＳ８５１）。そして、２バイト構成の払出制御コマンドのうちの１バイト目であるか否かを確認する（ステップＳ８５２）。１バイト目であるか否かは、受信したコマンドの先頭ビットが「１」であるか否かで判断できる。先頭ビットが「１」であるのは、２バイト構成の払出制御コマンドのうちＭＯＤＥバイト（１バイト目）のはずである（図５０参照）。先頭ビットが「１」であれば、有効な１バイト目を保持し主として、受信したコマンドを確定コマンドバッファ領域におけるコマンド受信個数カウンタが示す確定コマンドバッファに格納する（ステップＳ８５３）。
【０２６４】
払出制御コマンドのうち１バイト目でなければ、１バイト目を既に受信したか否かを確認する（ステップＳ８５４）。既に受信したか否かは、受信バッファ（ステップＳ８５３における確定コマンドバッファ）に有効なデータが設定されているか否かで確認できる。
【０２６５】
次に、２バイト目を既に受信している場合には、受信した１バイトのうちの先頭ビットが「０」であるか否かを確認する。そして、先頭ビットが「０」であれば、有効な２バイト目を受信したとして、受信したコマンドを、確定コマンドバッファ領域におけるコマンド受信個数カウンタ＋１が示す確定コマンドバッファに格納する（ステップＳ８５５）。先頭ビットが「０」であるのは、２バイト構成の払出制御コマンドのうちＥＸＴバイト（２バイト目）のはずである（図５０参照）。なお、ステップＳ８５４の判別において、受信した１バイトのうちの先頭ビットが「０」でなければ、処理を終了する。
【０２６６】
ステップＳ８５５において、２バイト目のコマンドデータを格納すると、コマンド受信個数カウンタに２を加算する（ステップＳ８５６）。そして、コマンド受信カウンタが１２以上であるか否かを確認し（ステップＳ８５７）、１２以上であればコマンド受信個数カウンタをクリアする（ステップＳ８５８）。
【０２６７】
図６１は、ステップＳ７１０の払出制御処理を示すフローチャートである。払出制御処理において払出制御用ＣＰＵ３７１は、まず、中継基板７２を介して入力ポート３７２ｂに入力される賞球カウントスイッチ３０１Ａ、球貸カウントスイッチ３０１Ｂがオンしたか否かを判定する（スイッチ：ステップＳ７５１）。
【０２６８】
次に、払出制御用ＣＰＵ３７１は、センサ（たとえば、払出モータ２８９の間点数を検出するモータ位置センサ）からの信号入力状態を確認してセンサの状態判定などを行なう（入力判定処理：ステップＳ７５２）。払出制御用ＣＰＵ３７１は、さらに、受信した払出制御コマンドを解析し、解析結果に応じた処理を実行する（コマンド解析実行処理：ステップＳ７５３）。
【０２６９】
次いで、払出制御用ＣＰＵ３７１は、主基板３１より受信した払出停止指示コマンドに応じて払出停止状態に設定し、あるいは受信した払出開始指示コマンドに応じて払出停止状態の解除を行なう（ステップＳ７５４）。また、プリペードカードユニット制御処理を行なう（ステップＳ７５５）。
【０２７０】
また、払出制御用ＣＰＵ３７１は、球貸要求に応じて貸玉を払出す制御を行なう（ステップＳ７５６）。さらに、払出制御用ＣＰＵ３７１は、総合個数記憶に格納された個数の賞球を払出す賞球制御処理を行なう（ステップＳ７５７）。そして、払出制御用ＣＰＵ３７１は、出力ポート３７２ｃおよび中継基板７２を介して玉払出装置９７の払出機構部分における払出モータ２８９に向けて駆動信号を出力し、ステップＳ７５６の球貸制御処理またはステップＳ７５７の賞球制御処理で設定された回転数分払出モータ２８９を介して払出モータ制御処理を行なう（ステップＳ７５８）。
【０２７１】
なお、この実施の形態では、払出モータ２８９としてステッピングモータが用いられ、払出モータ２８９を制御するために１−２層励磁方式が用いられる。したがって、具体的には、払出モータ制御処理において、８種類の励磁パターンデータが繰返し払出モータ２８９に出力される。また、この実施の形態では、各励磁パターンデータが４ｍｓずつ出力される。
【０２７２】
次いで、エラー検出処理が行なわれ、その結果に応じてエラー表示ＬＥＤ３７４に所定の表示を行なう（エラー：ステップＳ７５９）。検出されるエラーとして、たとえば、次の８種類がある。
【０２７３】
賞球径路エラー：賞球払出動作終了したとき、または、払出モータ２８９が１回転したときに賞球カウントスイッチ３０１Ａが１個も遊技球の通過を検出しなかったとき、エラー表示ＬＥＤ３７４に「０」が表示される。
【０２７４】
球貸径路エラー：球貸の払出動作終了後において、または、払出モータ２８９が１回転したときに球貸カウントスイッチ３０１Ｂが１個も遊技球の通過を検出しなかったとき、エラー表示ＬＥＤ３７４に「１」が表示される。
【０２７５】
賞球カウントスイッチ玉詰まりエラー：賞球カウントスイッチ３０１Ａが０．５秒以上オンを検出したとき、エラー表示ＬＥＤ３７４に「２」が表示される。
【０２７６】
球貸カウントスイッチ玉詰まりエラー：球貸カウントスイッチ３０１Ｂが０．５秒以上オンを検出したとき、エラー表示ＬＥＤ３７４に「３」が表示される。
【０２７７】
払出モータ玉噛みエラー：払出モータ２８９が正常に回転しないとき。具体的には、払出モータ位置センサのオンが所定期間以上継続したり、オフが所定期間以上継続した場合、エラー表示ＬＥＤ３７４に「４」が表示される。なお、払出モータ玉噛みエラーが生じた場合には、払出制御用ＣＰＵ３７１は、５０ｍｓの基準励磁層の出力を行なった後、１−２層励磁の励磁パターンデータのうちの４種類の励磁パターンデータを８ｍｓ毎に出力することによる払出モータ２８９の逆回転と正回転とを繰返す。
【０２７８】
プリペードカードユニット未接続エラー：ＶＬ信号のオフが検出されたとき。エラー表示ＬＥＤ３７４に「５」が表示される。
【０２７９】
プリペードカードユニット通信エラー：規定のタイミング以外でプリペードカードユニット５０から信号を出力されたことを検出したとき。エラー表示ＬＥＤ３７４に「６」が表示される。
【０２８０】
払出停止状態：主基板３１から払出停止を示す払出制御コマンドを受信したとき。エラー表示ＬＥＤ３７４に「７」が表示される。なお、主基板３１から払出開始を示す払出制御コマンドを受信したときには、その時点から２００２ｍｓ後に、払出停止状態から払出開始状態に復旧する。
【０２８１】
外部接続端子（図示せず）から出力する情報信号を制御する処理を行なう（出力処理：ステップＳ７６０）。なお、情報信号は、貸玉の払出１単位（たとえば２５個）毎に所定時間オンとなり、続いて所定時間オフを出力する信号である。
【０２８２】
図６２は、ステップＳ７５１のスイッチ処理の一例を示すフローチャートである。スイッチ処理において、払出制御用ＣＰＵ３７１は、賞球カウントスイッチ３０１Ａがオンした状態を示しているか否かを確認する（ステップＳ７５１ａ）。オン状態を示していれば、払出制御用ＣＰＵ３７１は、賞球カウントスイッチオンカウンタを＋１する（ステップＳ７５１ｂ）。賞球カウントスイッチオンカウンタは、賞球カウントスイッチ３０１Ａのオンの状態を検出した回数を計数するためのカウンタである。
【０２８３】
そして、賞球カウントスイッチオンカウンタの値をチェックし（ステップＳ７５１ｃ）、その値が２になっていれば、１個賞球の払出が行なわれたと判断する。１個の賞球の払出が行なわれた判断した場合には、払出制御用ＣＰＵ３７１は、賞球未払出カウンタ（総合個数記憶に格納されている賞球数を）を−１する（ステップＳ７５１ｄ）。
【０２８４】
ステップＳ７５１ａにおいて賞球カウントスイッチ３０１Ａがオン状態でないことが確認されると、払出制御用ＣＰＵ３７１は、賞球カウントスイッチオンカウンタをクリアする（ステップＳ７５１ｅ）。そして、この実施の形態では、球貸カウントスイッチ３０１Ｂがオン状態を示しているか否かを確認する（ステップＳ７５１ｆ）。オン状態を示していれば、払出制御用ＣＰＵ３７１は、球貸カウントスイッチオンカウンタを＋１する（ステップＳ７５１ｇ）。球貸カウントスイッチオンカウンタは、球貸カウントスイッチ３０１Ｂのオン状態を検出した回数を計数するためのカウンタである。
【０２８５】
そして、球貸カウントスイッチオンカウンタの値をチェックし（ステップＳ７５１ｈ）、その値が２になっていれば、１個の球貸の払出が行なわれたと判断する。１個の球貸の払出が行なわれたと判断した場合には、払出制御用ＣＰＵ３７１は、貸玉未払出個数カウンタ（貸玉個数記憶に格納されている貸玉数）を−１する（ステップＳ７５１ｉ）。
【０２８６】
ステップＳ７５１ｆにおいて球貸カウントスイッチ３０１Ｂがオン状態でないことが確認されると、払出制御用ＣＰＵ３７１は、球貸カウントスイッチオンカウンタをクリアする（ステップＳ７５１ｊ）。
【０２８７】
図６３は、ステップＳ７５３のコマンド解析実行処理の一例を示すフローチャートである。コマンド解析実行処理において、払出制御用ＣＰＵ３７１は、確定コマンドバッファ領域中に受信コマンドがあるか否かの確認を行なう（ステップＳ７５３ａ）。受信コマンドがあれば、受信した払出制御コマンドが払出個数指示コマンドであるか否かの確認を行なう（ステップＳ７５３ｂ）。なお、確定コマンドバッファ領域中に複数の受信コマンドがある場合には、受信した払出制御コマンドが払出個数指示コマンドであるか否かの確認は、最も前に受信された受信コマンドについて行なわれる。
【０２８８】
受信した払出制御コマンドが払出個数指示コマンドであれば、払出個数指示コマンドで受信された個数を総合個数記憶に加算する（ステップＳ７５３ｃ）。すなわち、払出制御用ＣＰＵ３７１は、主基板３１のＣＰＵ５６から送り出された払出個数指示コマンドに含まれる賞球数バックアップＲＡＭ領域（総合個数記憶）に記録する。
【０２８９】
なお、払出制御用ＣＰＵ３７１は、必要ならば、コマンド受信個数カウンタの減算や確定コマンドバッファ領域における受信コマンドシフト処理を行なう。
【０２９０】
図６４は、ステップＳ７５４の払出停止状態設定処理の一例を示すフローチャートである。払出停止状態設定処理において、払出制御用ＣＰＵ３７１は、確定コマンドバッファ領域中に受信コマンドがあるか否かの確認を行なう（ステップＳ７５４ａ）。確定コマンドバッファ領域中に受信コマンドがあれば、受信した払出制御コマンドが払出停止指示コマンドであるか否かの確認を行なう（ステップＳ７５４ｂ）。払出停止指示コマンドであれば、払出制御用ＣＰＵ３７１は、払出停止状態に設定する（ステップＳ７５４ｃ）。
【０２９１】
ステップＳ７５４ｂで受信コマンドが払出停止指示コマンドでないことを確認すると、受信した払出制御コマンドが払出開始指示コマンドであるか否かの確認を行なう（ステップＳ７５４ｄ）。払出開始指示コマンドであれば、払出停止状態を解除する（ステップＳ７５４ｅ）。
【０２９２】
図６５は、ステップＳ７５５のプリペードカードユニット制御処理の一例を示すフローチャートである。プリペードカードユニット制御処理において、払出制御用ＣＰＵ３７１は、カードユニット制御用マイクロコンピュータにより入力されるＶＬ信号を検知したか否かを確認する（ステップＳ７５５ａ）。ＶＬ信号を検知していなければ、ＶＬ信号非検知カウンタを＋１する（ステップＳ７５５ｂ）。また、払出制御用ＣＰＵ３７１は、ＶＬ信号非検知カウンタの値が本例では１２５であるか否かを確認する（ステップＳ７５５ｃ）。ＶＬ信号非検知カウンタの値が１２５であれば、払出制御用ＣＰＵ３７１は、発射制御基板９１への発射制御信号出力を停止して、駆動モータ９４を停止させる（ステップＳ７５５ｄ）。
【０２９３】
以上の処理によって、１２５回（２ｍｓ×１２５＝２５０ｍｓ）継続してＶＬ信号のオフが検出されたら、玉発射禁止状態に設定される。
【０２９４】
ステップＳ７５５ａにおいてＶＬ信号を検知していれば、払出制御用ＣＰＵ３７１は、ＶＬ信号非検知カウンタをクリアする（ステップＳ７５５ｅ）。そして、払出制御用ＣＰＵ３７１は、発射制御信号出力を停止していれば（ステップＳ７５５ｆ）、発射制御基板９１への発射制御信号出力を開始して駆動モータ９４を動作可能状態にする（ステップＳ７５５ｇ）。
【０２９５】
図６６および図６７は、ステップ７５６の球貸制御処理の一例を示すフローチャートである。なお、この例では、連続的な払出数の最大値を貸玉の１単位（本例では２５個）としているが、他の数であってもよい。
【０２９６】
球貸制御処理において、払出制御用ＣＰＵ３７１は、貸玉払出中であるか否かの確認を行ない（ステップＳ５１１）、貸玉払出中であれば図６７に示す球貸中の処理に移行する。なお、この確認は、後述する球貸処理中フラグの状態のように判断される。貸玉払出中でなければ、賞球の払出中であるか否かの確認をする（ステップＳ５１２）。この確認は、後述する賞球処理中フラグの状態により判断される。
【０２９７】
貸玉払出中でも賞球払出中でもなければ、払出制御用ＣＰＵ３７１は、カードユニット５０から球貸要求があったか否かを確認し（ステップＳ５１３）、要求があれば、球貸処理中フラグをオンするとともに（ステップＳ５１４）、２５（球貸１単位数：ここでは１００円分）をバックアップＲＡＭ領域の貸玉個数記憶に設定する（ステップＳ５１５）。そして、払出制御用ＣＰＵ３７１は、ＥＸＳ信号をオンする（ステップＳ５１６）。そして、玉払出装置９７の下方の玉振分部材３１１を球貸側に設定するために振分用ソレノイド３１０を駆動する（ステップＳ５１７）。また、払出モータ２８９をオンして（ステップＳ５１８）、図６７に示す球貸処理に移行する。
【０２９８】
なお、払出モータ２８９がオンするのは、厳密には、カードユニット５０が受付を認識したことを示すためにＢＲＱ信号をＯＦＦとしてからである。なお、球貸処理中フラグがバッファＲＡＭ領域に設定される。
【０２９９】
図６７は、払出制御用ＣＰＵ３７１による払出制御処理における球貸中の処理を示すフローチャートである。球貸処理では、払出モータ２８９がオンしていなければオンする。なお、この実施の形態では、ステップＳ７５１のスイッチ処理で、球貸カウントスイッチ３０１Ｂの検出出力による遊技球の払出がなされたか否かの確認を行なうため、球貸制御処理では、貸玉個数記憶の減算などは行なわれない。球貸制御処理において、払出制御用ＣＰＵ３７１は、貸玉通過待ち時間中であるか否かの確認を行なう（ステップＳ５１９）。貸玉通過待ち時間中でなければ、貸玉の払出を行ない（ステップＳ５２０）、払出モータ２８９の駆動を終了すべきか（１単位の払出動作が終了したか）否かの確認を行なう（ステップＳ５２１）。具体的には、所定個数の払出に対応した回転が完了したか否かを確認する。所定個数の払出に対応した回転は、払出モータ位置センサの出力によって監視される。所定個数の払出に対応した回転が完了した場合には、払出制御用ＣＰＵ３７１は、払出モータ２８９の駆動を停止し（ステップＳ５２２）、貸玉通過待ち時間の設定を行なう（ステップＳ５２３）。
【０３００】
なお、ステップＳ５２０の球貸処理では、払出モータ位置センサのオンとオフとがタイマ監視されるが、所定時間以上のオン状態またはオフ状態が継続したら、払出制御用ＣＰＵ３７１は、払出モータ玉噛みエラーが生じたと判断する。
【０３０１】
ステップＳ５１９で貸玉通過待ち時間中であれば、払出制御用ＣＰＵ３７１は、貸玉通過待ち時間が終了したか否かの確認を行なう（ステップＳ５２４）。貸玉通過待ち時間は、最後の払出玉が払出モータ２８９によって払出されてから球貸カウントスイッチ３０１Ｂを通過するまでの時間である。貸玉通過待ち時間の終了を確認すると、１単位の貸玉はすべて払出された状態であるので、カードユニット５０に対して次の球貸要求の受付が可能になったことを示すためにＥＸＳ信号をオフにする（ステップＳ５２４）。また、振分ソレノイドをオフするとともに（ステップＳ５２５）、払出モータ２８９をオフして（ステップＳ５２６）、さらに球貸処理中フラグをオンする（ステップＳ５２７）。なお、貸玉通過待ち時間が経過するまでに最後の払出玉が球貸カウントスイッチ３０１Ｂを通過しなかった場合には、球貸径路エラーとされる。また、この実施の形態では、賞球も球貸も同じ払出装置で行なわれる。
【０３０２】
なお、球貸要求の受付をＥＸＳ信号をオフした後、所定時間内に再び球貸要求信号であるＢＲＱ信号がオンしたら、振分ソレノイドおよび払出モータをオフせずに球貸処理を実行するようにしてもよい。すなわち、所定単位（この例では１００円単位）毎に球貸処理が行なわれるのではなく、球貸処理を連続して実行するように構成することもできる。
【０３０３】
貸玉個数記憶の内容は、遊技機の電源が断しても、所定期間電源基板９１０のバックアップ電源によって保存される。したがって、所定期間中に電源が回復すると、払出制御用ＣＰＵ３７１は、貸玉個数記憶の内容に基づいて球貸処理を継続することができる。
【０３０４】
図６８および図６９は、ステップ７５７の賞球制御処理の一例を示すフローチャートである。なお、この例では、連続的な払出数の最大値を貸玉の１単位と同数（本例では２５個）としているが、他の数であってもよい。
【０３０５】
賞球制御処理において、払出制御用ＣＰＵ３７１は、貸玉払出中であるか否かの確認を行なう（ステップＳ５３１）。なお、この確認は、球貸処理中フラグの状態により判断される。貸玉払出中でなければ賞球の払出中であるか否かを確認し（ステップＳ５３２）、賞球の払出中であれば図６９に示す賞球中の処理に移行する。この確認は、後述する賞球処理中フラグの状態により判断される。
【０３０６】
貸玉払出中でも賞球払出中でもなければ、払出制御用ＣＰＵ３７１は、カードユニット５０からの球貸準備要求があるか否かの確認を行なう（ステップＳ５３３）。なお、この確認は、払出制御用ＣＰＵ３７１により、カードユニット５０から入力されるＰＲＤＹ信号のオン（要求あり）またはオフ（要求なし）を確認することにより行なわれる。
【０３０７】
カードユニット５０からの球貸準備要求がなければ、払出制御用ＣＰＵ３７１は、総合個数記憶に格納されている賞球数（未払出の賞球数）が０でないか否かの確認を行なう（ステップＳ５３３）。総合個数記憶に格納されている賞球数が０でなければ、賞球制御用ＣＰＵ３７１は、賞球処理中フラグをオンし（ステップＳ５３５）、総合個数記憶の値が本例では２５以上であるか否かの確認を行なう（ステップＳ５３６）。なお、賞球処理中フラグが、バックアップＲＡＭ領域に設定される。
【０３０８】
総合個数記憶に格納されている賞球数が２５以上であると、払出制御用ＣＰＵ３７１は、２５個分の賞球を払出すまで払出モータ２８９を回転させるよう駆動信号出力するために、２５個払出動作の設定を行なう（ステップＳ５３７）。一方、総合個数記憶に格納されている賞球数が２５以上でなければ、払出制御用ＣＰＵ３７１は、総合個数記憶に格納されているすべての遊技球を払出すまで払出モータ２８９を回転させるよう駆動信号出力するために、全個数払出動作の設定を行なう（ステップＳ５３８）。そして、ステップＳ５３７またはステップＳ５３８での設定に従って払出モータ２８９をオンする（ステップＳ５３８）。なお、振分ソレノイドはオフ状態であるため、玉払出装置９７の下方の玉振分部材は賞球側に設定されている。そして、図６９に示す賞球制御処理における賞球払出中の処理に移行する。
【０３０９】
図６９は、払出制御用ＣＰＵ３７１により払出制御処理における賞球中の処理の一例を示すフローチャートである。賞球制御処理では、払出モータ２８９がオンしていなければオンする。なお、この実施の形態では、ステップＳ７５１のスイッチ処理で、賞球カウントスイッチ３０１Ａの検出出力による遊技球の払出がなされたか否かの確認を行なうため、賞球制御処理では総合個数記憶の減算などは行なわれない。賞球中の処理において、払出制御用ＣＰＵ３７１は、賞球通過待ち時間中であるか否かの確認を行なう（ステップＳ５４０）。賞球通過待ち時間中でなければ、賞球払出を行ない（ステップＳ５４１）、払出モータ２８９の駆動を終了すべきか（本例では２５個または２５個未満の所定個数の払出動作が終了したか否かの確認を行なう（ステップＳ５４２）。具体的には、所定個数の払出に対応した回転が完了したか否かを確認する。所定個数の払出に対応した回転は、払出モータ位置センサの出力によって監視される。所定個数の払出に対応した回転が完了した場合には、払出制御用ＣＰＵ３７１は、払出モータ２８９の駆動を停止し（ステップＳ５４３）、賞球通過待ち時間の設定を行なう（ステップＳ５４２）。賞球通過待ち時間は、最後の払出玉が払出モータ２８９によって払出されてから賞球カウントスイッチ３０１Ａを通過するまでの時間である。
【０３１０】
一方、ステップＳ５４０を見て賞球通過待ち時間中であれば、払出制御用ＣＰＵ３７１は、賞球通過待ち時間が終了したか否かの確認を行なう（ステップＳ５４４）。貸玉通過待ち時間の終了を確認すると、ステップＳ５３７またはステップＳ５３８で設定された賞球がすべて払出された状態であるので、払出モータ２８９をオフするとともに（ステップＳ５４４）、賞球処理中フラグをオンする（ステップＳ５４６）。なお、賞球通過待ち時間が経過するまでに最後の払出玉が賞球カウントスイッチ３０１Ａを通過しなかった場合には、賞球径路エラーとされる。
【０３１１】
また、この実施の形態では、ステップＳ５１１、ステップＳ５３１の判断によって球貸が賞球処理よりも優先されることになるが、賞球処理が球貸に優先されるようにしてもよい。
【０３１２】
総合個数記憶および貸玉個数記憶の内容は、遊技機の電源が断しても、所定期間電源基板９１０のバックアップ電源によって保存される。したがって、所定期間中に電源が回復すると、払出制御用ＣＰＵ３７１は、総合個数記憶の内容に基づいて払出処理を継続することができる。
【０３１３】
なお、払出制御用ＣＰＵ３７１は、主基板３１から指示された賞球個数を賞球個数記憶で総数として管理したが、賞球数毎（たとえば、１５個、１０個、５個）に管理してもよい。たとえば、賞球数毎に対応した個数カウンタを設け、払出個数指定コマンドを受信すると、そのコマンドで指定された個数に対応する個数カウンタを＋１する。そして、個数カウンタに対応した賞球払出が行なわれると、その個数カウンタを−１する（この場合、払出制御処理にて減算処理を行なうようにする）。その場合にも、各個数カウンタはバックアップＲＡＭ領域に形成される。よって、遊技機の電源が断しても、所定期間中に電源を回復すれば、払出制御用ＣＰＵ３７１は、各個数カウンタの内容に基づいて賞球払出処理を継続することができる。
【０３１４】
図７０は、電源基板９１０の電源監視回路から電圧変化信号に基づくＮＭＩに応じて実行される停電発生ＮＭＩの処理の一例を示すフローチャートである。なお、この実施の形態では、ＮＭＩ割込番地は００６６Ｈである。停電発生ＮＭＩ処理において、払出制御用ＣＰＵ３７１は、まず、割込禁止フラグの内容をパリティフラグに格納する（ステップＳ８０１）。次いで、割込禁止に設定する（ステップＳ８０２）。停電発生ＮＭＩ処理では、本例では主基板３１において実行された処理と同様に、ＲＡＭ内容の保存を確実にするためのチェックサムの生成処理を行なう。その処理中に他の割込処理が行なわれたのではチェックサムの生成処理が完了しないうちの払出制御用ＣＰＵ３７１が動作し得ない電圧にまで低下してしまうことも考えられるので、まず、他の割込が生じないような設定がなされる。なお、停電発生ＮＭＩ処理におけるステップＳ８０４〜Ｓ８１０は、電力供給停止時の処理の一例である。
【０３１５】
なお、割込処理中では他の割込がかからないような仕様のＣＰＵを用いている場合には、ステップＳ８０２の処理は不要である。
【０３１６】
次いで、払出制御用ＣＰＵ３７１は、バックアップフラグが既にセットされているか否かを確認する（ステップＳ８０３）。バックアップフラグが既にセットされていれば、以後の処理を行なわない。バックアップフラグがセットされていなければ、以下の電力供給停止時処理を実行する。すなわち、ステップＳ８０４からステップＳ８１０の処理を実行する。
【０３１７】
まず、各レジスタの内容をバックアップＲＡＭ領域に格納する（ステップＳ８０４）。その後、バックアップフラグをセットする（ステップＳ８０５）。そして、バックアップＲＡＭ領域のバックアップチェックデータ領域に適当な初期値を設定し（ステップＳ８０６）、初期値およびバックアップＲＡＭ領域のデータについて順次排他的論理和をとった後判定し（ステップＳ８０７）、最終的な演算値をバックアップパリティデータ領域に設定する（ステップＳ８０８）。また、ＲＡＭアクセス禁止状態にする（ステップＳ８０９）。さらに、すべての出力ポートをオフ状態にする（ステップＳ８１０）。電源電圧が低下していくときには、各種信号線のレベルが不安定になってＲＡＭ内容が化ける可能性があるが、このようにＲＡＭアクセス禁止状態にしておけば、バックアップＲＡＭ内のデータが化けることはない。
【０３１８】
次いで、払出制御用ＣＰＵ３７１は、ループ処理に入る。すなわち何らの処理もしない状態になる。したがって、図５４に示されたリセットＩＣ９７６からのシステムリセット信号によって外部から動作禁止状態にされる前に、内部的に動作停止状態になる。よって、電源断時に確実に払出制御用ＣＰＵ３７１は動作を停止する。その結果、上述したＲＡＭアクセス禁止の制御および動作停止制御によって、電源電圧が低下していくことに伴って生ずる可能性がある異常動作に起因するＲＡＭの内容破壊等を確実に防止することができる。
【０３１９】
なお、この実施の形態では、停電発生ＮＭＩ処理では、最終部でプログラムをループ状態にしたが、ホールト（ＨＡＬＴ）命令を発行するように構成してもよい。
【０３２０】
また、レジスタの内容をＲＡＭ領域に格納した後にセットされるバックアップフラグは、上述したように電源投入時において復旧すべきバックアップデータがあるか否か（停電からの復旧か否か）を判断する再に使用される。また、ステップＳ８０１からＳ８１０の処理は、払出制御用ＣＰＵ３７１がシステムリセット回路９７５からのシステムリセット信号を受ける前に完了する。換言すれば、システムリセット回路９７５からのシステムリセット信号を受ける前に完了するように、電圧監視回路の検出電圧の設定が行なわれている。
【０３２１】
この実施の形態では、電力供給停止時処理開始時に、バックアップフラグの確認が行なわれる。そして、バックアップフラグが既にセットされている場合には電力供給停止時処理を実行しない。上述したように、バックアップフラグは、必要なデータのバックアップが完了し、その後電力供給停止時処理が完了したことを示すフラグである。したがって、たとえば、リセット待ちのループ状態で何らかの原因でサイドＮＭＩが発生したとしても電力供給停止時処理が重複して実行されてしまうようなことはない。
【０３２２】
ただし、割込処理中では他の割込がかからないような仕様のＣＰＵを用いている場合には、ステップＳ８０３の判断は不要である。
【０３２３】
また、この実施の形態では、払出制御用ＣＰＵ３７１は、マスク不能外部割込端子（ＮＭＩ端子）を介して電源基板からのＮＭＩ割込信号（電源監視手段からのＮＭＩ割込信号）を検知したが、ＮＭＩ割込信号をマスク可能割込端子（ＩＲＱ端子）に導入してもよい。その場合には、ＩＲＱ処理によって、図７０に示された停電発生ＮＭＩ処理が実行される。また、入力ポートを介してＮＭＩ割込信号を検知してもよい。その場合には、払出制御用ＣＰＵ３７１が実行するメイン処理において、入力ポートの監視が行なわれる。
【０３２４】
図７１は、バックアップパリティデータ作成方法の一例を説明するための説明図である。ただし、図７１に示す例では、簡単のために、バックアップデータＲＡＭ領域のデータのサイズを３バイトとする。電源電圧低下に基づく停電発生処理において、図７１に示すように、バックアップチェックデータ領域に、初期データ（この例では００Ｈ）が設定される。次に、「００Ｈ」と「Ｆ０Ｈ」の排他的論理和がとられ、その結果と「１６Ｈ」の排他的論理和がとられる。さらに、その結果と「ＤＦＨ」の排他的論理和がとられる。そして、その結果（この例では「３９Ｈ」）を反転して得られた値（この例では「Ｃ６Ｈ」）がバックアップパリティデータ領域に設定される。
【０３２５】
電源が再投入されたときには、停電復旧処理においてパリティ診断が行なわれる。バックアップ領域の全データがそのまま保存されていれば、電源再投入時に、図７１に示すようなデータがバックアップ領域に設定されている。
【０３２６】
ステップＳ７０４の処理において、払出制御用ＣＰＵ３７１は、図７０のステップＳ８０６およびステップＳ８０７にて実行された処理と同様の処理を行なう。すなわち、バックアップチェックデータ領域に、初期データ（この例では００Ｈ）が設定され、「００Ｈ」と「Ｆ０Ｈ」の排他的論理和がとられ、その結果と「１６Ｈ」の排他的論理和がとられる。さらに、その結果、「ＤＦＨ」の排他的論理和がとられる。そして、その結果（この例では「３９Ｈ」）を反転した最終演算結果を得る。バックアップ領域の全データがそのまま保存されていれば、最終的な演算結果は、「Ｃ６Ｈ」、すなわち、バックアップチェックデータ領域に設定されているデータと一致する。バックアップＲＡＭ領域内のデータにビット誤りが生じた場合には、最終的な演算結果は「Ｃ６Ｈ」にならない。
【０３２７】
よって、払出制御用ＣＰＵ３７１は、最終的な演算結果とバックアップチェックデータ領域に設定されているデータとを比較して、一致すればパリティ診断正常とする。一致しなければパリティ診断異常とする。
【０３２８】
以上のように、この実施の形態では、払出制御手段には、遊技機の電源が断しても、所定期間電源バックアップされる記憶手段（この例ではバックアップＲＡＭ）が設けられ、電源投入時に、払出制御用ＣＰＵ３７１（具体的には払出制御用ＣＰＵ３７１が実行するプログラム）は、記憶手段がバックアップ状態にあればバックアップデータに基づいて払出状態を回復させる払出状態復旧処理（ステップＳ７０６）を行なうように構成される。
【０３２９】
以下、払出復旧処理について説明する。
図７２は、図５５のステップＳ７０６に示された払出状態復旧処理の一例を示すフローチャートである。この例では、払出制御用ＣＰＵ３７１は、バックアップＲＡＭに保存されていた値をレジスタに復元する（ステップＳ８６１）。そして、バックアップＲＡＭに保存されていたデータに基づいて停電時の払出状態を復旧するための処理を行なう。たとえば、賞球中処理中フラグのセット等を行なう。
【０３３０】
払出状態を復帰させると、この実施の形態では、払出制御用ＣＰＵ３７１は、前回の電源断時の割込許可／禁止状態を復帰させるため、バックアップＲＡＭに保存されていたパリティフラグの値を確認する（ステップＳ８６２）。パリティフラグがクリアであれば、割込許可設定を行なう（ステップＳ８６３）。一方、パリティフラグがオンであれば、そのまま（ステップＳ７０１ａで設定された割込禁止状態のまま）払出状態復旧処理を終える。
【０３３１】
なお、ここでは、払出状態復旧処理が終了すると払出制御メイン処理にリターンするように払出状態復旧処理プログラムが構成されているが、電力供給停止時処理において保存されているスタックポインタから出すスタックエリア（バックアップＲＡＭ領域にある）に記憶されているアドレス（電源断時のＮＭＩ割込発生時に実行されていたアドレス）に戻るようにしてもよい。
【０３３２】
上述したように、初期設定処理を開始した後、払出状態復旧処理を終える前まで、または、初期化処理を終える前までは、割込禁止状態とする構成としたことで、割込により処理が中断されることを防止することができるため、初期設定、バックアップデータ記憶領域の内容に応じて行なわれる電源断時の払出状態に復旧させるか否かの判断、および復旧処理（または初期化処理）を確実に完了させることができる。なお、上記のように復旧処理を終える前まで割込禁止状態とする構成とした場合であっても、電源断時の割込禁止／許可状態はパリティフラグによりバックアップしているため、復旧処理において電源断時の割込禁止／許可状態を確実に復旧させることができる。
【０３３３】
図７３は、遊技機の電源断時の電源低下やＮＭＩ割込信号（ここでは、電源断信号）の様子を示すタイミング図である。遊技機に対する電力供給が絶たれると、最も高い直流電源電圧であるＶSLの電圧値は徐々に低下する。そして、この例では、＋２２Ｖまで低下すると、電源基板９１０に搭載されている電源監視用ＣＩ９０２から電源断信号（電圧低下信号）が出力される（ローレベルになる）。
【０３３４】
電源断信号は、電気部品制御基板（図７３に示す例では主基板３１および払出制御基板３７）に導入され、ＣＰＵ５６および払出制御用ＣＰＵ３７１のＮＭＩ端子に入力される。ＣＰＵ５６および払出制御用ＣＰＵ３７１は、上述したＮＮＭＩ処理によって、所定の電力供給停止時処理を実行する。
【０３３５】
ＶSLの電圧値がさらに低下して所定値（この例では＋９Ｖ）にまで低下すると、主基板３１や払出制御基板３７に搭載されているリセットＩＣ６５１の出力がローレベルになり、ＣＰＵ５６および払出制御用ＣＰＵ３７１がシステムリセット状態になる。なお、ＣＰＵ５６および払出制御用ＣＰＵ３７１は、システムリセット状態とされる前に、電力供給停止時処理を完了している。
【０３３６】
ＶSLの電圧値がさらに低下してＶcc（各種回路を駆動するための＋５Ｖ）を生成することが可能な電圧を下回ると、各基板において各種回路が動作できない状態となる。しかし、少なくとも主基板３１や払出制御基板３７では、電力供給停止時処理が実行され、ＣＰＵ５６および払出制御用ＣＰＵ３７１がシステムリセット状態とされている。
【０３３７】
リセットＩＣ９７６が電源断を検知するための所定値は、ＣＰＵ３７１を動作させる通常時の電圧より低いが、払出制御用ＣＰＵ３７１がしばらくの間動作し得る程度の電圧である。また、リセットＩＣ９７６が払出制御用ＣＰＵ３７１が必要とする電圧（この例では＋５Ｖ）よりも高い電圧を監視するように監視されているので、払出制御用ＣＰＵ３７１が必要とする電圧に対して監視範囲を広げることができる。したがってより精密な監視を行なうことができる。
【０３３８】
また、この実施の形態では、電源基板９１０に搭載されている電源監視回路が、遊技機で使用される直流電圧のうち最も高い電源ＶSLの電圧を監視して、その電源の電圧が所定値を下回ったら電圧低下信号（電源断検出信号）を発生する。図７３に示すように、電源断検出信号から出力されるタイミングでは、ＩＣ駆動電圧は、まだ各種回路素子を十分駆動できる電圧値になっている。したがって、ＩＣ駆動電圧で動作する払出制御基板３７の払出制御用ＣＰＵ３７１が所定の電力供給停止処理を行なうための動作時間が確保されている。
【０３３９】
なお、ここでも、電源監視回路は、遊技機で使用される直流電圧のうちで最も高い電源ＶSLの電圧を監視することになるが、電源断検出信号を発生するタイミングが、ＩＣ駆動電圧で動作する電気部品制御手段が所定の電力供給停止時処理を行なうための動作時間が確保されるようなタイミングであれば、監視対象電圧は、最も高い電源ＶSLの電圧でなくてもよい。すなわち、少なくともにＩＣ駆動電圧よりも高い電圧を監視すれば、電気部品制御手段が所定の電力供給停止時処理を行なうための動作時間が確保されるようなタイミングで電源断検出信号を発生することができる。
【０３４０】
この場合、上述したように、監視対象電圧は、賞球カウントスイッチ３０１Ａ等の遊技機の各種スイッチに供給される電圧が＋１２Ｖであることから、電源断時のスイッチオン誤検出の防止も期待できる電圧であることは好ましい。すなわち、スイッチに供給される電圧（スイッチ電圧）である＋１２Ｖ電源電圧が落ち始める以前の段階で、電圧低下を検出できることが望ましい。よって、少なくともスイッチ電圧よりも高い電圧を監視することが好ましい。
【０３４１】
ただし、監視範囲が狭まるが、電圧監視回路および他の電圧監視回路の監視電圧として＋５Ｖ電源電圧を用いることも可能である。その場合にも、電圧監視回路の検出電位は、他の電圧監視回路の検出電位よりも高く設定されている。
【０３４２】
以上説明したようにバックアップデータの有無により電源断時の状態に復旧するか否かの判別を行なうようにしたことで、停電後の電源復旧時などにおいて電源投入されたときに、バックアップデータ記憶領域の内容に応じて電源断時のデータに復旧されるか否かの判断を行なうことができる。したがって、バックアップデータに基づく制御を実現することができるとともに、不必要な復旧処理の実行を防止することができる。
【０３４３】
また、上述したようにバックアップデータの状態により電源断時の状態に復旧するか否かの判断を行なうようにしたことで、停電後の電源復旧時などにおいて電源投入されたときに、バックアップデータ記憶領域の内容のデータに応じて電源断時の状態に復旧させるか否かの判断を行なうことができる。したがって、正常なバックアップデータに基づく制御を実現することができるとともに、異常が発生したバックアップデータに基づく復旧処理の実行を防止することができる。
【０３４４】
また、上述したように初期設定処理を開始した後、復旧処理を終える前まで、また初期処理を終える前までの値（初期準備処理の間は、）は、割込禁止状態とする構成としたことで、割込により処理が中断されることを防止することができるため、初期設定、バックアップデータ記憶領域内の内容に応じて行なわれる電源断時の状態に復旧されるか否かの判断、および復旧処理（または初期化処理）を確実に完了させることができる。なお、上記のような復旧処理を終える前まで割込禁止状態とする構成とした場合であっても、電源断時の割込禁止／許可状態をパリティフラグによりバックアップしているため、復旧処理において電源断時の割込禁止／許可状態を確実に復旧させることができる。この場合、上記初期準備処理において含まれる処理は一例であり、初期準備処理はたとえば、初期設定処理を監視した後バックアップデータに基づく復旧を行なうか否かを決定するまでの間の処理など、上述した処理の一部であってもよい。
【０３４５】
なお、上述した各実施の形態では、電源監視手段は、電源基板および電気部品制御基板のいずれかに設置されたが、どこに設置されていてもよく、遊技機の構造上の都合に応じて任意位置に設置することができる。
【０３４６】
そして、上記の各実施の形態では、記憶手段としてＲＡＭを用いた場合を示したが、記憶手段として、電気的に書換が可能な記憶手段であればＲＡＭ以外のものを用いてもよい。
【０３４７】
また、上述した各実施の形態では、遊技制御手段以外の他の電気部品制御手段として払出制御手段を示したが、表示制御手段、音声制御手段およびランプ制御手段についても、上述した制御を行なうように構成してもよい。
【０３４８】
また、上述実施の形態では、電源監視回路は、電源基板９１０に設けられたが、電源監視回路は、主基板３１や払出基板３７の電気部品制御基板に設けられていてもよい。なお、電源回路が搭載された電気部品制御基板が構成される場合には、電源基板には、電源監視回路が搭載されない。
【０３４９】
上記の各実施の形態のパチンコ遊技機１は、始動入賞に基づいて可変表示部９に可変表示される特別図柄の停止図柄が所定の図柄に組合せとなると所定の遊技価値が遊技者に付与可能になる第１種パチンコ遊技機であったが、始動入賞に基づいて開放する電動役物の所定領域への入賞があると所定遊技価値が遊技者に付与可能になる第２種パチンコ遊技機や、始動入賞に基づいて可変表示される図柄の停止図柄が所定の図柄の組合せになると開放する所定電動役物への入賞があると所定の権利が発生または継続する第３種パチンコ遊技機であっても、本発明を適用できる。
【０３５０】
さらに、パチンコ遊技機にとらわれず、スロット遊技機等においても、電源投入による電源断時に電源断直前のデータをバックアップＲＡＭ等に保存し、電源復旧時に保存データに基づく制御再開処理を行なうように構成されている場合などには本発明を適用することができる。たとえば、スロット遊技機に適用した場合には、内部フラグ（ビッグ、レギュラー、小役などのフラグ）やビッグ中などの状態を復旧させることができる。
【０３５１】
上記電力監視手段は、電圧の所定の値以下になったときに信号を送り出すようにしたが、電圧が所定の値以上になったときに信号を出力するようにしてもよい。それにより、ＩＣ等の電気回路の損傷を防止できるとともに、消費電力の無駄を防止するようなことも可能となる。
【０３５２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０３５３】
【課題を解決する手段の具体例の効果】
請求項１に記載の本発明によれば、第２の電気部品制御基板には第１の電気部品制御基板を介して電力が供給されるため、電源基板に、電源基板と第２の電気部品制御基板と接続するためのコネクタを設ける必要がなくなる。それにより、電源基板に設けるコネクタの数を低減することができるため、電源基板の構造が簡単となる。また、電力供給停止時に確実なデータ保存が行なわれ、遊技者に不利益がもたらされることが防止される。また、第１の電源監視手段が第１の検出信号を出力するタイミングと第２の電源監視手段が第２の検出信号を出力するタイミングとの差を所望の所定時間に確実に設定することができる。さらに、チェックデータにもとづくチェックによって記憶内容保存の確実化が図られる。
また、電力供給停止時において遊技球検出手段の出力がオン状態を呈するようになる以前の段階で電力供給停止を認識して電力供給停止時処理の状態に移行するために、遊技球検出手段のオン誤検出を防止できる状態となる。さらに、第１の電気部品制御マイクロコンピュータの正常な動作が担保できない電圧にまで低下する以前の段階において、第１の電気部品制御マイクロコンピュータを動作停止状態にするために、第１の電気部品制御マイクロコンピュータが不定データに基づいて異常動作してしまう不都合を防止することができる。
【０３５４】
請求項２に記載の本発明によれば、請求項１に記載の発明の効果に加えて、以下のような効果がある。本発明においては、第１の電気部品制御基板が、遊技を制御するための遊技制御マイクロコンピュータを備えた遊技制御基板を含み、第２の電気部品制御基板が、遊技制御マイクロコンピュータから出力された電気信号に基づいて画像を可変表示させる可変表示手段を制御する表示制御マイクロコンピュータを備えた表示制御基板を含む。そのため、電源基板と表示制御基板とを接続するためのコネクタを電源基板に設ける必要がなくなる。それにより、機種変更にともない表示制御基板を必要としなくなる場合において、電源基板には未接続のコネクタが存在しなくなる。その結果、未接続のコネクタが存在することによって生じる、電源基板の未接続のコネクタから不正制御を行なうための情報が入力されるおそれがなくなる。したがって、機種変更にともなって生じる不正制御を予め防止するような構造にすることができる。
【０３５５】
請求項３に記載の本発明によれば、請求項１または請求項２に記載の発明の効果に加えて、第２の電気部品制御基板は、電気部品の制御に必要な電力を作成する電力作成手段を有しているため、外部に第２の電気部品制御基板に必要な電力を作成する電力作成手段を設ける必要がなくなる。
【０３５７】
請求項４に記載の本発明によれば、請求項１〜請求項３のいずれかに記載の発明の効果に加えて、電源基板が遊技の進行に応じた所定条件の成立により遊技価値を付与する制御を行なうための価値付与制御マイクロコンピュータを備えた価値付与制御基板へ必要な電力を直接供給するため、第１の電気部品制御基板は価値付与制御基板へ電力を供給するための端子等を備える必要がなくなる。その結果、第１の電気部品制御基板の構造が簡単となる。
請求項５に記載の本発明によれば、請求項１〜請求項４のいずれかに記載の発明の効果に加えて、第１の電気部品制御マイクロコンピュータにより、電力供給開始時に、電力供給停止直前の内容が記憶手段に保持されているか否かが判定されて保持されていることを条件にチェックデータにもとづくチェックが行われる一方、保持されていないときには電源投入時に実行される初期化処理が実行されるために、保持されていないときのチェックデータにもとづくチェックが省かれる。
【図面の簡単な説明】
【図１】 パチンコ遊技機の正面図である。
【図２】 パチンコ遊技機の背面図である。
【図３】 機構盤周辺の構成を示す遊技機の背面図である。
【図４】 遊技制御基板の回路構成を示すブロック図である。
【図５】 表示制御基板を回路構成を示すブロック図である。
【図６】 音声制御基板の回路構成を示すブロック図である。
【図７】 ランプ制御基板の回路構成を示すブロック図である。
【図８】 賞球制御基板に関連する構成要素を示すブロック図である。
【図９】 電源基板の周辺を示す図である。
【図１０】 音声制御系統の基板を示す図である。
【図１１】 音声制御基板の内部の電源引込口近傍の電気回路を示す図である。
【図１２】 音声制御基板の内部のバッファ回路周辺の電気回路を示す図である。
【図１３】 音声制御基板の内部の音声制御用ＣＰＵ周辺の電気回路を示す図である。
【図１４】 音声制御基板の内部の音声合成ＩＣおよび音声データＲＯＭの周辺の電気回路を示す図である。
【図１５】 音声制御基板の内部の音声切換回路および音声増幅回路の周辺の電気回路を示す図である。
【図１６】 表示制御系統の基板を示す図である。
【図１７】 表示制御基板の内部の電源引込口近傍の電気回路を示す図である。
【図１８】 表示制御基板の内部のバッファ回路周辺の電気回路を示す図である。
【図１９】 表示制御基板の内部の表示制御用ＣＰＵ周辺の電気回路を示す図である。
【図２０】 表示制御基板の内部の表示制御データＲＯＭ周辺の電気回路を示す図である。
【図２１】 表示制御基板の内部の水晶発振器周辺の電気回路を示す図である。
【図２２】 表示制御基板の内部の水晶発振器周辺の電気回路を示す図である。
【図２３】 表示制御基板の内部のリセット回路周辺の電気回路を示す図である。
【図２４】 表示制御基板の内部のＶＤＰ周辺の電気回路を示す図である。
【図２５】 表示制御基板の内部のＶＲＡＭおよびキャラクタＲＯＭの周辺の電気回路を示す図である。
【図２６】 表示制御基板の内部のトランジスタからＣＲＴまでの電気回路を示す図である。
【図２７】 ランプ制御基板を示す図である。
【図２８】 ランプ中継基板およびランプ中継Ａ基板に接続される基板を示す図である。
【図２９】 枠用ランプ中継Ａ基板および枠用ランプ中継Ａ基板に接続される基板を示す図である。
【図３０】 ランプ制御基板の内部の電源引込口近傍の電気回路を示す図である。
【図３１】 ランプ制御基板内部のバッファ回路周辺の電気回路構造を示す図である。
【図３２】 ランプ制御基板内部のＣＰＵ周辺の電気回路構造を示す図である。
【図３３】 ランプ制御基板からランプ中継基板へ信号を出力する配線の一部を示す図である。
【図３４】 ランプ制御基板から枠用ランプ中継Ａ基板へ信号を出力する配線の一部を示す図である。
【図３５】 ランプ制御基板からランプ中継基板へ信号を出力する配線の一部を示す図である。
【図３６】 ランプ制御基板からランプ中継基板へ信号を出力する配線の一部を示す図である。
【図３７】 表示制御基板の他の例を示すブロック図である。
【図３８】 主基板の電源入力回路周辺を示す図である。
【図３９】 電源監視および電源バックアップのためのＣＰＵ周りの一構成例を示すブロック図である。
【図４０】 電源基板の一構成例を示すブロック図である。
【図４１】 主基板におけるＣＰＵが実行するメイン処理の例を示すフローチャートである。
【図４２】 遊技状態復旧処理を実行するか否かの決定方法の例を示す説明図である。
【図４３】 初期化処理の例を示すフローチャートである。
【図４４】 ２ｍｓタイマ割込処理の例を示すフローチャートである。
【図４５】 初期設定処理の例を示すフローチャートである。
【図４６】 遊技制御処理の例を示すフローチャートである。
【図４７】 停電発生ＮＭＩ処理の例を示すフローチャートである。
【図４８】 バックアップパリティデータ作成方法の例を説明するための説明図である。
【図４９】 遊技状態復旧処理の例を示すフローチャートである。
【図５０】 払出制御コマンドのコマンド形態の一例を示す説明図である。
【図５１】 払出コマンドの内容の一例を示す説明図である。
【図５２】 払出制御コマンドの送出形態の他の例を示すタイミング図である。
【図５３】 払出制御コマンドの送出形態の一例を示すタイミング図である。
【図５４】 電源監視および電源バックアップのための払出制御用ＣＰＵ周りの一構成例を示すブロック図である。
【図５５】 払出制御用ＣＰＵが実行するメイン処理の例を示すフローチャートである。
【図５６】 払出制御用ＣＰＵの初期設定処理の一例を示すフローチャートである。
【図５７】 払出制御用ＣＰＵの初期化処理の一例を示すフローチャートである。
【図５８】 払出制御用ＣＰＵの初期化処理の一例を示すフローチャートである。
【図５９】 払出制御手段におけるＲＡＭの一構成例を示す説明図である。
【図６０】 払出制御用ＣＰＵのコマンド受信処理の例を示すフローチャートである。
【図６１】 払出制御用ＣＰＵが実行する払出制御処理の例を示すフローチャートである。
【図６２】 スイッチ処理の例を示すフローチャートである。
【図６３】 コマンド解析実行処理の例を示すフローチャートである。
【図６４】 払出停止状態設定処理の例を示すフローチャートである。
【図６５】 プリペードカードユニット制御処理の例を示すフローチャートである。
【図６６】 球貸し制御処理の例を示すフローチャートである。
【図６７】 球貸し制御処理の例を示すフローチャートである。
【図６８】 賞球制御処理の例を示すフローチャートである。
【図６９】 賞球制御処理の例を示すフローチャートである。
【図７０】 払出制御用ＣＰＵが実行する停電発生ＮＭＩ処理の例を示すフローチャートである。
【図７１】 バックアップパリティデータ作成方法の例を説明するための説明図である
【図７２】 払出制御用ＣＰＵが実行する払出復旧処理の例を示すフローチャートである。
【図７３】 遊技機の電源断時の電源低下やＮＭＩ信号の様子の例を示すタイミング図である。
【符号の説明】
２７ スピーカ、２８ｂ，２８ｃ 遊技効果ランプ、３１ 主基板、３５ ランプ制御基板、３７ 払出制御基板、５３ 基本回路、５６ ＣＰＵ、６５ システムリセット回路、７０ 音声制御基板、８０ 表示制御基板、８２ ＣＲＴ、９１ 発射制御基板、９７ 玉払出装置、１０１ 表示制御用ＣＰＵ、３７１払出制御用ＣＰＵ、１０９ スイッチグレギュレータ、２８０ ＬＣＤ、６５２ コンデンサ、９０２ 電源監視用ＩＣ、９１０ 電源基板、９０２ 電源監視用ＩＣ、９１６ バックアップ電源となるコンデンサ、９７７ コンデンサ。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a gaming machine represented by a pachinko gaming machine, a coin gaming machine or a slot machine. Specifically, the present invention relates to a gaming machine in which a power supply board is provided separately from other control boards.
[0002]
[Prior art]
As an example of electrical component control means such as a pachinko game machine, a coin game machine, or a slot machine, what is conventionally known as this type of game machine, an external power source is connected to each control board. A power supply board for supplying power, a game board for controlling the gaming state of the gaming machine, a game medium payout control means for controlling the payout of game media, a display control board for controlling a variable display device whose display state can be changed, and a light emitter Some of the light emitter control means for controlling the light emission and the sound generation means include a sound control means for controlling the generation of sound.
[0003]
[Problems to be solved by the invention]
In the above gaming machine, power is separately supplied from the power supply board to each control board. For this reason, the power supply board is provided with a connector for connecting to the game board, the payout control board, the display control board, the light emitter control board, and the sound control board through wiring. As a result, it is necessary to provide a large number of connectors in the connector of the power supply board, and thus structural restrictions become severe.
[0004]
In addition, when the model is changed from the first type pachinko gaming machine having the variable display device or the third type pachinko gaming machine to the second type pachinko gaming machine not having the variable display device, the power supply board is accompanied by the model change. There is no need to replace it, but when using a power supply board provided with a connector for the display control board, the power supply board and the first or third type in the state changed to the second type pachinko gaming machine The connector for connecting the display control board used in the pachinko gaming machine remains unconnected. Therefore, when using the second type pachinko gaming machine, a wasteful connector is generated in the power supply board structure, and there is a possibility that unauthorized control information is input from the unconnected connector.
[0005]
The present invention has been made in view of the above-described problems. In the case of using a second type pachinko gaming machine, the power supply board structure is not wasted and incorrect control information is input from an unconnected connector. This is to provide a gaming machine that can prevent this.
[0006]
[Means for solving the problems and specific examples thereof]
  The present invention according to claim 1 includes a plurality of electrical components (CRT 82 or LCD 280, speaker 27, game effect lamps 28b, 28c, etc.) that are operated by supplied power,
  A first electric component control board (main board 31) having a first electric component control microcomputer for controlling each of the plurality of electric parts and a second electric component control having a second electric component control microcomputer A substrate (display control substrate 80);
  Provided in the game area where the game balls flow down (in the center of the game area 7, there is a variable display device 8. Further, below the variable display device 8, a start port 14 is formed. An electric starter 15 for start-up and a variable winning ball device 19 that is in an open state in which a hitting ball can be won by tilting the opening / closing plate 20 are provided.) It is detected that a winning is made in the winning area, and the first Electrical component controlsubstrateOutput detection signal toDetection means that outputs a high level signal when not detected and outputs a low level signal when detectedA game ball detecting means (a count switch 23 for detecting a ball won in the variable winning ball apparatus 19 is provided in the large winning opening of the variable winning ball apparatus 19. The special winning area includes a specific winning area and a normal winning area. The specific winning area is provided with a V count switch 22 for detecting a V winning: a gate switch 12 (see FIG. 6) on one of the two left and right passing gates 11. ) Is provided: The start winning ball won in the start opening 14 is detected by the start opening switch 17 (see FIG. 4) provided in the game board 6.V as the monitoring voltage SL When (+ 30V) is used, since the voltage supplied to the various switches of the gaming machine is + 12V, prevention of erroneous switch-on detection when the power is cut off can be expected. That is, when the voltage of the + 30V power supply is monitored, it is possible to detect a decrease in the level before + 12V created after the creation of + 30V starts to drop. Therefore, when the voltage of the + 12V power supply decreases, the switch output becomes an on-state. However, if the power-off is recognized by monitoring the + 30V power supply voltage that decreases faster than + 12V, the switch output is turned on before the switch output shows the on-state. It is possible to enter a state of waiting for recovery and not detect switch output.) And
  Rectifying means for converting an AC voltage from an AC power source into a DC voltage (FIG. 40: the rectifier circuit 912 generates a DC voltage of +30 V from AC 24 V and outputs the DC voltage to the DC-DC converter 913 and the connector 915).
  From the DC voltage converted from the AC voltage by the rectifying means, a first DC voltage that is lower than the DC voltage and is supplied to the game ball detecting means (the voltage supplied to the various switches of the gaming machine is + 12V) and a second DC voltage (mounted on each electric component control board) which is lower than the DC voltage supplied to the game ball detecting means and is the driving power supply voltage of the first electric component control microcomputer. DC voltage generating means (FIG. 40 is a block diagram showing a configuration example of the power supply board 910 of the gaming machine.) Each electrical component in the gaming machine Generates the voltages used by the control board and the mechanical components, in this example, AC24V, DC + 30V (VSL), DC + 21V, DC + 12V (VDD) and DC + 5V (Vcc) The rectifier circuit 912 generates a DC voltage of +30 V from the AC 24 V and outputs it to the DC-DC converter 913 and the connector 915. The DC-DC converter 913 generates +21 V, +12 V, and +5 V and outputs the generated voltage to the connector 915. A power supply board comprising:
  A DC voltage converted from an AC voltage by the rectifying means is monitored, and a first detection is made when it is detected that the DC voltage has dropped to a first detection voltage that is higher than the first DC voltage. First power supply monitoring means for outputting a signal (the first power supply monitoring circuit is a circuit for monitoring a voltage of any one of various DC currents used by the gaming machine to detect a power supply voltage drop. In the embodiment, the first power supply monitoring circuit monitors the power supply voltage of VSL, and generates a low-level voltage drop signal when the voltage value falls below a predetermined value, which is used in gaming machines. In this example, the maximum DC voltage is +30 V. In this example, the first detection condition for the first power supply monitoring means to output the detection signal is the +30 V power supply voltage. Reduced to + 22V However, the voltage value used here is an example, and other values may be used.)
  The first electrical component control board is directly supplied with the first DC voltage and the second DC voltage from the power supply board (the first electrical component to which necessary power is directly supplied from the power supply means). Control means (main substrate 31)),
  The second electric component control board is supplied with a DC voltage via the first electric component control board (second electric component control means supplied with electric power via the first electric component control means). (Display control board 80)),
  The first electrical component control microcomputer is
    The memory means (game control microcomputer 53 is used as a work memory. RAM 55 is used as a work memory. Among these, the RAM 55 is a power supply board. It is backed up by the backup power source from 910, and even if a power failure occurs unexpectedly, the RAM data is retained for a predetermined time.) Control can be resumed based on the retained data retained in the predetermined time. Existence (While no power is supplied from the + 5V power source that is the driving power source of the CPU 56 or the like, at least a part of the RAM is backed up by a backup power source supplied from the power supply board, and the content remains even if the power source for the gaming machine is shut off When the + 5V power supply is restored, the reset signal is sent from the system reset circuit 65. The CPU 56 returns to the normal operating state, and the necessary backup storage information is stored at that time, so that the game state at the time when the power failure occurs at the time of recovery from the power failure or the like may be restored. Yes: In pachinko machines, even in slot machines, data immediately before power-off is stored in a backup RAM when power is turned off by turning on the power, and control resumption processing based on the saved data is performed when power is restored It is configured),
    A predetermined power supply stop process that can be executed within a predetermined period is executed by the input of the first detection signal, and a result of calculation related to the storage contents of the storage means is obtained in the power supply stop process. 47 is a flowchart showing an example of a power failure occurrence NMI process executed in response to the NMI based on the voltage change signal from the power supply monitoring circuit of the power supply board 910. The process of saving the check data in the storage unit is executed. In the power failure occurrence NMI process, the CPU 56 first stores the contents of the interrupt prohibition flag in the parity flag in order to back up the interrupt permission / prohibition state immediately before the power failure such as a power failure (step S41). Next, the interrupt is set to disable (step S42) In the power failure occurrence NMI processing, checksum generation processing is performed to ensure the storage of the RAM contents. If another interrupt process is performed during this process, the checksum generation process may not complete before the voltage drops to a level at which the CPU cannot operate. Note that steps S44 to S50 in the power failure occurrence NMI processing are an example of power supply stop processing: An appropriate initial value is set in the backup check data area of the backup RAM area. It is set (step S46), the exclusive value is sequentially obtained for the initial value and the data in the backup RAM area, and then inverted (step S47), and the final operation value is set in the backup parity data area (step S48). ),further,
    The same DC voltage as the DC voltage monitored by the first power supply monitoring means is monitored, and the DC voltage is lower than the first detection voltage and is lower than the drive power supply voltage of the first electric component control microcomputer. Second power supply monitoring means for outputting a second detection signal when the second detection voltage is set to a higher value (the system reset circuit 65 is also shown in FIG. 39, but this embodiment Then, the system reset circuit 65 also serves as a second power supply monitoring circuit (second power supply monitoring means) .... The reset IC 651 has a power supply voltage equal to the power supply voltage monitored by the first power supply monitoring circuit. The voltage VSL is monitored, and a low level voltage drop signal is generated when the voltage value falls below a predetermined value (a value lower than the power supply voltage value at which the first power supply monitoring circuit outputs a voltage drop signal). A system reset is performed after a predetermined power supply stop process is performed in response to a voltage drop signal from the first power supply monitoring circuit 56. In this embodiment, the reset signal and the second power supply monitoring are performed. The voltage drop signal from the circuit is the same signal: For example, the detection voltage of the first power supply monitoring circuit (voltage that will output the voltage drop signal) is set to + 22V, and the second power supply monitoring circuit In this case, the first power supply monitoring circuit and the second power supply monitoring circuit monitor the voltage VSL of the same power supply, so that the first power supply monitoring circuit is set to +9 V. Can reliably set the difference between the timing at which the voltage drop signal is output and the timing at which the second voltage monitoring circuit outputs the voltage drop signal to a desired predetermined time. Power supply monitoring circuit Comprising a emitted voltage drop signal power supply stop process from the start of power supply stop process in response to it is time to reliably complete.)
  The second power supply monitoring means outputs the first power supply monitoring means after the first power supply monitoring means outputs the first detection signal and before the second power supply monitoring means outputs the second detection signal. The second detection signal is output to the first electric component control microcomputer when the electric component control microcomputer reaches the second detection voltage set so as to complete the processing when the power supply is stopped ( The reset IC 651 monitors the power supply voltage VSL that is equal to the power supply voltage monitored by the first power supply monitoring circuit, and the voltage value is a predetermined value (the power supply voltage at which the first power supply monitoring circuit outputs a voltage drop signal). Therefore, the CPU 56 performs a predetermined power supply stop process in response to the voltage drop signal from the first power supply monitoring circuit. Then, the system is reset: For example, the detection voltage of the first power supply monitoring circuit (voltage that will output the voltage drop signal) is set to + 22V, and the detection voltage of the second power supply monitoring circuit is set to + 9V. In such a configuration, since the first power supply monitoring circuit and the second power supply monitoring circuit monitor the voltage VSL of the same power supply, the first power supply monitoring circuit outputs a voltage drop signal. The difference between the output timing and the timing at which the second voltage monitoring circuit outputs the voltage drop signal can be reliably set to a desired predetermined time, which is generated from the first power supply monitoring circuit. The period from the start of the power supply stop process in response to the received voltage drop signal to the completion of the power supply stop process without fail.
  The first electrical component control microcomputer is stopped in response to the input of the second detection signal, performs a check based on the check data at the start of power supply, and if the check result is normal, Resuming control based on the held data held in the storage means (FIG. 41: when power to the gaming machine is turned on, in the main process, the CPU 56 first performs necessary initial settings (step S1). : Confirms whether or not the data width of the backup RAM area has been processed (NMI processing for generating a power failure such as parity data load in this example) when the power is cut off (step S2). In this case, processing for protecting the data in the backup RAM area is performed as will be described later. If there is backup data in the backup RAM area, in this embodiment, the CPU 56 performs data check of the backup RAM area (parity check in this example) (step S4). In the case of recovery after an unexpected power failure, the data in the backup RAM area should have been saved, so the check result is normal: If the check result is normal, the CPU 56 A game state recovery process for returning the internal state to the state at the time of power-off is performed (step S6) .... Then, the address is restored to the address indicated by the PC (program counter) stored in the backup RAM area (step S7). ).
[0007]
  According to a second aspect of the present invention, in addition to the configuration of the first aspect of the invention, the first electric component controlsubstrateIs a game control to control the gameGame control board provided with a microcomputer (first electric component control means includes game control means (main board 31) for controlling the game)The second electrical component controlsubstrateThe game controlMicrocomputerVariable display hand that variably displays images based on electrical signals output fromStepDisplay control to controlDisplay control board provided with a microcomputer (second electric component control means is a display control for controlling variable display means (variable display 10) for variably displaying an image based on an electric signal output from the game control means. Means (display control board 80).)Is included.
[0008]
  According to a third aspect of the present invention, in addition to the configuration of the first or second aspect of the invention, the second electric component controlsubstrateHas electric power generation means (switching regulator 109) for generating electric power necessary for control of the electrical components.
[0010]
  According to a fourth aspect of the present invention, in addition to the configuration of the invention according to any one of the first to third aspects, the power supply board gives a game value by establishing a predetermined condition according to the progress of the game. Necessary electric power is directly supplied to a value addition control board (dispensing control board 37) provided with a value addition control microcomputer for performing control.
  According to a fifth aspect of the present invention, in addition to the configuration of the first aspect of the present invention, the first electric component control microcomputer is configured to stop the power supply when power supply is started. It is determined whether or not the previous contents are held in the storage means, and a check based on the check data is performed on the condition that the contents are held (after the presence or absence of the backup data is confirmed in step S2, the backup data is If it exists, the backup area is checked in step S4). If not, the initialization process executed when the power is turned on is executed (if the confirmation result indicates that there is no backup, the initialization process is executed). (Steps S2 and S3): An initialization process executed when the power is turned on is executed (Steps S5 and S3).
[0016]
[Action]
  According to the first aspect of the present invention, the following effects can be obtained. Multiple electrical components operate with supplied power. FirstOne electrical component control board is provided with a first electrical component control microcomputer for controlling each of a plurality of electrical components.. FirstThe second electrical component control board is provided with a second electrical component control microcomputer for controlling each of the plurality of electrical components.. PlayBy the action of the game ball detecting means, it is detected that a prize has been won in a prize area provided in a game area where the game ball flows down, and the first electric component control is performed.substrateA detection signal is output atThe game ball detecting means outputs a high level signal when not detected and outputs a low level signal when detected.The AC voltage from the AC power source is converted into a DC voltage by the function of the rectifying means of the power supply substrate. A first DC voltage which is lower than the DC voltage and is supplied to the game ball detecting means from the DC voltage converted from the AC voltage by the rectifying means by the action of the DC voltage generating means of the power supply board, and the game A second DC voltage that is lower than the DC voltage supplied to the sphere detection means and is the drive power supply voltage of the first electric component control microcomputer is generated. By the action of the first power supply monitoring means, the DC voltage converted from the AC voltage by the rectifying means is monitored, and the DC voltage is reduced to the first detection voltage which is higher than the first DC voltage. When detected, a first detection signal is output. The first DC voltage and the second DC voltage are directly supplied from the power supply board to the first electric component control board. A DC voltage is supplied to the second electric component control board via the first electric component control board. By the action of the first electric component control microcomputer, it becomes possible to restart the control based on the held data held in the storage means capable of holding the contents immediately before the power supply is stopped when the power supply is started. , A predetermined power supply stop process that can be executed within a predetermined period by the input of the first detection signal is executed, and in the power supply stop process, a check obtained as a result of a calculation related to the storage contents of the storage means A process of saving the data in the storage means is executed. By the action of the second power supply monitoring means of the first electric component control microcomputer, the same DC voltage as the DC voltage monitored by the first power supply monitoring means is monitored, and the direct current voltage is determined from the first detection voltage. The second detection signal is output when the second detection voltage is lower than the driving power supply voltage of the first electric component control microcomputer. The second power monitoring means outputs the second detection signal after the first power monitoring means outputs the first detection signal by the action of the second power supply monitoring means of the first electric component control microcomputer. The second detection signal is output to the first electric component control microcomputer when the first electric component control microcomputer reaches the second detection voltage set so as to complete the process when the power supply is stopped Is done. The operation of the first electric component control microcomputer is stopped in response to the input of the second detection signal, and at the start of power supply, a check based on the check data is performed, and if the check result is normal, it is stored. Control is resumed based on the retained data retained in the means.
[0018]
  According to the second aspect of the present invention, in addition to the action of the first aspect of the invention,,First electrical component controlOf the game control board included in the boardGame controlMicrocomputerThe game is controlled by the action of.Second electrical component controlOf the display control board included in the boardDisplay controlMicrocomputerBy the work of,Game controlMicrocomputerThe variable display means for variably displaying the image based on the electrical signal output from is controlled.
[0019]
  According to the third aspect of the present invention, in addition to the function of the first or second aspect of the invention,,Second electrical component controlsubstrateThe power required for controlling the electrical components is generated by the power generation means.
[0021]
  According to the fourth aspect of the present invention, in addition to the action of the invention according to any one of the first to third aspects, the game is performed by establishing a predetermined condition according to the progress of the game by the action of the power supply board. Necessary electric power is directly supplied to a value addition control board provided with a value addition control microcomputer for performing control for giving value.
  According to the present invention described in claim 5, in addition to the operation of the invention described in any one of claims 1 to 4, the power supply is stopped by the first electric component control microcomputer when the power supply is started. A check based on the check data is performed on the condition that it is determined whether or not the immediately preceding contents are held in the storage means, and an initialization process that is executed when the power is turned on when not held is performed. Executed.
[0027]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below in detail with reference to the drawings. In the following embodiment, a pachinko gaming machine is shown as an example of a gaming machine, but the present invention is not limited thereto, and may be, for example, a coin gaming machine or a slot machine. It is possible to apply to all game machines.
[0028]
FIG. 1 is a front view of a pachinko gaming machine 1 in an example of a gaming machine according to the present invention. Referring to FIG. 1, a pachinko gaming machine 1 has a glass door frame 2 formed in a frame shape. A game board 6 is detachably attached to the rear of the glass door frame 2. A hitting ball supply tray 3 is provided on the lower surface of the glass door frame 2. Under the hitting ball supply tray 3, there are provided an extra ball receiving tray 4 for storing balls overflowing from the hitting ball supply tray 3 and an operation knob 5 for a player to hit the ball. When the player operates the operation knob 5, the pachinko balls stored in the hit ball supply tray 3 can be launched one by one. In the center of the game area 7, a variable display device 8 for variably displaying a special symbol as an example of identification information is provided. The variable display device 8 includes a variable display 10 for a normal symbol in which a normal symbol is variably displayed as the hit ball passes through the passage gate 11, and a start-up memory display composed of four LEDs (Light emit diodes). 18 are provided. Further, below the variable display device 8, there are provided a starting electric accessory 15 having a starting opening 14, and a variable winning ball device 19 that is in an open state in which a hitting ball can be won by tilting the opening / closing plate 20. It has been. The starting electric member 15 is provided with blade members 150 on the left and right. In addition, as the general winning opening, winning openings 24 are provided on the upper portion of the variable display device 8 and on the left and right sides of the variable winning ball apparatus 19, respectively. Reference numeral 26 denotes an out port that is collected as an out ball when the hit ball that has been driven does not win any winning opening or variable winning ball apparatus, and 25 is a decorative lamp.
[0029]
A game effect LED 28a and game effect lamps 28b and 28c as frame lamps, a prize ball lamp 51 which is turned on when award balls are paid out, a lamp ball break lamp 52 which is turned on when the ball is blown, An unpaid prize ball lamp 29 that is turned on when the ball is unpaid is provided, and speakers 27, 27 for generating sound effects such as stereo sound are provided on the left and right above the game area 7. ing.
[0030]
The variable display device 8 is configured to display a plurality of types of special symbols, characters for enhancing the effect of the game, predetermined messages, and the like on the central variable display unit 9. For example, the variable display unit 9 can display an image of three variable display areas 100a, 100b, and 100c capable of variably displaying the left, right, and right special symbols as shown in the figure by switching the display state. In each of the variable display areas 100a, 100b, and 100c, a plurality of types of special symbols are scroll-displayed from top to bottom on the condition that a start winning has occurred. After that, when the predetermined time has elapsed and the scrolling of the symbols is stopped and the variable display is ended, if a double-hit symbol (for example, 777) of the big hit symbol is displayed, it is a big hit. If it is a big hit, the opening / closing plate 20 of the variable winning ball apparatus 19 tilts and the big winning opening is opened. As a result, the first state is controlled to be advantageous to the player who can win the hit ball in the big winning opening, and the gaming state becomes the specific gaming state (big hit state) advantageous to the player.
[0031]
A count switch 23 for detecting a ball won in the variable winning ball apparatus 19 is provided inside the large winning opening of the variable winning ball apparatus 19. The special winning opening is divided into a specific winning area and a normal winning area, and a V count switch 22 for detecting a V winning is provided in the specific winning area. The winning ball that has won the specific winning area is detected by the V count switch 22 and then detected by the count switch 23. On the other hand, a normal winning ball won in the normal winning area is detected only by the count switch 23 in the large winning opening. Each time a winning ball won in the variable winning ball device 19 is detected by the count switch 23, 15 prize balls are paid out.
[0032]
The first state of the variable winning ball apparatus 19 is either when the number of hit balls that have entered the big winning opening reaches a predetermined number (for example, 9) or when a predetermined period (for example, 30 seconds) has elapsed. When the earlier condition is established, the process is temporarily terminated and the opening / closing plate 20 is closed. Thereby, the variable winning ball device 19 is controlled to the second state which is disadvantageous for the player who cannot win a hit ball. Then, on the condition that the hit ball that has entered during the period in which the variable winning ball apparatus 19 is in the first state has made a specific winning in the specific winning area and has been detected by the V count switch 22, the variable winning ball is again detected. The repeated continuation control for setting the device 19 to the first state is executed. The upper limit number of executions of this repeated continuation control is set to 16 times, for example. In the repeated continuation control, a state in which the variable winning ball device 19 is in the first state is called a round. When the upper limit number of executions of the repeated continuation control is 16, the variable winning ball apparatus 19 can be set to the first state for 16 rounds from the first round to the 16th round. Note that the number detected by the count switch 23 and the number of rounds are displayed by a number display unit 80a including a 7-segment display unit.
[0033]
A starting electric accessory 15 is provided below the variable display device 8. A starting port 14 provided with a blade member 150 is formed in the center of the starting electric accessory 15, and a passage gate 11 is formed on both sides thereof. A gate switch 12 (see FIG. 6) is provided in one of the two left and right passing gates 11, and the normal symbol display 10 is variable on condition that a hit ball is detected by the gate switch 12. Be started. In addition, when a hit ball is further detected by the gate switch 12 while the normal symbol display 10 is variably displayed, the passing ball is stored with “4” as the upper limit of the stored number, and the stored number Is displayed by the number of lighted LEDs on a normal memory start memory display (not shown).
[0034]
The normal symbol display 10 is composed of 7 segment LEDs. If the display result of the normal symbol display 10 is 7, it is “winning”, otherwise it is “lost”. When the “winning” display result is derived on the normal symbol display 10, the pair of left and right blade members 150 provided on the starting electric accessory 15 is opened once. As a result, the starter electric accessory 15 is opened and the hitting ball becomes easier to win. If one starting ball wins when the starting electric accessory 15 is in the open state, the blade member 150 closes to the original position and the hit ball returns to a state where it is difficult to start. Further, if a predetermined opening period elapses after the starting electric accessory 15 is in the open state, the blade member 150 is closed to the original position and the open state is ended even if the start winning is not generated. In the probability fluctuation state described later, the starter electric accessory 15 is opened twice and the opening period of one time is extended.
[0035]
The start winning ball won in the start opening 14 is detected by a start opening switch 17 (see FIG. 4) provided on the game board 6. When the start winning ball is detected by the start port switch 17, a predetermined number of prize balls are paid out, and the variable display device 8 is variably started based on the detection output. The start prize detected by the start port switch 17 while the variable display device 8 is variably displayed is stored with “4” as the upper limit of the stored number, and the stored number is displayed on the start storage display 18 by the number of lit LEDs. The
[0036]
When the jackpot result displayed on the variable display device 8 is constituted by a specific probability variation symbol (for example, “7” of the number symbol), after the end of the specific gaming state based on the jackpot, The probability variation state in which the probability that a big hit occurs is higher than that in the normal gaming state). In the following, jackpots with probability variation symbols are referred to as probability variation jackpots. Once the probability variation jackpot occurs once in the normal gaming state, the probability variation state is continuously controlled until at least a predetermined probability variation continuation number (for example, once or twice) has occurred. Further, if a probability variation big hit occurs during the probability variation state, the probability variation continuation count is counted again after that probability variation big hit, and then the probability variation state continues until at least the number of probability variation continuations occurs. If the jackpot that has reached the probability variation continuation count is due to a non-probability variation symbol other than the probability variation symbol, the normal gaming state in which the probability variation does not occur is returned.
[0037]
Therefore, when no restriction is placed on the continuous control of the probability variation state, the probability variation state continues indefinitely at least as long as the big hit that has reached the number of times of the probability change continues is the probability change big hit. In the case of this pachinko gaming machine 1, once the probability variation state continues to some extent, once the probability variation jackpot is continuously generated during the probability variation state in order to end the continuous control to the probability variation state, An upper limit has been set. When the big hit display mode is determined to be an uncertain change big hit based on the upper limit number of times, the continuous control of the probability variation state is forcibly terminated at that time. It is to be noted that the restriction that prohibits the big hit with the probability variation symbol is called a limiter operation.
[0038]
In the probability variation state, the probability of hitting the normal symbol increases, and the variable display period (variation time) from when the normal symbol variable display starts until the display result is derived and displayed is shortened. Further, in the probability variation state, the number of times the starter electric component 15 is opened from the normal symbol hit increases from 1 to 2, and the opening period of one time increases from 0.2 seconds to 1.4 seconds. Extended.
[0039]
Next, the structure of the back surface of the pachinko gaming machine 1 will be described with reference to FIG. On the back surface of the variable display device 8, as shown in FIG. 2, a prize ball tank 38 is provided above the mechanism plate 36, and the prize ball is placed from above in a state where the pachinko gaming machine 1 is installed on the gaming machine installation island. It is supplied to the prize ball tank 38. The prize balls in the prize ball tank 38 pass through the guide rod 39 and reach the ball dispensing device.
[0040]
The mechanism plate 36 includes a variable display control unit 129 for controlling the variable display unit 9 via the relay board 30, a game control board (main board) 31 covered with a board case 32 and mounted with a game control microcomputer, Relay board 33 for relaying a signal between the variable display control unit 129 and the game control board 31, a power supply unit box 319 for accommodating a power supply board 910 (see FIG. 9), and a prize ball for controlling the payout of prizes A prize ball control board 37 on which a control microcomputer or the like is mounted is installed. Further, a ball hitting device 34 that launches a hit ball into the game area 7 using the rotational force of the motor and a lamp control board 35 are installed below the mechanism plate 36.
[0041]
FIG. 3 is a rear view of the mechanism plate 36 of the pachinko gaming machine 1 as viewed from the back. A power supply unit box 319 is provided on the upper right side of the mechanism plate 36. The power supply board 910 (see FIG. 9) accommodated in the power supply unit box 319 generates a plurality of power supplies having different voltages.
[0042]
As shown in FIG. 3, the ball that has passed through the guide rod 39 passes through the ball break detection switch 187 (187a, 187b), and reaches the ball dispensing device 97 via the ball supply rod 186 (186a, 186b). The guide rod 39 is provided with a ball breakage detection switch 167 for detecting a ball breakage upstream of the ball breakage switch 187.
[0043]
The balls paid out from the ball payout device 97 are supplied to the hitting ball supply tray 3 provided on the front surface of the pachinko gaming machine 1 through the communication port 45. A surplus ball passage 46 communicating with the surplus ball receiving tray 4 provided on the front surface of the pachinko gaming machine 1 is formed on the side of the communication port 45. A lot of balls based on the winnings are paid out and the hitting ball supply tray 3 becomes full. Finally, when the balls reach the contact port 45 and further balls are paid out, the balls pass through the surplus ball passage 46 to the surplus ball receiving tray 4. Led. When the ball is further paid out, the sensing lever 47 presses the full switch 48 and the full switch 48 is turned on. In this state, the rotation of the payout motor in the ball payout device 97 is stopped and the operation of the ball payout device 97 is stopped, and the driving of the ball hitting device 34 is stopped as necessary. In order to control the payout of the winning ball, the winning ball detection that detects the winning ball that has won the starting port switch 17, the V count switch 22 and the count switch 23, and various winning ports in a collective manner on the back side of the game board. A signal from the switch is sent to the game control board 31. When the ON signals of those switches are sent to the game control board 31, a prize ball number command for designating the number of prize balls determined corresponding to each prize opening is given from the game control board 31 to the prize ball control board 37. Sent.
[0044]
FIG. 4 is a block diagram for explaining a control circuit of the pachinko gaming machine 1. In FIG. 4, a game control board (main board) 31, a lamp control board 35, a prize ball control board 37, a sound control board 70, a display control board 80, and a launch control board 91 are provided as control boards. It is shown.
[0045]
The game control board 31, the prize ball control board 37, the lamp control board 35, the sound control board 70, the launch control board 91, and the display control board 80 are equipped with a microcomputer or the like. In each control board 31, 37, 35, 70, 80, when the power of the pachinko gaming machine 1 is turned on, initialization processing such as initialization of data in a RAM provided on the control board is performed, and the prize ball control is performed. The board 37, the lamp control board 35, the sound control board 70, and the display control board 80 can effectively receive commands from the game control board 31 when the initialization process is completed.
[0046]
The game control board 31 is a board on which a game control microcomputer (hereinafter, abbreviated as a game control microcomputer) 53 that controls the game control of the pachinko gaming machine 1 is mounted, and the other control boards 35, 37, 70, 80. Executes a control operation based on control commands (lamp control command, prize ball control command, voice control command, display control command) output to each from the game control board 31. Among these control commands, the lamp control command, the voice control command, and the display control command are common commands, and the common command is sent from the game control board 31 to each control board 35, 70, 80. Are output at the same time.
[0047]
When a control command is output from the game control board 31, an INT signal (strobe signal) indicating the valid period of the command is output accordingly. The INT signal is at a high level (off state) in the invalid state, and the signal is at a low level (on state) in the valid state.
[0048]
The game control board 31 includes a game control microcomputer 53, a switch circuit 58 that supplies signals from the switches to the game control microcomputer 53, and solenoids that drive the solenoids 16 and 21 in accordance with instructions from the game control microcomputer 53. Any of the circuit 59, an initial reset circuit 63 for resetting the game control microcomputer 53 when the power is turned on, and an I / O port unit (not shown) by decoding an address signal supplied from the game control microcomputer 53 An address decoding circuit 67 for outputting a signal for selecting the 1 / O port, jackpot information indicating the occurrence of a jackpot according to data supplied from the game control microcomputer 53, and starting information indicating the number of times the variable display device 8 is started. The host computer such as a hall management computer is used to provide probability variation information indicating that the probability variation has occurred. Including information output circuit 64 to be output to the motor. Further, the game control board 31 is provided with power supply monitoring means for monitoring the power supply voltage, as will be described later with reference to FIG.
[0049]
The game control microcomputer 53 includes a ROM 54 that stores a game control program and the like, a RAM 55 that is used as a work memory, and a CPU 56 that performs a control operation in accordance with the game control program. Among these, the RAM 55 is backed up by a backup power source from the power supply board 910, and the RAM data is retained for a predetermined time even if a power failure occurs unexpectedly.
[0050]
The switch circuit 58 is connected to the gate switch 12, the start port switch 17, the count switch 23, the V count switch 22, the winning ball detection switch 99 and the like, and detection signals from these switches are passed through the switch circuit 58. And input to the game control microcomputer 53.
[0051]
A ball payout device 97 and a card unit 50 are connected to the prize ball control board 37. The prize ball control board 37 drives the ball payout device 97 on the basis of the prize ball control command output from the game control board 31 and performs control to pay out the prize ball. Further, the prize ball control board 37 performs control for paying out a ball based on a control signal output from the card unit 50.
[0052]
A speaker 27 is connected to the sound control board 72. The sound control board 70 performs control to output various sound effects from the speaker 27 based on the sound control command output from the game control board 31.
[0053]
The lamp control board 35 includes a game effect LED 28a, game effect lamps 28b and 28c, a prize ball lamp 51, a ball break lamp 52, a variable display 10 for a normal symbol, a start memory display 18 for a special symbol, and a normal symbol. A number of lamps / LEDs such as a start memory display, a decorative lamp 25, and a lamp 29 with unpaid prize balls are connected. However, in FIG. 4, illustration of these connection states is omitted. The lamp control board 35 controls these lamps / LEDs based on the lamp control command output from the game control board 31.
[0054]
A variable display device 8 for special symbols is connected to the display control board 80 (not shown). The display control board 80 displays a predetermined image on the variable display unit 9 of the variable display device 8 in accordance with a display control command output from the game control board 31.
[0055]
A drive motor 94 and an operation knob (hitting ball operation handle) 5 are connected to the firing control board 91. The launch control board 91 drives and controls the drive motor 94 so that a hit ball is shot from a hit ball launching device (not shown) at a speed corresponding to the operation amount of the operation knob 5.
[0056]
FIG. 5 is a block diagram showing a circuit configuration in the display control board 80 together with a CRT 82 for displaying an image on the variable display device 8, output ports (ports A and B) 571 and 572 of the game control board 31, and an output buffer circuit 63. FIG. The output port 571 outputs 8-bit × 2 data as a display control command, and the output port 572 outputs a 1-bit INT signal (strobe signal).
[0057]
The display control CPU 101 operates according to a program stored in the control data ROM 102, and when an INT signal is input from the game control board 31 via the noise filter 107 and the input buffer circuit 105, the display control CPU 101 displays via the input buffer circuit 105. Receive control commands. As the input buffer circuit 105, for example, 74HC244, which is a general-purpose IC, can be used. When the display control CPU 101 does not have an I / O port, an I / O port is provided between the input buffer circuit 105 and the display control CPU 101.
[0058]
The display control CPU 101 performs display control of the screen displayed on the CRT 82 in accordance with the received display control command. Specifically, a command corresponding to the display control command is given to the VDP 103. VDP 103 reads necessary data from character ROM 86. The VDP 103 generates image data to be displayed on the CRT 82 according to the input data, and stores the image data in the VRAM 87. The image data in the VRAM 87 is converted into R, G, and B signals, further converted into analog signals via the transistors 508 to 509, and output to the CRT 82.
[0059]
5 includes a reset circuit 83 for resetting the VDP 103, an oscillation circuit 85 for supplying an operation clock to the VDP 103, and frequently used image data (person, animal, character, figure, symbol, or the like). A character ROM 86 for storing (image) is also shown.
[0060]
Further, in the configuration shown in FIG. 5, in the display control board 80, the output of the reset switch 110 is introduced to the input port. When the display control CPU 101 detects that the reset switch 110 is pressed after an error occurs, the display control CPU 101 returns the control to the state before the error occurred.
[0061]
As an error, for example, the display control command received from the game control board 31 may be abnormal (such as an undefined command). If the display control CPU 101 is configured to receive and store a display control command even after an error has occurred, display control based on the stored received command is performed based on the pressing of the reset switch 110. As a result, the influence of the error occurrence on the game performance can be reduced.
[0062]
The input buffer circuit 105 can pass signals only in the direction from the game control board 31 to the display control board 80. Therefore, there is no room for signals to be transmitted from the display control board 80 side to the game control board 31 side. Even if the tampering is added to the circuit in the display control board 80, the signal output by the tampering is not transmitted to the game control board 31 side. Note that the outputs of the output ports 571 and 572 may be output to the display control board 80 as they are, but the game control board 31 is provided to the display control board 80 by providing an output buffer circuit 63 capable of transmitting signals only in one direction. Unidirectional signal transmission can be made more reliable. For example, a three-terminal capacitor or a ferrite bead is used as the noise filter 107 that blocks high-frequency signals. However, even if noise is placed between the substrates in the display control command due to the presence of the noise filter 107, the influence is removed. Is done.
[0063]
Further, as shown in the figure, the display control CPU 101 as display control means (variable display control means) is mounted on a board different from the game control board 31 on which the CPU 56 as game control means is mounted. Thereby, the game control board 31 is made compact.
[0064]
FIG. 6 is a block diagram showing a signal transmission part of the voice control command in the game control board 31 and a configuration example of the voice control board 70. The audio control board 70 is provided with a control CPU 701, a ROM 711, a RAM 712, and the like. As illustrated, the control CPU 701 as sound control means is mounted on a board different from the game control board 31 on which the CPU 56 as game control means is mounted. Thereby, the game control board 31 is made compact.
[0065]
In this embodiment, a voice control command for instructing voice output from the speaker 27 provided outside the game area 7 is output from the game control board 31 to the voice control board 70 as the game progresses. As shown in FIG. 6, the voice control command is output from output ports (output ports C and D) 573 and 574 in the game control microcomputer 53. The output port 573 outputs 8-bit × 2 data as control command data, and the output port 574 outputs a 1-bit INT signal (strobe signal). In the sound control board 70, each signal from the game control board 31 is input to the sound control CPU 701 via the input buffer circuit 705. When the audio control CPU 701 does not have an I / O port, an I / O port is provided between the input buffer circuit 705 and the audio control CPU 701.
[0066]
For example, the voice synthesis circuit 702 using a digital signal processor generates voice and sound effects according to instructions from the voice control CPU 701 received via the transistors 501 to 506, and outputs them to the volume switching circuit 703. The output level of the volume switching circuit 703 and the voice control CPU 701 is set to a level corresponding to the set volume and output to the volume amplification circuit 704. The volume amplifier circuit 704 outputs the amplified audio signal to the speaker 27.
[0067]
As the input buffer circuit 705, for example, a general-purpose CMOS-IC 74HC244 is used. The enable terminal of 74HC244 is always given a low level (GND level). Therefore, the output level of each buffer is fixed to the input level, that is, the signal level from the game control board 31. Therefore, there is no room for signals to be transmitted from the voice control board 70 side to the game control board 31 side. Therefore, even if unauthorized modification is added to the circuit in the audio control board 70, a signal output by the unauthorized modification is not transmitted to the game control board 31 side. Note that a noise filter may be provided on the input side of the input buffer circuit 705.
[0068]
Further, a buffer circuit 67 is provided outside the output ports 574 and 575 on the game control board 31 side. As the buffer circuit 67, for example, a general-purpose CMOS-IC 74HC244 is used. The enable terminal is always given a low level (GND level). According to such a configuration, since a signal input to the inside of the game control board 31 from the outside is blocked, a signal line that can be given a signal from the voice control board 70 to the game control board 31 is further ensured. Can be eliminated.
[0069]
Further, in the configuration shown in FIG. 6, the output of the reset switch 710 is introduced to the input port in the voice control board 70. When the voice control CPU 701 detects that the reset switch 710 is pressed after an error occurs, the voice control CPU 701 returns the control to the state before the error occurred.
[0070]
For example, the voice control command received from the game control board 31 is abnormal (such as an undefined command). If the voice control CPU 701 is configured to receive and store a voice control command even after an error occurs, the voice control based on the stored received command is performed based on the pressing of the reset switch 710. As a result, the influence of the error occurrence on the game performance can be reduced.
[0071]
The ROM (not shown) of the voice control board 70 stores control data for causing a voice synthesis circuit (voice synthesis LSI: for example, a digital signal processor) 702 to generate voice corresponding to various voice control command data. Has been. The voice control CPU 701 reads control data corresponding to the received voice control command data from the ROM.
[0072]
In this embodiment, the speech synthesis circuit 702 is controlled by a transfer request signal (SIRQ), a serial clock signal (SICK), a serial data signal (SI), and a transfer end signal (SRDY). When the SIRQ goes low, the speech synthesis circuit 702 takes in SI one bit at a time in synchronization with SICK, and when SRDY goes low, interprets the data composed of the SIs received so far as one voice playback data. To do. Note that when the voice synthesis circuit 702 receives control data by SI, the voice synthesis circuit 702 generates a voice corresponding to the received control data.
[0073]
FIG. 7 is a block diagram showing signal transmission / reception portions in the game control board 31 and the lamp control board 35. In this embodiment, game effect LED 28a, game effect lamps 28b and 28c, prize ball lamp 51, ball-out lamp 52, variable indicator 10, start-up memory indicator 18, decoration lamp 25, lamp with unpaid prize ball 29, etc. A lamp control command for instructing to turn on / off is output from the game control board 31.
[0074]
The lamp control board 35 is provided with a control CPU 351, ROM 352, RAM 353, a circuit 600 including transistors, and the like. As shown in the figure, the control CPU 351 as the lamp control means is mounted on a board different from the game control board 31 on which the CPU 56 as the game control means is mounted. Thereby, the game control board 31 is made compact.
[0075]
The lamp control command is output from output ports (output ports E and F) 575 and 576 of the I / O port unit 57 in the game control microcomputer 53. The output port 575 outputs 8-bit × 2-bit data as control command data, and the output port 576 outputs a 1-bit INT signal (strobe signal). In the lamp control board 35, the lamp control command output from the game control board 31 is input to the lamp control CPU 351 via the input buffer circuit 355. When the lamp control CPU 351 does not include an I / O port, an I / O port is provided between the input buffer circuit 355 and the lamp control CPU 351.
[0076]
The lamp control CPU 351 outputs a lighting / extinguishing signal to each lamp / LED according to a lamp lighting / extinguishing pattern defined according to each lamp control command. The lighting / extinguishing pattern is stored in the ROM 352.
[0077]
As the input buffer circuit 355, for example, a general-purpose CMOS-IC 74HC244 is used. The enable terminal of 74HC244 is always given a low level (GND level). Therefore, the output level of each buffer is fixed to the input level, that is, the signal level from the game control board 31. Therefore, there is no room for signals to be transmitted from the lamp control board 35 side to the game control board 31 side. Even if unauthorized modification is added to the circuit in the lamp control board 35, a signal output by the unauthorized modification is not transmitted to the game control board 31 side. For example, even if the lamp control board 35 is modified so as to give a fraud signal for generating a big hit to the game control microcomputer 53 of the game control board 31, it is not possible to transmit the fraud signal to the game control board 31 side. Can not. Note that a noise filter may be provided on the input side of the input buffer circuit 355.
[0078]
Further, in the game control board 31, a buffer circuit 62 is provided outside the output ports 575 and 576. As the buffer circuit 62, for example, a general-purpose CMOS-IC 74HC244 is used. The enable terminal is always given a low level (GND level). According to such a configuration, since a signal input from the outside to the inside of the game control board 31 is blocked, a signal line from which a signal may be given to the game control board 31 from the lamp control board 35 is more reliably provided. Can be eliminated.
[0079]
Further, in the configuration shown in FIG. 7, in the lamp control board 35, the output of the reset switch 360 is introduced to the input port. When the lamp control CPU 351 detects that the reset switch 360 is pressed after an error occurs, the lamp control CPU 351 returns the control to the state before the error occurred.
[0080]
As an error, for example, the lamp control command received from the game control board 31 may be abnormal (such as an undefined command). If the lamp control CPU 351 is configured to receive and store a lamp control command even after an error occurs, by performing display control based on the stored received command based on the pressing of the reset switch 360, The influence of the error occurrence on the game performance can be reduced.
[0081]
In FIG. 7, a circuit 600 between the built-in output port of the lamp control CPU 351 and each lamp / LED is circuits 511 to 517, 520, 530, 541, 542, 550, and 556 including transistors to be described later. .
[0082]
FIG. 8 is a block diagram showing components related to the prize ball, such as components of the prize ball control board 37 and the ball payout device 97. The prize ball control board 37 includes a control CPU 371, ROM 380, RAM 381, I / O ports 372 (372a to 372g), an input buffer circuit 373, an error display LED 374, and a reset switch (reset SW) 379. And are provided. As described above, the control CPU 371 as the prize ball control means (value addition control means or payout control means) is mounted on a board different from the game control board 31 on which the CPU 56 as the game control means is mounted. . Thereby, the game control board 31 is made compact.
[0083]
As shown in FIG. 8, the winning ball detection switch 99 that detects the winning balls that have won the various winning openings in a collective bowl on the back side of the game board and the detection signal of the full tank switch 48 are transmitted via the relay board 71. To the I / O port 57 of the game control board 31. The winning ball discharge solenoid 127 drives a ball stop member provided in the middle of the winning ball flow path on the back of the game board, and the winning ball is in a state where the winning ball is stopped on the ball stopping member. A winning ball is detected by the detection switch 99. The full tank switch 48 is a switch that detects a full tank of the surplus ball receiving tray 4 in particular.
[0084]
Detection signals from the ball break detection switch 167 and the ball break switch 187 (187a, 187b) are input to the I / O port 57 of the game control board 31 via the relay board 72 and the relay board 71. The out-of-ball detection switch 167 is a switch for detecting the shortage of replenishment balls in the prize ball tank 38, and the out-of-ball switch 187 is a switch for detecting the presence / absence of a prize ball in the prize ball passage.
[0085]
The CPU 56 of the game control board 31 indicates that the detection signal from the out-of-ball detection switch 167 or the out-of-ball switch 187 indicates a full-out state or the detection signal from the full-up switch 48 indicates a full-up state. Then, a prize ball control command for instructing prohibition of ball rental is sent to the prize ball control board 37. When the prize ball control CPU 371 of the prize ball control board 37 receives a prize ball control command instructing prohibition of ball rental, the ball rental process is stopped.
[0086]
Further, a detection signal from the prize ball count switch 301 </ b> A is also input to the I / O port 57 of the game control board 31 via the relay board 72 and the relay board 71. Further, a drive signal from the I / O port 57 of the game control board 31 to the winning ball discharge solenoid 127 is supplied to the winning ball discharge solenoid 127 via the relay board 71. The prize ball count switch 301A is provided in the prize ball mechanism portion of the ball payout device 97 and detects the prize ball actually paid out.
[0087]
When there is a win, a prize ball control command (prize ball number command) indicating the number of prize balls is output to the prize ball control board 37 from the output ports (ports G and H) 577 and 578 of the game control board 31. The output port 577 outputs control command data of 8 bits × 2, and the output port 578 outputs a 1-bit INT signal (strobe signal). A prize ball control command indicating the number of prize balls is input to the I / O port 372a via the input buffer circuit 373. Each buffer in the input buffer circuit 373 can pass a signal only in the direction from the game control board 31 to the prize ball control board 37. Therefore, there is no room for signals to be transmitted from the prize ball control board 37 side to the game control board 31 side. Even if unauthorized modification is added to the circuit in the prize ball control board 37, a signal output by the unauthorized modification is not transmitted to the game control board 31 side. Note that a noise filter may be provided on the input side of the input buffer circuit 373.
[0088]
On the game control board 31 side, a buffer circuit 68 is provided outside the output ports 577 and 578 for outputting a prize ball control command. According to such a configuration, since a signal input to the inside of the game control board 31 from the outside is blocked, a signal line that can give a signal from the prize ball control board 37 to the game control board 31 is further increased. It can be definitely eliminated.
[0089]
Further, the prize ball control CPU 371 outputs a ball lending number signal indicating the number of lending balls to the terminal board 160 and a buzzer driving signal to the buzzer board 75 via the output port 372g. A buzzer (not shown) is mounted on the buzzer substrate 75. Further, an error signal is output to the error display LED 374 via the output port 372e.
[0090]
Further, the detection signal of the prize ball count switch 301A and the detection signal of the ball rental count switch 301B are input to the input port 372b of the prize ball control board 37 via the relay board 72. The ball lending count switch 301B detects a game ball that is actually lent. A drive signal from the prize ball control board 37 to the payout motor 289 is transmitted to the payout motor 289 in the prize ball mechanism portion of the ball payout device 97 via the output port 372c and the relay board 72. A signal for driving the sorting solenoid 310 is transmitted to the sorting solenoid 310 via the output port 372d and the relay board 72.
[0091]
In the configuration shown in FIG. 8, the output of the reset switch 379 is introduced to the input port 372b. When the prize ball control CPU 371 detects that the reset switch 379 has been pressed after an error has occurred, it returns control to the state before the error.
[0092]
If the winning ball control CPU 371 is configured to receive and store a winning ball control command even after an error occurs, the winning ball control based on the stored received command is performed based on the pressing of the reset switch 379. By this, the disadvantage given to the player can be eliminated.
[0093]
The card unit 50 is mounted with a card unit control microcomputer (not shown). The balance display board 74 is connected to a frequency display LED, a ball lending switch, and a return switch provided in the vicinity of the hitting ball supply tray 3.
[0094]
A ball lending switch signal and a return switch signal are given to the card unit 50 from the balance display board 74 via the prize ball control board 37 in accordance with the operation.
[0095]
The CPU 371 of the prize ball control board 37 counts the detection signal of the prize ball count switch 301A, thereby counting the number of prize balls paid out, and counting the detection signal of the ball rental count switch 301B, thereby paying out Count the number of balls.
[0096]
Further, the CPU 371 uses the detection signal from the payout motor position sensor 286 in parallel with the operation of counting the balls based on the detection signals of the prize ball count switch 301A and the ball lending count switch 301B, and the prize ball that has been paid out. Count the number and the number of rented balls. That is, the ball dispensing device 97 is configured such that one ball is dispensed each time the ball dispensing screw 288 rotates by 180 degrees and the dispensing motor position sensor 286 is turned ON / OFF once. The balls dispensed are indirectly detected based on the change in the output signal of the dispensing motor position sensor 286, and the number of balls is counted.
[0097]
Instead of the dispensing motor position sensor 286, by detecting the number of step pulses of the dispensing motor 289 that is a stepping motor, the dispensing operation amount (rotation amount) of the screw 288 is detected, thereby indirectly delivering the ball. May be detected. However, the use of the dispensing motor position sensor 286 that directly detects the rotation of the screw 288 has an advantage that a highly accurate detection result can be obtained. When detecting the amount of movement (rotation amount) of the screw 288 based on the number of step pulses of the stepping motor, if the control amount per step changes for some reason, an error occurs in the detected amount of operation. It is.
[0098]
By the way, when the number of balls is counted based on the output signal of the payout motor position sensor 286, the number of balls is counted based on the output signal of the count switches 301A and 301B, which output the detection signal after the ball has fallen from the screw 288. The counting operation can proceed more quickly, but there is a useless gap between the balls aligned in the screw 288, and the ball is not dispensed when the screw 288 is rotated halfway. However, there is a drawback that it is considered that one ball has been paid out. Alternatively, even if a ball is not actually paid out due to a ball biting or other cause, it is considered that one ball has been paid out.
[0099]
For this reason, the CPU 371 once stops the rotation of the screw 288 after the number of balls counted based on the output signal of the payout motor position sensor 286 reaches the payout payout number, and uses the detection signals of the count switches 301A and B as detection signals. A control for confirming whether or not the balls are paid out as scheduled without fail with reference to the counting result based on the results, and when the number of payouts is insufficient, the screw 288 is rotated again to pay out the insufficient balls. To do.
[0100]
By performing such two-stage control, the screw 288 is rotated at a high speed until the number of balls (prize balls or rental balls) counted based on the detection output of the payout motor position sensor 286 reaches the payout planned number. The balls can be dispensed quickly by paying out the balls continuously, and even if there is a shortage of dispensing, it is possible to accurately dispense the balls by paying out the shortage later. can do.
[0101]
From the winning ball control board 37 to the launch control board 91, a launch control signal for controlling the shot state of the hit ball is given. In the firing control board 91, when the firing control signal is at the LOW level, the firing of the hit ball is prohibited, and the shot control board 91 is controlled to be in a state in which the hitting of the hit ball is impossible. On the other hand, when the firing control signal is at the HIGH level, the shot is permitted to be shot and controlled so that the shot can be shot.
[0102]
Further, a card balance display signal indicating a balance of the prepaid card and a ball lending possible display signal are given to the balance display board 74 from the card unit 50 via the prize ball control board 37. Between the card unit 50 and the prize ball control board 37, a unit operation signal (BRDY signal), a ball lending request signal (BRQ signal), a ball lending completion signal (EXS signal) and a pachinko machine operation signal (PRDY signal) are I. Exchanged via the / O port 372f.
[0103]
When the power of the pachinko gaming machine 1 is turned on, the prize ball control CPU 371 of the prize ball control board 37 outputs a PRDY signal to the card unit 50. When a card is received in the card unit 50, the ball lending switch is operated and a ball lending switch signal is input, the card unit control microcomputer outputs a BRDY signal to the prize ball control board 37. When a predetermined delay time elapses from this point, the card unit control microcomputer outputs a BRQ signal to the prize ball control board 37. Then, the prize ball control CPU 371 of the prize ball control board 37 drives the payout motor 289 to perform control for paying out a predetermined number of balls to the player. At this time, the winning ball control CPU 371 controls the sorting solenoid 310 to direct the ball sorting member 311 to the ball lending side. Thereafter, when the payout is completed, the prize ball control CPU 371 outputs an EXS signal to the card unit 50.
[0104]
As described above, all signals from the card unit 50 are input to the prize ball control board 37. Therefore, regarding the ball lending control, no signal is input from the card unit 50 to the game control board 31, and there is no room for illegally inputting a signal from the card unit 50 side to the game control microcomputer 53 of the game control board 31. Absent. The game control board 31 and the prize ball control board 37 are mounted with driver circuits for driving solenoids, motors, and lamps, but these circuits are omitted in FIG.
[0105]
In this embodiment, in addition to the RAM 55 (see FIG. 4) of the game control board 31, at least the RAM 381 of the prize ball control board 37 is backed up by a backup power source of the power board 910. For this reason, even if the power supply to the gaming machine is stopped, the RAM 55 and 381 can hold the stored contents for a certain time by the backup power source.
[0106]
Here, the connection between each board | substrate of the above pachinko gaming machines 1 is demonstrated using an electrical circuit diagram.
[0107]
First, the power supply substrate 910 will be described. As shown in FIG. 9, the power supply board 910 includes, in order from the top, a wiring Y connected to the lamp control board 35, a wiring connected to the power cord, a wiring D connected to the main board (game control board) 31, Wiring F connected to the prize ball control board (payout control board) 37, wiring G connected to the launch relay A board, wiring E connected to the payout control board, wiring A connected to the main board, and voice control board Wiring X connected to 70 is provided.
[0108]
In addition, as shown in FIG. 10, the audio control board 70 to which the wiring X is connected is also connected to the wiring C from the main board 31. The voice control board 70 is further connected to the voice relay A board by wiring. The voice relay A board is connected to the voice relay B board and the voice relay C board by wiring. The voice relay B board and the voice relay C board are respectively connected to the left and right speakers 27.
[0109]
Next, the electrical circuit structure inside the voice control board 70 will be specifically described with reference to FIGS. Of the wirings 1/5, 2/5, 3/5, 4/5, and 5/5 introduced from the power supply substrate 910, the wirings 3/5, 4/5, and 5/5 are grounded. As will be described later, the wiring 1/5 is a wiring that supplies power to the speech synthesis IC, and is connected to a low-pass filter 200 for removing noise and a regulator 300 for generating predetermined power. Yes. The regulator 300 steps down the voltage VDD of 12V to the voltage AVcc of 5V and supplies power to the voice synthesis IC.
[0110]
As described above, the voltage AVcc used in the voice synthesis IC for processing the analog signal is generated in the regulator 300 which is a constant voltage circuit inside the voice control board 70, so that the voltage AVcc is transmitted from the power supply board 910 to the voice control board 70. The adverse effect due to noise generated in can be reduced. This reduces the adverse effects of noise on the sound generated from the speaker.
[0111]
Also, as shown in FIG. 12, the wiring C connected from the main board 31 in FIG. 10 is composed of the voice control signals CD0 to CD7, the wiring to which the voice control signal INT is input, and the GND (GRAND) line. Each of the wirings to which the control signals CD0 to CD7 and the audio control signal INT are input is connected to a buffer circuit 705 for preventing an unauthorized signal from entering the main board 31 side. The buffer circuit 705 outputs the SCD0 to SDC7 signals and the SINT signal. As shown in FIG. 13, the SCD0 to SCD7 signals and the SINT signal are input to a voice control CPU 701 that performs processing for outputting voice. A reset switch 710 is connected to the voice control CPU 701. The audio control CPU 701 outputs SICK signal, SI signal, SIRQ signal, SRDY signal, and SRES signal.
[0112]
Next, as shown in FIG. 14, the SICK signal, the SI signal, the SIRQ signal, the SRDY signal, and the PRES signal are respectively sent to the transistors 501 to 506 to turn on the transistors 501 to 506. As a result, the circuits from the transistors 501 to 506 use the system power supply based on the voltage Vcc, but the circuits after the transistors 501 to 506 use the system power supply based on the voltage AVcc. The power generated by turning on the transistors 501 to 506 drives a voice synthesis IC 702 that outputs a signal for synthesizing voice. The voice synthesis IC 702 is connected to a voice data ROM 711 that stores voice data. A voice data signal synthesized using the voice data is output as a DAOR signal from the voice synthesis IC.
[0113]
Next, as shown in FIG. 15, the DAOL signal and the DAOR signal pass through the sound switching circuit 703 for adjusting the volume of the sound, reach the sound amplification circuit 704, are amplified, and are sent to the speaker 27. .
[0114]
According to the present embodiment as described above, since the electric signal information is transmitted only from the voice control CPU 701 to the voice synthesizing IC 702 and the transistors 501 to 506 that do not cause a backflow of current are provided, it is generated in the speaker 27. It is possible to prevent the adverse effect of the noise from being transmitted to the voice control CPU 701. When the voice synthesis IC 702 consumes a larger amount of power than the voice control CPU 701, a change in power consumption in the voice synthesis IC 702 is prevented from having a great adverse effect on the voice control CPU 701. As a result, the voice control CPU 701 is driven stably.
[0115]
Since the voice control CPU 701 is composed of a digital circuit that is relatively less susceptible to noise, and the voice synthesis IC 702 includes an analog circuit that is susceptible to noise, the transistors 501 to 506 transfer the voice control IC 702 to the voice control CPU 701. If the influence of the noise is prevented from being transmitted, the entire electronic circuit can be driven stably.
[0116]
The power of the voltage Vcc (+ 5V) supplied from the wiring 2/5 is supplied to the voice control CPU 701, and the power of the voltage AVDD (+ 5V) created from the power of the voltage 12V supplied from the wiring 1/5 is Since the power is supplied to the voice synthesis IC 702 and the sound amplification circuit 704, the power source of the voice control CPU 701 is independent from the power source of the voice synthesis IC 702 and the sound amplification circuit 704. Therefore, it is possible to supply stable power to the audio control CPU 701 regardless of changes in power consumption consumed by the sound amplifier circuit 704 and the like. That is, depending on the operation state of the sound amplifier circuit 704 and the like, there is a possibility that the power supply to the sound control CPU 701 is insufficient. In such a state, the control command output from the main board 31 is accurately received. Although a failure such as not being able to be received may occur, such a structure as described above prevents the occurrence of a failure such as failure to correctly receive a control command in the voice control CPU 701.
[0117]
Next, an electric circuit structure related to the display control board 80 will be described. As shown in FIG. 16, the display control board 80 is connected to the main board 31 and also to the normal symbol board 180, the LCD module 280, or the CRT 82.
[0118]
Next, the electrical circuit structure inside the display control board 80 will be specifically described with reference to FIGS. As shown in FIG. 17, among the wirings connected from the main board 31 to the display control board 80, the wirings 10/16, 11/16, and 12/16 are grounded. 13/16 and 14/16 connected to the power source of the voltage Vcc are connected to a low-pass filter 107 for removing noise and supply the power source of the voltage Vcc (5V). The 15/16 and 16/16 connected to the power source of the voltage VDD (12V) are connected to the low-pass filter 108 for removing noise and the switching regulator 109 for generating a predetermined power, and the voltage AVDD (5V) Is supplying power.
[0119]
As described above, the voltage AVDD used in a circuit for processing an analog signal such as the CRT 82 or the LCD 280 is generated by the switching regulator 300 which is a constant voltage circuit of the display control board 80, so that from the power supply board 910 to the display control board 80. It is possible to reduce an adverse effect due to noise generated during transmission. This reduces the adverse effects of noise on the video displayed on the CRT 82 or LCD 280.
[0120]
Also, as shown in FIG. 18, the wirings 1/16, 2/16, 3/16, 4/16, 5/16, 6/16, 7/16, 8/16, 9/16 are respectively connected to the main board. The symbol control signals CD1 to CD7 and the symbol control signal INT are input from 31. Each of the symbol control signals CD1 to CD7 and the symbol control signal INT are input to the buffer circuit 105 for preventing the backflow of the signal to the main board 31 after the noise is removed by the ferrite beads FB. The buffer circuit 105 outputs the IN0 to IN7 signals and the INT signal.
[0121]
Next, as shown in FIG. 19, the IN0 to IN7 signals and the INT signal are input to the display control CPU 101. A display control data ROM 102 shown in FIG. 20 is connected to the display control CPU 101. The display control CPU 101 is connected to the VDP 103 shown in FIG. 24. The VDP 103 is used to initialize the oscillation circuit 85 having the timing crystal oscillator shown in FIGS. 21 and 22 and the circuit shown in FIG. The reset circuit 83, the VRAM 87, the character ROM 86a, and the character ROM 86b shown in FIG. The VDP 103 reads out image data from the character ROM 86 a and the character ROM 86 b based on the input signal, generates image data, and stores it in the VRAM 87 as display data. Thereafter, as shown in FIG. 26, the VDP 103 further sends out the display data stored in the VRAM 87 as RGB signals. Transistors 508, 509, and 510 are turned on by the RGB signals. As a result, the circuits up to the transistors 508, 509 and 510 are driven by the power source of the voltage Vcc, but the CRT 82 or LCD module 280 circuit after the transistors 508, 509 and 510 is driven by the power source of the voltage AVDD. .
[0122]
According to the present embodiment as described above, since the transistors 508 to 510 that transmit electrical signal information only from the VDP 103 to the CRT 82 and the like and do not generate a backflow of current are provided, the adverse effects of noise generated in the CRT 82 and the like are provided. Is prevented from being transmitted to the VDP 103. When the CRT 82 consumes a large amount of power compared to the VDP 103, a change in power consumption at the CRT 82 is prevented from having a significant adverse effect on the VDP 103. As a result, the VDP 103 is driven stably.
[0123]
In addition, since the VDP 103 includes a digital circuit that is relatively less susceptible to noise and the CRT 82 includes an analog circuit that is susceptible to noise, the above-described transistors 508 to 510 transmit the influence of noise from the CRT 82 to the VDP 103. If this is prevented, the entire electronic circuit can be driven stably.
[0124]
The power of the voltage Vcc (5V) supplied from the wirings 13/16 and 14/16 is supplied to the display control CPU 101 and the like, and the power of the voltage VDD (15V) supplied from the wirings 15/16 and 16/16. Since the power of the voltage AVcc (+ 5V) created from the above is supplied to the CRT 82 or the LCD 280, the power source of the display control CPU 101 is independent from the power source of the CRT 82 or the like. Therefore, it is possible to supply stable power to the display control CPU 101 regardless of a change in power consumption consumed by the CRT 82 or the like. That is, depending on the operating state of the CRT 82 or the like, there is a possibility that the power supply to the display control CPU 101 is insufficient. In such a state, the control command output from the main board 31 cannot be received accurately. However, with the above structure, it is possible to prevent the display control CPU 101 from causing a failure such that the control command cannot be received correctly.
[0125]
Next, the structure of the electric circuit related to the lamp control board 35 will be described with reference to FIGS. As shown in FIG. 27, the wiring Y drawn from the power supply board 910 shown in FIG. 9 is connected to the lamp control board 35. The lamp control board 35 has a wiring B connected to the main board 35, a wiring y1 connected to the lamp relay board 35a shown in FIG. 28, and a wiring y2 connected to the frame lamp relay A board 35h shown in FIG. Is provided.
[0126]
As shown in FIG. 28, the lamp relay A board 35a is connected to the sleeve left board 35b, the sleeve right board 35c, the center board 35d, the AT right board 35e, the AT middle board 35f, and the AT left board 35g by wiring. ing.
[0127]
As shown in FIG. 29, the lamp relay A board 35h is connected to the frame lamp relay B board 35i1 and the frame lamp relay C board 35i2 by wiring. Further, the frame lamp relay B board 35i1 includes a front lamp left B board 35j, a front lamp left A board 35k, a front lamp upper board 35l, a front lamp right A board 35m, and a front lamp right B board 35n. Are connected to the frame lamp relay C substrate 35i2, and the speaker LED left A substrate 35o, the speaker LED left B substrate 35p, the speaker LED right B substrate 35g, and the speaker LED right A substrate 35r are connected to the frame lamp relay C substrate 35i2. It is connected.
[0128]
Next, the internal structure of the lamp control board 35 will be described with reference to FIGS. As shown in FIG. 30, among the wirings 1/6, 2/6, 3/6, 4/6, 5/6, and 6/6 introduced from the power supply substrate 910, the wiring regulator 1700 is connected to the switching regulator 700. The power of the voltage VSL is supplied through Further, the wiring 2/6 is a wiring that supplies power of the voltage VLP. The power of the voltage VDD is supplied from the wiring 3/6 through the switching regulator 800. Vcc is supplied from the wiring 4/6 through the switching regulator 900. The wirings 5/6 and 6/6 are grounded (GND).
[0129]
Further, as shown in FIG. 31, the lamp control board 35 has the wirings 1/11 to 8/11 and the lamp control signal INT to which the lamp control signals CD0 to CD7 are inputted from the main board 31 shown in FIG. The input wiring 9/11 and the GND wirings 10/11, 11/11 are connected to each other, and the lamp control CD0 signal and the lamp control signals CD1 to CD7 signals each have a reverse signal flow through a ferrite bead that absorbs noise. Input to the buffer circuit 355 to prevent. The buffer circuit 355 outputs the LCD0 signal, the LCD1 signal to the LCD7 signal. The lamp control signal INT is output as an INT signal through an inverter circuit.
[0130]
Next, as shown in FIG. 32, each of the LCD0 signal to the LCD7 signal is input to the CPU 351 that outputs a signal for controlling the extinction / extinction of the lamp. From the CPU 351, a BLANP (B) signal, a BLANP (A) signal, a BLED (F) signal, a BLED (E) signal, a BLED (D) signal, a BLED (C) signal, a BLED (B) signal, and a BLED (A) A signal is output. Further, the CPU 351 receives the MMRY (a) signal, MMRY (b) signal, MMRY (c) signal, MMRY (d) signal, FLED (A) signal, FLED (B) signal, FLED (C) signal, FLED ( D) A signal is output. A FLNP (A) signal, a FLLANP (B) signal, a FLLANP (C) signal, a FLARP (D) signal, a FLARP (E) signal, and a SLARP signal are output. Further, the CPU 351 outputs a DG1 signal, a DG2 signal, and a TLANP signal.
[0131]
Next, as shown in FIG. 33, each of the FLANP (A) signal, the FLANP (B) signal, the FLANP (C) signal, the TLANP signal, the FLANP (D) signal, the SLARP signal, and the FLANP (E) signal are Are input to circuits 511, 512, 513, 514, 515, 516, and 517 each including a transistor provided in a manner to prevent reverse current flow.
[0132]
Thereafter, the signal output from the circuits 511, 512, 513, 514, 515, 516, 517 including the transistors is a wiring for outputting a signal for controlling the lower right frame lamp (corresponding to the game effect lamps 28b and 28c). 1/18, wiring 2/18 for outputting a signal for controlling the upper right frame lamp (corresponding to game effect lamps 28b and 28c), a signal for controlling the ceiling frame lamp (corresponding to game effect lamps 28b and 28c) Wiring 3/18 for outputting the signal, wiring 4/18 for outputting a signal for controlling the ball break lamp 52, and wiring 5 for outputting a signal for controlling the upper left frame lamp (corresponding to the game effect lamps 28b and 28c). / 18, wiring 6/18 for outputting a signal for controlling the prize ball lamp, and a signal for controlling the lower left frame lamp (corresponding to the game effect lamps 28b and 28c) Is output to the frame lamp relay group A plate 35h including analog circuitry shown in FIG. 29 from the wiring 9/18. The power of the voltage VLP is divided into wirings 7/18 and 8/18 and output to the frame lamp relay A board 35h.
[0133]
Further, as shown in FIG. 34, the FLED (A) signal, the FLED (B) signal, the FLED (C) signal, and the FLED (D) signal each include an inverter circuit including a transistor provided in a manner for preventing a backflow of current. 521, 522, 523, 524, 525, 526, 527, 528, wiring 11/18, 12/18, 13/18, 14/18, 15/18, 16/18, 17/18, 18 / In order to control the left speaker outside LED, the left speaker LED, the right speaker LED, and the right speaker outside LED corresponding to the game effect LED 28a from 18, a signal is output to the frame lamp relay A board 35h. Further, the power of the voltage VSL obtained by rectifying and smoothing the power of the voltage 24V of the AC power supply AC is supplied from 10/18 to the frame lamp relay A board 35h.
[0134]
Further, as shown in FIG. 35, the BLED (A) signal, the BLED (B) signal, the BLED (C) signal, the BLED (D) signal, the BLED (E) signal, and the BLED (F) signal are respectively reverse currents. Wiring 3A, 2A, 1A for controlling the decoration LED corresponding to the game effect LED 25a through inverter circuits 531, 532, 533, 534, 535, 536, 537, 538 including transistors provided in a manner to prevent , 6B, 10B, 7B, 9B, 8B are output to the lamp relay board 35a shown in FIG. The power of the voltage VSL is supplied from the wirings 4B, 5B, 4A. Each of the BLANP (A) signal and the BLANP (B) signal controls the decoration lamps A and B corresponding to the decoration lamp 25 via the circuits 541 and 542 including transistors provided in a manner to prevent the backflow of current. Therefore, it is output from the wirings 2B and 3B.
[0135]
Further, as shown in FIG. 36, the MMRY (a) signal, the MMRY (b) signal, the MMRY (c) signal, and the MMRY (d) signal each include an inverter circuit including a transistor provided in a manner to prevent a reverse current flow. In order to control LED1, LED2, LED3, and LED4 corresponding to the start memory display 18 via 551, 552, 553, and 554, the wiring 10A, 9A, 8A, and 7A are connected to the lamp relay board 35a shown in FIG. Is output. Further, the DG1 signal and the DG2 signal are output from the wirings 6A and 5A to the lamp relay substrate 35a via the buffer circuits 555 and 556 including transistors provided in a manner to prevent the backflow of current. Further, the power of the voltage VLP is supplied by the wiring 1A.
[0136]
The power of voltage VSL (30V) supplied from the wiring 1/6 is supplied to various lamps and the like, and the power of voltage VDD (5V) supplied from the wiring 4/6 is supplied to the CPU 351 for lamp control. Therefore, the power source of the CPU 351 for lamp control is independent from the power sources of various lamps. Therefore, it is possible to supply stable power to the CPU 351 for lamp control regardless of changes in power consumption consumed by various lamps and the like. That is, depending on the operation state of various lamps, there is a possibility that the power supply to the CPU 351 for lamp control may be insufficient. In such a state, the control command output from the main board 31 can be accurately received. However, the lamp control CPU 351 can prevent a failure such as failure to receive a control command correctly.
[0137]
The wirings 10A to 7A are used to control both the special symbol start memory display and the normal symbol start memory display. That is, when the DG1 signal is in the active state, the normal symbol start memory display is controlled, and when the DG2 signal is in the active state, the special symbol start memory display is controlled. .
[0138]
According to the lamp control board 35 having the above-described structure, the circuits 511, 512, 513, 514, 515, 516, 517 including the transistors illustrated in FIG. 33 and the inverter circuits 521, 523, 524 including the transistors illustrated in FIG. , 525, 526, 527, 528, inverter circuits 531, 533, 534, 535, 536, 537, 538 and transistors 541, 542 including transistors, and inverter circuit 551 including the transistors illustrated in FIG. , 552, 553, 554 and a buffer circuit 555, 556 including transistors, current backflow is prevented. This is because the power of the voltage Vcc is supplied to each of the circuits including the transistor, and the power of the voltage VSL and the voltage VLP is supplied after the circuit including the transistor. As a result, the adverse effect of noise from the lamp relay board 35a shown in FIG. 28 having an analog circuit that easily generates noise and the frame lamp relay A board 35h shown in FIG. Transmission to the circuit up to the CPU 35 which is a circuit is prevented.
[0139]
In the block diagram of FIG. 5, the embodiment in which the transistors 508 to 510 are provided only between the VDP 103 and the CRT 280 (LCD 280) is shown. However, as shown in FIG. 37, the display control CPU 101 and the VDP 103 are provided. Display control board 80 having a transistor 500 between the VDP 103 that outputs an analog signal and the display control CPU 101 that outputs a digital signal can prevent backflow of current, so only a digital circuit can be prevented. The digital circuit up to the display control CPU 101 configured as described above is prevented from being adversely affected by noise that is likely to occur in analog circuits after the VDP 103.
[0140]
FIG. 38 shows a power input circuit immediately after the main board 31 shown in FIG. 16 takes in power from the power board 910. As shown in FIG. 38, the power supply input circuit of the main board passes through various bypass capacitors, smoothing capacitors and noise filters 31a, 31b, 31c, and the power generated in the power supply board 910, that is, voltages VSL, VDD, Vcc. , VBB are taken in as they are and output to each IC or the like. That is, in the main board 31, it is not necessary to provide power generation means for adjusting the voltage of power used in each IC or the like, and therefore no power generation means is provided.
[0141]
In the lamp board 35, power is supplied to various lamps using the voltage VSL (30V) created by the power board 910. A switching regulator, which is a constant voltage circuit, is provided inside the lamp control board 35. New power may be created. In this way, since the adverse effects due to noise generated during transmission from the power supply board 910 to the lamp control board 35 can be reduced, the adverse effects due to noise appearing in various lamps are reduced.
[0142]
According to the pachinko gaming machine of the present embodiment as described above, since power is supplied from the main board 31 to the display control board 80, the voice control board 70, and the lamp control board 35, the power board 910 is connected to the power board 910. There is no need to provide a connector for connecting 910 to the display control board 80, the sound control board 70, and the lamp control board 35. Accordingly, since the number of connectors provided on the power supply board 910 can be reduced, the structure of the power supply board 910 is simplified.
[0143]
Further, according to the pachinko gaming machine of the present embodiment, it is not necessary to provide a connector for connecting the power supply board 910 and the display control board 80 to the power supply board 910. As a result, when the variable display 10 and the display control board 80 are not required due to the model change, there is no unconnected connector on the power supply board 910. As a result, there is no possibility that information for performing unauthorized control is input from the unconnected connector of the power supply board 910, which is caused by the presence of the unconnected connector. Therefore, it is possible to adopt a structure that prevents in advance unauthorized control that occurs when the model is changed.
[0144]
Further, according to the pachinko gaming machine of the present embodiment, each of the display control board 80, the voice control board 70, and the lamp control board 35 is necessary for controlling the electrical components using the power supplied from the power supply means. Since the switching regulator 109 and the like are included as power generation means for generating a large amount of power, it is not necessary to provide a power generation means for generating necessary power outside.
[0145]
FIG. 39 is a block diagram showing a configuration example around the CPU 56 for power supply monitoring and power supply backup. As shown in FIG. 39, the voltage drop signal from the first power supply monitoring circuit (power supply monitoring means or first power supply monitoring means) is connected to the non-maskable interrupt terminal (NMI terminal) of the CPU 56. . The first power supply monitoring circuit is a circuit that monitors a power supply voltage of various DC currents used by the gaming machine and detects a power supply voltage drop. In this embodiment, the first power supply monitoring circuit monitors the power supply voltage of VSL, and generates a low-level voltage drop signal when the voltage value falls below a predetermined value. The power supply voltage VSL is the largest DC voltage used in the gaming machine, and in this example, is + 30V. Therefore, the CPU 56 can confirm the occurrence of power interruption or power supply drop by interrupt processing. In this embodiment, the first power supply monitoring circuit is mounted on a power supply board described later.
[0146]
FIG. 39 also shows a system reset circuit 65. In this embodiment, the system reset circuit 65 also serves as a second power supply monitoring circuit (second power supply monitoring means). That is, when the power is turned on, the reset IC 651 sets the output to the low level for a predetermined time determined by the external capacitor 652 and the capacitance, and sets the output to the high level when the predetermined time elapses. That is, the reset signal is raised to a high level to make the CPU 56 operable. The reset IC 651 monitors the power supply voltage VSL, which is the same as the power supply voltage monitored by the first power supply monitoring circuit, and the voltage value is a predetermined value (the first power supply monitoring circuit outputs a voltage drop signal). When the voltage is lower than the power supply voltage value), a low level voltage drop signal is generated. Therefore, the CPU 56 resets the system after performing a predetermined power supply stop process in response to the voltage drop signal from the first power supply monitoring circuit. In this embodiment, the reset signal and the voltage drop signal from the second power supply monitoring circuit are the same signal.
[0147]
As shown in FIG. 39, the reset signal from the reset IC 651 is input to the NAND circuit 947 (logical product circuit) and also input to the clear terminal of the counter IC 941 via the inverting circuit (NOT circuit) 944. The counter IC 941 counts the clock signal from the oscillator 943 when the input to the clear terminal becomes low level. The Q5 output of the counter IC 941 is input to the NAND circuit 947 via the NOT circuits 945 and 946. The Q6 output of the counter IC 941 is input to the clock terminal of the flip-flop (FF) 942. The D input of the flip-flop 942 is fixed at a high level, and the Q output is input to an OR circuit (OR circuit) 949. The output of the NAND circuit 947 is introduced into the other input of the OR circuit 949 via the NOT circuit 948. The output of the OR circuit 949 is connected to the reset terminal of the CPU 56. According to such a configuration, since the reset signal (low level signal) is given twice to the reset terminal of the CPU 56 when the power is turned on, the CPU 56 surely starts operation.
[0148]
For example, the detection voltage of the first power supply monitoring circuit (the voltage that outputs the voltage drop signal) is set to + 22V, and the detection voltage of the second power supply monitoring circuit is set to + 9V. In such a configuration, since the first power supply monitoring circuit and the second power supply monitoring circuit monitor the voltage VSL of the same power supply, the timing at which the first power supply monitoring circuit outputs the voltage drop signal. And the timing at which the second voltage monitoring circuit outputs the voltage drop signal can be reliably set to a desired predetermined time. The desired predetermined time is a period from when the power supply stop process is started in response to the voltage drop signal generated from the first power supply monitoring circuit until the power supply stop process is reliably completed.
[0149]
In this example, the first detection condition for the first power supply monitoring means to output the detection signal is that the + 30V power supply voltage has dropped to + 22V, and the second power supply monitoring means outputs the detection signal. The second detection condition is that the + 30V power supply voltage has dropped to + 9V. However, the voltage value used here is an example, and other values may be used.
[0150]
However, although the monitoring range is narrowed, it is also possible to use a + 5V power supply voltage as the monitoring voltage of the first voltage monitoring circuit and the second voltage monitoring circuit. Also in that case, the detection voltage of the first voltage monitoring circuit is set higher than the detection voltage of the second voltage monitoring circuit.
[0151]
While power is not being supplied from the + 5V power source that is the driving power source of the CPU 56 or the like, at least a part of the RAM is backed up by the backup power source supplied from the power supply board, and the contents are preserved even if the power source for the gaming machine is cut off The When the +5 V power supply is restored, a reset signal is issued from the system reset circuit 65, so that the CPU 56 returns to a normal operation state. At that time, since necessary backup storage information is stored, it is possible to return to the gaming state at the time when the power failure occurs at the time of recovery from the power failure or the like.
[0152]
Note that FIG. 39 shows a configuration in which the reset signal (low level signal) is given to the reset terminal of the CPU 56 when the power is turned on. However, even if the reset signal rises only once, the reset release is surely performed. When using the CPU to be used, the circuit elements denoted by reference numerals 941 to 949 are not necessary. In that case, the output of the reset IC 651 is directly connected to the reset terminal of the CPU 56.
[0153]
The delay time defined by the capacity of the external capacitor 652 of the reset IC 651 starts the power supply from the power supply board 910, and each board (sound control board 70, lamp control board 35, display control board 80, payout control). Ensuring sufficient time for the substrate 37) to fully start up. This eliminates the inconvenience that the output target board is not operating when the CPU 56 of the game control means outputs a control command, and control according to the command cannot be performed.
[0154]
Further, in addition to the external capacitor 652, a delay circuit may be provided in the middle of a signal line for transmitting a signal output from the reset IC 651 to the CPU 56, and standby processing may be performed at the start of processing of the CPU 56. Further, the power supply board 910 may be provided with means for managing the system reset of each board, and the startup sequence may be managed on the power supply board 910 side.
[0155]
The system reset circuit 65 includes an initial reset circuit that outputs a system reset signal to the CPU when power supply is started, and a power supply monitoring circuit that detects a voltage drop and stops the operation of the CPU. Also good.
[0156]
FIG. 40 is a block diagram illustrating a configuration example of the power supply board 910 of the gaming machine. The power supply board 910 is installed independently of the electric component control boards such as the main board 31, the display control board 80, the voice control board 70, the lamp control board 35, and the payout control board 37, and each electric component control board in the gaming machine and Generates voltage used by mechanical components. In this example, AC24V, DC + 30V (VSL), DC + 21V, DC + 12V (VDD) and DC + 5V (Vcc) are generated. A capacitor 916 serving as a backup power source is charged from a line of power source for driving DC + 5V (VBB), that is, an IC or the like on each substrate.
[0157]
The transformer 911 converts AC voltage from the AC power source into 24V. The AC 24V voltage is output to the connector 915. The rectifier circuit 912 also generates a DC voltage of +30 V from AC 24 V and outputs it to the DC-DC converter 913 and the connector 915. The DC-DC converter 913 generates + 21V, + 12V, and + 5V and outputs them to the connector 915. The connector 915 is connected to, for example, a relay board, and power of a voltage necessary for each electrical component control board and the mechanism component is supplied from the relay board. Note that a power switch for stopping or starting the power supply to the gaming machine is installed on the input side of the transformer 911.
[0158]
The + 5V line from the DC-DC converter 913 branches to form a backup + 5V line. A large-capacitance capacitor 916 is connected between the backup + 5V line and the ground level. Capacitor 916 has power so that the storage state can be maintained with respect to the backup RAM of the electrical component control board when the power supply to the gaming machine is cut off (RAM that is backed up by power, that is, storage means that can be in the storage content holding state). Backup power supply. Further, a backflow preventing diode 917 is inserted between the + 5V line and the backup + 5V line.
[0159]
A battery that can be charged from a + 5V power supply may be used as the backup power supply. In the case of using a battery, a rechargeable battery is used in which the capacity disappears when a state in which no power is supplied from the +5 V power source continues for a predetermined time.
[0160]
The power supply board 910 is mounted with a power monitoring IC 902 that constitutes the first power monitoring circuit described above. The power monitoring IC 902 detects the occurrence of power interruption by introducing the power supply voltage VSL and monitoring the power supply voltage VSL. Specifically, when the power supply voltage VSL becomes equal to or lower than a predetermined value (+22 V in this example), a voltage drop signal is output because the power supply is cut off or the voltage drops. The power supply voltage to be monitored is preferably higher than the power supply voltage (+5 V in this example) of the circuit element mounted on each electric component control board. In this example, a voltage VSL (+30 V) immediately after being converted from AC to DC is used. A voltage drop signal from the power monitoring IC 902 is supplied to various control boards such as the main board 31 and the payout control board 37.
[0161]
The predetermined value for the power monitoring IC 902 to detect the power interruption or the voltage drop is lower than the normal voltage, but is a voltage that allows the CPU on each electric component control board to operate for a while. Further, the power monitoring IC 902 is configured to monitor a voltage that is higher than a voltage for driving a circuit element such as a CPU (+5 V in this example) and immediately after being converted from AC to DC. Therefore, the monitoring range can be expanded for the voltage required by the CPU. Therefore, more precise monitoring can be performed. Further, when VSL (+ 30V) is used as the monitoring voltage, the voltage supplied to the various switches of the gaming machine is + 12V, so that it can be expected to prevent erroneous switch-on detection when the power is turned off. That is, when the voltage of the + 30V power supply is monitored, it is possible to detect a decrease in the level before + 12V created after the creation of + 30V starts to drop. Therefore, when the voltage of the + 12V power supply decreases, the switch output becomes an on-state. However, if the power-off is recognized by monitoring the + 30V power supply voltage that decreases faster than + 12V, the switch output is turned on before the switch output shows the on-state. It is possible to enter a state of waiting for recovery and not detect switch output.
[0162]
Further, since the power monitoring IC 902 is mounted on the power supply board 910 separate from the electric component control board, the voltage drop signal can be supplied from the first power supply monitoring circuit to the plurality of electric component control boards. Regardless of the number of electrical component control boards that require a voltage drop signal, it is only necessary to provide one first power supply monitoring unit. Therefore, each electrical component control unit in each electrical component control board performs return control described later. However, the cost of the gaming machine does not increase so much.
[0163]
In the configuration shown in FIG. 40, the detection output (voltage drop signal) of the power monitoring IC 902 is supplied to the electric component control boards (for example, the main board 31 and the payout control board 37) via the buffer circuits 918 and 919, respectively. For example, a configuration may be adopted in which one detection output is transmitted to the relay board and the same signal is distributed from the relay board to each electrical component control board. Further, a buffer circuit corresponding to the number of substrates that require a voltage drop signal may be provided.
[0164]
Next, the operation of the gaming machine will be described.
FIG. 41 is a flowchart showing main processing executed by the CPU 56 on the main board 31. When the power to the gaming machine is turned on, in the main process, the CPU 56 first performs necessary initial settings (step S1).
[0165]
Then, it is confirmed whether or not the data width of the backup RAM area has been processed (in this example, NMI processing for generating a power failure such as a parity data load) when the power is turned off (step S2). When an unexpected power interruption occurs, processing for protecting data in the backup RAM area is performed as will be described later. When such protection processing is performed, it is assumed that there is a backup. If the confirmation result indicates that there is no backup, initial processing is executed (steps S2 and S3). In this example, whether or not there is backup data in the backup RAM area is confirmed by the state of the backup flag set in the backup RAM area when the power is turned off. In this example, if “55H” is set in the backup flag area, it means that there is a backup (ON state), and if a value other than “55H” is set, it means that there is no backup (OFF state).
[0166]
If there is backup data in the backup RAM area, in this embodiment, the CPU 56 performs a data check of the backup RAM area (parity check in this example) (step S4). If the data is recovered after an unexpected power failure, the data in the backup RAM area should have been saved, so the check result is normal. If the check result is not normal, the internal state cannot be returned to the state when the power is cut off, and therefore an initialization process that is executed when the power is turned on not when the power failure is restored is executed (steps S5 and S3).
[0167]
If the check result is normal, the CPU 56 performs a game state recovery process for returning the internal state to the state at the time of power-off (step S6). Therefore, in this example, as shown in FIG. 42, when the value of the backup flag is set to “55H” and the check result is normal, the process proceeds to the gaming state recovery process in step S6. Then, it returns to the address indicated by the PC (program counter) stored in the backup RAM area (step S7).
[0168]
When the normal initialization process (steps S2 and S3) is finished, the main process executed by the CPU 56 shifts to a loop process in which the timer interrupt flag is monitored (step S9). In the loop, display random number update processing (step S8) is also executed.
[0169]
In this embodiment, after the presence or absence of backup data is confirmed in step S2, the backup area is checked in step S4 if backup data exists. Conversely, the backup area check result After confirming that the data is normal, the presence or absence of backup data may be confirmed. Further, it may be configured to determine whether or not to execute the power failure recovery processing by confirming either one of the presence / absence of backup data or the confirmation of the backup area.
[0170]
In the normal initialization process, as shown in FIG. 43, a RAM clear process is performed (step S3a). Next, based on the address value of the work area initial setting table, it is initialized to a predetermined work area (for example, a normal symbol determination random number counter, a normal symbol determination buffer, a special symbol left middle right symbol buffer, a payout command storage pointer, etc.) Initial value setting processing (step S3b) for setting a value is performed. Then, initialization of a timer register provided in the CPU 56 (setting that the timeout is 2 ms and the repeated timer operates) is performed so that a timer interrupt is periodically generated every 2 ms (step S3c). That is, in step S3c, a process for activating a timer interrupt and a process for setting a timer interrupt interval are executed. Since the interruption is prohibited (see FIG. 45) in the initial setting process (step S1), the interruption is permitted before the initialization process is finished (step S3d).
[0171]
Therefore, in this embodiment, the internal timer of the CPU 56 is set so as to repeatedly generate a timer interrupt. In this embodiment, the repetition period is set to 2 ms. Then, as shown in FIG. 44, when a timer interrupt occurs, the CPU 56 sets a timer interrupt flag (step S12).
[0172]
When detecting that the timer interrupt flag is set in step S9, the CPU 56 resets the timer interrupt flag (step S10) and executes a game control process (step S11). With the above control, in this embodiment, the game control process is started every 2 ms. In this embodiment, only the flag is set for the timer interrupt process, and the game control process is executed in the main process, but the game control process in the timer interrupt process may be executed.
[0173]
As described above, the backup data storage area when the power is turned on at the time of power restoration after a power failure, etc., by determining whether or not to restore to the power-off state depending on the presence or absence of backup data It is possible to determine whether or not to restore the power-off state according to the contents of. Therefore, it is possible to realize control based on the backup data and to prevent unnecessary recovery processing from being executed.
[0174]
In addition, by determining whether or not to restore to the power-off state depending on the status of the backup data, the contents of the backup data storage area will be stored when the power is turned on when the power is restored after a power failure. It is possible to determine whether or not the state is restored to the state at the time of power-off according to the state. Therefore, it is possible to realize control based on normal backup data and to prevent execution of recovery processing based on backup data in which an abnormality has occurred.
[0175]
FIG. 45 is a flowchart showing the initial setting process of step S1. In the initial setting process, the CPU 56 first sets the interrupt prohibition (step S1a). When the interrupt is prohibited, the CPU 56 sets the interrupt mode to the interrupt mode 2 (step S1b), and sets the stack pointer designation address in the stack pointer (step S1c). Then, the CPU 56 initializes the built-in device register (step S1d), initializes the CTC (counter / timer) and PIO (parallel input / output port) that can be used by setting the above-described interrupt mode 2 ( After performing step S1e), access to the RAM is disabled in order to protect the contents of the RAM when the power is turned off, so the RAM is set to an accessible state (step S1f).
[0176]
Note that there are the following three types of maskable interrupt modes that are allowed to be interrupted by the input of an INT signal that can be set in the initial setting process.
[0177]
Interrupt mode 0: This mode is set at reset, and the address (00 (H) to 38 (H)) specified from the interrupt source by the RST instruction which is a 1-byte CALL instruction is an interrupt processing program. This is a mode indicating the start address.
[0178]
Interrupt mode 1: This is a mode in which the start address (38 (H)) of the interrupt processing program is predetermined.
[0179]
Interrupt mode 2: The address constituted by the value of the specific register (1 byte) of the CPU 56 and the interrupt vector (1 byte: maximum bit 0) output from the built-in device indicates the interrupt address. That is, the interrupt address is an address indicated by 2 bytes in which the upper address is the value of the specific register and the lower address is an interrupt vector.
[0180]
FIG. 46 is a flowchart showing the game control process of step S11. In the game control process, the CPU 56 first inputs the states of the gate sensor 12, the start port sensor 17, the count sensor 23, and the winning port switches 19a and 24a via the switch circuit 58, and wins each winning port and winning device. Is determined (switching process: step S21).
[0181]
Subsequently, abnormality diagnosis processing is performed by a self-diagnosis function provided in the pachinko gaming machine 1, and an alarm is issued if necessary according to the result (error processing: step S22).
[0182]
Next, a process of updating each counter indicating each determination random number such as a big hit determination random number used for game control is performed (step S23). The CPU 56 further performs a process of updating a display random number such as a random number for determining the type of stop symbol (step S24).
[0183]
Further, the CPU 56 performs special symbol process processing (step S25). In the special symbol process control, corresponding processing is selected and executed according to a special symbol process flag for controlling the pachinko gaming machine 1 in a predetermined order according to the gaming state. The value of the special symbol process flag is updated during each process according to the gaming state. Further, normal symbol process processing is performed (step S26). In the normal symbol process, the corresponding process is selected and executed according to the normal symbol process flag for controlling the variable display 10 in a predetermined order by the 7-segment LED. The value of the normal symbol process flag is updated during each process according to the gaming state.
[0184]
Further, the CPU 56 performs a process of setting the special symbol control command and the normal symbol signal command sent to the display control board 80 in a predetermined area of the RAM 55 and then outputting the special symbol control command and the normal symbol control command. Performed (special symbol command control processing: step S27, normal symbol command control processing: step S28).
[0185]
Next, the CPU 56 performs a process of outputting the contents of the storage area for various output data to each output port (data output process: step S29). The CPU 56 also performs other processing such as output data setting processing for setting output data such as jackpot information, start information, probability variation information, etc. output to the hall management computer in the storage area.
[0186]
CPU 56 issues a drive command to solenoid circuit 59 when a predetermined condition is satisfied (step S30). The solenoid circuit 59 drives the solenoids 16 and 21 in response to the drive command, thereby opening or closing the variable winning ball apparatus 19 or the opening / closing plate 22. Further, the CPU 56 sets the number of winning balls based on detection of each winning opening such as the winning opening 24, for example (step S31). That is, when a predetermined condition is satisfied, a payout control command is output to the payout control board 37. The payout control CPU 371 mounted on the payout control board 37 drives the ball payout device 97 according to the payout control command.
[0187]
As described above, the main process includes a process for determining whether or not to shift to the game control process, and the game control process is a timer interrupt process based on a timer interrupt periodically generated by the internal timer of the CPU 56. Since the flag for determining whether or not to shift to is set, all of the game control processing is executed reliably. In other words, until all the game control processes are executed, it is not determined whether or not to shift to the next game control process, so it is guaranteed that all the processes in the game control process are completed. Has been.
[0188]
Conventional general game control processing is forcibly returned to the initial state by an external interrupt that occurs periodically. If it demonstrates in accordance with the example shown by FIG. 46, for example, even if it was during the process of step S31, it was forcibly returned to the process of step S21. That is, there is a possibility that the next game control process may be started before all the processes in the game control process have completed execution.
[0189]
Here, the game control process executed by the CPU 56 of the main board 31 is executed according to the flag set in the timer interrupt process based on the timer interrupt periodically generated by the internal timer of the CPU 56. A hardware circuit that generates a signal periodically (for example, every 2 ms) is provided, and a signal from the circuit is introduced into an external interrupt terminal of the CPU 56, and it is determined whether or not to shift to a game control process by the interrupt signal. A flag may be set for this purpose.
[0190]
Even in such a configuration, the determination of the flag is not performed until all of the game control processes are executed, so that it is guaranteed that all the processes in the game control processes are completed. .
[0191]
FIG. 47 is a flowchart showing an example of a power failure occurrence NMI process executed in response to the NMI based on the voltage change signal from the power supply monitoring circuit of the power supply board 910. In the power failure occurrence NMI process, the CPU 56 first stores the contents of the interrupt prohibition flag in the parity flag in order to back up the interrupt permission / prohibition state immediately before the power failure such as a power failure (step S41). Next, interrupt prohibition is set (step S42). In the power failure occurrence NMI processing, checksum generation processing is performed to ensure the storage of the RAM contents. If another interrupt process is performed during that process, it is possible that the CPU will not be able to operate before the checksum generation process is completed. Setting is made so as not to occur. Note that steps S44 to S50 in the power failure occurrence NMI process are an example of the power supply stop process.
[0192]
Further, when a CPU that is used so that no other interrupts are generated during the interrupt process, the process of step S42 is not necessary.
[0193]
Next, the CPU 56 checks whether or not the backup flag has already been set (step S42). If the backup flag is already set, no further processing is performed. If the backup set is not set, the following power supply stop process is executed. That is, the processing from step S44 to step S55 is executed.
[0194]
First, the contents of each register are stored in the backup RAM area (step S44). Thereafter, a backup flag is set (step S45). Then, an appropriate initial value is set in the backup check data area of the backup RAM area (step S46), the initial value and the data in the backup RAM area are sequentially subjected to exclusive OR, and then inverted (step S47). The calculated value is set in the backup parity data area (step S48). Further, the RAM access is prohibited (step S49). Further, all output ports are turned off (step S50). When the power supply voltage is lowered, the level of various signal lines may become unstable and the contents of the RAM may be changed. If the RAM access is prohibited as described above, the data in the backup RAM may be changed. There is no.
[0195]
Subsequently, the CPU 56 enters a loop process. That is, no processing is performed. Therefore, before the operation is prohibited from the outside by the system reset signal from the reset IC 651 shown in FIG. 39, the operation is stopped internally. Therefore, the CPU 56 reliably stops operation when the power is turned off. As a result, the RAM access prohibition control and the operation stop control described above can reliably prevent the RAM contents from being destroyed due to an abnormal operation that may occur as the power supply voltage decreases.
[0196]
In this embodiment, in the power failure occurrence NMI processing, the program is looped at the final part, but a halt (HALT) instruction may be issued.
[0197]
Further, as described above, the backup flag that is set after the register contents are stored in the RAM area determines whether or not there is backup data to be restored when the power is turned on (whether or not it is restored from a power failure). Used when. Further, the processing of steps S41 to S50 is completed before the CPU 56 receives the system reset signal from the system reset circuit 65. In other words, the detection voltage of the voltage monitoring circuit is set so as to be completed before receiving the system reset signal from the system reset circuit 65.
[0198]
In this embodiment, the backup flag is confirmed at the start of the power supply stop process. If the backup flag is already set, the power supply stop process is not executed. As described above, the backup flag is a flag indicating that the backup of necessary data has been completed and the power supply stop process has been completed thereafter. Therefore, for example, even if NMI occurs again for some reason in a loop waiting for resetting, the power supply stop process is not repeatedly executed.
[0199]
However, if a CPU with a specification that does not allow other interrupts during interrupt processing is used, the determination in step S43 is not necessary.
[0200]
FIG. 48 is an explanatory diagram for explaining an example of a backup parity data creation method. However, in the example shown in FIG. 48, the data size of the backup data RAM area is 3 bytes for simplicity. In the power failure generation process based on the power supply voltage drop, as shown in FIG. 48, initial data (00H in this example) is set in the backup check data area. Next, an exclusive OR of “00H” and “F0H” is taken, and an exclusive OR of “16H” is obtained with the result. As a result, an exclusive OR of “DFH” is taken. Then, a value (“C6H” in this example) obtained by inverting the result (“39H” in this example) is set in the backup parity data area.
[0201]
When the power is turned on again, a parity diagnosis is performed in the power failure recovery process. If all the data in the backup area is stored as it is, data as shown in FIG. 48 is set in the backup area when the power is turned on again.
[0202]
In the process of step S4, the CPU 56 performs the same process as the process executed in the power failure occurrence NMI process. That is, initial data (00H in this example) is set in the backup check data area, the exclusive OR of “00H” and “F0H” is taken, and as a result, the exclusive OR of “16H” is taken. . Further, an exclusive OR of the result and “DFH” is taken. Then, a final calculation result obtained by inverting the result (“39H” in this example) is obtained. If all the data in the backup area is stored as it is, the final calculation result coincides with “C6H”, that is, the data set in the backup check data area. If a bit error has occurred in the data in the backup RAM area, the final calculation result is not “C6H”.
[0203]
Therefore, the CPU 56 compares the final calculation result with the data set in the backup check data area, and if they match, the parity diagnosis is normal. If they do not match, the parity diagnosis is abnormal.
[0204]
As described above, in this embodiment, the game control means is provided with a storage means (in this example, a backup RAM) that is backed up for a predetermined period even when the power of the gaming machine is cut off. The CPU 56 (specifically, a program executed by the CPU 56) is configured to perform a game state recovery process (step S6) for recovering the game state based on the backup data if the storage means is in the backup state.
[0205]
In this embodiment, a power supply monitoring circuit is mounted on the power supply board 910 as shown in FIG. 40, and a system reset circuit 65 is mounted on the main board 31 as shown in FIG. When the power supply voltage is lowered, the system reset circuit 65 generates a low level system reset signal when the power supply monitoring circuit (in this example, the power monitoring IC 902) outputs a low level NMI interrupt signal. It is set to be later than the time of occurrence. Further, a low level system reset signal from the system reset circuit 65 is input to the reset terminal of the CPU 56.
[0206]
Then, the CPU 56 enters the loop state after executing the power failure occurrence processing (processing when the power supply is stopped) based on the voltage drop signal from the power supply monitoring means (power supply monitoring IC 902). Will enter. That is, the operation of the CPU 56 is completely stopped. With the + 5V power supply voltage value below, normal operation of the CPU 56 cannot be ensured (that is, a state in which the operation cannot be managed occurs), but the CPU 56 is in a reset state when power that can operate normally is supplied. Therefore, it is possible to prevent abnormal operation based on indefinite data.
[0207]
Thus, in this embodiment, the CPU 56 enters a loop state in accordance with the input of the detection output from the power supply monitoring circuit, and is reset in accordance with the input of the detection signal from the system reset circuit 65. It is configured. Therefore, reliable data storage is performed when the power is turned off, and a disadvantage to the player is prevented.
[0208]
In this embodiment, the power monitoring IC 902 and the system reset circuit 65 monitor the same power supply voltage, but may monitor different power supply voltages. For example, the power supply monitoring circuit on the power supply board 910 may monitor the + 30V power supply voltage, and the system reset circuit 65 may monitor the + 5V power supply voltage. The timing at which the system reset circuit 65 generates a low-level system reset signal is later than the timing at which the power supply monitoring circuit generates the NMI interrupt signal. The voltage level for generating the reset signal is set. For example, the threshold is 4.25V. 4.25 V is lower than the normal voltage value at which the CPU 56 operates, but is a voltage that allows the CPU 56 to operate for a while. The power monitoring circuit adjusts the delay time of the delay means provided in the system reset circuit 65 (in this example, the capacitance of the capacitor) so that the system reset circuit 65 generates a low-level system reset signal. You may make it delay with respect to the timing which generate | occur | produces an interruption signal.
[0209]
In the above embodiment, the CPU 56 detects the NMI interrupt signal (NMI interrupt signal from the power monitoring means) from the power supply board via the non-maskable interrupt terminal (NMI terminal). An interrupt signal may be introduced to a maskable interrupt terminal (IRQ terminal). In that case, a power supply stop process is executed in the interrupt process (IRQ process). Further, an NMI interrupt signal from the power supply board 910 may be detected via the input port. In that case, the input port is monitored in the main process.
[0210]
Further, when an interrupt signal from the power supply board 910 is detected via the IRQ terminal instead of the NMI interrupt signal, the IRQ interrupt mask is set at the start of the game control process in step S10 of the main process, and the game control The IRQ interrupt mask may be canceled at the end of processing. By doing so, an interruption is applied before and after the start of the game control process, and the game control process is not interrupted in the middle. Accordingly, when the payout control command is sent to the payout control board 37, the command sending is not interrupted. Therefore, even when a power failure occurs, the payout control command and the like are surely completed.
[0211]
In this embodiment, in the power failure occurrence process (power supply stop process), when the backup flag indicating that the data has already been backed up and the power supply stop process has already been executed is set up, The supply stop process is not executed. In the process of powering down, NMI may occur again. Then, when the backup flag is not confirmed in the power generation process, the power supply stop process is executed again by the NMI that is generated again. In the power supply stop process executed first, a process of storing the contents of the register in the backup RAM is performed (see step S44 in FIG. 46). In a state of waiting for reset after the first process of stopping the normal power supply that is executed first, the power supply voltage gradually decreases, so that the contents of the register may be destroyed. That is, there is a possibility that the register value has changed from the state at the time when the power interruption is detected (when NMI first occurs). If the power supply stop process is executed again in such a state, a value different from the register value in the state when the power supply is detected is stored in the backup RAM. Then, in the power recovery process executed at the time of power recovery, a value different from the register value in the state at the time when the power interruption is detected is restored to the register. As a result, there is a possibility that a gaming state different from the gaming state when the power is turned off is reproduced.
[0212]
Hereinafter, the gaming state restoration process will be described.
FIG. 49 is a flowchart showing an example of the gaming state recovery process shown in step S6 of FIG. In this example, the CPU 56 restores the value stored in the backup RAM to each register (step S61). And based on the data preserve | saved at backup RAM, the game state at the time of a power failure is confirmed and it is made to recover. That is, based on the data stored in the backup RAM, the solenoids 16 and 21 are driven via the solenoid circuit 59 to restore the open / closed state of the start winning opening 24 and the open / close plate 22, for example (steps S62 and S63). . In addition, according to the value of the special symbol process flag and the normal symbol process flag that were driven even when the power was turned off, the control commands corresponding to the progress status of the special symbol process processing and the progress status of the normal symbol process processing at the time of power off, This is sent to the display control board 80, the lamp control board 35, and the voice control board 70 (step S63).
[0213]
As described above, in the game state restoration process, the state of various electrical components is restored according to the restored internal state, and the display control board 80, the lamp control board 35, and the voice control board 70 are controlled. A control command for returning the state to the state at the time of power-off (control command for processing the control state at the time of power-off) is sent out. Such control commands are typically one or more control commands that were last sent out before the power was turned off.
[0214]
As a result, in this embodiment, the following state recovery is possible by the game state recovery process. The states of the start winning opening 14 and the big winning opening (opening / closing plate) 22 are restored. The display state of the normal symbol (display state of the variable display 10) controlled by the display control means is restored except when it is changing at the time of power-off. The display state of the special symbol controlled by the display control means (display state of the variable display unit 9) is restored except when it is changing when the power is turned off. Further, the background and characters displayed on the variable display unit 9 are restored except when the special symbol is changing and the big hit game is being played.
[0215]
When the power is cut off during the change of the special symbol, the information of the change time (for example, 10 seconds) of the variable display pattern and the already executed time (for example, 4 seconds) is backed up. Then, the main board 31 outputs a display control command indicating a display pattern and a display control command indicating a stop pattern to the display control board 80 at the time of spreading, and stops the pattern after the remaining time (6 seconds in the above example) has elapsed. Output a display control command. Therefore, if the special symbol display state is changing when the power is cut off, the variable symbol display is executed for the remaining time (6 seconds in the above example) that is not displayed at the time of recovery. The display control command indicating the display pattern output to the display control board 80 at the time of recovery may be the same as the display control command indicating the display pattern output before the power is turned off. It may be a command for displaying an image such as “Now”. In this case, the display “recovering power” is displayed for the remaining time (6 seconds in the above example). It should be noted that the same control as described above is performed based on the display state of the normal symbol when the power is cut off during the variation of the special symbol.
[0216]
Even if the power is cut off during the big hit game, the remaining time of the interval during the round or between rounds is displayed at the time of recovery, as in the case of the power off during the special symbol change described above. The main board 31 outputs to the display control board 80 a display control command for designating a final design (stopped pattern) output before power-off.
[0217]
As a result, it is possible to produce a jackpot symbol during a round or between rounds (for models that produce a jackpot symbol with a jackpot symbol), and the display control board 80 can also recognize a symbol displayed at the start of fluctuation after the jackpot ends. .
[0218]
The display states of the decoration lamp 25, the start memory display 18, the gate passing memory display 41, the prize ball lamp 51, and the ball break lamp 52 controlled by the lamp control means are restored. The display state of the game effect lamps / LEDs 28a, 28b, and 28c is restored except when the special symbol is changing and the big hit game is being played. However, if the game is a big hit game when the power is turned off, it can be restored to the initial state of each control section. Each control section is, for example, a jackpot start holding state, a state before the big winning opening, a state where the big winning opening is being opened, or a big hit end notification state. In the case of recovery after the power is cut off during the special symbol fluctuation, the game effect lamps / LEDs 28a, 28b, 28c are left for the remaining time as in the display control of the variable display unit 9 and the variable display device 10 described above. The display state may be controlled, but it may be turned on / flashing in a pattern peculiar to turning off or recovering from a power failure.
[0219]
The sound generation state controlled by the sound control means is restored except when the special symbol is changing and the big hit game is being played. However, if the game is a big hit game when the power is turned off, it can be restored to the initial state of each control section. When the power is cut off during the special symbol fluctuation, the sound generation state is controlled for the remaining time as in the display control of the variable display unit 9 and the variable display device 10 described above. However, it is also possible to output a sound pattern peculiar to silence or power recovery (for example, “sound recovery from power out”).
[0220]
In this embodiment, the control command for restoring the state is sent from the game control means of the main board 31 to the display control means, the lamp control means and the sound control means at the time of recovery from the power interruption. When the control means, the lamp control means, and the sound control means are backed up, the display control means, the lamp control means, and the sound control means independently recover the control state without using a control command from the main board 31. You may comprise as follows.
[0221]
Further, as will be described later, since the payout control means mounted on the payout control board 37 is backed up by the power source, the winning ball payout state and the ball lending control state are the same as those at the time of the power cut off when the power supply is restored. Restore to the state. In this embodiment, since the launch control board is connected to the payout control board, the control state on the launch control board 91 is similarly restored.
[0222]
When the gaming state is restored to the power-off state, in this embodiment, the CPU 56 returns the interrupt permission / prohibition state at the time of the previous power-off to store the value of the parity flag stored in the backup RAM. Is confirmed (step S64). If the parity flag is clear, interrupt permission is set (step S65). On the other hand, if the parity flag is on, the gaming state restoration process is finished as it is (while keeping the interrupt disabled state set in step S1a).
[0223]
Here, the gaming state restoration processing program is configured to return to the main processing when the gaming state restoration processing ends, but the stack area (backup RAM) pointed to by the stack pointer stored in the power supply stop processing It is also possible to return to the address stored in the area) (the address that was executed when the NMI interrupt occurred when the power was turned off).
[0224]
As described above, the process is interrupted due to the interrupt disabled state between the start of the initial setting process and before the restoration process or before the initialization process is completed. Therefore, the initial setting, determination of whether or not to restore the power-off state according to the contents of the backup data storage area, and recovery processing (or initialization processing) are ensured. Can be completed. Even in the case of the configuration in which the interrupt is disabled until the completion of the recovery processing as described above, the interrupt disabled / permitted state at the time of power-off is backed up by the parity flag. The interrupt disabled / permitted state when the power is turned off can be reliably recovered.
[0225]
In the above embodiment, the case where the data storage process and the restoration process are performed in the game control means has been described. However, part of the RAM in the payout control means, the voice control means, the lamp control means, and the display control means is also included. The power supply is backed up, and the payout control means, the display control means, the sound control means, and the lamp control means may perform the processing as described above. However, the payout control means, the display control means, the sound control means, and the lamp control means do not need to perform command transmission processing at the time of recovery.
[0226]
FIG. 50 is an explanatory diagram showing an example of a command form of the payout control command. In this embodiment, the payout control command has a 2-byte structure, the first byte represents MODE (command classification), and the second byte represents EXT (command type). Note that the command form shown in FIG. 50 is an example, and other command forms may be used.
[0227]
FIG. 51 is an explanatory diagram showing an example of the contents of the payout control command. In the example shown in FIG. 51, the command FF00 (H) is a payout control command for designating a payout enabled state. Command FF01 (H) is a payout control command for designating a payout stop state. Command F0XX (H) is a payout control command for designating the number of winning balls. “XX” in the second byte indicates the number of payouts.
[0228]
When the payout control means receives the FF01 (H) payout control command from the game control means of the main board 31, the payout payout and ball lending are stopped, and when the FF00 (H) payout control command is received, the prize ball A state where the payout and the ball lending are possible. When a payout control command for designating the number of prize balls is received, prize ball payout control is performed according to the number designated by the received command.
[0229]
FIG. 52 is a timing chart showing an example of a payout control command sending form. In this embodiment, the payout control command has a 2-byte structure. For example, as shown in FIG. 52, when the first byte and the second byte of the payout control signal are output, the INT signal is turned on. (Low level in this example). The ON period of the INT signal is, for example, 1 μs or longer, and a period of, for example, 10 μs or longer is provided between the first byte and the second byte. The payout control command may have a 1-byte configuration.
[0230]
The payout control command is sent out only once so that the payout control means can recognize it. In this example, “recognizable” means that the INT signal is turned on, and in this example, it is sent out only once in a recognizable manner, depending on the first and second bytes of the payout control signal. That is, the INT signal is turned on only once.
[0231]
As shown in FIG. 53, the payout control command may have a 1-byte configuration. In this case, a payout control command is output by the 8-bit payout control signals CD0 to CD7. When the payout control signal is output, the INT signal is turned on (low level in this example). The ON period of the INT signal is 1 μs or more, for example. The payout control means inputs payout control signals CD0 to CD7 by an interrupt process according to the INT signal.
[0232]
Next, as an example of the case where the data storage process and the recovery process are performed in the electrical component control means other than the game control means, a case where the payout control means performs the data storage and recovery will be described.
[0233]
FIG. 54 is a block diagram showing an example of the configuration around the payout control CPU 371. As shown in FIG. 54, the voltage drop signal from the first power supply monitoring circuit (first power supply monitoring means) is connected to the non-maskable interrupt terminal (XNMI terminal) of the payout control CPU 371 via the buffer circuit 960. Has been. The first power supply monitoring circuit is a circuit that detects a power supply voltage drop by monitoring the voltage of any of the various DC power supplies used by the gaming machine. In this embodiment, VSLWhen the power supply voltage is monitored and the voltage value falls below a predetermined value, a low level voltage drop signal is generated. The voltage VSL is the maximum DC voltage used in the gaming machine, and is +30 V in this example. Therefore, the payout control CPU 371 can confirm the occurrence of power interruption by the interrupt process.
[0234]
The INT signal from the main board 31 is connected to the CLK / TRG2 terminal of the payout control CPU 371. When a clock signal is input to the CLK / TRG2 terminal, the value of the time counter register CLK / TRG2 built in the payout control CPU 371 is down-counted. When the register value becomes 0, an interrupt occurs. Therefore, if the initial value of the timer counter register CLK / TRG2 is set to “1”, an interrupt is generated according to the input of the INT signal.
[0235]
Although a system reset circuit 975 is also mounted on the payout control board 37, in this embodiment, the system reset circuit 975 also serves as a second power supply monitoring circuit (second power supply monitoring means). That is, when the power is turned on, the reset IC 976 sets the output to the low level for a predetermined time determined by the capacitor capacity, and sets the output to the high level when the predetermined time has elapsed. Further, the reset IC 976 monitors the voltage VSL, which is the power supply voltage equal to the power supply voltage monitored by the first power supply monitoring circuit mounted on the power supply board 910, and goes low when the voltage value falls below a predetermined value (for example, + 9V). Generate a voltage drop signal to level. Therefore, when the power is turned off, the payout control CPU 371 is system-reset by the voltage drop signal from the reset IC 976 becoming a low level. As shown in FIG. 54, the voltage drop signal is the same output signal as the reset signal.
[0236]
The predetermined value for the reset IC 976 to detect power-off is lower than the normal voltage, but is a voltage at which the CPU 371 for payout control can operate for a while. Further, since the reset IC 976 is configured to monitor a voltage higher than the voltage required by the payout control CPU 371 (in this example, +5 V), the monitoring range for the voltage required by the payout control CPU 371 is set. Can be spread. Therefore, more precise monitoring can be performed.
[0237]
While power is not supplied from the power supply of voltage + 5V, at least a part of the built-in RAM of the payout control CPU 371 is backed up by connecting a backup power supply supplied from the power supply board to the backup terminal, and the power supply for the gaming machine Even if is turned off, the contents are saved. When the +5 V power supply is restored, a reset signal is issued from the system reset circuit 975, so that the payout control CPU 371 returns to a normal operation state. At that time, since necessary data is backed up, it is possible to return to the gaming state at the time of the power failure when recovering from the power failure.
[0238]
As described above, in this embodiment, the first power supply monitoring circuit mounted on the power supply board 910 monitors the voltage of the highest power supply VSL among the DC voltages used in the gaming machine, and When the voltage of the power source falls below a predetermined value, a voltage drop signal (power failure detection signal) is generated. At the timing output from the power-off detection signal, the IC drive voltage is still a voltage that can sufficiently drive various circuit elements. Therefore, an operation time is secured for the payout control CPU 371 of the payout control board 37 that operates at the IC drive voltage to perform a predetermined power supply stop process.
[0239]
Also in this case, the first power supply monitoring circuit monitors the highest power supply voltage VSL among the DC voltages used in the gaming machine. The monitoring target voltage may not be the highest power supply voltage VSL as long as the operation time for the electric component control means operating at the voltage to ensure the predetermined power supply stop processing is ensured. That is, when a voltage higher than at least the IC drive voltage is sensed, the power-off detection signal may be generated at such a timing that the operation time for the electrical component control means to perform a predetermined power supply stop process is secured. it can.
[0240]
In this case, as described above, the voltage to be monitored is a voltage that can be expected to prevent erroneous switch-on detection when the power is cut off because the voltage supplied to various switches of the gaming machine such as the prize ball count switch 301A is + 12V. It is preferable. That is, it is preferable to detect a voltage drop at a stage before the +12 V power supply voltage, which is a voltage supplied to the switch (switch voltage) starts to drop. Therefore, it is desirable to monitor a voltage higher than at least the switch voltage.
[0241]
In the configuration shown in FIG. 54, the system reset circuit 975 outputs a low level during a period determined by the capacitance of the capacitor when power is turned on, and then outputs a high level. That is, the reset circuit timing is only once. However, as in the case of the main board 31 shown in FIG. 39, a circuit configuration that generates a plurality of reset circuit timings may be used.
[0242]
The delay time defined by the capacity of the external capacitor 977 of the reset IC 976 starts the power supply from the power supply board 910, and each board (sound control board 70, lamp control board 35, display control board 80, payout control). Ensuring sufficient time for the substrate 37) to fully start up. This eliminates the inconvenience that the output target board is not operating when the CPU 371 of the game control means outputs a control command, and control according to the command cannot be performed.
[0243]
Further, in addition to the external capacitor 977, a delay circuit may be provided in the middle of a signal line for transmitting a signal output from the reset IC 976 to the CPU 56, and standby processing may be performed at the start of processing of the CPU 371. Further, a means for managing the system reset of each board may be provided on the power board, and the startup sequence may be managed on the power board 910 side.
[0244]
The system reset circuit 975 includes an initial reset circuit that outputs a system reset signal to the CPU 371 when power supply is started, and a power supply monitoring circuit that detects a drop in voltage and stops the operation of the CPU 371. Also good.
[0245]
FIG. 55 is a flowchart showing main processing of the payout control CPU 371. In the main process, the payout control CPU 371 first performs necessary initial settings (step S701).
[0246]
FIG. 56 is a flowchart showing the initial setting process in step S701. In the initial setting process, the payout control CPU 371 first sets the interrupt prohibition (step S701a). Next, the payout control CPU 371 sets the interrupt mode to interrupt mode 2 (step S701b), and sets the stack pointer designation address in the stack pointer (step S701c). The payout control CPU 371 initializes the built-in device register (step S701d), initializes the CTC (counter / timer), and PIO (parallel input / output port) (step S701e), and then can access the RAM. (Step S701f).
[0247]
In this embodiment, an interrupt based on counting up of CH2 and CH3 is used as a timer / counter interrupt. The interrupt based on the count-up of CH2 is an interrupt that occurs when the value of the timer counter register CLK / TRG2 described above becomes “0”. Accordingly, in step S701e, the initial value “1” is set in the timer counter register CLK / TRG2. The interrupt based on the count up of CH3 is an interrupt that occurs after the CPU internal clock is counted down and the register value becomes “0”, and is used as a 2 ms timer interrupt described later. Specifically, the register value of CH3 is subtracted at 1/256 period of the system clock. In step S701e, the CH3 register is set to a value corresponding to 2 ms as an initial value. The interrupt address related to CH2 is 0074H, and the interrupt address related to CH3 is 0076H.
[0248]
Then, the payout control CPU 371 checks whether backup data exists in the payout control backup RAM area (step S702). That is, for example, a later-explained total number storage or lent number storage (see FIG. 59) formed in the backup RAM area is checked to determine whether there is backup data relating to the number of unpaid prize balls and the number of rented balls. Check. In the event of an unexpected power loss, in many cases, some data is stored in the backup RAM area, and the data in the backup RAM area should have been stored. Will have backup data. If the confirmation result indicates that there is no backup, it means that there was no unpaid game ball when the power was turned off the last time, and it is not necessary to return the internal state to the state when the power was cut off. Initialization processing is executed (steps S702 and S703). In this example, whether backup data exists in the backup RAM area is confirmed by a backup flag set in the backup RAM area when the power is turned off.
[0249]
When backup data exists in the backup RAM area, in this embodiment, the payout control CPU 371 performs data check (parity check in this example) of the backup RAM area (step S704). In the case of recovery after an unexpected power failure, the data in the backup RAM area should have been saved, so the check result is normal. If the check result is not normal, the internal state cannot be returned to the state at the time of power-off, and therefore an initialization process that is executed at the time of power-on not at the time of power failure recovery is executed (steps S705 and S703).
[0250]
If the check result is normal, the payout control CPU 371 performs a payout state recovery process for returning the internal state to the state when the power is turned off (step S706). Then, it returns to the address indicated by the PC (program counter) stored in the backup RAM area (step S707).
[0251]
When the normal initialization process is executed (step S703), the main process executed by the payout control CPU 371 shifts to the group process in which the start of the timer interrupt flag is confirmed (step S708).
[0252]
In this embodiment, after the presence or absence of backup data is confirmed in step S702, the backup area is checked in step S704 when backup data exists. Conversely, the check result of the backup area After confirming that the data is normal, the presence or absence of backup data may be confirmed. Further, it may be determined whether or not to execute the power failure recovery process by confirming one of the confirmation of the presence / absence of backup data and the check of the backup area.
[0253]
Further, for example, in the parity check (step S704) when determining whether or not to execute the power failure recovery processing, that is, when determining whether or not to restore the gaming state, the stored RAM data If the game machine is confirmed to be in a payout standby state (a state that is not in the middle of payout) based on the payout game ball number data or the like, the initialization process may be executed without performing the payout state recovery process.
[0254]
In the normal initialization process, as shown in FIG. 57, a register and RAM clear process (step S901) is performed (step S902). Since the interruption is prohibited in the initial setting process (step S701a), the interruption is permitted before the initialization process is completed (step S903).
[0255]
In this embodiment, the internal timer (CH3) of the payout control CPU 371 is set to repeatedly generate a timer interrupt. The repetition period is set to 2 ms. As shown in FIG. 58, when a timer interrupt occurs, the payout control CPU 371 sets a timer interrupt flag (step S711). In the 2 ms timer interrupt process, if necessary, the initial value is reset for the CH3 register.
[0256]
When detecting that the timer interrupt flag is set in step S708, the payout control CPU 371 resets the timer interrupt flag (step S709) and executes a payout control process (step S710). With the above control, in this embodiment, the payout control process is started every 2 ms. In this embodiment, only the flag is set in the timer interrupt process, and the main process is executed in the payout control process. However, the payout control process may be executed in the timer interrupt process.
[0257]
The payout control CPU 371 can determine whether to perform normal initial setting processing or restore the payout state by simply checking the data in the backup RAM area when the power is turned on. That is, the payout process can be resumed for the unpaid game balls by simple determination.
[0258]
In this example, the payout control CPU 371 also ensures the storage of stored contents by parity check, like the CPU 56 of the main board 31.
[0259]
As described above, the backup data is restored when the power is turned on when the power is restored after a power failure, etc. It is possible to determine whether or not to restore the power-off state according to the contents of the storage area. Therefore, control based on the backup data can be realized, and unnecessary execution of recovery processing can be prevented.
[0260]
In addition, as described above, by determining whether or not to return to the payout state when the power is cut off according to the backup data status, the backup is performed when the power is turned on when the power is restored after a power failure. It can be determined whether or not to restore the power-off state according to the state of the contents of the data storage area. Therefore, it is possible to realize control based on normal backup data and to prevent execution of recovery processing based on backup data in which an abnormality has occurred.
[0261]
FIG. 59 is an explanatory diagram showing an example of use of the RAM built in the payout control CPU 371. In this example, the total number storage (for example, 2 bytes) and the number of rented balls are formed in the backup RAM area. The total number storage stores insertion of the payout number instructed from the main board 31 side. The number of rented balls stores the number of balls that have not been paid out.
[0262]
FIG. 60 is a flowchart showing a payout control command reception process by an interrupt process. The payout control INT signal from the main board 31 is input to the CLK / TRG2 terminal of the payout control CPU 371. Therefore, when the INT signal from the main board 31 is turned on, the payout control CPU 371 is interrupted, and the payout control command receiving process shown in FIG. 60 is started. In this embodiment, a 12-byte fixed command buffer area for storing the received payout control command is provided. A command reception number counter is used to indicate the storage position of the received payout control command. Since the payout command has a 2-byte structure, it can be practically stored in the confirmed command buffer area of six payout control commands.
[0263]
In the payout control command reception process, the payout control CPU 371 first reads data from the input port 372a assigned to the input of payout control command data (step S851). Then, it is confirmed whether or not it is the first byte of the 2-byte payout control command (step S852). Whether or not it is the first byte can be determined by whether or not the first bit of the received command is “1”. The first bit is “1”, which should be the MODE byte (first byte) of the 2-byte payout control command (see FIG. 50). If the first bit is “1”, the effective first byte is held and the received command is mainly stored in the confirmed command buffer indicated by the command reception number counter in the confirmed command buffer area (step S853).
[0264]
If it is not the first byte of the payout control command, it is confirmed whether or not the first byte has already been received (step S854). Whether it has already been received can be confirmed by checking whether valid data is set in the reception buffer (the definite command buffer in step S853).
[0265]
Next, when the second byte has already been received, it is confirmed whether or not the first bit of the received 1 byte is “0”. If the first bit is “0”, it is determined that the valid second byte has been received, and the received command is stored in the confirmed command buffer indicated by the command reception number counter + 1 in the confirmed command buffer area (step S855). The leading bit is “0”, which should be the EXT byte (second byte) of the 2-byte payout control command (see FIG. 50). If it is determined in step S854 that the first bit of the received 1 byte is not “0”, the process ends.
[0266]
When the second byte of command data is stored in step S855, 2 is added to the command reception number counter (step S856). Then, it is confirmed whether or not the command reception counter is 12 or more (step S857). If it is 12 or more, the command reception number counter is cleared (step S858).
[0267]
FIG. 61 is a flowchart showing the payout control process in step S710. In the payout control process, the payout control CPU 371 first determines whether or not the prize ball count switch 301A and the ball lending count switch 301B input to the input port 372b via the relay board 72 are turned on (switch: step S751). ).
[0268]
Next, the payout control CPU 371 confirms a signal input state from a sensor (for example, a motor position sensor that detects a score between the payout motors 289) and performs sensor state determination or the like (input determination processing: step S752). . The payout control CPU 371 further analyzes the received payout control command and executes a process according to the analysis result (command analysis execution process: step S753).
[0269]
Next, the payout control CPU 371 sets the payout stop state according to the payout stop instruction command received from the main board 31, or cancels the payout stop state according to the received payout start instruction command (step S754). Further, a prepaid card unit control process is performed (step S755).
[0270]
Further, the payout control CPU 371 performs control for paying out a ball in response to a ball lending request (step S756). Further, the payout control CPU 371 performs a prize ball control process for paying out the number of prize balls stored in the total number memory (step S757). The payout control CPU 371 outputs a drive signal to the payout motor 289 in the payout mechanism portion of the ball payout device 97 via the output port 372c and the relay board 72, and the ball lending control process in step S756 or the step S757. The payout motor control process is performed via the payout motor 289 for the number of revolutions set in the prize ball control process (step S758).
[0271]
In this embodiment, a stepping motor is used as the payout motor 289, and a 1-2 layer excitation method is used to control the payout motor 289. Therefore, specifically, eight types of excitation pattern data are repeatedly output to the payout motor 289 in the payout motor control process. In this embodiment, each excitation pattern data is output by 4 ms.
[0272]
Next, error detection processing is performed, and predetermined display is performed on the error display LED 374 according to the result (error: step S759). For example, the following eight types of errors are detected.
[0273]
Prize ball path error: When the prize ball payout operation is completed, or when no prize ball count switch 301A detects the passing of a game ball when the payout motor 289 makes one rotation, the error display LED 374 indicates “0”. Is displayed.
[0274]
Ball lending path error: After the ball lending payout operation is completed, or when the ball lending count switch 301B does not detect any passing of the game ball when the payout motor 289 makes one rotation, the error display LED 374 displays “ 1 "is displayed.
[0275]
Prize ball count switch clogging error: When prize ball count switch 301A detects ON for 0.5 seconds or more, “2” is displayed on error display LED 374.
[0276]
Ball lending count switch clogging error: When the ball lending count switch 301B detects ON for 0.5 seconds or longer, “3” is displayed on the error display LED 374.
[0277]
Discharge motor ball biting error: When the discharge motor 289 does not rotate normally. Specifically, “4” is displayed on the error display LED 374 when the payout motor position sensor is kept on for a predetermined period or longer, or is turned off for a predetermined period or longer. When a payout motor ball biting error occurs, the payout control CPU 371 outputs the reference excitation layer for 50 ms, and then outputs four types of excitation pattern data among the excitation pattern data for 1-2 layer excitation. Is output every 8 ms, and the reverse rotation and the forward rotation of the payout motor 289 are repeated.
[0278]
Prepaid card unit unconnected error: When VL signal OFF is detected. “5” is displayed on the error display LED 374.
[0279]
Prepaid card unit communication error: When it is detected that a signal is output from the prepaid card unit 50 at a timing other than the prescribed timing. “6” is displayed on the error display LED 374.
[0280]
Discharge stop state: When a payout control command indicating a payout stop is received from the main board 31. “7” is displayed on the error display LED 374. When a payout control command indicating a payout start is received from the main board 31, the payout stop state is restored to the payout start state after 2002 ms.
[0281]
Processing for controlling an information signal output from an external connection terminal (not shown) is performed (output processing: step S760). Note that the information signal is a signal that is turned on for a predetermined time every 1 unit (for example, 25) of paying out a ball and subsequently outputs OFF for a predetermined time.
[0282]
FIG. 62 is a flowchart illustrating an example of the switch process in step S751. In the switch process, the payout control CPU 371 checks whether or not the prize ball count switch 301A indicates a turned-on state (step S751a). If the on state is indicated, the payout control CPU 371 increments the prize ball count switch on counter by 1 (step S751b). The prize ball count switch on counter is a counter for counting the number of times the prize ball count switch 301A is turned on.
[0283]
Then, the value of the prize ball count switch-on counter is checked (step S751c). If the value is 2, it is determined that one prize ball has been paid out. If it is determined that one prize ball has been paid out, the payout control CPU 371 decrements the prize ball non-payout counter (the number of prize balls stored in the total number memory) by -1 (step S751d). .
[0284]
When it is confirmed in step S751a that the prize ball count switch 301A is not in the on state, the payout control CPU 371 clears the prize ball count switch on counter (step S751e). In this embodiment, it is confirmed whether or not the ball lending count switch 301B indicates the on state (step S751f). If the on state is indicated, the payout control CPU 371 increments the ball rental count switch on counter by 1 (step S751g). The ball lending count switch on counter is a counter for counting the number of times the ball lending count switch 301B is turned on.
[0285]
Then, the value of the ball lending count switch-on counter is checked (step S751h). If the value is 2, it is determined that one ball lending has been paid out. If it is determined that one ball lending has been paid out, the payout control CPU 371 decrements the lending unpaid-out number counter (the number of lent balls stored in the lent number storage) (step S751i). ).
[0286]
When it is confirmed in step S751f that the ball lending count switch 301B is not in the on state, the payout control CPU 371 clears the ball lending count switch on counter (step S751j).
[0287]
FIG. 63 is a flowchart illustrating an example of the command analysis execution process in step S753. In the command analysis execution process, the payout control CPU 371 checks whether or not there is a received command in the confirmed command buffer area (step S753a). If there is a received command, it is checked whether or not the received payout control command is a payout number instruction command (step S753b). When there are a plurality of received commands in the fixed command buffer area, whether or not the received payout control command is a payout number instruction command is checked for the most recently received received command.
[0288]
If the received payout control command is a payout number instruction command, the number received by the payout number instruction command is added to the total number memory (step S753c). That is, the payout control CPU 371 records in the award ball number backup RAM area (total number memory) included in the payout number instruction command sent from the CPU 56 of the main board 31.
[0289]
The payout control CPU 371 performs subtraction of the command reception number counter and reception command shift processing in the confirmed command buffer area, if necessary.
[0290]
FIG. 64 is a flowchart showing an example of the payout stop state setting process in step S754. In the payout stop state setting process, the payout control CPU 371 checks whether or not there is a received command in the confirmed command buffer area (step S754a). If there is a received command in the confirmed command buffer area, it is checked whether or not the received payout control command is a payout stop instruction command (step S754b). If it is a payout stop instruction command, the payout control CPU 371 sets the payout stop state (step S754c).
[0291]
If it is confirmed in step S754b that the received command is not a payout stop instruction command, it is checked whether or not the received payout control command is a payout start instruction command (step S754d). If it is a payout start instruction command, the payout stop state is canceled (step S754e).
[0292]
FIG. 65 is a flowchart showing an example of the prepaid card unit control process in step S755. In the prepaid card unit control process, the payout control CPU 371 checks whether or not a VL signal input by the card unit control microcomputer has been detected (step S755a). If the VL signal is not detected, the VL signal non-detection counter is incremented by 1 (step S755b). Further, the payout control CPU 371 checks whether or not the value of the VL signal non-detection counter is 125 in this example (step S755c). If the value of the VL signal non-detection counter is 125, the payout control CPU 371 stops the emission control signal output to the emission control board 91 and stops the drive motor 94 (step S755d).
[0293]
If the VL signal is detected to be off 125 times (2 ms × 125 = 250 ms) continuously by the above processing, the ball firing prohibited state is set.
[0294]
If the VL signal is detected in step S755a, the payout control CPU 371 clears the VL signal non-detection counter (step S755e). If the discharge control CPU 371 stops outputting the firing control signal (step S755f), the payout control CPU 371 starts outputting the firing control signal to the firing control board 91 to enable the drive motor 94 (step S755g). .
[0295]
66 and 67 are flowcharts showing an example of the ball lending control process in step 756. FIG. In this example, the maximum value of the number of continuous payouts is 1 unit (25 in this example) of the rented balls, but other numbers may be used.
[0296]
In the ball lending control process, the payout control CPU 371 checks whether or not the ball lending is being paid out (step S511). If the ball lending is being paid out, the process proceeds to the ball lending process shown in FIG. This confirmation is judged as in the state of a ball lending process flag which will be described later. If the ball is not paid out, it is confirmed whether or not the prize ball is being paid out (step S512). This confirmation is determined based on the state of a prize ball processing flag to be described later.
[0297]
If the ball lending is not being paid out or the winning ball is not being paid out, the payout control CPU 371 checks whether or not a ball lending request has been received from the card unit 50 (step S513), and if there is a request, turns on the ball lending processing flag. (Step S514), 25 (the number of units for ball rental: 100 yen here) is set in the number of balls to be stored in the backup RAM area (Step S515). Then, the payout control CPU 371 turns on the EXS signal (step S516). Then, in order to set the ball distribution member 311 below the ball dispensing device 97 to the ball lending side, the distribution solenoid 310 is driven (step S517). Also, the payout motor 289 is turned on (step S518), and the process proceeds to the ball lending process shown in FIG.
[0298]
Strictly speaking, the payout motor 289 is turned on after the BRQ signal is turned off to indicate that the card unit 50 has recognized acceptance. A ball lending process flag is set in the buffer RAM area.
[0299]
FIG. 67 is a flowchart showing a ball lending process in the payout control process by the payout control CPU 371. In the ball lending process, if the payout motor 289 is not turned on, it is turned on. In this embodiment, in the ball lending control process, in order to confirm whether or not a game ball has been paid out by the detection output of the ball lending count switch 301B in the switch process in step S751, No subtraction is performed. In the ball lending control process, the payout control CPU 371 checks whether or not the ball lending passage waiting time is in progress (step S519). If it is not during the ball lending passage waiting time, the ball lending is paid out (step S520), and it is confirmed whether or not the driving of the payout motor 289 should be terminated (whether the payout operation of one unit has been completed) (step S521). ). Specifically, it is confirmed whether or not the rotation corresponding to the predetermined number of payouts has been completed. The rotation corresponding to the predetermined number of payouts is monitored by the output of the payout motor position sensor. When the rotation corresponding to the predetermined number of payouts is completed, the payout control CPU 371 stops driving of the payout motor 289 (step S522), and sets the ball lending passage waiting time (step S523).
[0300]
In the ball lending process in step S520, the on / off state of the payout motor position sensor is monitored by a timer, but if the on state or the off state continues for a predetermined time or longer, the payout control CPU 371 issues a payout motor ball biting error. Is determined to have occurred.
[0301]
If it is during the ball lending passage waiting time in step S519, the payout control CPU 371 checks whether or not the ball lending passage waiting time has ended (step S524). The ball lending passage waiting time is the time from when the last payout ball is paid out by the payout motor 289 until it passes through the ball lending count switch 301B. Upon confirming the end of the ball lending passage waiting time, since all of the lending of one unit has been paid out, EXS is shown to indicate that the next ball lending request can be accepted to the card unit 50. The signal is turned off (step S524). Further, the distribution solenoid is turned off (step S525), the payout motor 289 is turned off (step S526), and the ball lending process flag is turned on (step S527). If the last payout ball does not pass the ball lending count switch 301B before the ball lending passage waiting time elapses, a ball lending path error is determined. In this embodiment, the winning ball and the ball lending are performed by the same payout device.
[0302]
After turning off the EXS signal to accept the ball rental request, if the BRQ signal, which is the ball rental request signal, is turned on again within a predetermined time, the ball rental process is executed without turning off the sorting solenoid and the dispensing motor. It may be. That is, the ball lending process is not performed every predetermined unit (100 yen unit in this example), but the ball lending process can be executed continuously.
[0303]
The contents of the number of rented balls are stored by the backup power supply of the power supply board 910 for a predetermined period even if the gaming machine is turned off. Therefore, when the power supply is restored during the predetermined period, the payout control CPU 371 can continue the ball lending process based on the content of the number of rented balls.
[0304]
68 and 69 are flowcharts showing an example of the prize ball control process in step 757. FIG. In this example, the maximum number of consecutive payouts is set to the same number as the unit of the lending ball (25 in this example), but other numbers may be used.
[0305]
In the winning ball control process, the payout control CPU 371 checks whether or not the ball lending is being paid out (step S531). This confirmation is determined by the state of the ball lending process flag. If the ball is not paid out, it is confirmed whether or not the prize ball is being paid out (step S532). If the prize ball is being paid out, the process proceeds to the process in the prize ball shown in FIG. This confirmation is determined based on the state of a prize ball processing flag to be described later.
[0306]
If neither the ball rental is paid out nor the prize ball is paid out, the payout control CPU 371 checks whether or not there is a ball rental preparation request from the card unit 50 (step S533). This confirmation is performed by the payout control CPU 371 confirming whether the PRDY signal input from the card unit 50 is on (requested) or off (no request).
[0307]
If there is no ball lending preparation request from the card unit 50, the payout control CPU 371 checks whether or not the number of award balls (the number of unpaid award balls) stored in the total number memory is 0 (step). S533). If the number of prize balls stored in the total number memory is not zero, the prize ball control CPU 371 turns on a prize ball processing flag (step S535), and the value of the total number memory is 25 or more in this example. It is confirmed whether or not (step S536). A prize ball processing flag is set in the backup RAM area.
[0308]
If the number of prize balls stored in the total number memory is 25 or more, the payout control CPU 371 outputs 25 driving signals to rotate the payout motor 289 until 25 prize balls are paid out. The payout operation is set (step S537). On the other hand, if the number of prize balls stored in the total number memory is not 25 or more, the payout control CPU 371 drives to rotate the payout motor 289 until all the game balls stored in the total number memory are paid out. In order to output a signal, the total number dispensing operation is set (step S538). Then, the payout motor 289 is turned on according to the setting in step S537 or step S538 (step S538). Since the sorting solenoid is in the off state, the ball sorting member below the ball dispensing device 97 is set to the prize ball side. Then, the process proceeds to a process during payout of prize balls in the prize ball control process shown in FIG.
[0309]
FIG. 69 is a flowchart illustrating an example of a process during a prize ball in the payout control process by the payout control CPU 371. In the winning ball control process, if the payout motor 289 is not turned on, it is turned on. In this embodiment, in the switch process of step S751, it is confirmed whether or not a game ball has been paid out based on the detection output of the prize ball count switch 301A. Is not done. In the process during the winning ball, the payout control CPU 371 checks whether or not it is during the winning ball passage waiting time (step S540). If it is not during the waiting time for passing the prize ball, the prize ball is paid out (step S541), whether the driving of the payout motor 289 should be terminated (in this example, whether a predetermined number of payout operations of 25 or less than 25 have been completed) Specifically, it is checked whether or not the rotation corresponding to the predetermined number of payouts has been completed, and the rotation corresponding to the predetermined number of payouts is determined by the output of the payout motor position sensor. When the rotation corresponding to the predetermined number of payouts is completed, the payout control CPU 371 stops driving the payout motor 289 (step S543) and sets the award ball passing waiting time (step S542). The award ball passing waiting time is the time from when the last payout ball is paid out by the payout motor 289 until it passes through the prize ball count switch 301A.
[0310]
On the other hand, if it is during the winning ball passage waiting time as seen in step S540, the payout control CPU 371 checks whether or not the winning ball passage waiting time has ended (step S544). Upon confirming the end of the ball lending passage waiting time, since all the prize balls set in step S537 or step S538 have been paid out, the payout motor 289 is turned off (step S544) and the prize ball processing flag is set. Turns on (step S546). If the last payout ball does not pass the prize ball count switch 301A before the prize ball passage waiting time elapses, a prize ball path error is determined.
[0311]
Further, in this embodiment, the ball rental is prioritized over the prize ball processing according to the determinations in steps S511 and S531, but the prize ball processing may be prioritized over the ball rental.
[0312]
The contents of the total number storage and the rented number storage are stored by the backup power source of the power supply board 910 for a predetermined period even if the gaming machine is turned off. Therefore, when the power is restored during the predetermined period, the payout control CPU 371 can continue the payout process based on the contents of the total number storage.
[0313]
The payout control CPU 371 manages the number of prize balls instructed from the main board 31 as the total number in the prize ball number storage, but manages the prize balls for each prize ball number (for example, 15, 10, 5). Also good. For example, a number counter corresponding to the number of winning balls is provided, and when a payout number designation command is received, the number counter corresponding to the number designated by the command is incremented by one. When the prize ball payout corresponding to the number counter is performed, the number counter is decremented by 1 (in this case, the subtraction process is performed in the payout control process). Also in that case, each number counter is formed in the backup RAM area. Therefore, even if the power of the gaming machine is cut off, if the power is restored during a predetermined period, the payout control CPU 371 can continue the prize ball payout process based on the contents of each number counter.
[0314]
FIG. 70 is a flowchart illustrating an example of a power failure occurrence NMI process executed in response to the NMI based on the voltage change signal from the power supply monitoring circuit of the power supply board 910. In this embodiment, the NMI interrupt address is 0066H. In the power failure occurrence NMI process, the payout control CPU 371 first stores the contents of the interrupt prohibition flag in the parity flag (step S801). Next, interrupt prohibition is set (step S802). In the power failure occurrence NMI process, in this example, a checksum generation process for ensuring the storage of the RAM contents is performed as in the process executed on the main board 31. If another interrupt process is performed during the process, the payout control CPU 371 may not be able to operate before the checksum generation process is completed. Is set so that no interruption occurs. Note that steps S804 to S810 in the power failure occurrence NMI processing are an example of processing when power supply is stopped.
[0315]
Note that the processing in step S802 is not necessary when a CPU having a specification that does not cause other interrupts during the interrupt processing is used.
[0316]
Next, the payout control CPU 371 checks whether or not the backup flag has already been set (step S803). If the backup flag is already set, no further processing is performed. If the backup flag is not set, the following power supply stop process is executed. That is, the processing from step S804 to step S810 is executed.
[0317]
First, the contents of each register are stored in the backup RAM area (step S804). Thereafter, a backup flag is set (step S805). Then, an appropriate initial value is set in the backup check data area of the backup RAM area (step S806), and after the exclusive OR is sequentially obtained for the initial value and the data in the backup RAM area, the determination is made (step S807). The calculated value is set in the backup parity data area (step S808). In addition, the RAM access is prohibited (step S809). Further, all output ports are turned off (step S810). When the power supply voltage is lowered, the level of various signal lines may become unstable and the contents of the RAM may be altered, but if the RAM access is prohibited in this manner, the data in the backup RAM will be altered. There is no.
[0318]
Next, the payout control CPU 371 enters a loop process. That is, no processing is performed. Therefore, the operation is internally stopped before being externally disabled by the system reset signal from the reset IC 976 shown in FIG. Therefore, the payout control CPU 371 reliably stops its operation when the power is turned off. As a result, the RAM access prohibition control and the operation stop control described above can reliably prevent the RAM contents from being destroyed due to an abnormal operation that may occur as the power supply voltage decreases. .
[0319]
In this embodiment, in the power failure occurrence NMI process, the program is looped at the last part, but a halt (HALT) instruction may be issued.
[0320]
The backup flag that is set after the register contents are stored in the RAM area, as described above, is used to determine whether there is backup data that should be restored when the power is turned on (recovery from power failure). Used for. Further, the processing of steps S801 to S810 is completed before the payout control CPU 371 receives the system reset signal from the system reset circuit 975. In other words, the detection voltage of the voltage monitoring circuit is set so as to be completed before the system reset signal from the system reset circuit 975 is received.
[0321]
In this embodiment, the backup flag is confirmed at the start of the power supply stop process. If the backup flag is already set, the power supply stop process is not executed. As described above, the backup flag is a flag indicating that the backup of necessary data has been completed and the power supply stop process has been completed thereafter. Therefore, for example, even if a side NMI occurs for some reason in a loop waiting for reset, the power supply stop process is not repeatedly executed.
[0322]
However, if a CPU with a specification that does not cause other interrupts during interrupt processing is used, the determination in step S803 is not necessary.
[0323]
In this embodiment, the payout control CPU 371 detects the NMI interrupt signal from the power supply board (NMI interrupt signal from the power supply monitoring means) via the non-maskable external interrupt terminal (NMI terminal). The NMI interrupt signal may be introduced to the maskable interrupt terminal (IRQ terminal). In that case, the power failure occurrence NMI process shown in FIG. 70 is executed by the IRQ process. Further, an NMI interrupt signal may be detected via the input port. In that case, the input port is monitored in the main process executed by the payout control CPU 371.
[0324]
FIG. 71 is an explanatory diagram for explaining an example of a backup parity data creation method. However, in the example shown in FIG. 71, the size of the data in the backup data RAM area is 3 bytes for simplicity. In the power failure generation process based on the power supply voltage drop, as shown in FIG. 71, initial data (00H in this example) is set in the backup check data area. Next, an exclusive logical sum of “00H” and “F0H” is taken, and an exclusive logical sum of “16H” is obtained. Further, an exclusive OR of the result and “DFH” is taken. Then, a value (“C6H” in this example) obtained by inverting the result (“39H” in this example) is set in the backup parity data area.
[0325]
When the power is turned on again, a parity diagnosis is performed in the power failure recovery process. If all data in the backup area is stored as it is, data as shown in FIG. 71 is set in the backup area when the power is turned on again.
[0326]
In the process of step S704, the payout control CPU 371 performs the same process as the process executed in steps S806 and S807 of FIG. That is, initial data (00H in this example) is set in the backup check data area, an exclusive OR of “00H” and “F0H” is taken, and an exclusive OR of “16H” is taken with the result. . As a result, an exclusive OR of “DFH” is taken. Then, a final calculation result obtained by inverting the result (“39H” in this example) is obtained. If all the data in the backup area is stored as it is, the final calculation result coincides with “C6H”, that is, the data set in the backup check data area. When a bit error occurs in the data in the backup RAM area, the final calculation result is not “C6H”.
[0327]
Therefore, the payout control CPU 371 compares the final calculation result with the data set in the backup check data area, and if they match, the parity diagnosis is normal. If they do not match, the parity diagnosis is abnormal.
[0328]
As described above, in this embodiment, the payout control means is provided with a storage means (in this example, a backup RAM) that is backed up for a predetermined period of time even when the gaming machine is turned off. The payout control CPU 371 (specifically, a program executed by the payout control CPU 371) performs a payout state recovery process (step S706) for recovering the payout state based on the backup data if the storage means is in the backup state. Composed.
[0329]
The payout recovery process will be described below.
FIG. 72 is a flowchart showing an example of the payout state restoration process shown in step S706 of FIG. In this example, the payout control CPU 371 restores the value stored in the backup RAM to the register (step S861). And the process for recovering the payout state at the time of power failure is performed based on the data stored in the backup RAM. For example, an award ball processing flag is set.
[0330]
When the payout state is restored, in this embodiment, the payout control CPU 371 checks the value of the parity flag stored in the backup RAM in order to restore the interrupt permission / prohibition state at the previous power-off. (Step S862). If the parity flag is clear, interrupt permission is set (step S863). On the other hand, if the parity flag is on, the payout state recovery process is finished as it is (while keeping the interrupt disabled state set in step S701a).
[0331]
Here, the payout state recovery processing program is configured to return to the payout control main process when the payout state recovery process ends, but the stack area (from the stack pointer stored in the power supply stop process) It is also possible to return to the address stored in the backup RAM area (the address that was executed when the NMI interrupt occurred when the power was turned off).
[0332]
As described above, after starting the initial setting process, until the end of the payout state restoration process, or before the end of the initialization process, the interrupt disabled state allows the process Since it can be prevented from being interrupted, initial setting, determination of whether or not to restore the payout state at the time of power-off performed according to the contents of the backup data storage area, and recovery processing (or initialization processing) Can be completed reliably. Even if it is configured to be in an interrupt disabled state until the recovery process is completed as described above, the interrupt disabled / permitted state at the time of power-off is backed up by the parity flag. It is possible to reliably restore the interrupt disabled / permitted state when the power is turned off.
[0333]
FIG. 73 is a timing chart showing the state of power supply reduction and NMI interrupt signal (here, power-off signal) when the gaming machine is powered off. When the power supply to the gaming machine is cut off, the voltage value of VSL, which is the highest DC power supply voltage, gradually decreases. In this example, when the voltage drops to +22 V, a power cut signal (voltage drop signal) is output from the power monitoring CI 902 mounted on the power board 910 (becomes a low level).
[0334]
The power-off signal is introduced into the electrical component control board (in the example shown in FIG. 73, the main board 31 and the payout control board 37) and input to the NMI terminals of the CPU 56 and the payout control CPU 371. The CPU 56 and the payout control CPU 371 execute predetermined power supply stop processing by the NNMI processing described above.
[0335]
When the voltage value of VSL further decreases to a predetermined value (+9 V in this example), the output of the reset IC 651 mounted on the main board 31 or the payout control board 37 becomes low level, and the CPU 56 and payout control The CPU 371 enters a system reset state. Note that the CPU 56 and the payout control CPU 371 have completed the power supply stop process before being set to the system reset state.
[0336]
When the voltage value of VSL is further decreased to be lower than a voltage capable of generating Vcc (+ 5V for driving various circuits), various circuits cannot be operated on each substrate. However, at least the main board 31 and the payout control board 37 execute the power supply stop process, and the CPU 56 and the payout control CPU 371 are in the system reset state.
[0337]
The predetermined value for the reset IC 976 to detect the power-off is lower than the normal voltage for operating the CPU 371, but is a voltage that allows the payout control CPU 371 to operate for a while. Further, since the reset IC 976 is monitored so as to monitor a voltage higher than the voltage required by the payout control CPU 371 (in this example, +5 V), a monitoring range is set for the voltage required by the payout control CPU 371. Can be spread. Therefore, more precise monitoring can be performed.
[0338]
In this embodiment, the power supply monitoring circuit mounted on the power supply board 910 monitors the voltage of the highest power supply VSL among the DC voltages used in the gaming machine, and the voltage of the power supply reaches a predetermined value. If it falls below, a voltage drop signal (power-off detection signal) is generated. As shown in FIG. 73, at the timing output from the power-off detection signal, the IC drive voltage is still a voltage value that can sufficiently drive various circuit elements. Therefore, an operation time is ensured for the payout control CPU 371 of the payout control board 37 operating at the IC drive voltage to perform a predetermined power supply stop process.
[0339]
In this case as well, the power supply monitoring circuit monitors the voltage of the highest power supply VSL among the DC voltages used in the gaming machine, but the timing of generating the power-off detection signal is operated by the IC drive voltage. The monitoring target voltage may not be the highest voltage of the power supply VSL as long as the operation time for the electric component control means to perform the predetermined power supply stop process is ensured. That is, if at least a voltage higher than the IC drive voltage is monitored, the power-off detection signal is generated at such a timing that the operation time for the electric component control means to perform a predetermined power supply stop process is secured. Can do.
[0340]
In this case, as described above, since the voltage to be monitored is + 12V supplied to various switches of the gaming machine such as the prize ball count switch 301A, prevention of erroneous switch-on detection when the power is cut off can be expected. A voltage is preferred. That is, it is desirable that the voltage drop can be detected before the +12 V power supply voltage, which is the voltage (switch voltage) supplied to the switch, starts to drop. Therefore, it is preferable to monitor a voltage higher than at least the switch voltage.
[0341]
However, although the monitoring range is narrowed, it is also possible to use the + 5V power supply voltage as the monitoring voltage of the voltage monitoring circuit and other voltage monitoring circuits. Even in this case, the detection potential of the voltage monitoring circuit is set higher than the detection potentials of the other voltage monitoring circuits.
[0342]
As described above, the backup data storage area can be used when the power is turned on when the power is restored after a power failure, etc. It can be determined whether or not the data at the time of power-off is restored according to the contents of. Therefore, it is possible to realize control based on the backup data and to prevent unnecessary recovery processing from being executed.
[0343]
In addition, as described above, it is determined whether or not to restore the power-off state depending on the state of the backup data, so that when the power is turned on when the power is restored after a power failure, the backup data is stored. It can be determined whether or not to restore the power-off state according to the data of the contents of the area. Therefore, control based on normal backup data can be realized and execution of recovery processing based on backup data in which an abnormality has occurred can be prevented.
[0344]
Further, as described above, the values before starting the initial setting process and before finishing the recovery process and before finishing the initial process (during the initial preparation process) are set to be in an interrupt disabled state. Therefore, it is possible to prevent the processing from being interrupted by an interrupt, so that it is determined whether or not to restore to the power-off state that is performed according to the contents in the initial setting and the backup data storage area, In addition, the recovery process (or initialization process) can be reliably completed. Even in the case of a configuration in which the interrupt is disabled until the above recovery processing is completed, the interrupt disabled / permitted state at the time of power-off is backed up by a parity flag. It is possible to reliably restore the interrupt disabled / permitted state when the power is turned off. In this case, the process included in the initial preparation process is an example, and the initial preparation process is, for example, the process from monitoring the initial setting process to determining whether to perform recovery based on the backup data. It may be a part of the processed.
[0345]
In each of the embodiments described above, the power supply monitoring means is installed on either the power supply board or the electrical component control board. However, it may be installed anywhere, and is optional according to the structural convenience of the gaming machine. Can be installed in position.
[0346]
In each of the above-described embodiments, the RAM is used as the storage unit. However, as the storage unit, a storage unit other than the RAM may be used as long as it is an electrically rewritable storage unit.
[0347]
In each of the above-described embodiments, the payout control means is shown as an electric component control means other than the game control means. However, the display control means, the sound control means, and the lamp control means are also controlled as described above. You may comprise.
[0348]
In the above-described embodiment, the power supply monitoring circuit is provided on the power supply board 910, but the power supply monitoring circuit may be provided on the electrical component control board of the main board 31 or the payout board 37. When an electric component control board on which a power supply circuit is mounted is configured, a power supply monitoring circuit is not mounted on the power supply board.
[0349]
The pachinko gaming machine 1 of each of the above embodiments can give a predetermined game value to a player when a special symbol stop symbol variably displayed on the variable display unit 9 is combined with a predetermined symbol based on a start winning prize. The first type pachinko gaming machine that becomes the type, the second type pachinko gaming machine that can be given a predetermined gaming value to the player if there is a prize in a predetermined area of the electric game that is released based on the starting prize This is a type 3 pachinko gaming machine in which a predetermined right is generated or continued when a winning is given to a predetermined electric accessory that is released when a symbol of a symbol variably displayed based on a start winning is a combination of predetermined symbols. However, the present invention can be applied.
[0350]
Furthermore, it is possible to save data immediately before power-off in a backup RAM, etc., even in slot games, etc., regardless of pachinko machines, and to perform control restart processing based on the saved data when power is restored The present invention can be applied to such cases. For example, when it is applied to a slot game machine, it is possible to recover the state of an internal flag (big, regular, small role, etc.) or big medium.
[0351]
The power monitoring means sends out a signal when the voltage becomes a predetermined value or less, but may output a signal when the voltage becomes a predetermined value or more. Accordingly, it is possible to prevent damage to electric circuits such as ICs and to prevent waste of power consumption.
[0352]
The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
[0353]
[Effects of specific examples of means for solving problems]
  According to the first aspect of the present invention, since power is supplied to the second electric component control board via the first electric component control board, the power supply board and the second electric component are supplied to the power supply board. There is no need to provide a connector for connecting to the control board. Thereby, the number of connectors provided on the power supply board can be reduced, and the structure of the power supply board is simplified. In addition, reliable data storage is performed when power supply is stopped, and a disadvantage to the player is prevented. In addition, the difference between the timing at which the first power supply monitoring unit outputs the first detection signal and the timing at which the second power supply monitoring unit outputs the second detection signal can be reliably set to a desired predetermined time. it can. Furthermore, the stored contents can be reliably saved by checking based on the check data.
  In addition, in order to recognize the power supply stop and shift to the power supply stop processing state before the output of the game ball detecting means becomes on-state when the power supply is stopped, the game ball detecting means It will be in the state which can prevent ON detection error. Further, in order to bring the first electric component control microcomputer into the operation stop state before the voltage drops to a voltage that cannot guarantee normal operation of the first electric component control microcomputer, the first electric component control microcomputer The inconvenience that the microcomputer operates abnormally based on indefinite data can be prevented.
[0354]
  According to the present invention described in claim 2, in addition to the effect of the invention described in claim 1, there are the following effects. In the present invention, the first electric component controlsubstrateIs a game control for controlling the gameGame control board with microcomputerA second electrical component controlsubstrateBut game controlMicrocomputerDisplay control for controlling variable display means for variably displaying an image based on an electrical signal output fromDisplay control board with microcomputerincluding. for that reason,Power supply boardWhenDisplay control boardAnd a connector for connectingPower supply boardThere is no need to provide it. As a result, the model changeDisplay control boardIf you no longer needPower supply boardNo longer has an unconnected connector. As a result, there are unconnected connectors,Power supply boardThere is no possibility that information for performing unauthorized control is input from the unconnected connector. Therefore, it is possible to adopt a structure that prevents in advance unauthorized control that occurs when the model is changed.
[0355]
  According to this invention of Claim 3, in addition to the effect of the invention of Claim 1 or Claim 2, it is 2nd electric component control.substrateHas a power generation means for generating power necessary for controlling the electrical components, so that the second electrical component control is externally provided.substrateIt is not necessary to provide power generation means for generating power necessary for the operation.
[0357]
  According to the present invention described in claim 4, in addition to the effect of the invention described in any one of claims 1 to 3, the power supply board gives a game value by establishing a predetermined condition according to the progress of the game. In order to directly supply the necessary power to the value assignment control board equipped with the value assignment control microcomputer for performing the control, the first electric component control board has a terminal for supplying power to the value assignment control board. No need to prepare. As a result, the structure of the first electric component control board is simplified.
  According to the present invention described in claim 5, in addition to the effect of the invention described in any one of claims 1 to 4, the power supply is stopped by the first electric component control microcomputer when the power supply is started. A check based on the check data is performed on the condition that it is determined whether or not the immediately preceding contents are held in the storage means, and an initialization process that is executed when the power is turned on when not held is performed. In order to be executed, the check based on the check data when not held is omitted.
[Brief description of the drawings]
FIG. 1 is a front view of a pachinko gaming machine.
FIG. 2 is a rear view of the pachinko gaming machine.
FIG. 3 is a rear view of the gaming machine showing the configuration around the mechanism board.
FIG. 4 is a block diagram showing a circuit configuration of a game control board.
FIG. 5 is a block diagram showing a circuit configuration of a display control board.
FIG. 6 is a block diagram showing a circuit configuration of an audio control board.
FIG. 7 is a block diagram showing a circuit configuration of a lamp control board.
FIG. 8 is a block diagram showing components related to a prize ball control board.
FIG. 9 is a diagram showing the periphery of a power supply substrate.
FIG. 10 is a diagram showing a board of an audio control system.
FIG. 11 is a diagram showing an electric circuit in the vicinity of the power supply inlet inside the voice control board.
FIG. 12 is a diagram showing an electric circuit around a buffer circuit inside the audio control board.
FIG. 13 is a diagram showing an electrical circuit around the voice control CPU inside the voice control board;
FIG. 14 is a diagram showing an electrical circuit around a voice synthesis IC and a voice data ROM inside the voice control board.
FIG. 15 is a diagram showing an electrical circuit around a voice switching circuit and a voice amplifying circuit inside the voice control board;
FIG. 16 is a diagram showing a substrate of a display control system.
FIG. 17 is a diagram showing an electric circuit in the vicinity of a power supply inlet inside the display control board.
FIG. 18 is a diagram showing an electric circuit around a buffer circuit inside the display control board.
FIG. 19 is a diagram showing an electric circuit around a display control CPU inside the display control board.
FIG. 20 is a diagram showing an electrical circuit around a display control data ROM inside the display control board.
FIG. 21 is a diagram showing an electric circuit around a crystal oscillator inside the display control board.
FIG. 22 is a diagram showing an electric circuit around a crystal oscillator inside the display control board.
FIG. 23 is a diagram showing an electric circuit around a reset circuit inside the display control board.
FIG. 24 is a diagram showing an electric circuit around a VDP inside the display control board.
FIG. 25 is a diagram showing an electrical circuit around a VRAM and a character ROM inside the display control board.
FIG. 26 is a diagram showing an electric circuit from a transistor inside the display control board to a CRT.
FIG. 27 is a diagram showing a lamp control board.
FIG. 28 is a diagram showing a board connected to the lamp relay board and the lamp relay A board.
FIG. 29 is a diagram showing a frame lamp relay A substrate and a substrate connected to the frame lamp relay A substrate.
FIG. 30 is a diagram showing an electric circuit in the vicinity of the power supply inlet inside the lamp control board.
FIG. 31 is a diagram showing an electric circuit structure around a buffer circuit inside the lamp control board;
FIG. 32 is a diagram showing an electrical circuit structure around a CPU in the lamp control board.
FIG. 33 is a diagram showing a part of wiring for outputting a signal from the lamp control board to the lamp relay board.
FIG. 34 is a view showing a part of wiring for outputting a signal from the lamp control board to the frame lamp relay A board;
FIG. 35 is a diagram showing a part of wiring for outputting a signal from the lamp control board to the lamp relay board.
FIG. 36 is a diagram showing a part of wiring for outputting a signal from the lamp control board to the lamp relay board.
FIG. 37 is a block diagram showing another example of the display control board.
FIG. 38 is a diagram showing the periphery of a power supply input circuit on a main board.
FIG. 39 is a block diagram illustrating an example of a configuration around a CPU for power monitoring and power backup.
FIG. 40 is a block diagram illustrating a configuration example of a power supply board.
FIG. 41 is a flowchart illustrating an example of a main process executed by a CPU on a main board.
FIG. 42 is an explanatory diagram showing an example of a method for determining whether or not to execute a game state restoration process.
FIG. 43 is a flowchart illustrating an example of initialization processing.
FIG. 44 is a flowchart illustrating an example of a 2 ms timer interrupt process.
FIG. 45 is a flowchart illustrating an example of an initial setting process.
FIG. 46 is a flowchart showing an example of game control processing.
FIG. 47 is a flowchart illustrating an example of a power failure occurrence NMI process.
FIG. 48 is an explanatory diagram for explaining an example of a backup parity data creation method;
FIG. 49 is a flowchart showing an example of gaming state recovery processing.
FIG. 50 is an explanatory diagram showing an example of a command form of a payout control command.
FIG. 51 is an explanatory diagram showing an example of the contents of a payout command.
FIG. 52 is a timing chart showing another example of a payout control command sending form.
FIG. 53 is a timing chart showing an example of a payout control command sending form.
FIG. 54 is a block diagram showing a configuration example around a payout control CPU for power supply monitoring and power supply backup.
FIG. 55 is a flowchart showing an example of main processing executed by the payout control CPU.
FIG. 56 is a flowchart showing an example of an initial setting process of a payout control CPU.
FIG. 57 is a flowchart showing an example of an initialization process of the payout control CPU.
FIG. 58 is a flowchart showing an example of an initialization process of a payout control CPU.
FIG. 59 is an explanatory diagram showing a configuration example of a RAM in the payout control unit.
FIG. 60 is a flowchart illustrating an example of command reception processing of a payout control CPU.
FIG. 61 is a flowchart showing an example of a payout control process executed by a payout control CPU.
FIG. 62 is a flowchart illustrating an example of switch processing.
FIG. 63 is a flowchart illustrating an example of command analysis execution processing.
FIG. 64 is a flowchart illustrating an example of a payout stop state setting process.
FIG. 65 is a flowchart showing an example of a prepaid card unit control process.
FIG. 66 is a flowchart illustrating an example of a ball lending control process.
FIG. 67 is a flowchart showing an example of a ball lending control process.
FIG. 68 is a flowchart showing an example of a prize ball control process.
FIG. 69 is a flowchart showing an example of a prize ball control process.
FIG. 70 is a flowchart illustrating an example of a power failure occurrence NMI process executed by a payout control CPU.
FIG. 71 is an explanatory diagram for explaining an example of a backup parity data creation method;
FIG. 72 is a flowchart showing an example of payout recovery processing executed by the payout control CPU.
FIG. 73 is a timing chart showing an example of a power supply drop and an NMI signal when a gaming machine is powered off.
[Explanation of symbols]
27 Speaker, 28b, 28c Game effect lamp, 31 Main board, 35 Lamp control board, 37 Payout control board, 53 Basic circuit, 56 CPU, 65 System reset circuit, 70 Audio control board, 80 Display control board, 82 CRT, 91 Launch control board, 97 ball payout device, 101 display control CPU, 371 payout control CPU, 109 switching regulator, 280 LCD, 652 capacitor, 902 power supply monitoring IC, 910 power supply board, 902 power supply monitoring IC, 916 backup Capacitor for power supply, 977 capacitor.

Claims (5)

供給された電力により動作する複数の電気部品と、
前記複数の電気部品それぞれを制御する第１の電気部品制御マイクロコンピュータを備えた第１の電気部品制御基板および第２の電気部品制御マイクロコンピュータを備えた第２の電気部品制御基板と、
遊技球が流下する遊技領域に設けられた入賞領域に入賞したことを検出し、前記第１の電気部品制御基板に検出信号を出力する検出手段であって、非検出時にハイレベル信号を出力し検出時にローレベル信号を出力する遊技球検出手段と、を備え、
交流電源からの交流電圧を直流電圧に変換する整流手段と、
前記整流手段によって交流電圧から変換された直流電圧から、該直流電圧よりも低い電圧であって前記遊技球検出手段に供給される第１の直流電圧と、前記遊技球検出手段に供給される直流電圧よりも低く前記第１の電気部品制御マイクロコンピュータの駆動電源電圧である第２の直流電圧とを生成する直流電圧生成手段と、を備えた電源基板と、
前記整流手段によって交流電圧から変換された直流電圧を監視し、該直流電圧が前記第１の直流電圧よりも高い電圧である第１の検出電圧に低下したことを検出したときに第１の検出信号を出力する第１の電源監視手段とをさらに備え、
前記第１の電気部品制御基板は、前記電源基板から前記第１の直流電圧と前記第２の直流電圧とが直接供給され、
前記第２の電気部品制御基板は、前記第１の電気部品制御基板を介して直流電圧が供給され、
前記第１の電気部品制御マイクロコンピュータは、
電力供給開始時に、電力供給停止直前の内容を保持することが可能な記憶手段に保持されている保持データにもとづいて制御を再開させることが可能であり、
前記第１の検出信号の入力により所定期間内で実行可能な所定の電力供給停止時処理を実行し、該電力供給停止時処理にて、前記記憶手段の記憶内容に関連した演算の結果得られるチェックデータを前記記憶手段に保存する処理を実行し、さらに、
前記第１の電源監視手段が監視する直流電圧と同一の直流電圧を監視し、該直流電圧が、前記第１の検出電圧よりも低く、前記第１の電気部品制御マイクロコンピュータの駆動電源電圧よりも高く設定された第２の検出電圧になったときに第２の検出信号を出力する第２の電源監視手段を備え、
前記第２の電源監視手段は、前記第１の電源監視手段が前記第１の検出信号を出力した後に前記第２の電源監視手段が前記第２の検出信号を出力するまでに前記第１の電気部品制御マイクロコンピュータが前記電力供給停止時処理を完了するように設定された前記第２の検出電圧になったときに前記第１の電気部品制御マイクロコンピュータに前記第２の検出信号を出力し、
前記第１の電気部品制御マイクロコンピュータは、前記第２の検出信号の入力に応じて動作停止状態とされ、電力供給開始時に、前記チェックデータにもとづくチェックを行い、チェック結果が正常であれば前記記憶手段に保持されている保持データにもとづいて制御を再開させることを特徴とする、遊技機。A plurality of electrical components that operate with the supplied power;
A first electrical component control board having a first electrical component control microcomputer for controlling each of the plurality of electrical components and a second electrical component control board having a second electrical component control microcomputer;
A detecting means for detecting that a winning area provided in a gaming area where a game ball flows down and outputting a detection signal to the first electrical component control board , and outputting a high level signal when not detected. Game ball detecting means for outputting a low level signal at the time of detection ,
Rectifying means for converting an AC voltage from an AC power source into a DC voltage;
A first DC voltage which is lower than the DC voltage and is supplied to the game ball detection means from a DC voltage converted from an AC voltage by the rectifying means, and a DC voltage which is supplied to the game ball detection means DC power generating means for generating a second DC voltage that is lower than the voltage and that is the driving power supply voltage of the first electric component control microcomputer;
A DC voltage converted from an AC voltage by the rectifying means is monitored, and a first detection is made when it is detected that the DC voltage has dropped to a first detection voltage that is higher than the first DC voltage. First power supply monitoring means for outputting a signal,
The first electric component control board is directly supplied with the first DC voltage and the second DC voltage from the power supply board,
The second electrical component control board is supplied with a DC voltage via the first electrical component control board,
The first electrical component control microcomputer is
At the start of power supply, it is possible to resume control based on the retained data retained in the storage means that can retain the content immediately before the power supply is stopped,
A predetermined power supply stop process that can be executed within a predetermined period is executed by the input of the first detection signal, and a result of a calculation related to the storage contents of the storage means is obtained in the power supply stop process. Executing a process of storing check data in the storage means;
The same DC voltage as the DC voltage monitored by the first power supply monitoring means is monitored, and the DC voltage is lower than the first detection voltage and is lower than the drive power supply voltage of the first electric component control microcomputer. A second power supply monitoring means for outputting a second detection signal when the second detection voltage is set to a higher value,
The second power supply monitoring means outputs the first power supply monitoring means after the first power supply monitoring means outputs the first detection signal and before the second power supply monitoring means outputs the second detection signal. The second detection signal is output to the first electric component control microcomputer when the electric component control microcomputer reaches the second detection voltage set so as to complete the processing when the power supply is stopped. ,
The first electrical component control microcomputer is stopped in response to the input of the second detection signal, performs a check based on the check data at the start of power supply, and if the check result is normal, A gaming machine, wherein control is resumed based on retained data retained in a storage means. 前記第１の電気部品制御基板は、遊技を制御するための遊技制御マイクロコンピュータを備えた遊技制御基板を含み、
前記第２の電気部品制御基板は、前記遊技制御マイクロコンピュータから出力された電気信号に基づいて画像を可変表示させる可変表示手段を制御する表示制御マイクロコンピュータを備えた表示制御基板を含む、請求項１に記載の遊技機。The first electric component control board includes a game control board having a game control microcomputer for controlling a game,
The second electric component control board includes a display control board including a display control microcomputer for controlling variable display means for variably displaying an image based on an electric signal output from the game control microcomputer. The gaming machine according to 1. 前記第２の電気部品制御基板は、電気部品の制御に必要な電力を作成する電力作成手段を有する、請求項１または請求項２に記載の遊技機。  The gaming machine according to claim 1, wherein the second electric component control board has power generation means for generating electric power necessary for controlling the electric component. 前記電源基板は、遊技の進行に応じた所定条件の成立により遊技価値を付与する制御を行なうための価値付与制御マイクロコンピュータを備えた価値付与制御基板へ必要な電力を直接供給する、請求項１〜請求項３のいずれかに記載の遊技機。  The said power supply board supplies required electric power directly to the value addition control board provided with the value addition control microcomputer for performing control which provides a game value by establishment of the predetermined condition according to progress of a game. A gaming machine according to claim 3. 前記第１の電気部品制御マイクロコンピュータは、電力供給開始時にThe first electrical component control microcomputer is configured to start power supply. 、前記電力供給停止直前の内容が前記記憶手段に保持されているか否かを判定し保持されていることを条件に前記チェックデータにもとづくチェックを行う一方、保持されていないときには電源投入時に実行される初期化処理を実行する、請求項１〜請求項４のいずれかに記載の遊技機。In addition, it is determined whether or not the content immediately before the power supply is stopped is held in the storage means, and a check based on the check data is performed on the condition that the content is held. The gaming machine according to claim 1, wherein an initialization process is executed.
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