JPS6280716A - Reset circuit for backup - Google Patents
Reset circuit for backupInfo
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- JPS6280716A JPS6280716A JP60221580A JP22158085A JPS6280716A JP S6280716 A JPS6280716 A JP S6280716A JP 60221580 A JP60221580 A JP 60221580A JP 22158085 A JP22158085 A JP 22158085A JP S6280716 A JPS6280716 A JP S6280716A
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Abstract
Description
【発明の詳細な説明】
し産業上の利用分野]
本発明はRAM及びROMを備えたワンチップマイクロ
コンピュータを用いた電子機器に適したバックアップ用
リセット回路に関する。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application] The present invention relates to a backup reset circuit suitable for electronic equipment using a one-chip microcomputer equipped with a RAM and a ROM.
[従来の技術]
近年各種の電子機器において、マイクロコンピュータを
搭載することによって、電子機器の機能を向上させたり
、操作し易いものにしたり、安全性を確保したりしてい
る。[Background Art] In recent years, various electronic devices have been equipped with microcomputers to improve their functions, make them easier to operate, and ensure safety.
上記各種の電子機器に搭載するマイクロコンピュータと
しては、その電子機器に対して必要とされる自由度は狭
く、且つ量産化あるいは低コスト化のため、ROM、R
AMを一体化したワンチップマイクロコンピュータが広
く用いられる。Microcomputers installed in the various electronic devices mentioned above require only a narrow degree of freedom, and in order to mass produce or reduce costs, ROM, R
One-chip microcomputers with integrated AM are widely used.
ところで上記マイクロコンピュータ、ワンチップマイク
ロコンピュータを使用した場合、N源投入時等にメモリ
、レジスタ等の初期状態がランダムになっているため、
これらを所定の初1期状態値に設定して動作を監視させ
るためのリセット回路が必要になる。By the way, when using the above-mentioned microcomputer or one-chip microcomputer, the initial states of memory, registers, etc. are random when the N source is turned on, etc.
A reset circuit is required to set these to predetermined initial state values and monitor the operation.
このため、例えば電源電圧がマイクロコンピュータの動
作電圧に達したか否かの検出手段を設け、この検出手段
の出力でリセット動作を行なわせる信号を発生させてリ
セット回路を形成することが考えられる。しかしこのリ
セット回路では電源が断続された場合のリセット動作が
不安定になる。For this reason, it is conceivable to form a reset circuit by providing, for example, means for detecting whether the power supply voltage has reached the operating voltage of the microcomputer, and generating a signal for performing a reset operation using the output of this detecting means. However, in this reset circuit, the reset operation becomes unstable when the power supply is interrupted.
このため、例えば特開昭37610号公報の従来例では
電源投入時にマイクロコンピュータにリセット動作に必
要な電圧を確実に印加して電源が断続された場合にも誤
動作させることなくマイクロコンピュータを確実に動作
できるようにしている。For this reason, for example, in the conventional example disclosed in Japanese Unexamined Patent Publication No. 37610, the voltage required for the reset operation is applied to the microcomputer when the power is turned on, and the microcomputer operates reliably without malfunctioning even when the power is interrupted. I'm trying to make it possible.
[発明が解決すべき問題点コ
しかしながら、RAM、ROMが搭載されたワンチップ
マイクロコンピュータに対しては、初期化等に必要とさ
れる信号が異り、上記従来例では適用できない。[Problems to be Solved by the Invention] However, the above-mentioned conventional example cannot be applied to a one-chip microcomputer equipped with RAM and ROM, since the signals required for initialization etc. are different.
又、最近ではC−MOSを用いたRAMを搭載すること
によって、電源オフ時においても、内部RAMのメモリ
内容を保持するようにバックアップ電源でバックアップ
して、初期状態からパラメータの設定等をやり直りこと
なく、継続して行えるようにして、より使い易い電子機
器にしたものがある、が、上記従来例では対処できない
。In addition, recently, by installing a RAM using C-MOS, even when the power is turned off, the internal RAM memory contents are backed up by a backup power supply and parameter settings etc. can be re-set from the initial state. There are some electronic devices that are easier to use by making it possible to continue the process without having to worry about it, but the above conventional example cannot deal with this problem.
本発明は上述した点にかんがみてなされたもので、電源
電圧の投入に対処できるのみでなく、電源電圧が降下し
た場合にもRAM1.:退避したメモリ内容を保持して
メモリバックアップすることのできるバックアップ用リ
セット回路を提供することを目的とする。The present invention has been made in view of the above-mentioned points, and is not only able to cope with turning on the power supply voltage, but also allows RAM1. :An object of the present invention is to provide a backup reset circuit that can hold saved memory contents and perform memory backup.
[問題点を解決するための手段及び作用]本発明ではシ
ステムの動作に必要な電源電圧を検出して、その電源電
圧以下になると割込み信号を発生する電圧監視手段と、
前記電源電圧より高い電圧になったことを検出し、遅延
して出力すると共に、前記電源電圧より低い電圧に降下
するまでリセットを作動させない電圧監視手段とを設り
ることにより、電源がオフされた場合、メモリバックア
ップを行い、且つ電源オン時には所定のリセット動作を
行えるようにしている。[Means and effects for solving the problem] The present invention includes a voltage monitoring means that detects a power supply voltage necessary for system operation and generates an interrupt signal when the power supply voltage becomes lower than the power supply voltage;
The power supply is turned off by providing a voltage monitoring means that detects that the voltage has become higher than the power supply voltage, outputs the output with a delay, and does not activate the reset until the voltage drops to lower than the power supply voltage. In this case, memory backup is performed and a predetermined reset operation is performed when the power is turned on.
[実施例] 以下、図面を参照して本発明を具体的に説明する。[Example] Hereinafter, the present invention will be specifically described with reference to the drawings.
第1図ないし第3図は本発明の1実施例に係り、第1図
は1実施例の主要部の構成を示し、第2図はメモリバッ
クアップを行ってリセット動作させるに必要な信号のタ
イミングチャートを示し、第3図は1実施例の動作説明
用のタイミングチャートを示ず。1 to 3 relate to one embodiment of the present invention, FIG. 1 shows the configuration of the main part of the embodiment, and FIG. 2 shows the timing of signals necessary for memory backup and reset operation. FIG. 3 does not show a timing chart for explaining the operation of one embodiment.
第1図に丞すように1実施例のバックアップ用リセット
回路1を備えた電子機器2では、1チツプマイクロコン
ピユータ(以下1チツプMPUと記す)3として例えば
8ビツトのHD6301Vが用いられており、このHD
6301Vは、電子機器2に応じて書き込まれたプログ
ラム用のROM4とプログラム実行用メモリあるいはレ
ジスタ情報退避用メモリとしてのRAM5が搭載されて
いる。ところで、上記1チツプMPU3は、内部RAM
5のバックアップを行って、リセット動作を実行するた
めには、
(1)電源オン時には、(第2図に示すように)NMI
(ノンマスカブル・インタラブド)端子と5TBY (
スタンバイビット)端子の両端子に印加される信号レベ
ルがハイレへル(H”)になってから、1チツプMPU
3の内部クロックの正常発振までの発掘起動時間T1と
して、例えば2Qm[5ec1以上の時間をおいてから
RES(リセット>m子(のレベル)を“H11にする
必要がある。この他に、
(2)電源オフ時には、(第2図に示すように)MMI
端子がロウレベル(” L ” )になって、NMlに
よる割り込みルーチンで内部RAM5に必要な情報の退
避を行うバックアップの前処理を行うに要する時間T2
の後に、5TBY、RES端子が“L”になることが必
要である。この場合、時間T2後であれば、5TBY、
RESのいずれが先に“L”になっても良い。As shown in FIG. 1, in an electronic device 2 equipped with a backup reset circuit 1 according to one embodiment, an 8-bit HD6301V, for example, is used as a 1-chip microcomputer (hereinafter referred to as 1-chip MPU) 3. This HD
The 6301V is equipped with a ROM 4 for programs written in accordance with the electronic device 2 and a RAM 5 as a memory for program execution or a memory for saving register information. By the way, the above-mentioned 1-chip MPU3 has an internal RAM
In order to back up 5 and execute the reset operation, (1) When the power is turned on, the NMI
(non-maskable interconnected) terminal and 5TBY (
After the signal level applied to both terminals of the standby bit (standby bit) terminal becomes high level (H”), the 1-chip MPU
As the excavation startup time T1 until normal oscillation of the internal clock of 3, for example, it is necessary to set RES (reset > m child (level) to "H11" after a time of 2Qm[5ec1 or more. 2) When the power is off, the MMI (as shown in Figure 2)
Time T2 required for the terminal to go to low level (“L”) and to perform backup preprocessing to save necessary information to internal RAM 5 in the interrupt routine by NMl
After 5TBY, it is necessary for the RES terminal to become "L". In this case, after time T2, 5 TBY,
Either RES may become "L" first.
上記(1)、(2)を満足するりセッ、ト回路1として
第1図のように構成されている。A reset circuit 1 that satisfies the above (1) and (2) is constructed as shown in FIG.
検出電圧を外付は部品で設定できると共に、検出電圧の
ヒステリシス幅を外部から設定できる電圧検出用(第1
の電圧監視用)IC6(例えばTL7700)は、電源
電圧VAが印加されるその電源端VCCと検出電圧設定
用端子VR間に抵抗R1、この設定端子VsとGND端
子間に抵抗R2を接続し、且つ理延時間設定用端子CT
とGND端子間にコンデンサC1が接続され、この(C
6の出力端Rは1チップMPU3のRES端子に接続し
である。The detection voltage can be set externally using components, and the hysteresis width of the detection voltage can be set externally.
For voltage monitoring) IC6 (for example, TL7700), a resistor R1 is connected between the power supply terminal VCC to which the power supply voltage VA is applied and the detection voltage setting terminal VR, and a resistor R2 is connected between this setting terminal Vs and the GND terminal. And a terminal CT for setting the extension time.
A capacitor C1 is connected between the and GND terminals, and this (C
The output terminal R of 6 is connected to the RES terminal of the 1-chip MPU 3.
第1の電圧監視手段としての上記電圧検出用IC6は、
上記抵抗R,R2によって、低い方のしきい値電圧v1
(例えば3.08V)としては、電圧検出用107の
出力がハイレベルの信号を出力することになる電源電圧
VR(例えば4.2V)より低く、ヒステリシスを有す
る高い方のしきい値電圧■2 (例えばV1+1.55
=4.63V)は上記電源電圧VRより高く(所定の電
源電圧(5■)より低く)設定しである。The voltage detection IC 6 as the first voltage monitoring means includes:
The lower threshold voltage v1 is determined by the resistors R and R2.
(for example, 3.08 V) is lower than the power supply voltage VR (for example, 4.2 V) at which the output of the voltage detection 107 outputs a high-level signal, and is a higher threshold voltage with hysteresis ■2 (For example, V1+1.55
=4.63V) is set higher than the above power supply voltage VR (lower than the predetermined power supply voltage (5■)).
しかして、上記電圧検出用IC6は、電源がオンされた
後上記コンデンサC1の値を選定することによって、そ
の出力が上記高い方のしきい値電圧■2を越えた後、゛
′ビ′から’ H”に反転するまでの時間11 (例え
ば37.6m5ec)が、内部クロックの正常発振に要
する時間T1より大きくなるよう41:設定しである。By selecting the value of the capacitor C1 after the voltage detection IC 6 is powered on, the voltage detection IC 6 can be configured to move from ``V'' to ``V'' after its output exceeds the higher threshold voltage 2. 41: is set so that the time 11 (for example, 37.6 m5ec) until inversion to 'H' is longer than the time T1 required for normal oscillation of the internal clock.
つまりtl〉T1に設定しである。しかして、上記IC
6は電源オフ時には、電源電圧VAが低い方のしきい値
電圧V1に達する(低下する)までH″を保持づるよう
にしである。In other words, set tl>T1. However, the above IC
6 is designed to maintain H'' until the power supply voltage VA reaches (reduces) the lower threshold voltage V1 when the power is turned off.
一方、第2の電圧監視手段として使用されるリセット信
号発生用IC(例えばPST518B)7は、電源電圧
V^がその電源端 Vccに印加され、その出力端OU
Tは1チップMPtJ3のNMI端子に接続され、電源
端Vccの電圧レベルがシステムを支障なく動作できる
ようにするに必要な所定の電圧VRに達すると、出力端
0LJTはハイ。On the other hand, the reset signal generating IC (for example, PST518B) 7 used as the second voltage monitoring means has the power supply voltage V^ applied to its power supply terminal Vcc, and its output terminal OU
T is connected to the NMI terminal of the one-chip MPtJ3, and when the voltage level of the power supply terminal Vcc reaches a predetermined voltage VR necessary to allow the system to operate without any trouble, the output terminal 0LJT goes high.
レベルとなり、VR以下の場合にはその出力はロウレベ
ルとなり、(マスクされない)割り込みがかけられる。If the level is below VR, the output becomes low level and an (unmasked) interrupt is generated.
ところで、1チップMPU3には、消費電力を低下させ
るために、必要な時のみ1チップMPU3を動作させる
ように制御する5TBY端子が設けられており(この端
子が“L IIの場合には内部RAM5のメモリ内容を
保持しているスタンバイ状態となり、消費電力を十分に
少なくできるようにしである)、上記両IC6,7の出
力が、それぞれオア回路8を経て、この5TBY端子に
印加されるようkしである。しかして、電源がオンされ
た場合にはIC7の出力によってl’JMIと同時にビ
からトじにしくその後t1時間の後にRES端子がH′
”に転移されるようにし)、一方電源オフ時にはIC6
の出力によって、NMIが“L′′にされたくつまり電
源電圧V^がVR以下になった)後、さらに電源電圧V
Aが下側のしきい値電圧V1になるまで“H″に保持す
るようにしている。この場合、例えば図示しない電源回
路の平滑コンデンサの容最を(大きり)設定することに
よって、上記電il!電圧がVRから■1に降下するま
での時間を12以上にして、RAM5へのバックアップ
処理ルーチンを終了できるようにしている。By the way, in order to reduce power consumption, the 1-chip MPU 3 is provided with a 5TBY terminal that controls the 1-chip MPU 3 to operate only when necessary (if this terminal is "L II", the internal RAM 5 (This is so that the outputs of both ICs 6 and 7 are applied to the 5TBY terminal via the OR circuit 8.) However, when the power is turned on, the output of IC7 causes the RES terminal to go to H' at the same time as l'JMI and after t1 time.
”), while when the power is turned off, IC6
After NMI is set to "L'' by the output of
A is held at "H" until it reaches the lower threshold voltage V1. In this case, for example, by setting the maximum capacity of a smoothing capacitor in a power supply circuit (not shown) to a large value, the above-mentioned electric power! The time required for the voltage to drop from VR to ■1 is set to 12 or more so that the backup processing routine to the RAM 5 can be completed.
又、電源電圧■^は順方向ダイオードD1を介して1チ
ップMPtJ3の電源端vcに印加され、又、この電源
電圧VAが所定レベル以下になってシステムを作動する
ことができない場合、システムに必要な情報、つまりR
AM5に退避等された記憶内容のみを保持するためにバ
ックアップ用型ME1が、順方向ダイオードD2 、C
3を介して電源端Vcに印加できるようにしである。こ
の場合、バックアップ用電源E1の電圧VEは、電源電
圧VAがこの電圧vEより若干低くなり、ダイオードD
、C3がオン、Dlがオフになると電源端Vcに印加
される。尚、IC6,7の電源端VccとGND端子間
にはそれぞれコンデンサc2゜C3を接続してそれぞれ
電圧監視用(電圧検出用)両ICの感度を鈍くして、ラ
インノイズに対する耐性を、1:ばている。In addition, the power supply voltage ^ is applied to the power supply end VC of one chip MPtJ3 via the forward diode D1, and if the power supply voltage VA falls below a predetermined level and the system cannot operate, the power supply voltage information, that is, R
In order to retain only the memory contents saved to AM5, the backup type ME1 has forward diodes D2 and C.
3 so that it can be applied to the power supply terminal Vc. In this case, the voltage VE of the backup power supply E1 is such that the power supply voltage VA is slightly lower than this voltage vE, and the diode D
, C3 is turned on and Dl is turned off, it is applied to the power supply terminal Vc. Note that capacitors c2 and C3 are connected between the power supply end Vcc and the GND terminal of IC6 and IC7, respectively, to reduce the sensitivity of both voltage monitoring (voltage detection) ICs, and to increase the resistance to line noise by 1: It's spreading.
このように構成さ゛れた1実施例の動作−を第3図を参
照して以下に説明する。The operation of one embodiment constructed in this way will be explained below with reference to FIG.
先ず、電源がオンされて、電源電圧VAが第3図(a)
に示すようにスロープ状に上昇する。しかして、この電
源電圧VAが低い側のしきい値電圧V を越え、このし
きい値電圧■1より大きく、107の信号発生開始電圧
VRを越えると、第3図(b)に示すようにこのlc7
の出力VBはH″となり、NMI端子は“H”にされる
と共に、第3図(c)に示す5TBY端子への出力vS
□6.が“°H″になる。First, the power is turned on and the power supply voltage VA is as shown in FIG. 3(a).
It rises in a slope as shown in the figure. When this power supply voltage VA exceeds the lower threshold voltage V, is larger than this threshold voltage 1, and exceeds the signal generation start voltage VR of 107, as shown in FIG. 3(b), This lc7
The output VB becomes "H", the NMI terminal becomes "H", and the output vS to the 5TBY terminal shown in Fig. 3(c)
□6. becomes “°H”.
しかして、上記電源電圧VAがさらに上昇して高い方の
しきい値電圧V を越えた時刻toから時間t (>
T1)経過すると、IC6の出力は“H”となり、従っ
て第3図(d)に示すようにRES端子への電圧■6,
3が“H”になる。この場合、上記NM1.5TBY端
子が″H”になった後RES端子が“H”にされるまで
の時間は内部クロックが安定して動作する時間T1より
大きいため、1チップMPU3は、リセットされて確実
に所定の初期状態に設定される。尚、NMI、5TBY
、RESはそれぞれ″し”でアクティブとなる。Therefore, the time t (>
After T1), the output of IC6 becomes "H", and therefore the voltage to the RES terminal becomes 6, as shown in FIG. 3(d).
3 becomes “H”. In this case, since the time from when the NM1.5TBY terminal goes "H" until the RES terminal goes "H" is longer than the time T1 for the internal clock to operate stably, the 1-chip MPU3 is not reset. to ensure that the predetermined initial state is set. Furthermore, NMI, 5 TBY
, RES become active at "Shi", respectively.
又、1チップMPU3を備えた電子機器2が動作状態と
なり、例えば途中で電源が瞬間的に切れて、そのため第
3図(a)の略中央時間部分に示すように電VA電圧V
Aが所定の5■からくぼみ状に電圧変化が生じた場合、
降下した場合の電圧レベルがIC7つまり1チップMP
U3を含むシステムを正常に動作させる電源電圧VR以
下になった場合、NMI端子がL″にされて割り込み処
理ルーチンが作動し、RAM5内に必要な情報の退避処
理が行われる。しかして、上記電源電圧VAが低い方の
しきい値電圧■1以下にならないで、再び上昇して電源
電圧VR以上になると、IC7の出力は“H”になり、
割り込みモードは停止される。この場合、割り込みモー
ドでRAM5内に退避された情報によって、新ためてリ
セッ1−を動作することなく、割り込み復帰プログラム
を作動させることにより、上記電圧変化によって中断さ
れた状態に復帰され、継続してその動作を行うことがで
きる。Further, when the electronic device 2 equipped with the one-chip MPU 3 enters the operating state, for example, the power is momentarily cut off midway through, and as a result, the electric VA voltage V
If A changes in voltage from the predetermined value of 5■ in a concave shape,
The voltage level when it drops is IC7 or 1 chip MP.
When the power supply voltage VR becomes lower than that which allows the system including U3 to operate normally, the NMI terminal is set to L'', an interrupt handling routine is activated, and necessary information is saved in the RAM 5. When the power supply voltage VA does not go below the lower threshold voltage ■1 and rises again to exceed the power supply voltage VR, the output of IC7 becomes "H",
Interrupt mode is stopped. In this case, the information saved in the RAM 5 in interrupt mode can be used to return to the state interrupted by the voltage change and continue by activating the interrupt return program without operating reset 1- again. You can perform the operation using
上記電子機器2を使用した後、電源をオフにした場合(
又は停電の場合)、電源電圧VAがVR以下になるとI
C7の出力によりNMI端子はL”にされて割り込み処
理ルーチンが作動する。If you turn off the power after using electronic device 2 above (
(or in the case of a power outage), if the power supply voltage VA falls below VR, I
The output of C7 causes the NMI terminal to go low and the interrupt handling routine is activated.
しかして、“L IIにされた後このルーチンの処理し
きい値電圧■1.に達することになり、引き続いて10
6の出力によって、5TBY、RES端子が“L II
にされる。又、この直後又は直前に、バックアップ電m
E1が1チップMPLJ3の電源該Voに印加されるこ
とになり、RAM5のメモリ内容がバックアップされる
ことになる。Therefore, after being set to "L II", the processing threshold voltage of this routine reaches ■1.
6, the 5TBY and RES terminals are set to “L II
be made into Also, immediately or just before this, the backup power
E1 will be applied to the power source Vo of the one-chip MPLJ3, and the memory contents of the RAM 5 will be backed up.
尚、1チップMPtJ3の電源端VCの電圧(これもV
Cで示す)は第3図(e)に示すように電源電圧VAが
略バックアップ電圧■、より低くなると、バックアップ
電源E1でバックアップされることになることを示す。In addition, the voltage of the power supply terminal VC of one chip MPtJ3 (this is also V
C) indicates that, as shown in FIG. 3(e), when the power supply voltage VA is lower than approximately the backup voltage (2), backup will be performed by the backup power supply E1.
尚、上記1実施例において、IC6の出力側に遅延出力
手段を介装し、一方IC6としては単にヒステリシス特
性(検出される電源電圧が高い方のしきり値電圧■2を
越えたとき出力が“HIIとなり、LのHの状態は低い
方のしきり値電圧V2以下になるまで保持する)を有す
る電圧検出手段(コンパレータ等で形成できる)として
も良い。In the first embodiment, a delay output means is interposed on the output side of the IC6, while the IC6 simply has a hysteresis characteristic (when the detected power supply voltage exceeds the higher threshold voltage ■2, the output is " It is also possible to use a voltage detection means (which can be formed by a comparator or the like) having a voltage detection means (which can be formed by a comparator or the like).
尚、上記1実施例では電子機器2は、例えば焼灼用電源
であり、1チップMPU3はそのコントロール用に用い
られている。しかして、電源オン。In the first embodiment, the electronic device 2 is, for example, a cauterization power source, and the one-chip MPU 3 is used for controlling it. However, the power was turned on.
オフ時には1チップMPU3のボートの状態が不安定に
なる虞れがあるのでパネルの表示用LEDが点滅したり
、警告用のブザー音が発生したりする虞れがあり、これ
を防止するために、上記tC7の出力を図示しないダイ
オードを介してパネル点灯制御用IC(例えば74LS
138のENABL端子)に印加して、点滅を防止する
と共に、IC6の出力をブザー駆動回路に印加して不用
なブザー音の発生を抑制している。When it is off, the state of the 1-chip MPU3 boat may become unstable, so the display LED on the panel may flash or a warning buzzer may sound. To prevent this, , the output of tC7 is connected to a panel lighting control IC (for example, 74LS) via a diode (not shown).
138 (ENABL terminal) to prevent blinking, and the output of IC6 is applied to the buzzer drive circuit to suppress the generation of unnecessary buzzer sounds.
このように動作する1実施例によれば、電源電圧が変動
あるいはオン、オフされてもR−AMに必要な情報を保
持でき、且つ必要時には所定のりセット動作を行うよう
にできる。According to one embodiment that operates in this way, it is possible to retain necessary information in the RAM even if the power supply voltage fluctuates or is turned on or off, and it is also possible to perform a predetermined reset operation when necessary.
従って、電子機器の信頼性を向上できたり、操作性を良
くできる。Therefore, the reliability of electronic equipment can be improved and the operability can be improved.
尚、本発明は1チップMPUとしては上述したものに限
定されるしのでなく、他のモトローラ系の1チップMP
Uを用いた場合にも適用できるしさらに例えばインテル
、NEC等の8048.8049.8050等を用いた
場合にも適用できる又、5TBY端子がない1チップM
PUの場合にも本発明は適用できる。Note that the present invention is not limited to the above-mentioned one-chip MPU, but is applicable to other Motorola-based one-chip MPUs.
It can be applied when using U, and it can also be applied when using 8048.8049.8050 from Intel, NEC, etc. Also, it can be applied when using 1 chip M without 5TBY terminal.
The present invention is also applicable to PU.
さらに1チップMPUに限らず、外付けでROM、RA
Mを設けたマイクロコンピュータの場合にも同様の動作
を行わせるようにできる。例えば電源がオフにされた場
合には割込み処理によって必要な情報をRAMに退避さ
せて、そのRAMをバックアップ電源でバックアップす
る等上記実施例と略同様の動作を行うようにすることも
できる[発明の効果]
以上述べたように本発明によれば、ヒステリシス特性を
備えた電圧監視手段を設けてその出力をマイクロコンビ
」−夕のリセット端子に印加し、且つ上記監視されるヒ
ステリシス電圧の間の電圧監視手段を設けて、その出力
を割り込み端子に印加するようにして電源が変動した場
合、必要な情報をRAMに退避してバックアップを行え
るよう、 にしであるので、電源オン時に確実にリセ
ット動作を行わせることができるし、電源オフあるいは
。 電源電圧がIt間的に変動してもRAMの内容を
保持できる。Furthermore, not only 1-chip MPU but also external ROM, RA
A similar operation can be performed even in the case of a microcomputer equipped with M. For example, when the power is turned off, necessary information may be saved in RAM by interrupt processing, and the RAM may be backed up by a backup power source, so that substantially the same operation as in the above embodiment can be performed. [Effect] As described above, according to the present invention, a voltage monitoring means having a hysteresis characteristic is provided, and its output is applied to the reset terminal of the microcomplexer, and the voltage between the hysteresis voltages to be monitored is A voltage monitoring means is provided and its output is applied to the interrupt terminal so that if the power supply fluctuates, the necessary information can be saved to RAM and backed up.This ensures a reset operation when the power is turned on. Or you can let it happen and turn it off. The contents of the RAM can be retained even if the power supply voltage fluctuates between It.
第1図ないし第3図は1実施例に係り、第1図は1実施
例の構成を示す回路図、第2図は1実施、 例に用い
られるブーツブマイクロコンピュータのリセットに必要
な信号のタイミングを示すタイミングチャート図、第3
図は1実施例の動作説明用のタイミングチャート図であ
る。1 to 3 relate to one embodiment, FIG. 1 is a circuit diagram showing the configuration of one embodiment, and FIG. 2 is a circuit diagram showing the configuration of one embodiment. Timing chart diagram showing timing, 3rd
The figure is a timing chart diagram for explaining the operation of one embodiment.
Claims (1)
電源で所定のメモリの内容を保持可能とするマイクロコ
ンピュータを備えた電子機器において、ヒステリシス特
性を備えた第1の電源電圧の監視手段と、この第1の監
視手段の検出電圧の間で、システムの動作に必要となる
電源電圧を検出して信号を出力する第2の電源電圧の監
視手段とを備え、前記第1の監視手段の出力を遅延手段
を介してマイクロコンピュータのリセット端子に印加し
、且つ前記第2の監視手段の出力をマイクロコンピュー
タの割り込み端子に印加することにより、電源オフ、オ
ン等の電源電圧変化に対して適宜情報をメモリに退避し
、該メモリをバックアップ用電源でバックアップ及びリ
セット動作可能としたことを特徴とするバックアップ用
リセット回路。In an electronic device equipped with a microcomputer capable of retaining the contents of a predetermined memory using a backup power supply when the power supply voltage is lower than a predetermined level, the first power supply voltage monitoring means has a hysteresis characteristic; and a second power supply voltage monitoring means for detecting a power supply voltage necessary for system operation between the detection voltages of the first monitoring means and outputting a signal, and delaying the output of the first monitoring means. By applying the voltage to the reset terminal of the microcomputer through the means and applying the output of the second monitoring means to the interrupt terminal of the microcomputer, information can be stored in the memory as appropriate in response to changes in the power supply voltage such as when the power is turned off or turned on. 1. A backup reset circuit, characterized in that the memory is evacuated to the memory, and the memory can be backed up and reset by a backup power source.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60221580A JPS6280716A (en) | 1985-10-03 | 1985-10-03 | Reset circuit for backup |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60221580A JPS6280716A (en) | 1985-10-03 | 1985-10-03 | Reset circuit for backup |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6280716A true JPS6280716A (en) | 1987-04-14 |
JPH0460245B2 JPH0460245B2 (en) | 1992-09-25 |
Family
ID=16768969
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60221580A Granted JPS6280716A (en) | 1985-10-03 | 1985-10-03 | Reset circuit for backup |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6280716A (en) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002058804A (en) * | 2000-08-21 | 2002-02-26 | Takeya Co Ltd | Game machine |
JP2002200234A (en) * | 2001-01-09 | 2002-07-16 | Sankyo Kk | Game machine |
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US8151130B2 (en) | 2008-10-07 | 2012-04-03 | Renesas Electronics Corporation | Plural voltage level detection upon power drop for switching to standby mode with or without complete state saving interrupt processing |
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JP3647751B2 (en) * | 2001-01-12 | 2005-05-18 | 株式会社三共 | Game machine |
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-
1985
- 1985-10-03 JP JP60221580A patent/JPS6280716A/en active Granted
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---|---|
JPH0460245B2 (en) | 1992-09-25 |
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