JPH0460245B2 - - Google Patents
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- JPH0460245B2 JPH0460245B2 JP60221580A JP22158085A JPH0460245B2 JP H0460245 B2 JPH0460245 B2 JP H0460245B2 JP 60221580 A JP60221580 A JP 60221580A JP 22158085 A JP22158085 A JP 22158085A JP H0460245 B2 JPH0460245 B2 JP H0460245B2
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はRAM及びROMを備えたワンチツプ
マイクロコンピユータを用いた電子機器に関す
る。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to electronic equipment using a one-chip microcomputer equipped with RAM and ROM.
［従来の技術］
近年各種の電子機器において、マイクロコンピ
ユータを搭載することによつて、電子機器の機能
を向上させたり、操作し易いものにしたり、安全
性を確保したりしている。[Prior Art] In recent years, various electronic devices have been equipped with microcomputers to improve their functions, make them easier to operate, and ensure safety.
上記各種の電子機器に搭載するマイクロコンピ
ユータとしては、その電子機器に対して必要とさ
れる自由度は狭く、且つ量産化あるいは低コスト
化のため、ROM、RAMを一体化したワンチツ
プマイクロコンピユータが広く用いられる。 As for the microcomputers installed in the various electronic devices mentioned above, the degree of freedom required for the electronic devices is narrow, and in order to mass produce or reduce costs, one-chip microcomputers that integrate ROM and RAM are required. Widely used.
ところで上記マイクロコンピユータ、ワンチツ
プマイクロコンピユータを使用した場合、電源投
入時にメモリ、レジスタ等の初期状態がランダム
になつているため、これらを所定の初期状態値に
設定して動作を監視させるためのリセツト回路が
必要になる。 By the way, when using the above-mentioned microcomputer or one-chip microcomputer, the initial states of memory, registers, etc. are random when the power is turned on, so it is necessary to reset them to set them to predetermined initial state values and monitor their operation. A circuit is required.
このため、例えば電源電圧がマイクロコンピユ
ータの動作電圧に達したか否かの検出手段を設
け、この検出手段の出力でリセツト動作を行なわ
せる信号を発生させてリセツト回路を形成するこ
とが考えられる。しかしこのリセツト回路では電
源が断続された場合のリセツト動作が不安定にな
る。 For this reason, it is conceivable to form a reset circuit by providing, for example, means for detecting whether the power supply voltage has reached the operating voltage of the microcomputer, and generating a signal for performing a reset operation using the output of this detecting means. However, with this reset circuit, the reset operation becomes unstable when the power supply is interrupted.
このため、例えば特開昭37610号公報の従来例
では電源投入時にマイクロコンピユータにリセツ
ト動作に必要な電圧を確実に印加して電源が断続
された場合にも誤動作させることなくマイクロコ
ンピユータを確実に動作できるようにしている。 For this reason, for example, in the conventional example disclosed in Japanese Patent Application Laid-Open No. 37610, the voltage required for reset operation is applied to the microcomputer when the power is turned on, and the microcomputer can be operated reliably without malfunctioning even if the power is interrupted. I'm trying to make it possible.
［発明が解決すべき問題点］
しかしながら、RAM、ROMが搭載されたワ
ンチツプマイクロコンピユータに対しては、初期
化等に必要とされる信号が異り、上記従来例では
適用できない。[Problems to be Solved by the Invention] However, the above conventional example cannot be applied to a one-chip microcomputer equipped with RAM and ROM, since the signals required for initialization etc. are different.
又、最近ではＣ−MOSを用いたRAMを搭載す
ることによつて、電源オフ時においても、内部
RAMのメモリ内容を保持するようにバツクアツ
プ電源でバツクアツプして、初期状態からパラメ
ータの設定時をやり直すことなく、断続して行え
るようにして、より使い易い電子機器にしたもの
があるが、上記従来例では対処できない。 In addition, recently, by installing RAM using C-MOS, the internal memory can be maintained even when the power is off.
Some electronic devices have been made easier to use by backing up the memory contents of RAM using a backup power supply and by making it possible to set parameters intermittently from the initial state without having to redo them. This cannot be addressed with an example.
本発明は上述した点にかんがみてなされたもの
で、電源電圧の投入に対処できるのみでなく、電
源電圧が降下した場合にもRAMに退避したメモ
リ内容を保持してメモリバツクアツプすることの
できるマイクロコンピユータを備えた電子機器を
提供することを目的とする。 The present invention has been made in view of the above-mentioned points, and is not only capable of dealing with the power supply voltage being turned on, but also capable of retaining the memory contents saved in the RAM and backing up the memory even when the power supply voltage drops. The purpose is to provide electronic equipment equipped with a microcomputer.
［問題点を解決するための手段及び作用］
本発明ではシステムの動作に必要な電源電圧を
検出して、その電源電圧以下になると割込み信号
を発生する電圧監視手段と、前記電源電圧より高
い電圧になつたことを検出し、遅延して出力する
と共に、前記電源電圧より低い電圧に降下するま
でリセツトを作動させない電圧監視手段とを設け
ることにより、電源がオフされた場合、メモリバ
ツクアツプを行い、且つ電源オン時には所定のリ
セツト動作を行えるようにしている。[Means and effects for solving the problem] The present invention includes voltage monitoring means that detects a power supply voltage necessary for system operation and generates an interrupt signal when the power supply voltage falls below the power supply voltage, and a voltage higher than the power supply voltage. By providing a voltage monitoring means that detects when the power supply voltage has dropped, outputs the output with a delay, and does not activate the reset until the voltage drops to a voltage lower than the power supply voltage, memory backup is performed when the power supply is turned off. , and a predetermined reset operation can be performed when the power is turned on.
［実施例］
以下、図面を参照して本発明を具体的に説明す
る。[Example] The present invention will be specifically described below with reference to the drawings.
第１図ないし第３図は本発明の１実施例に係
り、第１図は１実施例の主要部の構成を示し、第
２図はメモリバツクアツプを行つてリセツト動作
させるに必要な信号のタイミングチヤートを示
し、第３図は１実施例の動作説明用のタイミング
チヤートを示す。 1 to 3 relate to an embodiment of the present invention, FIG. 1 shows the configuration of the main part of the embodiment, and FIG. 2 shows signals necessary for memory backup and reset operation. FIG. 3 shows a timing chart for explaining the operation of one embodiment.
第１図に示すように１実施例のバツクアツプ用
リセツト回路１を備えた電子機器２では、１チツ
プマイクロコンピユータ（以下１チツプMPUと
記す）３として例えば８ビツトのHD6301Vが用
いられており、このHD6301Vは、電子機器２に
応じて書き込まれたプログラム用のROM４とプ
ログラム実行用メモリあるいはレジスタ情報退避
用メモリとしてのRAM５が搭載されている。と
ころで、上記１チツプMPU３は、内部RAM５
のバツクアツプを行つて、リセツト動作を実行す
るためには、
(1) 電源オン時には、（第２図に示すように）
NMI（ノンマスカブル・インタラプト）端子と
STBY（スタンバイビツト）端子の両端子に印
加される信号レベルがハイレベル（“Ｈ”）にな
つてから、１チツプMPU３の内部クロツクの
正常発振までの発振起動時間T1として、例え
ば20ｍ［sec］以上の時間をおいてからRES（リ
セツト）端子（レベル）を“Ｈ”にする必要が
ある。この他に、
(2) 電源オフ時には、（第２図に示すように）
MMI端子がロウレベル（“Ｌ”）になつて、
NMIによる割り込みルーチンで内部RAM５に
必要な情報の退避を行うバツクアツプの前処理
を行うに要する時間T2の後に、STBY、RES
端子が“Ｌ”になることが必要である。この場
合、時間T2後であれば、STBY、RESのいず
れが先に“Ｌ”になつても良い。 As shown in FIG. 1, in an electronic device 2 equipped with a backup reset circuit 1 according to one embodiment, an 8-bit HD6301V, for example, is used as a 1-chip microcomputer (hereinafter referred to as 1-chip MPU) 3. The HD6301V is equipped with a ROM 4 for programs written in accordance with the electronic device 2 and a RAM 5 as a memory for program execution or a memory for saving register information. By the way, the above-mentioned 1-chip MPU3 has internal RAM5.
(1) When the power is turned on, (as shown in Figure 2)
NMI (non-maskable interrupt) terminal
The oscillation start-up time T 1 from when the signal level applied to both terminals of the STBY (standby bit) terminal becomes high level (“H”) until normal oscillation of the internal clock of the 1-chip MPU 3 is, for example, 20 m [sec ] It is necessary to set the RES (reset) terminal (level) to "H" after waiting for a period of time longer than . In addition, (2) When the power is turned off, (as shown in Figure 2)
When the MMI terminal becomes low level (“L”),
STBY, RES
It is necessary that the terminal becomes "L". In this case, as long as time T 2 has passed, either STBY or RES may become "L" first.
上記(1)、(2)を満足するリセツト回路１として第
１図のように構成されている。 A reset circuit 1 that satisfies the above (1) and (2) is constructed as shown in FIG.
検出電圧を外付け部品で設定できると共に、検
出電圧のヒステリシス幅を外部から設定できる電
圧検出用（第１の電圧監視用）IC６（例えば
TL7700）は、電源電圧VAが印加されるその電
源端Vccと検出電圧設定用端子Vs間に抵抗R1、
この設定端子VsとGND端子間に抵抗R2を接続
し、且つ遅延時間設定用端子CTとGND端子間に
コンデンサC1が接続され、このIC６の出力端Ｒ
は１チツプMPU３のRES端子に接続してある。 Voltage detection (first voltage monitoring) IC6 (for example,
TL7700) has a resistor R 1 between the power supply terminal Vcc to which the power supply voltage VA is applied and the detection voltage setting terminal Vs.
A resistor R2 is connected between this setting terminal Vs and the GND terminal, and a capacitor C1 is connected between the delay time setting terminal CT and the GND terminal.
is connected to the RES terminal of the 1-chip MPU3.
第１の電圧監視手段としての上記電圧検出用
IC６は、上記抵抗R1，R2によつて、低い方のし
きい値電圧V1（例えば3.08V）としては、電圧検
出用IC７の出力がハイレベルの信号を出力する
ことになる電源電圧VR（例えば4.2V）より低く、
ヒステリシスを有する高い方のしきい値電圧V2
（例えばV1＋1.55＝4.63V）は上記電源電圧VRよ
り高く（所定の電源電圧（5V）より低く）設定
してある。 For the above voltage detection as the first voltage monitoring means
The lower threshold voltage V 1 (for example, 3.08V) of the IC 6 is determined by the resistors R 1 and R 2 at a power supply voltage at which the output of the voltage detection IC 7 outputs a high-level signal. lower than VR (e.g. 4.2V),
Higher threshold voltage V 2 with hysteresis
(For example, V 1 +1.55=4.63V) is set higher than the power supply voltage VR (lower than the predetermined power supply voltage (5V)).
しかして、上記電圧検出用IC６は、電源がオ
ンされた後上記コンデンサC1の値を選定するこ
とによつて、その出力が上記高い方のしきい値電
圧V2を越えた後、“Ｌ”から“Ｈ”に反転するま
での時間t1（例えば37.6ｍsec）が、内部クロツク
正常発振に要する時間T1より大きくなるように
設定してある。つまりt1＞T1に設定してある。し
かして、上記IC６は電源オフ時には、電源電圧
VAが低い方のしきい値電圧V1に達する（低下す
る）まで“Ｈ”を保持するようにしてある。 By selecting the value of the capacitor C1 after the voltage detection IC 6 is turned on, the voltage detection IC 6 can be set to "L" after its output exceeds the higher threshold voltage V2 . The time t 1 (for example, 37.6 msec) from `` to ``H'' is set to be longer than the time T 1 required for normal internal clock oscillation. In other words, t 1 > T 1 is set. However, when the power is off, the above IC6 has a power supply voltage of
It is designed to hold "H" until VA reaches (lowers) the lower threshold voltage V1 .
一方、第２の電圧監視手段として使用されるリ
セツト信号発生用IC（例えばPST518B）７は、電
源電圧VAがその電源端Vccに印加され、その出
力端OUTは１チツプMPU３のNMI端子に接続
され、電源端Vccの電圧レベルがシステムを支障
なく動作できるようにするに必要な所定の電圧
VR′に達すると、出力端OUTはハイレベルとな
り、VR以下の場合にはその出力はロウレベルと
なり、（マスクされない）割り込みがかけられる。 On the other hand, the reset signal generating IC (for example, PST518B) 7 used as the second voltage monitoring means has the power supply voltage VA applied to its power supply terminal Vcc, and its output terminal OUT is connected to the NMI terminal of the one-chip MPU 3. , the voltage level at the power supply terminal Vcc is the predetermined voltage required to allow the system to operate without any hindrance.
When VR′ is reached, the output terminal OUT becomes high level, and when it is below VR, the output becomes low level and an (unmasked) interrupt is generated.
ところで、１チツプMPU３には、消費電力を
低下させるために、必要な時のみ１チツプMPU
３を動作させるように制御するSTBY端子が設
けられており（この端子が“Ｌ”の場合には内部
RAM５のメモリ内容を保持しているスタンバイ
状態となり、消費電力を十分に少なくできるよう
にしてある）、上記両IC６，７の出力が、それぞ
れオア回路８を経て、このSTBY端子に印加さ
れるようにしてある。しかして、電源がオンされ
た場合にはIC７の出力によつてNMIと同時に
“Ｌ”から“Ｈ”にし（その後t1時間の後にRES
端子が“Ｈ”に転移されるようにし）、一方電源
オフ時にはIC６の出力によつて、NMIが“Ｌ”
にされた（つまり電源電圧VAがVR以下になつ
た）後、さらに電源電圧VAが下側のしきい値電
圧V1になるまで“Ｈ”に保持するようにしてい
る。この場合、例えば図示しない電源回路の平滑
コンデンサの容量を（大きく）設定することによ
つて、上記電源電圧がVRからV1に降下するまで
の時間をＴ２以上にして、RAM５へバツクアツ
プ処理ルーチンを終了できるようにしている。 By the way, in order to reduce power consumption, the 1-chip MPU3 only uses 1-chip MPU when necessary.
A STBY terminal is provided to control the operation of 3 (when this terminal is “L”, the internal
The output of both ICs 6 and 7 is applied to this STBY terminal via the OR circuit 8. It is set as. When the power is turned on, the output of IC7 changes from "L" to "H" at the same time as NMI (after t 1 hour, RES
terminal is transferred to “H”), while when the power is off, NMI is transferred to “L” by the output of IC6.
(that is, the power supply voltage VA becomes equal to or lower than VR), the power supply voltage VA is held at "H" until the power supply voltage VA reaches the lower threshold voltage V1 . In this case, for example, by setting (larger) the capacity of a smoothing capacitor in a power supply circuit (not shown), the time required for the power supply voltage to drop from VR to V1 is set to be T2 or more, and the backup processing routine is executed in RAM5. I'm making it possible to finish it.
又、電源電圧VAは順方向ダイオードD1を介し
て１チツプMPU３の電源端Vcに印加され、又、
この電源電圧VAが所定レベル以下になつてシス
テムを作動することができない場合、システムに
必要な情報、つまりRAM５に退避等された記憶
内容のみを保持するためにバツクアツプ用電源
E1が、順方向ダイオードD2，D3を介して電源端
Vcに印加できるようにしてある。この場合、バ
ツクアツプ用電源E1の電圧VEは、電源電圧VAが
この電圧VEより若干低くなり、ダイオードD2，
D3がオン、D1がオフになると電源端Vcに印加さ
れる。尚、IC６，７の電源端VccとGND端子間
にはそれぞれコンデンサC2，C3を接続してそれ
ぞれ電圧監視用（電圧検出用）両ICの感度を鈍
くして、ラインノイズに対する耐性を上げてい
る。 Further, the power supply voltage VA is applied to the power supply terminal Vc of the one-chip MPU 3 via the forward diode D1, and
When this power supply voltage VA falls below a predetermined level and the system cannot operate, a backup power supply is used to retain only the information necessary for the system, that is, the memory contents saved in RAM 5, etc.
E 1 is connected to the power supply terminal through forward diodes D 2 and D 3
It is designed so that it can be applied to Vc. In this case, the voltage V E of the backup power supply E 1 is that the power supply voltage VA is slightly lower than this voltage V E , and the diode D 2 ,
When D3 is on and D1 is off, it is applied to the power supply terminal Vc. In addition, connect capacitors C 2 and C 3 between the power supply end Vcc and GND terminal of IC6 and 7, respectively, to reduce the sensitivity of both voltage monitoring (voltage detection) ICs and increase resistance to line noise. ing.
このように構成された１実施例の動作を第３図
を参照して以下に説明する。 The operation of one embodiment configured in this manner will be described below with reference to FIG.
先ず、電源がオンされて、電源電圧VAが第３
図ａに示すようにスロープ状に上昇する。しかし
て、この電源電圧VAが低い側のしきい値電圧V1
を越え、このしきい値電圧V1より大きく、IC７
の信号発生開始電圧VRを越えると、第３図ｂに
示すようにこのIC７の出力VBは“Ｈ”となり、
NMI端子は“Ｈ”にされると共に、第３図ｃに
示すSTBY端子への出力VSTBYが“Ｈ”になる。 First, the power is turned on and the power supply voltage VA reaches the third
It rises in a slope as shown in Figure a. Therefore, the threshold voltage V 1 on the lower side of this power supply voltage VA
exceeds this threshold voltage V 1 , IC7
When the signal generation start voltage VR is exceeded, the output VB of this IC7 becomes "H" as shown in Figure 3b.
The NMI terminal is set to "H", and the output VSTBY to the STBY terminal shown in FIG. 3c becomes "H".
しかして、上記電源電圧VAがさらに上昇して
高い方のしきい値電圧V2を越えた時刻t0から時間
t1（＞T1）経過すると、IC６の出力は“Ｈ”とな
り、従つて第３図ｄに示すようにRES端子への
電圧VRESが“Ｈ”になる。この場合、上記NMI、
STBY端子が“Ｈ”になつた後RES端子が“Ｈ”
にされるまでの時間は内部クロツクが安定して動
作する時間T1より大きいため、１チツプMPU３
は、リセツトされて確実に所定の初期状態に設定
される。尚、NMI、STBY、RESはそれぞれ
“Ｌ”でアクテイブとなる。 Therefore, time elapses from time t0 when the power supply voltage VA further increases and exceeds the higher threshold voltage V2 .
After t 1 (>T 1 ) has elapsed, the output of IC6 becomes "H", and therefore the voltage V RES to the RES terminal becomes "H" as shown in FIG. 3d. In this case, the above NMI,
After the STBY pin goes to “H”, the RES pin goes to “H”
Since the time it takes for the internal clock to operate stably is longer than the time T1 required for the internal clock to operate stably, the 1-chip MPU3
is reset to ensure that it is set to a predetermined initial state. Note that NMI, STBY, and RES each become active at "L".
又、１チツプMPU３を備えた電子機器２が動
作状態となり、例えば途中で電源が瞬間的に切れ
て、そのため第３図ａの略中央時間部分に示すよ
うに電源電圧VAが所定の5Vからくぼみ状に電圧
変化が生じた場合、降下した場合の電圧レベルが
IC７つまり１チツプMPU３を含むシステムを正
常に動作させる電源電圧VR以下になつた場合、
NMI端子が“Ｌ”にされて割り込み処理ルーチ
ンが作動し、RAM５内に必要な情報の退避処理
が行われる。しかして、上記電源電圧VAが低い
方のしきい値電圧V1以下にならないで、再び上
昇して電源電圧VR以上になると、IC７の出力は
“Ｈ”になり、割り込みモードは停止される。こ
の場合、割り込みモードでRAM５内に退避され
た情報によつて、新ためてリセツトを動作するこ
となく、割り込み復帰プログラムを作動させるこ
とにより、上記電圧変化によつて中断された状態
に復帰され、断続してその動作を行うことができ
る。 Further, when the electronic device 2 equipped with the one-chip MPU 3 enters the operating state, for example, the power is momentarily cut off midway through, and as a result, the power supply voltage VA drops from the predetermined 5V as shown in the approximately central time portion of FIG. 3a. If the voltage changes or drops, the voltage level will be
If the power supply voltage drops below VR which allows the system including IC7 or 1-chip MPU3 to operate normally,
When the NMI terminal is set to "L", an interrupt processing routine is activated, and necessary information is saved in the RAM 5. However, when the power supply voltage VA does not fall below the lower threshold voltage V1 and rises again to exceed the power supply voltage VR, the output of the IC 7 becomes "H" and the interrupt mode is stopped. In this case, the state interrupted by the voltage change is restored by activating the interrupt return program without performing a new reset operation using the information saved in the RAM 5 in the interrupt mode. The operation can be performed intermittently.
上記電子機器２を使用した後、電源をオフにし
た場合（又は停電の場合）、電源電圧VAがVR以
下になるとIC７の出力によりNMI端子は“Ｌ”
にされて割り込み処理ルーチンが作動する。しか
して、“Ｌ”にされた後このルーチンの処理が終
了してRAM５に必要な情報の退避が行われた後
の時間TPOの後に、上記電源電圧VAは低い方の
しきい値電圧V1に達することになり、引き続い
てIC６の出力によつて、STBY、RES端子が
“Ｌ”にされる。又、この直後又は直前に、バツ
クアツプ電源E1が１チツプMPU３の電源該VCに
印加されることになり、RAM５のメモリ内容が
バツクアツプされることになる。 After using the above electronic device 2, when the power is turned off (or in the case of a power outage), when the power supply voltage VA becomes below VR, the NMI terminal becomes “L” by the output of IC7.
The interrupt processing routine is activated. Therefore, after the time T PO after the processing of this routine is completed and the necessary information is saved in the RAM 5 after being set to "L", the power supply voltage VA is changed to the lower threshold voltage V. 1 , and the STBY and RES terminals are subsequently set to "L" by the output of IC6. Immediately after or immediately before this, the backup power source E1 will be applied to the power source V C of the one-chip MPU 3, and the memory contents of the RAM 5 will be backed up.
尚、１チツプMPU３の電源端Vcの電圧（これ
もVcで示す）は第３図ｅに示すように電源電圧
VAが略バツクアツプ電圧VEより低くなると、バ
ツクアツプ電源E1でバツクアツプされることに
なることを示す。 In addition, the voltage at the power supply end Vc of the 1-chip MPU 3 (also denoted by Vc) is the power supply voltage as shown in Figure 3e.
When VA becomes approximately lower than the backup voltage VE , it indicates that the backup will be performed by the backup power source E1 .
尚、上記１実施例において、IC６の出力側に
遅延出力手段を介装し、一方IC６としては単に
ヒステリシス特性（検出される電源電圧が高い方
をしきり値電圧V2を越えたとき出力が“Ｈ”と
なり、この“Ｈ”の状態は低い方のしきり値電圧
V1以下になるまで保持する）を有する電圧検出
手段（コンパレータ等で形成できる）としても良
い。 In the first embodiment described above, a delay output means is interposed on the output side of the IC6, while the IC6 simply has a hysteresis characteristic (when the detected power supply voltage exceeds the threshold voltage V2 , the output is " This “H” state is the lower threshold voltage.
A voltage detection means (which can be formed by a comparator or the like) may also be used.
尚、上記１実施例では電子機器２は、例えば焼
灼用電源であり、１チツプMPU３はそのコント
ロール用に用いられている。しかして、電源オ
ン、オフ時には１チツプMPU３のポートの状態
が不安定になる虞れがあるのでパネルの表示用
LEDが点滅したり、警告用のブザー音が発生し
たりする虞れがあり、これを防止するために、上
記IC７の出力を図示しないダイオードを介して
パネル点灯制御用IC（例えば74LS138のENABL
端子）に印加して、点滅を防止すると共に、IC
６の出力をブザー駆動回路に印加して不用なブザ
ー音の発生を抑制している。 In the first embodiment, the electronic device 2 is, for example, a cauterization power source, and the one-chip MPU 3 is used for controlling it. However, when the power is turned on and off, there is a risk that the state of the port of the 1-chip MPU3 may become unstable, so
There is a risk that the LED will blink or a warning buzzer will sound.
terminal) to prevent blinking and to prevent the IC from blinking.
6 is applied to the buzzer drive circuit to suppress the generation of unnecessary buzzer sounds.
このように動作する１実施例によれば、電源電
圧が変動あるいはオン、オフされてもRAMに必
要な情報を保持でき、且つ必要時には所定のリセ
ツト動作を行うようにできる。 According to one embodiment that operates in this manner, necessary information can be held in the RAM even if the power supply voltage fluctuates or is turned on or off, and a predetermined reset operation can be performed when necessary.
従つて、電子機器の信頼性を向上できたり、操
作性を良くできる。 Therefore, the reliability of electronic equipment can be improved and the operability can be improved.
尚、本発明は１チツプMPUとしては上述した
ものに限定されるものでなく、他のモトローラ系
の１チツプMPUを用いた場合にも適用できるし、
さらに例えばインテル、NEC等の8048、8049、
8050等を用いた場合にも適用できる。 It should be noted that the present invention is not limited to the one-chip MPU described above, and can also be applied to cases where other Motorola-based one-chip MPUs are used.
Furthermore, for example, Intel, NEC, etc. 8048, 8049,
It can also be applied when using 8050 etc.
又、STBY端子がない１チツプMPUの場合に
も本発明は適用できる。 The present invention can also be applied to a single-chip MPU that does not have an STBY terminal.
さらに１チツプMPUに限らず、外付けで
ROM、RAMを設けたマイクロコンピユータの
場合にも同様の動作を行わせるようにできる。例
えば、電源がオフにされた場合には割込み処理に
よつて必要な情報をRAMに退避させて、その
RAMをバツクアツプ電源でバツクアツプする等
上記実施例と略同様の動作を行うようにすること
もできる。 Furthermore, not only 1-chip MPU but also external
Similar operations can be performed in the case of a microcomputer equipped with ROM and RAM. For example, when the power is turned off, the necessary information is saved to RAM using interrupt processing, and then
It is also possible to perform substantially the same operation as in the above embodiment, such as by backing up the RAM with a backup power supply.
［発明の効果］
以上述べたように本発明によれば、ヒステリシ
ス特性を備えた電圧監視手段を設けてその出力を
マイクロコンピユータのリセツト端子に印加し、
且つ上記監視されるヒステリシス電圧の間の電圧
監視手段を設けて、その出力を割り込み端子に印
加するようにして電源が変動した場合、必要な情
報をRAMに退避してバツクアツプを行えるよう
にしてあるので、電源オン時に確実にリセツト動
作を行わせることができるし、電源オフあるいは
電源電圧が瞬間的に変動してもRAMの内容を保
持できる。[Effects of the Invention] As described above, according to the present invention, a voltage monitoring means having hysteresis characteristics is provided, and its output is applied to the reset terminal of the microcomputer.
In addition, a voltage monitoring means is provided between the hysteresis voltages to be monitored, and its output is applied to the interrupt terminal, so that when the power supply fluctuates, necessary information can be saved to the RAM and backed up. Therefore, the reset operation can be performed reliably when the power is turned on, and the contents of the RAM can be retained even if the power is turned off or the power supply voltage fluctuates momentarily.
第１図ないし第３図は１実施例に係り、第１図
は１実施例の構成を示す回路図、第２図は１実施
例に用いられるチツプマイクロコンピユータのリ
セツトに必要な信号のタイミングを示すタイミン
グチヤート図、第３図は１実施例の動作説明用の
タイミングチヤート図である。
１……リセツト回路、２……電子機器、３……
１チツプマイクロコンピユータ、４……ROM、
５……RAM、６，７……電在検出（監視）用
IC。
1 to 3 relate to one embodiment, FIG. 1 is a circuit diagram showing the configuration of one embodiment, and FIG. 2 shows the timing of signals necessary for resetting a chip microcomputer used in one embodiment. FIG. 3 is a timing chart for explaining the operation of one embodiment. 1...Reset circuit, 2...Electronic equipment, 3...
1 chip microcomputer, 4...ROM,
5...RAM, 6,7...For electric current detection (monitoring)
I C.
Claims (1)
込み動作によりバツクアツプ処理を行いバツクア
ツプ用電源で所定のメモリの内容を保持可能とす
るマイクロコンピユータを備えた電子機器におい
て、 電子機器の動作に必要となる電圧より所定の電
圧だけ高く設定された第１のしきい値と、 前記電子機器の動作に必要となる電圧より低い
前記バツクアツプ処理可能な電圧に設定された第
２のしきい値と、 前記第１および第２のしきい値とからなるヒス
テリシス特性を有する第１の電源電圧の監視手段
と、 前記電子機器の動作に必要となる電源電圧を検
出する第２の電源電圧の監視手段と、 前記電源電圧上昇時に前記第１の監視手段が前
記第１のしきい値を検出したときの出力を遅延さ
せる遅延手段と、 前記電源電圧降下時に前記電子機器の動作に必
要な電圧から前記第２のしきい値になるまでの期
間を前記バツクアツプ処理に必要な期間に設定す
る手段と、 前記第１の監視手段の出力と第２の監視手段の
出力とが入力され論理和を出力する手段と、 リセツト動作のためのリセツト端子と割り込み
動作のための割り込み端子とスタンバイ動作のた
めのスタンバイ端子とを有するマイクロコンピユ
ータと、 前記遅延された前記第１の監視手段の出力を前
記リセツト端子に入力する手段と、 前記第２の監視手段の出力を前記割り込み端子
に入力する手段と、 前記論理和を出力する手段の出力を前記スタン
バイ端子に入力する手段とを具備し、 電源電圧上昇時にはリセツト動作に優先してス
タンバイ動作が行われ、電源電圧降下時にスタン
バイ動作終了に優先して割り込み動作が行われる
ことを特徴とするマイクロコンピユータを備えた
電子機器。[Scope of Claims] 1. An electronic device equipped with a microcomputer that performs backup processing by interrupt operation when the power supply voltage is lower than a predetermined level, and is capable of retaining the contents of a predetermined memory using the backup power supply. a first threshold set to a predetermined voltage higher than the voltage required for operation of the electronic device; and a second threshold set to a voltage that is lower than the voltage necessary for the operation of the electronic device and allows backup processing. and a first power supply voltage monitoring means having a hysteresis characteristic consisting of the first and second threshold values; and a second power supply voltage monitoring means for detecting a power supply voltage necessary for operation of the electronic device. monitoring means; a delay means for delaying an output when the first monitoring means detects the first threshold value when the power supply voltage increases; and a voltage necessary for operation of the electronic device when the power supply voltage drops. means for setting a period from 1 to 1 to reach the second threshold as a period necessary for the backup process; a microcomputer having a reset terminal for a reset operation, an interrupt terminal for an interrupt operation, and a standby terminal for a standby operation; and a microcomputer that outputs the delayed output of the first monitoring means. means for inputting the output of the second monitoring means to the interrupt terminal; and means for inputting the output of the logical sum output to the standby terminal; An electronic device equipped with a microcomputer, characterized in that standby operation is sometimes performed with priority over reset operation, and when power supply voltage drops, interrupt operation is performed with priority over termination of standby operation.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60221580A JPS6280716A (en) | 1985-10-03 | 1985-10-03 | Reset circuit for backup |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60221580A JPS6280716A (en) | 1985-10-03 | 1985-10-03 | Reset circuit for backup |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6280716A JPS6280716A (en) | 1987-04-14 |
| JPH0460245B2 true JPH0460245B2 (en) | 1992-09-25 |
Family
ID=16768969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60221580A Granted JPS6280716A (en) | 1985-10-03 | 1985-10-03 | Reset circuit for backup |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6280716A (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001046605A (en) * | 1999-08-13 | 2001-02-20 | Sankyo Kk | Game machine |
| JP2001087527A (en) * | 1999-09-22 | 2001-04-03 | Sankyo Kk | Game machine |
| JP2001310067A (en) * | 2000-04-28 | 2001-11-06 | Sankyo Kk | Game machine |
| JP2002058803A (en) * | 2000-08-16 | 2002-02-26 | Sankyo Kk | Game machine |
| JP2002210177A (en) * | 2001-01-12 | 2002-07-30 | Sankyo Kk | Game machine |
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| JP3640613B2 (en) * | 2001-01-09 | 2005-04-20 | 株式会社三共 | Game machine |
| JP4464451B2 (en) | 2008-10-07 | 2010-05-19 | Ｎｅｃエレクトロニクス株式会社 | Microcontroller |
| JP5432676B2 (en) * | 2009-11-18 | 2014-03-05 | ルネサスエレクトロニクス株式会社 | Microcomputer, hysteresis comparator circuit, and voltage monitoring device |
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1985
- 1985-10-03 JP JP60221580A patent/JPS6280716A/en active Granted
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Also Published As
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|---|---|
| JPS6280716A (en) | 1987-04-14 |
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