JP3548884B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、電力増幅に用いられる半導体装置に関するものである。
【0002】
【従来の技術】
高出力の半導体装置では、出力を増加させるため、電極構造に種々の工夫がなされている。
【0003】
図4を用いて、高出力の半導体装置の一般的な電極構造について、電界効果トランジスタ(以下、FETという)を例示にして説明する。
【0004】
FET1では、直線状に伸びるゲ−ト給電母線2が設けられ、ゲ−ト給電母線2の伸張方向と直交する方向には、複数の単位ゲ−ト電極3が等間隔に形成される。単位ゲ−ト電極3のゲ−ト幅Lgは、通常100から200μm程度とされる。ゲ−ト給電母線2の一端には、単位ゲ−ト電極3にゲート電圧Vgを印加するためのゲ−ト用パッド4が設けられる。
【0005】
単位ソ−ス電極5と単位ドレイン電極6は、単位ゲ−ト電極3を挟むように、交互に配置形成される。単位ソ−ス電極5および単位ドレイン電極6は、単位ゲ−ト電極3のゲ−ト幅Lgとほぼ同じ良さに設定される。
【0006】
単位ソ−ス電極5は、ソ−ス給電母線7に共通接続される。共通接続する場合は、ゲ−ト給電母線2との電気的接触を避けるため、例えばゲ−ト給電母線2を跨ぐように設けられたエア−ブリッジ配線8を介して接続される。ソ−ス給電母線7には、接地用端子としてのソ−ス用パッド9が設けられる。
【0007】
単位ドレイン電極6は、ドレイン給電母線10に共通接続される。ドレイン給電母線10には、単位ドレイン電極6にドレイン電圧Vdを給電するためのドレイン用パッド11が設けられる。
【0008】
FET1では、単位ソ−ス電極5から単位ドレイン電極6に流れるドレイン電流の電流値は、ゲ−ト電圧Vgの電圧値によって制御される。また、FET1の最大出力は、ドレイン電圧Vdの電圧値によって決まる。
【0009】
単位ゲ−ト電極3と、それを挟むように配置形成された単位ソ−ス電極5および単位ドレイン電極6とからなる単位セル12を考えた場合、単位ゲ−ト電極3のゲ−ト幅Lgが短いため、単位セル12の一つ一つの利得は小さい。しかしながら、FET1の出力電力は、全部の単位セル12のゲ−ト幅Lgを足し合わせた総ゲ−ト幅に比例する。従って、FET1の最大出力は、大きくなる。
【0010】
しかしながら、このような電極構造では、単位ゲ−ト電極3の数を増やすにつれて、ゲ−ト給電母線2の長さを長くしなければならない。この結果、抵抗値の増大や、位相のズレに起因する伝搬遅延ロスが発生するという問題があった。
【0011】
このため、出願人は、この点を改良した半導体装置、すなわち特開平5−251478号公報に開示されたFET13を提案した。次に、図5を用いて、FET13の電極構造について説明する。
【0012】
FET13は、複数のFETユニット14A、14B、14C、14D、14E、14Fから構成される。なお、各FETユニット14は、単位ゲ−ト電極15と、単位ソ−ス電極16と、単位ドレイン電極17とからなる単位セル18を複数備える。
【0013】
隣接するFETユニット14のそれぞれの単位ゲ−ト電極15は、共通のゲ−ト給電母線19に接続される。すなわち、一方のFETユニット14Aの単位ゲ−ト電極15は、共通ゲ−ト給電母線19に対し、その伸張方向と直交方向の一方側(例えば、図面上の左側)に、等間隔に複数本形成される。また、他方のFETユニット14Bの単位ゲ−ト電極15は、共通ゲ−ト給電母線19に対し、その伸張方向と直交方向の他方側(例えば、図面上の右側)に、等間隔に複数本形成される。なお、単位ゲ−ト電極15のゲ−ト幅はLgである。
【0014】
FETユニット14の単位ソ−ス電極16と単位ドレイン電極17は、各単位ゲ−ト電極15を挟むように、交互に配置形成される。単位ソ−ス電極16と単位ドレイン電極17は、単位ゲ−ト電極15のゲ−ト幅Lgとほぼ同じ長さに設定される。
【0015】
複数の共通ゲ−ト給電母線19は、平行に配置形成される。この結果、各FETユニット14は、横一列に配置される。
【0016】
各共通ゲ−ト給電母線19の一端は、ゲ−ト用共通母線20に共通接続される。また、ゲ−ト用共通母線20には、ゲ−ト用パッド21が接続される。
【0017】
FET13におけるFETユニット14のうち、内側の隣接するFETユニット14の各単位ソ−ス電極16は、共通ソ−ス給電母線22に共通接続される。また、FET13におけるFETユニット14のうち、外側のFETユニット14の各単位ソ−ス電極16は、ソ−ス給電母線23に接続される。共通ソ−ス給電母線22およびソ−ス給電母線23は、ソ−ス用共通母線24に共通接続される。ソ−ス給電母線23の一端には、ソ−ス用パッド25が接続される。
【0018】
各単位ドレイン電極17は、単位ソ−ス電極16を跨ぐように設けられたエア−ブリッジ配線であるドレイン給電母線26に接続される。ドレイン給電母線26の一端は、ドレイン用共通母線27に共通接続される。ドレイン用共通母線27には、ドレイン用パッド28が接続される。
【0019】
FET13おいても上述したFET1と同様、単位セル18の一つ一つの利得は小さい。しかしながら、FET13の出力電力は、全部の単位セル18のゲ−ト幅を足し合わせた総ゲ−ト幅に比例する。従って、FET13の最大出力は、大きくなる。
【0020】
また、単位ゲ−ト電極15の数を増やしたとしても、ゲ−ト用共通母線20の長さを短く形成することができる。従って、信号伝播方向Gに直交する方向に大幅に距離が開くことはないため、単位ゲ−ト電極15間に発生する位相差を最小限にとどめることができる。
【0021】
以上、FETを例示にして半導体装置について説明したが、能動素子および受動素子からなる回路構成を半導体基板上に形成したマイクロ波集積回路(MMIC:Monolithic Microwave Integrated Circuit)における電力増幅郡でも、FETと同様の電極構造を有する。従って、半導体装置には、これらが含まれる。なお、半導体装置の材料は、ガリウム砒素あるいはシリコンのいずれでも良い。
【0022】
【発明が解決しようとする課題】
しかしながら、上述の半導体装置では、ドレイン電圧Vdの電圧値によって最大出力を変えることができるが、図6に示すように、横軸にドレイン電圧Vdの電圧値をプロットし、縦軸に半導体装置の最大出力をプロットした際に得られる特性曲線29のリニアリティ−が悪いという問題があった。このため、ドレイン電圧Vdを可変して半導体装置の最大出力を変える場合は、リニアリティ−を補正する回路が別途必要となり、回路構成が複雑となっていた。
【0023】
また、携帯型の通信機器等では、形状の小型化に伴って、内蔵される電源の容量が年々小さくなっている。このため、電源の定格電圧値が低圧化し、ドレイン電圧Vdの電圧値を幅広いレンジで可変しにくい。従って、半導体装置の最大出力は、ほぼ一定に固定されてしまうという問題があった。
【0024】
さらに、半導体装置の最大出力を変える場合、仕様によっては、単位ゲ−ト電極、単位ソ−ス電極、単位ドレイン電極の形状あるいは配置位置等を新たに設計しなければならなかった。すなわち、半導体装置はカスタムメイドとなり、コストが極めて高くなるだけでなく、作製するまでに時間がかかるという問題があった。
【0025】
さらにまた、図7に示すように、上述した半導体装置のそれぞれの単位セルにおける、単位ソ−ス電極からソ−ス用パッドに至るまでのソ−ス給電母線の長さ、すなわちグランド距離は、高周波電流に対してインダクタンス成分Lとして作用し、また直流的には抵抗成分Rとして働く。
【0026】
大きな最大出力を得るために単位セルの数を増やすと、増やした単位セルにおけるグランド距離は他の単位セルと比較するとさらに長くなり、インダクタンス成分Lおよび抵抗成分Rがさらに大きくなる。単位セルをマイクロ波帯域で動作させるとインダクタンス成分Lのインピ−ダンスが大きくなる。このため、単位セルは、抵抗成分Rよりもインダクタンス成分Lの影響を強く受け、利得が小さくなる。従って、単位セルの数を増やしたとしても、半導体装置の利得が増大しないという問題があった。
【0027】
そこで、本発明は上記問題を解決するための半導体装置を提供することを目的とする。
【0028】
【課題を解決するための手段】
本発明は、上述の課題を解決するため次のように構成される。すなわち、請求項1に記載の半導体装置は、接地層を裏面に有する基板の表面に複数の単位ゲ−ト電極と、該各単位ゲ−ト電極を挟むように交互に配置形成された単位ドレイン電極および単位ソ−ス電極とを備える電界効果トランジスタ・ユニットが少なくとも二以上設けられた半導体装置において、前記電界効果トランジスタ・ユニットごとのゲ−ト電極の総ゲ−ト幅を異なる長さに形成するとともに、前記電界効果トランジスタ・ユニットのそれぞれにドレイン電圧を給電するための給電手段と、前記電界効果トランジスタ・ユニットの前記単位ソ−ス電極を共通接続するソ−ス電極母線と、該ソ−ス電極母線の伸張方向に伸びてその裏面を露出させる前記基板に設けられたスリットと、該スリットの内部に前記接地層と前記ソ−ス電極とを電気的に接続する導体を設けるとともに、隣接の電界効果トランジスタ・ユニットの単位ゲ−ト電極を、共通のゲ−ト給電母線の両側に形成してゲ−ト給電母線にそれぞれ接続したものである。
【0029】
各電界効果トランジスタ・ユニットには、複数の単位ゲ−ト電極が設けられる。また、各電界効果トランジスタ・ユニットの総ゲ−ト幅は、異なる長さに形成される。このため、半導体装置には、異なる最大出力の電界効果トランジスタ・ユニットが少なくとも二以上設けられる。また、給電手段は、それぞれの電界効果トランジスタ・ユニットに個別に、ドレイン電圧を給電する。ドレイン電圧を給電することにより、電界効果トランジスタ・ユニットが動作する。さらに、単位ソ−ス電極は、それぞれ基板に設けられたスリット内の導体を介して、裏面の接地層と電気的に接続される。このため、各単位ソ−ス電極と接地層との間のグランド距離は最短距離となるとともに、グランド距離のバラツキが小さくなる。従って、電界効果トランジスタ・ユニットを構成する単位セル間における利得のバラツキが小さくなる。
【0033】
また、隣接の電界効果トランジスタ・ユニットの単位ゲ−ト電極を、共通のゲ−ト給電母線の両側に形成してゲ−ト給電母線にそれぞれ接続したものである。
【0034】
【発明の実施の形態】
(実施例1)
図1(a)および(b)を用い、本発明に係る第一の半導体装置30について説明する。図1(a)は半導体装置30の平面図であり、図1(b)は図1(a)のX−X´における断面図である。
【0035】
半導体装置30は、例えば四つのFETユニット31、32、33、34とからなる。
【0036】
FETユニット31、32、33、34を構成するそれぞれの電極は、基板35の表面に形成され、基板35の裏面には接地層36が設けられる。基板35は、単結晶基板37と、バッファ−層38と、n形半導体層39とから構成される。単結晶基板37は、半絶縁性を有するガリウム砒素あるいはシリコンで形成される。単結晶基板37の表面には、イオン注入等の手段を用いて比抵抗の大きいバッファ−層38が形成される。さらに、バッファ−層38の表面には、1017cm−3前後の不純物が熱拡散等の手段を用いてド−プされた、厚みが0.3から0.5μm程度のn形半導体層39が形成される。
【0037】
FETユニット31は、単位ゲ−ト電極40と、単位ソ−ス電極41と、単位ドレイン電極42とからなる単位セル43を複数備える。単位ゲ−ト電極40は、アルミニウム等を蒸着あるいはスパッタリングすることにより形成される。単位ドレイン電極42および単位ソ−ス電極41は、金等を蒸着あるいはスパッタリングすることにより形成される。
【0038】
単位ゲ−ト電極40は、直線状に伸びるゲ−ト給電母線44に対して、等間隔かつ直角方向(図面上の右側)に伸張して複数本形成される。この結果、単位ゲ−ト電極40は、櫛歯状に形成される。なお、単位ゲ−ト電極40のゲ−ト幅をLg1とする。
【0039】
各単位セル43の単位ソ−ス電極41と単位ドレイン電極42は、単位ゲ−ト電極40を挟むように、交互に配置形成される。単位ソ−ス電極41および単位ドレイン電極42は、単位ゲ−ト電極40のゲ−ト幅Lg1とほぼ同じ長さに形成される。
【0040】
単位ソ−ス電極41の端部は、ゲ−ト給電母線44と平行に配置されたソ−ス電極母線45に共通接続される。
【0041】
ソ−ス電極母線45の下部の基板35には、スリット46が形成される。スリット46は、ソ−ス電極母線45の伸張方向に細長く伸びた開口を有し、ソ−ス電極母線45の裏面を露出する。スリット46の内壁には、導体層47が設けられる。この結果、単位ソ−ス電極41は、ソ−ス電極母線45および導体層47を介して、接地層36と電気的に接続される。なお、導体層47はアルミニウム、銅、金等の薄膜であり、蒸着あるいはスパッタリングの手段を用いて形成される。
【0042】
単位ドレイン電極42は、単位ソ−ス電極41を跨ぐように設けられたエア−ブリッジ配線であるドレイン給電母線48に接続される。ドレイン給電母線48の一端は、ドレイン用パッド49に接続される。
【0043】
各単位セル43における単位ソ−ス電極41から接地層36までの距離、すなわちグランド距離は基板35の厚みとほぼ等しくなる。このため、各単位セル43のグランド距離は、図4に示すFET1の単位セル12あるいは図5に示すFET13の単位セル18と比べて短くなる。また、各単位セル43のグランド距離は等しく、等インピ−ダンスとなる。従って、各単位セル43のインダクタンス成分が小さくなるとともにバラツキも小さくなり、単位セル43間の利得のバラツキが減少し、FETユニット30の利得が向上する。
【0044】
また、単位セル43における単位ゲ−ト電極40の一本当たりのゲ−ト幅の長さLg1は短いため、単位セル43の利得は小さい。しかしながら、FETユニット31の利得は、構成する単位セル43の全部のゲ−ト幅Lg1を足し合わせた総ゲ−ト幅に比例する。従って、FETユニット31の利得は大きくなり、大きな出力を得ることができる。
【0045】
FETユニット32、33、34は、FETユニット31と同じ電極構造に形成されるため、説明は省略する。なお、相違する点は、単位ゲ−ト電極のゲ−ト幅の長さを、FETユニット32ではLg2、FETユニット33ではLg3、さらにFETユニット34ではLg4に設けたことである。但し、Lg1<Lg2<Lg3<Lg4とする。
【0046】
FETユニット31、32、33、34は、それぞれのゲート給電母線が平行に配置され、さらに、それぞれの単位ゲ−ト電極がそれぞれのゲ−ト給電母線の伸張方向に対して同一側(例えば、図面上の右側)に位置するように配置される。この結果、FETユニット31、32、33、34が横一列に配置される。なお、それぞれのゲ−ト給電母線は共通母線50に接続され、さらにゲ−ト用パッド51に接続される。
【0047】
FETユニット31、32、33、34の単位ゲ−ト電極には、ゲ−ト用パッド51を介して、ゲ−ト電圧Vgが印加される。また、FETユニット31、32、33、34は、ドレイン用パッドを介して給電されるドレイン電圧Vdにより動作制御される。
【0048】
半導体装置30を構成する四つのFETユニット31、32、33、34には、個々別々にドレイン電圧Vdが給電される。従って、FETユニット31、32、33、34のうち、ドレイン電圧Vdが給電されたもののみが選択的に動作する。
【0049】
FETユニット31、32、33、34のそれぞれのゲート幅Lgを、一例として、
Lg1:Lg2:Lg3:Lg4=2:3:4:8
の比率に設定する。
【0050】
FETユニット31の最大出力の値をWとすると、FETユニット32の最大出力の値は1.5×W、FETユニット33の最大出力の値は2×W、FETユニット34の最大出力の値は4×Wとなる。従って、図2に示すように、FETユニット31、32、33、34の組み合わせにより、半導体装置30の最大出力は、W、1.5×W、2×W、2.5×W、3×W、…、7.5×W、8×W、8.5×Wのごとく16通りの組み合わせのいずれかに設定される。すなわち、ドレイン電圧Vdの電圧値を変えることなく、半導体装置30の最大出力を幅広い範囲で変えることができるとともに、最大出力の値を0.5×Wの間隔で細かく変えることができる。
【0051】
なお、上述した実施例では、貫通孔46の内壁に導体層47を設けた場合について説明した。しかしながらが、貫通孔46の内部に導電性を有する導体を充填し、FETユニット31、32、33、34の各単位ソ−ス電極と接地層36とを等インピ−ダンスで電気的に接続しても良い。
【0052】
(実施例2)
図3(a)および(b)を用いて、第二の半導体装置52について説明する。図3(a)は半導体装置52の平面図であり、図3(b)は図3(a)のY−Y´における断面図である。なお、半導体装置52を構成する基板と、基板の裏面に設けられた接地層は、実施例1の半導体装置30における基板35と接地層36と同じであるため、説明は省略し、同じ番号を用いる。
【0053】
実施例1における半導体装置30では、FETユニット31、32、33、34のそれぞれにゲ−ト給電母線を設けた。しかしながら、FETユニット31、32、33、34のそれぞれにゲ−ト給電母線を設けることなく、隣接するFETユニットに対して、共通のゲ−ト給電母線を設けても良い。このような電極構造を有するのが半導体装置52である。
【0054】
半導体装置52は、例えば四つのFETユニット53、54、55、56から構成される。
【0055】
第一の単位ゲ−ト電極57と第二の単位ゲ−ト電極58は、第一の共通ゲ−ト給電母線59に対し、その伸張方向の両側に複数本形成される。すなわち、単位ゲ−ト電極57は、共通ゲ−ト給電母線59に対して、図面上の左側に形成される。単位ゲ−ト電極58は、共通ゲ−ト給電母線59に対して、図面上の右側に形成される。単位ゲ−ト電極57のゲ−ト幅はLg1の長さであり、単位ゲ−ト電極58のゲ−ト幅はLg2の長さである。
【0056】
第三の単位ゲ−ト電極60と第四の単位ゲ−ト電極61は、第二の共通ゲ−ト給電母線62に対し、その伸張方向の両側に複数本形成される。すなわち、単位ゲ−ト電極60は、共通ゲ−ト給電母線62に対して、図面上の左側に形成される。単位ゲ−ト電極61は、共通ゲ−ト給電母線62に対して、図面上の右側に形成される。単位ゲ−ト電極60のゲ−ト幅はLg3の長さであり、単位ゲ−ト電極61のゲ−ト幡はLg4の長さである。但し、Lg1<Lg2<Lg3<Lg4とする。
【0057】
共通ゲ−ト給電母線59と62は、単位ゲ−ト電極58と単位ゲ−ト電極60を挟むように、平行に配置される。なお、共通ゲ−ト給電母線59と62は、共通母線63に接続され、さらにゲ−ト用パッド64に接続される。
【0058】
第一の単位ソ−ス電極65は、ソ−ス電極母線66に共通接続される。また、第四の単位ソ−ス電極67は、ソ−ス電極母線68に共通接続される。さらに、第二の単位ソ−ス電極69と第三の単位ソ−ス電極70は、共通ゲ−ト給電母線59と62の間に設けられた共通ソ−ス電極母線71に共通接続される。
【0059】
ソ−ス電極母線66、68、共通ソ−ス電極母線71のそれぞれの下部の基板35には、母線の伸張方向に細長く伸びる孔口を有するスリット72が設けられる。スリット72の内壁には、導体層73が設けられる。導体層73はアルミニウム、銅、金等の薄膜であり、蒸着あるいはスバッタリング等の手段を用いて形成される。この結果、単位ソ−ス電極65は、ソ−ス電極母線66および導体層73を介して、基板35の裏面に設けられた接地層36と電気的に接続される。同様に、単位ソ−ス電極67、69、70は、接地層36と電気的に接続される。この際、各単位ソ−ス電極65、67、69、70のグランド距離は等しく、等インピーダンスとなる。
【0060】
FETユニット53の単位ドレイン電極74は、単位ソ−ス電極65を跨ぐように設けられたエア−ブリッジ配線のドレイン給電母線75を介して、ドレイン用パッド76に共通接続される。また、同様に、FETユニット54、55、56のそれぞれの単位ドレイン電極も、ドレイン給電母線を介して、それぞれのドレイン用パッドに共通接続される。
【0061】
この結果、四つのFETユニット53、54、55、56が横一列に配置される。なお、半導体装置52では、ゲ−ト給電母線およぴソ−ス電極母線を共通化したことにより、半導体装置52を占めるゲ−ト給電母線およびソ−ス電極母線の割合が低減されて半導体装置52が小型化される。
【0062】
なお、上述した実施例では、スリット72の内壁に導体層73を設けて、スル−ホ−ルの形態にした場合について説明した。しかしながらが、スル−ホ−ルに半田などを充填し、あるいはスリット72の内部に直接導電性を有する導体を充填し、FETユニット53、54、55、56の各単位ソ−ス電極と接地層36とを等インピ−ダンスで電気的に接続することができる。
【0063】
【発明の効果】
本発明の半導体装置は、次のような効果を有する。すなわち、
請求項1の半導体装置は、ソ−ス電極母線の下部の基板にソ−ス電極母線の裏面を露出させるスリットを形成し、このスリットをスル−ホ−ルあるいは導体を充填した状態にして接地電位を各単位ゲ−ト電極の近くに設けたから、半導体装置に設けられたFETユニットを構成する各単位セルのグランド距離は最短距離となり、かつ、ほぼ一定値となる。このため、各単位セルのインダクタンス成分が小さくなるとともに、各単位セル間におけるインダクタンス成分のバラツキが低減される。この結果、単位セルの数を増やしたとしても、FETユニットの利得が飽和しにくくなり、さらに大きな最大出力を得ることができる。
【0064】
また、半導体装置には、ゲ−ト幅が異なる少なくとも二以上のFETユニットを有し、各FETユニットはドレイン電圧の選択的な給電により個々に動作させることができる。このため、動作させるFETユニットを選択して組み合わせことにより、半導体装置の最大出力を幅広い範囲で変えることができる。
【0065】
従って、従来は仕様に応じて半導体装置を変えていたが、本発明の半導体装置を使用することにより一つの半導体装置で種々の仕様に対応することができる。このため、仕様に応じて半導体装置を取り替えたり、最大出力が異なる種々の半導体装置をあらかしめ保有しておく必要がなくなる。また、仕様に応じて半導体装置を作製することが不要となる。この結果、本発明の半導体装置は、極めて汎用性が高いものとなる。さらに、特に半導体装置を用いた回路設計の開発段階では、回路設計を極めて効率良く行うことができるとともに、開発コストを低減することができる。
【0066】
さらにまた、量産段階においては、半導体装置の最大出力の調整により、半導体装置を用いた回路の出力のバラツキを低減することができる。従って、半導体装置を用いた回路の生産歩留まりを、向上させることができる。
【0068】
また、FETユニットのそれぞれにゲ−ト給電母線を設けることなく、隣接するFETユニットのゲ−ト給電母線を共通化する。このため、半導体装置を占める給電母線の割合が低減されるので、半導体装置が小型化される。このため、半導体装置が用いられる電子機器の形状を、さらに小型化することができる。
【図面の簡単な説明】
【図1】本願発明に係る第一の半導体装置の電極構造を示す図であり、図1(a)は平面図、図1(b)は図1(a)のX−X´における断面図である。
【図2】本願発明に係る第一の半導体装置を構成する電界効果トランジスタ・ユニットを選択動作させたときの最大出力の変化を示す図である。
【図3】本願発明に係る第二の半導体装置の電極構造を示す図であり、図3(a)は平面図、図3(b)は図3(a)のY−Y′における断面図である。
【図4】従来に係る半導体装置の電極構造を示す図である。
【図5】従来に係る他の半導体装置の電極構造を示す図である。
【図6】従来の半導体装置において、ドレイン電圧を変えた場合の最大出力の変化を示す図である。
【図7】従来の半導体装置を構成する単位セルの等価回路を示す図である。
【符号の説明】
30 半導体装置
31 第一の電界効果トランジスタ・ユニット(第一のFETユニット)
32 第二の電界効果トランジスタ・ユニット(第二のFETユニット)
33 第三の電界効果トランジスタ・ユニット(第三のFETユニット)
34 第四の電界効果トランジスタ・ユニット(第四のFETユニット)
35 基板
36 接地層
40 単位ゲ−ト電極
41 単位ソ−ス電極
42 単位ドレイン電極
43 単位セル
44 ゲ−ト給電母線
45 ソ−ス電極母線
46 スリット
47 導体層
48 ドレイン給電母線
49 ドレイン用パッド
50 共通母線
51 ゲ−ト用パッド
Claims (1)
- 接地層を裏面に有する基板の表面に複数の単位ゲ−ト電極と、該各単位ゲ−ト電極を挟むように交互に配置形成された単位ドレイン電極および単位ソ−ス電極とを備える電界効果トランジスタ・ユニットが少なくとも二以上設けられた半導体装置において、前記電界効果トランジスタ・ユニットごとのゲ−ト電極の総ゲ−ト幅を異なる長さに形成するとともに、前記電界効果トランジスタ・ユニットのそれぞれにドレイン電圧を給電するための給電手段と、前記電界効果トランジスタ・ユニットの前記単位ソ−ス電極を共通接続するソ−ス電極母線と、該ソ−ス電極母線の伸張方向に伸びてその裏面を露出させる前記基板に設けられたスリットと、該スリットの内部に前記接地層と前記ソ−ス電極とを電気的に接続する導体を設けるとともに、隣接の電界効果トランジスタ・ユニットの単位ゲ−ト電極を、共通のゲ−ト給電母線の両側に形成してゲ−ト給電母線にそれぞれ接続したことを特徴とする半導体装置。
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