JP3543332B2 - 時間軸変換装置及びこの時間軸変換装置を用いたミューズデコーダ装置 - Google Patents
時間軸変換装置及びこの時間軸変換装置を用いたミューズデコーダ装置 Download PDFInfo
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Description
【０００１】
【産業上の利用分野】
本発明は、例えばミューズデコーダ装置等に用いて好適な時間軸変換装置及びこの時間軸変換装置を用いたミューズデコーダ装置に関し、特に、アドレスが連続し、かつ、最終アドレスから０アドレスに続くようなリングアドレス構造とされた記憶容量の少ない複数の記憶手段を設け、所定期間内における上記各記憶手段へのデータの書き込み及び読み出しを複数回可能とすることにより、時間軸変換に要する記憶手段の容量及び個数の削減等を図った時間軸変換装置及びこの時間軸変換装置を用いたミューズデコーダ装置に関する。
【０００２】
【従来の技術】
近年におけるオーディオビジュアル指向の高まりから、より高画質な映像が望まれるようになり、いわゆるハイビジョンが開発された。このハイビジョンは、画面のアスペクト比が現行の３：４から９：１６となっており、また、走査線の数が現行の５２５本から１１２５本となっているため、臨場感のある高解像度な画像を得ることができる。また、放送衛星を用いて送信されるため、全国一斉に放送を開始することができるうえ、ゴーストの無い高画質な画像を得ることができる。
【０００３】
このようなハイビジョンの映像信号（ハイビジョン信号）は、ミューズ（ＭＵＳＥ：Multiple Sub-Nyquist Sampling Encoding）と呼ばれる帯域圧縮方式により帯域圧縮されて送信される。すなわち、上記ハイビジョン信号は、送信の際に、異なる周波数のサンプリングパルスにより２回サブサンプリングされ、エンファシス処理，ガンマ補正及び時間軸圧縮等のエンコード処理が施されて送信される。このため、受信側ではデコーダ装置（ミューズデコーダ装置）を用い、上記エンコードされたハイビジョン信号に、ディエンファシス処理，逆ガンマ補正及び時間軸伸長等のデコード処理を施して該ハイビジョン信号をデコードしてモニタ装置等に供給し、ハイビジョン放送を視聴する。
【０００４】
ここで、上記ミューズデコーダ装置内に設けられており、上記ハイビジョン信号に時間軸伸長処理を施す時間軸変換装置として図６に示すようなものが知られている。
【０００５】
上記ミューズデコーダ装置には、このような時間軸変換装置が３つ設けられており、この各時間軸変換装置には、上記ハイビジョン信号をデジタル化したうえで輝度データ（Ｙ）及びクロマデータ（Ｒ−Ｙ，Ｂ−Ｙ）に分割した、該輝度データ及びクロマデータがそれぞれ供給されるようになっている。
【０００６】
すなわち、上記輝度データに時間軸伸長処理を施す時間軸変換装置の動作を説明すると、上記図６において、図７（ｂ）に示すような輝度データがデータ入力端子１０３を介して第１のメモリ１０１及び第２のメモリ１０２のデータ入力端子１０１ａ（ＩＮ）及びデータ入力端子１０２ａ（ＩＮ）に供給される。
【０００７】
書き込み用アドレスカウンタ１１５は、水平ラインの先頭である図７（ｅ）の時刻ｔ１１，時刻ｔ１２，時刻ｔ１３・・・に、リセットパルス入力端子１０６を介して供給されるリセットパルス（ＲＳＴ）によりリセットされ、ここから書き込み用クロック入力端子１０７を介して供給される図７（ｄ）に示すような書き込み用クロック（ＣＫＷ）をカウントし、このカウント値である書き込みアドレスを、第１の切り換えスイッチ１１２の被選択端子１１２ｂ及び第２の切り換えスイッチ１１３の被選択端子１１３ｂに供給する。
【０００８】
また、読み出し用アドレスカウンタ１１６は、上記リセットパルス入力端子１０６を介して供給されるリセットパルスによりリセットされ、ここから読み出し用クロック入力端子１０８を介して供給される図７（ｆ）に示すような読み出し用クロック（ＣＫＲ）をカウントし、このカウント値である読み出しアドレスを、上記第１の切り換えスイッチ１１２の被選択端子１１２ｃ及び第２の切り換えスイッチ１１３の被選択端子１１３ｃに供給する。
【０００９】
上記第１，第２の切り換えスイッチ１１２，１１３及び第３の切り換えスイッチ１１４は、切り換えパルス入力端子１０４を介して供給される、図７（ａ）の時刻ｔ１１〜時刻ｔ１２間，時刻ｔ１２〜時刻ｔ１３間・・・に示すように１水平ライン毎にハイレベル又はローレベルとなる切り換えパルスにより切り換え制御される。
【００１０】
なお、上記切り換えパルスは、インバータ１０９及び第２のＯＲゲート１１１にも供給される。
【００１１】
上記インバータ１０９は、上記切り換えパルスの極性を反転し、これを第１のＯＲゲート１１０に供給する。
【００１２】
上記第１，第２のＯＲゲート１１０，１１１には、書き込み／読み出しパルス入力端子１０５を介して図７（ｃ）に示すような書き込みパルスが供給されている。
【００１３】
上記第１〜第３の切り換えスイッチ１１２〜１１４は、上記図７（ａ）の時刻ｔ１１〜時刻ｔ１２間に示すハイレベルの切り換えパルスが供給されると、それぞれ選択端子１１２ａ，１１３ａ，１１４ａで被選択端子１１２ｂ，１１３ｃ，１１４ｃを選択する。
【００１４】
これにより、上記書き込み用アドレスカウンタ１１５からの書き込みアドレスが上記第１の切り換えスイッチ１１２を介して上記第１のメモリ１０１のアドレス入力端子１０１ｃに供給される。
【００１５】
また、上記読み出し用アドレスカウンタ１１６からの読み出しアドレスが上記第２の切り換えスイッチ１１３を介して上記第２のメモリ１０２のアドレス入力端子１０２ｃに供給される。
【００１６】
また、上記切り換えパルスがハイレベルであるときは、インバータ１０９の出力はローレベルとなるため、上記第１のＯＲゲート１１０からは、上記書き込みパルスが出力されることとなる。この書き込みパルスは、上記第１のメモリ１０１の書き込みパルス入力端子（Ｗ／Ｒ）１０１ｂに供給される。
【００１７】
なお、上記切り換えパルスがハイレベルであるときには、上記第２のＯＲゲート１１１から上記書き込みパルスは出力されず、上記ハイレベルの切り換えパルスが読み出しパルスとして上記記第２のメモリ１０２の書き込み／読み出しパルス入力端子１０２ｂに供給される。
【００１８】
従って、上記第１のメモリ１０１が書き込み状態となり、上記アドレス入力端子１０１ｃを介して供給される書き込みアドレスに応じたアドレスに、上記データ入力端子１０１ａを介して供給される輝度データが書き込まれる。
【００１９】
また、上記第２のメモリ１０２が読み出し状態となり、上記アドレス入力端子１０２ｃを介して供給される読み出しアドレスに応じたアドレスから、当該第２のメモリ１０２に書き込まれた輝度データが読み出される。
【００２０】
上記図７（ｆ）に示した読み出し用クロックの周波数は、同図（ｄ）に示した書き込み用クロックの周波数に対して低くなっている。このため、上記第２のメモリ１０２から読み出される輝度データは、時間軸が伸長されて読み出されることとなる。このように時間軸が伸長されて読み出された輝度データは、データ出力端子１０２ｄを介して上記第３の切り換えスイッチ１１４の被選択端子１１４ｃに供給される。
【００２１】
上記第３の切り換えスイッチ１１４は、上述のように上記ハイレベルの切り換えパルスにより、選択端子１１４ａで被選択端子１１４ｃを選択しているため、上記第２のメモリ１０２から読み出された輝度データは、上記第３の切り換えスイッチ１１４及びデータ出力端子１１７を介して、ミューズデコーダ装置内に設けられている例えば逆マトリクス回路等に供給される。
【００２２】
次に、図７（ａ）の時刻ｔ１２〜時刻ｔ１３間に示すように、上記切り換えパルス入力端子１０４を介してローレベルの切り換えパルスが供給された場合、上記第１の切り換えスイッチ１１２が選択端子１１２ａで被選択端子１１２ｃを選択し、上記第２の切り換えスイッチ１１３が選択端子１１３ａで被選択端子１１３ｂを選択し、上記第３の切り換えスイッチ１１４が選択端子１１４ａで被選択端子１１４ｂを選択する。
【００２３】
これにより、上記ローレベルの切り換えパルスが上記インバータ１０９によりハイレベルの切り換えパルスとされ、上記第１のＯＲゲート１１０に供給される。このため、上記第１のＯＲゲート１１０からは、上記ハイレベルの切り換えパルスが読み出しパルスとして出力され、この読み出しパルスが上記第１のメモリ１０１の書き込み／読み出しパルス入力端子１０１ｂに供給される。
【００２４】
また、上記ローレベルの切り換えパルスにより、上記第２のＯＲゲート１１１から上記書き込みパルスが出力され、この書き込みパルスが上記第２のメモリ１０２の書き込み／読み出しパルス入力端子１０２ｂに供給される。
【００２５】
従って、上記第２のメモリ１０２が書き込み状態となり、上記書き込み用アドレスカウンタ１１５から第２の切り換えスイッチ１１３を介して上記アドレス入力端子１０２ｃに供給された書き込みアドレスに応じたアドレスに、上記データ入力端子１０３を介して供給された輝度データが書き込まれることとなる。
【００２６】
また、上記第１のメモリ１０１が読み出し状態となり、上記読み出し用アドレスカウンタ１１６から第１の切り換えスイッチ１１２を介して上記アドレス入力端子１０１ｃに供給された読み出しアドレスに応じたアドレスから、先に書き込まれた輝度データが上述のように時間軸伸長されて読み出され、データ出力端子１０１ｄを介して上記第３の切り換えスイッチ１１４の被選択端子１１４ｂに供給される。
【００２７】
上記第３の切り換えスイッチ１１４は、上述のように上記ローレベルの切り換えパルスにより、選択端子１１４ａで被選択端子１１４ｂを選択しているため、上記第１のメモリ１０１から時間軸伸長されて読み出された輝度データが当該第３の切り換えスイッチ１１４及びデータ出力端子１１７を介して、ミューズデコーダ装置内に設けられている例えば逆マトリクス回路等に供給される。
【００２８】
上記逆マトリクス回路には、上記輝度データの他、他の２つの時間軸変換装置からの同じ様に時間軸伸長処理されたクロマデータが供給されており、該逆マトリクス回路は、上記輝度データ及びクロマデータから赤色用映像信号，緑色用映像信号及び青色用映像信号を形成し、それぞれ上記モニタ装置等に供給する。
【００２９】
このように上記時間軸変換装置は、１水平ライン毎に上記切り換えパルスをハイレベル及びローレベルとし、上記第１，第２のメモリ１０１，１０２を交互に書き込み状態及び読み出し状態とし、書き込みクロックよりも周波数の低い読み出しクロックにより、上記第１，第２のメモリ１０１，１０２に書き込まれた輝度データ（又はクロマデータ）を読み出すことにより、該輝度データに時間軸伸長処理を施して出力するようになっている。
【００３０】
ちなみに、１水平ライン当たりの書き込みサンプル点が１４４０ポイント，読み出しサンプル点が１３２０ポイントとすると（時間軸伸長比を１１：１２とした場合）、上記第１，第２のメモリ１０１，１０２としては、共に最低１３２０番地のアドレス数が必要であり、時間軸変換装置全体では、２６４０番地のアドレス数を有するメモリが必要となる。
【００３１】
【発明が解決しようとする課題】
しかし、従来の時間軸変換装置は、上述のように２ライン分（２６４０番地）というかなり大きな記憶容量のメモリを必要としていた。このような記憶容量の大きいメモリは大変高価であり、当該時間軸変換装置が高価格化する原因となっていた。
【００３２】
また、上記時間軸変換装置は、１水平ライン時間分の遅延を施す遅延回路を用いて上述の時間軸変換を行っているため、この時間軸変換にともなう遅延に合うような遅延回路を、該時間軸変換装置以降のデータ処理回路に設ける必要があった。
【００３３】
このため、上記時間軸変換装置が設けられる、例えばミューズデコーダ装置に、上記時間軸変換に伴う遅延に合うような遅延回路を設ける必要があり、ミューズデコーダ装置が高価格化する原因となっていた。
【００３４】
上記ミューズデコーダ装置の低価格化は、ハイビジョン放送対応のテレビジョン受像器を一般に普及させるうえで重要なことであり、この点からも安価に作製できる時間軸変換装置の開発が望まれている。
【００３５】
本発明は、上述の問題点に鑑みてなされたものであり、少ない記憶容量の安価なメモリを用いて時間軸変換を可能とすることにより低価格で作製できるうえ、時間軸変換にともなう遅延を大幅に短縮して当該時間軸変換装置を設ける機器の低価格化に貢献することができるような時間軸変換装置、及び、この時間軸変換装置を用いたミューズデコーダ装置の提供を目的とする。
【００３６】
【課題を解決するための手段】
本発明に係る時間軸変換装置は、アドレスが連続し、かつ、最終アドレスから０アドレスに続くようなリングアドレス構造とされた複数の記憶手段と、上記各記憶手段に所望のデータを書き込むための書き込み用アドレスデータを出力する書き込みアドレス発生手段と、上記所望のデータに時間軸伸張処理を施すときには、上記各記憶手段に書き込まれた所望のデータを読み出すための上記書き込み用アドレスデータよりも低い周波数の読み出し用アドレスデータを出力し、上記所望のデータに時間軸圧縮処理を施すときには、上記各記憶手段に書き込まれた所望のデータを読み出すための上記書き込み用アドレスデータよりも高い周波数の読み出し用アドレスデータを出力する読み出しアドレス発生手段と、上記書き込み用アドレスデータ及び上記読み出し用アドレスデータを切り換えて上記各記憶手段にそれぞれ供給する書き込みアドレス／読み出しアドレス切り換え手段と、上記書き込みアドレス発生手段からの書き込み用アドレスデータの上位ビットに基づいて、上記所望のデータの書き込みを行う記憶手段には、上記書き込みアドレス発生手段からの書き込み用アドレスデータが供給されるように、また、先に書き込まれた上記所望のデータの読み出しを行う記憶手段には、上記読み出しアドレス発生手段からの読み出し用アドレスデータが供給されるように上記書き込みアドレス／読み出しアドレス切り換え手段を切り換え制御する制御手段とを有することを特徴として上述の課題を解決する。
【００３７】
また、本発明に係るミューズデコーダ装置は、帯域圧縮されて供給されるミューズ映像信号から輝度信号及びクロマ信号を形成し、該輝度信号及びクロマ信号に時間軸変換手段で時間軸変換処理を施し、この時間軸変換処理を施した輝度信号及びクロマ信号から赤色用映像信号，緑色用映像信号及び青色用映像信号を形成して出力するミューズデコーダ装置において、上記時間軸変換手段は、アドレスが連続し、かつ、最終アドレスから０アドレスに続くようなリングアドレス構造とされた複数の記憶手段と、上記各記憶手段に上記輝度信号及びクロマ信号を書き込むための書き込み用アドレスデータを出力する書き込みアドレス発生手段と、上記ミューズ映像信号から形成された輝度信号及びクロマ信号に時間軸伸張処理を施すときには、上記各記憶手段に書き込まれた輝度信号及びクロマ信号を読み出すための上記書き込み用アドレスデータよりも低い周波数の読み出しアドレスデータを出力し、上記ミューズ映像信号から形成された輝度信号及びクロマ信号に時間軸圧縮処理を施すときには、上記各記憶手段に書き込まれた輝度信号及びクロマ信号を読み出すための上記書き込み用アドレスデータよりも高い周波数の読み出しアドレスデータを出力する読み出しアドレス発生手段と、上記書き込み用アドレスデータ及び上記読み出し用アドレスデータを切り換えて上記各記憶手段にそれぞれ供給する書き込みアドレス／読み出しアドレス切り換え手段と、上記書き込みアドレス発生手段からの書き込み用アドレスデータに基づいて、上記輝度信号及びクロマ信号の書き込みを行う記憶手段、及び、先に書き込まれた上記輝度信号及びクロマ信号の読み出しを行う記憶手段を検出し、この検出結果に基づいて、該輝度信号及びクロマ信号の書き込みを行う記憶手段には、上記書き込みアドレス発生手段からの書き込み用アドレスデータが供給されるように、また、上記先に書き込まれた上記輝度信号及びクロマ信号の読み出しを行う記憶手段には、上記読み出しアドレス発生手段からの読み出し用アドレスデータが供給されるように上記書き込みアドレス／読み出しアドレス切り換え手段を切り換え制御する制御手段とからなることを特徴として上述の課題を解決する。
【００３８】
【作用】
本発明に係る時間軸変換装置には、アドレスが連続し、かつ、最終アドレスから０アドレスに続くようなリングアドレス構造とされた複数の記憶手段が設けられており、時間軸伸長処理時及び時間軸圧縮処理時となると、書き込み用アドレスデータが、書き込みアドレス発生手段から書き込みアドレス／読み出しアドレス切り換え手段に供給される。また、上記時間軸伸長処理時には、上記書き込み用アドレスデータよりも低い周波数の読み出しアドレスデータが読み出しアドレス発生手段から上記書き込みアドレス／読み出しアドレス切り換え手段に供給され、上記時間軸圧縮処理時には、上記書き込み用アドレスデータよりも高い周波数の読み出しアドレスデータが読み出しアドレス発生手段から上記書き込みアドレス／読み出しアドレス切り換え手段に供給される。
【００３９】
制御手段は、上記書き込み用アドレスデータに基づいて、データの書き込みを行う記憶手段、及び、データの読み出しを行う記憶手段を検出し、この検出結果に基づいて、データの書き込みを行う記憶手段には上記書き込み用アドレスデータが供給されるように、また、データの読み出しを行う記憶手段には上記読み出し用アドレスデータが供給されるように上記書き込みアドレス／読み出しアドレス切り換え手段を切り換え制御する。
【００４０】
上述のように、上記各記憶手段のアドレスはリングアドレス構造となっているため、１つの記憶手段を同時に書き込み制御及び読み出し制御してしまうことなく、例えば１水平ライン間等の所定期間内において、一つの記憶手段を書き込み状態とし、他の記憶手段を読み出し状態とする等のように、各記憶手段を別々に動作させて、時間軸伸長処理或いは時間軸圧縮処理を行うことができる。
【００４１】
このため、１つ１つの記憶手段の記憶容量を少なくすることができるうえ、時間軸伸長処理或いは時間軸圧縮処理にともなう遅延時間を短縮することができる。
【００４２】
また、本発明に係るミューズデコーダ装置は、時間軸変換手段として上述の時間軸変換装置が設けられているため、上述のように記憶手段として記憶容量の少ないものを設けることができることからミューズデコーダ装置を安価に作製することができる。
【００４３】
また、時間軸伸長処理或いは時間軸圧縮処理にともなう遅延時間を短縮することができるため、上記遅延時間に合うような遅延回路を削減することができ、当該ミューズデコーダ装置を安価に作製することができる。
【００４４】
【実施例】
以下、本発明に係る時間軸変換装置及びこの時間軸変換装置を用いたミューズデコーダ装置の好ましい実施例について図面を参照しながら説明する。
【００４５】
本発明の実施例に係る時間軸変換装置は、図１に示すように、輝度信号やクロマ信号等を含む所望のデータが供給されるデータ入力端子１６に、記憶手段である第１〜第４のメモリ２〜５のデータ入力端子（ＩＮ）２ａ〜５ａを接続している。上記各メモリ２〜５の書き込み／読み出しパルス入力端子（Ｗ／Ｒ）２ｂ〜５ｂには、書き込みパルスが供給される書き込みパルス入力端子１７に接続されている書き込み制御回路６が接続されており、該各メモリ２〜５のアドレス入力端子（Ａｄｄ）２ｄ〜５ｄには、書き込みアドレス／読み出しアドレス切り換え手段である第１〜第４の切り換えスイッチ１０〜１３の選択端子１０ａ〜１３ａが接続されている。また、上記各切り換えスイッチ１０〜１３は、該各切り換えスイッチ１０〜１３のスイッチ切り換え制御を行う制御手段であるアドレス切り換え制御回路７に接続されている。また、上記各メモリ２〜５のデータ出力端子（ＯＵＴ）２ｃ〜５ｃは、該各メモリ２〜５から読み出されたデータを切り換えて出力する出力切り換え回路１４に接続されている。
【００４６】
また、書き込み用クロックが供給される書き込み用クロック入力端子１８は、書き込み用アドレス発生手段である書き込み用アドレスカウンタ８のクロック入力端子（ｃｋ）８ａに接続されており、この書き込み用アドレスカウンタ８のクリア端子（ＣＬＲ）８ｂはリセットパルスが供給されるリセットパルス入力端子２０に接続されている。上記書き込み用アドレスカウンタ８は例えば８ビットカウンタとなっており、形成した８ビットの書き込みアドレスのうち、上位２ビットの書き込みアドレスを出力する出力端子８ｃが書き込み制御回路６及びアドレス切り換え制御回路７に接続されており、下位６ビットの書き込みアドレスを出力する出力端子８ｄが上記第１〜第４の切り換えスイッチ１０〜１３の被選択端子１０ｃ〜１３ｃに接続されている。
【００４７】
上記リセットパルス入力端子２０は、読み出し用アドレス発生手段である読み出し用アドレスカウンタ９のクリア端子（ＣＬＲ）９ｂにも接続されており、この読み出し用アドレスカウンタ９のクロック入力端子（ｃｋ）９ａは、読み出し用クロックが供給される読み出し用クロック入力端子１９に接続されている。また、上記読み出し用アドレスカウンタ９のロード端子（ＬＯ）９ｄは、水平同期パルスが供給される水平同期パルス入力端子２１に接続されている。上記読み出し用アドレスカウンタ９は、上記書き込み用アドレスカウンタ８と同じく例えば８ビットカウンタとなっており、形成した８ビットの読み出しアドレスのうち、上位２ビットの読み出しアドレスを出力する出力端子９ｆが上記出力切り換え回路１４に接続されており、下位６ビットの書き込みアドレスを出力する出力端子９ｃが上記第１〜第４の切り換えスイッチ１０〜１３の被選択端子１０ｂ〜１３ｂに接続されている。さらに、８ビット読み出しアドレスのうち、上位２ビットの読み出しアドレスを出力する出力端子９ｆがアドレス算出回路１５の入力端子１５ａ６−７に接続されており、下位６ビットの読み出しアドレスを出力する出力端子９ｃが上記アドレス算出回路１５の入力端子１５ａ０−５に接続されている。アドレス算出回路１５は入力端子１５ａ６−７及び入力端子１５ａ０−５から上記読み出し用アドレスカウンタ９によって発生された８ビット読み出し用アドレスを得ている。また、上記読み出し用アドレスカウンタ９の算出アドレス入力端子９ｅは、上記アドレス算出回路１５の出力端子１５ｂに接続されている。
【００４８】
上記第１〜第４のメモリ２〜５としては、例えばそれぞれ６４アドレスという、大変小規模な記憶容量を有するものが設けられている。そして、図２に示すように、上記第１のメモリ２は０〜６３のアドレス範囲を有し、上記第２のメモリ３は６４〜１２７のアドレス範囲を有し、上記第３のメモリ４は１２８〜１９１のアドレス範囲を有し、上記第４のメモリ５は、１９２〜２５５のアドレス範囲を有しており、この４つのメモリ２〜５のアドレス構造は、リング状のアドレス構造となっている。
【００４９】
このような構成を有する時間軸変換装置は、例えば図３に示すようなミューズデコーダ装置の時間軸変換回路３７〜３９として用いることができ、以下、このミューズデコーダ装置の動作とともに上記時間軸変換装置の動作を説明する。
【００５０】
図３において、いわゆるミューズ方式により帯域圧縮されて送信されてきたハイビジョン映像信号（ミューズ映像信号）が入力端子３０を介してＡ／Ｄ変換器３１に供給される。
【００５１】
上記Ａ／Ｄ変換器３１は、上記ハイビジョン映像信号をデジタル化することによりハイビジョン映像データを形成し、これを伝送系処理回路３２及びコントロールコード復調回路３３に供給する。
【００５２】
上記コントロールコード復調回路３３は、動きベクトル等のコントロールコードを復調し、これを所定の回路に供給する。
【００５３】
上記伝送系処理回路３２は、上記ハイビジョン映像データにディエンファシス，伝送路用逆ガンマ補正等の処理を施し、これを動き検出回路３４，輝度データ処理回路３５及びクロマデータ処理回路３６に供給する。
【００５４】
上記動き検出回路３４は、上記ハイビジョン映像データに基づいて被写体の動きを検出し、この動き検出データを上記輝度データ処理回路３５及びクロマデータ処理回路３６に供給する。
【００５５】
上記輝度データ処理回路３５は、上記ハイビジョン映像データから輝度データのサブサンプリングデータ（Ｙ）を分離し、静止領域の輝度データのサブサンプリングデータに対してはフレーム間内挿処理（フレーム補間処理）及びフィールド間内挿処理（フィールド補間処理）を施し、動き領域の輝度データのサブサンプリングデータに対してはフィールド内内挿処理を施す。そして、このような内挿処理を施した静止領域の輝度データと動き領域の輝度データとを、上記動き検出回路３４からの動き検出データに基づいて決定した混合比で混合し、これを輝度データ用時間軸変換回路３７に供給する。
【００５６】
上記クロマデータ処理回路３６は、上記ハイビジョン映像データからクロマデータのサブサンプリングデータを分離するとともに、２つの色差データ（Ｒ−Ｙ，Ｂ−Ｙ）を形成し、静止領域の色差データのサブサンプリングデータに対してはフレーム間内挿処理（フレーム補間処理）及びフィールド間内挿処理（フィールド補間処理）を施し、動き領域の色差データのサブサンプリングデータに対してはフィールド内内挿処理を施す。そして、このような内挿処理を施した静止領域の色差データと動き領域の色差データとを、上記動き検出回路３４からの動き検出データに基づいて決定した混合比で混合し、これらを色差データ用時間軸変換回路３８，３９に供給する。
【００５７】
上述のように上記各時間軸変換回路３７〜３９は、それぞれ図１に示すような構成を有しており、それぞれ供給されるデータに対して同じ動作を示す。このため、ここでは、図１を用いて上記輝度データ用時間軸変換回路３７の動作を説明する。
【００５８】
上記輝度データ用時間軸変換回路３７は、例えば１水平ラインあたりの書き込みサンプル点が１４４０ポイント、読み出しサンプル点が１３２０ポイントとなっており、１サンプル点あたり１１のデータ長の輝度データが供給されたとすると、この輝度データに時間軸伸長処理を施して１サンプル点あたり１２のデータ長の輝度データを出力するようになっている（時間軸伸長比が１１：１２）。
【００５９】
すなわち、図１において、図４（ｂ）に示すような上記輝度データが、入力端子１６を介して第１〜第４のメモリ２〜５の各データ入力端子２ａ〜５ａに供給される。
【００６０】
一方、上記８ビットカウンタである書き込み用アドレスカウンタ８は、図４（ａ）の時刻ｔ１に示すようなリセットパルス（ＲＳＴ）により、図２に示す書き込みポイント２０１のアドレス０に初期設定され、ここから書き込み用クロック入力端子１８を介して供給される図４（ｄ）に示すような書き込み用クロック（ＣＫＷ）のカウントを開始し、このカウント値である８ビットの書き込みアドレスを形成する。そして、この８ビットの書き込みアドレスのうち、上位２ビットの書き込みアドレスを上記書き込み制御回路６及びアドレス切り換え制御回路７に供給し、残る下位６ビットの書き込みアドレスを上記第１〜第４の切り換えスイッチ１０〜１３の各被選択端子１０ｃ〜１３ｃに供給する。
【００６１】
なお、上記図２に示した書き込み用アドレスカウンタ８の書き込みポイント２０１は、カウント動作が進むにつれ、同図中矢印に示すように反時計回り方向にそのアドレスを進めていく。
【００６２】
また、上記書き込み用アドレスカウンタ８と同じ８ビットカウンタである上記読み出し用アドレスカウンタ９は、上記リセットパルスにより、図２に示すポイント２０２のアドレス１９２に初期設定され、ここから、上記書き込み用クロックの周波数よりも低い周波数の、読み出し用クロック入力端子１９を介して供給される図４（ｆ）に示すような読み出し用クロック（ＣＫＲ）のカウントを開始し、このカウント値である読み出しアドレスを形成する。そして、この８ビットの読み出しアドレスのうち、上位２ビットの読み出しアドレスを、上記出力切り換え回路１４に供給し、残る下位６ビットの読み出しアドレスを上記第１〜第４の切り換えスイッチ１０〜１３の被選択端子１０ｂ〜１３ｂに供給する。さらに、８ビット読み出しアドレスのうち、上位２ビットの読み出しアドレスを出力する出力端子９ｆがアドレス算出回路１５の入力端子１５ａ６−７に接続されており、下位６ビットの読み出しアドレスを出力する出力端子９ｃが上記アドレス算出回路１５の入力端子１５ａ０−５に接続されている。アドレス算出回路１５は入力端子１５ａ６−７及び入力端子１５ａ０−５から上記読み出し用アドレスカウンタ９によって発生された８ビットの読み出し用アドレスを得ている。
【００６３】
なお、上記図２に示した読み出しポイント２０２は、カウント動作が進むにつれ、同図中矢印に示すように反時計回り方向にそのアドレスを進めていく。
【００６４】
ここで、上記書き込み用クロックの周波数は１水平ラインあたりの書き込みサンプル点が１４４０ポイントとなる周波数であり、また、上記読み出し用クロックの周波数は１水平ラインあたりの読み出しサンプル点が１３２０ポイントとなる周波数である。このため、１水平ラインの終了時には、上記書き込み用アドレスカウンタ８のカウント値と、上記読み出し用アドレスカウンタ９のカウント値との間に１２０アドレスのアドレス差が生ずることとなる。
【００６５】
このため、上記読み出し用アドレスカウンタ９は、上記水平同期パルス入力端子２１を介して図４（ｅ）の時刻ｔ１，時刻ｔ２，時刻ｔ３・・・に示すような水平同期パルス（ｅ）が供給されると、そのときの読み出しアドレスをアドレス算出回路１５に供給する。
【００６６】
上記アドレス算出回路１５は、上記読み出しアドレスが供給されると、その読み出しアドレスに１２０アドレスを加算し、この１２０アドレスを加算した読み出しアドレスを上記読み出し用アドレスカウンタ９に帰還する。これにより、上記１水平ライン間において生ずる、上記書き込み用アドレスカウンタ８のカウント値と、上記読み出し用アドレスカウンタ９のカウント値との差分を補正することができる。
【００６７】
なお、上記アドレス算出回路１５は、上記読み出しアドレスに１２０アドレスを加算することにより形成された読み出しアドレスのビット数が、８ビットを越えてしまった場合は、その８ビットを越える部分は出力しないようになっている。
【００６８】
次に、上記書き込み用アドレスカウンタ８から供給される上位２ビットの書き込みアドレスは、上記第１〜第４のメモリ２〜５のうち、上記輝度データの書き込みを行うメモリを示している。上記書き込み制御回路６は、この上位２ビットの書き込みアドレスに基づいて、上記輝度データの書き込みを行うメモリを検出し、そのメモリに、書き込みパルス入力端子１７を介して供給される図４（ｃ）に示すような書き込みパルス（ＷＥ）を供給するとともに、他のメモリにはハイレベルのパルスを供給する。
【００６９】
また、上記アドレス切り換え制御回路７は、上記上位２ビットの書き込みアドレスから、上記輝度データの書き込みが行われるメモリを検出し、このメモリに対応して設けられた切り換えスイッチのみ、選択端子で上記書き込み用アドレスカウンタ８からの下位６ビットの書き込みアドレスが供給される被選択端子を選択するように、また、上記輝度データの書き込みが行われない他のメモリに対応して設けられた切り換えスイッチは、選択端子で上記読み出し用アドレスカウンタ９からの下位６ビットの読み出しアドレスが供給される被選択端子を選択するように、上記各切り換えスイッチ１０〜１３を切り換え制御する。
【００７０】
これにより、上記書き込みパルスの供給されるメモリに上記書き込み用アドレスカウンタ８からの下位６ビットの書き込みアドレスが供給され上記輝度データが書き込まれることとなる。また、この輝度データの書き込みが行われるメモリ以外のメモリには、上記読み出し用アドレスカウンタ９からの下位６ビットの読み出しアドレスが供給され、先に書き込まれた輝度データが読み出されることとなる。
【００７１】
上記書き込み用クロックは１水平ラインあたり１４４０サンプルの周波数であり、上記読み出し用クロックは１水平ラインあたり１３２０サンプルの周波数であるため、上記読み出し用クロックの周波数の方が上記書き込み用クロックの周波数よりも低くなっている。このため、上記各メモリ２〜５から読み出される輝度データは図４（ｇ）に示すようにその時間軸が伸長されて読み出されることとなる。このように時間軸伸長処理が施されて読み出された輝度データは、出力切り換え回路１４に供給される。
【００７２】
上記出力切り換え回路１４には、読み出し用アドレスカウンタ９からの上位２ビットの読み出しアドレスが供給されている。このため、上記出力切り換え回路１４は、上記読み出しアドレスにより輝度データの読み出しが行われるメモリを検出することができ、この検出したメモリから読み出された輝度データを内部のスイッチを切り換えて出力端子２２を介して出力する。この出力切り換え回路１４からの上記時間軸伸長処理の施された輝度データは、上記図３に示す逆マトリクス回路４０に供給される。
【００７３】
この場合、上記書き込み用クロックは１水平ラインあたり１４４０サンプルの周波数であり、上記読み出し用クロックは１水平ラインあたり１３２０サンプルの周波数であるため、入力時における輝度データ１サンプル点あたりのデータ長を１１とすると、この輝度データは、出力時には１サンプル点あたり１２のデータ長に時間軸伸長されて出力されることとなる。
【００７４】
なお、上記図２に示すようにカウント開始時における上記読み出しポイント２０２は、該カウント開始時における書き込みポイント２０１よりも反時計回り方向に１２０アドレス以上離れているため、１水平ラインの間において、上記書き込みポイント２０１が上記読み出しポイント２０２を追い越してしまうような不都合は生じない。
【００７５】
また、上記第１〜第４のメモリ２〜５においては、１水平ラインあたりの書き込みサンプル点数１４４０と１水平ラインあたりの読み出しサンプル点数１３２０の差分１２０アドレスと、さらに２メモリ分のアドレスに当たる１２８アドレスを加えた２４８アドレスよりも大きなメモリ領域である２５６アドレスのメモリを有しているので、同じメモリ内において書き込み及び読み出しが同時に行われることはない。
【００７６】
このように、アドレスが連続するようなリング状アドレス構造とした第１〜第４のメモリ２〜５を、１水平ライン間において、別々に動作させることができるため、上記第１〜第４のメモリ２〜５として記憶容量の少ない安価なものを用いて時間軸変換処理を行うことができるうえ、この時間軸変換処理に必要な遅延時間を大幅に短縮することができる。
【００７７】
また、上記第１〜第４のメモリ２〜５として記憶容量の少ない安価なものを用いることができるため、当該時間軸変換回路自体を安価に作製することができる。
【００７８】
次に、上記図３において、上記逆マトリクス回路４０には、上記輝度データ用時間軸変換回路３７により時間軸伸長処理が行われた輝度テータと、該輝度データ用時間軸変換回路３７と同様のデータ処理を行うクロマデータ用時間軸変換回路３８，３９により時間軸伸長処理が行われたクロマデータが供給される。
【００７９】
上記逆マトリクス回路４０は、上記輝度データ及びクロマデータから赤色用映像データ，緑色用映像データ及び青色用映像データを形成し、これらをそれぞれガンマ処理回路４１〜４３に供給する。上記各ガンマ処理回路４１〜４３は、それぞれ供給されるデータにガンマ補正処理を施し、これらをＤ／Ａ変換器４４〜４６に供給する。上記各Ｄ／Ａ変換器４４〜４６は、それぞれ上記ガンマ補正の施された赤色用映像データ，緑色用映像データ及び青色用映像データをアナログ化して赤色用映像信号，緑色用映像信号及び青色用映像信号を形成し、これらを赤色用映像信号出力端子４７，緑色用映像信号出力端子４８及び青色用映像信号出力端子４９を介して、例えば図示しないモニタ装置等に供給する。
【００８０】
これにより、上記モニタ装置に、上記ハイビジョン映像信号に応じた画像が表示される。
【００８１】
上述のように、上記各時間軸変換回路３７〜３９は、少ない記憶容量の安価なメモリを用いて作製することができ、また、上記各時間軸変換回路３７〜３９は、時間軸伸長処理に必要な遅延時間を大幅に短縮することができる。このため、上記各時間軸変換回路３７〜３９を安価に作製することができ、また、当該ミューズデコーダ装置に設ける、上記時間軸伸長処理に必要な遅延時間に対応するための遅延回路等を大幅に削減することができ、当該ミューズデコーダ装置を安価に作製することができる。
【００８２】
そして、上記ミューズデコーダ装置を安価に作製することができるため、ハイビジョン受像器の普及に貢献することができる。
【００８３】
次に、本発明に係る時間軸変換装置は、上述の時間軸伸長処理の他、時間軸圧縮処理も行うことができる。
【００８４】
すなわち、この場合上記図１において、まず、上記８ビットカウンタである書き込み用アドレスカウンタ８及び同じく８ビットカウンタである読み出し用アドレスカウンタ９に上記リセットパルスを供給し、上記図２に示すように該書き込み用アドレスカウンタ８の書き込みポイント２０１をアドレス０として初期値化し、読み出し用アドレスカウンタ９の読み出しポイント２０３をアドレス６４として初期値化する。
【００８５】
次に、上記書き込み用アドレスカウンタ８に１水平ラインあたり１３２０サンプルの周波数の書き込み用クロックを供給し、上記読み出し用アドレスカウンタ９に１水平ラインあたり１４４０サンプルの周波数の読み出し用クロックを供給する。これにより、上記書き込み用アドレスカウンタ８が書き込み用クロックのカウントを開始し、また、上記読み出し用アドレスカウンタ９が上記読み出し用クロックのカウントを開始し、このカウントが進むにつれ、図２に示したように上記書き込みポイント２０１が上記アドレス０から図中矢印に示す反時計回り方向に進み、上記読み出しポイント２０３が上記アドレス６４から図中矢印に示す反時計回り方向に進む。
【００８６】
上記書き込み用アドレスカウンタ８によるカウント値は書き込みアドレスとして出力され、この８ビットの書き込みアドレスのうち、上位２ビットの書き込みアドレスが上記書き込み制御回路６及びアドレス切り換え制御回路７に供給され、下位６ビットの書き込みアドレスが上記第１〜第４の切り換えスイッチ１０〜１３の被選択端子１０ｃ〜１３ｃに供給される。
【００８７】
また、上記読み出し用アドレスカウンタ９によるカウント値は読み出しアドレスとして出力され、この８ビットの読み出しアドレスのうち、上位２ビットの読み出しアドレスが上記出力切り換え回路１４に供給され、下位６ビットの読み出しアドレスが上記第１〜第４の切り換えスイッチ１０〜１３の被選択端子１０ｂ〜１３ｂに供給される。さらに、８ビット読み出しアドレスのうち、上位２ビットの読み出しアドレスを出力する出力端子９ｆがアドレス算出回路１５の入力端子１５ａ６−７に接続されており、下位６ビットの読み出しアドレスを出力する出力端子９ｃが上記アドレス算出回路１５の入力端子１５ａ０−５に接続されている。アドレス算出回路１５は、入力端子１５ａ６−７及び入力端子１５ａ０−５から上記読み出し用アドレスカウンタ９によって発生された８ビットの読み出し用アドレスを得ている。
【００８８】
上記書き込み制御回路６は、上述のように上記上位２ビットの書き込みアドレスから書き込みを行うメモリを検出し、このメモリに上記書き込みパルス入力端子１７を介して供給される書き込みパルスを供給する。
【００８９】
また、上記アドレス切り換え制御回路７は、上記上位２ビットの書き込みアドレスから書き込みを行うメモリを検出し、このメモリに上記書き込みアドレスが供給されるように、また、他のメモリには上記読み出しアドレスが供給されるように上記第１〜第４の切り換えスイッチ１０〜１３を切り換え制御する。
【００９０】
これにより、上記書き込みパルスが供給されたメモリには、上記１水平ラインあたり１３２０サンプルの書き込み用クロックに係る書き込みアドレスが供給され、この書き込みアドレスに基づいて映像データの書き込みが行われる。また、他のメモリには、上記書き込み用クロックよりも周波数の高い、上記１水平ラインあたり１４４０サンプルの読み出し用クロックに係る読み出しパルスが供給され、先に書き込まれた映像データが時間軸圧縮処理されて読み出され上記出力切り換え回路１４に供給される。
【００９１】
上記出力切り換え回路１４は、上記上位２ビットの読み出しアドレスに基づいて上記読み出された映像データを切り換えて出力端子２２を介して出力する。これにより、当該時間軸変換装置に供給された映像データは、入力時に１サンプル点あたり１２のデータ長を有していたとすると出力時には１サンプル点あたり１１のデータ長を有する等のように時間軸圧縮されて出力される（時間軸圧縮比率が１２：１１）。
【００９２】
ここで、上述のように上記読み出し用クロックは１水平ラインあたり１４４０サンプルの周波数であり、上記書き込み用クロックは１水平ラインあたり１３２０サンプルの周波数であるため、１水平ラインの終了時点において上記読み出しアドレスと書き込みアドレスの間には１２０アドレスの差分が生ずる。
【００９３】
しかし、上記アドレス算出回路１５は、上記水平同期パルス入力端子２１を介して水平同期パルスが供給されたとき、すなわち、上記書き込み用アドレスカウンタ８が１３２０クロック分のカウントを終了し、上記読み出し用アドレスカウンタ９が１４４０クロック分のカウントを終了した時点における読み出しアドレスから１２０アドレスを減算処理し、この減算処理した読み出しアドレスを上記読み出し用アドレスカウンタ９に帰還する。これにより、上記１２０サンプルの差分を補正することができる。
【００９４】
なお、上記アドレス算出回路１５は、上記読み出しアドレスから１２０アドレスを減算処理した結果、アドレス値が０よりも小さくなってしまった場合は、その値に２５６を加算処理して上記読み出し用アドレスカウンタ９に帰還するようになっている。
【００９５】
このように、上述の時間軸伸長処理時と同じ構成を有する時間軸変換装置において、読み出し用クロックの周波数を、書き込み用クロックの周波数よりも高くすることにより、当該時間軸変換装置に供給された映像データを時間軸圧縮処理して出力することができる。
【００９６】
なお、上述の実施例の説明では、６４アドレスの記憶領域を有するメモリを４つ設けることとしたが、これは、例えば図５に示すように変更してもよい。
【００９７】
すなわち、上記図５において、１水平ラインあたりの書き込みサンプル点を１４４０ポイント、読み出しサンプル点を１３２０ポイントとして時間軸変換操作を行う場合、各メモリの記憶容量がそれぞれ１２８アドレスのメモリを３個設けることにより上述の時間軸変換処理を行うことができ、また、各メモリの記憶容量がそれぞれ４８アドレスのメモリを５個設けることにより上述の時間軸変換処理を行うことができ、また、各メモリの記憶領域がそれぞれ３２アドレスのメモリを６個設けることにより上述の時間軸変換処理を行うことができる。
【００９８】
そして、上述の実施例の説明では、１水平ラインあたり１３２０サンプルの周波数の読み出し用クロック及び１４４０サンプルの周波数の書き込み用クロックを用いて時間軸伸長処理を行い、１水平ラインあたり１４４０サンプルの周波数の読み出し用クロック及び１３２０サンプルの周波数の書き込み用クロックを用いて時間軸圧縮処理を行うこととしたが、上記読み出し用クロック及び書き込み用クロックの周波数はほんの一例であるため、本発明は、上記周波数に限定されないことは勿論である。
【００９９】
【発明の効果】
以上の説明から明らかなように、本発明に係る時間軸変換装置は、例えば１水平ライン間等の所定の期間内において、リング状アドレス構造を有する複数の記憶手段を別々に動作させることができる。このため、時間軸変換操作に要する遅延時間を大幅に短縮することができるうえ、上記記憶手段として記憶容量の少ない安価なものを用いることができる。
【０１００】
このため、上記記憶手段として安価なものを用いることができる分、当該時間軸変換装置を低価格化することができる。
【０１０１】
また、時間軸変換操作に要する遅延時間を大幅に短縮することができるため、当該時間軸変換装置を設ける機器において、それまで必要であった上記時間軸変換操作に要する遅延時間を補うための遅延回路等を大幅に削減することができ、当該時間軸変換装置を設ける機器の低価格化に貢献することができる。
【０１０２】
また、本発明に係るミューズデコーダ装置は、時間軸変換手段として上述の時間軸変換装置が設けられているため、上述のように記憶手段として記憶容量の少ない安価なものを用いることができることから、時間軸変換手段の低価格を通じて当該ミューズデコーダ装置自体の低価格化を達成することができる。
【図面の簡単な説明】
【図１】本発明に係る時間軸変換装置の実施例のブロック図である。
【図２】上記実施例に係る時間軸変換装置に設けられている第１〜第４のメモリへのデータの書き込み／読み出し動作を説明するための図である。
【図３】本発明に係る時間軸変換装置をミューズデコーダ装置に設けた場合の実施例のブロック図である。
【図４】上記実施例に係る時間軸変換装置の動作を説明するためのタイムチャートである。
【図５】上記実施例に係る時間軸変換装置に設けるメモリの個数とその記憶容量の関係を示す図である。
【図６】従来の時間軸変換装置のブロック図である。
【図７】従来の時間軸変換装置の動作を説明するためのタイムチャートである。
【符号の説明】
１・・・・・・・・・・・・・・時間軸変換装置
２〜５・・・・・・・・・・・・第１〜第４のメモリ
６・・・・・・・・・・・・・・書き込み制御回路
７・・・・・・・・・・・・・・アドレス切り換え制御回路
８・・・・・・・・・・・・・・書き込み用アドレスカウンタ
９・・・・・・・・・・・・・・読み出し用アドレスカウンタ
１０〜１３・・・・・・・・・・第１〜第４の切り換えスイッチ
１４・・・・・・・・・・・・・出力切り換え回路
１５・・・・・・・・・・・・・アドレス算出回路
１６・・・・・・・・・・・・・データ入力端子
１７・・・・・・・・・・・・・書き込みパルス入力端子
１８・・・・・・・・・・・・・書き込み用クロック入力端子
１９・・・・・・・・・・・・・読み出し用クロック入力端子
２０・・・・・・・・・・・・・リセットパルス入力端子
２１・・・・・・・・・・・・・水平同期パルス入力端子
２２・・・・・・・・・・・・・データ出力端子
３０・・・・・・・・・・・・・ミューズデコーダ装置のデータ入力端子
３１・・・・・・・・・・・・・Ａ／Ｄ変換器
３２・・・・・・・・・・・・・伝送系処理回路
３３・・・・・・・・・・・・・コントロールコード復調回路
３４・・・・・・・・・・・・・動き検出回路
３５・・・・・・・・・・・・・輝度データ処理回路
３６・・・・・・・・・・・・・クロマデータ処理回路
３７・・・・・・・・・・・・・輝度データ用の時間軸変換回路
３８，３９・・・・・・・・・・クロマデータ用の時間軸変換回路
４０・・・・・・・・・・・・・逆マトリクス回路
４１・・・・・・・・・・・・・赤色用映像信号用のガンマ処理回路
４２・・・・・・・・・・・・・緑色用映像信号用のガンマ処理回路
４３・・・・・・・・・・・・・青色用映像信号用のガンマ処理回路
４４・・・・・・・・・・・・・赤色用映像信号用のＤ／Ａ変換器
４５・・・・・・・・・・・・・緑色用映像信号用のＤ／Ａ変換器
４６・・・・・・・・・・・・・青色用映像信号用のＤ／Ａ変換器
４７・・・・・・・・・・・・・赤色用映像信号出力端子
４８・・・・・・・・・・・・・緑色用映像信号出力端子
４９・・・・・・・・・・・・・青色用映像信号出力端子
【産業上の利用分野】
本発明は、例えばミューズデコーダ装置等に用いて好適な時間軸変換装置及びこの時間軸変換装置を用いたミューズデコーダ装置に関し、特に、アドレスが連続し、かつ、最終アドレスから０アドレスに続くようなリングアドレス構造とされた記憶容量の少ない複数の記憶手段を設け、所定期間内における上記各記憶手段へのデータの書き込み及び読み出しを複数回可能とすることにより、時間軸変換に要する記憶手段の容量及び個数の削減等を図った時間軸変換装置及びこの時間軸変換装置を用いたミューズデコーダ装置に関する。
【０００２】
【従来の技術】
近年におけるオーディオビジュアル指向の高まりから、より高画質な映像が望まれるようになり、いわゆるハイビジョンが開発された。このハイビジョンは、画面のアスペクト比が現行の３：４から９：１６となっており、また、走査線の数が現行の５２５本から１１２５本となっているため、臨場感のある高解像度な画像を得ることができる。また、放送衛星を用いて送信されるため、全国一斉に放送を開始することができるうえ、ゴーストの無い高画質な画像を得ることができる。
【０００３】
このようなハイビジョンの映像信号（ハイビジョン信号）は、ミューズ（ＭＵＳＥ：Multiple Sub-Nyquist Sampling Encoding）と呼ばれる帯域圧縮方式により帯域圧縮されて送信される。すなわち、上記ハイビジョン信号は、送信の際に、異なる周波数のサンプリングパルスにより２回サブサンプリングされ、エンファシス処理，ガンマ補正及び時間軸圧縮等のエンコード処理が施されて送信される。このため、受信側ではデコーダ装置（ミューズデコーダ装置）を用い、上記エンコードされたハイビジョン信号に、ディエンファシス処理，逆ガンマ補正及び時間軸伸長等のデコード処理を施して該ハイビジョン信号をデコードしてモニタ装置等に供給し、ハイビジョン放送を視聴する。
【０００４】
ここで、上記ミューズデコーダ装置内に設けられており、上記ハイビジョン信号に時間軸伸長処理を施す時間軸変換装置として図６に示すようなものが知られている。
【０００５】
上記ミューズデコーダ装置には、このような時間軸変換装置が３つ設けられており、この各時間軸変換装置には、上記ハイビジョン信号をデジタル化したうえで輝度データ（Ｙ）及びクロマデータ（Ｒ−Ｙ，Ｂ−Ｙ）に分割した、該輝度データ及びクロマデータがそれぞれ供給されるようになっている。
【０００６】
すなわち、上記輝度データに時間軸伸長処理を施す時間軸変換装置の動作を説明すると、上記図６において、図７（ｂ）に示すような輝度データがデータ入力端子１０３を介して第１のメモリ１０１及び第２のメモリ１０２のデータ入力端子１０１ａ（ＩＮ）及びデータ入力端子１０２ａ（ＩＮ）に供給される。
【０００７】
書き込み用アドレスカウンタ１１５は、水平ラインの先頭である図７（ｅ）の時刻ｔ１１，時刻ｔ１２，時刻ｔ１３・・・に、リセットパルス入力端子１０６を介して供給されるリセットパルス（ＲＳＴ）によりリセットされ、ここから書き込み用クロック入力端子１０７を介して供給される図７（ｄ）に示すような書き込み用クロック（ＣＫＷ）をカウントし、このカウント値である書き込みアドレスを、第１の切り換えスイッチ１１２の被選択端子１１２ｂ及び第２の切り換えスイッチ１１３の被選択端子１１３ｂに供給する。
【０００８】
また、読み出し用アドレスカウンタ１１６は、上記リセットパルス入力端子１０６を介して供給されるリセットパルスによりリセットされ、ここから読み出し用クロック入力端子１０８を介して供給される図７（ｆ）に示すような読み出し用クロック（ＣＫＲ）をカウントし、このカウント値である読み出しアドレスを、上記第１の切り換えスイッチ１１２の被選択端子１１２ｃ及び第２の切り換えスイッチ１１３の被選択端子１１３ｃに供給する。
【０００９】
上記第１，第２の切り換えスイッチ１１２，１１３及び第３の切り換えスイッチ１１４は、切り換えパルス入力端子１０４を介して供給される、図７（ａ）の時刻ｔ１１〜時刻ｔ１２間，時刻ｔ１２〜時刻ｔ１３間・・・に示すように１水平ライン毎にハイレベル又はローレベルとなる切り換えパルスにより切り換え制御される。
【００１０】
なお、上記切り換えパルスは、インバータ１０９及び第２のＯＲゲート１１１にも供給される。
【００１１】
上記インバータ１０９は、上記切り換えパルスの極性を反転し、これを第１のＯＲゲート１１０に供給する。
【００１２】
上記第１，第２のＯＲゲート１１０，１１１には、書き込み／読み出しパルス入力端子１０５を介して図７（ｃ）に示すような書き込みパルスが供給されている。
【００１３】
上記第１〜第３の切り換えスイッチ１１２〜１１４は、上記図７（ａ）の時刻ｔ１１〜時刻ｔ１２間に示すハイレベルの切り換えパルスが供給されると、それぞれ選択端子１１２ａ，１１３ａ，１１４ａで被選択端子１１２ｂ，１１３ｃ，１１４ｃを選択する。
【００１４】
これにより、上記書き込み用アドレスカウンタ１１５からの書き込みアドレスが上記第１の切り換えスイッチ１１２を介して上記第１のメモリ１０１のアドレス入力端子１０１ｃに供給される。
【００１５】
また、上記読み出し用アドレスカウンタ１１６からの読み出しアドレスが上記第２の切り換えスイッチ１１３を介して上記第２のメモリ１０２のアドレス入力端子１０２ｃに供給される。
【００１６】
また、上記切り換えパルスがハイレベルであるときは、インバータ１０９の出力はローレベルとなるため、上記第１のＯＲゲート１１０からは、上記書き込みパルスが出力されることとなる。この書き込みパルスは、上記第１のメモリ１０１の書き込みパルス入力端子（Ｗ／Ｒ）１０１ｂに供給される。
【００１７】
なお、上記切り換えパルスがハイレベルであるときには、上記第２のＯＲゲート１１１から上記書き込みパルスは出力されず、上記ハイレベルの切り換えパルスが読み出しパルスとして上記記第２のメモリ１０２の書き込み／読み出しパルス入力端子１０２ｂに供給される。
【００１８】
従って、上記第１のメモリ１０１が書き込み状態となり、上記アドレス入力端子１０１ｃを介して供給される書き込みアドレスに応じたアドレスに、上記データ入力端子１０１ａを介して供給される輝度データが書き込まれる。
【００１９】
また、上記第２のメモリ１０２が読み出し状態となり、上記アドレス入力端子１０２ｃを介して供給される読み出しアドレスに応じたアドレスから、当該第２のメモリ１０２に書き込まれた輝度データが読み出される。
【００２０】
上記図７（ｆ）に示した読み出し用クロックの周波数は、同図（ｄ）に示した書き込み用クロックの周波数に対して低くなっている。このため、上記第２のメモリ１０２から読み出される輝度データは、時間軸が伸長されて読み出されることとなる。このように時間軸が伸長されて読み出された輝度データは、データ出力端子１０２ｄを介して上記第３の切り換えスイッチ１１４の被選択端子１１４ｃに供給される。
【００２１】
上記第３の切り換えスイッチ１１４は、上述のように上記ハイレベルの切り換えパルスにより、選択端子１１４ａで被選択端子１１４ｃを選択しているため、上記第２のメモリ１０２から読み出された輝度データは、上記第３の切り換えスイッチ１１４及びデータ出力端子１１７を介して、ミューズデコーダ装置内に設けられている例えば逆マトリクス回路等に供給される。
【００２２】
次に、図７（ａ）の時刻ｔ１２〜時刻ｔ１３間に示すように、上記切り換えパルス入力端子１０４を介してローレベルの切り換えパルスが供給された場合、上記第１の切り換えスイッチ１１２が選択端子１１２ａで被選択端子１１２ｃを選択し、上記第２の切り換えスイッチ１１３が選択端子１１３ａで被選択端子１１３ｂを選択し、上記第３の切り換えスイッチ１１４が選択端子１１４ａで被選択端子１１４ｂを選択する。
【００２３】
これにより、上記ローレベルの切り換えパルスが上記インバータ１０９によりハイレベルの切り換えパルスとされ、上記第１のＯＲゲート１１０に供給される。このため、上記第１のＯＲゲート１１０からは、上記ハイレベルの切り換えパルスが読み出しパルスとして出力され、この読み出しパルスが上記第１のメモリ１０１の書き込み／読み出しパルス入力端子１０１ｂに供給される。
【００２４】
また、上記ローレベルの切り換えパルスにより、上記第２のＯＲゲート１１１から上記書き込みパルスが出力され、この書き込みパルスが上記第２のメモリ１０２の書き込み／読み出しパルス入力端子１０２ｂに供給される。
【００２５】
従って、上記第２のメモリ１０２が書き込み状態となり、上記書き込み用アドレスカウンタ１１５から第２の切り換えスイッチ１１３を介して上記アドレス入力端子１０２ｃに供給された書き込みアドレスに応じたアドレスに、上記データ入力端子１０３を介して供給された輝度データが書き込まれることとなる。
【００２６】
また、上記第１のメモリ１０１が読み出し状態となり、上記読み出し用アドレスカウンタ１１６から第１の切り換えスイッチ１１２を介して上記アドレス入力端子１０１ｃに供給された読み出しアドレスに応じたアドレスから、先に書き込まれた輝度データが上述のように時間軸伸長されて読み出され、データ出力端子１０１ｄを介して上記第３の切り換えスイッチ１１４の被選択端子１１４ｂに供給される。
【００２７】
上記第３の切り換えスイッチ１１４は、上述のように上記ローレベルの切り換えパルスにより、選択端子１１４ａで被選択端子１１４ｂを選択しているため、上記第１のメモリ１０１から時間軸伸長されて読み出された輝度データが当該第３の切り換えスイッチ１１４及びデータ出力端子１１７を介して、ミューズデコーダ装置内に設けられている例えば逆マトリクス回路等に供給される。
【００２８】
上記逆マトリクス回路には、上記輝度データの他、他の２つの時間軸変換装置からの同じ様に時間軸伸長処理されたクロマデータが供給されており、該逆マトリクス回路は、上記輝度データ及びクロマデータから赤色用映像信号，緑色用映像信号及び青色用映像信号を形成し、それぞれ上記モニタ装置等に供給する。
【００２９】
このように上記時間軸変換装置は、１水平ライン毎に上記切り換えパルスをハイレベル及びローレベルとし、上記第１，第２のメモリ１０１，１０２を交互に書き込み状態及び読み出し状態とし、書き込みクロックよりも周波数の低い読み出しクロックにより、上記第１，第２のメモリ１０１，１０２に書き込まれた輝度データ（又はクロマデータ）を読み出すことにより、該輝度データに時間軸伸長処理を施して出力するようになっている。
【００３０】
ちなみに、１水平ライン当たりの書き込みサンプル点が１４４０ポイント，読み出しサンプル点が１３２０ポイントとすると（時間軸伸長比を１１：１２とした場合）、上記第１，第２のメモリ１０１，１０２としては、共に最低１３２０番地のアドレス数が必要であり、時間軸変換装置全体では、２６４０番地のアドレス数を有するメモリが必要となる。
【００３１】
【発明が解決しようとする課題】
しかし、従来の時間軸変換装置は、上述のように２ライン分（２６４０番地）というかなり大きな記憶容量のメモリを必要としていた。このような記憶容量の大きいメモリは大変高価であり、当該時間軸変換装置が高価格化する原因となっていた。
【００３２】
また、上記時間軸変換装置は、１水平ライン時間分の遅延を施す遅延回路を用いて上述の時間軸変換を行っているため、この時間軸変換にともなう遅延に合うような遅延回路を、該時間軸変換装置以降のデータ処理回路に設ける必要があった。
【００３３】
このため、上記時間軸変換装置が設けられる、例えばミューズデコーダ装置に、上記時間軸変換に伴う遅延に合うような遅延回路を設ける必要があり、ミューズデコーダ装置が高価格化する原因となっていた。
【００３４】
上記ミューズデコーダ装置の低価格化は、ハイビジョン放送対応のテレビジョン受像器を一般に普及させるうえで重要なことであり、この点からも安価に作製できる時間軸変換装置の開発が望まれている。
【００３５】
本発明は、上述の問題点に鑑みてなされたものであり、少ない記憶容量の安価なメモリを用いて時間軸変換を可能とすることにより低価格で作製できるうえ、時間軸変換にともなう遅延を大幅に短縮して当該時間軸変換装置を設ける機器の低価格化に貢献することができるような時間軸変換装置、及び、この時間軸変換装置を用いたミューズデコーダ装置の提供を目的とする。
【００３６】
【課題を解決するための手段】
本発明に係る時間軸変換装置は、アドレスが連続し、かつ、最終アドレスから０アドレスに続くようなリングアドレス構造とされた複数の記憶手段と、上記各記憶手段に所望のデータを書き込むための書き込み用アドレスデータを出力する書き込みアドレス発生手段と、上記所望のデータに時間軸伸張処理を施すときには、上記各記憶手段に書き込まれた所望のデータを読み出すための上記書き込み用アドレスデータよりも低い周波数の読み出し用アドレスデータを出力し、上記所望のデータに時間軸圧縮処理を施すときには、上記各記憶手段に書き込まれた所望のデータを読み出すための上記書き込み用アドレスデータよりも高い周波数の読み出し用アドレスデータを出力する読み出しアドレス発生手段と、上記書き込み用アドレスデータ及び上記読み出し用アドレスデータを切り換えて上記各記憶手段にそれぞれ供給する書き込みアドレス／読み出しアドレス切り換え手段と、上記書き込みアドレス発生手段からの書き込み用アドレスデータの上位ビットに基づいて、上記所望のデータの書き込みを行う記憶手段には、上記書き込みアドレス発生手段からの書き込み用アドレスデータが供給されるように、また、先に書き込まれた上記所望のデータの読み出しを行う記憶手段には、上記読み出しアドレス発生手段からの読み出し用アドレスデータが供給されるように上記書き込みアドレス／読み出しアドレス切り換え手段を切り換え制御する制御手段とを有することを特徴として上述の課題を解決する。
【００３７】
また、本発明に係るミューズデコーダ装置は、帯域圧縮されて供給されるミューズ映像信号から輝度信号及びクロマ信号を形成し、該輝度信号及びクロマ信号に時間軸変換手段で時間軸変換処理を施し、この時間軸変換処理を施した輝度信号及びクロマ信号から赤色用映像信号，緑色用映像信号及び青色用映像信号を形成して出力するミューズデコーダ装置において、上記時間軸変換手段は、アドレスが連続し、かつ、最終アドレスから０アドレスに続くようなリングアドレス構造とされた複数の記憶手段と、上記各記憶手段に上記輝度信号及びクロマ信号を書き込むための書き込み用アドレスデータを出力する書き込みアドレス発生手段と、上記ミューズ映像信号から形成された輝度信号及びクロマ信号に時間軸伸張処理を施すときには、上記各記憶手段に書き込まれた輝度信号及びクロマ信号を読み出すための上記書き込み用アドレスデータよりも低い周波数の読み出しアドレスデータを出力し、上記ミューズ映像信号から形成された輝度信号及びクロマ信号に時間軸圧縮処理を施すときには、上記各記憶手段に書き込まれた輝度信号及びクロマ信号を読み出すための上記書き込み用アドレスデータよりも高い周波数の読み出しアドレスデータを出力する読み出しアドレス発生手段と、上記書き込み用アドレスデータ及び上記読み出し用アドレスデータを切り換えて上記各記憶手段にそれぞれ供給する書き込みアドレス／読み出しアドレス切り換え手段と、上記書き込みアドレス発生手段からの書き込み用アドレスデータに基づいて、上記輝度信号及びクロマ信号の書き込みを行う記憶手段、及び、先に書き込まれた上記輝度信号及びクロマ信号の読み出しを行う記憶手段を検出し、この検出結果に基づいて、該輝度信号及びクロマ信号の書き込みを行う記憶手段には、上記書き込みアドレス発生手段からの書き込み用アドレスデータが供給されるように、また、上記先に書き込まれた上記輝度信号及びクロマ信号の読み出しを行う記憶手段には、上記読み出しアドレス発生手段からの読み出し用アドレスデータが供給されるように上記書き込みアドレス／読み出しアドレス切り換え手段を切り換え制御する制御手段とからなることを特徴として上述の課題を解決する。
【００３８】
【作用】
本発明に係る時間軸変換装置には、アドレスが連続し、かつ、最終アドレスから０アドレスに続くようなリングアドレス構造とされた複数の記憶手段が設けられており、時間軸伸長処理時及び時間軸圧縮処理時となると、書き込み用アドレスデータが、書き込みアドレス発生手段から書き込みアドレス／読み出しアドレス切り換え手段に供給される。また、上記時間軸伸長処理時には、上記書き込み用アドレスデータよりも低い周波数の読み出しアドレスデータが読み出しアドレス発生手段から上記書き込みアドレス／読み出しアドレス切り換え手段に供給され、上記時間軸圧縮処理時には、上記書き込み用アドレスデータよりも高い周波数の読み出しアドレスデータが読み出しアドレス発生手段から上記書き込みアドレス／読み出しアドレス切り換え手段に供給される。
【００３９】
制御手段は、上記書き込み用アドレスデータに基づいて、データの書き込みを行う記憶手段、及び、データの読み出しを行う記憶手段を検出し、この検出結果に基づいて、データの書き込みを行う記憶手段には上記書き込み用アドレスデータが供給されるように、また、データの読み出しを行う記憶手段には上記読み出し用アドレスデータが供給されるように上記書き込みアドレス／読み出しアドレス切り換え手段を切り換え制御する。
【００４０】
上述のように、上記各記憶手段のアドレスはリングアドレス構造となっているため、１つの記憶手段を同時に書き込み制御及び読み出し制御してしまうことなく、例えば１水平ライン間等の所定期間内において、一つの記憶手段を書き込み状態とし、他の記憶手段を読み出し状態とする等のように、各記憶手段を別々に動作させて、時間軸伸長処理或いは時間軸圧縮処理を行うことができる。
【００４１】
このため、１つ１つの記憶手段の記憶容量を少なくすることができるうえ、時間軸伸長処理或いは時間軸圧縮処理にともなう遅延時間を短縮することができる。
【００４２】
また、本発明に係るミューズデコーダ装置は、時間軸変換手段として上述の時間軸変換装置が設けられているため、上述のように記憶手段として記憶容量の少ないものを設けることができることからミューズデコーダ装置を安価に作製することができる。
【００４３】
また、時間軸伸長処理或いは時間軸圧縮処理にともなう遅延時間を短縮することができるため、上記遅延時間に合うような遅延回路を削減することができ、当該ミューズデコーダ装置を安価に作製することができる。
【００４４】
【実施例】
以下、本発明に係る時間軸変換装置及びこの時間軸変換装置を用いたミューズデコーダ装置の好ましい実施例について図面を参照しながら説明する。
【００４５】
本発明の実施例に係る時間軸変換装置は、図１に示すように、輝度信号やクロマ信号等を含む所望のデータが供給されるデータ入力端子１６に、記憶手段である第１〜第４のメモリ２〜５のデータ入力端子（ＩＮ）２ａ〜５ａを接続している。上記各メモリ２〜５の書き込み／読み出しパルス入力端子（Ｗ／Ｒ）２ｂ〜５ｂには、書き込みパルスが供給される書き込みパルス入力端子１７に接続されている書き込み制御回路６が接続されており、該各メモリ２〜５のアドレス入力端子（Ａｄｄ）２ｄ〜５ｄには、書き込みアドレス／読み出しアドレス切り換え手段である第１〜第４の切り換えスイッチ１０〜１３の選択端子１０ａ〜１３ａが接続されている。また、上記各切り換えスイッチ１０〜１３は、該各切り換えスイッチ１０〜１３のスイッチ切り換え制御を行う制御手段であるアドレス切り換え制御回路７に接続されている。また、上記各メモリ２〜５のデータ出力端子（ＯＵＴ）２ｃ〜５ｃは、該各メモリ２〜５から読み出されたデータを切り換えて出力する出力切り換え回路１４に接続されている。
【００４６】
また、書き込み用クロックが供給される書き込み用クロック入力端子１８は、書き込み用アドレス発生手段である書き込み用アドレスカウンタ８のクロック入力端子（ｃｋ）８ａに接続されており、この書き込み用アドレスカウンタ８のクリア端子（ＣＬＲ）８ｂはリセットパルスが供給されるリセットパルス入力端子２０に接続されている。上記書き込み用アドレスカウンタ８は例えば８ビットカウンタとなっており、形成した８ビットの書き込みアドレスのうち、上位２ビットの書き込みアドレスを出力する出力端子８ｃが書き込み制御回路６及びアドレス切り換え制御回路７に接続されており、下位６ビットの書き込みアドレスを出力する出力端子８ｄが上記第１〜第４の切り換えスイッチ１０〜１３の被選択端子１０ｃ〜１３ｃに接続されている。
【００４７】
上記リセットパルス入力端子２０は、読み出し用アドレス発生手段である読み出し用アドレスカウンタ９のクリア端子（ＣＬＲ）９ｂにも接続されており、この読み出し用アドレスカウンタ９のクロック入力端子（ｃｋ）９ａは、読み出し用クロックが供給される読み出し用クロック入力端子１９に接続されている。また、上記読み出し用アドレスカウンタ９のロード端子（ＬＯ）９ｄは、水平同期パルスが供給される水平同期パルス入力端子２１に接続されている。上記読み出し用アドレスカウンタ９は、上記書き込み用アドレスカウンタ８と同じく例えば８ビットカウンタとなっており、形成した８ビットの読み出しアドレスのうち、上位２ビットの読み出しアドレスを出力する出力端子９ｆが上記出力切り換え回路１４に接続されており、下位６ビットの書き込みアドレスを出力する出力端子９ｃが上記第１〜第４の切り換えスイッチ１０〜１３の被選択端子１０ｂ〜１３ｂに接続されている。さらに、８ビット読み出しアドレスのうち、上位２ビットの読み出しアドレスを出力する出力端子９ｆがアドレス算出回路１５の入力端子１５ａ６−７に接続されており、下位６ビットの読み出しアドレスを出力する出力端子９ｃが上記アドレス算出回路１５の入力端子１５ａ０−５に接続されている。アドレス算出回路１５は入力端子１５ａ６−７及び入力端子１５ａ０−５から上記読み出し用アドレスカウンタ９によって発生された８ビット読み出し用アドレスを得ている。また、上記読み出し用アドレスカウンタ９の算出アドレス入力端子９ｅは、上記アドレス算出回路１５の出力端子１５ｂに接続されている。
【００４８】
上記第１〜第４のメモリ２〜５としては、例えばそれぞれ６４アドレスという、大変小規模な記憶容量を有するものが設けられている。そして、図２に示すように、上記第１のメモリ２は０〜６３のアドレス範囲を有し、上記第２のメモリ３は６４〜１２７のアドレス範囲を有し、上記第３のメモリ４は１２８〜１９１のアドレス範囲を有し、上記第４のメモリ５は、１９２〜２５５のアドレス範囲を有しており、この４つのメモリ２〜５のアドレス構造は、リング状のアドレス構造となっている。
【００４９】
このような構成を有する時間軸変換装置は、例えば図３に示すようなミューズデコーダ装置の時間軸変換回路３７〜３９として用いることができ、以下、このミューズデコーダ装置の動作とともに上記時間軸変換装置の動作を説明する。
【００５０】
図３において、いわゆるミューズ方式により帯域圧縮されて送信されてきたハイビジョン映像信号（ミューズ映像信号）が入力端子３０を介してＡ／Ｄ変換器３１に供給される。
【００５１】
上記Ａ／Ｄ変換器３１は、上記ハイビジョン映像信号をデジタル化することによりハイビジョン映像データを形成し、これを伝送系処理回路３２及びコントロールコード復調回路３３に供給する。
【００５２】
上記コントロールコード復調回路３３は、動きベクトル等のコントロールコードを復調し、これを所定の回路に供給する。
【００５３】
上記伝送系処理回路３２は、上記ハイビジョン映像データにディエンファシス，伝送路用逆ガンマ補正等の処理を施し、これを動き検出回路３４，輝度データ処理回路３５及びクロマデータ処理回路３６に供給する。
【００５４】
上記動き検出回路３４は、上記ハイビジョン映像データに基づいて被写体の動きを検出し、この動き検出データを上記輝度データ処理回路３５及びクロマデータ処理回路３６に供給する。
【００５５】
上記輝度データ処理回路３５は、上記ハイビジョン映像データから輝度データのサブサンプリングデータ（Ｙ）を分離し、静止領域の輝度データのサブサンプリングデータに対してはフレーム間内挿処理（フレーム補間処理）及びフィールド間内挿処理（フィールド補間処理）を施し、動き領域の輝度データのサブサンプリングデータに対してはフィールド内内挿処理を施す。そして、このような内挿処理を施した静止領域の輝度データと動き領域の輝度データとを、上記動き検出回路３４からの動き検出データに基づいて決定した混合比で混合し、これを輝度データ用時間軸変換回路３７に供給する。
【００５６】
上記クロマデータ処理回路３６は、上記ハイビジョン映像データからクロマデータのサブサンプリングデータを分離するとともに、２つの色差データ（Ｒ−Ｙ，Ｂ−Ｙ）を形成し、静止領域の色差データのサブサンプリングデータに対してはフレーム間内挿処理（フレーム補間処理）及びフィールド間内挿処理（フィールド補間処理）を施し、動き領域の色差データのサブサンプリングデータに対してはフィールド内内挿処理を施す。そして、このような内挿処理を施した静止領域の色差データと動き領域の色差データとを、上記動き検出回路３４からの動き検出データに基づいて決定した混合比で混合し、これらを色差データ用時間軸変換回路３８，３９に供給する。
【００５７】
上述のように上記各時間軸変換回路３７〜３９は、それぞれ図１に示すような構成を有しており、それぞれ供給されるデータに対して同じ動作を示す。このため、ここでは、図１を用いて上記輝度データ用時間軸変換回路３７の動作を説明する。
【００５８】
上記輝度データ用時間軸変換回路３７は、例えば１水平ラインあたりの書き込みサンプル点が１４４０ポイント、読み出しサンプル点が１３２０ポイントとなっており、１サンプル点あたり１１のデータ長の輝度データが供給されたとすると、この輝度データに時間軸伸長処理を施して１サンプル点あたり１２のデータ長の輝度データを出力するようになっている（時間軸伸長比が１１：１２）。
【００５９】
すなわち、図１において、図４（ｂ）に示すような上記輝度データが、入力端子１６を介して第１〜第４のメモリ２〜５の各データ入力端子２ａ〜５ａに供給される。
【００６０】
一方、上記８ビットカウンタである書き込み用アドレスカウンタ８は、図４（ａ）の時刻ｔ１に示すようなリセットパルス（ＲＳＴ）により、図２に示す書き込みポイント２０１のアドレス０に初期設定され、ここから書き込み用クロック入力端子１８を介して供給される図４（ｄ）に示すような書き込み用クロック（ＣＫＷ）のカウントを開始し、このカウント値である８ビットの書き込みアドレスを形成する。そして、この８ビットの書き込みアドレスのうち、上位２ビットの書き込みアドレスを上記書き込み制御回路６及びアドレス切り換え制御回路７に供給し、残る下位６ビットの書き込みアドレスを上記第１〜第４の切り換えスイッチ１０〜１３の各被選択端子１０ｃ〜１３ｃに供給する。
【００６１】
なお、上記図２に示した書き込み用アドレスカウンタ８の書き込みポイント２０１は、カウント動作が進むにつれ、同図中矢印に示すように反時計回り方向にそのアドレスを進めていく。
【００６２】
また、上記書き込み用アドレスカウンタ８と同じ８ビットカウンタである上記読み出し用アドレスカウンタ９は、上記リセットパルスにより、図２に示すポイント２０２のアドレス１９２に初期設定され、ここから、上記書き込み用クロックの周波数よりも低い周波数の、読み出し用クロック入力端子１９を介して供給される図４（ｆ）に示すような読み出し用クロック（ＣＫＲ）のカウントを開始し、このカウント値である読み出しアドレスを形成する。そして、この８ビットの読み出しアドレスのうち、上位２ビットの読み出しアドレスを、上記出力切り換え回路１４に供給し、残る下位６ビットの読み出しアドレスを上記第１〜第４の切り換えスイッチ１０〜１３の被選択端子１０ｂ〜１３ｂに供給する。さらに、８ビット読み出しアドレスのうち、上位２ビットの読み出しアドレスを出力する出力端子９ｆがアドレス算出回路１５の入力端子１５ａ６−７に接続されており、下位６ビットの読み出しアドレスを出力する出力端子９ｃが上記アドレス算出回路１５の入力端子１５ａ０−５に接続されている。アドレス算出回路１５は入力端子１５ａ６−７及び入力端子１５ａ０−５から上記読み出し用アドレスカウンタ９によって発生された８ビットの読み出し用アドレスを得ている。
【００６３】
なお、上記図２に示した読み出しポイント２０２は、カウント動作が進むにつれ、同図中矢印に示すように反時計回り方向にそのアドレスを進めていく。
【００６４】
ここで、上記書き込み用クロックの周波数は１水平ラインあたりの書き込みサンプル点が１４４０ポイントとなる周波数であり、また、上記読み出し用クロックの周波数は１水平ラインあたりの読み出しサンプル点が１３２０ポイントとなる周波数である。このため、１水平ラインの終了時には、上記書き込み用アドレスカウンタ８のカウント値と、上記読み出し用アドレスカウンタ９のカウント値との間に１２０アドレスのアドレス差が生ずることとなる。
【００６５】
このため、上記読み出し用アドレスカウンタ９は、上記水平同期パルス入力端子２１を介して図４（ｅ）の時刻ｔ１，時刻ｔ２，時刻ｔ３・・・に示すような水平同期パルス（ｅ）が供給されると、そのときの読み出しアドレスをアドレス算出回路１５に供給する。
【００６６】
上記アドレス算出回路１５は、上記読み出しアドレスが供給されると、その読み出しアドレスに１２０アドレスを加算し、この１２０アドレスを加算した読み出しアドレスを上記読み出し用アドレスカウンタ９に帰還する。これにより、上記１水平ライン間において生ずる、上記書き込み用アドレスカウンタ８のカウント値と、上記読み出し用アドレスカウンタ９のカウント値との差分を補正することができる。
【００６７】
なお、上記アドレス算出回路１５は、上記読み出しアドレスに１２０アドレスを加算することにより形成された読み出しアドレスのビット数が、８ビットを越えてしまった場合は、その８ビットを越える部分は出力しないようになっている。
【００６８】
次に、上記書き込み用アドレスカウンタ８から供給される上位２ビットの書き込みアドレスは、上記第１〜第４のメモリ２〜５のうち、上記輝度データの書き込みを行うメモリを示している。上記書き込み制御回路６は、この上位２ビットの書き込みアドレスに基づいて、上記輝度データの書き込みを行うメモリを検出し、そのメモリに、書き込みパルス入力端子１７を介して供給される図４（ｃ）に示すような書き込みパルス（ＷＥ）を供給するとともに、他のメモリにはハイレベルのパルスを供給する。
【００６９】
また、上記アドレス切り換え制御回路７は、上記上位２ビットの書き込みアドレスから、上記輝度データの書き込みが行われるメモリを検出し、このメモリに対応して設けられた切り換えスイッチのみ、選択端子で上記書き込み用アドレスカウンタ８からの下位６ビットの書き込みアドレスが供給される被選択端子を選択するように、また、上記輝度データの書き込みが行われない他のメモリに対応して設けられた切り換えスイッチは、選択端子で上記読み出し用アドレスカウンタ９からの下位６ビットの読み出しアドレスが供給される被選択端子を選択するように、上記各切り換えスイッチ１０〜１３を切り換え制御する。
【００７０】
これにより、上記書き込みパルスの供給されるメモリに上記書き込み用アドレスカウンタ８からの下位６ビットの書き込みアドレスが供給され上記輝度データが書き込まれることとなる。また、この輝度データの書き込みが行われるメモリ以外のメモリには、上記読み出し用アドレスカウンタ９からの下位６ビットの読み出しアドレスが供給され、先に書き込まれた輝度データが読み出されることとなる。
【００７１】
上記書き込み用クロックは１水平ラインあたり１４４０サンプルの周波数であり、上記読み出し用クロックは１水平ラインあたり１３２０サンプルの周波数であるため、上記読み出し用クロックの周波数の方が上記書き込み用クロックの周波数よりも低くなっている。このため、上記各メモリ２〜５から読み出される輝度データは図４（ｇ）に示すようにその時間軸が伸長されて読み出されることとなる。このように時間軸伸長処理が施されて読み出された輝度データは、出力切り換え回路１４に供給される。
【００７２】
上記出力切り換え回路１４には、読み出し用アドレスカウンタ９からの上位２ビットの読み出しアドレスが供給されている。このため、上記出力切り換え回路１４は、上記読み出しアドレスにより輝度データの読み出しが行われるメモリを検出することができ、この検出したメモリから読み出された輝度データを内部のスイッチを切り換えて出力端子２２を介して出力する。この出力切り換え回路１４からの上記時間軸伸長処理の施された輝度データは、上記図３に示す逆マトリクス回路４０に供給される。
【００７３】
この場合、上記書き込み用クロックは１水平ラインあたり１４４０サンプルの周波数であり、上記読み出し用クロックは１水平ラインあたり１３２０サンプルの周波数であるため、入力時における輝度データ１サンプル点あたりのデータ長を１１とすると、この輝度データは、出力時には１サンプル点あたり１２のデータ長に時間軸伸長されて出力されることとなる。
【００７４】
なお、上記図２に示すようにカウント開始時における上記読み出しポイント２０２は、該カウント開始時における書き込みポイント２０１よりも反時計回り方向に１２０アドレス以上離れているため、１水平ラインの間において、上記書き込みポイント２０１が上記読み出しポイント２０２を追い越してしまうような不都合は生じない。
【００７５】
また、上記第１〜第４のメモリ２〜５においては、１水平ラインあたりの書き込みサンプル点数１４４０と１水平ラインあたりの読み出しサンプル点数１３２０の差分１２０アドレスと、さらに２メモリ分のアドレスに当たる１２８アドレスを加えた２４８アドレスよりも大きなメモリ領域である２５６アドレスのメモリを有しているので、同じメモリ内において書き込み及び読み出しが同時に行われることはない。
【００７６】
このように、アドレスが連続するようなリング状アドレス構造とした第１〜第４のメモリ２〜５を、１水平ライン間において、別々に動作させることができるため、上記第１〜第４のメモリ２〜５として記憶容量の少ない安価なものを用いて時間軸変換処理を行うことができるうえ、この時間軸変換処理に必要な遅延時間を大幅に短縮することができる。
【００７７】
また、上記第１〜第４のメモリ２〜５として記憶容量の少ない安価なものを用いることができるため、当該時間軸変換回路自体を安価に作製することができる。
【００７８】
次に、上記図３において、上記逆マトリクス回路４０には、上記輝度データ用時間軸変換回路３７により時間軸伸長処理が行われた輝度テータと、該輝度データ用時間軸変換回路３７と同様のデータ処理を行うクロマデータ用時間軸変換回路３８，３９により時間軸伸長処理が行われたクロマデータが供給される。
【００７９】
上記逆マトリクス回路４０は、上記輝度データ及びクロマデータから赤色用映像データ，緑色用映像データ及び青色用映像データを形成し、これらをそれぞれガンマ処理回路４１〜４３に供給する。上記各ガンマ処理回路４１〜４３は、それぞれ供給されるデータにガンマ補正処理を施し、これらをＤ／Ａ変換器４４〜４６に供給する。上記各Ｄ／Ａ変換器４４〜４６は、それぞれ上記ガンマ補正の施された赤色用映像データ，緑色用映像データ及び青色用映像データをアナログ化して赤色用映像信号，緑色用映像信号及び青色用映像信号を形成し、これらを赤色用映像信号出力端子４７，緑色用映像信号出力端子４８及び青色用映像信号出力端子４９を介して、例えば図示しないモニタ装置等に供給する。
【００８０】
これにより、上記モニタ装置に、上記ハイビジョン映像信号に応じた画像が表示される。
【００８１】
上述のように、上記各時間軸変換回路３７〜３９は、少ない記憶容量の安価なメモリを用いて作製することができ、また、上記各時間軸変換回路３７〜３９は、時間軸伸長処理に必要な遅延時間を大幅に短縮することができる。このため、上記各時間軸変換回路３７〜３９を安価に作製することができ、また、当該ミューズデコーダ装置に設ける、上記時間軸伸長処理に必要な遅延時間に対応するための遅延回路等を大幅に削減することができ、当該ミューズデコーダ装置を安価に作製することができる。
【００８２】
そして、上記ミューズデコーダ装置を安価に作製することができるため、ハイビジョン受像器の普及に貢献することができる。
【００８３】
次に、本発明に係る時間軸変換装置は、上述の時間軸伸長処理の他、時間軸圧縮処理も行うことができる。
【００８４】
すなわち、この場合上記図１において、まず、上記８ビットカウンタである書き込み用アドレスカウンタ８及び同じく８ビットカウンタである読み出し用アドレスカウンタ９に上記リセットパルスを供給し、上記図２に示すように該書き込み用アドレスカウンタ８の書き込みポイント２０１をアドレス０として初期値化し、読み出し用アドレスカウンタ９の読み出しポイント２０３をアドレス６４として初期値化する。
【００８５】
次に、上記書き込み用アドレスカウンタ８に１水平ラインあたり１３２０サンプルの周波数の書き込み用クロックを供給し、上記読み出し用アドレスカウンタ９に１水平ラインあたり１４４０サンプルの周波数の読み出し用クロックを供給する。これにより、上記書き込み用アドレスカウンタ８が書き込み用クロックのカウントを開始し、また、上記読み出し用アドレスカウンタ９が上記読み出し用クロックのカウントを開始し、このカウントが進むにつれ、図２に示したように上記書き込みポイント２０１が上記アドレス０から図中矢印に示す反時計回り方向に進み、上記読み出しポイント２０３が上記アドレス６４から図中矢印に示す反時計回り方向に進む。
【００８６】
上記書き込み用アドレスカウンタ８によるカウント値は書き込みアドレスとして出力され、この８ビットの書き込みアドレスのうち、上位２ビットの書き込みアドレスが上記書き込み制御回路６及びアドレス切り換え制御回路７に供給され、下位６ビットの書き込みアドレスが上記第１〜第４の切り換えスイッチ１０〜１３の被選択端子１０ｃ〜１３ｃに供給される。
【００８７】
また、上記読み出し用アドレスカウンタ９によるカウント値は読み出しアドレスとして出力され、この８ビットの読み出しアドレスのうち、上位２ビットの読み出しアドレスが上記出力切り換え回路１４に供給され、下位６ビットの読み出しアドレスが上記第１〜第４の切り換えスイッチ１０〜１３の被選択端子１０ｂ〜１３ｂに供給される。さらに、８ビット読み出しアドレスのうち、上位２ビットの読み出しアドレスを出力する出力端子９ｆがアドレス算出回路１５の入力端子１５ａ６−７に接続されており、下位６ビットの読み出しアドレスを出力する出力端子９ｃが上記アドレス算出回路１５の入力端子１５ａ０−５に接続されている。アドレス算出回路１５は、入力端子１５ａ６−７及び入力端子１５ａ０−５から上記読み出し用アドレスカウンタ９によって発生された８ビットの読み出し用アドレスを得ている。
【００８８】
上記書き込み制御回路６は、上述のように上記上位２ビットの書き込みアドレスから書き込みを行うメモリを検出し、このメモリに上記書き込みパルス入力端子１７を介して供給される書き込みパルスを供給する。
【００８９】
また、上記アドレス切り換え制御回路７は、上記上位２ビットの書き込みアドレスから書き込みを行うメモリを検出し、このメモリに上記書き込みアドレスが供給されるように、また、他のメモリには上記読み出しアドレスが供給されるように上記第１〜第４の切り換えスイッチ１０〜１３を切り換え制御する。
【００９０】
これにより、上記書き込みパルスが供給されたメモリには、上記１水平ラインあたり１３２０サンプルの書き込み用クロックに係る書き込みアドレスが供給され、この書き込みアドレスに基づいて映像データの書き込みが行われる。また、他のメモリには、上記書き込み用クロックよりも周波数の高い、上記１水平ラインあたり１４４０サンプルの読み出し用クロックに係る読み出しパルスが供給され、先に書き込まれた映像データが時間軸圧縮処理されて読み出され上記出力切り換え回路１４に供給される。
【００９１】
上記出力切り換え回路１４は、上記上位２ビットの読み出しアドレスに基づいて上記読み出された映像データを切り換えて出力端子２２を介して出力する。これにより、当該時間軸変換装置に供給された映像データは、入力時に１サンプル点あたり１２のデータ長を有していたとすると出力時には１サンプル点あたり１１のデータ長を有する等のように時間軸圧縮されて出力される（時間軸圧縮比率が１２：１１）。
【００９２】
ここで、上述のように上記読み出し用クロックは１水平ラインあたり１４４０サンプルの周波数であり、上記書き込み用クロックは１水平ラインあたり１３２０サンプルの周波数であるため、１水平ラインの終了時点において上記読み出しアドレスと書き込みアドレスの間には１２０アドレスの差分が生ずる。
【００９３】
しかし、上記アドレス算出回路１５は、上記水平同期パルス入力端子２１を介して水平同期パルスが供給されたとき、すなわち、上記書き込み用アドレスカウンタ８が１３２０クロック分のカウントを終了し、上記読み出し用アドレスカウンタ９が１４４０クロック分のカウントを終了した時点における読み出しアドレスから１２０アドレスを減算処理し、この減算処理した読み出しアドレスを上記読み出し用アドレスカウンタ９に帰還する。これにより、上記１２０サンプルの差分を補正することができる。
【００９４】
なお、上記アドレス算出回路１５は、上記読み出しアドレスから１２０アドレスを減算処理した結果、アドレス値が０よりも小さくなってしまった場合は、その値に２５６を加算処理して上記読み出し用アドレスカウンタ９に帰還するようになっている。
【００９５】
このように、上述の時間軸伸長処理時と同じ構成を有する時間軸変換装置において、読み出し用クロックの周波数を、書き込み用クロックの周波数よりも高くすることにより、当該時間軸変換装置に供給された映像データを時間軸圧縮処理して出力することができる。
【００９６】
なお、上述の実施例の説明では、６４アドレスの記憶領域を有するメモリを４つ設けることとしたが、これは、例えば図５に示すように変更してもよい。
【００９７】
すなわち、上記図５において、１水平ラインあたりの書き込みサンプル点を１４４０ポイント、読み出しサンプル点を１３２０ポイントとして時間軸変換操作を行う場合、各メモリの記憶容量がそれぞれ１２８アドレスのメモリを３個設けることにより上述の時間軸変換処理を行うことができ、また、各メモリの記憶容量がそれぞれ４８アドレスのメモリを５個設けることにより上述の時間軸変換処理を行うことができ、また、各メモリの記憶領域がそれぞれ３２アドレスのメモリを６個設けることにより上述の時間軸変換処理を行うことができる。
【００９８】
そして、上述の実施例の説明では、１水平ラインあたり１３２０サンプルの周波数の読み出し用クロック及び１４４０サンプルの周波数の書き込み用クロックを用いて時間軸伸長処理を行い、１水平ラインあたり１４４０サンプルの周波数の読み出し用クロック及び１３２０サンプルの周波数の書き込み用クロックを用いて時間軸圧縮処理を行うこととしたが、上記読み出し用クロック及び書き込み用クロックの周波数はほんの一例であるため、本発明は、上記周波数に限定されないことは勿論である。
【００９９】
【発明の効果】
以上の説明から明らかなように、本発明に係る時間軸変換装置は、例えば１水平ライン間等の所定の期間内において、リング状アドレス構造を有する複数の記憶手段を別々に動作させることができる。このため、時間軸変換操作に要する遅延時間を大幅に短縮することができるうえ、上記記憶手段として記憶容量の少ない安価なものを用いることができる。
【０１００】
このため、上記記憶手段として安価なものを用いることができる分、当該時間軸変換装置を低価格化することができる。
【０１０１】
また、時間軸変換操作に要する遅延時間を大幅に短縮することができるため、当該時間軸変換装置を設ける機器において、それまで必要であった上記時間軸変換操作に要する遅延時間を補うための遅延回路等を大幅に削減することができ、当該時間軸変換装置を設ける機器の低価格化に貢献することができる。
【０１０２】
また、本発明に係るミューズデコーダ装置は、時間軸変換手段として上述の時間軸変換装置が設けられているため、上述のように記憶手段として記憶容量の少ない安価なものを用いることができることから、時間軸変換手段の低価格を通じて当該ミューズデコーダ装置自体の低価格化を達成することができる。
【図面の簡単な説明】
【図１】本発明に係る時間軸変換装置の実施例のブロック図である。
【図２】上記実施例に係る時間軸変換装置に設けられている第１〜第４のメモリへのデータの書き込み／読み出し動作を説明するための図である。
【図３】本発明に係る時間軸変換装置をミューズデコーダ装置に設けた場合の実施例のブロック図である。
【図４】上記実施例に係る時間軸変換装置の動作を説明するためのタイムチャートである。
【図５】上記実施例に係る時間軸変換装置に設けるメモリの個数とその記憶容量の関係を示す図である。
【図６】従来の時間軸変換装置のブロック図である。
【図７】従来の時間軸変換装置の動作を説明するためのタイムチャートである。
【符号の説明】
１・・・・・・・・・・・・・・時間軸変換装置
２〜５・・・・・・・・・・・・第１〜第４のメモリ
６・・・・・・・・・・・・・・書き込み制御回路
７・・・・・・・・・・・・・・アドレス切り換え制御回路
８・・・・・・・・・・・・・・書き込み用アドレスカウンタ
９・・・・・・・・・・・・・・読み出し用アドレスカウンタ
１０〜１３・・・・・・・・・・第１〜第４の切り換えスイッチ
１４・・・・・・・・・・・・・出力切り換え回路
１５・・・・・・・・・・・・・アドレス算出回路
１６・・・・・・・・・・・・・データ入力端子
１７・・・・・・・・・・・・・書き込みパルス入力端子
１８・・・・・・・・・・・・・書き込み用クロック入力端子
１９・・・・・・・・・・・・・読み出し用クロック入力端子
２０・・・・・・・・・・・・・リセットパルス入力端子
２１・・・・・・・・・・・・・水平同期パルス入力端子
２２・・・・・・・・・・・・・データ出力端子
３０・・・・・・・・・・・・・ミューズデコーダ装置のデータ入力端子
３１・・・・・・・・・・・・・Ａ／Ｄ変換器
３２・・・・・・・・・・・・・伝送系処理回路
３３・・・・・・・・・・・・・コントロールコード復調回路
３４・・・・・・・・・・・・・動き検出回路
３５・・・・・・・・・・・・・輝度データ処理回路
３６・・・・・・・・・・・・・クロマデータ処理回路
３７・・・・・・・・・・・・・輝度データ用の時間軸変換回路
３８，３９・・・・・・・・・・クロマデータ用の時間軸変換回路
４０・・・・・・・・・・・・・逆マトリクス回路
４１・・・・・・・・・・・・・赤色用映像信号用のガンマ処理回路
４２・・・・・・・・・・・・・緑色用映像信号用のガンマ処理回路
４３・・・・・・・・・・・・・青色用映像信号用のガンマ処理回路
４４・・・・・・・・・・・・・赤色用映像信号用のＤ／Ａ変換器
４５・・・・・・・・・・・・・緑色用映像信号用のＤ／Ａ変換器
４６・・・・・・・・・・・・・青色用映像信号用のＤ／Ａ変換器
４７・・・・・・・・・・・・・赤色用映像信号出力端子
４８・・・・・・・・・・・・・緑色用映像信号出力端子
４９・・・・・・・・・・・・・青色用映像信号出力端子
Claims (4)
- アドレスが連続し、かつ、最終アドレスから０アドレスに続くようなリングアドレス構造とされた複数の記憶手段と、
上記各記憶手段に所望のデータを書き込むための書き込み用アドレスデータを出力する書き込みアドレス発生手段と、
上記所望のデータに時間軸伸張処理を施すときには、上記各記憶手段に書き込まれた所望のデータを読み出すための上記書き込み用アドレスデータよりも低い周波数の読み出し用アドレスデータを出力し、上記所望のデータに時間軸圧縮処理を施すときには、上記各記憶手段に書き込まれた所望のデータを読み出すための上記書き込み用アドレスデータよりも高い周波数の読み出し用アドレスデータを出力する読み出しアドレス発生手段と、
上記書き込み用アドレスデータ及び上記読み出し用アドレスデータを切り換えて上記各記憶手段にそれぞれ供給する書き込みアドレス／読み出しアドレス切り換え手段と、
上記書き込みアドレス発生手段からの書き込み用アドレスデータの上位ビットに基づいて、上記所望のデータの書き込みを行う記憶手段には、上記書き込みアドレス発生手段からの書き込み用アドレスデータが供給されるように、また、先に書き込まれた上記所望のデータの読み出しを行う記憶手段には、上記読み出しアドレス発生手段からの読み出し用アドレスデータが供給されるように上記書き込みアドレス／読み出しアドレス切り換え手段を切り換え制御する制御手段とを有すること
を特徴とする時間軸変換装置。 - 上記読み出しアドレス発生手段は、上記読み出し用アドレスデータにおいて初期設定するアドレスを、上記書き込み用アドレスデータにおいて初期設定されたアドレスと異ならせること
を特徴とする請求項１記載の時間軸変換装置。 - 上記書き込み用アドレスデータ並びに上記読み出し用アドレスデータの各周波数に応じて、アドレスの差分を算出するアドレス算出手段をさらに備え、
上記読み出しアドレス発生手段は、上記アドレス算出手段から供給されるアドレスの差分に応じて上記出力する読み出し用アドレスデータを補正すること
を特徴とする請求項１記載の時間軸変換装置。 - 帯域圧縮されて供給されるミューズ映像信号から輝度信号及びクロマ信号を形成し、該輝度信号及びクロマ信号に時間軸変換手段で時間軸変換処理を施し、この時間軸変換処理を施した輝度信号及びクロマ信号から赤色用映像信号，緑色用映像信号及び青色用映像信号を形成して出力するミューズデコーダ装置において、
上記時間軸変換手段は、
アドレスが連続し、かつ、最終アドレスから０アドレスに続くようなリングアドレス構造とされた複数の記憶手段と、
上記各記憶手段に上記輝度信号及びクロマ信号を書き込むための書き込み用アドレスデータを出力する書き込みアドレス発生手段と、
上記ミューズ映像信号から形成された輝度信号及びクロマ信号に時間軸伸張処理を施すときには、上記各記憶手段に書き込まれた輝度信号及びクロマ信号を読み出すための上記書き込み用アドレスデータよりも低い周波数の読み出しアドレスデータを出力し、上記ミューズ映像信号から形成された輝度信号及びクロマ信号に時間軸圧縮処理を施すときには、上記各記憶手段に書き込まれた輝度信号及びクロマ信号を読み出すための上記書き込み用アドレスデータよりも高い周波数の読み出しアドレスデータを出力する読み出しアドレス発生手段と、
上記書き込み用アドレスデータ及び上記読み出し用アドレスデータを切り換えて上記各記憶手段にそれぞれ供給する書き込みアドレス／読み出しアドレス切り換え手段と、
上記書き込みアドレス発生手段からの書き込み用アドレスデータに基づいて、上記輝度信号及びクロマ信号の書き込みを行う記憶手段、及び、先に書き込まれた上記輝度信号及びクロマ信号の読み出しを行う記憶手段を検出し、この検出結果に基づいて、該輝度信号及びクロマ信号の書き込みを行う記憶手段には、上記書き込みアドレス発生手段からの書き込み用アドレスデータが供給されるように、また、上記先に書き込まれた上記輝度信号及びクロマ信号の読み出しを行う記憶手段には、上記読み出しアドレス発生手段からの読み出し用アドレスデータが供給されるように上記書き込みアドレス／読み出しアドレス切り換え手段を切り換え制御する制御手段とからなること
を特徴とするミューズデコーダ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04511493A JP3543332B2 (ja) | 1993-03-05 | 1993-03-05 | 時間軸変換装置及びこの時間軸変換装置を用いたミューズデコーダ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04511493A JP3543332B2 (ja) | 1993-03-05 | 1993-03-05 | 時間軸変換装置及びこの時間軸変換装置を用いたミューズデコーダ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06261292A JPH06261292A (ja) | 1994-09-16 |
| JP3543332B2 true JP3543332B2 (ja) | 2004-07-14 |
Family
ID=12710243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04511493A Expired - Lifetime JP3543332B2 (ja) | 1993-03-05 | 1993-03-05 | 時間軸変換装置及びこの時間軸変換装置を用いたミューズデコーダ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3543332B2 (ja) |
-
1993
- 1993-03-05 JP JP04511493A patent/JP3543332B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06261292A (ja) | 1994-09-16 |
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