JP3539110B2 - Oscillation circuit, semiconductor device, and portable electronic device and clock provided with these - Google Patents

Oscillation circuit, semiconductor device, and portable electronic device and clock provided with these Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は、発振回路、半導体装置及びそれらを具備した携帯用の電子機器および時計に関する。
【０００２】
【背景技術】
従来より、時計や携帯用の電話、コンピュータ端末などには、水晶振動子を用いた発振回路が広く用いられている。このような携帯用の電子機器または時計では、消費電力を節約し、電池の長寿命化を図ることが必要となる。
【０００３】
消費電力の節約という観点から、本発明者は、携帯用電子機器、特に腕時計に使用される電子回路の消費電力を分析した。この分析により、プリント基板上に構成される電子回路のうち、半導体装置においては発振回路部分の消費電力が他の回路部分に比べ大きな割合を占めることが確認された。すなわち、携帯用電子機器に使用される電子回路の発振回路部分での消費電力を節減することが、使用電池の長寿命化を図る上で効果的であることを見出した。
【０００４】
図１１には、従来の水晶発振回路および定電圧発生回路の一例が示されている。
【０００５】
この水晶発振回路は、水晶振動子Ｘ’ｔａｌと、発振用インバータＩＮＶ０と、フィードバック回路を構成する高抵抗Ｒｆとを含んで構成される。前記フィードバック回路は、抵抗Ｒｆ以外に、位相補償用のコンデンサＣＤ，ＣＧを含んで構成され、発振用インバータＩＮＶ０のドレイン出力を、１８０度位相反転されたゲート入力として発振用インバータＩＮＶ０のゲートへフィードバック入力するものである。
【０００６】
従来このような水晶発振回路に用いられる発振用インバータＩＮＶ０は、一対のＰ型電界効果トランジスタ（以下ＰＭＯＳと記す）QP０，Ｎ型電界効果トランジスタ（以下ＮＭＯＳと記す）QN０を含み、各ＰＭＯＳQP０，ＮＭＯＳQN０のゲートが入力側、ドレインが出力側として機能するように構成されている。そして、前記各トランジスタQP０，QN０は、そのドレイン側が互いに接続され、そのソース側がそれぞれ接地電圧Ｖdd側，負の定電圧Ｖreg側に接続されている。
【０００７】
以上の構成の水晶発振回路では、発振用インバータＩＮＶ０に定電圧Ｖregを印加すると、前記発振用インバータＩＮＶ０の出力が１８０度位相反転されてゲートにフィードバック入力される。これにより、発振用インバータＩＮＶ０を構成するＰＭＯＳQP０，ＮＭＯＳQN０が交互にオンオフ駆動され、水晶発振回路の発振出力が次第に増加し、ついには水晶振動子Ｘ’ｔａｌが安定した発振動作を行なうようになる。
【０００８】
しかし、従来の水晶発振回路では、起動時にも、安定発振後にも、常にＰＭＯＳQP０，ＮＭＯＳQN０両トランジスタを交互にオンオフ駆動するように構成されているため、以下に記述する問題があった。
【０００９】
従来の水晶発振回路では、安定発振後にも常にＰＭＯＳQP０，ＮＭＯＳQN０を交互にオンオフ駆動している。この場合、前記ＰＭＯＳQP０をオン駆動しているときには、水晶振動子Ｘ’ｔａｌに充電されたエネルギーのほとんどをそのまま放電する。したがって、次の充電サイクルにおいて、水晶振動子Ｘ’ｔａｌをはじめから充電しなければならず、本発明者は、この充電が、回路全体の電力消費を節減する上の大きな問題となることを見出した。
【００１０】
すなわち、水晶発振回路が安定して発振している状態では、水晶振動子Ｘ’ｔａｌに充電された電力を充放電サイクルにおいて完全に放電しなくても、安定した発振状態を維持することができる。しかし、従来の回路では、この充放電サイクルにおいて、水晶振動子Ｘ’ｔａｌの充電電力をそのまま放電し、再度充電するというサイクルを繰り返していたため、これが回路全体の電力消費を増加させる大きな要因となっていた。
【００１１】
また、このような水晶発振回路においては、発振停止電圧の絶対値|Ｖsto|は、前記ＮＭＯＳQN０の閾値電圧をＶthn０，前記ＰＭＯＳのQP０閾値電圧をＶthp０とすると、式１のように表わすことができる。
【００１２】
式１：|Ｖsto|＝Ｋ・（|Ｖthp０|＋Ｖthn０）
ここで、定数Ｋは０．８〜０．９であり、|Ｖthp０|はＶthp０の絶対値を示す。このように、発振停止電圧Ｖstoは、前記ＮＭＯＳトランジスタの閾値電圧Ｖthn０，前記ＰＭＯＳの閾値電圧Ｖthp０に依存する。
【００１３】
一方、定電圧発生回路は、オペアンプＯＰと、マイナス（以下−と記す）入力電圧制御用ＰＭＯＳQP２とプラス（以下＋と記す）入力電圧制御用ＮＭＯＳQN２，出力用ＮＭＯＳQN１とを含んで構成されている。すなわち、前記オペアンプＯＰの−入力端子が、ゲートがドレインと接続され、かつ定電流源と電源電圧Ｖss間に設けられたＰＭＯＳQP２のドレインと接続される。さらに、前記オペアンプＯＰの＋入力端子が、ゲートがドレインと短絡され、かつ定電流源と電源電圧Ｖssの間に設けられたＮＭＯＳQN２のドレインと接続されている。
【００１４】
そして、前記ＮＭＯＳQN２のソースとそのドレインが直列に接続され、かつ前記オペアンプＯＰの出力をゲートに受け、ソースが電源電圧Ｖssと接続された、出力用のＮＭＯＳQN１が設けられている。よって、前記オペアンプＯＰの出力電圧、すなわち、定電圧発生回路の出力電圧Ｖregは、前記ＰＭＯＳQP２およびＮＭＯＳQN２のそれぞれの閾値電圧Ｖthp２，Ｖthn２の影響をそれぞれ受ける。
【００１５】
つまり、この回路の動作について以下に説明すると、前記ＰＭＯＳQP２に定電流が流れることによって、信号線１００に前記ＰＭＯＳQP２の閾値電圧|Ｖthp２|に依存した電圧α|Ｖth p２|（α：定数）が生じる。そして、前記オペアンプＯＰとＮＭＯＳQN１により、信号線１０１は、前記信号線１００と同一の電位α|Ｖthp２|に制御される。さらに、ＮＭＯＳQN２に定電流源からの電流が流れることによって、前記信号線１０１と出力ライン１０２との間に閾値電圧Ｖthn２に依存したαＶthn２の電位差が生じる。よって、前記出力ライン１０２と接地電位Ｖddの間には、|Ｖthp２|＋Ｖthn２に依存した定電圧α（|Ｖthp２|＋Ｖthn２）が生じる。
【００１６】
よって、オペアンプＯＰの出力電圧、すなわち、定電圧発生回路の出力電圧Ｖregは、前記ＰＭＯＳQP２の閾値電圧Ｖthp２およびＮＭＯＳQN２の閾値電圧Ｖthn２の影響をそれぞれ受ける。すなわち、定電圧|Ｖreg|は|Ｖthp２|＋Ｖthn２に比例する。したがって、従来の構成の水晶発振回路は、|Ｖthp２|＋Ｖthn２に依存した定電圧値Ｖregを電源として動作することになる。
【００１７】
したがって、従来の定電圧発生回路においては、半導体製造プロセス上で閾値電圧Ｖthp２及びＶthn２の値がばらついて、|Ｖthp２|もしくはＶthn２の値が大きくなった場合でも、定電圧|Ｖreg|も同時に大きくなるので、常に定電圧Ｖregと発振停止電圧Ｖstoの関係において|Ｖreg|＞|Ｖsto|が保たれ、発振動作確保ができ、ＩＣの歩留りを向上することができるという利点があった。
【００１８】
そして、発振回路の低消費電力動作のために、従来は定電圧発生回路を動作させる定電流源を、前記定電圧発生回路が動作可能な範囲で、できるだけ少なくしていた。しかしながら、前述したような携帯用の機器の発展によるニーズに伴い、発振用インバータの低消費電力化を図るために、発振動作確保（|Ｖreg|＞|Ｖsto|）を満足しつつ、定電圧|Ｖreg|をできるだけ下げるということが必要となってきた。しかし、定電圧発生回路を動作させる定電流源からの定電流を少なくしていくと、温度変化により定電流が変動した場合の定電圧Ｖregの変化が大きくなる。
【００１９】
ここで、トランジスタの温度特性について、図１１に示される定電圧発生回路を用いて説明する。この定電圧発生回路において、ＮＭＯＳQN２，ＰＭＯＳQP２を動作させる定電流源ＴＡ，ＴＢの電流値には温度依存性がある。すなわち、前記定電流源ＴＡ，ＴＢは、例えば、デプリーションタイプのＰＭＯＳにより構成されている場合、定電流ＩDは式２にて表わすことができる。ここで、前記定電流源を構成するデプリーションＰＭＯＳの電流増幅率をβとし、その閾値電圧の絶対値を|Ｖth|とし、ゲート−ソース間電圧をＶＧＳとする。
【００２０】
式２：ＩＤ＝１／２・β・（ＶＧＳ−|Ｖth|）２
ここで、前記デプリーションＰＭＯＳは定電流を形成するためにゲート−ソース間が短絡されているので、前記ＶGSは０Ｖとなるのでこれを代入すると、式３のようになる。
【００２１】
式３：ＩＤ＝１／２・β・（−Ｖth）２
式３に示されるように、定電流ＩＤは、電源電圧には依存しない。したがって、定電流ＩＤは、温度依存性のある電流増幅率βと閾値電圧Ｖthの二乗に比例するので、定電流ＩＤの値も、また温度変化によって変動する。
【００２２】
また、図１２にＮＭＯＳQN２の温度変動を表わすグラフについて示す。図１２において縦軸は前記定電流ＩＤを表わし、横軸はゲート−ソース間電圧ＶＧＳを表わす。グラフには３種類の曲線が示されているが、曲線Ａは前記ＮＭＯＳQN２の閾値電圧が低い場合、曲線Ｃは前記閾値電圧が高い場合、曲線Ｂは前記閾値電圧がＡとＣとの中間であった場合について示している。そして、特に図示しないが、ＰＭＯＳQP２も同様の特性をもっている。つまり、このグラフからも分かるように、定電圧Ｖregの温度変化に対する変動量は、定電流値の変動と、前記ＮＭＯＳQN２の閾値電圧Ｖthn２，ＰＭＯＳQP２の閾値電圧Ｖthp２の絶対値の夫々の変動の和となる。
【００２３】
一方、発振停止電圧Ｖstoの温度に対する変化量については、発振停止電圧Ｖstoは、前記した式１に依存しているので、ＮＭＯＳQN０，ＰＭＯＳQP０の閾値電圧の変動分のみになる。
【００２４】
したがって、定電圧Ｖregの温度係数は、定電流源の変化量と、閾値電圧（|Ｖthp２|＋Ｖthn２）の変化量となるのに対し、発振停止電圧Ｖstoの温度係数は閾値電圧（|Ｖthp０|＋Ｖthn０）の変化量となるため、温度係数すなわち温度特性が夫々異なる。
【００２５】
すなわち、定電圧Ｖregと発振停止電圧Ｖstoの温度特性が異なる場合、例えば、定電圧|Ｖreg|の方が温度に対して負の傾きが絶対値で大きい場合についての、定電圧|Ｖreg|と発振停止電圧|Ｖsto|に関する温度と電圧の関係を図１３に示す。図１３においては、横軸を温度、縦軸を電圧とし、定電圧Ｖreg，発振停止電圧Ｖstoについてのグラフを夫々示す。前記発振動作を確保するためには、動作保証温度範囲における高温時、すなわち、図１３に示すＢ点においても、|Ｖreg|＞|Ｖsto|を確保しなければならない。ここで、前記Ｂ点における温度は、例えば、一般に公知の腕時計の耐熱温度である。
【００２６】
よって、他の低い温度領域では、定電圧|Ｖreg|値を必要以上に高くしなければならなくなる。つまり、従来の定電圧発生回路および水晶発振回路においては、無駄な電力を消費していることになる。したがって、低消費電力化のためには、定電圧Ｖregと発振停止電圧Ｖstoの温度特性を同様にすることが有効であることが分かる。すなわち、従来は定電圧Ｖregと発振停止電圧Ｖstoの温度勾配の差が大きくなり、高温側（あるいは低温側）の発振動作を保証するために、前記|Ｖreg|＞|Ｖsto|を常に成り立たせなければならず、低温側（あるいは高温側）では、|Ｖreg|を発振動作を保証する以上に高くしなければならないので、結果として無駄な電力を消費していた。
【００２７】
しかし、前記発振停止電圧Ｖstoは、水晶発振回路内の発振用インバータＩＮＶ０を構成するＰＭＯＳQP０の閾値電圧Ｖthp０およびＮＭＯＳQN０の閾値電圧Ｖthn０に依存しており、前述したような従来の発振用インバータにおいては、定電圧発生回路において形成される定電圧Ｖregのみを調整することで低消費電力化を図ることしかできなかった。
【００２８】
すなわち、発振用インバータを構成するトランジスタの形成において閾値電圧を変更させてしまうと、発振用インバータとしての特性も変わってしまうため、発振特性の変更に伴って様々な点での変更が必要となり、設計を困難にしてしまうこととなっていた。したがって、定電圧Ｖregと発振停止電圧Ｖstoにおける|Ｖreg|＞|Ｖsto|の関係を保ちつつ、前記定電圧|Ｖreg|をできるだけ低くする、ということは困難であり、発振回路のさらなる低消費電力化が図れなかった。
【００２９】
【発明が解決しようとする課題】
そこで、本発明は、上述したような問題を鑑みてなされたものであり、その目的は、発振用インバータを含む発振回路、半導体装置、携帯用の電子機器および時計において、発振回路を構成する発振用インバータにおけるトランジスタの閾値電圧を調整することにより低消費電力駆動且つ安定発振を行なうことにある。
【００３０】
【００３１】
【課題を解決するための手段】
（１）本発明の発振回路は、
異なる閾値電圧を有するトランジスタを用いて構成された複数の発振用インバータを含み、いずれか１つの発振用インバータが選択使用される発振用インバータ群と、
前記発振用インバータ群の出力側と入力側に接続された水晶振動子を有し、前記発振用インバータ群の出力信号を位相反転して、前記発振用インバータ群にフィードバック入力するフィードバック回路と、
を含むことを特徴とする。
【００３２】
したがって、前記（１）の発明に係る発振回路によれば、前記発振用インバータ群のうち、前記発振用インバータのトランジスタ出力を最適な電圧に調整することができ、水晶発振回路としての発振出力を最適な状態にすることができ、低消費電力化が図れる。
【００３３】
（２）本発明の発振回路は、前記（１）に記載の特徴点に加え、
前記発振用インバータ群から、いずれか１つの発振用インバータを選択する選択回路を含むことを特徴とする。
【００３４】
したがって、前記（２）の発明に係る発振回路によれば、前記選択回路により最適な閾値電圧を有する発振用インバータを選択することができる。
【００３５】
（３）本発明の発振回路は、前記（２）に記載の特徴点に加え、
前記発振回路は、テスト回路と同一の基板上に形成され、
前記水晶振動子を搭載していない状態で、前記テスト回路にて、前記各発振用インバータを選択し、該夫々の発振用インバータのショート電流を測定することにより、前記発振用インバータ群の中から１つの発振用インバータを特定し、前記選択回路にて前記発振用インバータを選択するものであることを特徴とする。
【００３６】
したがって、前記（３）の発明に係る発振回路によれば、ＩＣチップまたはウエハ上に形成された発振用インバータ群の夫々の発振用インバータのショート電流を測定することができるので、製造条件に係わらず最適な発振用インバータが得られ、歩留りを向上させることができるとともに、安定かつ低消費電力な発振特性を得ることができる。また、前記選択回路も前記テスト回路と前記同一基板上に形成することもできる。
【００３７】
（４）本発明の発振回路は、前記（３）に記載の特徴点に加え、
前記テスト回路は、テスト用パッドと接続され、前記テスト用パッドへの印加電圧が制御されることによって、前記テスト回路を介して、前記各発振用インバータを選択することを特徴とする。
【００３８】
したがって、前記（４）の発明に係る発振回路によれば、前記テスト用パッドへの印加電圧の組み合わせにより、前記テスト回路により、前記各発振用インバータを選択する信号を形成することができ、夫々の発振用インバータのショート電流を測定することができる。
【００３９】
（５）本発明の発振回路は、前記（１）〜（４）のいずれかに記載の特徴点に加え、
前記選択回路は、前記発振用インバータと対応して設けられ、かつ複数のパッドと接続された、複数の単位回路を含み、
前記複数の単位回路は、夫々フューズ，不揮発性メモリ，記憶素子のうちのいずれか１つを含み、前記パッドへ電圧を印加することにより、前記発振用インバータを選択することを特徴とする。
【００４０】
したがって、前記（５）の発明に係る発振回路によれば、フューズ，不揮発性メモリ，記憶素子のうちのいずれか１つを含む手段を付加することにより、容易に前記発振用インバータを選択する選択回路を構成することができる。
【００４１】
（６）本発明の発振回路は、前記（１）〜（５）のいずれかに記載の特徴点に加え、
前記発振用インバータ群は、第１の閾値電圧を有するトランジスタを含んで構成された第１の発振用インバータと、前記第１の閾値電圧とは異なる第２の閾値電圧を有するトランジスタを含んで構成された第２の発振用インバータと、前記第１及び第２の閾値電圧とは異なる第３の閾値電圧を有するトランジスタを含んで構成された第３の発振用インバータとを少なくとも含むことを特徴とする。
【００４２】
したがって、前記（６）の発明に係る発振回路によれば、前記発振用インバータ群における閾値電圧の差が微小であるトランジスタを含む３つの発振用インバータのうち、前記発振用インバータに流れるソースドレイン電流を最適な電流に調整することができ、水晶発振回路としての発振出力を最適な状態にすることができ、低消費電力化が図れる。
【００４３】
（７）本発明の発振回路は、前記（１）〜（５）に記載の特徴点に加え、
前記各発振用インバータの電源ラインは、第１の電位側と、前記第１の電位とは電位の異なる第２の電位側に接続され、
前記発振回路は、前記第１の電位と前記第２の電位による電位差をもって、振幅を行なうものであることを特徴とする。
【００４４】
したがって、前記（７）の発明に係る発振回路によれば、前記発振用インバータの振幅を前記第１の電源と、前記定電圧との間で行なうことができるため、前記電圧振幅に基づいた安定かつ低消費電力な発振特性を得ることができる。
【００４５】
（８）本発明の発振回路は、前記（７）に記載の特徴点に加え、
前記第１の電位と前記第２の電位による電位差は、前記発振用インバータの発振停止電圧の絶対値よりも大きいものであることを特徴とする。
【００４６】
したがって、前記（８）の発明に係る発振回路によれば、前記発振用インバータにより安定な発振動作を確保することができる。
【００４７】
（９）本発明の発振回路は、前記（７）または（８）に記載の特徴点に加え、
選択する発振用インバータに流れるショート電流が、選択する発振用インバータを構成するトランジスタのオン電流よりも大きいという条件を満たす範囲で、前記発振用インバータの選択を行なうと共に、
前記第１の電位と前記第２の電位による電位差を、最小の電圧とすることを特徴とする。
【００４８】
したがって、前記（９）の発明に係る発振回路によれば、前記発振用インバータにより安定かつ低消費電力な発振動作を行なうことができ、低電源電圧化にも対応することができる。
【００４９】
（１０）本発明の定電圧発生回路は、
一端側が第１の電位側、他端側が定電圧出力側に接続され、閾値電圧が夫々異なる複数のトランジスタを含み、いずれか１つのトランジスタが選択使用される定電圧制御回路と、
前記定電圧制御回路の参照電圧が一方の端子への入力され、他方の端子へ所与の基準電圧が入力されたオペアンプと、
一端が前記定電圧制御回路の前記各トランジスタの他端側に接続され、他端側が第２の電位側に接続され、前記オペアンプの出力を受けてゲート入力電圧が制御されるトランジスタと、
を含むことを特徴とする。
【００５０】
したがって、前記（１０）の発明に係る定電圧発生回路によれば、ＩＣチップ上に形成されたトランジスタ群の夫々のトランジスタ選択時における定電圧の値をモニタ端子にて測定することができるので、製造条件に係わらず、最適な定電圧が得られ、ほぼ同一のチップ面積にて、低消費電力な定電圧を得ることができる。
【００５１】
（１１）本発明の定電圧発生回路は、前記（１０）に記載の特徴点に加え、
前記定電圧発生回路は、前記定電圧制御回路における複数のトランジスタから１つのトランジスタを選択する選択回路を含むことを特徴とする。
【００５２】
したがって、前記（１１）の発明に係る定電圧発生回路によれば、前記選択回路により、前記最適なトランジスタを選択することができる。
【００５３】
（１２）本発明の定電圧発生回路は、前記（１１）に記載の特徴点に加え、
前記定電圧発生回路はモニタ端子と接続されるとともに、テスト回路と同一の基板上に設けられ、
検査工程において、前記テスト回路は、前記定電圧制御回路における各トランジスタを選択し、前記定電圧制御回路における各トランジスタによる出力電圧を前記モニタ端子にて夫々測定することにより、前記定電圧制御回路における複数のトランジスタの中から１つのトランジスタを特定し、前記選択回路にて、前記トランジスタを選択することを特徴とする。
【００５４】
したがって、前記（１２）の発明に係る定電圧発生回路によれば、ＩＣチップ上に形成されたトランジスタ群の夫々のトランジスタ選択時における定電圧の値をモニタ端子にて測定することができるので、製造条件に係わらず、最適な定電圧が得られ、ほぼ同一のチップ面積にて、低消費電力な定電圧を得ることができる。
【００５５】
（１３）本発明の定電圧発生回路は、前記（１２）に記載の特徴点に加え、
前記テスト回路は、テスト用パッドと接続され、前記テスト用パッドへの印加電圧が制御されることによって、前記テスト回路を介して、前記定電圧制御回路における各トランジスタを選択することを特徴とする。
【００５６】
したがって、前記（１３）の発明に係る定電圧発生回路によれば、前記テスト用パッドへの印加電圧の組み合わせにより、前記テスト回路により、前記定電圧制御回路の各トランジスタを選択する信号を形成することができ、前記夫々のトランジスタにより形成される前記参照電圧を測定することができる。
【００５７】
（１４）本発明の定電圧発生回路は、前記（１０）乃至（１３）のうちのいずれかに記載の特徴点に加え、
前記選択回路は、前記定電圧制御回路における前記複数のトランジスタと対応して形成され、かつ複数のパッドと接続された、複数の単位回路を含み、
前記複数の単位回路は、夫々フューズ，不揮発性メモリ，記憶素子のうちのいずれか１つを含み、前記パッドへ電圧を印加することにより、前記トランジスタを選択することを特徴とする。
【００５８】
したがって、前記（１４）の発明に係る定電圧発生回路によれば、フューズ，不揮発性メモリ，記憶素子のうちのいずれか１つを含む手段を付加することにより、容易に前記発振用インバータを選択する選択回路を構成することができる。
【００５９】
（１５）本発明の定電圧発生回路は、前記（１０）乃至（１４）のいずれかに記載の特徴点に加え、
前記定電圧制御回路は、第４の閾値電圧を有するトランジスタと、前記第４の閾値電圧とは異なる第５の閾値電圧を有するトランジスタと、前記第４及び第５の閾値電圧とは異なる第６の閾値電圧を有するトランジスタとを少なくとも含み、各前記トランジスタは一端側が第１の電位側に接続され、他端側が定電圧出力側に接続されていることを特徴とする。
【００６０】
したがって、前記（１５）の発明に係る定電圧発生回路によれば、ＩＣチップ上に形成されたテスト回路内の閾値電圧の異なる３種類のトランジスタによる定電圧値をモニタ端子にて測定することができるので、最適なトランジスタを選択することができ、製造条件に係わらず、最適な定電圧が得られ、ほぼ同一のチップ面積にて、低消費電力な定電圧を得ることができる。
【００６１】
（１６）本発明の定電圧発生回路は、前記（１０）乃至（１５）のうちのいずれかに記載の特徴点に加え、
前記定電圧発生回路の出力電圧を、発振回路へ供給することを特徴とする。
【００６２】
したがって、前記（１６）の発明に係る定電圧発生回路によれば、前記発振回路の発振特性に応じて前記定電圧を調整することができるので、前記発振回路へ最適な定電圧を供給することができる。
【００６３】
（１７）本発明の半導体装置は、
発振回路と、定電圧発生回路と、テスト回路とを含む半導体装置であって、
前記発振回路は、
異なる閾値電圧を有するトランジスタを用いて構成された複数の発振用インバータを含み、いずれか１つの発振用インバータが選択使用される発振用インバータ群と、
前記発振用インバータ群における複数の発振用インバータから１つの発振用インバータを選択する第１の選択回路と、
外付けされた水晶振動子と出力側及び入力側が接続された前記発振用インバータ群の出力信号を位相反転して、前記発振用インバータ群にフィードバック入力するフィードバック回路と、
を含み、
前記定電圧発生回路は、
一端側が第１の電位側、他端側が定電圧出力側に接続され、閾値電圧が夫々異なる複数のトランジスタを含み、いずれか１つのトランジスタが選択使用される定電圧制御回路と、
前記定電圧制御回路の参照電圧が一方の端子へ入力され、他方の端子へ所与の基準電圧が入力されたオペアンプと、
一端が前記定電圧制御回路の前記各トランジスタの他端側に接続され、他端側が第２の電位側に接続され、前記オペアンプ出力を受けてゲート入力電圧が制御されるトランジスタと、
前記定電圧制御回路における複数のトランジスタから１つのトランジスタを選択する第２の選択回路と、
を含み、
前記テスト回路は、前記発振回路および前記定電圧発生回路と夫々接続されるとともに、
前記定電圧発生回路の出力電圧をモニタするモニタ端子と、テスト用パッドと接続されて設けられ、
検査工程において、前記モニタ端子に電圧を印加した状態で、前記テスト用パッドへの印加電圧を制御することにより、前記テスト回路を介して前記各発振用インバータを夫々選択して、前記各発振用インバータのショート電流を夫々測定し、
前記ショート電流測定後に、前記テスト用パッドへの印加電圧を制御することにより、前記テスト回路を介して前記定電圧制御回路における各トランジスタを夫々選択して、前記各トランジスタの出力電圧を前記モニタ端子にて夫々測定し、
前記発振用インバータの発振動作を確保できる範囲で、前記発振回路内の前記発振用インバータを前記第１の選択回路にて選択するとともに、前記定電圧発生回路内の定電圧制御回路におけるトランジスタを前記第２の選択回路にて選択することを特徴とする。
【００６４】
したがって、前記（１７）の発明に係る半導体装置によれば、前記水晶発振回路の発振用インバータのショート電流測定結果と、定電圧の測定結果とによる組み合わせの中から最適なショート電流と定電圧の組み合わせを選択することができ、半導体装置における発振回路の安定発振出力を得ることができると共に、歩留りを向上することができ、一層の低消費電力化を図ることができる。
【００６５】
（１８）本発明の携帯用電子機器は、
前記（１）乃至（９）のいずれかの発振回路を含み、前記発振回路の発振出力から動作基準信号を形成することを特徴とする。
【００６６】
したがって、前記（１８）の発明に係る携帯用電子機器によれば、携帯用電子機器の製造ばらつきによらず、発振用インバータの動作マージンを確保しつつ、電子回路の低消費電力化が図れ、携帯用電子機器において、発振動作を安定して行なうことができるだけでなく、使用電池の長寿命化を図ることができ、携帯用電子機器の使い勝手を向上することができる。
【００６７】
（１９）本発明の携帯用電子機器は、前記（１８）に記載の特徴点に加え、
前記発振回路への供給電圧を形成する前記（１０）乃至（１６）のいずれかの定電圧発生回路を含むことを特徴とする。
【００６８】
したがって、前記（１９）の発明に係る携帯用電子機器によれば、さらに、最小の定電圧を前記発振回路に供給することができるため、電子回路の低消費電力化が図れる。
【００６９】
（２０）本発明の時計は、前記（１９）に記載の特徴点に加え、
前記（１）乃至（９）のいずれかの発振回路を含み、前記発振回路の発振出力から時計基準信号を形成することを特徴とする。
【００７０】
したがって、前記（２０）の発明に係る時計によれば、時計の製造ばらつきによらず、発振用インバータの動作マージンを確保しつつ、時計において、発振動作を安定して行なうことができるだけでなく、使用電池の長寿命化を図ることができ、時計の使い勝手を向上することができる。
【００７１】
（２１）本発明の時計は、前記（２０）に記載の特徴点に加え、
前記発振回路への供給電圧を形成する前記（１０）乃至（１６）のいずれかの定電圧発生回路を含むことを特徴とする。
【００７２】
したがって、前記（２１）の発明に係る時計によれば、さらに、最小の定電圧を前記発振回路に供給することができるため、時計回路の低消費電力化が図れる。
【００７３】
【発明の実施の形態】
次に、本発明の好適な実施の形態を図面に基づき詳細に説明する。
【００７４】
＜実施の形態１＞
図２には、本発明の好適な実施の形態１にかかる定電圧発生回路および水晶発振回路が示されている。本実施の形態の水晶発振回路は、クォーツタイプの腕時計に使用される水晶発振回路である。尚、前記図１１に示される回路と対応する部材には、同一符号を付し、その説明は省略する。
【００７５】
本実施の形態の水晶発振回路は、複数の発振用インバータユニットにより発振用インバータ群を形成し、かつ前記発振用インバータユニットを構成するＰＭＯＳ／ＮＭＯＳの各閾値電圧を、各発振用インバータユニットごとに異なるように形成し、最適な発振用インバータユニットを選択することができるようにしたものである。
【００７６】
図２に示される水晶発振回路について説明する。本実施の形態の水晶発振回路は、発振用インバータ群１０と、選択制御回路２０Ｐ，２０Ｎと、水晶振動子Ｘ’ｔａｌと、フィードバック回路を構成する高抵抗Ｒｆとを含んで構成されている。ここで、ＭＯＳは半導体基板上に形成されているＩＣチップに形成されたものであり、他の素子はプリント基板上に前記ＩＣチップと接続されて実装されたものである。前記フィードバック回路は、抵抗Ｒｆ以外に、位相補償用のコンデンサＣＤ，ＣＧを含んで構成され、発振用インバータ群１０のドレイン出力を、１８０度位相反転されたゲート入力として発振用インバータ群１０の初段の発振用インバータユニットＩＮＶ１のゲートへフィードバック入力するものである。
【００７７】
前記発振用インバータ群１０においては、ＰＭＯＳQP４とＮＭＯＳQN４を含む第１の発振用インバータユニットＩＮＶ１、ＰＭＯＳQP５とＮＭＯＳQN５を含む第２の発振用インバータユニットＩＮＶ２，ＰＭＯＳQP６とＮＭＯＳQN６を含む第３の発振用インバータユニットＩＮＶ３が形成されている。
【００７８】
そして各発振用インバータユニットＩＮＶ１〜３は、それぞれ第１の電位側とこれよりも低い電圧の第２の電位側に接続され、両電位の電位差により電力供給を受け駆動されるように構成されている。ここで、本実施の形態の水晶発振回路においては、前記第１の電位は接地電圧Ｖddに設定され、第２の電位は定電圧発生回路から供給される負の定電圧Ｖregに設定されている。
【００７９】
これらの発振用インバータ群１０を構成する、発振用インバータユニットＩＮＶ１〜３における夫々のトランジスタは、前記各発振用インバータユニットごとにそれぞれ異なる閾値電圧にて形成されているものである。たとえば、ＮＭＯＳQN４，QN５，QN６の各閾値電圧は、Ｖthn４＞Ｖthn５＞Ｖthn６とされ、前記各ＮＭＯＳの閾値電圧の大きさに対応して、ＰＭＯＳQP４，QP５，QP６の閾値電圧は、|Ｖthp４|＞|Ｖthp５|＞|Ｖthp６|となるように形成されている。そして、この閾値電圧の制御については、トランジスタ形成時の不純物の打ち込み濃度を制御することにより、夫々の発振用インバータユニットごとに閾値電圧が異なるように形成される。そして、たとえば、これらの閾値電圧の差としては前記Ｖthn４とＶthn５，Ｖthn５とＶthn６、Ｖthp４とＶthp５，Ｖthp５とＶthp６との各電位差を約０．１Ｖ程度にすることができる。
【００８０】
そして、前記各発振用インバータユニットＩＮＶ１〜３は、一端に接地電圧Ｖddが印加された前記コンデンサＣＧの他端と、夫々の入力ゲートが共通に電気的に接続される。さらに、前記各発振用インバータユニットＩＮＶ１〜３は、各出力ノードが共通に接続されるとともに、接地電圧Ｖddが一端に印加されたコンデンサＣＤの他端、および水晶振動子Ｘ’ｔａｌの一端と接続される。また、前記水晶振動子Ｘ’ｔａｌの他端は、前記コンデンサＣＧの他端、各発振用インバータユニットＩＮＶ１〜３のゲート入力、フィードバック抵抗Ｒｆの一端と接続されている。更に、前記フィードバック抵抗Ｒｆの他端は各発振用インバータユニットＩＮＶ１〜３の各出力部と接続されており、前記各発振用インバータユニットＩＮＶ１〜３の出力は、各ゲートにフィードバックされている。
【００８１】
更に、前記各発振用インバータユニットＩＮＶ１〜３は、選択信号が入力されるＮＭＯＳ選択制御回路２０Ｎ及びＰＭＯＳ選択制御回路２０Ｐ間に接続されて設けられている。前記ＮＭＯＳ選択制御回路２０Ｎはゲートに選択信号を受けるＮＭＯＳQN７〜QN９により構成されるとともに、前記ＰＭＯＳ選択制御回路２０Ｐは、ゲートに選択信号を受けるＣＭＯＳインバータ回路ＩＰ１〜ＩＰ３と、その出力を各ゲートにて受けるＰＭＯＳQP７〜QP９により構成されている。すなわち、前記ＰＭＯＳ選択制御回路２０Ｐを構成するＰＭＯＳQP７〜QP９の各ゲートには前記各選択信号の反転信号が入力されるものである。
【００８２】
そして、前記ＰＭＯＳ選択制御回路２０Ｐ、前記ＮＭＯＳ選択制御回路２０Ｎ、発振用インバータ群１０の接続について、たとえば、発振用インバータユニットＩＮＶ１を例として以下に説明する。尚、発振用インバータユニットＩＮＶ２，ＩＮＶ３についても全く同じ構成であるものとする。
【００８３】
前記ＰＭＯＳ選択制御回路２０Ｐに含まれるＰＭＯＳQP７は、ソースに電源電圧Ｖssが印加されるとともに、ドレインがＰＭＯＳQP４のソースと接続されている。そして、前記ＮＭＯＳ選択制御回路２０Ｎに含まれるＮＭＯＳQN７は、ソースに定電圧Ｖregが印加されるとともに、ドレインがＮＭＯＳQN４のソースと接続されている。そして、前記選択制御用ＮＭＯＳQN７のゲートには、発振用インバータ群１０における発振用インバータユニットＩＮＶ１の選択／非選択を命令する選択信号ＳＥＬ１が入力され、前記選択制御用ＰＭＯＳQP７のゲートには、選択信号ＳＥＬ１の反転信号が印加されている。すなわち、前記選択信号ＳＥＬ１はハイレベルで発振用インバータユニットＩＮＶ１を選択状態、ロウレベルで前記発振用インバータユニットＩＮＶ１を非選択状態にすることができる。
【００８４】
以上、発振用インバータユニットＩＮＶ１を例として説明したが、前述したように発振用インバータユニットＩＮＶ２，ＩＮＶ３の構成も同様であって、発振用インバータユニットＩＮＶ２においては、ゲートに選択信号ＳＥＬ２が入力される選択制御用ＰＭＯＳQP８と、ゲートに選択信号ＳＥＬ２の反転信号が入力される選択制御用ＮＭＯＳQN８が設けられている。また、同様に、インバータＩＮＶ３においては、ゲートに選択信号ＳＥＬ３が入力される選択制御用ＮＭＯＳQN９と、ゲートに選択信号ＳＥＬ１の反転信号が入力される選択制御用ＰＭＯＳQP９が同様に設けられている。
【００８５】
このように、夫々閾値電圧の異なる前記発振用インバータユニットＩＮＶ１〜３により構成された発振用インバータ群１０および選択制御回路２０Ｐ，２０Ｎは、水晶発振回路としての発振出力を最適な状態にするために、前記発振用インバータ群１０のうち、前記発振用インバータユニットのトランジスタ出力を最適な電圧に調整するために設けられたものである。
【００８６】
すなわち、前記選択信号ＳＥＬ１〜３の選択制御回路２０Ｐ，２０Ｎへの入力により、前記発振用インバータユニットＩＮＶ１〜３の起動を制御し、最適な閾値電圧にて形成されたトランジスタを有する発振用インバータユニットを選択するものである。この選択信号ＳＥＬ１〜３の電圧レベルの切り替え方法および回路については、後に図３を用いて詳細に説明する。
【００８７】
次に、本実施の形態の水晶発振回路における、発振用インバータユニットの選択方法について説明する。本実施の形態では、たとえば、発振用インバータユニットＩＮＶ１を選択する場合について説明する。
【００８８】
選択信号ＳＥＬ１がハイレベルとされ、選択制御用ＰＭＯＳQP７のゲートにロウレベル、ＮＭＯＳQN７のゲートにハイレベルの電圧が印加されるため、前記ＰＭＯＳQP７とＮＭＯＳQN７はオンする。したがって、発振用インバータユニットＩＮＶ１において、ＰＭＯＳQP４のソースが接地電圧Ｖdd、ＮＭＯＳQN４のソースが定電圧Ｖregと、それぞれ電気的に接続されることにより、発振用インバータユニットＩＮＶ１を選択することができる。
【００８９】
一方、選択信号ＳＥＬ１，ＳＥＬ２はロウレベルとされるので、選択制御用ＰＭＯＳQP８，QP９のゲートにはそれぞれ選択信号ＳＥＬ１，ＳＥＬ２の反転信号、すなわちハイレベルの信号が印加されるので、ＰＭＯＳQP８，QP９はオフする。そして、選択制御用ＮＭＯＳQN８，QN９のゲートには前記選択信号ＳＥＬ１，ＳＥＬ２すなわちロウレベルの信号が印加されるので、ＮＭＯＳQN８，QN９はオフする。よって、発振用インバータユニットＩＮＶ３，ＩＮＶ４は両電源と電気的に切り離され選択されない。
【００９０】
次に、前記選択信号ＳＥＬ１〜３の形成方法について、図３を用いて説明する。
【００９１】
図３に本発明の好適な実施の形態１にかかる発振用インバータユニット選択回路が示されている。本実施の形態の発振用インバータユニット選択回路は、水晶発振回路において、前記発振用インバータユニットＩＮＶ１〜３により構成される発振用インバータ群１０のうち、最適な発振用インバータユニットを選択する選択信号ＳＥＬ１〜３を形成するための回路である。
【００９２】
発振用インバータユニット選択回路は、前記発振用インバータユニットの数分の単位回路により構成され、たとえば、図２に示すような３種類の発振用インバータユニットＩＮＶ１〜３を有する水晶発振回路用には、３つの単位回路Ｕ１〜Ｕ３が設けられている。すなわち、前記発振用インバータユニット選択回路は、３種類のパッドＰ１〜Ｐ３及び３種類のフューズ回路Ｆ１〜Ｆ３を含む。前記フューズ回路Ｆ１〜Ｆ３は、それぞれ一端が接地電圧Ｖddと接続され、他端がパッドＰ１〜Ｐ３と接続されたフューズｆ１〜ｆ３と、一端が電源電圧Ｖssと接続され、他端がパッド及び前記フューズｆ１〜ｆ３の他端と直列に接続された抵抗Ｒ１〜Ｒ３と、出力インバータＩ１〜Ｉ３とを含んで構成されている。
【００９３】
そして、たとえば、単位回路Ｕ１が選択信号ＳＥＬ１形成用の回路である場合には、前記単位回路Ｕ１の出力が、発振用インバータユニットＩＮＶ１のＮＭＯＳQN７のゲート、または水晶発振回路内の選択制御回路２０Ｐにおけるインバータを介してＰＭＯＳQP７のゲートに入力される。
【００９４】
本実施の形態の発振用インバータユニット選択回路において、フューズ回路Ｆ１〜Ｆ３のフューズｆ１〜ｆ３はたとえば２０Ｖ程度の高電圧を印加することによって切断することができる。たとえば、発振用インバータユニットＩＮＶ１を選択する場合は、まず、パッドＰ１に高電圧を印加して、フューズｆ１を切断することによって、電流をパッドＰ１から抵抗Ｒ１を介して電源Ｖssに向かって流すようにする。このことによって、出力インバータＩＮＶＵ１に入力される電圧はロウレベルとなり、前記出力インバータＩＮＶＵ１の出力電圧、すなわち発振用インバータユニット選択回路における単位回路Ｕ１の出力信号はハイレベルとなる。したがって、図３に示される選択信号ＳＥＬ１はハイレベルとされて選択制御用ＮＭＯＳQN７がオンし、選択制御用ＰＭＯＳQP７がオフする。
【００９５】
以上、発振用インバータユニットＩＮＶ１を選択する場合について説明したが、ＩＮＶ２，ＩＮＶ３の選択も同様に行なうことができる。たとえば、発振用インバータユニットＩＮＶ２を選択する場合は、パッドＰ２に高電圧を印加して、単位回路Ｕ２のフューズｆ２を切断し、発振用インバータユニットＩＮＶ３を選択する場合は、パッドＰ３に高電圧を印加して、単位回路Ｕ３のフューズｆ３を切断することで同様にして所望の発振用インバータユニットを選択することができる。ここで、本実施の形態では、フューズの切断による情報記憶の方法を例として説明したが、これに限定されることなく、不揮発性メモリや記憶素子等を用いて情報を記憶させることもできる。
【００９６】
ここで、図４に発振停止電圧Ｖstoと選択信号ＳＥＬ１〜３の関係についてのタイミングチャートを示す。図４において、横軸は時間を表わしている。ここで、発振停止電圧Ｖstoと、接地電圧Ｖddとにおいては、差電圧が大きくなるほど発振停止電圧|Ｖsto|が大きくなるものである。
【００９７】
まず、選択信号ＳＥＬ１がハイレベルとされることにより、前記した式１により発振停止電圧|Ｖsto|は、Ｋ（|Ｖth p７|＋Ｖthn７）（Ｋ：定数）となる。そして、前記選択信号ＳＥＬ１がロウレベル，選択信号ＳＥＬ２がハイレベルとされることによって、発振停止電圧|Ｖsto|は、Ｋ（|Ｖthp８|＋Ｖthn８）となる。また、前記選択信号ＳＥＬ２がロウレベル，選択信号ＳＥＬ３がハイレベルとされることによって、発振停止電圧|Ｖsto|は、Ｋ（|Ｖthp９|＋Ｖthn９）となる。つまり、ＳＥＬ１がハイレベルにされたときの発振停止電圧|Ｖsto|が最も低く、ＳＥＬ３がハイレベルにされたときに発振停止電圧|Ｖsto|が最も高くなる。
【００９８】
ところで、発振用インバータユニット選択回路におけるフューズの切断は、ＩＣの検査時に行なわれ、このときに、まず、発振用インバータ群１０と接続された選択制御回路２０ＮのＮＭＯＳQN７〜QN９の夫々のソースが共通に接続された、定電圧発生回路の出力電圧である負の定電圧Ｖregの値と、発振用インバータユニットＩＮＶ１〜３の夫々に流れるショート電流Ｉsの測定により発振用インバータユニットの選択が行なわれる。
【００９９】
図５（ａ）は発振用インバータユニットに流れるショート電流Ｉsの測定方法を示す図、図５（ｂ）は、縦軸を発振停止電圧|Ｖsto|、横軸をショート電流Ｉsとして表わした、発振停止電圧|Ｖsto|とショート電流Ｉsとの関係を示すグラフである。
【０１００】
発振用インバータユニットのショート電流の測定は、図に示すように、発振用インバータユニットを構成するＰＭＯＳQPＳのソースに接地電圧Ｖddを印加し、ＮＭＯＳQNＳのソースに定電圧Ｖregを印加し、前記ＰＭＯＳQPs，前記ＮＭＯＳQNsの共通ゲートと共通ドレインをショートさせて、接地電圧Ｖdd−定電圧Ｖreg間に流れる電流を測定することにより行なわれる。
【０１０１】
このとき、発振停止電圧|Ｖsto|と発振用インバータユニットのショート電流Ｉsの関係のグラフにおいて、水晶発振回路の低消費電力化のためには、前述した定電圧Ｖreg，発振停止電圧Ｖstoは、|Ｖreg|＞|Ｖsto|かつ|Ｖreg|をできるだけ低くするという条件を満たさなければならない。
【０１０２】
すなわち、前記ショート電流Ｉsについては、前記ＰＭＯＳQPＳのオン電圧以上、つまり閾値電圧|ＶthpＳ|以上、かつ最も低い定電圧|Ｖreg|となるように発振用インバータユニットおよび定電圧Ｖregを選択する必要がある。更に、発振停止電圧|Ｖsto|においては、要求される発振電圧がＮＭＯＳQNＳのオン電圧以下、つまり閾値電圧ＶthnＳ以下の電圧を選択する必要がある。したがって、低消費電力化のためには、図に示す領域１の範囲内でのショート電流Ｉsおよび発振停止電圧|Ｖsto|である必要がある。一方、この条件を満たしつつ、近年の電源の低電圧化に対応できる発振用インバータユニットを選択するために、トランジスタのオンオフ動作が補償される範囲で安定発振する、最も低いショート電流の発振用インバータユニットを選択することが必要となる。すなわち、前述したショート電流測定の結果にしたがって、この条件を満たす最適の発振用インバータユニットを選択することで、水晶発振回路の低消費電力化を実現するものである。
【０１０３】
このために、ＩＣの検査工程において、特に図示しないテスト回路および前記テスト回路と接続されたテスト用パッドを使用して、水晶振動子Ｘ’ｔａｌの基板への実装前に、各発振用インバータユニットＩＮＶ１〜３においてショート電流Ｉsを測定し、オンオフ動作が補償される範囲で最も低いショート電流のものを特定する。このときＩＣテストはウエハの状態で行ない、夫々のＩＣチップ内に設けられたテスト回路およびテスト用パッドを使用して、それぞれのＩＣチップについてショート電流の測定が行なわれる。また、このとき、発振用インバータ群１０および選択制御回路２０Ｐ，２０Ｎのみをアクティブとし、他の素子は非アクティブ状態にしてテストが行なわれる。
【０１０４】
ところで、前記テスト用パッドは発振用インバータユニットの数およびテスト回路の論理に応じて、１つまたは複数設けられると共に、前記テスト回路には、前記テスト用パッドへの入力信号の電圧レベルの組み合わせによって、前記選択信号ＳＥＬ１〜３のうちのいずれか１つをハイレベルにする論理回路を含む回路が形成されているものである。そして、ショート電流の測定は、前記テスト回路において、擬似的に、各発振用インバータユニットへ前記ハイレベルの選択信号を夫々入力した状態で行なわれる。このとき、前記出力ライン１０２と接続されたモニタ用パッドＭＰを利用して、定電圧と同等の負の電圧Ｖregを印加することにより、前記発振用インバータ群に接地電圧Ｖddと、定電圧Ｖre gを印加する。
【０１０５】
そして、ショート電流Ｉs測定後に、発振用インバータ群１０のうちの最適な発振用インバータユニットを特定し、前記発振用インバータユニットに対応して設けられた、発振用インバータユニット選択回路の単位回路におけるフューズを切断し、最適な発振用インバータユニットを１つ選択する。
【０１０６】
以上述べたように、本実施の形態の水晶発振回路は、発振用インバータユニットのショート電流ＩsをＩＣ検査時にテストすることができるため、製造条件に係わらず、最適な発振用インバータが得られ、歩留りを向上させることができるとともに、安定かつ低消費電力な発振特性を得ることができる。
【０１０７】
ここで、このようにして得られた本実施の形態の発振用インバータにおける発振動作についてのグラフを図６に示し、発振動作について説明する。図６において、横軸を時間を示し、ドレイン波形とゲート波形の時間軸を共通として示す。最適な発振用インバータユニットが選択された水晶発振回路において、前記発振用インバータユニットの最適な駆動能力に応じてゲート入力波形の振幅が増幅される。そして、前記ゲート入力波形に対してドレイン出力波形は位相が１８０度反転される。そして、ドレイン容量ＣＤは、高調波成分をカットし、発振周波数成分だけを有効にして、水晶発振回路の高調波発振を防ぐフィルターの役目を果たしている。そして、前記抵抗Ｒｆ，ドレイン容量ＣＤ，水晶振動子Ｘ’ｔａｌ，ゲート容量ＣＧを含むフィードバック回路はドレイン波形の位相を１８０度変換させるものである。
【０１０８】
このように、本実施の形態の水晶発振回路における発振用インバータの出力特性は、最適の発振用インバータユニットにて発振動作が行なわれているため、出力特性が良く低消費電力な発振回路を実現することができる。
【０１０９】
以上本実施の形態の水晶発振回路について説明してきたが、本実施の形態においては、異なる閾値電圧を有する発振用インバータユニットを３種類であるとして説明したが、発振用インバータユニットの数は特に限定されることなく自由に設定することができ、同様に発振用インバータユニット選択回路の数も発振用インバータユニットの数と対応させて設けることができる。
【０１１０】
本実施の形態においては、閾値電圧の設定を発振用インバータＩＮＶ１＞ＩＮＶ２＞ＩＮＶ３、すなわち、Ｖthn４＞Ｖthn５＞Ｖthn６，|Ｖthp４|＞|Ｖthp５|＞|Ｖthp６|として記載したが、これに限定されることなく、閾値電圧の設定をＩＮＶ１＜ＩＮＶ２＜ＩＮＶ３、すなわち、Ｖthn４＜Ｖthn５＜Ｖthn６，|Ｖthp４|＜|Ｖthp５|＜|Ｖthp６|として設定することもできる。
【０１１１】
＜実施の形態２＞
次に、図７を用いて本実施の形態の定電圧発生回路について説明する。
【０１１２】
本実施の形態の定電圧発生回路は、オペアンプの一方の入力電圧を制御するＮＭＯＳを複数かつ夫々異なる閾値電圧にて形成し、前記複数のＮＭＯＳのうち最適なＮＭＯＳを選択することができるようにしたものである。
【０１１３】
本実施の形態の定電圧発生回路は、オペアンプＯＰと、選択制御回路３０と、出力ゲートＮＭＯＳQN１と、定電圧制御回路４０と、−入力用ＰＭＯＳQP２とを含んで構成されている。
【０１１４】
前記オペアンプＯＰは、＋入力端子と−入力端子とを有し、＋入力端子は定電圧制御回路４０により形成される電圧を受ける。また、前記−入力端子はＰＭＯＳにより構成され、接地電圧Ｖddと定電流源の間に設けられた前記選択制御用ＰＭＯＳQP２により制御される電圧を受ける。そして、前記オペアンプＯＰは、前記＋入力端子に印加された電圧と、−入力端子に印加された電圧との電位差を増幅して出力する。また、前記−入力用ＰＭＯＳQP２は、ソースには接地電圧Ｖssが印加され、ゲートとドレインが共通に接続され、かつ定電流源と接続されている。
【０１１５】
前記出力ゲートＮＭＯＳQN１は、前記オペアンプＯＰの出力をゲートに受けるものであって、且つ、ドレインが定電圧発生回路の出力ライン１０２と接続されている。また、前記出力ゲートＮＭＯＳQN１のソースには電源電圧Ｖssが印加されている。
【０１１６】
前記定電圧制御回路４０は、ＮＭＯＳQN１０〜QN１２を含んで構成されている。この定電圧制御回路４０は、定電圧発生回路にて形成される定電圧Ｖregを、前記オペアンプＯＰの＋入力端子の入力電圧を制御することによって制御するための回路であって、第１の電位と、前記第１の電位よりも低い第２の電位の間に設けられた前記ＮＭＯＳQN１０〜QN１３の夫々のゲートとドレインが共通にオペアンプＯＰの−入力端子に接続されている。すなわち、前記ＮＭＯＳQN１０〜QN１２の各ドレイン及びゲートはオペアンプＯＰの＋入力端子と接続されているとともに、ソースが選択制御回路３０を介して定電圧発生回路の出力ライン１０２に電気的に接続されている。
【０１１７】
ここで、前記定電圧制御用ＮＭＯＳQN１０〜QN１２は、夫々異なる閾値電圧にて形成されており、前記ＮＭＯＳQN１０の閾値電圧Ｖthn１０，前記ＮＭＯＳQN１１の閾値電圧Ｖthn１１，前記ＮＭＯＳQN１２の閾値電圧Ｖthn１２は、たとえば、Ｖthn１０＞Ｖthn１１＞Ｖthn１２の関係となるように形成されている。そして、この閾値電圧の制御については、トランジスタ形成時の不純物の打ち込み濃度を制御することにより形成することができる。このとき、たとえば、Ｖthn１０とＶthn１１，Ｖthn１１とＶthn１２との各電位差は０．１Ｖ程度にすることができる。
【０１１８】
そして、前述したように、選択制御回路３０が、前記定電圧制御回路４０と接続されて設けられている。すなわち、前記定電圧制御用ＮＭＯＳQN１０〜QN１２の夫々のドレインと直列に接続されて、各ゲートにて選択信号を受ける選択制御用ＮＭＯＳQN１３〜QN１５が夫々対応して設けられている。前記選択制御用ＮＭＯＳQN１３〜QN１５は、夫々のソースが共通に定電圧発生回路の出力ライン１０２と接続されており、前記出力ライン１０２の電位が実質的に定電圧発生回路の出力電圧Ｖregとなるものである。
【０１１９】
そして、前記選択信号は、実施の形態１の水晶発振回路の例と同様に、異なる閾値電圧を有する定電圧制御回路を構成するＮＭＯＳのうちの１つを選択するための信号であり、選択信号ＳＥＬ１０がハイレベルでＮＭＯＳQN１０を選択状態、ＳＥＬ１１がハイレベルでＮＭＯＳQN１１を選択状態、ＳＥＬ１２がハイレベルでＮＭＯＳQN１２を選択状態とすることができる。また、前記選択信号ＳＥＬ１０〜１２が夫々ロウレベルで前記ＮＭＯＳQN１０〜QN１２を夫々非選択状態とすることができる。
【０１２０】
前記定電圧制御回路４０を構成する夫々閾値電圧の異なるＮＭＯＳQN１０〜QN１２は、定電圧発生回路により形成された定電圧Ｖregを最適な状態で形成するために、前記定電圧制御回路４０のうちの１つのＮＭＯＳに電流を流すことにより、オペアンプＯＰの＋入力端子への印加電圧すなわち−入力端子への印加電圧との差電圧を選択することができ、前記オペアンプＯＰの出力信号すなわち定電圧Ｖregを制御することを可能とするものである。
【０１２１】
すなわち、前記選択信号ＳＥＬ１０〜１２の選択制御回路３０への入力により、前記定電圧制御回路４０を構成するＮＭＯＳQN１３〜QN１５のオンオフを制御し、最適な閾値電圧にて形成されたＮＭＯＳを１つ選択するものである。この選択信号ＳＥＬ１０〜ＳＥＬ１２の電圧レベルの切り替え方法及び回路については、図３に示す回路と同様のものを使用し、同様の切り替え方法により選択信号ＳＥＬ１０〜１２を形成することができるのでここでは説明は省略する。
【０１２２】
次に、本実施の形態の定電圧発生回路における、定電圧制御回路の選択方法について説明する。本実施の形態では、たとえば、ＮＭＯＳQN１０を選択する場合について説明する。
【０１２３】
選択信号ＳＥＬ１０がハイレベルとされ、選択制御用ＮＭＯＳQN１３のゲートにハイレベルの電圧が印加されるため、前記ＮＭＯＳQN１３はオンする。したがって、定電圧制御回路４０において、ＮＭＯＳQN１０のソースがオン状態のＮＭＯＳQN１を介して電源電圧Ｖssと電気的に接続されることにより、定電圧制御用ＮＭＯＳQN１０を選択することができる。
【０１２４】
一方、選択信号ＳＥＬ１１，ＳＥＬ１２は共にロウレベルとされるので、選択制御用ＮＭＯＳQN１４，QN１５のゲートには前記選択信号ＳＥＬ１１，ＳＥＬ１２すなわちロウレベルの信号が印加されるので、ＮＭＯＳQN１４，QN１５はオフする。よって、定電圧制御用ＮＭＯＳQN１１，QN１２は両電源と電気的に切り離され選択されない。
【０１２５】
ここで、図８に定電圧Ｖregと選択信号ＳＥＬ１０〜１２の関係についてのタイミングチャートを示す。図８において、横軸は時間を表わしている。ここで、定電圧|Ｖreg|と、接地電圧Ｖddとにおいては、差電圧が大きくなるほど定電圧|Ｖreg|が大きくなるものである。
【０１２６】
まず、選択信号ＳＥＬ１０がハイレベルとされることにより、前述したように、定電圧は、|Ｖreg|＝α（|Ｖthp２|＋Ｖthn）（α：定数）で表わすことができるので、定電圧|Ｖreg|はα（|Ｖthp２|＋Ｖthn１０）となる。そして、前記選択信号ＳＥＬ１０がロウレベル，選択信号ＳＥＬ１１がハイレベルとされることによって、定電圧|Ｖreg|はα（|Ｖthp２|＋Ｖthn１１）となる。また、前記選択信号ＳＥＬ１１がロウレベル，選択信号ＳＥＬ１２がハイレベルとされることによって、定電圧|Ｖreg|はα（|Ｖthp２|＋Ｖthn１２）となる。つまり、ＳＥＬ１０がハイレベルにされたときの定電圧|Ｖreg|が最も低く、ＳＥＬ３がハイレベルにされたときに定電圧|Ｖreg|が最も高くなる。
【０１２７】
ところで、前記したように、定電圧制御回路４０に含まれるＮＭＯＳの選択は、図３に示す回路と同様の選択信号形成回路により、ＩＣの検査工程においてフューズを切断することにより行なわれる。また、実施の形態１と同様に、前記選択信号形成回路において、フューズの切断による情報記憶方法でなくとも、不揮発性メモリや記憶素子等を用いて情報を記憶させることもできる。
【０１２８】
前記定電圧制御回路に含まれるＮＭＯＳの選択においては、実施の形態１でも述べたように、定電圧Ｖreg，発振停止電圧Ｖstoは、|Ｖreg|＞|Ｖsto|かつ|Ｖreg|を低くするという両方の条件を満たさなければならない。前述したように、前記発振停止電圧Ｖstoは、発振用インバータを構成するトランジスタのＮＭＯＳQN０，ＰＭＯＳQP０の閾値電圧Ｖthn０，|Ｖthp０|に依存するため、特に図示しないテスト回路と接続されたテスト用パッドに印加する電圧レベルを制御して、選択信号ＳＥＬ１０，ＳＥＬ１１，ＳＥＬ１２を順にハイレベルとする。ここで、テスト回路は、実施の形態１に記載した前記テスト回路と同様に、前記テスト用パッドへの入力信号の組み合わせにより、選択信号ＳＥＬ１０〜１２を選択的に形成する論理回路を含む回路であり、前記テスト用パッドは１つまたは複数設けることができる。
【０１２９】
そして、定電圧制御用ＮＭＯＳQN１０〜QN１２を順にオンさせて、定電圧Ｖregを変化させ、出力ライン１０２に接続されたモニタ用パッドＭＰにて定電圧Ｖregを測定する。このとき、ＩＣテストはウエハの状態で行ない、夫々のＩＣチップ内に設けられた前記テスト回路，前記テスト用パッドおよびモニタ用パッドを使用して夫々のＩＣチップについて定電圧Ｖregの測定が行なわれる。また、測定時には、定電圧制御回路４０，選択制御回路３０のみがアクティブとされ、他の素子は非アクティブ状態とされているものである。
【０１３０】
そして、実施の形態１に記載したように、水晶発振回路における発振用インバータにおいてショート電流Ｉsを測定し、前記した関係を満たす最適な定電圧Ｖregを特定する。そして、ＩＣチップの実効領域に形成された定電圧発生回路において定電圧制御回路４０に含まれる、前記特定した最適なＮＭＯＳと接続された選択信号形成回路のフューズの切断を行ない、定電圧制御用ＮＭＯＳを１つ選択する。
【０１３１】
以上、本実施の形態の定電圧発生回路について説明してきたが、前述したように、本実施の形態の定電圧発生回路は、動作マージンを確保しつつできるだけ低い定電圧|Ｖreg|を形成することを特徴とするものであるので、トランジスタ数をさほど増加させることなく実現することができるため、チップ面積を大きく増加させることなく、最適な定電圧が設定でき、低消費電力な定電圧Ｖregを得ることができる。
【０１３２】
本実施の形態においては、異なる閾値電圧を有する定電圧制御用ＮＭＯＳを３種類であるとして説明したが、この数は特に限定されることなく自由に設定することができ、同様に定電圧選択回路の単位回路の数も定電圧制御用ＮＭＯＳの数と対応させて設けることができる。
【０１３３】
本実施の形態においては、閾値電圧の設定を定電圧制御用ＮＭＯＳQN１０＞QN１１＞QN１２、すなわち、Ｖthn１０＞Ｖthn１１＞Ｖthn１２として記載したが、これに限定されることなく、閾値電圧の設定をQN１０＜QN１１＜QN１２、すなわち、Ｖthn１０＜Ｖthn１１＜Ｖthn１２として設定することもできる。
【０１３４】
また、実施の形態１，実施の形態２として、水晶発振回路の発振用インバータにて最適発振用インバータを選択できるもの、定電圧発生回路の定電圧制御回路の最適ＮＭＯＳを選択できるものとして別々に例を挙げて説明したが、図１に示されるように、同時に実施の形態１の定電圧発生回路と、実施の形態２の水晶発振回路を適用することもでき、この場合最も低消費電力化が図れることはいうまでもない。この場合、前記選択信号ＳＥＬ１〜３を形成する第１の選択信号形成回路と、前記選択信号ＳＥＬ１０〜１２を形成する第２の選択信号形成回路が必要となるが、前記モニタ用パッドは共用することができる。また、前述したように、前記第１の選択信号形成回路と第２の選択信号形成回路の回路構成は同一にすることもできる。そして、図１のように構成した場合、水晶発振回路の発振用インバータのショート電流測定結果と、定電圧Ｖregの測定結果とによる組み合わせの中から最適な組み合わせを選択することができ、安定した発振特性を確保しつつ、歩留りを向上させることができ、さらに一層の低消費電力化を図ることができる。
【０１３５】
以上、実施の形態１，２を用いて本発明の水晶発振回路、定電圧発生回路、発振用インバータユニット選択回路、選択信号形成回路について述べてきたが、前記発振用インバータユニット選択回路、選択信号形成回路は図示した回路構成に限定されることなく様々な回路構成にて実現することができ、例えば、フューズの切断は高電圧の印加でなくとも、レーザーにてポリシリコンにて形成されたフューズを切断することもできる。
【０１３６】
＜実施の形態３＞
次に、図９に腕時計に用いられる電子回路の一例が示されている。
【０１３７】
この腕時計は、図示しない発電機構を内蔵している。使用者が腕時計を装着し腕を動かすと、発電機構の回転錘が回転し、そのときの運動エネルギーにより発電ロータが高速回転され、発電ステータス側に設けられた発電コイル３００から交流電圧が出力される。
【０１３８】
この交流電圧が、ダイオード３０２で整流され、二次電池３０１を充電する。この二次電池３０１は、昇圧回路３０３および補助コンデンサ３０４と共に主電源を構成する。
【０１３９】
本実施の形態では、二次電池の電圧が低くて時計の駆動電圧に満たないときには、昇圧回路３０３により二次電池の電圧を時計駆動可能な高電圧に変換し、補助コンデンサ３０４に蓄電する。そして、この補助コンデンサ３０４の電圧を電源として時計回路が動作する。
【０１４０】
この時計回路は、実施の形態１，２に記載した発振回路と定電圧発生回路を含む半導体装置として構成されており、この半導体装置に端子を介して接続された水晶振動子Ｘ’ｔａｌを用いて予め設定された発振周波数、ここで３２７６８Ｈｚの周波数の発振出力を生成し、この発振出力を分周することにより、一秒ごとに極性の異なる駆動パルスを出力するように構成されている。この駆動パルスは、時計回路に接続されたステップモータの駆動コイル３０６へ入力される。これにより、図示しないステップモータは、駆動パルスが通電されるごとにロータを回転駆動し、図示しない時計の秒針、分針、時針を駆動し、時刻を表示板にアナログ表示することになる。
【０１４１】
ここで、本実施の形態の時計回路３３０は、前述した主電源から供給される電圧により駆動される電源電圧回路部２２０と、この電源電圧からこの値よりも低い所定の一定電圧Ｖregを生成する実施の形態２に記載した定電圧発生回路２１０と、この定電圧Ｖregにより駆動される定電圧動作回路部２４０とを含んで構成される。
【０１４２】
図１０には、前記時計回路３３０のより詳細な機能ブロック図が示されている。
【０１４３】
定電圧動作回路部２４０は、外部接続された水晶振動子Ｘ’ｔａｌを一部に含んで構成された実施の形態１に記載した水晶発振回路２００と、波形整形ゲート２０１と、高周波分周回路２０２とを含んで構成される。
【０１４４】
前記電源電圧回路部２２０は、レベルシフタ２０３と、中低周波分周回路２０４と、その他の回路２０５とを含んで構成される。なお、本実施の形態の時計回路では、前記電源電圧回路部２２０と、定電圧発生回路２１０とは、主電源から供給される電圧により駆動される電源電圧動作回路部２４０を構成している。
【０１４５】
前記水晶発振回路２００は、水晶振動子Ｘ’ｔａｌを用いて基準周波数ｆｓ＝３２７６８Ｈｚの正弦波出力を波形整形ゲート２０１に出力する。
【０１４６】
前記波形整形ゲート２０１は、この正弦波出力を矩形波に整形した後、高周波分周回路２０２へ出力する。
【０１４７】
前記高周波分周回路２０２は、基準周波数３２７６８Ｈｚを２０４８Ｈｚまで分周し、その分周出力をレベルシフタ２０３を介して中低周波数分周回路２０４へ出力する。
【０１４８】
前記中低周波数分周回路２０４は、２０４８Ｈｚまで分周された信号を、さらに１Ｈｚまで分周し、その他の回路２０５へ入力する。
【０１４９】
前記その他の回路２０５は、１Ｈｚの分周信号に同期してコイルを通電駆動するドライバ回路を含んで構成され、この１Ｈｚの分周信号に同期して時計用駆動用ステップモータを駆動する。
【０１５０】
本実施の形態の時計回路において、主電源から供給される電源電圧Ｖssにより回路全体が駆動される電源電圧動作回路部２４０以外に、これにより低い定電圧Ｖregで駆動される定電圧動作回路部２２０を設けたのは以下の理由による。
【０１５１】
すなわち、このような時計回路では、長期間安定した動作を確保するために、その消費電力を低減することが必要となる。
【０１５２】
通常、回路の消費電力は、信号の周波数、回路の容量に比例し、さらに供給電源電圧の二乗に比例して増大する。
【０１５３】
ここで、時計回路に着目してみると、回路全体の消費電力を低減するためには、回路各部に供給する電源電圧を低い値、たとえばＶre gに設定すれば良い。この定電圧発生回路２１０は、実施の形態２に記載したように、前記水晶発振回路２００の発振動作を補償する範囲で最小の定電圧Ｖregを形成することができる。
【０１５４】
次に、信号周波数に着目してみると、時計回路は、信号周波数が高い水晶発振回路２００、波形整形ゲート２０１、高周波分周回路２０２と、それ以外の回路２０５とに大別することができる。この信号の周波数は、前述したように回路の消費電力と比例関係がある。
【０１５５】
そこで、本実施の形態の定電圧発生回路２１０は、主電源から供給される電源電圧Ｖssから、それより低い定電圧Ｖregを生成し、これを高周波信号を扱う回路部２３０、すなわち水晶発振回路２００、波形整形ゲート２０１、高周波分周回路２０２へ供給している。このように、前記高周波信号を扱う回路２３０に対して供給する駆動電圧を低くすることにより、定電圧発生回路２１０の負担をさほど増加させることなく、時計回路全体の消費電力を効果的に低減することができる。
【０１５６】
なお、本実施の形態において、高周波分周回路２０２と中低周波分周回路２０４との間にレベルシフタ２０３を設けたのは、以下の理由による。
【０１５７】
高周波分周回路２０２の出力波高値は、定電圧Ｖregレベルであり、主電源の電圧Ｖssの波高値より小さい。このため、前記電源電圧Ｖssで駆動されている中低周波分周回路２０４に、高周波分周回路２０２の定電圧Ｖregレベルの出力をそのまま入力しても、この入力値が中低周波分周回路２０２の初段のロジックレベルの電圧を超えないため、中低周波分周回路２０４が正常に動作しない。よって、前記中低周波分周回路２０４が正常に動作するように、前記レベルシフタ２０３を使い、前記高周波分周回路２０２の出力波高値を定電圧レベルから電源電圧レベルまで引き上げている。
【０１５８】
以上述べたように、本実施の形態の時計回路およびこれを含む電子回路は、実施の形態１の水晶発振回路、実施の形態２の定電圧発生回路を含んでいるために、製造ばらつきによらず、発振用インバータの動作がマージンを確保しつつ、最小の定電圧を前記水晶発振回路に供給することができるため、電子回路、時計回路の低消費電力化が図れる。したがって、前述したような、時計または携帯用の電子機器において、発振動作を安定して行なうことができるだけでなく、使用電池の長寿命化を図ることができ、時計又は携帯用の電子機器の使い勝手を向上することができる。
【０１５９】
【図面の簡単な説明】
【図１】本発明による実施の形態２の定電圧発生回路及び実施の形態１の水晶発振回路を有する発振回路の概略図である。
【図２】本発明による実施の形態１の水晶発振回路を有する発振回路の概略図である。
【図３】本発明による実施の形態１の発振用インバータ選択回路の概略図である。
【図４】本発明による実施の形態１の発振停止電圧と選択信号の関係を示すタイミングチャートの概略図である。
【図５】本発明による発振用インバータのショート電流を測定する方法について説明するための図と、発振停止電圧とショート電流との関係を示すグラフである。
【図６】本発明による実施の形態１の水晶発振回路のゲート波形と，ドレイン波形を示す概略図である。
【図７】本発明による実施の形態２の定電圧発生回路を有する発振回路の概略図である。
【図８】本発明による実施の形態２の定電圧と選択信号の関係を示すタイミングチャートの概略図である。
【図９】本発明による実施の形態３の時計の機能ブロック図である。
【図１０】本発明による実施の形態３の携帯用電子機器の機能ブロック図である。
【図１１】本発明による従来の定電圧発生回路及び水晶発振回路を有する発振回路の概略図である。
【図１２】従来の定電圧発生回路における定電流源と接続されたＮＭＯＳに流れる定電流とゲート−ソース間電圧との関係を示すグラフである。
【図１３】定電圧|Ｖreg|と発振停止電圧|Ｖsto|に関する温度と電圧の関係を示す図である。
【符号の説明】
１０・・・発振用インバータ群
２０Ｐ，２０Ｎ・・・選択制御回路（水晶発振回路）
３０・・・選択制御回路（定電圧発生回路）
４０・・・定電圧制御回路
ＩＮＶ１〜３・・・発振用インバータユニット
Ｐ１〜Ｐ３・・・パッド
ＯＰ・・・オペアンプ
Ｒｆ・・・帰還抵抗
ＣＧ，ＣＤ・・・補償用コンデンサ
Ｘ’ｔａｌ・・・水晶振動子
Ｕ１〜Ｕ４・・・単位回路
Ｆ１〜Ｆ３・・・フューズ回路
ｆ１〜ｆ３・・・フューズ
Ｒ１〜Ｒ３・・・抵抗
Ｉ１〜Ｉ３・・・出力インバータ
２００・・・水晶発振回路
２０１・・・波形整形用ゲート
２０２・・・高周波分周回路
２０３・・・レベルシフタ
２０４・・・中低周波分周回路
２０５・・・その他回路
２１０・・・定電圧発生回路
２２０・・・電源電圧回路部
２３０・・・定電圧駆動動作回路部
２４０・・・電源電圧動作回路
３００・・・発電コイル
３０１・・・二次電池
３０２・・・ダイオード
３０３・・・昇圧回路
３０４・・・補助コンデンサ
３０６・・・時計用モータコイル[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention provides an oscillation circuit,HalfConductor devices and portable electronic devices and watches equipped with themSekiI do.
[0002]
[Background Art]
2. Description of the Related Art Conventionally, an oscillation circuit using a crystal oscillator has been widely used in watches, portable telephones, computer terminals, and the like. In such a portable electronic device or watch, it is necessary to save power consumption and extend the life of the battery.
[0003]
From the viewpoint of saving power consumption, the present inventor analyzed the power consumption of an electronic circuit used in a portable electronic device, particularly a wristwatch. From this analysis, it has been confirmed that, among the electronic circuits formed on the printed circuit board, in the semiconductor device, the power consumption of the oscillation circuit portion occupies a larger proportion than other circuit portions. That is, it has been found that reducing power consumption in an oscillation circuit portion of an electronic circuit used in a portable electronic device is effective in extending the life of a battery used.
[0004]
FIG. 11 shows an example of a conventional crystal oscillation circuit and a constant voltage generation circuit.
[0005]
This crystal oscillation circuit includes a crystal resonator X'tal, an oscillation inverter INV0, and a high resistance Rf forming a feedback circuit. The feedback circuit includes a capacitor C for phase compensation in addition to the resistor Rf.D, CG, And the feedback output of the drain output of the oscillation inverter INV0 to the gate of the oscillation inverter INV0 as a 180 ° phase-inverted gate input.
[0006]
Conventionally, an oscillation inverter INV0 used in such a crystal oscillation circuit includes a pair of P-type field effect transistors (hereinafter, referred to as PMOS) QP.0, N-type field effect transistor (hereinafter referred to as NMOS) QN0And each PMOS QP0, NMOS QN0, And the drain functions as an output side. And each of the transistors QP0, QN0Have their drain sides connected to each other, and their source sides connected to the ground voltage Vdd side and the negative constant voltage Vreg side, respectively.
[0007]
In the crystal oscillation circuit having the above configuration, when the constant voltage Vreg is applied to the oscillation inverter INV0, the output of the oscillation inverter INV0 is inverted by 180 degrees and fed back to the gate. Thereby, the PMOS QP constituting the oscillation inverter INV00, NMOS QN0Are alternately turned on and off, the oscillation output of the crystal oscillation circuit gradually increases, and finally the crystal resonator X'tal performs a stable oscillation operation.
[0008]
However, in the conventional crystal oscillation circuit, the PMOS QP is always used both at startup and after stable oscillation.0, NMOS QN0Since both transistors are turned on and off alternately, there is a problem described below.
[0009]
In the conventional crystal oscillation circuit, PMOSQP0, NMOS QN0Are alternately turned on and off. In this case, the PMOSQP0Is turned on, most of the energy charged in the crystal unit X'tal is discharged as it is. Therefore, in the next charging cycle, the crystal unit X'tal must be charged from the beginning, and the present inventor has found that this charging is a major problem in reducing the power consumption of the entire circuit. Was.
[0010]
In other words, in a state where the crystal oscillation circuit is oscillating stably, a stable oscillation state can be maintained without completely discharging the power charged in the crystal resonator X'tal in the charge / discharge cycle. . However, in the conventional circuit, in this charge / discharge cycle, the cycle of discharging the charge power of the crystal unit X'tal as it is and repeating the charge is repeated, which is a major factor in increasing the power consumption of the entire circuit. I was
[0011]
In such a crystal oscillation circuit, the absolute value of the oscillation stop voltage | Vsto |0Threshold voltage of Vthn0, QP of the PMOS0Assuming that the threshold voltage is Vthp0, it can be expressed as in Equation 1.
[0012]
Equation 1: | Vsto | = K · (| Vthp0 | + Vthn0)
Here, the constant K is 0.8 to 0.9, and | Vthp0 | indicates the absolute value of Vthp0. As described above, the oscillation stop voltage Vsto depends on the threshold voltage Vthn0 of the NMOS transistor and the threshold voltage Vthp0 of the PMOS.
[0013]
On the other hand, the constant voltage generation circuit includes an operational amplifier OP and a negative (hereinafter referred to as “-”) input voltage control PMOS QP.2And plus (hereinafter referred to as +) NMOS QN for input voltage control2, Output NMOS QN1It is comprised including. That is, the negative input terminal of the operational amplifier OP is connected to a PMOS QP having a gate connected to the drain and provided between the constant current source and the power supply voltage Vss.2Connected to the drain of Further, the + input terminal of the operational amplifier OP has an NMOS QN having a gate short-circuited to the drain and provided between the constant current source and the power supply voltage Vss.2Connected to the drain.
[0014]
And the NMOS QN2Output NMOS QN, in which the source and the drain thereof are connected in series, the output of the operational amplifier OP is received at the gate, and the source is connected to the power supply voltage Vss.1Is provided. Therefore, the output voltage of the operational amplifier OP, that is, the output voltage Vreg of the constant voltage generation circuit is equal to the PMOS QP2And NMOS QN2Are affected by the respective threshold voltages Vthp2 and Vthn2.
[0015]
That is, the operation of this circuit will be described below.2The constant current flows through the PMOS QP to the signal line 100.2│Vthp2│ (α: constant) depending on the threshold voltage | Vthp2 | Then, the operational amplifier OP and the NMOS QN1As a result, the signal line 101 is controlled to the same potential α | Vthp2 | In addition, NMOS QN2, A potential difference of αVthn2 depending on the threshold voltage Vthn2 occurs between the signal line 101 and the output line 102. Therefore, a constant voltage α (| Vthp2 | + Vthn2) depending on | Vthp2 | + Vthn2 is generated between the output line 102 and the ground potential Vdd.
[0016]
Therefore, the output voltage of the operational amplifier OP, that is, the output voltage Vreg of the constant voltage generation circuit is equal to the PMOS QP2Threshold voltage Vthp2 and NMOS QN2Of the threshold voltage Vthn2. That is, the constant voltage | Vreg | is proportional to | Vthp2 | + Vthn2. Therefore, the conventional crystal oscillation circuit operates using the constant voltage value Vreg depending on | Vthp2 | + Vthn2 as a power supply.
[0017]
Therefore, in the conventional constant voltage generating circuit, even when the values of threshold voltages Vthp2 and Vthn2 vary in the semiconductor manufacturing process and | Vthp2 | or Vthn2 increases, the constant voltage | Vreg | also increases. Therefore, there is an advantage that | Vreg |> | Vsto | is always maintained in the relationship between the constant voltage Vreg and the oscillation stop voltage Vsto, the oscillation operation can be secured, and the yield of the IC can be improved.
[0018]
Conventionally, in order to operate the oscillator with low power consumption, the number of constant current sources for operating the constant voltage generating circuit has been reduced as much as possible within a range where the constant voltage generating circuit can operate. However, with the need for the development of portable devices as described above, in order to reduce the power consumption of the oscillating inverter, the oscillation operation must be ensured (| Vreg |> | Vsto |) while the constant voltage | It has become necessary to lower Vreg | as much as possible. However, when the constant current from the constant current source that operates the constant voltage generating circuit is reduced, the change in the constant voltage Vreg when the constant current fluctuates due to a temperature change.
[0019]
Here, the temperature characteristics of the transistor will be described with reference to the constant voltage generation circuit illustrated in FIG. In this constant voltage generation circuit, the NMOS QN2, PMOSQP2The current values of the constant current sources TA and TB that operate the LED have temperature dependence. That is, when the constant current sources TA and TB are composed of, for example, a depletion type PMOS, the constant current ID can be expressed by the following equation (2). Here, the current amplification factor of the depletion PMOS constituting the constant current source is β, the absolute value of the threshold voltage is | Vth |, and the gate-source voltage is VGSAnd
[0020]
Equation 2: ID= 1/2 · β · (VGS− | Vth |)2
Here, since the gate of the depletion PMOS is short-circuited in order to form a constant current, the VGS becomes 0V.
[0021]
Equation 3: ID= 1/2 · β · (-Vth)2
As shown in Equation 3, the constant current IDDoes not depend on the power supply voltage. Therefore, the constant current IDIs proportional to the square of the temperature-dependent current amplification factor β and the threshold voltage Vth.DAlso varies with temperature changes.
[0022]
FIG. 12 shows the NMOS QN23 is a graph showing the temperature fluctuation of FIG. In FIG. 12, the vertical axis represents the constant current I.DWhere the horizontal axis represents the gate-source voltage VGSRepresents In the graph, three types of curves are shown.2, The curve C shows the case where the threshold voltage is high, and the curve B shows the case where the threshold voltage is between A and C. Although not shown, the PMOS QP2Have similar characteristics. That is, as can be seen from this graph, the variation of the constant voltage Vreg with respect to the temperature change is the variation of the constant current value and the NMOS QN2Threshold voltage Vthn2, PMOS QP2Of the absolute value of the threshold voltage Vthp2.
[0023]
On the other hand, as for the variation of the oscillation stop voltage Vsto with respect to the temperature, since the oscillation stop voltage Vsto depends on the above-described equation 1, the NMOS QN0, PMOSQP0Only the variation of the threshold voltage.
[0024]
Therefore, the temperature coefficient of the constant voltage Vreg is the change amount of the constant current source and the change amount of the threshold voltage (| Vthp2 | + Vthn2), whereas the temperature coefficient of the oscillation stop voltage Vsto is the threshold voltage (| Vthp0 | + Vthn0). ), The temperature coefficient, that is, the temperature characteristic is different.
[0025]
That is, when the temperature characteristics of the constant voltage Vreg and the oscillation stop voltage Vsto are different, for example, when the constant voltage | Vreg | FIG. 13 shows the relationship between the temperature and the voltage with respect to the stop voltage | Vsto |. FIG. 13 is a graph showing the constant voltage Vreg and the oscillation stop voltage Vsto, with the horizontal axis representing temperature and the vertical axis representing voltage. In order to ensure the oscillation operation, | Vreg |> | Vsto | must be ensured at a high temperature in the operation guarantee temperature range, that is, also at the point B shown in FIG. Here, the temperature at the point B is, for example, a heat-resistant temperature of a generally known wristwatch.
[0026]
Therefore, in other low temperature regions, the constant voltage | Vreg | value must be increased more than necessary. That is, in the conventional constant voltage generation circuit and the conventional crystal oscillation circuit, useless power is consumed. Therefore, it can be seen that it is effective to make the temperature characteristics of the constant voltage Vreg and the oscillation stop voltage Vsto the same in order to reduce the power consumption. That is, conventionally, the difference in temperature gradient between the constant voltage Vreg and the oscillation stop voltage Vsto becomes large, and the above-mentioned | Vreg |> | Vsto | On the low-temperature side (or high-temperature side), | Vreg | must be set higher than that required for guaranteeing the oscillation operation. As a result, wasteful power is consumed.
[0027]
However, the oscillation stop voltage Vsto is equal to the PMOS QP which constitutes the oscillation inverter INV0 in the crystal oscillation circuit.0Threshold voltage Vthp0 and NMOS QN0In the conventional oscillation inverter as described above, only the constant voltage Vreg formed in the constant voltage generating circuit can be adjusted to reduce the power consumption. .
[0028]
That is, if the threshold voltage is changed in the formation of the transistor that constitutes the oscillation inverter, the characteristics of the oscillation inverter also change, so that it is necessary to make changes at various points along with the change in the oscillation characteristics. This would make the design difficult. Therefore, it is difficult to keep the constant voltage | Vreg | as low as possible while maintaining the relationship of | Vreg |> | Vsto | in the constant voltage Vreg and the oscillation stop voltage Vsto, and further reduce the power consumption of the oscillation circuit. Could not be planned.
[0029]
[Problems to be solved by the invention]
Therefore, the present invention has been made in view of the above-described problems, and an object thereof is to provide an oscillation circuit including an oscillation inverter,HalfIn a conductor device, a portable electronic device, and a timepiece, low power consumption driving and stable oscillation are performed by adjusting a threshold voltage of a transistor in an oscillation inverter included in an oscillation circuit.
[0030]
[0031]
[Means for Solving the Problems]
(1) The present inventionThe oscillation circuit of
An oscillation inverter group including a plurality of oscillation inverters configured using transistors having different threshold voltages, and any one of the oscillation inverters is selectively used;
A feedback circuit that has a crystal oscillator connected to the output side and the input side of the oscillation inverter group, inverts the phase of the output signal of the oscillation inverter group, and feeds back the oscillation inverter group to a feedback circuit;
It is characterized by including.
[0032]
Therefore,According to the invention of the above (1)According to the oscillation circuit, of the oscillation inverter group, the transistor output of the oscillation inverter can be adjusted to an optimum voltage, and the oscillation output of the crystal oscillation circuit can be set to the optimum state. Power consumption can be reduced.
[0033]
(2) The present inventionThe oscillation circuit ofThe above (1)In addition to the features described in
A selection circuit for selecting any one of the oscillation inverters from the oscillation inverter group is included.
[0034]
Therefore,According to the invention of the above (2)According to the oscillation circuit, an oscillation inverter having an optimum threshold voltage can be selected by the selection circuit.
[0035]
(3) The present inventionThe oscillation circuit ofThe above (2)In addition to the features described in
The oscillation circuit is formed on the same substrate as the test circuit,
In a state where the crystal oscillator is not mounted, the test circuit selects each of the oscillation inverters, and measures the short-circuit current of each of the oscillation inverters. One oscillation inverter is specified, and the selection circuit selects the oscillation inverter.
[0036]
Therefore,According to the invention of the above (3)According to the oscillation circuit, the short-circuit current of each oscillation inverter of the oscillation inverter group formed on the IC chip or the wafer can be measured, so that an optimal oscillation inverter can be obtained regardless of the manufacturing conditions. The yield can be improved, and oscillation characteristics with stable and low power consumption can be obtained. Further, the selection circuit may be formed on the same substrate as the test circuit.
[0037]
(4) The present inventionThe oscillation circuit ofThe above (3)In addition to the features described in
The test circuit is connected to a test pad and controls each of the oscillation inverters via the test circuit by controlling a voltage applied to the test pad.
[0038]
Therefore,According to the invention of the above (4)According to the oscillation circuit, a signal for selecting each of the oscillation inverters can be formed by the test circuit by a combination of voltages applied to the test pads, and the short-circuit current of each oscillation inverter is measured. be able to.
[0039]
(5) The present inventionThe oscillation circuit ofThe above (1) to (4)In addition to the features described in any of
The selection circuit is provided corresponding to the oscillation inverter, and is connected to a plurality of pads, includes a plurality of unit circuits,
The plurality of unit circuits each include any one of a fuse, a nonvolatile memory, and a storage element, and select the oscillation inverter by applying a voltage to the pad.
[0040]
Therefore,According to the invention of the above (5).According to the oscillation circuit, a selection circuit for easily selecting the oscillation inverter can be configured by adding a means including any one of a fuse, a nonvolatile memory, and a storage element.
[0041]
(6) The present inventionThe oscillation circuit ofThe above (1) to (5)In addition to the features described in any of
The oscillation inverter group includes a first oscillation inverter including a transistor having a first threshold voltage, and a transistor having a second threshold voltage different from the first threshold voltage. A second oscillation inverter, and a third oscillation inverter including a transistor having a third threshold voltage different from the first and second threshold voltages. I do.
[0042]
Therefore,According to the invention of the above (6).According to the oscillation circuit, the source / drain current flowing through the oscillation inverter can be adjusted to an optimum current among the three oscillation inverters including the transistor having a small difference in threshold voltage in the oscillation inverter group. In addition, the oscillation output of the crystal oscillation circuit can be set to an optimum state, and low power consumption can be achieved.
[0043]
(7) The present inventionThe oscillation circuit ofThe above (1) to (5)In addition to the features described in
A power supply line of each of the oscillation inverters is connected to a first potential side and a second potential side different in potential from the first potential,
The oscillation circuit is configured to perform amplitude by a potential difference between the first potential and the second potential.
[0044]
Therefore,According to the invention of (7) aboveAccording to the oscillation circuit, since the amplitude of the oscillation inverter can be adjusted between the first power supply and the constant voltage, it is possible to obtain stable and low power consumption oscillation characteristics based on the voltage amplitude. Can be.
[0045]
(8) The present inventionThe oscillation circuit ofThe above (7)In addition to the features described in
A potential difference between the first potential and the second potential is larger than an absolute value of an oscillation stop voltage of the oscillation inverter.
[0046]
Therefore,According to the invention of (8) aboveAccording to the oscillation circuit, a stable oscillation operation can be ensured by the oscillation inverter.
[0047]
(9) The present inventionThe oscillation circuit of(7) or (8) aboveIn addition to the features described in
While the short-circuit current flowing to the selected oscillation inverter satisfies the condition that the ON current of the transistor constituting the selected oscillation inverter is larger, the selection of the oscillation inverter is performed,
A difference between the first potential and the second potential is set to a minimum voltage.
[0048]
Therefore,According to the invention of the above (9).According to the oscillation circuit, a stable and low power consumption oscillation operation can be performed by the oscillation inverter, and it is possible to cope with a low power supply voltage.
[0049]
(10) The present inventionThe constant voltage generation circuit of
A constant voltage control circuit having one end connected to the first potential side, the other end connected to the constant voltage output side, including a plurality of transistors having different threshold voltages, and one of the transistors being selectively used;
An operational amplifier in which a reference voltage of the constant voltage control circuit is input to one terminal and a given reference voltage is input to the other terminal;
A transistor having one end connected to the other end of each of the transistors of the constant voltage control circuit, the other end connected to the second potential side, and receiving an output of the operational amplifier to control a gate input voltage;
It is characterized by including.
[0050]
Therefore,According to the invention of the above (10).According to the constant voltage generating circuit, the value of the constant voltage at the time of selecting each transistor of the transistor group formed on the IC chip can be measured at the monitor terminal. And a constant voltage with low power consumption can be obtained in almost the same chip area.
[0051]
(11) The present inventionThe constant voltage generation circuit ofThe above (10)In addition to the features described in
The constant voltage generation circuit includes a selection circuit that selects one transistor from a plurality of transistors in the constant voltage control circuit.
[0052]
Therefore,According to the invention of (11) aboveAccording to the constant voltage generation circuit, the optimum transistor can be selected by the selection circuit.
[0053]
(12) The present inventionThe constant voltage generation circuit ofThe above (11)In addition to the features described in
The constant voltage generation circuit is connected to a monitor terminal, and is provided on the same substrate as the test circuit.
In the inspection step, the test circuit selects each transistor in the constant voltage control circuit, and measures the output voltage of each transistor in the constant voltage control circuit at the monitor terminal, whereby the test circuit controls the constant voltage control circuit. One transistor is specified from a plurality of transistors, and the transistor is selected by the selection circuit.
[0054]
Therefore,According to the invention of (12) aboveAccording to the constant voltage generating circuit, the value of the constant voltage at the time of selecting each transistor of the transistor group formed on the IC chip can be measured at the monitor terminal. And a constant voltage with low power consumption can be obtained in almost the same chip area.
[0055]
(13) The present inventionThe constant voltage generation circuit ofThe above (12)In addition to the features described in
The test circuit is connected to a test pad and controls each voltage in the constant voltage control circuit via the test circuit by controlling a voltage applied to the test pad. .
[0056]
Therefore,According to the invention of the aforementioned (13).According to the constant voltage generation circuit, a signal for selecting each transistor of the constant voltage control circuit can be formed by the test circuit by a combination of voltages applied to the test pads. The measured reference voltage can be measured.
[0057]
(14) The present inventionThe constant voltage generation circuit ofThe above (10) to (13)In addition to the features described in any of the above,
The selection circuit includes a plurality of unit circuits formed corresponding to the plurality of transistors in the constant voltage control circuit and connected to a plurality of pads,
The plurality of unit circuits each include one of a fuse, a non-volatile memory, and a storage element, and select the transistor by applying a voltage to the pad.
[0058]
Therefore,According to the invention of the above (14).According to the constant voltage generating circuit, by adding a means including any one of a fuse, a nonvolatile memory, and a storage element, it is possible to easily configure a selecting circuit for selecting the oscillation inverter.
[0059]
(15) The present inventionThe constant voltage generation circuit ofThe above (10) to (14)In addition to the features described in any of
The constant voltage control circuit includes a transistor having a fourth threshold voltage, a transistor having a fifth threshold voltage different from the fourth threshold voltage, and a sixth transistor having a fourth threshold voltage different from the fourth and fifth threshold voltages. Wherein each of the transistors has one end connected to the first potential side and the other end connected to the constant voltage output side.
[0060]
Therefore,According to the invention of the above (15).According to the constant voltage generation circuit, the constant voltage value of three types of transistors having different threshold voltages in the test circuit formed on the IC chip can be measured at the monitor terminal. Thus, an optimum constant voltage can be obtained irrespective of manufacturing conditions, and a constant voltage with low power consumption can be obtained with almost the same chip area.
[0061]
(16) The present inventionThe constant voltage generation circuit ofThe above (10) to (15)In addition to the features described in any of the above,
An output voltage of the constant voltage generation circuit is supplied to an oscillation circuit.
[0062]
Therefore,According to the invention of the above (16).According to the constant voltage generation circuit, the constant voltage can be adjusted according to the oscillation characteristics of the oscillation circuit, so that an optimum constant voltage can be supplied to the oscillation circuit.
[0063]
(17) The present inventionThe semiconductor device of
An oscillation circuit, a constant voltage generation circuit, a semiconductor device including a test circuit,
The oscillation circuit includes:
An oscillation inverter group including a plurality of oscillation inverters configured using transistors having different threshold voltages, and any one of the oscillation inverters is selectively used;
A first selection circuit for selecting one oscillation inverter from a plurality of oscillation inverters in the oscillation inverter group;
A feedback circuit that inverts the phase of an output signal of the oscillation inverter group to which an external crystal oscillator and an output side and an input side are connected, and that performs feedback input to the oscillation inverter group;
Including
The constant voltage generating circuit,
A constant voltage control circuit having one end connected to the first potential side, the other end connected to the constant voltage output side, including a plurality of transistors having different threshold voltages, and one of the transistors being selectively used;
An operational amplifier in which a reference voltage of the constant voltage control circuit is input to one terminal and a given reference voltage is input to the other terminal;
A transistor having one end connected to the other end of each transistor of the constant voltage control circuit, the other end connected to the second potential side, and a gate input voltage controlled by receiving the output of the operational amplifier;
A second selection circuit that selects one transistor from a plurality of transistors in the constant voltage control circuit;
Including
The test circuit is connected to the oscillation circuit and the constant voltage generation circuit, respectively,
A monitor terminal for monitoring an output voltage of the constant voltage generating circuit, and a monitor terminal provided to be connected to the test pad;
In the inspection step, by controlling a voltage applied to the test pad while applying a voltage to the monitor terminal, each of the oscillation inverters is selected via the test circuit, and each of the oscillation inverters is selected. Measure the short-circuit current of each inverter,
After measuring the short-circuit current, by controlling the voltage applied to the test pad, each transistor in the constant voltage control circuit is selected via the test circuit, and the output voltage of each transistor is monitored by the monitor terminal. Measure each at
As long as the oscillation operation of the oscillation inverter can be ensured, the oscillation inverter in the oscillation circuit is selected by the first selection circuit, and the transistor in the constant voltage control circuit in the constant voltage generation circuit is The selection is performed by the second selection circuit.
[0064]
Therefore,According to the invention of the above (17).According to the semiconductor device, the optimum combination of the short-circuit current and the constant voltage can be selected from the combination of the measurement result of the short-circuit current of the oscillation inverter of the crystal oscillation circuit and the measurement result of the constant voltage. , A stable oscillation output of the oscillation circuit can be obtained, the yield can be improved, and the power consumption can be further reduced.
[0065]
(18) The present inventionPortable electronic devices
The above (1) to (9)Wherein the operation reference signal is formed from the oscillation output of the oscillation circuit.
[0066]
Therefore,According to the invention of the above (18).According to the portable electronic device, it is possible to reduce the power consumption of the electronic circuit while securing the operation margin of the oscillation inverter, regardless of the manufacturing variation of the portable electronic device, and to stabilize the oscillation operation in the portable electronic device. In addition to this, it is possible to extend the life of the battery used, and to improve the usability of the portable electronic device.
[0067]
(19) The present inventionPortable electronic devicesThe above (18)In addition to the features described in
Forming a supply voltage to the oscillation circuitThe above (10) to (16)Wherein the constant voltage generating circuit is provided.
[0068]
Therefore,According to the invention of the above (19),According to the portable electronic device, since the minimum constant voltage can be further supplied to the oscillation circuit, the power consumption of the electronic circuit can be reduced.
[0069]
(20) The present inventionThe clock is(19)In addition to the features described in
The above (1) to (9)And a clock reference signal is formed from an oscillation output of the oscillation circuit.
[0070]
Therefore,According to the invention of (20) aboveAccording to the timepiece, it is possible to stably perform the oscillating operation of the timepiece while securing the operation margin of the oscillation inverter irrespective of the manufacturing variation of the timepiece, and to extend the life of the battery used. It is possible to improve the usability of the watch.
[0071]
(21) The present inventionThe clock isThe above (20)In addition to the features described in
Forming a supply voltage to the oscillation circuitThe above (10) to (16)Wherein the constant voltage generating circuit is provided.
[0072]
Therefore,According to the invention of the above (21).According to the timepiece, the minimum constant voltage can be further supplied to the oscillation circuit, so that the power consumption of the timepiece circuit can be reduced.
[0073]
BEST MODE FOR CARRYING OUT THE INVENTION
Next, a preferred embodiment of the present invention will be described in detail with reference to the drawings.
[0074]
<Embodiment 1>
FIG. 2 shows a constant voltage generation circuit and a crystal oscillation circuit according to a preferred first embodiment of the present invention. The crystal oscillation circuit of the present embodiment is a crystal oscillation circuit used in a quartz wristwatch. The members corresponding to the circuit shown in FIG. 11 are denoted by the same reference numerals, and description thereof will be omitted.
[0075]
In the crystal oscillation circuit of the present embodiment, an oscillation inverter group is formed by a plurality of oscillation inverter units, and each threshold voltage of PMOS / NMOS constituting the oscillation inverter unit is set for each oscillation inverter unit. It is formed differently so that an optimum oscillation inverter unit can be selected.
[0076]
The crystal oscillation circuit shown in FIG. 2 will be described. The crystal oscillation circuit of the present embodiment includes an oscillation inverter group 10, selection control circuits 20P and 20N, a crystal oscillator X'tal, and a high resistance Rf forming a feedback circuit. Here, the MOS is formed on an IC chip formed on a semiconductor substrate, and the other elements are mounted on a printed circuit board by being connected to the IC chip. The feedback circuit includes a capacitor C for phase compensation in addition to the resistor Rf.D, CG, And the drain output of the oscillation inverter group 10 is fed back to the gate of the oscillation inverter unit INV1 at the first stage of the oscillation inverter group 10 as a gate input whose phase is inverted by 180 degrees.
[0077]
In the oscillation inverter group 10, the PMOS QP4And NMOS QN4Oscillating inverter unit INV1, PMOSQP5And NMOS QN5Oscillation inverter units INV2 and PMOSQP6And NMOS QN6Is formed in the third inverter unit INV3 for oscillation.
[0078]
Each of the oscillation inverter units INV1 to INV1 to 3 is connected to a first potential side and a second potential side with a lower voltage, respectively, and is configured to be supplied with power and driven by a potential difference between the two potentials. I have. Here, in the crystal oscillation circuit of the present embodiment, the first potential is set to the ground voltage Vdd, and the second potential is set to the negative constant voltage Vreg supplied from the constant voltage generation circuit. .
[0079]
Each transistor in the oscillation inverter units INV1 to 3 constituting the oscillation inverter group 10 is formed with a different threshold voltage for each of the oscillation inverter units. For example, NMOSQN4, QN5, QN6Are set to Vthn4> Vthn5> Vthn6, and the PMOSQP is set according to the magnitude of the threshold voltage of each NMOS.4, QP5, QP6Are formed so that | Vthp4 |> | Vthp5 |> | Vthp6 |. The threshold voltage is controlled such that the threshold voltage differs for each oscillation inverter unit by controlling the implantation concentration of impurities at the time of transistor formation. For example, as a difference between these threshold voltages, the potential difference between Vthn4 and Vthn5, Vthn5 and Vthn6, Vthp4 and Vthp5, and Vthp5 and Vthp6 can be about 0.1V.
[0080]
Each of the oscillating inverter units INV1 to INV3 is connected to one end of the capacitor C to which the ground voltage Vdd is applied.GAnd the respective input gates are electrically connected in common. Further, each of the oscillation inverter units INV1 to INV1 to 3 has a capacitor C to which each output node is connected in common and a ground voltage Vdd is applied to one end.DAnd the other end of the crystal unit X'tal. The other end of the crystal unit X'tal is connected to the capacitor CG, The gate inputs of the oscillation inverter units INV1 to 3 and one end of the feedback resistor Rf. Further, the other end of the feedback resistor Rf is connected to each output section of each oscillation inverter unit INV1-3, and the output of each oscillation inverter unit INV1-3 is fed back to each gate.
[0081]
Further, each of the oscillation inverter units INV1 to 3 is provided so as to be connected between an NMOS selection control circuit 20N and a PMOS selection control circuit 20P to which a selection signal is input. The NMOS selection control circuit 20N includes an NMOS QN receiving a selection signal at its gate.7~ QN9And the PMOS selection control circuit 20P includes a CMOS inverter circuit IP having a gate receiving a selection signal.1~ IP3And the PMOS QP receiving its output at each gate7~ QP9It consists of. That is, the PMOS QP constituting the PMOS selection control circuit 20P7~ QP9Each of the gates receives an inverted signal of each of the selection signals.
[0082]
The connection of the PMOS selection control circuit 20P, the NMOS selection control circuit 20N, and the oscillation inverter group 10 will be described below by taking the oscillation inverter unit INV1 as an example. The oscillation inverter units INV2 and INV3 have exactly the same configuration.
[0083]
PMOS QP included in the PMOS selection control circuit 20P7Means that the power supply voltage Vss is applied to the source and the drain is the PMOS QP4Connected to the source. The NMOS QN included in the NMOS selection control circuit 20N7Means that a constant voltage Vreg is applied to the source and the drain is the NMOS QN4Connected to the source. And the selection control NMOS QN7The selection signal SEL1 instructing selection / non-selection of the oscillation inverter unit INV1 in the oscillation inverter group 10 is input to the gate of7Of the selection signal SEL1 is applied to the gates of. That is, when the selection signal SEL1 is at a high level, the oscillation inverter unit INV1 can be in a selected state, and when the selection signal SEL1 is at a low level, the oscillation inverter unit INV1 can be in a non-selected state.
[0084]
Although the oscillation inverter unit INV1 has been described as an example, the configuration of the oscillation inverter units INV2 and INV3 is the same as described above, and the selection signal SEL2 is input to the gate of the oscillation inverter unit INV2. PMOS QP for selection control8And a selection control NMOS QN whose gate receives an inverted signal of the selection signal SEL2.8Is provided. Similarly, in the inverter INV3, the selection control NMOS QN whose selection signal SEL3 is input to the gate is provided.9And a selection control PMOS QP whose gate receives an inverted signal of the selection signal SEL1.9Are similarly provided.
[0085]
As described above, the oscillation inverter group 10 and the selection control circuits 20P and 20N constituted by the oscillation inverter units INV1 to 3 having different threshold voltages respectively make the oscillation output as the crystal oscillation circuit an optimum state. The oscillation inverter group 10 is provided for adjusting the transistor output of the oscillation inverter unit to an optimum voltage.
[0086]
That is, the input of the selection signals SEL1 to SEL3 to the selection control circuits 20P and 20N controls the activation of the oscillation inverter units INV1 to INV1 to 3 and provides an oscillation inverter unit having a transistor formed with an optimum threshold voltage. Is to select. The method and circuit for switching the voltage levels of the selection signals SEL1 to SEL3 will be described later in detail with reference to FIG.
[0087]
Next, a method of selecting an oscillation inverter unit in the crystal oscillation circuit of the present embodiment will be described. In the present embodiment, for example, a case where the oscillation inverter unit INV1 is selected will be described.
[0088]
The selection signal SEL1 is set to the high level, and the selection control PMOS QP7Low level, NMOS QN7Since a high level voltage is applied to the gate of the PMOS QP7And NMOS QN7Turns on. Therefore, in the oscillation inverter unit INV1, the PMOS QP4Source is ground voltage Vdd, NMOS QN4Is electrically connected to the constant voltage Vreg, thereby selecting the oscillation inverter unit INV1.
[0089]
On the other hand, since the selection signals SEL1 and SEL2 are at the low level, the selection control PMOS QP8, QP9Are applied with inverted signals of the selection signals SEL1 and SEL2, that is, a high-level signal.8, QP9Turns off. Then, the selection control NMOS QN8, QN9Are applied with the selection signals SEL1 and SEL2, that is, a low-level signal.8, QN9Turns off. Therefore, the oscillation inverter units INV3 and INV4 are electrically disconnected from the two power supplies and are not selected.
[0090]
Next, a method of forming the selection signals SEL1 to SEL3 will be described with reference to FIG.
[0091]
FIG. 3 shows an oscillation inverter unit selection circuit according to a preferred first embodiment of the present invention. The oscillation inverter unit selection circuit according to the present embodiment includes a selection signal SEL1 for selecting an optimum oscillation inverter unit from the oscillation inverter group 10 including the oscillation inverter units INV1 to 3 in the crystal oscillation circuit. 2 to 3 are circuits.
[0092]
The oscillation inverter unit selection circuit is composed of unit circuits corresponding to the number of the oscillation inverter units. For example, for a crystal oscillation circuit having three types of oscillation inverter units INV1 to 3 shown in FIG. Three unit circuits U1 to U3 are provided. That is, the oscillation inverter unit selection circuit includes three types of pads P1 to P3 and three types of fuse circuits F1 to F3. Each of the fuse circuits F1 to F3 has one end connected to the ground voltage Vdd, the other end connected to the pads P1 to P3, the fuses f1 to f3, one end connected to the power supply voltage Vss, and the other end connected to the pad and the pad. It is configured to include resistors R1 to R3 connected in series with the other ends of the fuses f1 to f3, and output inverters I1 to I3.
[0093]
For example, when the unit circuit U1 is a circuit for forming the selection signal SEL1, the output of the unit circuit U1 is the NMOS QN of the oscillation inverter unit INV1.7Via the inverter of the selection control circuit 20P in the crystal oscillation circuit.7Input to the gate.
[0094]
In the oscillation inverter unit selection circuit of the present embodiment, fuses f1 to f3 of fuse circuits F1 to F3 can be cut by applying a high voltage of, for example, about 20V. For example, when the oscillation inverter unit INV1 is selected, first, a high voltage is applied to the pad P1 and the fuse f1 is cut off so that a current flows from the pad P1 to the power supply Vss via the resistor R1. To As a result, the voltage input to the output inverter INVU1 goes low, and the output voltage of the output inverter INVU1, that is, the output signal of the unit circuit U1 in the oscillation inverter unit selection circuit goes high. Therefore, the selection signal SEL1 shown in FIG.7Turns on and the selection control PMOS QP7Turns off.
[0095]
Although the case where the oscillation inverter unit INV1 is selected has been described above, the selection of INV2 and INV3 can be performed in the same manner. For example, when selecting the oscillation inverter unit INV2, a high voltage is applied to the pad P2, the fuse f2 of the unit circuit U2 is cut off, and when the oscillation inverter unit INV3 is selected, a high voltage is applied to the pad P3. The desired oscillation inverter unit can be similarly selected by cutting the fuse f3 of the unit circuit U3 by applying the voltage. Here, in the present embodiment, a method of storing information by cutting a fuse has been described as an example. However, the present invention is not limited to this, and information can be stored using a nonvolatile memory, a storage element, or the like.
[0096]
FIG. 4 is a timing chart showing the relationship between the oscillation stop voltage Vsto and the selection signals SEL1 to SEL3. In FIG. 4, the horizontal axis represents time. Here, between the oscillation stop voltage Vsto and the ground voltage Vdd, the oscillation stop voltage | Vsto | increases as the difference voltage increases.
[0097]
First, when the selection signal SEL1 is set to the high level, the oscillation stop voltage | Vsto | becomes K (| Vthp7 | + Vthn7) (K: constant) according to the above-described equation 1. When the selection signal SEL1 is at a low level and the selection signal SEL2 is at a high level, the oscillation stop voltage | Vsto | becomes K (| Vthp8 | + Vthn8). When the selection signal SEL2 is at a low level and the selection signal SEL3 is at a high level, the oscillation stop voltage | Vsto | becomes K (| Vthp9 | + Vthn9). That is, the oscillation stop voltage | Vsto | when SEL1 is set to the high level is the lowest, and the oscillation stop voltage | Vsto | is highest when the SEL3 is set to the high level.
[0098]
By the way, the fuse in the oscillation inverter unit selection circuit is cut at the time of inspection of the IC. At this time, first, the NMOS QN of the selection control circuit 20N connected to the oscillation inverter group 10 is turned off.7~ QN9The oscillation inverter unit is obtained by measuring the value of the negative constant voltage Vreg, which is the output voltage of the constant voltage generation circuit, and the short-circuit current Is flowing through each of the oscillation inverter units INV1 to INV1-3. Is selected.
[0099]
FIG. 5A shows a method for measuring the short-circuit current Is flowing through the oscillation inverter unit, and FIG. 5B shows an oscillation in which the vertical axis represents the oscillation stop voltage | Vsto | and the horizontal axis represents the short-circuit current Is. 5 is a graph showing a relationship between stop voltage | Vsto | and short-circuit current Is.
[0100]
As shown in the figure, the short-circuit current of the oscillation inverter unit is measured by the PMOS QPSThe ground voltage Vdd is applied to the source of the NMOS QNSIs applied by applying a constant voltage Vreg to the source of the transistor QPs and the common gate and the common drain of the PMOS QPs and the NMOS QNs, and measuring a current flowing between the ground voltage Vdd and the constant voltage Vreg.
[0101]
At this time, in the graph of the relationship between the oscillation stop voltage | Vsto | and the short-circuit current Is of the oscillation inverter unit, the constant voltage Vreg and the oscillation stop voltage Vsto are | Vreg |> | Vsto | and | Vreg | must be kept as low as possible.
[0102]
That is, for the short current Is, the PMOS QPSIt is necessary to select the oscillation inverter unit and the constant voltage Vreg so as to be equal to or higher than the on-voltage, that is, equal to or higher than the threshold voltage | VthpS | and the lowest constant voltage | Vreg |. Further, with respect to the oscillation stop voltage | Vsto |SIt is necessary to select a voltage equal to or lower than the ON voltage, that is, a voltage lower than the threshold voltage VthnS. Therefore, in order to reduce power consumption, the short-circuit current Is and the oscillation stop voltage | Vsto | must be within the range of region 1 shown in the figure. On the other hand, in order to select an oscillation inverter unit that satisfies this condition and can cope with the recent reduction in the power supply voltage, the oscillation inverter with the lowest short-circuit current that stably oscillates within a range where the on / off operation of the transistor is compensated for It is necessary to select a unit. That is, by selecting the optimum oscillation inverter unit that satisfies this condition according to the result of the short-circuit current measurement described above, the power consumption of the crystal oscillation circuit can be reduced.
[0103]
For this reason, in the IC inspection process, before mounting the crystal unit X'tal on the substrate using a test circuit (not shown) and a test pad connected to the test circuit, each oscillation inverter unit is used. The short-circuit current Is is measured at INV1 to 3, and the short-circuit current having the lowest short-circuit current within the range where the on / off operation is compensated is specified. At this time, the IC test is performed in a wafer state, and a short circuit current is measured for each IC chip using a test circuit and a test pad provided in each IC chip. At this time, only the oscillation inverter group 10 and the selection control circuits 20P and 20N are activated, and the other elements are inactive to perform the test.
[0104]
Incidentally, one or more test pads are provided in accordance with the number of oscillation inverter units and the logic of the test circuit, and the test circuit is provided with a combination of voltage levels of input signals to the test pad. , And a circuit including a logic circuit for setting any one of the selection signals SEL1 to SEL3 to a high level. The measurement of the short-circuit current is performed in a state where the high-level selection signal is input to each of the oscillation inverter units in the test circuit. At this time, a ground voltage Vdd and a constant voltage Vreg are applied to the oscillation inverter group by applying a negative voltage Vreg equivalent to a constant voltage by using the monitoring pad MP connected to the output line 102. Is applied.
[0105]
Then, after measuring the short-circuit current Is, the optimum oscillation inverter unit of the oscillation inverter group 10 is specified, and the fuse in the unit circuit of the oscillation inverter unit selection circuit provided corresponding to the oscillation inverter unit is provided. And select an optimal oscillation inverter unit.
[0106]
As described above, the crystal oscillation circuit of the present embodiment can test the short-circuit current Is of the oscillation inverter unit at the time of IC inspection, so that an optimum oscillation inverter can be obtained regardless of the manufacturing conditions. The yield can be improved, and oscillation characteristics with stable and low power consumption can be obtained.
[0107]
Here, a graph of the oscillation operation of the oscillation inverter of the present embodiment obtained in this manner is shown in FIG. 6, and the oscillation operation will be described. In FIG. 6, the horizontal axis represents time, and the time axis of the drain waveform and the gate waveform are shown as common. In the crystal oscillation circuit in which the optimal oscillation inverter unit has been selected, the amplitude of the gate input waveform is amplified according to the optimal driving capability of the oscillation inverter unit. The phase of the drain output waveform is inverted by 180 degrees with respect to the gate input waveform. And the drain capacitance CDFunctions as a filter that cuts harmonic components and enables only the oscillation frequency component to prevent harmonic oscillation of the crystal oscillation circuit. The resistance Rf and the drain capacitance CD, Crystal oscillator X'tal, gate capacitance CGThe feedback circuit includes a circuit for converting the phase of the drain waveform by 180 degrees.
[0108]
As described above, the output characteristics of the oscillation inverter in the crystal oscillation circuit of the present embodiment realize an oscillation circuit with good output characteristics and low power consumption because the oscillation operation is performed by the optimal oscillation inverter unit. can do.
[0109]
Although the crystal oscillation circuit of this embodiment has been described above, in this embodiment, three types of oscillation inverter units having different threshold voltages have been described, but the number of oscillation inverter units is not particularly limited. The number of oscillation inverter unit selection circuits can be set correspondingly to the number of oscillation inverter units.
[0110]
In the present embodiment, the setting of the threshold voltage is described as the oscillation inverter INV1> INV2> INV3, that is, Vthn4> Vthn5> Vthn6, | Vthp4 |> | Vthp5 |> | Vthp6 |, but is not limited to this. Without setting, the threshold voltage can be set as INV1 <INV2 <INV3, that is, Vthn4 <Vthn5 <Vthn6, | Vthp4 | <| Vthp5 | <| Vthp6 |.
[0111]
<Embodiment 2>
Next, a constant voltage generating circuit according to the present embodiment will be described with reference to FIG.
[0112]
The constant voltage generation circuit according to the present embodiment forms a plurality of NMOSs for controlling one input voltage of the operational amplifier with different threshold voltages, and can select an optimum NMOS from the plurality of NMOSs. It was done.
[0113]
The constant voltage generation circuit according to the present embodiment includes an operational amplifier OP, a selection control circuit 30, and an output gate NMOS QN1, Constant voltage control circuit 40, and -input PMOS QP2It is comprised including.
[0114]
The operational amplifier OP has a + input terminal and a − input terminal, and the + input terminal receives a voltage formed by the constant voltage control circuit 40. The negative input terminal is constituted by a PMOS, and the selection control PMOS QP provided between a ground voltage Vdd and a constant current source.2Receive a voltage controlled by The operational amplifier OP amplifies the potential difference between the voltage applied to the + input terminal and the voltage applied to the − input terminal, and outputs the result. Further, the -input PMOS QP2Has a source to which a ground voltage Vss is applied, a gate and a drain commonly connected, and a source connected to a constant current source.
[0115]
The output gate NMOS QN1Has a gate receiving the output of the operational amplifier OP, and has a drain connected to the output line 102 of the constant voltage generating circuit. Further, the output gate NMOS QN1Are applied with the power supply voltage Vss.
[0116]
The constant voltage control circuit 40 includes an NMOS QN10~ QN12It is comprised including. The constant voltage control circuit 40 is a circuit for controlling the constant voltage Vreg formed by the constant voltage generation circuit by controlling the input voltage of the + input terminal of the operational amplifier OP, and is a circuit for controlling the first potential Vreg. And the NMOS QN provided between a second potential lower than the first potential.10~ QNThirteenAre commonly connected to the negative input terminal of the operational amplifier OP. That is, the NMOS QN10~ QN12Are connected to the + input terminal of the operational amplifier OP, and the source is electrically connected to the output line 102 of the constant voltage generation circuit via the selection control circuit 30.
[0117]
Here, the constant voltage control NMOS QN10~ QN12Are formed with different threshold voltages, respectively, and the NMOS QN10Threshold voltage Vthn10, the NMOS QN11Threshold voltage Vthn11, the NMOS QN12Are formed such that, for example, the relationship of Vthn10> Vthn11> Vthn12 is satisfied. The control of the threshold voltage can be performed by controlling the implantation concentration of impurities when forming the transistor. At this time, for example, each potential difference between Vthn10 and Vthn11 and between Vthn11 and Vthn12 can be set to about 0.1V.
[0118]
As described above, the selection control circuit 30 is provided so as to be connected to the constant voltage control circuit 40. That is, the constant voltage control NMOS QN10~ QN12Control NMOS QN which is connected in series with each drain ofThirteen~ QNFifteenAre provided correspondingly. NMOS QN for selection controlThirteen~ QNFifteenHas a common source connected to the output line 102 of the constant voltage generation circuit, and the potential of the output line 102 substantially becomes the output voltage Vreg of the constant voltage generation circuit.
[0119]
The selection signal is a signal for selecting one of the NMOSs constituting the constant voltage control circuit having different threshold voltages, as in the example of the crystal oscillation circuit of the first embodiment. When SEL10 is high level, NMOS QN10 is selected, when SEL11 is high level, NMOS QN10 is selected.11Is selected, SEL12 is high level and NMOS QN12Can be selected. When the selection signals SEL10 to SEL12 are at a low level, respectively, the NMOS QN10~ QN12Can be respectively set to the non-selection state.
[0120]
NMOS QNs constituting the constant voltage control circuit 40 having different threshold voltages.10~ QN12In order to form the constant voltage Vreg formed by the constant voltage generating circuit in an optimal state, a current is caused to flow through one NMOS of the constant voltage control circuit 40 to connect the + input terminal of the operational amplifier OP to the + input terminal. The applied voltage, that is, the difference voltage from the applied voltage to the-input terminal can be selected, and the output signal of the operational amplifier OP, that is, the constant voltage Vreg can be controlled.
[0121]
That is, the input of the selection signals SEL10 to SEL12 to the selection control circuit 30 causes the NMOS QNThirteen~ QNFifteenIs controlled, and one NMOS formed with an optimum threshold voltage is selected. The method and circuit for switching the voltage levels of the selection signals SEL10 to SEL12 are the same as those shown in FIG. 3, and the selection signals SEL10 to SEL12 can be formed by the same switching method. Is omitted.
[0122]
Next, a method of selecting a constant voltage control circuit in the constant voltage generation circuit according to the present embodiment will be described. In the present embodiment, for example, the NMOS QN10The case of selecting is described.
[0123]
The selection signal SEL10 is set to the high level, and the selection control NMOS QNThirteenSince a high-level voltage is applied to the gate of the NMOS QNThirteenTurns on. Therefore, in the constant voltage control circuit 40, the NMOS QN10Is electrically connected to the power supply voltage Vss via the on-state NMOS QN1, thereby providing the constant voltage control NMOS QN1.10Can be selected.
[0124]
On the other hand, since both of the selection signals SEL11 and SEL12 are at the low level, the selection control NMOS QN14, QNFifteenAre applied with the selection signals SEL11 and SEL12, that is, a low-level signal.14, QNFifteenTurns off. Therefore, the constant voltage control NMOS QN11, QN12Is electrically disconnected from both power supplies and is not selected.
[0125]
FIG. 8 is a timing chart showing the relationship between the constant voltage Vreg and the selection signals SEL10 to SEL12. In FIG. 8, the horizontal axis represents time. Here, between the constant voltage | Vreg | and the ground voltage Vdd, the constant voltage | Vreg | increases as the difference voltage increases.
[0126]
First, when the selection signal SEL10 is set to the high level, as described above, the constant voltage can be represented by | Vreg | = α (| Vthp2 | + Vthn) (α: constant). Is α (| Vthp2 | + Vthn10). When the selection signal SEL10 is at the low level and the selection signal SEL11 is at the high level, the constant voltage | Vreg | becomes α (| Vthp2 | + Vthn11). When the selection signal SEL11 is at a low level and the selection signal SEL12 is at a high level, the constant voltage | Vreg | becomes α (| Vthp2 | + Vthn12). That is, the constant voltage | Vreg | when SEL10 is set to the high level is the lowest, and the constant voltage | Vreg | is highest when SEL3 is set to the high level.
[0127]
By the way, as described above, the selection of the NMOS included in the constant voltage control circuit 40 is performed by cutting the fuse in the IC inspection process by using a selection signal forming circuit similar to the circuit shown in FIG. Further, similarly to the first embodiment, in the selection signal forming circuit, information can be stored by using a nonvolatile memory, a storage element, or the like, instead of using an information storage method by blowing a fuse.
[0128]
In the selection of the NMOS included in the constant voltage control circuit, as described in the first embodiment, the constant voltage Vreg and the oscillation stop voltage Vsto are both | Vreg |> | Vsto | and | Vreg | Condition must be satisfied. As described above, the oscillation stop voltage Vsto is equal to the NMOS QN of the transistor constituting the oscillation inverter.0, PMOSQP0, The selection signal SEL10, SEL11, and SEL12 are sequentially set to a high level by controlling the voltage level applied to a test pad connected to a test circuit (not shown). Here, similarly to the test circuit described in the first embodiment, the test circuit is a circuit including a logic circuit that selectively forms the selection signals SEL10 to SEL12 based on a combination of input signals to the test pads. In this case, one or more test pads can be provided.
[0129]
And the constant voltage control NMOS QN10~ QN12Are sequentially turned on to change the constant voltage Vreg, and the constant voltage Vreg is measured by the monitoring pad MP connected to the output line 102. At this time, the IC test is performed in a wafer state, and the constant voltage Vreg is measured for each IC chip using the test circuit, the test pad, and the monitor pad provided in each IC chip. . At the time of measurement, only the constant voltage control circuit 40 and the selection control circuit 30 are activated, and the other elements are inactive.
[0130]
Then, as described in the first embodiment, the short-circuit current Is is measured in the oscillation inverter in the crystal oscillation circuit, and the optimum constant voltage Vreg that satisfies the above relationship is specified. Then, in the constant voltage generating circuit formed in the effective area of the IC chip, the fuse of the selection signal forming circuit, which is included in the constant voltage control circuit 40 and is connected to the specified optimal NMOS, is cut off, and the constant voltage control circuit 40 is used. Select one NMOS.
[0131]
As described above, the constant voltage generating circuit according to the present embodiment has been described. As described above, the constant voltage generating circuit according to the present embodiment forms the lowest possible constant voltage | Vreg | while securing an operation margin. Therefore, the present invention can be realized without significantly increasing the number of transistors, so that an optimum constant voltage can be set without significantly increasing the chip area, and a constant voltage Vreg with low power consumption can be obtained. be able to.
[0132]
In this embodiment, three types of constant voltage control NMOSs having different threshold voltages have been described. However, the number can be freely set without any particular limitation. Can be provided in correspondence with the number of constant voltage control NMOSs.
[0133]
In this embodiment, the threshold voltage is set by the constant voltage control NMOS QN.10> QN11> QN12In other words, Vthn10> Vthn11> Vthn12, but the present invention is not limited to this.10<QN11<QN12That is, Vthn10 <Vthn11 <Vthn12.
[0134]
In the first and second embodiments, the oscillation inverter of the crystal oscillation circuit can select the optimum oscillation inverter, and the constant voltage generation circuit can select the optimum NMOS of the constant voltage control circuit. Although described using an example, as shown in FIG. 1, the constant voltage generation circuit of the first embodiment and the crystal oscillation circuit of the second embodiment can be applied at the same time. Needless to say, this can be achieved. In this case, a first selection signal forming circuit for forming the selection signals SEL1 to SEL3 and a second selection signal forming circuit for forming the selection signals SEL10 to SEL12 are required, but the monitor pad is shared. be able to. Further, as described above, the circuit configurations of the first selection signal forming circuit and the second selection signal forming circuit can be the same. In the case of the configuration shown in FIG. 1, the optimum combination can be selected from the combination based on the measurement result of the short-circuit current of the oscillation inverter of the crystal oscillation circuit and the measurement result of the constant voltage Vreg. The yield can be improved while maintaining the characteristics, and the power consumption can be further reduced.
[0135]
The crystal oscillation circuit, the constant voltage generation circuit, the oscillation inverter unit selection circuit, and the selection signal forming circuit of the present invention have been described above with reference to the first and second embodiments. The formation circuit can be realized in various circuit configurations without being limited to the illustrated circuit configuration. For example, a fuse formed of polysilicon by a laser without cutting a high voltage may be used. Can also be cut.
[0136]
<Embodiment 3>
Next, FIG. 9 shows an example of an electronic circuit used for a wristwatch.
[0137]
This wristwatch incorporates a power generation mechanism (not shown). When the user wears the wristwatch and moves his arm, the rotating weight of the power generating mechanism rotates, the kinetic energy at that time rotates the power generating rotor at high speed, and an AC voltage is output from the power generating coil 300 provided on the power generation status side. You.
[0138]
This AC voltage is rectified by the diode 302 and charges the secondary battery 301. The secondary battery 301 forms a main power supply together with the booster circuit 303 and the auxiliary capacitor 304.
[0139]
In the present embodiment, when the voltage of the secondary battery is low and less than the driving voltage of the timepiece, the voltage of the secondary battery is converted into a high voltage that can be driven by the clock by the booster circuit 303 and stored in the auxiliary capacitor 304. Then, the clock circuit operates using the voltage of the auxiliary capacitor 304 as a power supply.
[0140]
This clock circuit is configured as a semiconductor device including the oscillation circuit and the constant voltage generation circuit described in the first and second embodiments, and uses a crystal resonator X′tal connected to the semiconductor device via a terminal. Then, an oscillation output having a preset oscillation frequency, here 32768 Hz, is generated, and the oscillation output is frequency-divided to output drive pulses having different polarities every second. This drive pulse is input to the drive coil 306 of the step motor connected to the clock circuit. As a result, the step motor (not shown) rotates the rotor each time a drive pulse is supplied, drives the second hand, minute hand, and hour hand (not shown) of the timepiece, and displays the time on the display panel in an analog manner.
[0141]
Here, the clock circuit 330 of the present embodiment generates the power supply voltage circuit section 220 driven by the voltage supplied from the main power supply described above, and a predetermined constant voltage Vreg lower than this value from the power supply voltage. The constant voltage generation circuit 210 described in the second embodiment and a constant voltage operation circuit unit 240 driven by the constant voltage Vreg are included.
[0142]
FIG. 10 shows a more detailed functional block diagram of the clock circuit 330.
[0143]
The constant voltage operation circuit section 240 includes the crystal oscillation circuit 200 described in the first embodiment partially including the externally connected crystal oscillator X′tal, the waveform shaping gate 201, and the high-frequency frequency dividing circuit. 202.
[0144]
The power supply voltage circuit section 220 includes a level shifter 203, a middle / low frequency dividing circuit 204, and another circuit 205. In the clock circuit of the present embodiment, the power supply voltage circuit section 220 and the constant voltage generation circuit 210 constitute a power supply voltage operation circuit section 240 driven by a voltage supplied from the main power supply.
[0145]
The crystal oscillation circuit 200 outputs a sine wave output having a reference frequency fs = 32768 Hz to the waveform shaping gate 201 using the crystal oscillator X′tal.
[0146]
The waveform shaping gate 201 shapes the sine wave output into a rectangular wave, and then outputs it to the high frequency frequency dividing circuit 202.
[0147]
The high frequency divider 202 divides the reference frequency 32768 Hz to 2048 Hz, and outputs the divided output to the middle / low frequency divider 204 via the level shifter 203.
[0148]
The middle / low frequency dividing circuit 204 further divides the signal divided to 2048 Hz to 1 Hz and inputs the divided signal to another circuit 205.
[0149]
The other circuit 205 includes a driver circuit that energizes and drives the coil in synchronization with the 1 Hz frequency division signal, and drives the timepiece drive step motor in synchronization with the 1 Hz frequency division signal.
[0150]
In the timepiece circuit of the present embodiment, in addition to the power supply voltage operation circuit section 240 in which the entire circuit is driven by the power supply voltage Vss supplied from the main power supply, the constant voltage operation circuit section 220 driven by the lower constant voltage Vreg Is provided for the following reason.
[0151]
That is, in such a timepiece circuit, it is necessary to reduce its power consumption in order to secure stable operation for a long time.
[0152]
Normally, the power consumption of a circuit increases in proportion to the frequency of the signal and the capacity of the circuit, and further increases in proportion to the square of the power supply voltage.
[0153]
Here, focusing on the clock circuit, in order to reduce the power consumption of the entire circuit, the power supply voltage supplied to each part of the circuit may be set to a low value, for example, Vreg. As described in the second embodiment, the constant voltage generation circuit 210 can form the minimum constant voltage Vreg within a range in which the oscillation operation of the crystal oscillation circuit 200 is compensated.
[0154]
Next, focusing on the signal frequency, the clock circuit can be roughly classified into a crystal oscillation circuit 200 having a high signal frequency, a waveform shaping gate 201, a high-frequency frequency dividing circuit 202, and a circuit 205 other than that. . The frequency of this signal is proportional to the power consumption of the circuit as described above.
[0155]
Therefore, the constant voltage generation circuit 210 of the present embodiment generates a lower constant voltage Vreg from the power supply voltage Vss supplied from the main power supply, and converts the generated lower constant voltage Vreg into a circuit section 230 that handles high-frequency signals, that is, , A waveform shaping gate 201 and a high frequency dividing circuit 202. As described above, by lowering the driving voltage supplied to the circuit 230 that handles the high-frequency signal, the power consumption of the entire timepiece circuit can be effectively reduced without increasing the load on the constant voltage generation circuit 210 so much. be able to.
[0156]
In the present embodiment, the level shifter 203 is provided between the high frequency divider 202 and the middle / low frequency divider 204 for the following reason.
[0157]
The peak value of the output of the high-frequency divider 202 is at the level of the constant voltage Vreg, and is smaller than the peak value of the voltage Vss of the main power supply. Therefore, even if the constant voltage Vreg level output of the high frequency divider 202 is directly input to the middle / low frequency divider 204 driven by the power supply voltage Vss, this input value is applied to the middle / low frequency divider. Since the voltage does not exceed the logic level voltage of the first stage of 202, the middle / low frequency dividing circuit 204 does not operate normally. Therefore, the level shifter 203 is used to raise the peak value of the output of the high frequency divider 202 from the constant voltage level to the power supply voltage level so that the middle and low frequency divider 204 operates normally.
[0158]
As described above, the clock circuit of the present embodiment and the electronic circuit including the same include the crystal oscillation circuit of the first embodiment and the constant voltage generation circuit of the second embodiment. In addition, since the minimum constant voltage can be supplied to the crystal oscillation circuit while the operation of the oscillation inverter secures a margin, the power consumption of the electronic circuit and the clock circuit can be reduced. Therefore, in the timepiece or the portable electronic device as described above, not only can the oscillation operation be performed stably, but also the life of the battery can be extended, and the usability of the watch or the portable electronic device can be improved. Can be improved.
[0159]
[Brief description of the drawings]
FIG. 1 is a schematic diagram of an oscillation circuit including a constant voltage generation circuit according to a second embodiment of the present invention and a crystal oscillation circuit according to the first embodiment.
FIG. 2 is a schematic diagram of an oscillation circuit having the crystal oscillation circuit according to the first embodiment of the present invention.
FIG. 3 is a schematic diagram of an oscillation inverter selection circuit according to the first embodiment of the present invention.
FIG. 4 is a schematic diagram of a timing chart showing a relationship between an oscillation stop voltage and a selection signal according to the first embodiment of the present invention.
FIG. 5 is a diagram for explaining a method for measuring the short-circuit current of the oscillation inverter according to the present invention, and a graph showing the relationship between the oscillation stop voltage and the short-circuit current.
FIG. 6 is a schematic diagram showing a gate waveform and a drain waveform of the crystal oscillation circuit according to the first embodiment of the present invention.
FIG. 7 is a schematic diagram of an oscillation circuit having a constant voltage generation circuit according to a second embodiment of the present invention.
FIG. 8 is a schematic timing chart showing a relationship between a constant voltage and a selection signal according to the second embodiment of the present invention.
FIG. 9 is a functional block diagram of a timepiece according to a third embodiment of the present invention.
FIG. 10 is a functional block diagram of a portable electronic device according to a third embodiment of the present invention.
FIG. 11 is a schematic diagram of an oscillation circuit having a conventional constant voltage generation circuit and a crystal oscillation circuit according to the present invention.
FIG. 12 is a graph showing a relationship between a constant current flowing through an NMOS connected to a constant current source and a gate-source voltage in a conventional constant voltage generation circuit.
FIG. 13 is a diagram showing a relationship between temperature and voltage with respect to a constant voltage | Vreg | and an oscillation stop voltage | Vsto |.
[Explanation of symbols]
10 ... Inverter group for oscillation
20P, 20N ... selection control circuit (crystal oscillation circuit)
30 ... Selection control circuit (constant voltage generation circuit)
40 ... constant voltage control circuit
INV1-3 ... Inverter unit for oscillation
P1 to P3 ... pad
OP: Operational amplifier
Rf: feedback resistor
CG, CD... Compensation capacitors
X'tal: quartz oscillator
U1 to U4 ... Unit circuit
F1 to F3: fuse circuit
f1 to f3 ... fuse
R1 to R3 ... resistance
I1 to I3 ... output inverter
200 Crystal oscillator circuit
201 ... waveform shaping gate
202 ・ ・ ・ High frequency divider circuit
203 ・ ・ ・ Level shifter
204: middle and low frequency divider circuit
205 ・ ・ ・ Other circuits
210 ・ ・ ・ Constant voltage generation circuit
220 ・ ・ ・ Power supply voltage circuit
230 ... constant voltage drive operation circuit section
240 ・ ・ ・ Power supply voltage operation circuit
300 ・ ・ ・ Generating coil
301 ... secondary battery
302 ... diode
303 booster circuit
304 Auxiliary capacitor
306 ・ ・ ・ Motor coil for watch

Claims (14)

異なる閾値電圧を有するトランジスタを用いて構成された複数の発振用インバータを含み、いずれか１つの発振用インバータが選択使用される発振用インバータ群と、
前記発振用インバータ群の出力側と入力側に接続された水晶振動子を有し、前記発振用インバータ群の出力信号を位相反転して、前記発振用インバータ群にフィードバック入力するフィードバック回路と、
前記発振用インバータ群から、いずれか１つの発振用インバータを選択する選択回路と、
を含む発振回路であって、
前記発振回路は、テスト回路と同一の基板上に形成され、
前記水晶振動子を搭載していない状態で、前記テスト回路にて、前記各発振用インバータを選択し、該夫々の発振用インバータのショート電流を測定することにより、前記発振用インバータ群の中から１つの発振用インバータを特定し、前記選択回路にて前記発振用インバータを選択するものであることを特徴とする発振回路。An oscillation inverter group including a plurality of oscillation inverters configured using transistors having different threshold voltages, wherein any one of the oscillation inverters is selectively used;
A feedback circuit that has a crystal oscillator connected to the output side and the input side of the oscillation inverter group, inverts the phase of the output signal of the oscillation inverter group, and feeds back the oscillation inverter group to a feedback circuit;
A selection circuit for selecting any one of the oscillation inverters from the oscillation inverter group;
An oscillation circuit including
The oscillation circuit is formed on the same substrate as the test circuit,
In a state in which the quartz oscillator is not mounted, the test circuit selects each of the oscillation inverters, and measures the short-circuit current of each of the oscillation inverters, thereby selecting from the oscillation inverter group. An oscillation circuit, wherein one oscillation inverter is specified, and the selection circuit selects the oscillation inverter. 請求項１において、
前記テスト回路は、テスト用パッドと接続され、前記テスト用パッドへの印加電圧が制御されることによって、前記テスト回路を介して、前記各発振用インバータを選択することを特徴とする発振回路。In claim 1,
An oscillator circuit, wherein the test circuit is connected to a test pad, and controls the voltage applied to the test pad to select each of the oscillation inverters via the test circuit. 異なる閾値電圧を有するトランジスタを用いて構成された複数の発振用インバータを含み、いずれか１つの発振用インバータが選択使用される発振用インバータ群と、
前記発振用インバータ群の出力側と入力側に接続された水晶振動子を有し、前記発振用インバータ群の出力信号を位相反転して、前記発振用インバータ群にフィードバック入力するフィードバック回路と、
前記発振用インバータ群から、いずれか１つの発振用インバータを選択する選択回路と、
を含み、
前記選択回路は、前記発振用インバータと対応して設けられ、かつ複数のパッドと接続された、複数の単位回路を含み、
前記複数の単位回路は、夫々フューズ，不揮発性メモリ，記憶素子のうちのいずれか１つを含み、前記パッドへ電圧を印加することにより、前記発振用インバータを選択することを特徴とする発振回路。An oscillation inverter group including a plurality of oscillation inverters configured using transistors having different threshold voltages, wherein any one of the oscillation inverters is selectively used;
A feedback circuit that has a crystal oscillator connected to the output side and the input side of the oscillation inverter group, inverts the phase of the output signal of the oscillation inverter group, and feeds back the oscillation inverter group to a feedback circuit;
A selection circuit for selecting any one of the oscillation inverters from the oscillation inverter group;
Including
The selection circuit is provided corresponding to the oscillation inverter, and is connected to a plurality of pads, includes a plurality of unit circuits,
The oscillation circuit, wherein each of the plurality of unit circuits includes any one of a fuse, a nonvolatile memory, and a storage element, and selects the oscillation inverter by applying a voltage to the pad. . 請求項１、２のいずれかにおいて、
前記選択回路は、前記発振用インバータと対応して設けられ、かつ複数のパッドと接続された、複数の単位回路を含み、
前記複数の単位回路は、夫々フューズ，不揮発性メモリ，記憶素子のうちのいずれか１つを含み、前記パッドへ電圧を印加することにより、前記発振用インバータを選択することを特徴とする発振回路。In any one of claims 1 and 2,
The selection circuit is provided corresponding to the oscillation inverter, and is connected to a plurality of pads, includes a plurality of unit circuits,
The oscillation circuit, wherein each of the plurality of unit circuits includes any one of a fuse, a nonvolatile memory, and a storage element, and selects the oscillation inverter by applying a voltage to the pad. . 請求項１〜４のいずれかにおいて、
前記発振用インバータ群は、第１の閾値電圧を有するトランジスタを含んで構成された第１の発振用インバータと、前記第１の閾値電圧とは異なる第２の閾値電圧を有するトランジスタを含んで構成された第２の発振用インバータと、前記第１及び第２の閾値電圧とは異なる第３の閾値電圧を有するトランジスタを含んで構成された第３の発振用インバータとを少なくとも含むことを特徴とする発振回路。In any one of claims 1 to 4 ,
The oscillation inverter group includes a first oscillation inverter including a transistor having a first threshold voltage and a transistor having a second threshold voltage different from the first threshold voltage. A second oscillation inverter, and a third oscillation inverter including a transistor having a third threshold voltage different from the first and second threshold voltages. Oscillation circuit. 請求項１〜５のいずれかにおいて、
前記各発振用インバータの電源ラインは、第１の電位側と、前記第１の電位とは電位の異なる第２の電位側に接続され、
前記発振回路は、前記第１の電位と前記第２の電位による電位差をもって、振幅を行なうものであることを特徴とする発振回路。In any one of claims 1 to 5 ,
A power supply line of each of the oscillation inverters is connected to a first potential side and a second potential side different in potential from the first potential,
The oscillation circuit according to claim 1, wherein the oscillation circuit performs amplitude by a potential difference between the first potential and the second potential. 請求項６において、
前記第１の電位と前記第２の電位による電位差は、前記発振用インバータの発振停止電圧の絶対値よりも大きいものであることを特徴とする発振回路。In claim 6 ,
An oscillation circuit, wherein a potential difference between the first potential and the second potential is larger than an absolute value of an oscillation stop voltage of the oscillation inverter. 請求項６または７において、
選択する発振用インバータに流れるショート電流が、選択する発振用インバータを構成するトランジスタのオン電流よりも大きいという条件を満たす範囲で、前記発振用インバータの選択を行なうと共に、
前記第１の電位と前記第２の電位による電位差を、最小の電圧とすることを特徴とする発振回路。In claim 6 or 7 ,
While the short-circuit current flowing to the selected oscillation inverter satisfies the condition that the ON current of the transistor constituting the selected oscillation inverter is larger, the selection of the oscillation inverter is performed,
An oscillator circuit, wherein a potential difference between the first potential and the second potential is a minimum voltage. 異なる閾値電圧を有するトランジスタを用いて構成された複数の発振用インバータを含み、いずれか１つの発振用インバータが選択使用される発振用インバータ群と、
前記発振用インバータ群の出力側と入力側に接続された水晶振動子を有し、前記発振用インバータ群の出力信号を位相反転して、前記発振用インバータ群にフィードバック入力するフィードバック回路と、
前記発振用インバータ群から、いずれか１つの発振用インバータを選択する選択回路と、
を含み、
選択する発振用インバータに流れるショート電流が、選択する発振用インバータを構成するトランジスタのオン電流よりも大きいという条件を満たす範囲で、前記発振用インバータの選択を行なうと共に、
前記第１の電位と前記第２の電位による電位差を、最小の電圧とすることを特徴とする発振回路。An oscillation inverter group including a plurality of oscillation inverters configured using transistors having different threshold voltages, wherein any one of the oscillation inverters is selectively used;
A feedback circuit that has a crystal oscillator connected to the output side and the input side of the oscillation inverter group, inverts the phase of the output signal of the oscillation inverter group, and feeds back the oscillation inverter group to a feedback circuit;
A selection circuit for selecting any one of the oscillation inverters from the oscillation inverter group;
Including
While the short-circuit current flowing to the selected oscillation inverter satisfies the condition that the ON current of the transistor constituting the selected oscillation inverter is larger, the selection of the oscillation inverter is performed,
An oscillator circuit, wherein a potential difference between the first potential and the second potential is a minimum voltage. 発振回路と、定電圧発生回路と、テスト回路とを含む半導体装置であって、
前記発振回路は、
異なる閾値電圧を有するトランジスタを用いて構成された複数の発振用インバータを含み、いずれか１つの発振用インバータが選択使用される発振用インバータ群と、
前記発振用インバータ群における複数の発振用インバータから１つの発振用インバータを選択する第１の選択回路と、
外付けされた水晶振動子と出力側及び入力側が接続された前記発振用インバータ群の出力信号を位相反転して、前記発振用インバータ群にフィードバック入力するフィードバック回路と、
を含み、
前記定電圧発生回路は、
一端側が第１の電位側、他端側が定電圧出力側に接続され、閾値電圧が夫々異なる複数のトランジスタを含み、いずれか１つのトランジスタが選択使用される定電圧制御回路と、
前記定電圧制御回路の参照電圧が一方の端子へ入力され、他方の端子へ所与の基準電圧が入力されたオペアンプと、
一端が前記定電圧制御回路の前記各トランジスタの他端側に接続され、他端側が第２の電位側に接続され、前記オペアンプ出力を受けてゲート入力電圧が制御されるトランジスタと、
前記定電圧制御回路における複数のトランジスタから１つのトランジスタを選択する第２の選択回路と、
を含み、
前記テスト回路は、前記発振回路および前記定電圧発生回路と夫々接続されるとともに、
前記定電圧発生回路の出力電圧をモニタするモニタ端子と、テスト用パッドと接続されて設けられ、
検査工程において、前記モニタ端子に電圧を印加した状態で、前記テスト用パッドへの印加電圧を制御することにより、前記テスト回路を介して前記各発振用インバータを夫々選択して、前記各発振用インバータのショート電流を夫々測定し、
前記ショート電流測定後に、前記テスト用パッドへの印加電圧を制御することにより、前記テスト回路を介して前記定電圧制御回路における各トランジスタを夫々選択して、前記各トランジスタの出力電圧を前記モニタ端子にて夫々測定し、
前記発振用インバータの発振動作を確保できる範囲で、前記発振回路内の前記発振用インバータを前記第１の選択回路にて選択するとともに、前記定電圧発生回路内の定電圧制御回路におけるトランジスタを前記第２の選択回路にて選択することを特徴とする半導体装置。An oscillation circuit, a constant voltage generation circuit, a semiconductor device including a test circuit,
The oscillation circuit includes:
An oscillation inverter group including a plurality of oscillation inverters configured using transistors having different threshold voltages, wherein any one of the oscillation inverters is selectively used;
A first selection circuit for selecting one oscillation inverter from a plurality of oscillation inverters in the oscillation inverter group;
A feedback circuit that inverts the phase of an output signal of the oscillation inverter group to which an external crystal oscillator and an output side and an input side are connected, and that performs feedback input to the oscillation inverter group;
Including
The constant voltage generating circuit,
A constant voltage control circuit having one end connected to the first potential side, the other end connected to the constant voltage output side, including a plurality of transistors having different threshold voltages, and one of the transistors being selectively used;
An operational amplifier in which a reference voltage of the constant voltage control circuit is input to one terminal and a given reference voltage is input to the other terminal;
A transistor having one end connected to the other end of each transistor of the constant voltage control circuit, the other end connected to the second potential side, and a gate input voltage controlled by receiving the output of the operational amplifier;
A second selection circuit that selects one transistor from a plurality of transistors in the constant voltage control circuit;
Including
The test circuit is connected to the oscillation circuit and the constant voltage generation circuit, respectively,
A monitor terminal for monitoring an output voltage of the constant voltage generating circuit, and a monitor terminal provided to be connected to the test pad;
In the inspection step, by controlling a voltage applied to the test pad while applying a voltage to the monitor terminal, each of the oscillation inverters is selected via the test circuit, and each of the oscillation inverters is selected. Measure the short-circuit current of each inverter,
After measuring the short-circuit current, by controlling the voltage applied to the test pad, each transistor in the constant voltage control circuit is selected via the test circuit, and the output voltage of each transistor is monitored by the monitor terminal. Measure each at
As long as the oscillation operation of the oscillation inverter can be ensured, the oscillation inverter in the oscillation circuit is selected by the first selection circuit, and the transistor in the constant voltage control circuit in the constant voltage generation circuit is A semiconductor device selected by a second selection circuit. 請求項１〜９のいずれかの発振回路を含み、前記発振回路の発振出力から動作基準信号を形成することを特徴とする携帯用電子機器。A portable electronic device comprising the oscillation circuit according to any one of claims 1 to 9 , wherein an operation reference signal is formed from an oscillation output of the oscillation circuit. 請求項１〜９のいずれかの発振回路を含み、前記発振回路の発振出力から時計基準信号を形成することを特徴とする時計。A timepiece comprising the oscillation circuit according to any one of claims 1 to 9 , wherein a timepiece reference signal is formed from an oscillation output of the oscillation circuit. 請求項１０の半導体装置を含み、前記発振回路の発振出力から動作基準信号を形成することを特徴とする携帯用電子機器。11. A portable electronic device including the semiconductor device according to claim 10 , wherein an operation reference signal is formed from an oscillation output of the oscillation circuit. 請求項１０の半導体装置を含み、前記発振回路の発振出力から時計基準信号を形成することを特徴とする時計。A timepiece including the semiconductor device according to claim 10 , wherein the timepiece reference signal is formed from an oscillation output of the oscillation circuit.
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