JP3365292B2 - Oscillator circuit, electronic circuit, semiconductor device, electronic equipment and clock - Google Patents

Oscillator circuit, electronic circuit, semiconductor device, electronic equipment and clock

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JP3365292B2
JP3365292B2 JP02641098A JP2641098A JP3365292B2 JP 3365292 B2 JP3365292 B2 JP 3365292B2 JP 02641098 A JP02641098 A JP 02641098A JP 2641098 A JP2641098 A JP 2641098A JP 3365292 B2 JP3365292 B2 JP 3365292B2
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Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】本発明は、発振回路、電子回
路、半導体装置、電子機器および時計に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an oscillation circuit, an electronic circuit, a semiconductor device, an electronic device and a timepiece.

【0002】[0002]

【背景技術及び発明が解決しようとする課題】従来よ
り、時計や携帯用の電話、コンピュータ端末などには、
水晶振動子を用いた発振回路が広く用いられている。こ
のような携帯用の機器では、消費電力を節約し、電池の
長寿命化を図ることが必要となる。
2. Description of the Related Art Conventionally, a clock, a portable telephone, a computer terminal, etc. have been
Oscillation circuits using crystal oscillators are widely used. In such a portable device, it is necessary to save power consumption and extend the life of the battery.

【0003】消費電力の節約という観点から、本発明者
は、携帯用電子機器、特に腕時計に使用される電子回路
を搭載した半導体装置の消費電力を分析した。この分析
の結果、このような半導体装置においては、その発振回
路部分の消費電力が他の回路部分に比べ大きな割合を占
めることが確認された。すなわち、本発明者は、携帯用
電子機器に使用される発振回路部分での消費電力を節減
することが、電池の長寿命化を図る上で効果的であるこ
とを見出した。
From the viewpoint of saving power consumption, the present inventor analyzed the power consumption of a portable electronic device, in particular, a semiconductor device equipped with an electronic circuit used in a wristwatch. As a result of this analysis, it was confirmed that in such a semiconductor device, the power consumption of the oscillation circuit portion occupies a larger proportion than that of the other circuit portions. That is, the present inventor has found that reducing the power consumption in the oscillation circuit portion used in the portable electronic device is effective in extending the life of the battery.

【0004】本発明の目的は、低消費電力で駆動可能な
発振回路、電子回路、半導体装置、電子機器および時計
を提供することにある。
An object of the present invention is to provide an oscillation circuit, an electronic circuit, a semiconductor device, an electronic device and a timepiece which can be driven with low power consumption.

【0005】本発明の他の目的は、発振回路の信号反転
増幅器に含まれるトランジスタの閾値電圧のばらつきの
影響を低減し、安定した発振が可能な発振回路、電子回
路、半導体装置、電子機器および時計を提供することに
ある。
Another object of the present invention is to reduce the influence of variations in the threshold voltage of the transistors included in the signal inverting amplifier of the oscillation circuit, and to perform stable oscillation. The oscillation circuit, electronic circuit, semiconductor device, electronic equipment, and To provide a clock.

【0006】[0006]

【課題を解決するための手段】前記目的を達成するた
め、本発明の発振回路は、信号反転増幅器と、水晶振動
子を有し、前記信号反転増幅器の出力信号を位相反転し
て、前記信号反転増幅器にフィードバック入力するフィ
ードバック回路と、前記信号反転増幅器を構成するトラ
ンジスタのバックゲートと、ソース間のバックゲート電
圧を制御する制御回路と、を含むことを特徴とする。
In order to achieve the above object, an oscillator circuit of the present invention has a signal inverting amplifier and a crystal oscillator, and phase-inverts an output signal of the signal inverting amplifier to obtain the signal. A feedback circuit for feedback input to the inverting amplifier, a back gate of a transistor forming the signal inverting amplifier, and a control circuit for controlling a back gate voltage between the sources are included.

【0007】本発明によれば、基板バイアス効果を積極
的に利用して、前記信号反転増幅器に含まれる前記トラ
ンジスタのソース電位とバックゲート電位とを異ならせ
ることができる。このため、前記トランジスタの閾値電
圧を制御し、発振回路の発振動作時の低消費電力化を図
ることができる。
According to the present invention, the source potential and the back gate potential of the transistor included in the signal inverting amplifier can be made different by positively utilizing the substrate bias effect. Therefore, the threshold voltage of the transistor can be controlled to reduce the power consumption during the oscillation operation of the oscillation circuit.

【0008】ここにおいて、前記信号反転増幅器を構成
するトランジスタとしては、電界効果トランジスタを用
いることが好ましい。
Here, it is preferable to use a field effect transistor as a transistor forming the signal inverting amplifier.

【0009】また前記信号反転増幅器を構成するトラン
ジスタは、第1のトランジスタと、第2のトランジスタ
とを含み、前記制御回路は、前記第2のトランジスタの
バックゲート電圧を制御する構成を採用することが好ま
しい。
Further, the transistors forming the signal inverting amplifier include a first transistor and a second transistor, and the control circuit adopts a structure for controlling a back gate voltage of the second transistor. Is preferred.

【0010】さらに前記トランジスタとしては、デプリ
ーションタイプの電界効果トランジスタを用いることが
好ましい。
Further, it is preferable to use a depletion type field effect transistor as the transistor.

【0011】ここにおいて、前記第2のトランジスタの
バックゲートを所定の電位に設定されている場合には、
前記制御回路は、前記第2のトランジスタのソースに接
続された整流素子回路と、前記整流素子回路のバイパス
回路を形成するスイッチング素子と、前記スイッチング
素子をオンオフ制御することにより、前記第2のトラン
ジスタのバックゲート電圧を、少なくとも2段階に渡り
選択的に切り替え制御する切替回路と、を含むように形
成することが好ましい。
Here, when the back gate of the second transistor is set to a predetermined potential,
The control circuit controls the on / off of the rectifying element circuit connected to the source of the second transistor, the switching element forming a bypass circuit of the rectifying element circuit, and the switching element, thereby controlling the second transistor. It is preferable that the back gate voltage is formed so as to include a switching circuit that selectively controls the back gate voltage in at least two stages.

【0012】また、前記第2のトランジスタのソースが
所定の電位に設定されている場合には、前記制御回路
は、前記第2のトランジスタのバックゲートに接続され
た整流素子回路と、前記整流素子回路のバイパス回路を
形成するスイッチング素子と、前記スイッチング素子を
オンオフ制御信号を出力することにより、前記第2のト
ランジスタのバックゲート電圧を、少なくとも2段階に
渡り選択的に切り替え制御する切替回路と、を含むよう
に形成することが好ましい。
When the source of the second transistor is set to a predetermined potential, the control circuit includes a rectifying element circuit connected to the back gate of the second transistor and the rectifying element. A switching element that forms a bypass circuit of the circuit; and a switching circuit that selectively switches the back gate voltage of the second transistor in at least two stages by outputting an on / off control signal to the switching element. Is preferably formed.

【0013】これにより、前記スイッチング素子のオン
オフ制御により、前記第2のトランジスタの閾値を段階
的に選択し、発振回路の駆動を低消費電力で行うことが
できる。
Thus, the threshold value of the second transistor can be selected stepwise by the on / off control of the switching element, and the oscillation circuit can be driven with low power consumption.

【0014】また、前記信号反転増幅器の電源ライン
は、第1の電位側と、前記第1の電位とは電位の異なる
第2の電位側に接続され、前記信号反転増幅器は、前記
第1の電位と前記第2の電位の電位差をもつ発振信号を
生成するように形成することが好ましい。
A power supply line of the signal inverting amplifier is connected to a first potential side and a second potential side having a potential different from the first potential, and the signal inverting amplifier is connected to the first potential side. It is preferably formed so as to generate an oscillation signal having a potential difference between the potential and the second potential.

【0015】これにより、前記信号反転増幅器は、充分
な信号振幅をもって、安定発振することができる。
As a result, the signal inverting amplifier can stably oscillate with a sufficient signal amplitude.

【0016】さらに、前記第1の電位と前記第2の電位
による電位差は、前記信号反転増幅器の発振停止電圧の
絶対値よりも大きく設定することが好ましい。
Furthermore, it is preferable that the potential difference between the first potential and the second potential is set to be larger than the absolute value of the oscillation stop voltage of the signal inverting amplifier.

【0017】また、前記整流素子回路は、順方向に直列
に接続された複数の整流素子を含み、前記スイッチング
素子は、前記複数の整流素子の内の少なくとも1個の整
流素子のバイパス回路を形成する構成を採用することが
好ましい。
The rectifying element circuit includes a plurality of rectifying elements connected in series in the forward direction, and the switching element forms a bypass circuit of at least one of the plurality of rectifying elements. It is preferable to adopt the configuration.

【0018】この場合、前記スイッチング素子を複数設
け、複数の整流素子のバイパス回路を形成することがよ
り好ましい。
In this case, it is more preferable to provide a plurality of the switching elements and form a bypass circuit for the plurality of rectifying elements.

【0019】これにより、前記各スイッチング素子のオ
ンオフ制御の組合せにより、整流素子による電圧降下を
多段階に選択し、前記第2のトランジスタのバックゲー
ト電圧を多段階制御することができる。従って、前記第
2のトランジスタの閾値を多段階に選択でき、発振回路
の低消費電力駆動をより効果的に行うことができる。
With this configuration, the voltage drop due to the rectifying element can be selected in multiple stages and the back gate voltage of the second transistor can be controlled in multiple stages by a combination of ON / OFF control of the switching elements. Therefore, the threshold value of the second transistor can be selected in multiple stages, and the low power consumption driving of the oscillation circuit can be more effectively performed.

【0020】ここにおいて、前記整流素子としては、例
えばダイオード等を用いることができる。
Here, for example, a diode or the like can be used as the rectifying element.

【0021】また、前記制御回路は、発振回路の起動す
る第1の期間と、発振回路が安定して発振動作を行う第
2の期間とで、前記第2のトランジスタのバックゲート
電圧を異なる値に制御することが好ましい。
Further, the control circuit sets the back gate voltage of the second transistor to a different value in the first period in which the oscillation circuit is activated and in the second period in which the oscillation circuit stably oscillates. It is preferable to control

【0022】更に前記切替回路は、電源投入から所与の
時間が経過するまでの間を、発振回路が起動される第1
の期間として検出し、前記所与の期間経過後を、発振回
路が安定して発振動作を行う第2の期間として検出する
動作期間検出手段と、前記第2のトランジスタの閾値電
圧の絶対値が、前記第1の期間では小さく、前記第2の
期間では大きくなるように、前記バックゲート電圧を少
なくとも2段階に渡り切り替え制御する手段と、を含む
ように形成することが好ましい。
Further, in the switching circuit, the first oscillation circuit is activated until a given time elapses after the power is turned on.
And an absolute value of the threshold voltage of the second transistor, the operating period detecting means detecting the period after the given period as a second period in which the oscillation circuit stably oscillates. And a means for controlling switching of the back gate voltage in at least two stages so as to be small in the first period and large in the second period.

【0023】これにより、発振回路を確実に起動し、し
かも安定発振時には発振回路の消費電力を低減すること
ができる。
As a result, the oscillation circuit can be reliably started, and the power consumption of the oscillation circuit can be reduced during stable oscillation.

【0024】特に、このような構成を採用することによ
り、水晶発振回路が安定して発振している状態では、各
充放電サイクルにおいて水晶振動子に充電された電力を
完全に放電しなくても、安定した発振状態を維持するこ
とができる。これにより、回路全体の電力消費をより効
果的に低減することができる。
In particular, by adopting such a configuration, in a state in which the crystal oscillation circuit oscillates stably, even if the electric power charged in the crystal oscillator is not completely discharged in each charge / discharge cycle. It is possible to maintain a stable oscillation state. As a result, the power consumption of the entire circuit can be reduced more effectively.

【0025】また、前記発振回路は、前記信号反転増幅
器に流れるショート電流が、信号反転増幅器を構成する
トランジスタのオン電流よりも大きいという条件を満た
す範囲の値となるように、前記バックゲート電圧の選択
が行なわれるとともに、前記第1の電位と前記第2の電
位による電位差が、最小の電圧とするように設定される
ことが好ましい。
Further, in the oscillation circuit, the back gate voltage of the back gate voltage is set so that the short-circuit current flowing in the signal inverting amplifier is larger than the ON current of the transistor forming the signal inverting amplifier. It is preferable that the selection is performed and the potential difference between the first potential and the second potential is set to be the minimum voltage.

【0026】これにより、発振回路は、より安定した発
振動作を行うことができる。
As a result, the oscillator circuit can perform more stable oscillation operation.

【0027】また、本発明の電子回路は、前述した発振
回路と、前記発振回路に、前記第1の電位に対する前記
第2の電位を供給する定電圧発生回路と、を含み、前記
定電圧発生回路は、一端側が前記第1の電位側に接続さ
れ、定電流を供給する定電流源と、前記第2のトランジ
スタと同一の製造条件にて形成され、かつその一端側が
前記定電流源側、他端側が定電圧出力ライン側に接続さ
れるように定電流路に設けられ、前記第2の電位の定電
圧生成用の参照電圧を出力する定電圧制御用トランジス
タと、前記参照電圧が一方の端子へ入力され、他方の端
子へ所与の基準電圧が入力されるオペアンプと、一端側
が定電圧出力ライン側に接続されるように定電流路に設
けられ、前記オペアンプの出力がゲートに入力されるこ
とにより抵抗値が制御され、前記定電圧出力ラインの電
位を、前記第2の電位の定電圧に制御する出力用トラン
ジスタと、を含むことを特徴とする。
The electronic circuit of the present invention includes the above-mentioned oscillation circuit and a constant voltage generation circuit for supplying the oscillation circuit with the second potential with respect to the first potential. The circuit has one end side connected to the first potential side, is formed under the same manufacturing conditions as a constant current source for supplying a constant current and the second transistor, and one end side thereof is the constant current source side, A constant voltage control transistor, which is provided in the constant current path so that the other end side is connected to the constant voltage output line side, outputs a reference voltage for generating the constant voltage of the second potential, and the reference voltage is one of It is provided in the constant current path so that one end side is connected to the constant voltage output line side, and the operational amplifier input to the other terminal and a given reference voltage is input to the other terminal, and the output of the operational amplifier is input to the gate. The resistance value It is your, the potential of the constant voltage output line, characterized in that it comprises a, an output transistor for controlling the constant voltage of the second potential.

【0028】このようにすることにより、定電圧発生回
路の出力する定電圧の温度特性を、発振回路の発振停止
電圧の温度特性と同様にすることができる。この結果、
前記定電圧の絶対値を、発振停止電圧の絶対値を上回る
という制約条件の下で小さな値に設定しても、発振回路
の発振動作を安定して行う事ができる。これにより、前
記定電圧の絶対値を小さくし、発振回路の消費電力をよ
り少なくすることができる。
By doing so, the temperature characteristic of the constant voltage output from the constant voltage generating circuit can be made similar to the temperature characteristic of the oscillation stop voltage of the oscillation circuit. As a result,
Even if the absolute value of the constant voltage is set to a small value under the constraint that it exceeds the absolute value of the oscillation stop voltage, the oscillation operation of the oscillation circuit can be stably performed. As a result, the absolute value of the constant voltage can be reduced, and the power consumption of the oscillator circuit can be further reduced.

【0029】さらに、このような構成を採用することに
より、製造工程の管理などに起因する前記信号反転増幅
器のトランジスタの閾値電圧のばらつきを、前記定電圧
制御用トランジスタにて補償することができる。従っ
て、半導体装置の歩留りを向上することができる。
Further, by adopting such a configuration, it is possible to compensate for the variation in the threshold voltage of the transistor of the signal inverting amplifier due to the management of the manufacturing process or the like by the constant voltage control transistor. Therefore, the yield of the semiconductor device can be improved.

【0030】また、本発明の半導体装置は、前述した発
振回路、又は電子回路を含むことを特徴とするまた、本
発明の電子機器は、前述した発振回路、電子回路又は半
導体装置を含み、前記発振回路の発振出力から動作基準
信号を生成することを特徴とする。
Further, the semiconductor device of the present invention includes the above-mentioned oscillation circuit or electronic circuit, and the electronic apparatus of the present invention includes the above-mentioned oscillation circuit, electronic circuit or semiconductor device, and It is characterized in that an operation reference signal is generated from the oscillation output of the oscillation circuit.

【0031】また、本発明の時計は、前述した発振回
路、電子回路又は半導体装置を含み、前記発振回路の発
振出力から時計基準信号を形成することを特徴とする。
Further, the timepiece of the invention is characterized by including the above-mentioned oscillation circuit, electronic circuit or semiconductor device, and forming a timepiece reference signal from the oscillation output of the oscillation circuit.

【0032】本発明の電子機器、時計は、回路の安定動
作を確保しつつ、低消費電力化を図ることができる。
The electronic device and timepiece of the present invention can achieve low power consumption while ensuring stable circuit operation.

【0033】[0033]

【発明の実施の形態】次に、本発明の好適な実施の形態
を図面に基づき詳細に説明する。
DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, preferred embodiments of the present invention will be described in detail with reference to the drawings.

【0034】<従来技術の分析>本発明の実施の形態の
説明に先立ち、消費電力の節約という観点に立って本発
明者が行った、携帯用電子機器の分析、特に腕時計に使
用される電子回路の消費電力を分析の結果を説明する。
<Analysis of Prior Art> Prior to the description of the embodiments of the present invention, an analysis of a portable electronic device performed by the present inventor from the viewpoint of saving power consumption, particularly an electronic device used for a wristwatch. The result of analysis of the power consumption of the circuit will be described.

【0035】この分析によれば、プリント基板上に構成
される電子回路のうち、発振回路部分の消費電力が他の
回路部分に比べ大きな割合を占めることが確認された。
すなわち、携帯用電子機器に使用される電子回路の発振
回路部分での消費電力を節減することが、使用電池の長
寿命化を図る上で効果的であることが見出された。
According to this analysis, it was confirmed that the power consumption of the oscillating circuit portion of the electronic circuit formed on the printed circuit board was larger than that of the other circuit portion.
That is, it has been found that reducing the power consumption in the oscillation circuit portion of the electronic circuit used for the portable electronic device is effective in extending the life of the battery used.

【0036】更に、この分析によれば、低消費電力化の
ために電源電圧自体を下げると、信号反転増幅器に含ま
れるMOSFETの閾値電圧のばらつきの影響が大きく
なり、発振回路の発振動作不良という問題を引き起こす
可能性が高くなるという問題が確認された。
Further, according to this analysis, when the power supply voltage itself is lowered to reduce the power consumption, the influence of the variation of the threshold voltage of the MOSFET included in the signal inverting amplifier becomes large, and the oscillation operation failure of the oscillation circuit is caused. A problem was identified that was more likely to cause problems.

【0037】以下に、その詳細を説明する。The details will be described below.

【0038】従来の回路 図14には、従来の水晶発振回路10および定電圧発生
回路100の一例が示されている。
Conventional Circuit FIG. 14 shows an example of a conventional crystal oscillator circuit 10 and a constant voltage generating circuit 100.

【0039】この水晶発振回路10は、信号反転増幅器
14と、フィードバック回路とを含んで構成される。前
記フィードバック回路は、前記水晶振動子12、抵抗R
f、位相補償用のコンデンサCD,CGを含んで構成さ
れ、信号反転増幅器14のドレイン出力を、180度位
相反転されたゲート入力として前記信号反転増幅器14
のゲートへフィードバック入力する。
The crystal oscillation circuit 10 is composed of a signal inverting amplifier 14 and a feedback circuit. The feedback circuit includes the crystal unit 12 and a resistor R.
f, the phase compensation capacitors C D and C G are included, and the drain output of the signal inverting amplifier 14 is used as the gate input whose phase is inverted by 180 degrees.
Input feedback to the gate of.

【0040】前記信号反転増幅器14は、一対のP型電
界効果トランジスタ(以下PMOSFETと記す)1
6,N型電界効果トランジスタ(以下NMOSFETと
記す)18を含む。そして、前記信号反転増幅器14
は、それぞれ第1の電位側とこれよりも低い電圧の第2
の電位側に接続され、両電位の電位差により電力供給を
受け駆動される。ここで、前記第1の電位は接地電圧V
ddに設定され、第2の電位は負の定電圧Vregに設定さ
れている。
The signal inverting amplifier 14 includes a pair of P-type field effect transistors (hereinafter referred to as PMOSFETs) 1.
6, N-type field effect transistor (hereinafter referred to as NMOSFET) 18 is included. Then, the signal inverting amplifier 14
Are respectively on the first potential side and the second voltage lower than this.
It is connected to the potential side of and is supplied with power and driven by the potential difference between both potentials. Here, the first potential is the ground voltage V
dd, and the second potential is set to the negative constant voltage Vreg.

【0041】以上の構成の水晶発振回路10では、信号
反転増幅器14に定電圧Vregを印加すると、前記信号
反転増幅器14の出力が180度位相反転されてゲート
にフィードバック入力される。これにより、信号反転増
幅器14を構成するPMOSFET16,NMOSFE
T18が交互にオンオフ駆動され、水晶発振回路10の
発振出力が次第に増加し、ついには水晶振動子12が安
定した発振動作を行なうようになる。
In the crystal oscillating circuit 10 having the above configuration, when the constant voltage Vreg is applied to the signal inverting amplifier 14, the output of the signal inverting amplifier 14 is phase-inverted by 180 degrees and is fed back to the gate. As a result, the PMOSFET 16 and the NMOSFE forming the signal inverting amplifier 14 are formed.
T18 is alternately turned on and off, the oscillation output of the crystal oscillation circuit 10 gradually increases, and finally the crystal oscillator 12 performs stable oscillation operation.

【0042】第1の着眼点 水晶発振回路10では、安定発振後にも常にPMOSF
ET16,NMOSFET18が交互にオンオフ駆動さ
れる。この際、従来の回路では、前記PMOSFET1
6がオン駆動されると、水晶振動子12に充電されたエ
ネルギーのほとんどがそのまま放電されてしまう。従っ
て、次の充電サイクルにおいて、水晶振動子12をはじ
めから充電しなければならない。
In the first focus crystal oscillator circuit 10, the PMOSF is always operated even after stable oscillation.
The ET 16 and the NMOSFET 18 are alternately turned on and off. At this time, in the conventional circuit, the PMOSFET 1
When 6 is driven on, most of the energy charged in the crystal oscillator 12 is discharged as it is. Therefore, in the next charging cycle, the crystal unit 12 must be charged from the beginning.

【0043】すなわち、水晶発振回路10が安定して発
振している状態では、各充放電サイクルにおいて水晶振
動子12に充電された電力を完全に放電しなくても、安
定した発振状態を維持することができる。しかし、従来
の回路では、各充放電サイクルにおいて、水晶振動子1
2の充電電力をそのまま放電し、再度充電するというサ
イクルを繰り返していた。
That is, when the crystal oscillation circuit 10 is stably oscillating, the stable oscillation state is maintained even if the electric power charged in the crystal oscillator 12 is not completely discharged in each charge / discharge cycle. be able to. However, in the conventional circuit, in each charge / discharge cycle, the crystal unit 1
The cycle of discharging the charging power of No. 2 as it is and charging again was repeated.

【0044】本発明者は、これが回路全体の電力消費を
増加させる大きな要因となっていたことを見いだした。
The inventor has found that this was a major factor in increasing the power consumption of the entire circuit.

【0045】第2の着眼点 また、本発明者は、従来の回路では、発振回路10に供
給する定電圧Vregと、発振回路10の発振停止電圧Vs
toの各温度特性が異なることが、発振回路10の低消費
電力化を妨げる大きな要因であることを見いだした。
Second Point of View In addition, in the conventional circuit, the present inventor has found that the constant voltage Vreg supplied to the oscillation circuit 10 and the oscillation stop voltage Vs of the oscillation circuit 10 are used.
It has been found that the difference in each temperature characteristic of to is a major factor that prevents the power consumption of the oscillation circuit 10 from being reduced.

【0046】すなわち、前記NMOSFET18の閾値
電圧をVthn,前記PMOSFET16の閾値電圧をVt
hpとすると、図14に示す水晶発振回路10の発振停止
電圧の絶対値|Vsto|は、次式で表わすことができる。 |Vsto|=K・(|Vthp|+Vthn) ・・・(1) 前記定数Kは0.8〜0.9である。前記式(1)から
明らかなように、発振停止電圧Vstoは、前記NMOS
FET18の閾値電圧Vthn,前記PMOSFET16
の閾値電圧Vthpに依存する。
That is, the threshold voltage of the NMOSFET 18 is Vthn and the threshold voltage of the PMOSFET 16 is Vt.
If hp, the absolute value | Vsto | of the oscillation stop voltage of the crystal oscillation circuit 10 shown in FIG. 14 can be expressed by the following equation. | Vsto | = K · (| Vthp | + Vthn) (1) The constant K is 0.8 to 0.9. As is clear from the equation (1), the oscillation stop voltage Vsto is
The threshold voltage Vthn of the FET 18, the PMOSFET 16
Of the threshold voltage Vthp.

【0047】一方、定電圧発生回路100は、定電流源
110と、オペアンプ112と、定電圧制御用NMOS
FET114と,出力用NMOSFET116とを含ん
で構成されている。
On the other hand, the constant voltage generating circuit 100 includes a constant current source 110, an operational amplifier 112, and a constant voltage controlling NMOS.
It is configured to include an FET 114 and an output NMOSFET 116.

【0048】前記定電流源110は、一端が前記アース
電位Vdd側に接続され、他端が電源Vss側に接続された
定電流路150に設けられ、常に所定の定電流IDを定
電流路150に供給する。この定電流路150には、前
記NMOSFET114、116が直列に接続されてい
る。
The constant current source 110 is provided in a constant current path 150 having one end connected to the ground potential Vdd side and the other end connected to the power supply Vss side, and always supplies a predetermined constant current ID to the constant current path 150. Supply to. The NMOSFETs 114 and 116 are connected in series to the constant current path 150.

【0049】前記定電圧制御用NMOSFET114
は、前記定電流源110と、定電圧の信号出力ライン1
02の間に位置して設けられている。そして、前記定電
圧制御用NMOSFET114は、そのゲートがドレイ
ンと短絡され、信号ライン101に向けて定電圧生成用
の参照電圧を出力する。
The constant voltage controlling NMOSFET 114
Is a constant current source 110 and a constant voltage signal output line 1
It is located between 02. The constant voltage controlling NMOSFET 114 has its gate short-circuited to the drain and outputs a reference voltage for generating a constant voltage toward the signal line 101.

【0050】前記オペアンプ112は、そのプラス(以
下+と記す)入力端子に前記信号ライン101を介して
前記参照電圧が入力され、そのマイナス(以下−と記
す)入力端子には所定の基準電圧Vrefが入力される。
そして、このオペアンプ112は、その差電圧を増幅出
力する。
The reference voltage is input to the plus (hereinafter referred to as +) input terminal of the operational amplifier 112 via the signal line 101, and the negative (hereinafter referred to as −) input terminal has a predetermined reference voltage Vref. Is entered.
Then, the operational amplifier 112 amplifies and outputs the difference voltage.

【0051】前記出力用のNMOSFET116は、前
記信号出力ライン102と、電源電圧Vssとの間に位置
して設けられている。そして、このNMOSFET11
6は、そのゲートに前記オペアンプ112の出力が入力
されることにより、その抵抗値が制御される。これによ
り、前記出力信号ライン102の電位が、第2の基準電
位をもつ定電圧Vregにフィードバック制御される。
The output NMOSFET 116 is provided between the signal output line 102 and the power supply voltage Vss. And this NMOSFET 11
The resistance value of 6 is controlled by the output of the operational amplifier 112 being input to its gate. As a result, the potential of the output signal line 102 is feedback-controlled to the constant voltage Vreg having the second reference potential.

【0052】前記定電圧制御用NMOSFET114に
は、前記定電流源110からの定電流IDが供給されて
いる。従って、前記信号線101と出力ライン102と
の間には、前記定電圧制御用NMOSFET114の閾
値電圧Vthn11に依存したαVthn11の電位差が生じ
る。よって、前記出力ライン102と接地電位Vddの間
には、α(Vref+Vthn11)の電位差が生じる。
A constant current ID from the constant current source 110 is supplied to the constant voltage controlling NMOSFET 114. Therefore, a potential difference of αVthn11 depending on the threshold voltage Vthn11 of the constant voltage control NMOSFET 114 is generated between the signal line 101 and the output line 102. Therefore, a potential difference of α (Vref + Vthn11) is generated between the output line 102 and the ground potential Vdd.

【0053】このことから、定電圧発生回路100の出
力電圧Vregは、前記基準電圧Vrefと、定電圧制御用N
MOSFET114の閾値電圧Vthn11の影響を受け
ることが理解される。すなわち、定電圧|Vreg|は電圧
(Vref+Vthn11)に比例する。従って、従来の構成
の水晶発振回路10は、電圧(Vreg+Vthn11)に依
存した定電圧Vregを電源として用い、動作することに
なる。
From this, the output voltage Vreg of the constant voltage generating circuit 100 is the same as the reference voltage Vref and N for constant voltage control.
It is understood that it is affected by the threshold voltage Vthn11 of the MOSFET 114. That is, the constant voltage | Vreg | is proportional to the voltage (Vref + Vthn11). Therefore, the crystal oscillating circuit 10 having the conventional configuration operates by using the constant voltage Vreg depending on the voltage (Vreg + Vthn11) as a power source.

【0054】しかし、このような定電圧発生回路100
は、その製造工程である半導体製造工程において、前記
定電圧制御用NMOSFET114の閾値電圧Vthn1
1の値がばらつくことが多い。従来の回路では、このば
らつきにより、例えば、前記閾値電圧Vthn11が大き
くなった場合でも、ライン102から出力される定電圧
|Vreg|も同時に大きくなる。このため、定電圧Vregと
発振停止電圧Vstoの間には常に|Vreg|>|Vsto|の関
係が保たれる。従って、従来の回路では、発振回路10
の発振動作が確保され、ICの歩留りを向上できるとい
う利点があった。
However, such a constant voltage generating circuit 100
Is the threshold voltage Vthn1 of the constant voltage control NMOSFET 114 in the semiconductor manufacturing process which is the manufacturing process.
The value of 1 often varies. In the conventional circuit, due to this variation, for example, even when the threshold voltage Vthn11 becomes large, the constant voltage output from the line 102
| Vreg | also increases at the same time. Therefore, the relationship of | Vreg |> | Vsto | is always maintained between the constant voltage Vreg and the oscillation stop voltage Vsto. Therefore, in the conventional circuit, the oscillation circuit 10
The oscillating operation is ensured and the yield of ICs can be improved.

【0055】ところが、発振回路10の低消費電力動作
のためには、発振動作確保(|Vreg|>|Vsto|)という
条件を満足しつつ、定電圧|Vreg|をできるだけ下げる
必要がある。しかし、定電圧|Vreg|を下げるために、
定電流源110から供給される定電流IDを少なくする
と、生成される定電圧Vregが、温度変化による前記定
電流の変動により大きく変化してしまうという問題が発
生する。
However, for the low power consumption operation of the oscillator circuit 10, it is necessary to lower the constant voltage | Vreg | as much as possible while satisfying the condition of ensuring the oscillation operation (| Vreg |> | Vsto |). However, in order to lower the constant voltage | Vreg |
When the constant current ID supplied from the constant current source 110 is reduced, the generated constant voltage Vreg changes greatly due to the fluctuation of the constant current due to the temperature change.

【0056】以下にこの温度特性について、詳細に説明
する。
The temperature characteristic will be described in detail below.

【0057】定電圧発生回路100において、定電圧制
御用NMOSFET114を動作させる定電流源110
の電流値IDには、温度依存性がある。すなわち、前記
定電流源110が、例えば、デプリーションタイプのP
MOSFETを用いて構成されている場合、定電流ID
は次式で表わすことができる。ここで、前記定電流源を
構成するデプリーションPMOSFETの電流増幅率を
βとし、その閾値電圧の絶対値を|Vth|とし、ゲート−
ソース間電圧をVGSとする。 ID=(1/2)・β・(VGS−|Vth|)2 ・・・ (2) 前記PMOSFETは、定電流を形成するためにゲート
及びソース間が短絡されているので、前記VGSは0Vと
なる。この条件を式(2)に代入すると、次式が得られ
る。 ID=(1/2)・β・(−Vth)2 ・・・ (3) 式(3)に示されるように、定電流IDは、電源電圧Vs
sには依存しない。しかし、定電流IDは、温度依存性の
ある電流増幅率βと、閾値電圧Vthの二乗とに比例す
る。従って、定電流IDの値も、温度変化によって変動
することが理解されよう。
In the constant voltage generation circuit 100, a constant current source 110 for operating the constant voltage control NMOSFET 114.
The current value ID of is dependent on temperature. That is, the constant current source 110 is, for example, a depletion type P
When configured using MOSFET, constant current ID
Can be expressed by the following equation. Here, the current amplification factor of the depletion PMOSFET constituting the constant current source is β, the absolute value of its threshold voltage is | Vth |, and the gate-
The voltage between sources is VGS. ID = (1/2) .beta..multidot. (VGS- | Vth |) 2 ... (2) Since the gate and source of the PMOSFET are short-circuited to form a constant current, the VGS is 0V. Becomes By substituting this condition into the equation (2), the following equation is obtained. ID = (1/2) .beta..multidot. (-Vth) 2 ... (3) As shown in the equation (3), the constant current ID is equal to the power supply voltage Vs.
does not depend on s. However, the constant current ID is proportional to the temperature-dependent current amplification factor β and the square of the threshold voltage Vth. Therefore, it will be understood that the value of the constant current ID also fluctuates depending on the temperature change.

【0058】図15に、前記定電圧発生回路100に含
まれるNMOSFET114の温度特性を示す。同図に
おいて、縦軸は前記定電流源110が供給する定電流I
D、横軸はMOSFET114のゲート・ソース間電圧
VGSを表わす。ここでは3種類の曲線A〜Cが示されて
いる。曲線Aは、前記NMOSFET114の閾値電圧
Vthn11が低い場合、曲線Cは、前記閾値電圧Vthn1
1が高い場合、曲線Bは、前記閾値電圧Vthn11がA
とCとの中間である場合の特性曲線を示している。つま
り、これらの特性曲線からも分かるように、定電圧制御
用NMOSFET114のVGSは、前記定電流源110
が供給する定電流IDの変動によって変化する。
FIG. 15 shows the temperature characteristics of the NMOSFET 114 included in the constant voltage generating circuit 100. In the figure, the vertical axis represents the constant current I supplied by the constant current source 110.
The horizontal axis of D represents the gate-source voltage VGS of the MOSFET 114. Here, three types of curves A to C are shown. A curve A indicates that the threshold voltage Vthn11 of the NMOSFET 114 is low, and a curve C indicates the threshold voltage Vthn1.
If 1 is high, the curve B shows that the threshold voltage Vthn11 is A
The characteristic curve in the case of being between C and C is shown. That is, as can be seen from these characteristic curves, VGS of the constant voltage control NMOSFET 114 is equal to the constant current source 110.
Changes according to the fluctuation of the constant current ID.

【0059】従って、定電圧Vregは、定電流源110
における定電流IDと、前記NMOSFET114の閾
値電圧Vthn11と、前記基準電圧Vrefの夫々の温
度変化の影響を受けて変動する。
Therefore, the constant voltage Vreg is the constant current source 110.
Of the constant current ID, the threshold voltage Vthn11 of the NMOSFET 114, and the reference voltage Vref.

【0060】一方、発振停止電圧Vstoは、前記した式
(1)に依存しているので、NMOSFET18の閾値
電圧Vthn,PMOSFET16の閾値電圧Vthpの温度
変化の影響を受けて変動する。
On the other hand, the oscillation stop voltage Vsto depends on the above equation (1) and therefore fluctuates under the influence of temperature changes of the threshold voltage Vthn of the NMOSFET 18 and the threshold voltage Vthp of the PMOSFET 16.

【0061】このように、定電圧Vregの温度特性は、
定電流IDの変化量と、電圧(Vref+Vthn11)の変
化量に依存する。これに対し、発振停止電圧Vstoの温
度特性は、閾値電圧(|Vthp|+Vthn)の変化量に依存
する。従って、定電圧発生回路100の出力する定電圧
Vregと、発振回路10の発振停止電圧Vstoの各温度特
性(温度係数)は異なることが理解されよう。
Thus, the temperature characteristic of the constant voltage Vreg is
It depends on the change amount of the constant current ID and the change amount of the voltage (Vref + Vthn11). On the other hand, the temperature characteristic of the oscillation stop voltage Vsto depends on the amount of change in the threshold voltage (| Vthp | + Vthn). Therefore, it will be understood that the temperature characteristics (temperature coefficient) of the constant voltage Vreg output from the constant voltage generation circuit 100 and the oscillation stop voltage Vsto of the oscillation circuit 10 are different.

【0062】図16には、定電圧Vregと発振停止電圧
Vstoの温度特性が異なる場合の一例が示されている。
ここでは、定電圧|Vreg|と発振停止電圧|Vsto|の温度
との関係が示されている。同図において、横軸は温度
T、縦軸は定電圧Vreg,発振停止電圧Vstoの各電圧V
を夫々示す。
FIG. 16 shows an example in which the temperature characteristics of the constant voltage Vreg and the oscillation stop voltage Vsto are different.
Here, the relationship between the constant voltage | Vreg | and the temperature of the oscillation stop voltage | Vsto | is shown. In the figure, the horizontal axis indicates temperature T, and the vertical axis indicates constant voltage Vreg and each voltage V of oscillation stop voltage Vsto.
Are shown respectively.

【0063】発振回路10の発振動作を確保するために
は、図16で示す動作保証温度範囲での最も高い温度t
aにおいても、|Vreg|>|Vsto|の条件を確保しなけれ
ばならない。ここで、前記温度taは、例えば、腕時計
の公知の耐熱試験のための上限温度である。
In order to ensure the oscillation operation of the oscillator circuit 10, the highest temperature t in the operation guarantee temperature range shown in FIG.
Also in a, the condition of | Vreg |> | Vsto | must be secured. Here, the temperature ta is, for example, an upper limit temperature for a known heat resistance test of a wristwatch.

【0064】しかし、このような条件設定を行うと、V
regとVstoの温度勾配が異なることから、動作保
証温度範囲での最も低い温度tbにおいては、定電圧|
Vreg|が必要以上に大きくなることが避けられず、この
結果、無駄な電力を消費してしまうという問題が発生す
る。
However, if such conditions are set, V
Since the temperature gradients of reg and Vsto are different, at the lowest temperature tb in the guaranteed operating temperature range, the constant voltage |
It is unavoidable that Vreg | becomes unnecessarily large, and as a result, there arises a problem that wasteful power is consumed.

【0065】すなわち、従来の定電圧発生回路100に
おいては、定電圧Vregと発振停止電圧Vstoの温度勾配
の差が大きいため、高温側(あるいは低温側)の発振動
作を保証するために、前記|Vreg|>|Vsto|を条件を常
に成立させと、低温側(あるいは高温側)での|Vreg|
が、発振動作を保証する電圧に対し比較的大きな値とな
ってしまい、結果として、電力を無駄に消費してしま
う。
That is, in the conventional constant voltage generating circuit 100, since there is a large difference in temperature gradient between the constant voltage Vreg and the oscillation stop voltage Vsto, in order to guarantee the oscillation operation on the high temperature side (or the low temperature side), If the condition of Vreg |> | Vsto | is always satisfied, | Vreg | on the low temperature side (or high temperature side)
However, the voltage becomes a relatively large value with respect to the voltage that guarantees the oscillation operation, and as a result, power is wasted.

【0066】以上の分析の結果、本発明者は、回路の消
費電力を低減するためには、定電圧Vregと発振停止電
圧Vstoとに同様な温度特性を持たせることが有効であ
ることを見いだした。
As a result of the above analysis, the present inventor found that in order to reduce the power consumption of the circuit, it is effective to make the constant voltage Vreg and the oscillation stop voltage Vsto have similar temperature characteristics. It was

【0067】第3の着目点 携帯用電子機器および時計の低消費電力化のためには、
電源電圧自体を下げることが有効である。
Third Point of Interest To reduce the power consumption of portable electronic devices and watches,
It is effective to reduce the power supply voltage itself.

【0068】しかし、電源電圧自体を下げると、信号反
転増幅器14に含まれるMOSFET16,18の閾値
電圧のばらつきの影響が大きくなり、発振回路10の発
振動作不良という問題を引き起こす可能性が高くなる。
However, when the power supply voltage itself is lowered, the influence of variations in the threshold voltages of the MOSFETs 16 and 18 included in the signal inverting amplifier 14 becomes large, and there is a high possibility of causing a problem of oscillation operation failure of the oscillation circuit 10.

【0069】すなわち、電源電圧自体を下げると、電源
電圧Vssに対する、MOSFET16,18の閾値電圧
Vthの割合が大きくなってしまうため、MOSFETの
動作マージンの確保が困難となる。従って、半導体装置
の製造工程において、MOSFETを形成する際の不純
物打ち込みに微小な誤差が生ずると、これによって引き
起こされる閾値電圧のばらつきにより、製品の歩留りが
低下してしまう可能性があった。
That is, if the power supply voltage itself is lowered, the ratio of the threshold voltage Vth of the MOSFETs 16 and 18 to the power supply voltage Vss becomes large, so that it is difficult to secure the operation margin of the MOSFET. Therefore, in the manufacturing process of the semiconductor device, if a minute error occurs in the implantation of the impurities when forming the MOSFET, the variation in the threshold voltage caused by the error may reduce the product yield.

【0070】本発明者は、このような不純物打ち込みに
微小な誤差によって引き起こされる閾値電圧のばらつき
があっても、発振動作不良の少ない発振回路10を開発
することにより、消費電力をより低減することが可能と
なることに着目した。
The present inventor further reduces the power consumption by developing the oscillation circuit 10 in which the oscillation operation failure is small even if there is a variation in the threshold voltage caused by such a minute error in the impurity implantation. We focused on the fact that it becomes possible.

【0071】以下に、上記着目点に基づきなされた本発
明の実施の形態を説明する。
An embodiment of the present invention made based on the above points of interest will be described below.

【0072】(1)第1の実施の形態 まず、第1の実施の形態を説明する。(1) First Embodiment First, the first embodiment will be described.

【0073】<実施例1>図1Aには、第1の実施の形
態に係る水晶発振回路の一例が示されている。尚、前記
図14に示す回路と対応する部材には、同一符号を付
し、その説明は省略する。
Example 1 FIG. 1A shows an example of the crystal oscillation circuit according to the first embodiment. The members corresponding to those of the circuit shown in FIG. 14 are designated by the same reference numerals, and the description thereof will be omitted.

【0074】発振回路 本実施例の水晶発振回路10は、信号反転増幅器14
と、フィードバック回路とを含んで構成される。
Oscillation Circuit The crystal oscillating circuit 10 of this embodiment includes a signal inverting amplifier 14
And a feedback circuit.

【0075】前記信号反転増幅器14は、第1の電位側
と、これより低い第2の電位側に接続され、両電位の電
位差により電力供給を受け駆動されるように構成されて
いる。ここで、前記第1の電位はアース電位Vdd、第2
の電位は前述した定電圧発生回路100から供給される
負の電源電位Vregに設定されている。
The signal inverting amplifier 14 is connected to the first potential side and the second potential side which is lower than the first potential side, and is configured to be supplied with power and driven by the potential difference between the two potentials. Here, the first potential is the ground potential Vdd and the second potential is
Is set to the negative power supply potential Vreg supplied from the constant voltage generating circuit 100 described above.

【0076】前記信号反転増幅器14は、PMOSFE
T16と、NMOSFET18とを含んで構成される。
前記PMOSFET16は、そのソース、ドレインがア
ース(Vdd)、出力端子11にそれぞれ接続され、その
ゲートにはフィードバック信号が入力されている。
The signal inverting amplifier 14 is a PMOS FE.
It is configured to include T16 and NMOSFET 18.
The PMOSFET 16 has its source and drain connected to the ground (Vdd) and the output terminal 11, respectively, and a feedback signal is input to its gate.

【0077】前記NMOSFET18は、そのドレイン
が出力端子11(ここではFET16のドレイン)に接
続され、そのソースが、以下に詳述する制御回路200
に接続されている。さらに、このNMOSFET18の
ゲートには、フィードバック回路から供給されるフィー
ドバック信号が入力されている。
The drain of the NMOSFET 18 is connected to the output terminal 11 (here, the drain of the FET 16), and the source thereof is the control circuit 200 described in detail below.
It is connected to the. Furthermore, the feedback signal supplied from the feedback circuit is input to the gate of the NMOSFET 18.

【0078】本実施例の特徴的な構成は、信号反転増幅
器14を構成するFETのバックゲートと、ソースとの
間のバックゲート電圧を制御する制御回路200を設け
たことにある。
The characteristic configuration of this embodiment is that the control circuit 200 for controlling the back gate voltage between the back gate and the source of the FET constituting the signal inverting amplifier 14 is provided.

【0079】実施例の制御回路200は、信号反転増幅
器14を構成する一対のMOSFET16、18のう
ち、一方のFET18のバックゲート電圧を制御するよ
うに構成されている。
The control circuit 200 of the embodiment is constructed so as to control the back gate voltage of one FET 18 of the pair of MOSFETs 16 and 18 constituting the signal inverting amplifier 14.

【0080】ここで、前記バックゲート電圧の制御対象
となるNMOSFET18は、そのバックゲートに、前
記定電圧発生回路100から供給される定電圧Vregが
印加されるように構成されている。
Here, the NMOSFET 18 to be controlled by the back gate voltage is configured such that the constant voltage Vreg supplied from the constant voltage generating circuit 100 is applied to its back gate.

【0081】前記制御回路200は、このNMOSFE
T18のソースの電位を多段階に切換制御することによ
り、このFET18のソースとバックゲート間の電位
を、バックゲート電圧として制御する。この制御によ
り、MOSFET18の閾値電圧Vthnは、多段階に渡
り切換制御されることになり、この結果、発振回路10
の発振駆動時における電力消費を節減することが可能と
なる。
The control circuit 200 uses the NMOS FE
The potential between the source and the back gate of the FET 18 is controlled as a back gate voltage by switching and controlling the potential of the source of T18 in multiple stages. By this control, the threshold voltage Vthn of the MOSFET 18 is switched and controlled in multiple stages. As a result, the oscillation circuit 10
It is possible to reduce the power consumption during the oscillation drive of.

【0082】以下に、このバックゲート制御の基本とな
る、基板バイアス効果について説明する。
The substrate bias effect, which is the basis of this back gate control, will be described below.

【0083】基板バイアス 前記制御回路200は、基板バイアス効果を利用して、
信号反転増幅器14を構成するNMOSFET18の閾
値電圧Vthnを制御する。
Substrate Bias The control circuit 200 utilizes the substrate bias effect to
It controls the threshold voltage Vthn of the NMOSFET 18 constituting the signal inverting amplifier 14.

【0084】水晶発振回路10の電源投入時には、前記
NMOSFET18のソース電位とバックゲート電位と
の差として表されるバックゲート電圧を、0に近い低い
値に設定する。これにより、前記NMOSFET18の
閾値電圧Vthnが低く設定された状態で、発振回路10
は発振動作を開始する。
When the crystal oscillator circuit 10 is powered on, the back gate voltage represented as the difference between the source potential and the back gate potential of the NMOSFET 18 is set to a low value close to zero. As a result, with the threshold voltage Vthn of the NMOSFET 18 set low, the oscillation circuit 10
Starts the oscillation operation.

【0085】そして、水晶発振回路10の発振安定後に
は、前記制御回路200にて前記NMOSFET18の
バックゲート電圧を高く制御する。これにより、発振回
路10は、前記NMOSFET18の閾値電圧Vthnが
高く設定された状態で発振動作を行う。
After the oscillation of the crystal oscillation circuit 10 is stabilized, the control circuit 200 controls the back gate voltage of the NMOSFET 18 to be high. As a result, the oscillator circuit 10 oscillates while the threshold voltage Vthn of the NMOSFET 18 is set high.

【0086】MOSFET18のソース電位とバックゲ
ート電位の電位差であるバックゲート電圧を制御する
と、MOSFET18の閾値電圧Vthnが変化し、サブ
スレッショルド領域におけるゲート・ソース間電圧に対
するドレイン・ソース間電流特性が変化する。
When the back gate voltage which is the potential difference between the source potential and the back gate potential of the MOSFET 18 is controlled, the threshold voltage Vthn of the MOSFET 18 changes, and the drain-source current characteristic with respect to the gate-source voltage in the subthreshold region changes. .

【0087】例えば、NMOSFETは、ソースに対し
てバックゲートの電位を同電位にすると、前記NMOS
FETの閾値電圧が低下すると共にオフ電流が増加す
る。又、ソースに対して、バックゲートの電位を異なら
せると、前記NMOSFETの閾値電圧が上昇すると共
にオフ電流が減少する。
For example, in the NMOSFET, if the potential of the back gate is made equal to the potential of the source, the NMOS
The off-current increases as the threshold voltage of the FET decreases. When the potential of the back gate is different from that of the source, the threshold voltage of the NMOSFET rises and the off-current decreases.

【0088】PMOSFETも同様な特性を示す。例え
ば、ソースに対してバックゲートの電位を同電位とする
と、PMOSFETの閾値電圧の絶対値が低下すると共
にオフ電流の絶対値が増加する。又、ソースに対してバ
ックゲートの電位を異ならせると、PMOSFETの閾
値電圧の絶対値が上昇すると共にオフ電流の絶対値が減
少する。
The PMOSFET also shows similar characteristics. For example, if the potential of the back gate is the same as that of the source, the absolute value of the threshold voltage of the PMOSFET decreases and the absolute value of the off current increases. Further, if the potential of the back gate is made different from that of the source, the absolute value of the threshold voltage of the PMOSFET rises and the absolute value of the off current decreases.

【0089】この特性を利用して、例えばMOSFET
の閾値電圧の絶対値を低くして、サブスレッショルド領
域特性となる様に形成する。すなわち、ソースとバック
ゲートとを同電位とすることによって、MOSFETの
閾値電圧の絶対値を低下させ、且つドレイン−ソース間
に電流を多く流れるようにする。これにより、MOSF
ETのスイッチ制御を高速化させると共にドライブ能力
を向上させ、半導体装置の高速動作が可能となる。
Utilizing this characteristic, for example, a MOSFET
The absolute value of the threshold voltage is reduced to form the subthreshold region characteristic. That is, by making the source and the back gate have the same potential, the absolute value of the threshold voltage of the MOSFET is lowered and a large amount of current flows between the drain and the source. This allows the MOSF
The speed of the ET switch control is increased and the drive capability is improved, and the semiconductor device can operate at high speed.

【0090】逆に、MOSFETのバックゲートに電圧
を印加することによって、MOSFETの閾値電圧の絶
対値を高くし、且つオフ電流の絶対値を非常に小さくす
るすることができる。また更に、MOSFETの閾値電
圧の絶対値が高い状態へと特性を変化させると、スタン
バイ電流を非常に小さくすることができ、半導体装置の
低消費電力化が可能となる。
On the contrary, by applying a voltage to the back gate of the MOSFET, the absolute value of the threshold voltage of the MOSFET can be increased and the absolute value of the off current can be made extremely small. Furthermore, when the characteristics are changed to a state where the absolute value of the threshold voltage of the MOSFET is high, the standby current can be made extremely small, and the power consumption of the semiconductor device can be reduced.

【0091】ここで、基板バイアス効果を表わす式とし
て、次式(4)が挙げられる。式(4)は、エンハンス
メント型のMOSFETについて、閾値電圧の絶対値の
上昇分について表わしたものである。ここで、式(4)
中のKは定数,φfは基板のフェルミ電位,C0はゲー
ト容量,VBGはバックゲート・ソース間の電位差(バッ
クゲート電圧)を示している。この式(4)によれば、
バックゲート電圧VBGが高くなるほど閾値電圧も上昇す
ることが分かる。 {K・(2φf+VBG)}1/2・1/C0 ・・・ (4)
Here, the following expression (4) is given as an expression representing the substrate bias effect. Expression (4) represents the amount of increase in the absolute value of the threshold voltage of the enhancement type MOSFET. Where equation (4)
Where K is a constant, φf is the Fermi potential of the substrate, C 0 is the gate capacitance, and V BG is the potential difference between the back gate and the source (back gate voltage). According to this equation (4),
It can be seen that the higher the back gate voltage V BG , the higher the threshold voltage. {K ・ (2φf + V BG )} 1/2・ 1 / C 0 ... (4)

【0092】制御回路 次に、前記制御回路200の具体例を説明する。Control circuit Next, a specific example of the control circuit 200 will be described.

【0093】実施例の制御回路200は、MOSFET
18と接続される整流素子回路202と、前記整流素子
回路202のバイパス回路204とを含み、前記バイパ
ス回路204に設けられたスイッチング素子としての制
御用NMOSFET210をオン・オフすることによ
り、前記トランジスタ18のバックゲート電圧を少なく
とも2段階にわたり選択的に設定するように構成されて
いる。
The control circuit 200 of the embodiment is a MOSFET
The rectifier element circuit 202 connected to the rectifier element circuit 18 and the bypass circuit 204 of the rectifier element circuit 202 are turned on and off by turning on and off the control NMOSFET 210 provided as a switching element in the bypass circuit 204. Of the back gate voltage is selectively set in at least two steps.

【0094】実施例の整流素子回路200は、FET1
8のソースと、定電圧Vregを供給するライン102と
の間に順方向に設けられたダイオード212を含んで構
成される。また、前記バイパス回路204は、前記ダイ
オード212と並列に接続された制御用NMOSFET
210を含んで構成される。このFET210は、その
ゲートに選択信号SEL1が入力され、選択的にオンオ
フ制御されるように構成されている。
The rectifying element circuit 200 of the embodiment is FET1.
8 and the line 102 that supplies the constant voltage Vreg, and includes a diode 212 provided in the forward direction. The bypass circuit 204 is a control NMOSFET connected in parallel with the diode 212.
It is configured to include 210. The FET 210 is configured such that a selection signal SEL1 is input to its gate and the on / off control is selectively performed.

【0095】図1Bには、実施例の水晶発振回路10の
動作タイミングチャートが示されている。
FIG. 1B shows an operation timing chart of the crystal oscillation circuit 10 of the embodiment.

【0096】水晶発振回路10への電源投入時には、H
レベルの選択信号SEL1が出力され、制御用NMOS
FET210がオンする。これにより、制御対象となる
FET18のソースは、出力ライン102と短絡され
る。この結果、FET18のソース、バックゲート間の
電位差がゼロ、すなわちバックゲート電圧がゼロに制御
される。
When the crystal oscillator circuit 10 is powered on, H
The level selection signal SEL1 is output, and the control NMOS
The FET 210 turns on. As a result, the source of the FET 18 to be controlled is short-circuited with the output line 102. As a result, the potential difference between the source and the back gate of the FET 18 is controlled to zero, that is, the back gate voltage is controlled to zero.

【0097】この結果、信号反転増幅器14を構成する
FET18は、その閾値電圧Vthnが小さく設定され、
オフリーク電流が増加するため、そのソース・ドレイン
間に電流が多く流れるとともに、発振開始電圧の絶対値
|Vsta|が低くなる。このため、前記信号反転増幅器
14は、その発振動作を容易に開始し、安定した発振状
態まで速やかに立ち上がることになる。
As a result, the threshold voltage Vthn of the FET 18 constituting the signal inverting amplifier 14 is set small,
Since the off-leakage current increases, a large amount of current flows between the source and drain, and the absolute value | Vsta | of the oscillation start voltage decreases. Therefore, the signal inverting amplifier 14 easily starts its oscillation operation and quickly rises to a stable oscillation state.

【0098】そして、信号反転増幅器14の発振動作が
安定すると、前記選択信号SEL1がLレベルに切換制
御される。これにより、FET210がオフされるた
め、FET18のソースはダイオード212を介してラ
イン102と接続されることになる。
When the oscillating operation of the signal inverting amplifier 14 becomes stable, the selection signal SEL1 is switched to the L level. As a result, the FET 210 is turned off, so that the source of the FET 18 is connected to the line 102 via the diode 212.

【0099】これにより、前記接地電位Vdd側から信号
反転増幅器14に流れる電流は、前記FET18のソー
スから、前記ダイオード212を介して、ライン102
に向かって流れる。前記電流がダイオード212を通過
する際、FET18のソース電位は、ダイオード212
の順方向電圧降下Vf分だけ絶対値で低下する。この結
果、前記NMOSFET18は、その閾値電圧Vthnが
高く設定され、オフ電流が減少する。すなわち、前記ダ
イオード212の順方向電圧降下Vfの影響を受け、前
記NMOSFET18のソース及びバックゲート間に印
加される電圧の電位差は、前記ダイオード212の順方
向降下電圧Vfとなる。この結果、バックゲート電圧が
上昇し、FET18の閾値電圧Vthnが高く設定され、
この結果FET18におけるオフリーク電流が減少し、
ソース・ドレイン間電流を低減されることになる。これ
により、水晶振動子に蓄積されたエネルギーの放電が効
果的に抑制され、少ない消費電力で発振回路10を安定
して発振させることができる。
As a result, the current flowing from the ground potential Vdd side to the signal inverting amplifier 14 flows from the source of the FET 18 through the diode 212 to the line 102.
Flowing toward. When the current passes through the diode 212, the source potential of the FET 18 is
The absolute value of the voltage drops by the forward voltage drop Vf. As a result, the threshold voltage Vthn of the NMOSFET 18 is set high, and the off-current decreases. That is, the potential difference of the voltage applied between the source and the back gate of the NMOSFET 18 under the influence of the forward voltage drop Vf of the diode 212 becomes the forward voltage drop Vf of the diode 212. As a result, the back gate voltage rises and the threshold voltage Vthn of the FET 18 is set high,
As a result, the off-leakage current in the FET 18 decreases,
The source-drain current will be reduced. As a result, the discharge of the energy accumulated in the crystal unit is effectively suppressed, and the oscillation circuit 10 can be stably oscillated with low power consumption.

【0100】このように、本実施例によれば、水晶発振
回路10への電源投入時には、前記信号反転増幅器14
における発振開始電圧の絶対値|Vsta|を低下させて発
振動作を容易に開始でき、安定発振動作が開始されてか
らは、水晶振動子12に蓄積されたエネルギーを効率良
く使用して低消費電力で発振動作を継続させることがで
きる。
As described above, according to this embodiment, when the crystal oscillator circuit 10 is powered on, the signal inverting amplifier 14 is turned on.
In this case, the absolute value | Vsta | of the oscillation start voltage can be lowered to easily start the oscillation operation, and after the stable oscillation operation is started, the energy accumulated in the crystal oscillator 12 is efficiently used to reduce the power consumption. The oscillation operation can be continued with.

【0101】切替回路 次に、前記選択信号SEL1を形成する切替回路300
について説明する。
Switching Circuit Next, the switching circuit 300 for forming the selection signal SEL1.
Will be described.

【0102】図2Aには、切替回路300の機能ブロッ
ク、図2Bにはそのタイミングチャートが示されてい
る。
FIG. 2A shows a functional block of the switching circuit 300, and FIG. 2B shows a timing chart thereof.

【0103】実施例の切替回路300は、分周回路31
0、クロックタイマーセット回路320、電源投入検出
回路330を含む。
The switching circuit 300 of the embodiment is composed of the frequency dividing circuit 31.
0, a clock timer set circuit 320, and a power-on detection circuit 330.

【0104】前記電源投入検出回路330は、コンデン
サC1,抵抗R1,CMOS信号反転増幅器306によ
り構成されている。
The power-on detection circuit 330 is composed of a capacitor C1, a resistor R1, and a CMOS signal inverting amplifier 306.

【0105】前記コンデンサーC1及び抵抗R1は直列
に接続され、その両端には接地電圧Vdd、電源電圧Vss
が印加されている。
The capacitor C1 and the resistor R1 are connected in series, and a ground voltage Vdd and a power supply voltage Vss are connected across the capacitor C1 and the resistor R1.
Is being applied.

【0106】従って、図2Bに示すように、回路に電源
VSS、及びVregが投入されると、水晶発振回路10及
び切換回路300が起動される。この電源投入と同時
に、電源投入検出回路330では、接地電位Vdd側から
コンデンサーC1、抵抗R1を介して電源電位Vss側に
向かって電流が流れる。すなわち、電源投入直後は、接
地電位Vddであったライン105の電位は、コンデンサ
ーC1の充電が進むにつれ、徐々に低下し、電源Vssの
電位に近づく。
Therefore, as shown in FIG. 2B, when the power supplies VSS and Vreg are applied to the circuit, the crystal oscillation circuit 10 and the switching circuit 300 are activated. At the same time when the power is turned on, in the power-on detection circuit 330, a current flows from the ground potential Vdd side toward the power supply potential Vss side through the capacitor C1 and the resistor R1. That is, immediately after the power is turned on, the potential of the line 105, which was the ground potential Vdd, gradually decreases as the charging of the capacitor C1 progresses, and approaches the potential of the power source Vss.

【0107】従って、信号反転増幅器306は、電源投
入直後にはライン106からVSSの電位の電源電圧投入
検出信号を出力し、ライン105の電位が所定基準値を
下回ると、ライン106の出力電位をVSSから接地電位
Vddへ切り換えて出力する。
Therefore, the signal inverting amplifier 306 outputs a power supply voltage input detection signal of VSS potential from the line 106 immediately after the power is turned on, and when the potential of the line 105 becomes lower than a predetermined reference value, the output potential of the line 106 is changed. The output is switched from VSS to the ground potential Vdd.

【0108】前記クロックタイマーセット回路320
は、ライン106を介してVssの電位の電源投入検出開
始信号が入力されることによりセットされる。そして、
Hレベルの選択信号SEL1を、発振回路10のFET
210のゲートへ向け出力する。
The clock timer set circuit 320
Is set by inputting a power-on detection start signal of Vss potential via line 106. And
The H level selection signal SEL1 is supplied to the FET of the oscillation circuit 10.
Output to the gate of 210.

【0109】これにより、FET210はオンされ、信
号反転増幅器14を構成するFET18のバックゲート
電圧がゼロに設定される。このため、前述したように発
振回路10は、安定した発振状態まで速やかに立ち上が
ることになる。
As a result, the FET 210 is turned on and the back gate voltage of the FET 18 constituting the signal inverting amplifier 14 is set to zero. Therefore, as described above, the oscillation circuit 10 quickly rises to a stable oscillation state.

【0110】このようにして、水晶発振回路10が発振
動作を開始すると、その出力端子11から出力される発
振出力は分周回路310に入力される。この時、発振回
路10の発振出力の周波数が、例えば32kHzである
と仮定すると、分周回路310はこのクロック信号を所
定の周波数、例えば1Hzに分周し、その分周出力をク
ロックタイマセット320へ出力する。
When the crystal oscillating circuit 10 starts the oscillating operation in this manner, the oscillation output output from the output terminal 11 is input to the frequency dividing circuit 310. At this time, assuming that the oscillation output frequency of the oscillation circuit 10 is, for example, 32 kHz, the frequency dividing circuit 310 divides this clock signal into a predetermined frequency, for example, 1 Hz, and outputs the frequency divided output to the clock timer set 320. Output to.

【0111】クロックタイマセット回路320は、前述
したように信号ライン106からVSSの電位の信号が入
力された時点でセットされており、分周回路310から
出力される分周出力を受け入れ可能な状態に制御されて
いる。従って、分周回路310から、1Hzの周波数で
分周したクロック信号が入力されると、このクロックタ
イマセット回路310は、この分周クロック信号をカウ
ントしていき、そのカウント値が所定値に達した時点
で、選択信号SEL1のレベルをHレベルからLレベル
に切換制御する。
The clock timer set circuit 320 is set at the time when the signal of the potential VSS is input from the signal line 106 as described above, and is in a state in which it can receive the frequency division output output from the frequency division circuit 310. Controlled by. Therefore, when the clock signal divided by the frequency of 1 Hz is input from the frequency dividing circuit 310, the clock timer set circuit 310 counts the frequency-divided clock signal and the count value reaches a predetermined value. At that time, the level of the selection signal SEL1 is controlled to be switched from the H level to the L level.

【0112】これにより、図1Aの発振回路10、特に
その制御回路200に含まれるFET210はオフ制御
され、FET18のソース及びバックゲート間に前述し
たVfのバックゲート電圧が印加される。これにより前
述したように、FET18の閾値電圧が高く設定される
ことになるため、発振回路10は、低消費電力型の安定
発振状態に切換制御されることになる。
As a result, the oscillation circuit 10 of FIG. 1A, particularly the FET 210 included in the control circuit 200 thereof, is turned off, and the above-mentioned back gate voltage of Vf is applied between the source and the back gate of the FET 18. As a result, as described above, the threshold voltage of the FET 18 is set to be high, so that the oscillation circuit 10 is switched and controlled to the low power consumption type stable oscillation state.

【0113】変形例 図3Aには、実施例1の発振回路10の変形例が示さ
れ、図3Bにはその動作タイミングチャートが示されて
いる。この変形例に係る発振回路10は、制御回路10
と、NMOSFET18との接続関係を変更した点に特
徴がある。
Modified Example FIG. 3A shows a modified example of the oscillation circuit 10 of the first embodiment, and FIG. 3B shows its operation timing chart. The oscillation circuit 10 according to this modification includes a control circuit 10
Is characterized in that the connection relationship with the NMOSFET 18 is changed.

【0114】この発振回路10は、FET18のソース
を、定電圧Vregが供給されるライン102に接続して
いる。
In this oscillator circuit 10, the source of the FET 18 is connected to the line 102 to which the constant voltage Vreg is supplied.

【0115】さらに、制御回路200を構成する整流素
子回路202及びバイパス回路204を、前記FET1
8のバックゲートと、電源電位VSSとの間に接続してい
る。なお、ここで使用される電源電位VSSはマイナスの
電位であり、その絶対値|VSS|は、前記定電圧の絶対
値|Vreg|よりも大きな値に設定されている。
Further, the rectifying element circuit 202 and the bypass circuit 204 constituting the control circuit 200 are replaced by the FET1.
It is connected between the back gate 8 and the power supply potential VSS. The power supply potential VSS used here is a negative potential, and its absolute value | VSS | is set to a value larger than the absolute value | Vreg | of the constant voltage.

【0116】そして、前記制御用NMOSFET210
のゲートに選択信号SEL2を印加することにより、こ
のFET210を選択的にオン・オフし、FET18の
バックゲート電位を多段階に切換制御する。これによ
り、前記実施例1と同様な作用効果を奏することができ
る。
Then, the control NMOSFET 210
By applying the selection signal SEL2 to the gate of the FET 210, the FET 210 is selectively turned on / off, and the back gate potential of the FET 18 is controlled in multiple stages. As a result, the same operational effects as those of the first embodiment can be obtained.

【0117】なお、この変形例の選択信号SEL2とし
ては、図2Aで示す回路で生成される選択信号SEL1
を、更に信号反転増幅器を用いて反転出力したものを用
いればよい。
As the selection signal SEL2 of this modification, the selection signal SEL1 generated by the circuit shown in FIG. 2A is used.
May be inverted and output using a signal inversion amplifier.

【0118】また、前記実施例では、クロックタイマー
セット回路320によりクロック信号をカウントするこ
とにより、水晶発振回路10の安定発振開始を検出し、
選択信号の電圧レベルを切り換える場合を例にとり説明
した。しかし、このクロックタイマーセット回路320
を設けずに、前記電源投入検出回路330により選択信
号の電圧レベルを切り換えるようにしてもよい。例え
ば、電源投入検出回路330のコンデンサC1および抵
抗R1の大きさを調整し、安定発振開始までの時間を確
保する時定数を得るように、前記電源投入検出回路33
0を構成すればよい。
In the above embodiment, the clock timer set circuit 320 counts the clock signals to detect the stable oscillation start of the crystal oscillation circuit 10.
The case where the voltage level of the selection signal is switched has been described as an example. However, this clock timer set circuit 320
It is also possible to switch the voltage level of the selection signal by the power-on detection circuit 330 without providing the above. For example, the power-on detection circuit 33 is adjusted so that the size of the capacitor C1 and the resistor R1 of the power-on detection circuit 330 is adjusted to obtain a time constant that secures the time until the start of stable oscillation.
It is sufficient to configure 0.

【0119】また、前記実施例では、信号反転増幅器に
含まれる一方のFET18の閾値電圧を制御する場合を
例に取り説明したが、本発明はこれに限らず、他方のF
ET16のバックゲート電圧を制御することにより、同
様にして閾値電圧を制御する構成を採用しても良い。
In the above embodiment, the case where the threshold voltage of one FET 18 included in the signal inverting amplifier is controlled has been described as an example. However, the present invention is not limited to this, and the other F
A configuration in which the threshold voltage is similarly controlled by controlling the back gate voltage of the ET 16 may be adopted.

【0120】<実施例2>図4には、本発明の実施例2
にかかる水晶発振回路10が示されている。尚、前記図
1,3,14に示す回路と対応する部材には、同一符号
を付し、その説明は省略する。
<Second Embodiment> FIG. 4 shows a second embodiment of the present invention.
The crystal oscillation circuit 10 according to the above is shown. Members corresponding to the circuits shown in FIGS. 1, 3 and 14 are designated by the same reference numerals, and the description thereof will be omitted.

【0121】発振回路10 本実施例の特徴は、前記制御回路200を用いて、信号
反転増幅器14を構成するNMOSFET18の閾値電
圧Vthnを3段階以上にわたり切換制御可能としたこと
にある。
Oscillation Circuit 10 A feature of this embodiment is that the control circuit 200 can be used to control switching of the threshold voltage Vthn of the NMOSFET 18 constituting the signal inverting amplifier 14 in three or more steps.

【0122】前記制御回路200は、順方向に直列に接
続された2個のダイオード214、212を含む整流素
子回路202と、前記ダイオード214、212の直列
接続回路に対するバイパス回路204−1と、一方のダ
イオード212に対するバイパス回路204−2とを含
んで構成される。各バイパス回路204−1、204−
2は、それぞれ制御用NMOSFET216、210を
用いてオンオフ制御される。
The control circuit 200 includes a rectifying element circuit 202 including two diodes 214 and 212 connected in series in the forward direction, a bypass circuit 204-1 for the series connection circuit of the diodes 214 and 212, and And a bypass circuit 204-2 for the diode 212 of FIG. Each bypass circuit 204-1 and 204-
2 is on / off controlled using control NMOSFETs 216 and 210, respectively.

【0123】具体的には、信号反転増幅器14を構成す
るNMOSFET18は、そのバックゲートが定電圧V
regの供給ライン102に接続され、そのソースが整流
素子回路202のアノード側端部と、バイパス回路20
4−1の一端側に接続されている。
Specifically, the back gate of the NMOSFET 18 constituting the signal inverting amplifier 14 has a constant voltage V.
The reg is connected to the supply line 102, and its source is connected to the anode side end of the rectifying element circuit 202 and the bypass circuit 20.
It is connected to one end side of 4-1.

【0124】前記整流素子回路202のカソード側、お
よび前記各バイパス回路204−1、204−2の他端
側は、ライン102に接続されている。
The cathode side of the rectifying element circuit 202 and the other end sides of the bypass circuits 204-1 and 204-2 are connected to the line 102.

【0125】そして、前記スイチッング素子として機能
するトランジスタ216、210の各ゲートには、選択
信号SEL20,SEL10がそれぞれ印加されてい
る。
Select signals SEL20 and SEL10 are applied to the gates of the transistors 216 and 210 functioning as the switching elements, respectively.

【0126】以上の構成とすることにより、前記制御用
NMOSFET210、216のオンオフ制御を所定の
組合せとして行うことにより、NMOSFET18のソ
ース電位、すなわちバックゲート電位を三段階以上にわ
たり切換制御することができる。
With the above configuration, the source potential of the NMOSFET 18, that is, the back gate potential, can be switched over over three steps by performing the on / off control of the control NMOSFETs 210 and 216 as a predetermined combination.

【0127】すなわち、FET216、210を共にオ
フ制御することにより、接地電位Vdd側から信号反転増
幅器14を介して電源ライン102側へ流れる電流は、
ダイオード214、212を通過し、ダイオード2個分
の順方向電圧降下2Vfが発生する。従って、このとき
には、FET18には2Vfの値のバックゲート電圧が
印加される。
That is, by turning off the FETs 216 and 210 together, the current flowing from the ground potential Vdd side to the power supply line 102 side via the signal inverting amplifier 14 is
After passing through the diodes 214 and 212, a forward voltage drop 2Vf corresponding to two diodes is generated. Therefore, at this time, the back gate voltage having a value of 2 Vf is applied to the FET 18.

【0128】また、FET210がオンされ、FET1
6がオフされると、前述した電流はダイオード214、
バイパス回路204−2を介して電源ライン102へ流
れる。このため、制御回路200内での電圧降下はダイ
オード214での電圧降下Vfだけとなる。従って、F
ET18のバックゲート電圧はVfに制御される。
Further, the FET 210 is turned on and the FET 1
When 6 is turned off, the above-mentioned current flows through the diode 214,
It flows to the power supply line 102 via the bypass circuit 204-2. Therefore, the voltage drop in the control circuit 200 is only the voltage drop V f in the diode 214. Therefore, F
The back gate voltage of ET18 is controlled to V f .

【0129】さらに、前記各FET216をオンし、2
10をオフすると、前述した電流は全てバイパス回路2
04−1を介して電源ライン102へ流れるため、制御
回路200での電圧降下はほぼ0となる。従って、この
場合には、FET18のバックゲート電圧は0となる。
Further, each of the FETs 216 is turned on and 2
When 10 is turned off, all the currents mentioned above are bypass circuit 2
Since it flows to the power supply line 102 via 04-1, the voltage drop in the control circuit 200 becomes almost zero. Therefore, in this case, the back gate voltage of the FET 18 becomes zero.

【0130】以上説明したように、本実施例によれば、
制御回路200へ供給される選択信号SEL10、SE
L20を制御することにより、NMOSFET18のバ
ックゲート電圧を、0、Vf、2Vfの三種類の電圧の
中から任意に選択することができ、これにより前記FE
T18の閾値を三段階にわたり選択的に制御し、発振回
路10の最適な駆動を実現することができる。
As described above, according to this embodiment,
Select signals SEL10, SE supplied to the control circuit 200
By controlling L20, the back gate voltage of the NMOSFET 18 can be arbitrarily selected from three types of voltages of 0, Vf, and 2Vf.
The threshold value of T18 can be selectively controlled in three steps to realize optimum driving of the oscillation circuit 10.

【0131】切替回路300 図7Aには、前記実施例2の発振回路10へ選択信号S
EL10、SEL20を供給するための切替回路300
の一例が示され、図7Bにはそのタイミングチャートが
示されている。なお前述した回路と対応する部材には同
一号を付しその説明は省略する。
Switching Circuit 300 In FIG. 7A, the selection signal S is sent to the oscillation circuit 10 of the second embodiment.
Switching circuit 300 for supplying EL10 and SEL20
An example is shown, and its timing chart is shown in FIG. 7B. The members corresponding to those of the circuit described above are designated by the same reference numerals and the description thereof is omitted.

【0132】前記NMOSFET18のソース電圧の選
択切替を行うため、本実施例の切替回路300は、選択
信号SEL10,SEL20を出力する論理回路350
を含んで構成されている。
In order to selectively switch the source voltage of the NMOSFET 18, the switching circuit 300 of this embodiment outputs the selection signals SEL10 and SEL20 to the logic circuit 350.
It is configured to include.

【0133】前記論理回路350は、クロックタイマー
セット回路320と、図4,図8に示すように構成され
た水晶発振回路10との間に設けられている。そしてこ
の論理回路350は、前記クロックタイマーセット回路
320の出力信号を論理演算することにより選択信号S
EL10,SEL20を生成し、これらの選択信号SE
L10,SEL20を信号ライン103,104を介し
て、図4,図8に示す水晶発振回路10の前記制御用N
MOSFET210,216のゲートに夫々入力する。
The logic circuit 350 is provided between the clock timer set circuit 320 and the crystal oscillator circuit 10 configured as shown in FIGS. The logic circuit 350 logically operates the output signal of the clock timer set circuit 320 to select the selection signal S.
EL10 and SEL20 are generated to select these SE
L10 and SEL20 are connected via signal lines 103 and 104 to the control N of the crystal oscillation circuit 10 shown in FIGS.
Inputs are made to the gates of the MOSFETs 210 and 216, respectively.

【0134】例えば電源投入時にSEL10,SEL2
0を共にHレベルとし、安定発振動作開始後にSEL1
0,SEL20を共にLレベルとすればよい。
For example, when power is turned on, SEL10 and SEL2
0 is set to H level, and SEL1
Both 0 and SEL20 may be set to L level.

【0135】このようにして、本実施例の発振回路10
は、バックゲート電圧を前述したように、3種類の中か
ら選択することができる。このように、バックゲート電
圧の選択肢が増えるため、実施例1と比較して、IC製
造上の特性のばらつきに対して、より柔軟に対処するこ
とができる。例えば、製造上のばらつきにより、閾値電
圧が変動することが考えられるが、その場合も前記閾値
電圧と対応させて、最適なバックゲート電圧を選択する
ことができる。
In this way, the oscillator circuit 10 of this embodiment is
The back gate voltage can be selected from three types as described above. As described above, since the choices of the back gate voltage are increased, it is possible to more flexibly deal with the variation in the characteristics in IC manufacturing as compared with the first embodiment. For example, the threshold voltage may fluctuate due to manufacturing variations, but even in that case, the optimum back gate voltage can be selected in correspondence with the threshold voltage.

【0136】次に、バックゲート電圧の選択の基準を説
明する。
Next, the criteria for selecting the back gate voltage will be described.

【0137】まず、出力ライン102の負の定電圧V
regの値と、信号反転増幅器14に流れるショート電流
sを測定する。そしてし、この測定値に基づき、安定
発振時におけるバックゲート電圧の選択を行う。
First, the negative constant voltage V of the output line 102
The value of reg and the short current I s flowing in the signal inverting amplifier 14 are measured. Then, based on this measured value, the back gate voltage during stable oscillation is selected.

【0138】図5には、信号反転増幅器14に流れるシ
ョート電流Isの測定方法が示され、図6には、発振回
路10の発振停止電圧と、ショート電流Isとの関係が
示されている。この図6に示す関係は、定電圧発生回路
100として図4に示す回路を使用した場合を例に取り
求められている。
FIG. 5 shows a method of measuring the short current I s flowing in the signal inverting amplifier 14, and FIG. 6 shows the relationship between the oscillation stop voltage of the oscillation circuit 10 and the short current I s. There is. The relationship shown in FIG. 6 is obtained by taking the case where the circuit shown in FIG. 4 is used as the constant voltage generation circuit 100 as an example.

【0139】前記信号反転増幅器14のショート電流I
sは、図5に示すように、FET16、18の共通ゲー
トと共通ドレインをショートさせた状態で、信号反転増
幅器14に接地電位Vddと、定電位Vregの電位差をも
つ電圧を印加したときに流れるVdd−Vreg間の電流を
測定することにより求められる。
Short current I of the signal inverting amplifier 14
As shown in FIG. 5, s is when the voltage having a potential difference between the ground potential V dd and the constant potential V reg is applied to the signal inverting amplifier 14 in a state where the common gate and the common drain of the FETs 16 and 18 are short-circuited. It is obtained by measuring the current flowing between V dd and V reg in the current.

【0140】水晶発振回路10の消費電力を低減化する
ためには、信号反転増幅器14へ供給する定電圧Vreg
の絶対値を、発振回路10の発振停止電圧Vstoの絶対
値より大きな値とするという条件を満たしつつ、かつ前
述した定電圧Vregの絶対値を出来るだけ小さくすると
いう条件を満たす必要がある。
In order to reduce the power consumption of the crystal oscillator circuit 10, a constant voltage V reg supplied to the signal inverting amplifier 14 is used.
It is necessary to satisfy the condition that the absolute value of the constant voltage V sto is larger than the absolute value of the oscillation stop voltage V sto of the oscillation circuit 10 and to make the absolute value of the constant voltage V reg as small as possible. .

【0141】すなわち、前記定電圧発生回路100から
水晶発振回路10へ印加する定電圧Vregの値は、FE
T16の電圧がオン電圧以上の値となるようにショート
電流Isが供給でき、しかもこの定電圧Vregの絶対値
が必要最低限の値となるように設定する必要がある。
That is, the value of the constant voltage V reg applied from the constant voltage generating circuit 100 to the crystal oscillation circuit 10 is FE.
The short current Is can be supplied so that the voltage of T16 becomes a value equal to or higher than the on-voltage, and the absolute value of the constant voltage V reg needs to be set to the minimum necessary value.

【0142】定電圧の絶対値|Vreg|は、定電圧制御用
NMOSFET114に依存している。
The absolute value | Vreg | of the constant voltage depends on the NMOSFET 114 for controlling the constant voltage.

【0143】更に、発振停止電圧|Vsto|は、NMOS
FET18のオン電圧以下、つまりFET18の閾値電
圧Vthn以下の値を選択する必要がある。
Moreover, the oscillation stop voltage | Vsto |
It is necessary to select a value equal to or lower than the ON voltage of the FET 18, that is, equal to or lower than the threshold voltage Vthn of the FET 18.

【0144】従って、低消費電力化のためには、図6に
示す領域1の範囲内でショート電流Isおよび発振停止
電圧|Vsto|を設定する必要がある。一方、この条件を
満たしつつ、近年の電源の定電圧化に対応できる、信号
反転増幅器14を実現できるバックゲート電圧を選択す
るためには、信号反転増幅器14がMOSFETのオン
オフ動作が補償される範囲で安定発振し、しかも最も少
ないショート電流Isを信号反転増幅器14に流すこと
ができるように、バックゲート電圧を選択することが必
要となる。
Therefore, in order to reduce the power consumption, it is necessary to set the short current Is and the oscillation stop voltage | Vsto | within the range of the region 1 shown in FIG. On the other hand, in order to select the back gate voltage that can realize the signal inverting amplifier 14 and can meet the recent constant voltage of the power supply while satisfying this condition, the signal inverting amplifier 14 is in a range in which the on / off operation of the MOSFET is compensated. Therefore, it is necessary to select the back gate voltage so that stable oscillation can be achieved and the short circuit current I s can be made to flow to the signal inverting amplifier 14 at the minimum.

【0145】すなわち、前述したショート電流ISの測
定結果に従って、この条件を満たす前記NMOSFET
18の最適なバックゲート電圧を、前記0,Vf,2V
fの中から選択することで、水晶発振回路10の低消費
電力化を実現することができる。
That is, according to the measurement result of the short current IS described above, the NMOSFET satisfying this condition is satisfied.
The optimum back gate voltage of 18 is 0, Vf, 2V
By selecting from among f, low power consumption of the crystal oscillation circuit 10 can be realized.

【0146】このようなショート電流ISの測定は、I
Cの検査工程において、水晶発振子12が基板へ実装さ
れる前に、特に図示しないテスト回路および前記テスト
回路と接続されたテスト用パッドPを使用して、信号反
転増幅器14に含まれるNMOSFET18へ前記各バ
ックゲート電圧を供給することにより行われる。このと
き、前記信号反転増幅器14に流れるショート電流Is
を測定する。この測定結果に基づき、FET18のオン
オフ動作が補償される範囲でかつ最も低いショート電流
sが流れるバックゲート電圧を特定する。
The measurement of such a short current IS is performed by
In the inspection step C, before the crystal oscillator 12 is mounted on the substrate, a test circuit (not shown) and a test pad P connected to the test circuit are used to connect to the NMOSFET 18 included in the signal inverting amplifier 14. It is performed by supplying each of the back gate voltages. At this time, the short current Is flowing through the signal inverting amplifier 14
To measure. Based on this measurement result, the back gate voltage at which the short-circuit current I s, which is the lowest and within which the ON / OFF operation of the FET 18 is compensated, is specified.

【0147】前記ICテストは、ウエハの状態で行な
う。夫々のICチップ内に設けられたテスト回路および
テスト用パッドを使用して、それぞれのICチップにつ
いて前記ショート電流の測定が行なわれる。このとき、
前記テストは、信号反転増幅器14および制御回路20
0のみをアクティブとし、他の素子は非アクティブ状態
にして行なわれる。
The IC test is performed in a wafer state. The short circuit current is measured for each IC chip by using a test circuit and a test pad provided in each IC chip. At this time,
The test is performed by the signal inverting amplifier 14 and the control circuit 20.
Only 0 is activated and the other elements are deactivated.

【0148】ところで、前記テスト用パッドPは選択信
号の数およびテスト回路の論理に応じて、1つまたは複
数設けられる。前記テスト回路には、前記テスト用パッ
ドPへの入力信号の電圧レベルの組み合わせによって、
前記選択信号SEL10,SEL20の出力電圧レベル
が組み合わされ、前記3種類のバックゲート電圧が選択
される。そして、ショート電流Isの測定は、前記各選
択信号SEL10,SEL20が、異なる電圧レベルの
組み合として入力された状態で行なわれる。なお、前記
出力ライン102と接続されたモニタ用パッドMPを利
用して、定電圧Vregを印加することにより、前記信号
反転増幅器14に接地電圧Vddと、定電圧Vregを印加
する。
By the way, one or more test pads P are provided according to the number of selection signals and the logic of the test circuit. The test circuit has a combination of voltage levels of input signals to the test pad P,
The output voltage levels of the selection signals SEL10 and SEL20 are combined to select the three types of back gate voltages. Then, the short-circuit current I s is measured in a state where the selection signals SEL10 and SEL20 are input as a combination of different voltage levels. The ground voltage Vdd and the constant voltage Vreg are applied to the signal inverting amplifier 14 by applying the constant voltage Vreg using the monitor pad MP connected to the output line 102.

【0149】そして、ショート電流Is測定後に、電圧
0,Vf,2Vfのうちの最適なバックゲート電圧を特
定し、それと対応する選択信号SEL10,SEL20
の信号レベルを特定する。
After measuring the short-circuit current Is, the optimum back gate voltage of the voltages 0, Vf, 2Vf is specified, and the corresponding selection signals SEL10, SEL20 are specified.
Specify the signal level of.

【0150】そして、論理回路350は、安定発振時に
は、この特定されたレベルの選択信号SEL10,SE
L20を出力する。
Then, the logic circuit 350, during stable oscillation, selects the select signals SEL10 and SE of the specified level.
Output L20.

【0151】また、論理回路350は、起動時には、安
定発振時より小さなバックゲート電圧をFET18に印
可するようにレベル設定された選択信号SEL10,S
EL20を出力する。
Further, the logic circuit 350 has the selection signals SEL10 and S whose levels are set at the time of start-up so that the back gate voltage smaller than that at the time of stable oscillation is applied to the FET 18.
Outputs EL20.

【0152】なお、実施例2の水晶発振回路10では、
前記NMOSFET18のバックゲート電圧を制御する
ためのダイオードを2個として説明したが、本発明はこ
れに限定されるものではなく、3個以上のダイオード等
の整流素子を直列接続して整流素子回路202を形成し
てもよい。
In the crystal oscillator circuit 10 of the second embodiment,
Although the diode for controlling the back gate voltage of the NMOSFET 18 is described as two, the present invention is not limited to this, and the rectifying element circuit 202 is formed by connecting three or more rectifying elements such as diodes in series. May be formed.

【0153】変形例 図8には、実施例2の変形例が示されている。この変形
例に係る発振回路10は、FET18のソースを、定電
圧Vregが供給されるライン102と接続している。
Modified Example FIG. 8 shows a modified example of the second embodiment. In the oscillation circuit 10 according to this modification, the source of the FET 18 is connected to the line 102 to which the constant voltage V reg is supplied.

【0154】そして、制御回路200の一端側をFET
18のバックゲートに接続すると共に、他端側を電源V
ssの供給ライン側に接続する。
Then, one end of the control circuit 200 is connected to the FET.
It is connected to the back gate of 18 and the other end side is the power source V
Connect to the ss supply line side.

【0155】そして、前記制御用FET210、216
を選択的にオンオフすることにより、FET18のバッ
クゲート電位を多段階に切替制御する。
Then, the control FETs 210, 216
Is selectively turned on / off to control the back gate potential of the FET 18 in multiple stages.

【0156】これにより、前記第2実施例と同様な作用
効果を奏することができる。
As a result, the same operational effect as the second embodiment can be obtained.

【0157】<発振動作の検証>図9には、前記実施例
1,2に示す信号反転増幅器14に含まれるFET18
のバックゲート制御特性が示されている。同図におい
て、横軸は時間を表しており、縦軸はFET18のゲー
ト波形、ドレイン波形をそれぞれ表している。
<Verification of Oscillation Operation> FIG. 9 shows the FET 18 included in the signal inverting amplifier 14 shown in the first and second embodiments.
The back gate control characteristics of are shown. In the figure, the horizontal axis represents time, and the vertical axis represents the gate waveform and drain waveform of the FET 18, respectively.

【0158】最適なバックゲート電圧が、信号反転増幅
器14のFET18に供給された場合を想定すると、こ
の水晶発振回路10は、信号反転増幅器14の最適な駆
動能力でゲート入力を増幅出力する。このとき、ゲート
入力に対し、FET18のドレイン出力は位相が180
度反転される。
Assuming that the optimum back gate voltage is supplied to the FET 18 of the signal inverting amplifier 14, the crystal oscillation circuit 10 amplifies and outputs the gate input with the optimum driving capability of the signal inverting amplifier 14. At this time, the phase of the drain output of the FET 18 is 180 with respect to the gate input.
It is reversed once.

【0159】ドレイン容量CDは、高調波成分をカット
し、発振周波数成分だけを選択的に出力する、高調波発
振防止用のフィルターとして機能する。抵抗Rf,ドレ
イン容量CD,水晶振動子12,ゲート容量CGを含むフ
ィードバック回路は、ドレイン波形の位相を180度反
転させるように機能する。
The drain capacitance C D functions as a filter for preventing higher harmonic oscillation, which cuts higher harmonic components and selectively outputs only the oscillation frequency component. The feedback circuit including the resistor Rf, the drain capacitance C D , the crystal oscillator 12, and the gate capacitance C G functions to invert the phase of the drain waveform by 180 degrees.

【0160】このように、本実施例1,2の水晶発振回
路10の信号反転増幅器14は、バックゲート電圧によ
りFET18の閾値電圧が最適に制御された状態で、発
振動作を行うことが確認された。前記実施例1,2に示
す発振回路10は、低消費電力を実現できるばかりでな
く、安定した発振出力特性を得ることができることが確
認された。
As described above, it is confirmed that the signal inverting amplifier 14 of the crystal oscillation circuit 10 according to the first and second embodiments performs the oscillating operation while the threshold voltage of the FET 18 is optimally controlled by the back gate voltage. It was It was confirmed that the oscillation circuit 10 shown in the first and second embodiments can not only realize low power consumption but also obtain stable oscillation output characteristics.

【0161】<実施例3>図10には、本発明の水晶発
振回路10に用いられる定電圧発生回路100の好適な
実施例が示されている。尚、前記図1,3,4,8,1
4に示す回路と対応する部材には、同一符号を付し、そ
の説明は省略する。
<Embodiment 3> FIG. 10 shows a preferred embodiment of the constant voltage generating circuit 100 used in the crystal oscillator circuit 10 of the present invention. In addition, the above-mentioned FIG. 1, 3, 4, 8, 1
The members corresponding to those of the circuit shown in FIG.

【0162】本実施例の特徴は、定電圧発生回路100
に含まれる定電圧制御用NMOSFET114と、前記
信号反転増幅器14に含まれるNMOSFET18とを
同一の製造条件にて形成したことにある。これにより、
定電圧制御用NMOSFET114の閾値電圧Vthn1
1と、前記NMOSFET18の閾値電圧Vthnとは設
計上同一の値となる。
The feature of this embodiment is that the constant voltage generating circuit 100
The constant voltage controlling NMOSFET 114 included in the above-mentioned and the NMOSFET 18 included in the signal inverting amplifier 14 are formed under the same manufacturing conditions. This allows
Threshold voltage Vthn1 of NMOSFET 114 for constant voltage control
1 and the threshold voltage Vthn of the NMOSFET 18 have the same value in design.

【0163】すなわち、前記定電圧制御用NMOSFE
T114、NMOSFET18を形成する際の不純物打
ち込み時に、前記不純物濃度を制御することにより両F
ET114、18を同一の製造条件にて形成することが
できる。
That is, the constant voltage controlling NMOSFE
At the time of implanting impurities in forming T114 and NMOSFET 18, both impurity concentrations are controlled by controlling the impurity concentration.
The ETs 114 and 18 can be formed under the same manufacturing conditions.

【0164】第1の定電圧Vregの温度係数は(Vref+
Vthn11)に依存し、発振停止電圧の絶対値|Vsto|の
温度係数は|Vthp|+Vthnに依存する。本実施例では、
前述したように、前記閾値電圧Vthn11は閾値電圧Vt
hnと強い相関を持つため、前記第1の定電圧Vregの温
度係数は(Vref+X・Vthn)(但しXは係数)と表わ
すことができる。従って、前記第1の定電圧Vregと、
前記発振停止電圧の絶対値|Vsto|の温度特性を同一に
することができる。
The temperature coefficient of the first constant voltage Vreg is (Vref +
Vthn11), and the temperature coefficient of the absolute value | Vsto | of the oscillation stop voltage depends on | Vthp | + Vthn. In this embodiment,
As described above, the threshold voltage Vthn11 is equal to the threshold voltage Vt.
Since it has a strong correlation with hn, the temperature coefficient of the first constant voltage Vreg can be expressed as (Vref + X · Vthn) (where X is a coefficient). Therefore, the first constant voltage Vreg
It is possible to make the temperature characteristics of the absolute value | Vsto | of the oscillation stop voltage the same.

【0165】定電圧発生回路100は、このような特性
をもつ負の第1の定電圧Vregを前記NMOSFET1
8のソースに供給する。このNMOSFET18は、そ
のバックゲートに、その絶対値が前記第1の定電圧Vre
gの絶対値よりも大きい負の第2の定電圧Vss(|Vss|
>|Vreg|)が供給されることにより、その閾値電圧Vt
hnが制御されるように構成されている。これにより、前
記定電圧制御用NMOSFET114の閾値電圧Vthn
11と、前記NMOSFET18の閾値電圧Vthnとの
ばらつきを相殺することができる。
The constant voltage generating circuit 100 supplies the negative first constant voltage Vreg having such characteristics to the NMOSFET 1
Supply to 8 sources. This NMOSFET 18 has its back gate whose absolute value is the first constant voltage Vre.
A second negative constant voltage V ss (| V ss | which is larger than the absolute value of g.
> | Vreg |) is supplied, its threshold voltage Vt
hn is configured to be controlled. As a result, the threshold voltage Vthn of the constant voltage controlling NMOSFET 114 is
11 and the threshold voltage Vthn of the NMOSFET 18 can be canceled.

【0166】すなわち、前記NMOSFET18の閾値
電圧Vthnは、NMOSFET18のソースに印加され
る電圧と、バックゲートに印加される電圧に依存する。
ここで、NMOSFET18のバックゲート電圧V
BGは、式(5)のようになる。 VBG=|Vss|−|Vreg| ・・・ (5) 前述したように、|Vreg|=|Vref|+Vthn11である
ために、前記式(5)を書き替えると、式(6)のよう
になる。 VBG=|Vss|−|Vref|−Vthn11 ・・・ (6) 従って、前記定電圧制御用NMOSFET114の閾値
電圧Vthn11の変動が、前記NMOSFET18のバ
ックゲート電圧VBGに影響を与え、この影響により前記
NMOSFET18の閾値電圧Vthnも変動することが
理解される。
That is, the threshold voltage Vthn of the NMOSFET 18 depends on the voltage applied to the source of the NMOSFET 18 and the voltage applied to the back gate.
Here, the back gate voltage V of the NMOSFET 18
BG is as shown in equation (5). V BG = | V ss | − | Vreg | (5) As described above, since | Vreg | = | Vref | + Vthn11, the above equation (5) can be rewritten to obtain equation (6). Like V BG = | V ss | − | Vref | −Vthn11 (6) Therefore, the fluctuation of the threshold voltage Vthn11 of the constant voltage control NMOSFET 114 affects the back gate voltage V BG of the NMOSFET 18, and this effect Therefore, it is understood that the threshold voltage Vthn of the NMOSFET 18 also changes.

【0167】しかし、前記NMOSFET18と前記定
電圧制御用NMOSFET114は同一の製造条件にて
形成されたNMOSFETである。このために、前記定
電圧制御用NMOSFET114の閾値電圧Vthn11
を制御することで、前記NMOSFET18の閾値電圧
Vthnのばらつきをキャンセルすることができる。例え
ば、前記定電圧制御用NMOSFET114の閾値電圧
Vthn11が高い場合には、前記バックゲート電圧VBG
の上昇が小さくなるため、前記NMOSFET18の閾
値電圧Vthnが低くなる。前記定電圧制御用NMOSF
ET114の閾値電圧Vthn11が低い場合には、前記
バックゲート電圧VBGの上昇が大きくなるため、前記N
MOSFET18の閾値電圧Vthnが高くなる。
However, the NMOSFET 18 and the constant voltage controlling NMOSFET 114 are NMOSFETs formed under the same manufacturing conditions. Therefore, the threshold voltage Vthn11 of the constant voltage controlling NMOSFET 114 is
It is possible to cancel the variation in the threshold voltage Vthn of the NMOSFET 18 by controlling For example, when the threshold voltage Vthn11 of the constant voltage controlling NMOSFET 114 is high, the back gate voltage V BG
, The threshold voltage Vthn of the NMOSFET 18 becomes low. The constant voltage control NMOSF
When the threshold voltage Vthn11 of the ET 114 is low, the back gate voltage V BG increases greatly, and therefore the N
The threshold voltage Vthn of the MOSFET 18 becomes high.

【0168】図11には、比較例が示されている。この
比較例は、前記NMOSFET18のソースをバックゲ
ートと同電位とした場合と、本実施例のようにソース電
位とバックゲート電位とを異なる電位とした場合に、製
造上どの程度NMOSFET18の閾値電圧が変動する
かを表している。すなわち、比較例として、基板バイア
ス効果を適用した例と、基板バイアス効果を適用してい
ない例が示されている。図11において、横軸は定電圧
制御用NMOSFET114の閾値電圧Vthn11、縦
軸は信号反転増幅器14に含まれるNMOSFET18
の閾値電圧Vthnを表わしている。
FIG. 11 shows a comparative example. In this comparative example, when the source of the NMOSFET 18 is set to the same potential as the back gate and when the source potential and the back gate potential are set to different potentials as in the present embodiment, the threshold voltage of the NMOSFET 18 is increased in manufacturing. It shows whether it fluctuates. That is, as comparative examples, an example in which the substrate bias effect is applied and an example in which the substrate bias effect is not applied are shown. 11, the horizontal axis represents the threshold voltage Vthn11 of the constant voltage control NMOSFET 114, and the vertical axis represents the NMOSFET 18 included in the signal inverting amplifier 14.
Represents the threshold voltage Vthn.

【0169】図11において、点線Aは、基板バイアス
効果を適用していない比較例(図14の回路におけるN
MOSFET18と、定電圧制御用NMOSFET11
4との関係)が示されている。実線Bは、図10の回路
におけるNMOSFET18と定電圧制御用NMOSF
ET114との関係が示されている。
In FIG. 11, a dotted line A indicates a comparative example (N in the circuit of FIG. 14 where the substrate bias effect is not applied).
MOSFET 18 and NMOSFET 11 for constant voltage control
4) is shown. The solid line B indicates the NMOSFET 18 and the constant voltage control NMOSF in the circuit of FIG.
The relationship with ET 114 is shown.

【0170】比較例Aに示すように、基板バイアス効果
を用いていない場合には、NMOSFET18の閾値電
圧Vthnは、製造工程による不純物打ち込み時の製造ば
らつきに準じて変動している。
As shown in Comparative Example A, when the substrate bias effect is not used, the threshold voltage Vthn of the NMOSFET 18 fluctuates according to the manufacturing variation at the time of implanting impurities in the manufacturing process.

【0171】しかし、基板バイアス効果を用いた比較例
Bにおいては、MOSの製造工程において、ばらついた
閾値電圧を補正することができる。このため、前記NM
OSFET18における閾値電圧Vthnのばらつきが少
なくなり、特性の安定した発振回路10が得られる。
However, in the comparative example B using the substrate bias effect, it is possible to correct the varied threshold voltage in the MOS manufacturing process. Therefore, the NM
Variations in the threshold voltage Vthn in the OSFET 18 are reduced, and the oscillation circuit 10 having stable characteristics can be obtained.

【0172】特に、本実施例の発振回路10および定電
圧発生回路100によれば、素子数をさほど増加させる
ことなく、IC製造時における閾値電圧のばらつきを自
動的に相殺し、安定した発振動作を行う発振回路10を
実現できる。
In particular, according to the oscillation circuit 10 and the constant voltage generation circuit 100 of this embodiment, the variation of the threshold voltage at the time of manufacturing the IC is automatically canceled and the stable oscillation operation is performed without increasing the number of elements so much. It is possible to realize the oscillation circuit 10 that performs

【0173】なお、図10に示す回路において、同図に
示す発振回路10にかえ、図1A,図2A,図3A,図
4,図8に示す発振回路10を用いても、同様な作用効
果を奏することができることは言うまでもない。
In the circuit shown in FIG. 10, the oscillator circuit 10 shown in FIG. 10 may be replaced with the oscillator circuit 10 shown in FIG. 1A, FIG. 2A, FIG. 3A, FIG. It goes without saying that you can play.

【0174】<適用例>次に、図12に腕時計に用いら
れる電子回路の一例が示されている。
<Application Example> Next, FIG. 12 shows an example of an electronic circuit used in a wristwatch.

【0175】この腕時計は、図示しない発電機構を内蔵
している。使用者が腕時計を装着し腕を動かすと、発電
機構の回転錘が回転し、そのときの運動エネルギーによ
り発電ロータが高速回転され、発電ステータス側に設け
られた発電コイル400から交流電圧が出力される。
This wristwatch has a power generation mechanism (not shown) built therein. When the user wears a wrist watch and moves his arm, the rotary weight of the power generation mechanism rotates, the kinetic energy at that time causes the power generation rotor to rotate at high speed, and an AC voltage is output from the power generation coil 400 provided on the power generation status side. It

【0176】この交流電圧が、ダイオード404で整流
され、二次電池402を充電する。この二次電池402
は、昇圧回路406および補助コンデンサ408と共に
主電源を構成する。
This AC voltage is rectified by the diode 404 and charges the secondary battery 402. This secondary battery 402
Together with the booster circuit 406 and the auxiliary capacitor 408 constitute a main power source.

【0177】二次電池402の電圧が低くて時計の駆動
電圧に満たないときには、昇圧回路406により二次電
池402の電圧を時計駆動可能な高電圧に変換し、補助
コンデンサ408に蓄電する。そして、この補助コンデ
ンサ408の電圧を電源として時計回路440が動作す
る。
When the voltage of the secondary battery 402 is low and does not reach the drive voltage of the timepiece, the booster circuit 406 converts the voltage of the secondary battery 402 into a high voltage capable of driving the timepiece, and stores it in the auxiliary capacitor 408. Then, the clock circuit 440 operates using the voltage of the auxiliary capacitor 408 as a power source.

【0178】この時計回路440は、前記いずれかの実
施例に記載された発振回路10と定電圧発生回路100
を含む半導体装置として構成されている。この半導体装
置は、端子を介して接続された水晶振動子12を用い
て、予め設定された発振周波数、ここで32768Hz
の周波数の発振出力を生成し、この発振出力を分周し、
一秒ごとに極性の異なる駆動パルスを出力する。この駆
動パルスは、時計回路440に接続されたステップモー
タの駆動コイル422へ入力される。これにより、図示
しないステップモータは、駆動パルスが通電されるごと
にロータを回転駆動し、図示しない時計の秒針、分針、
時針を駆動し、時刻を表示板にアナログ表示することに
なる。
The clock circuit 440 is the same as the oscillator circuit 10 and the constant voltage generating circuit 100 described in any of the above embodiments.
Is configured as a semiconductor device including. This semiconductor device uses a crystal oscillator 12 connected through a terminal to set a preset oscillation frequency, here 32768 Hz.
Generates an oscillation output of the frequency of, divides this oscillation output,
Drive pulses with different polarities are output every second. This drive pulse is input to the drive coil 422 of the step motor connected to the clock circuit 440. As a result, the step motor (not shown) rotationally drives the rotor each time the drive pulse is energized, and the second hand, minute hand, and
By driving the hour hand, the time will be displayed on the display board in analog form.

【0179】ここで、本実施例の時計回路440は、前
述した主電源から供給される電圧Vssにより駆動される
電源電圧回路部420と、この電源電圧からこの値より
も低い所定の一定電圧Vregを生成する定電圧発生回路
100と、この定電圧Vregにより駆動される定電圧動
作回路部410とを含んで構成される図13には、前記
時計回路440のより詳細な機能ブロック図が示されて
いる。
Here, the timepiece circuit 440 of this embodiment includes a power supply voltage circuit section 420 driven by the voltage V ss supplied from the main power supply described above, and a predetermined constant voltage lower than this value from this power supply voltage. A more detailed functional block diagram of the clock circuit 440 is shown in FIG. 13, which includes a constant voltage generation circuit 100 that generates Vreg and a constant voltage operation circuit unit 410 that is driven by the constant voltage Vreg. Has been done.

【0180】定電圧動作回路部410は、外部接続され
た水晶振動子12を一部に含んで構成された水晶発振回
路10と、波形整形回路409と、高周波分周回路41
1とを含んで構成される。
The constant voltage operation circuit section 410 includes a crystal oscillator circuit 10 including a part of the crystal oscillator 12 connected to the outside, a waveform shaping circuit 409, and a high frequency divider circuit 41.
1 and 1.

【0181】前記電源電圧回路部420は、レベルシフ
タ412と、中低周波分周回路414と、その他の回路
416とを含んで構成される。なお、本実施例の時計回
路440では、前記電源電圧回路部420と、定電圧発
生回路100とは、主電源から供給される電圧により駆
動される電源電圧動作回路部430を構成している。
The power supply voltage circuit section 420 comprises a level shifter 412, a low and middle frequency divider circuit 414, and another circuit 416. In the clock circuit 440 of the present embodiment, the power supply voltage circuit section 420 and the constant voltage generation circuit 100 constitute a power supply voltage operation circuit section 430 driven by the voltage supplied from the main power supply.

【0182】前記水晶発振回路10は、水晶振動子12
を用いて基準周波数fs=32768Hzの正弦波出力
を波形整形ゲート409に出力する。
The crystal oscillation circuit 10 includes a crystal oscillator 12
Is used to output a sine wave output having a reference frequency fs = 32768 Hz to the waveform shaping gate 409.

【0183】前記波形整形回路409は、この正弦波出
力を矩形波に整形した後、高周波分周回路411へ出力
する。
The waveform shaping circuit 409 shapes this sine wave output into a rectangular wave, and then outputs it to the high frequency divider circuit 411.

【0184】前記高周波分周回路411は、基準周波数
32768Hzを2048Hzまで分周し、その分周出
力をレベルシフタ412を介して中低周波数分周回路4
14へ出力する。
The high frequency dividing circuit 411 divides the reference frequency 32768 Hz to 2048 Hz, and outputs the divided output through the level shifter 412 to the middle and low frequency dividing circuit 4.
Output to 14.

【0185】前記中低周波数分周回路414は、204
8Hzまで分周された信号を、さらに1Hzまで分周
し、その他の回路416へ入力する。
The middle / low frequency divider 414 is
The signal divided to 8 Hz is further divided to 1 Hz and input to the other circuit 416.

【0186】前記その他の回路416は、1Hzの分周
信号に同期してコイルを通電駆動するドライバ回路を含
んで構成され、この1Hzの分周信号に同期して時計用
駆動用ステップモータを駆動する。
The other circuit 416 includes a driver circuit for energizing and driving the coil in synchronization with the frequency-divided signal of 1 Hz, and drives the timepiece driving step motor in synchronization with the frequency-divided signal of 1 Hz. To do.

【0187】本実施例の時計回路において、主電源から
供給される電源電圧Vssにより回路全体が駆動される電
源電圧動作回路部410以外に、これにより低い定電圧
Vregで駆動される定電圧動作回路部430を設けたの
は以下の理由による。
In the timepiece circuit of this embodiment, in addition to the power supply voltage operation circuit unit 410 in which the entire circuit is driven by the power supply voltage Vss supplied from the main power supply, a constant voltage operation circuit driven by a low constant voltage Vreg by this The reason why the part 430 is provided is as follows.

【0188】すなわち、このような時計回路では、長期
間安定した動作を確保するために、その消費電力を低減
することが必要となる。
That is, in such a clock circuit, it is necessary to reduce its power consumption in order to ensure stable operation for a long period of time.

【0189】通常、回路の消費電力は、信号の周波数、
回路の容量に比例し、さらに供給電源電圧の二乗に比例
して増大する。
Generally, the power consumption of a circuit is
It increases in proportion to the capacity of the circuit and further in proportion to the square of the supply voltage.

【0190】ここで、時計回路に着目してみると、回路
全体の消費電力を低減するためには、回路各部に供給す
る電源電圧を低い値、例えばVregに設定すれば良い。
この定電圧発生回路100は、前記水晶発振回路10の
発振動作を補償する範囲で最小の定電圧Vregを形成す
ることができる。
Here, focusing on the clock circuit, in order to reduce the power consumption of the entire circuit, the power supply voltage supplied to each part of the circuit may be set to a low value, for example, Vreg.
The constant voltage generation circuit 100 can form the minimum constant voltage Vreg within a range that compensates the oscillation operation of the crystal oscillation circuit 10.

【0191】次に、信号周波数に着目してみると、時計
回路は、信号周波数が高い水晶発振回路10、波形整形
回路409、高周波分周回路411と、それ以外の回路
410とに大別することができる。この信号の周波数
は、前述したように回路の消費電力と比例関係がある。
Next, focusing on the signal frequency, the clock circuit is roughly divided into the crystal oscillator circuit 10 having a high signal frequency, the waveform shaping circuit 409, the high frequency dividing circuit 411, and the other circuits 410. be able to. The frequency of this signal is proportional to the power consumption of the circuit as described above.

【0192】そこで、本実施例の定電圧発生回路100
は、主電源から供給される電源電圧Vssから、それより
低い定電圧Vregを生成し、これを高周波信号を扱う回
路部410へ供給している。このように、前記高周波信
号を扱う回路410に対して供給する駆動電圧を低くす
ることにより、定電圧発生回路100の負担をさほど増
加させることなく、時計回路全体の消費電力を効果的に
低減することができる。
Therefore, the constant voltage generating circuit 100 of the present embodiment.
Generates a constant voltage Vreg that is lower than the power supply voltage Vss supplied from the main power supply and supplies this to the circuit unit 410 that handles a high frequency signal. As described above, by lowering the drive voltage supplied to the circuit 410 that handles the high frequency signal, the power consumption of the entire timepiece circuit can be effectively reduced without increasing the load on the constant voltage generating circuit 100. be able to.

【0193】以上述べたように、本実施例の時計回路お
よびこれを含む電子回路は、前記実施例のいずれかに記
載の水晶発振回路10、それと接続された定電圧発生回
路100を含んでいる。このために、製造ばらつきによ
らず、信号反転増幅器の動作マージンを確保しつつ、最
小の定電圧を前記水晶発振回路10に供給することがで
きるため、電子回路、時計回路の低消費電力化が図れ
る。従って、前述したような、携帯用の電子機器または
時計において、発振動作を安定して行なうことができる
だけでなく、使用電池の長寿命化を図ることができ、携
帯用電子機器または時計の使い勝手を向上することがで
きる。
As described above, the clock circuit of this embodiment and the electronic circuit including the same include the crystal oscillation circuit 10 described in any of the above embodiments and the constant voltage generation circuit 100 connected thereto. . Therefore, the minimum constant voltage can be supplied to the crystal oscillation circuit 10 while ensuring the operation margin of the signal inverting amplifier irrespective of manufacturing variations, so that the power consumption of the electronic circuit and the clock circuit can be reduced. Can be achieved. Therefore, in the portable electronic device or timepiece as described above, not only the oscillation operation can be stably performed, but also the battery life can be extended, and the portable electronic device or timepiece is easy to use. Can be improved.

【0194】また、前記した理由により、銀電池が内蔵
された時計または携帯用電子機器においても、製造上の
MOSFETのばらつきが生じても、動作マージンが確
保できる。更に、リチウムイオンにより構成される2次
電池を電源とした充電式腕時計においても、製造上のM
OSのばらつきが生じても、動作マージンが確保できる
と共に、充電時間を短縮化することが可能となる。
Further, for the above-mentioned reason, even in a watch or a portable electronic device having a built-in silver battery, an operation margin can be secured even if variations in MOSFETs due to manufacturing occur. Further, even in a rechargeable wrist watch powered by a secondary battery composed of lithium ion, M
Even if the OS varies, the operation margin can be secured and the charging time can be shortened.

【0195】[0195]

【図面の簡単な説明】[Brief description of drawings]

【図1】図1A、図1Bは、実施例1の水晶発振回路の
概略図およびそのタイミングチャートである。
FIG. 1A and FIG. 1B are a schematic diagram and a timing chart of a crystal oscillation circuit of a first embodiment.

【図2】図2A、図2Bは、実施例1の切替回路の概略
図およびそのタイミングチャートである。
2A and 2B are a schematic diagram of a switching circuit according to the first embodiment and a timing chart thereof.

【図3】図3A、図3Bは、実施例2の水晶発振回路の
概略図およびそのタイミングチャートである。
FIG. 3A and FIG. 3B are a schematic diagram of a crystal oscillation circuit of Example 2 and a timing chart thereof.

【図4】図4は、実施例3の水晶発振回路の概略図であ
る。
FIG. 4 is a schematic diagram of a crystal oscillation circuit according to a third embodiment.

【図5】図5は、実施例3の信号反転増幅器のショート
電流を測定する方法の説明である。
FIG. 5 is an illustration of a method for measuring a short circuit current of a signal inverting amplifier according to a third embodiment.

【図6】図6は、発振停止電圧とショート電流との関係
を示すグラフである。
FIG. 6 is a graph showing a relationship between an oscillation stop voltage and a short current.

【図7】図7A、図7Bは、実施例4の切替回路の概略
図およびそのタイミングチャートである。
7A and 7B are a schematic diagram of a switching circuit of a fourth embodiment and a timing chart thereof.

【図8】図8は、実施例3の水晶発振回路変形例の概略
図である。
FIG. 8 is a schematic diagram of a modified example of the crystal oscillation circuit of the third embodiment.

【図9】図9は、実施例1〜4の水晶発振回路のゲート
波形と、ドレイン波形を示す概略図である。
FIG. 9 is a schematic diagram showing a gate waveform and a drain waveform of the crystal oscillation circuits of Examples 1 to 4.

【図10】図10は、実施例5の回路を示す概略図であ
る。
FIG. 10 is a schematic diagram showing a circuit according to the fifth embodiment.

【図11】図11は、NMOSFETのソースとバック
ゲートと同電位としたデータと、ソース電位とバックゲ
ート電位とを異なる電位としたデータの比較例を示す図
である。
FIG. 11 is a diagram showing a comparative example of data in which the source and the back gate of the NMOSFET have the same potential, and data in which the source potential and the back gate potential have different potentials.

【図12】図12は、本発明が適用された時計の機能ブ
ロック図である。
FIG. 12 is a functional block diagram of a timepiece to which the invention is applied.

【図13】図13は、本発明が適用された携帯用電子機
器の機能ブロック図である。
FIG. 13 is a functional block diagram of a portable electronic device to which the present invention has been applied.

【図14】図14は、従来の水晶発振回路および定電圧
発生回路の概略図である。
FIG. 14 is a schematic diagram of a conventional crystal oscillation circuit and a constant voltage generation circuit.

【図15】図15は、定電圧|Vreg|と発振停止電圧|V
sto|の温度特性の説明図である。
FIG. 15 shows a constant voltage | Vreg | and an oscillation stop voltage | V.
It is explanatory drawing of the temperature characteristic of sto |.

【図16】図16は、定電圧発生回路に用いられるNM
OSFETの特性図である。
FIG. 16 is an NM used in a constant voltage generation circuit.
It is a characteristic view of OSFET.

【符号の説明】[Explanation of symbols]

10 水晶発振回路 11 出力端子 12 水晶振動子 14 信号反転増幅器 16 トランジスタ 18 トランジスタ 10 Crystal oscillator circuit 11 output terminals 12 Crystal oscillator 14 Signal inversion amplifier 16 transistors 18 transistors

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平8−204450(JP,A) 特開 平5−218740(JP,A) 特開 平5−265578(JP,A) 特開 平4−163609(JP,A) 特開 昭53−19065(JP,A) 特開 昭53−143154(JP,A) 特開 昭54−37452(JP,A) 特開 昭54−37670(JP,A) 特開 昭61−111004(JP,A) 特開 昭58−129809(JP,A) (58)調査した分野(Int.Cl.7,DB名) H03B 5/32 G04G 3/00 ─────────────────────────────────────────────────── --- Continuation of the front page (56) References JP-A-8-204450 (JP, A) JP-A-5-218740 (JP, A) JP-A-5-265578 (JP, A) JP-A-4- 163609 (JP, A) JP 53-19065 (JP, A) JP 53-143154 (JP, A) JP 54-37452 (JP, A) JP 54-37670 (JP, A) JP-A-61-111004 (JP, A) JP-A-58-129809 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) H03B 5/32 G04G 3/00

Claims (15)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 第1のトランジスタと、第2のトランジ
スタとを含んで構成された信号反転増幅器と、 水晶振動子を有し、前記信号反転増幅器の出力信号を位
相反転して、前記信号反転増幅器にフィードバック入力
するフィードバック回路と、 前記信号反転増幅器を構成する前記第2のトランジスタ
のバックゲートと、ソース間のバックゲート電圧を制御
する制御回路と、を含み、 前記第2のトランジスタのバックゲートは所定の電位に
設定され、 前記制御回路は、 前記第2のトランジスタのソースに接続された整流素子
回路と、 前記整流素子回路のバイパス回路を形成するスイッチン
グ素子と、 前記スイッチング素子をオンオフ制御することにより、
前記第2のトランジスタのバックゲート電圧を、少なく
とも2段階に渡り選択的に切り替え制御する切替回路
と、 を含むことを特徴とする発振回路。
1. A first transistor and a second transistor.
A signal inverting amplifier configured to include a crystal oscillator, a feedback circuit for inverting the phase of the output signal of the signal inverting amplifier and feeding back the signal to the signal inverting amplifier, and the signal inverting amplifier. and the back gate of the second transistor constituting includes a control circuit for controlling the back gate voltage between the source and back gate of the second transistor to a predetermined potential
A rectifying element that is set and the control circuit is connected to the source of the second transistor.
Circuit and a switch forming a bypass circuit of the rectifying element circuit.
By controlling ON / OFF of the switching element and the switching element,
Reduce the back gate voltage of the second transistor
A switching circuit that selectively controls switching in two steps
And an oscillation circuit including:
【請求項2】 第1のトランジスタと、第2のトランジ
スタとを含んで構成された信号反転増幅器と、 水晶振動子を有し、前記信号反転増幅器の出力信号を位
相反転して、前記信号反転増幅器にフィードバック入力
するフィードバック回路と、 前記信号反転増幅器を構成する前記第2のトランジスタ
のバックゲートと、ソース間のバックゲート電圧を制御
する制御回路と、 を含み、 前記第2のトランジスタのソースは所定の電位に設定さ
れ、 前記制御回路は、 前記第2のトランジスタのバックゲートに接続された整
流素子回路と、 前記整流素子回路のバイパス回路を形成するスイッチン
グ素子と、 前記スイッチング素子をオンオフ制御することにより、
前記第2のトランジスタのバックゲート電圧を、少なく
とも2段階に渡り選択的に切り替え制御する切 替回路
と、 を含む ことを特徴とする発振回路。
2. A first transistor and a second transistor.
A signal inverting amplifier configured to include a star and a crystal oscillator, and outputs the output signal of the signal inverting amplifier.
Phase inversion and feedback input to the signal inversion amplifier
Feedback circuit and the second transistor forming the signal inverting amplifier
Controls back gate voltage between back gate and source
It includes a control circuit for, a source of setting to a predetermined potential of the second transistor
The control circuit is connected to the back gate of the second transistor.
Current element circuit and a switch forming a bypass circuit of the rectifying element circuit.
By controlling ON / OFF of the switching element and the switching element,
Reduce the back gate voltage of the second transistor
Both SWITCHING circuit for selectively switching control over two stages
Oscillating circuit, characterized in that it comprises a and.
【請求項3】 請求項1,2のいずれかにおいて、 前記整流素子回路は、 順方向に直列に接続された複数の整流素子を含み、 前記スイッチング素子は、 前記複数の整流素子の内の少なくとも1個の整流素子の
バイパス回路を形成することを特徴とする発振回路。
3. In any of claims 1, 2, the rectifier element circuit includes a plurality of rectifying elements connected in series in the forward direction, the switching element is at least of the plurality of rectifying elements An oscillating circuit characterized by forming a bypass circuit of one rectifying element.
【請求項4】 請求項1〜3のいずれかにおいて、 前記制御回路は、 発振回路の起動する第1の期間と、発振回路が安定して
発振動作を行う第2の期間とで、前記第2のトランジス
タのバックゲート電圧を異なる値に制御することを特徴
とする発振回路。
4. The control circuit according to claim 1, wherein the control circuit has a first period during which the oscillation circuit is activated and a second period during which the oscillation circuit performs stable oscillation operation. An oscillator circuit characterized in that the back gate voltage of two transistors is controlled to different values.
【請求項5】 請求項1〜4のいずれかにおいて、 前記切替回路は、 電源投入から所与の時間が経過するまでの間を、発振回
路が起動される第1の期間として検出し、前記所与の期
間経過後を、発振回路が安定して発振動作を行う第2の
期間として検出する動作期間検出手段と、 前記第2のトランジスタの閾値電圧の絶対値が、前記第
1の期間では小さく、前記第2の期間では大きくなるよ
うに、前記バックゲート電圧を少なくとも2段階に渡り
切り替え制御する手段と、 を含むことを特徴とする発振回路。
5. The claim 1, wherein the switching circuit, the period from power-on to a given time elapses is detected as a first period during which the oscillation circuit is started, the An operation period detection means for detecting a lapse of a given period as a second period during which the oscillation circuit stably oscillates, and an absolute value of the threshold voltage of the second transistor is An oscillation circuit comprising: means for controlling switching of the back gate voltage in at least two steps so as to be small and large in the second period.
【請求項6】 請求項1〜のいずれかにおいて、 前記信号反転増幅器の電源ラインは、 第1の電位側と、前記第1の電位とは電位の異なる第2
の電位側に接続され、 前記信号反転増幅器は、 前記第1の電位と前記第2の電位の電位差をもつ発振信
号を生成することを特徴とする発振回路。
In any one of claims 6] claims 1-5, wherein the signal supply line of the inverting amplifier, a first potential side, the second with different potential and the first potential
An oscillation circuit having a potential difference between the first potential and the second potential.
【請求項7】 請求項において、 前記第1の電位と前記第2の電位による電位差は、前記
信号反転増幅器の発振停止電圧の絶対値よりも大きいも
のであることを特徴とする発振回路。
7. The oscillator circuit according to claim 6 , wherein a potential difference between the first potential and the second potential is larger than an absolute value of an oscillation stop voltage of the signal inverting amplifier.
【請求項8】 請求項6,7のいずれかにおいて、 前記信号反転増幅器に流れるショート電流が、信号反転
増幅器を構成するトランジスタのオン電流よりも大きい
という第1の条件を満たす範囲の値となるように、前記
バックゲート電圧が選択されるとともに、前記第1の条
件を満たす範囲内で、前記第1の電位と前記第2の電位
による電位差が最小の電圧となるように設定されたこと
を特徴とする発振回路。
8. The value according to claim 6 , wherein the short-circuit current flowing through the signal inverting amplifier is larger than the on-current of a transistor forming the signal inverting amplifier, which satisfies the first condition. As described above, the back gate voltage is selected and the potential difference between the first potential and the second potential is set to be a minimum voltage within the range satisfying the first condition. Characteristic oscillation circuit.
【請求項9】 発振回路と、 前記発振回路に、第1の電位を基準として第2の電位を
供給する定電圧発生回路と、 を含み、前記発振回路は、 第1のトランジスタと、第2のトランジスタとを含んで
構成され、電源ラインが前記第1の電位側と、前記第1
の電位とは電位の異なる第2の電位側に接続された信号
反転増幅器と、 水晶振動子を有し、前記信号反転増幅器の出力信号を位
相反転して、前記信号反転増幅器にフィードバック入力
するフィードバック回路と、 前記信号反転増幅器を構成する前記第2のトランジスタ
のバックゲートと、ソース間のバックゲート電圧を制御
する制御回路と、 を含み、 前記定電圧発生回路は、 一端側が前記第1の電位側に接続され、定電流を供給す
る定電流源と、 前記第2のトランジスタと同一の製造条件にて形成さ
れ、かつその一端側が前記定電流源側、他端側が定電圧
出力ライン側に接続されるように定電流路に設けられ、
前記第2の電位の定電圧生成用の参照電圧を出力する定
電圧制御用トランジスタと、 前記参照電圧が一方の端子へ入力され、他方の端子へ所
与の基準電圧が入力されるオペアンプと、 一端側が定電圧出力ライン側に接続されるように定電流
路に設けられ、前記オペアンプの出力がゲートに入力さ
れることにより抵抗値が制御され、前記定電圧出力ライ
ンの電位を、前記第2の電位の定電圧に制御する出力用
トランジスタと、 を含むことを特徴とする電子回路。
9. An oscillation circuit, and a constant voltage generation circuit which supplies the oscillation circuit with a second potential based on a first potential, the oscillation circuit including a first transistor and a second transistor. Including the transistor
And a power source line is connected to the first potential side and the first potential side.
Signal connected to the second potential side, which has a different potential from that of
It has an inverting amplifier and a crystal oscillator, and outputs the output signal of the signal inverting amplifier.
Phase inversion and feedback input to the signal inversion amplifier
Feedback circuit and the second transistor forming the signal inverting amplifier
Controls back gate voltage between back gate and source
Includes a control circuit for the said constant voltage generating circuit, one end connected to the first potential side, formed by a constant current source for supplying a constant current, said second transistor and the same manufacturing conditions And is provided in the constant current path so that one end side thereof is connected to the constant current source side and the other end side thereof is connected to the constant voltage output line side,
A constant voltage control transistor that outputs a reference voltage for generating a constant voltage of the second potential; an operational amplifier in which the reference voltage is input to one terminal and a given reference voltage is input to the other terminal; The resistance value is controlled by providing a constant current path so that one end side is connected to the constant voltage output line side, and the resistance value is controlled by inputting the output of the operational amplifier to the gate. An electronic circuit including: an output transistor for controlling the potential of the output to a constant voltage.
【請求項10】 請求項9において、 前記第2のトランジスタのバックゲートは所定の電位に
設定され、 前記制御回路は、 前記第2のトランジスタのソースに接続された整流素子
回路と、 前記整流素子回路のバイパス回路を形成するスイッチン
グ素子と、 前記スイッチング素子をオンオフ制御することにより、
前記第2のトランジスタのバックゲート電圧を、少なく
とも2段階に渡り選択的に切り替え制御する切替回路
と、 を含むことを特徴とする電子回路。
10. The back gate of the second transistor according to claim 9, wherein the back gate has a predetermined potential.
A rectifying element that is set and the control circuit is connected to the source of the second transistor.
Circuit and a switch forming a bypass circuit of the rectifying element circuit.
By controlling ON / OFF of the switching element and the switching element,
Reduce the back gate voltage of the second transistor
A switching circuit that selectively controls switching in two steps
And an electronic circuit including:
【請求項11】 請求項9において、 前記第2のトランジスタのソースは所定の電位に設定さ
れ、 前記制御回路は、 前記第2のトランジスタのバックゲートに接続された整
流素子回路と、 前記整流素子回路のバイパス回路を形成するスイッチン
グ素子と、 前記スイッチング素子をオンオフ制御信号を出力するこ
とにより、前記第2のトランジスタのバックゲート電圧
を、少なくとも2段階に渡り選択的に切り替え制御する
切替回路と、 を含むことを特徴とする電子回路。
11. The source according to claim 9, wherein the source of the second transistor is set to a predetermined potential.
The control circuit is connected to the back gate of the second transistor.
Current element circuit and a switch forming a bypass circuit of the rectifying element circuit.
The switching element and the switching element to output an on / off control signal.
And the back gate voltage of the second transistor
Is selectively switched over in at least two stages.
An electronic circuit comprising: a switching circuit .
【請求項12】 請求項10,11のいずれかにおい
て、 前記整流素子回路は、 順方向に直列に接続された複数の整流素子を含み、 前記スイッチング素子は、 前記複数の整流素子の内の少なくとも1個の整流素子の
バイパス回路を形成することを特徴とする電子回路。
12. The odor according to claim 10 or 11.
The rectifying element circuit includes a plurality of rectifying elements connected in series in the forward direction, and the switching element is a rectifying element of at least one of the plurality of rectifying elements.
An electronic circuit characterized by forming a bypass circuit.
【請求項13】 請求項1〜のいずれかの発振回路、
又は請求項9〜12のいずれかの電子回路を含むことを
特徴とする半導体装置。
One of the oscillation circuit 13. The method of claim 1-8,
Alternatively, a semiconductor device including the electronic circuit according to claim 9 .
【請求項14】 請求項1〜のいずれかの発振回路、
請求項9〜12のいずれかの電子回路又は請求項13
半導体装置を含み、前記発振回路の発振出力から動作基
準信号を生成することを特徴とする電子機器。
One of the oscillation circuit 14. The method of claim 1-8,
An electronic device comprising the electronic circuit according to any one of claims 9 to 12 or the semiconductor device according to claim 13 , wherein an operation reference signal is generated from an oscillation output of the oscillation circuit.
【請求項15】 請求項1〜のいずれかの発振回路、
請求項9〜12のいずれかの電子回路又は請求項13
半導体装置を含み、前記発振回路の発振出力から時計基
準信号を形成することを特徴とする時計。
15. Any of the oscillation circuit according to claim 1-8,
A timepiece comprising the electronic circuit according to any one of claims 9 to 12 or the semiconductor device according to claim 13 , and forming a timepiece reference signal from an oscillation output of the oscillation circuit.
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