JP4459663B2

JP4459663B2 - Electronics

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Publication number: JP4459663B2
Application number: JP2004063038A
Authority: JP
Inventors: 正彦人見; 雅士下鶴
Original assignee: Citizen Holdings Co Ltd; Citizen Watch Co Ltd
Current assignee: Citizen Holdings Co Ltd; Citizen Watch Co Ltd
Priority date: 2004-03-05
Filing date: 2004-03-05
Publication date: 2010-04-28
Anticipated expiration: 2024-03-05
Also published as: JP2005252873A

Description

この発明は、電子機器に関し、特に内蔵された発振回路の発振が停止したことを検出する発振停止検出システムを備えた電子機器に関する。 The present invention relates to an electronic device, and more particularly to an electronic device including an oscillation stop detection system that detects that oscillation of a built-in oscillation circuit has stopped .

一般に、発振回路を内蔵した電子機器には、発振停止検出システムが設けられている。例えば電池により駆動される時計の場合、時計用ＩＣ（集積回路）には水晶発振回路が用いられている。水晶発振回路が発振状態にあるときには、水晶発振回路の電源として、時計用ＩＣの電源電圧をレギュレータによって降圧して得られたレギュレート電圧が用いられる。これは、低消費電流化を図るためである。 In general, an electronic device incorporating an oscillation circuit is provided with an oscillation stop detection system. For example, in the case of a timepiece driven by a battery, a crystal oscillation circuit is used for a timepiece IC (integrated circuit). When the crystal oscillation circuit is in an oscillating state, a regulated voltage obtained by stepping down the power supply voltage of the timepiece IC using a regulator is used as the power supply of the crystal oscillation circuit. This is to reduce current consumption.

それに対して、発振停止状態にある水晶発振回路の発振を再び開始させるときには、速やかに、かつ確実に発振を開始させるため、時計用ＩＣの電源電圧が用いられる。そして、発振が再開した後には、水晶発振回路は、再びレギュレート電圧により駆動される。このように、時計においては、発振停止検出システムは、水晶発振回路の発振が停止したことを検出し、水晶発振回路を駆動する電源の切り替えを制御するのに必要な信号を生成する。 On the other hand, when the oscillation of the crystal oscillation circuit in the oscillation stop state is started again, the power supply voltage of the timepiece IC is used in order to start the oscillation quickly and reliably. Then, after the oscillation resumes, the crystal oscillation circuit is driven again by the regulated voltage. As described above, in the timepiece, the oscillation stop detection system detects that the oscillation of the crystal oscillation circuit has stopped, and generates a signal necessary to control switching of the power source that drives the crystal oscillation circuit.

図７は、従来の発振検出回路の構成を示す回路図である。図７に示す発振検出回路１００において、ＮチャネルＭＯＳトランジスタ１０１は、図示しない発振回路から供給された発振信号ＣＫの電位に基づいて、オン／オフ動作を繰り返す。コンデンサ１０２は、ＮチャネルＭＯＳトランジスタ１０１がオンしている状態のときに、高電位側電源電位ＶＤＤと低電位側電源電位ＶＳＳとの間に接続されて充電される。また、コンデンサ１０２は、ＮチャネルＭＯＳトランジスタ１０１がオフ状態のときにプルアップ抵抗１０３を流れるリーク電流によってわずかに放電するが、再びＮチャネルＭＯＳトランジスタ１０１がオン状態になることによって、充電される。この繰り返しによって、インバータ１０４の入力端子の電位は、低電位側電源電位ＶＳＳで安定する。 FIG. 7 is a circuit diagram showing a configuration of a conventional oscillation detection circuit. In the oscillation detection circuit 100 shown in FIG. 7, the N-channel MOS transistor 101 repeats the on / off operation based on the potential of the oscillation signal CK supplied from an oscillation circuit (not shown). The capacitor 102 is connected and charged between the high-potential-side power supply potential VDD and the low-potential-side power supply potential VSS when the N-channel MOS transistor 101 is on. Capacitor 102 is slightly discharged by a leak current flowing through pull-up resistor 103 when N-channel MOS transistor 101 is off, but is charged when N-channel MOS transistor 101 is turned on again. By repeating this, the potential of the input terminal of the inverter 104 is stabilized at the low potential side power supply potential VSS.

従って、発振信号ＣＫが供給されている間は、インバータ１０４から出力される発振停止検出信号ＯＳＣＳＴの電位は、相対的に電位が高い“Ｈ（ハイ）”レベルとなる。この状態で発振信号ＣＫの供給が停止すると、コンデンサ１０２はＣＲの時定数に従って放電し続け、それに伴って、インバータ１０４の入力端子の電位は、高電位側電源電位ＶＤＤ側に上がり始める。そして、インバータ１０４の入力端子の電位がインバータ１０４のしきい値よりも高くなると、インバータ１０４から出力される発振停止検出信号ＯＳＣＳＴの電位は、“Ｈ”レベルから相対的に電位が低い“Ｌ（ロー）”レベルに切り替わる。このように、発振停止検出信号ＯＳＣＳＴの電位に基づいて、発振の有無が検出される。 Therefore, while the oscillation signal CK is supplied, the potential of the oscillation stop detection signal OSCST output from the inverter 104 is at the “H (high)” level where the potential is relatively high. When the supply of the oscillation signal CK is stopped in this state, the capacitor 102 continues to be discharged according to the CR time constant, and accordingly, the potential of the input terminal of the inverter 104 starts to rise toward the high potential side power supply potential VDD. When the potential of the input terminal of the inverter 104 becomes higher than the threshold value of the inverter 104, the potential of the oscillation stop detection signal OSCST output from the inverter 104 is “L ( “Low” switches to “level”. Thus, the presence or absence of oscillation is detected based on the potential of the oscillation stop detection signal OSCST.

また、図８に示す構成の発振検出回路２００が提案されている（例えば、特許文献１参照。）。この発振検出回路２００は、コンデンサ１０２を放電させる手段として、図７に示す構成におけるプルアップ抵抗１０３の代わりに、定電流源２０１とカレントミラー回路を備えている。カレントミラー回路を構成する一方のＰチャネルＭＯＳトランジスタ２０２は、定電流源２０１に接続されており、一定の電流を流す。カレントミラー回路を構成する他方のＰチャネルＭＯＳトランジスタ２０３は、前記一方のＰチャネルＭＯＳトランジスタ２０２を流れる一定電流に比例した放電電流を流す。 Further, an oscillation detection circuit 200 configured as shown in FIG. 8 has been proposed (see, for example, Patent Document 1). The oscillation detection circuit 200 includes a constant current source 201 and a current mirror circuit as means for discharging the capacitor 102, instead of the pull-up resistor 103 in the configuration shown in FIG. One P-channel MOS transistor 202 constituting the current mirror circuit is connected to a constant current source 201 and allows a constant current to flow. The other P-channel MOS transistor 203 constituting the current mirror circuit passes a discharge current proportional to a constant current flowing through the one P-channel MOS transistor 202.

そして、図７に示す構成の発振検出回路１００と同様に、発振信号ＣＫが供給されている間は、ＮチャネルＭＯＳトランジスタ１０１がオン／オフ動作を繰り返し、それによって、コンデンサ１０２が充電とわずかな放電を繰り返す。この状態では、インバータ１０４の入力端子の電位が低電位側電源電位ＶＳＳで安定し、インバータ１０４から“Ｈ”レベルの発振停止検出信号ＯＳＣＳＴが出力される。発振が停止すると、前記他方のＰチャネルＭＯＳトランジスタ２０３を流れる放電電流により、コンデンサ１０２は放電し続ける。それによって、インバータ１０４の入力端子の電位がインバータ１０４のしきい値よりも高くなり、インバータ１０４から“Ｌ”レベルの発振停止検出信号ＯＳＣＳＴが出力される。 Similarly to the oscillation detection circuit 100 having the configuration shown in FIG. 7, the N-channel MOS transistor 101 repeats the on / off operation while the oscillation signal CK is supplied, so that the capacitor 102 is slightly charged and charged. Repeat the discharge. In this state, the potential of the input terminal of the inverter 104 is stabilized at the low potential side power supply potential VSS, and the “H” level oscillation stop detection signal OSCST is output from the inverter 104. When the oscillation stops, the capacitor 102 continues to be discharged by the discharge current flowing through the other P-channel MOS transistor 203. As a result, the potential of the input terminal of the inverter 104 becomes higher than the threshold value of the inverter 104, and the “L” level oscillation stop detection signal OSCST is output from the inverter 104.

特開２０００−３３２５８５号公報（図１）Japanese Patent Laid-Open No. 2000-332585 (FIG. 1)

しかしながら、コンデンサの放電手段としてプルアップ抵抗を用いた構成（図７参照）では、放電時間を適当な時間に設定するためには、数百メガ〜数ギガオーム程度の高抵抗が必要であるが、このような高抵抗をＩＣチップ内に作製すると、以下のような不具合が生じる。第１に、ＩＣチップに対する抵抗の占有面積が極めて大きくなり、ＩＣチップが大型化してしまう。第２に、製造工程上のばらつきが大きくなるため、抵抗値の絶対精度が低くなり、それによって所望の放電時間が得られず、発振の有無を正確に検出することができないおそれがある。また、光や温度などの外部環境の影響を受けて抵抗値が変化しやすいため、例えば、抵抗値が小さくなった場合には、放電電流が増加してしまい、発振停止と誤検出してしまうおそれがある。 However, in the configuration using a pull-up resistor as a capacitor discharging means (see FIG. 7), a high resistance of about several hundred mega to several gigaohms is required to set the discharge time to an appropriate time. When such a high resistance is produced in an IC chip, the following problems occur. First, the area occupied by the resistor with respect to the IC chip becomes extremely large, and the IC chip becomes large. Second, since the variation in the manufacturing process becomes large, the absolute accuracy of the resistance value is lowered, and thereby a desired discharge time cannot be obtained, and there is a possibility that the presence or absence of oscillation cannot be accurately detected. In addition, since the resistance value is likely to change due to the influence of the external environment such as light and temperature, for example, when the resistance value becomes small, the discharge current increases and erroneously detects oscillation stop. There is a fear.

一方、コンデンサの放電手段として、定電流源と、コンデンサに並列に接続されたＰチャネルＭＯＳトランジスタを用いた構成（図８参照）では、放電時間を適当な時間に設定するためには、このＰチャネルＭＯＳトランジスタのオン抵抗を極めて大きくする必要がある。それには、このＰチャネルＭＯＳトランジスタのゲート長を大きくする必要があるが、そうすると、ゲート容量が大きくなってしまい、例えば、発振開始時の定電流源の動作が鈍くなるという問題点がある。 On the other hand, in a configuration using a constant current source and a P-channel MOS transistor connected in parallel with the capacitor as the capacitor discharging means (see FIG. 8), in order to set the discharge time to an appropriate time, this P It is necessary to increase the on-resistance of the channel MOS transistor. For this purpose, it is necessary to increase the gate length of the P-channel MOS transistor. However, if this is done, there is a problem that the gate capacitance increases and, for example, the operation of the constant current source at the start of oscillation becomes dull.

この発明は、上述した従来技術による問題点を解消するため、発振回路の発振が停止したことを正確に検出することができ、発振の再起動を迅速に行うことができる電子機器を提供することを目的とする。 The present invention, in order to solve the problems in the conventional technology. Ki out the oscillation of the oscillator circuit is accurately detect that it has stopped, to provide an electronic device that can be quickly performed to restart the oscillation For the purpose.

上述した目的を達成するため、この発明にかかる電子機器は、外部から供給された発振信号の周期に基づいてオン／オフを繰り返すスイッチング手段、前記スイッチング手段がオン状態にあるときに充電され、かつ前記スイッチング手段がオフ状態にあるときに放電する容量素子、前記容量素子が放電状態にあるときに前記容量素子の放電電流を流すＭＯＳトランジスタ、および前記容量素子の電圧に基づいて前記発振信号の有無を検出する検出手段を有する発振停止検出回路と、前記ＭＯＳトランジスタのゲートに一定電位のゲートバイアスを印加する定電圧源と、を備え、前記定電圧源は、外部から供給された電源電圧に基づいて所定のリファレンス電位を発生するリファレンス回路、前記リファレンス回路から出力されたリファレンス電位および正の所定の電位がそれぞれ負の入力端子および正の入力端子に入力され、かつ出力端子からレギュレート電位を出力するオペアンプ、および前記オペアンプの正の入力端子に入力される前記所定の電位を発生する電位発生回路を有するレギュレータで構成されており、前記発振停止検出回路の前記ＭＯＳトランジスタのゲートに、前記電位発生回路で発生した前記所定の電位を印加する発振停止検出システムと、発振信号を出力する発振回路と、前記発振停止検出回路から出力された発振停止検出信号に基づいて、前記発振回路に印加する電圧を、通常動作時には前記レギュレータから出力されたレギュレート電圧により駆動させ、再起動時には電源電圧で駆動させるよう切り替えるスイッチ手段と、を備えたことを特徴とする。 In order to achieve the above-described object, an electronic device according to the present invention is charged with switching means that repeats on / off based on the period of an oscillation signal supplied from the outside, and when the switching means is in an on state, and Capacitance element that discharges when the switching means is in an off state, a MOS transistor that flows a discharge current of the capacitance element when the capacitance element is in a discharge state, and the presence or absence of the oscillation signal based on the voltage of the capacitance element And a constant voltage source that applies a gate bias of a constant potential to the gate of the MOS transistor, and the constant voltage source is based on a power supply voltage supplied from the outside. A reference circuit for generating a predetermined reference potential, and a reference output from the reference circuit An operational amplifier that outputs a regulated potential from the output terminal, and the predetermined potential that is input to the positive input terminal of the operational amplifier. An oscillation stop detection system that applies the predetermined potential generated by the potential generation circuit to the gate of the MOS transistor of the oscillation stop detection circuit, and an oscillation signal. Based on the oscillation stop detection signal output from the oscillation stop detection circuit and the oscillation stop detection signal output from the oscillation stop detection circuit, the voltage applied to the oscillation circuit is driven by the regulated voltage output from the regulator during normal operation. And switch means for switching to drive with the power supply voltage at the time of startup.

この発明によれば、外部から発振信号が供給されている間は、スイッチング手段のオン／オフ動作の繰り返しに伴って容量素子は充放電を繰り返すが、定電圧源によるＭＯＳトランジスタのゲートバイアスを制御して、放電電流を低い一定の電流量に抑えることにより、容量素子は常に十分に充電された状態となり、容量素子の、検出手段に接続された電極の電位は検出手段のしきい値に達しない。発振が停止すると、容量素子は放電し続け、それに伴って容量素子の電圧が変化し続ける。そして、容量素子の、検出手段に接続された電極の電位が検出手段のしきい値を超えると、検出手段から出力される発振停止検出信号の電位が反転する。容量素子の電圧変化が発振停止検出信号の電位を反転させるまでの時間、すなわち発振停止検出時間は、放電電流の電流量によりほぼ決まるので、発振が停止したことを正確に検出することができる。また、レギュレータにより、発振停止検出回路のＭＯＳトランジスタのゲートバイアスが正確に生成されるので、このＭＯＳトランジスタを流れる放電電流を低い一定の電流量に精度よく制御することができる。従って、発振停止検出時間が正確になり、発振が停止したことを安定して正確に検出することができる。そして、発振回路が発振している間は、発振回路にレギュレート電圧が印加されているが、発振停止検出回路が、発振回路の発振が停止したことを検出すると、スイッチ手段により発振回路に印加する電圧をレギュレート電圧から電源電圧に切り替える。それによって、発振の再起動時に発振回路が電源電圧で駆動されるので、発振回路の発振を迅速に再起動させることができる。 According to the present invention, while the oscillation signal is supplied from the outside, the capacitor element repeats charging and discharging as the switching unit is repeatedly turned on / off, but controls the gate bias of the MOS transistor by the constant voltage source. Thus, by suppressing the discharge current to a low constant current amount, the capacitive element is always sufficiently charged, and the potential of the electrode connected to the detecting means of the capacitive element reaches the threshold value of the detecting means. do not do. When the oscillation stops, the capacitive element continues to discharge, and the voltage of the capacitive element continues to change accordingly. When the potential of the electrode of the capacitive element connected to the detection means exceeds the threshold value of the detection means, the potential of the oscillation stop detection signal output from the detection means is inverted. The time until the voltage change of the capacitive element inverts the potential of the oscillation stop detection signal, that is, the oscillation stop detection time is substantially determined by the amount of discharge current, so that it is possible to accurately detect that the oscillation has stopped. Further, since the gate bias of the MOS transistor of the oscillation stop detection circuit is accurately generated by the regulator, the discharge current flowing through the MOS transistor can be accurately controlled to a low constant current amount. Therefore, the oscillation stop detection time becomes accurate, and it is possible to stably and accurately detect that the oscillation has stopped. While the oscillation circuit is oscillating, a regulated voltage is applied to the oscillation circuit. When the oscillation stop detection circuit detects that the oscillation of the oscillation circuit has stopped, it is applied to the oscillation circuit by the switch means. The voltage to be switched is switched from the regulated voltage to the power supply voltage. Thereby, the oscillation circuit is driven by the power supply voltage when the oscillation is restarted, so that the oscillation of the oscillation circuit can be restarted quickly.

さらに、ロジック回路を有し、前記スイッチ手段は、前記発振停止検出回路から出力された発振停止検出信号に基づいて、前記ロジック回路に印加する電圧を、通常動作時には前記レギュレータから出力されたレギュレート電圧により駆動させ、再起動時には電源電圧で駆動させるように切り替えることを特徴とする。In addition, a logic circuit is provided, and the switch means regulates a voltage to be applied to the logic circuit based on an oscillation stop detection signal output from the oscillation stop detection circuit. It is characterized in that it is driven by a voltage and switched to be driven by a power supply voltage upon restart.

この発明によれば、発振回路が発振している間は、発振回路にレギュレート電圧が印加されているが、発振停止検出回路が、発振回路の発振が停止したことを検出すると、スイッチ手段により発振回路およびロジック回路に印加する電圧をレギュレート電圧から電源電圧に切り替える。それによって、発振の再起動時に発振回路およびロジック回路が電源電圧で駆動されるので、発振回路の発振を迅速に再起動させることができる。According to the present invention, the regulated voltage is applied to the oscillation circuit while the oscillation circuit is oscillating. However, when the oscillation stop detection circuit detects that the oscillation of the oscillation circuit has stopped, the switching means The voltage applied to the oscillation circuit and the logic circuit is switched from the regulated voltage to the power supply voltage. Accordingly, since the oscillation circuit and the logic circuit are driven by the power supply voltage when the oscillation is restarted, the oscillation of the oscillation circuit can be restarted quickly.

また、前記リファレンス回路は、高電位側電源電位とＰチャネルＭＯＳトランジスタのしきい値との電位差分だけ高電位側電源電位から降下した電位をリファレンス電位として出力し、前記電位発生回路は、低電位側電源電位とＮチャネルＭＯＳトランジスタのしきい値との電位差分だけ高電位側電源電位から降下した電位を前記所定の電位として出力することを特徴とする。The reference circuit outputs, as a reference potential, a potential that has dropped from the high-potential power supply potential by a potential difference between the high-potential power supply potential and the threshold value of the P-channel MOS transistor. A potential dropped from the high potential side power supply potential by a potential difference between the side power supply potential and the threshold value of the N channel MOS transistor is output as the predetermined potential.

この発明によれば、電位発生回路から、低電位側電源電位とＮチャネルＭＯＳトランジスタのしきい値との電位差分だけ高電位側電源電位から降下した電位が出力されるので、発振停止検出回路のＭＯＳトランジスタのゲートバイアスが正確に得られる。また、リファレンス回路から、高電位側電源電位とＰチャネルＭＯＳトランジスタのしきい値との電位差分だけ高電位側電源電位から降下した電位が出力されるので、正確なリファレンス電位が得られる。レギュレート電位は、高電位側電源電位とＰチャネルＭＯＳトランジスタのしきい値との電位差分だけ高電位側電源電位から降下した電位と、低電位側電源電位とＮチャネルＭＯＳトランジスタのしきい値との電位差分だけ高電位側電源電位から降下した電位とに基づいて決まるので、正確なレギュレート電位が得られる。According to the present invention, the potential generation circuit outputs a potential dropped from the high potential side power supply potential by the potential difference between the low potential side power supply potential and the threshold value of the N channel MOS transistor. The gate bias of the MOS transistor can be obtained accurately. In addition, since the reference circuit outputs a potential that has dropped from the high-potential power supply potential by the potential difference between the high-potential power supply potential and the threshold value of the P-channel MOS transistor, an accurate reference potential can be obtained. The regulated potential includes the potential dropped from the high potential power supply potential by the potential difference between the high potential power supply potential and the threshold value of the P channel MOS transistor, the low potential power supply potential and the threshold value of the N channel MOS transistor. Since the potential difference is determined based on the potential dropped from the high-potential power supply potential, an accurate regulated potential can be obtained.

また、前記レギュレータは、レギュレート電位を出力する出力端子と低電位側電源電位の印加点との間に、出力段のアクチュエータとして、ＰチャネルＭＯＳトランジスタよりなるソースフォロワを有することを特徴とする。The regulator includes a source follower composed of a P-channel MOS transistor as an output stage actuator between an output terminal for outputting a regulated potential and an application point of a low-potential-side power supply potential.

この発明によれば、アクチュエータとなるＰチャネルＭＯＳトランジスタにおいて、ゲートと、高電位側電源電位が印加されたバルクとの間に寄生容量が生じるので、低電位側電源電位が変動しても、その変動は、このＰチャネルＭＯＳトランジスタのドレイン側で吸収される。従って、低電位側電源電位の変動の影響を受けることなく、このＰチャネルＭＯＳトランジスタのソースが接続されているレギュレート電位の出力端子からレギュレート電位が出力される。According to the present invention, in the P-channel MOS transistor serving as the actuator, a parasitic capacitance is generated between the gate and the bulk to which the high-potential side power supply potential is applied. The fluctuation is absorbed on the drain side of the P-channel MOS transistor. Therefore, the regulated potential is output from the output terminal of the regulated potential to which the source of the P channel MOS transistor is connected without being affected by the fluctuation of the low potential side power supply potential.

本発明によれば、発振回路の発振が停止したことを正確に検出することができ、発振の再起動を迅速に行うことができるという効果を奏する。 By the present invention lever, Ki out the oscillation of the oscillator circuit is accurately detect that it has stopped, there is an effect that the restart of oscillation can be performed quickly.

以下に添付図面を参照して、この発明にかかる電子機器の好適な実施の形態を詳細に説明する。 With reference to the accompanying drawings, illustrating a preferred embodiment of that electronic device written in this invention.

実施の形態１．
図１は、本発明の実施の形態１にかかる発振停止検出システムの構成を示す回路図である。図１に示すように、発振停止検出システムは、発振停止検出回路１、および定電圧源を構成するレギュレータ２を備えている。発振停止検出回路１は、例えば２個のインバータ１１，１２、スイッチング手段を構成する第１のＮチャネルＭＯＳトランジスタ１３、容量素子を構成する第１のコンデンサ１４、第１のＰチャネルＭＯＳトランジスタ１５、および検出手段を構成するバッファ１６を備えている。 Embodiment 1 FIG.
FIG. 1 is a circuit diagram showing a configuration of the oscillation stop detection system according to the first exemplary embodiment of the present invention. As shown in FIG. 1, the oscillation stop detection system includes an oscillation stop detection circuit 1 and a regulator 2 constituting a constant voltage source. The oscillation stop detection circuit 1 includes, for example, two inverters 11 and 12, a first N-channel MOS transistor 13 that constitutes switching means, a first capacitor 14 that constitutes a capacitive element, a first P-channel MOS transistor 15, And a buffer 16 constituting detection means.

第１のインバータ１１は、図示しない外部の発振回路等から供給された発振信号ＣＫを入力とし、その発振信号ＣＫの反転信号を出力する。第２のインバータ１２は、第１のインバータ１１の出力信号を入力とし、第１のインバータ１１の出力信号の反転信号を出力する。第１のＮチャネルＭＯＳトランジスタ１３のソース端子は、第２のインバータ１２の出力端子に接続されている。第１のＮチャネルＭＯＳトランジスタ１３のゲート端子は、第１のインバータ１１の出力端子に接続されている。従って、第１のＮチャネルＭＯＳトランジスタ１３は、発振信号ＣＫの半周期ごとにオン／オフを繰り返す。 The first inverter 11 receives an oscillation signal CK supplied from an external oscillation circuit (not shown) and outputs an inverted signal of the oscillation signal CK. The second inverter 12 receives the output signal of the first inverter 11 and outputs an inverted signal of the output signal of the first inverter 11. The source terminal of the first N-channel MOS transistor 13 is connected to the output terminal of the second inverter 12. The gate terminal of the first N-channel MOS transistor 13 is connected to the output terminal of the first inverter 11. Accordingly, the first N-channel MOS transistor 13 is repeatedly turned on / off every half cycle of the oscillation signal CK.

第１のＮチャネルＭＯＳトランジスタ１３のドレイン端子は、第１のコンデンサ１４の一方の電極（以下、低電位側電極とする）と、第１のＰチャネルＭＯＳトランジスタ１５のドレイン端子と、バッファ１６の入力端子に接続されている。第１のコンデンサ１４の他方の電極と、第１のＰチャネルＭＯＳトランジスタ１５のソース端子には、高電位側電源電位ＶＤＤが印加されている。第１のコンデンサ１４は、第１のＮチャネルＭＯＳトランジスタ１３がオン状態にあるときに充電され、第１のＮチャネルＭＯＳトランジスタ１３がオフ状態にあるときに放電する。 The drain terminal of the first N-channel MOS transistor 13 has one electrode of the first capacitor 14 (hereinafter referred to as a low potential side electrode), the drain terminal of the first P-channel MOS transistor 15, and the buffer 16 Connected to the input terminal. The high-potential-side power supply potential VDD is applied to the other electrode of the first capacitor 14 and the source terminal of the first P-channel MOS transistor 15. The first capacitor 14 is charged when the first N-channel MOS transistor 13 is in the on state, and is discharged when the first N-channel MOS transistor 13 is in the off state.

第１のＰチャネルＭＯＳトランジスタ１５のゲートには、レギュレータ２から供給された一定電位のゲートバイアス電位ＶＲＥＦが印加される。従って、第１のＰチャネルＭＯＳトランジスタ１５は、第１のコンデンサ１４が放電状態にあるときに、第１のコンデンサ１４の放電電流を流す定電流源として動作する。ゲートバイアス電位ＶＲＥＦは、この放電電流を低い一定の電流量に抑えるような電位となっている。バッファ１６は、バッファ１６に入力される信号（以下、バッファ入力信号ＯＳＣＳＴ＿ＮＢとする）の電位、すなわち第１のコンデンサ１４の前記低電位側電極の電位に基づいて発振停止検出信号ＯＳＣＳＴを出力する。 A gate bias potential VREF having a constant potential supplied from the regulator 2 is applied to the gate of the first P-channel MOS transistor 15. Therefore, the first P-channel MOS transistor 15 operates as a constant current source that allows the discharge current of the first capacitor 14 to flow when the first capacitor 14 is in a discharge state. The gate bias potential VREF is a potential that suppresses this discharge current to a low constant current amount. The buffer 16 outputs the oscillation stop detection signal OSCST based on the potential of the signal input to the buffer 16 (hereinafter referred to as buffer input signal OSCST_NB), that is, the potential of the low potential side electrode of the first capacitor 14.

レギュレータ２は、リファレンス回路３、オペアンプ４および出力段５を備えている。リファレンス回路３は、２個のＰチャネルＭＯＳトランジスタ３１，３２、２個のＮチャネルＭＯＳトランジスタ３３，３４および抵抗素子３５を備えている。抵抗素子３５の一端と第３のＰチャネルＭＯＳトランジスタ３２のソース端子には、高電位側電源電位ＶＤＤが印加されている。抵抗素子３５の他端は、第２のＰチャネルＭＯＳトランジスタ３１のソース端子に接続されている。第２のＰチャネルＭＯＳトランジスタ３１のゲート端子は、第３のＰチャネルＭＯＳトランジスタ３２のゲート端子およびドレイン端子と、第３のＮチャネルＭＯＳトランジスタ３４のドレイン端子に接続されている。 The regulator 2 includes a reference circuit 3, an operational amplifier 4 and an output stage 5. The reference circuit 3 includes two P-channel MOS transistors 31 and 32, two N-channel MOS transistors 33 and 34, and a resistance element 35. The high potential side power supply potential VDD is applied to one end of the resistance element 35 and the source terminal of the third P-channel MOS transistor 32. The other end of the resistance element 35 is connected to the source terminal of the second P-channel MOS transistor 31. The gate terminal of second P-channel MOS transistor 31 is connected to the gate terminal and drain terminal of third P-channel MOS transistor 32 and the drain terminal of third N-channel MOS transistor 34.

第２のＰチャネルＭＯＳトランジスタ３１のドレイン端子は、第２のＮチャネルＭＯＳトランジスタ３３のドレイン端子およびゲート端子と、第３のＮチャネルＭＯＳトランジスタ３４のゲート端子に接続されている。第２のＮチャネルＭＯＳトランジスタ３３のソース端子と第３のＮチャネルＭＯＳトランジスタ３４のソース端子には、低電位側電源電位ＶＳＳが印加されている。第３のＰチャネルＭＯＳトランジスタ３２のドレイン端子からは、リファレンス電位ＰＲＥＦが出力される。リファレンス電位ＰＲＥＦは、高電位側電源電位ＶＤＤとＰチャネルＭＯＳトランジスタのしきい値との電位差分だけ高電位側電源電位ＶＤＤから降下した電位である。 The drain terminal of second P-channel MOS transistor 31 is connected to the drain terminal and gate terminal of second N-channel MOS transistor 33 and the gate terminal of third N-channel MOS transistor 34. The low potential side power supply potential VSS is applied to the source terminal of the second N-channel MOS transistor 33 and the source terminal of the third N-channel MOS transistor 34. A reference potential PREF is output from the drain terminal of the third P-channel MOS transistor 32. The reference potential PREF is a potential that is lowered from the high potential side power supply potential VDD by a potential difference between the high potential side power supply potential VDD and the threshold value of the P-channel MOS transistor.

オペアンプ４は、３個のＰチャネルＭＯＳトランジスタ４１，４２，４３および２個のＮチャネルＭＯＳトランジスタ４４，４５を備えている。電流制限用の第４のＰチャネルＭＯＳトランジスタ４１のソース端子には、高電位側電源電位ＶＤＤが印加されている。第４のＰチャネルＭＯＳトランジスタ４１のゲート端子には、リファレンス回路３から出力されたリファレンス電位ＰＲＥＦが印加されている。第４のＰチャネルＭＯＳトランジスタ４１のドレイン端子は、第５のＰチャネルＭＯＳトランジスタ４２のソース端子および第６のＰチャネルＭＯＳトランジスタ４３のソース端子に接続されている。第５のＰチャネルＭＯＳトランジスタ４２のゲート端子には、リファレンス電位ＰＲＥＦが印加されている。 The operational amplifier 4 includes three P-channel MOS transistors 41, 42, and 43 and two N-channel MOS transistors 44 and 45. The high-potential-side power supply potential VDD is applied to the source terminal of the fourth P-channel MOS transistor 41 for current limitation. The reference potential PREF output from the reference circuit 3 is applied to the gate terminal of the fourth P-channel MOS transistor 41. The drain terminal of the fourth P-channel MOS transistor 41 is connected to the source terminal of the fifth P-channel MOS transistor 42 and the source terminal of the sixth P-channel MOS transistor 43. A reference potential PREF is applied to the gate terminal of the fifth P-channel MOS transistor 42.

第５のＰチャネルＭＯＳトランジスタ４２のドレイン端子は、第４のＮチャネルＭＯＳトランジスタ４４のドレイン端子に接続されている。第４のＮチャネルＭＯＳトランジスタ４４のゲート端子は、第６のＰチャネルＭＯＳトランジスタ４３のドレイン端子と、第５のＮチャネルＭＯＳトランジスタ４５のドレイン端子およびゲート端子に接続されている。第４のＮチャネルＭＯＳトランジスタ４４のソース端子と第５のＮチャネルＭＯＳトランジスタ４５のソース端子には、低電位側電源電位ＶＳＳが印加されている。第６のＰチャネルＭＯＳトランジスタ４３のゲート端子には、後述する出力段５の第６のＮチャネルＭＯＳトランジスタ５２から、低電位側電源電位ＶＳＳとＮチャネルＭＯＳトランジスタのしきい値との電位差分だけ高電位側電源電位ＶＤＤから降下した電位（ＶＲＥＦ）が印加される。 The drain terminal of the fifth P-channel MOS transistor 42 is connected to the drain terminal of the fourth N-channel MOS transistor 44. The gate terminal of the fourth N channel MOS transistor 44 is connected to the drain terminal of the sixth P channel MOS transistor 43 and the drain terminal and gate terminal of the fifth N channel MOS transistor 45. The low potential side power supply potential VSS is applied to the source terminal of the fourth N channel MOS transistor 44 and the source terminal of the fifth N channel MOS transistor 45. The gate terminal of the sixth P-channel MOS transistor 43 has a potential difference between the low-potential-side power supply potential VSS and the threshold value of the N-channel MOS transistor from a sixth N-channel MOS transistor 52 in the output stage 5 described later. A potential (VREF) dropped from the high potential side power supply potential VDD is applied.

出力段５は、プルアップ用の第７のＰチャネルＭＯＳトランジスタ５１、電位発生回路を構成する第６のＮチャネルＭＯＳトランジスタ５２、アクチュエータを構成する第７のＮチャネルＭＯＳトランジスタ５３および、位相補償用コンデンサである第２のコンデンサ５４を備えている。第７のＰチャネルＭＯＳトランジスタ５１のソース端子には、高電位側電源電位ＶＤＤが印加されている。第７のＰチャネルＭＯＳトランジスタ５１のゲート端子には、リファレンス電位ＰＲＥＦが印加されている。 The output stage 5 includes a seventh P-channel MOS transistor 51 for pull-up, a sixth N-channel MOS transistor 52 constituting a potential generation circuit, a seventh N-channel MOS transistor 53 constituting an actuator, and a phase compensation A second capacitor 54, which is a capacitor, is provided. A high potential side power supply potential VDD is applied to the source terminal of the seventh P-channel MOS transistor 51. A reference potential PREF is applied to the gate terminal of the seventh P-channel MOS transistor 51.

第７のＰチャネルＭＯＳトランジスタ５１のドレイン端子は、第６のＮチャネルＭＯＳトランジスタ５２のドレイン端子およびゲート端子と、オペアンプ４の第６のＰチャネルＭＯＳトランジスタ４３のゲート端子に接続されている。第６のＮチャネルＭＯＳトランジスタ５２のドレイン端子からは、発振停止検出回路１の第１のＰチャネルＭＯＳトランジスタ１５のゲートバイアス電位ＶＲＥＦが出力される。ゲートバイアス電位ＶＲＥＦは、低電位側電源電位ＶＳＳとＮチャネルＭＯＳトランジスタのしきい値との電位差分だけ高電位側電源電位ＶＤＤから降下した電位である。 The drain terminal of the seventh P-channel MOS transistor 51 is connected to the drain terminal and gate terminal of the sixth N-channel MOS transistor 52 and the gate terminal of the sixth P-channel MOS transistor 43 of the operational amplifier 4. From the drain terminal of the sixth N-channel MOS transistor 52, the gate bias potential VREF of the first P-channel MOS transistor 15 of the oscillation stop detection circuit 1 is output. The gate bias potential VREF is a potential lowered from the high potential side power supply potential VDD by a potential difference between the low potential side power supply potential VSS and the threshold value of the N-channel MOS transistor.

第６のＮチャネルＭＯＳトランジスタ５２のソース端子およびバルクは、第７のＮチャネルＭＯＳトランジスタ５３のドレイン端子に接続されている。第７のＮチャネルＭＯＳトランジスタ５３のゲート端子は、オペアンプ４の第５のＰチャネルＭＯＳトランジスタ４２のドレイン端子に接続されている。第７のＮチャネルＭＯＳトランジスタ５３のソース端子には、低電位側電源電位ＶＳＳが印加されている。第２のコンデンサ５４は、第７のＮチャネルＭＯＳトランジスタ５３のドレイン端子とゲート端子との間に接続されている。第７のＮチャネルＭＯＳトランジスタ５３のドレイン端子からは、レギュレート電位ＶＲＥＧが出力される。 The source terminal and bulk of the sixth N-channel MOS transistor 52 are connected to the drain terminal of the seventh N-channel MOS transistor 53. The gate terminal of the seventh N-channel MOS transistor 53 is connected to the drain terminal of the fifth P-channel MOS transistor 42 of the operational amplifier 4. The low-potential-side power supply potential VSS is applied to the source terminal of the seventh N-channel MOS transistor 53. The second capacitor 54 is connected between the drain terminal and the gate terminal of the seventh N-channel MOS transistor 53. A regulated potential VREG is output from the drain terminal of the seventh N-channel MOS transistor 53.

上述した構成のレギュレータ２では、オペアンプ４の負の入力端子にリファレンス電位ＰＲＥＦ、すなわち高電位側電源電位ＶＤＤとＰチャネルＭＯＳトランジスタのしきい値との電位差分だけ高電位側電源電位ＶＤＤから降下した電位が印加される。一方、正の入力端子には、低電位側電源電位ＶＳＳとＮチャネルＭＯＳトランジスタのしきい値との電位差分だけ高電位側電源電位ＶＤＤから降下した電位が印加される。それによって、オペアンプ４は、両入力端子に入力された２つの電位を加算した電位、すなわち高電位側電源電位ＶＤＤとＰチャネルＭＯＳトランジスタのしきい値との電位差と、低電位側電源電位ＶＳＳとＮチャネルＭＯＳトランジスタのしきい値との電位差を、高電位側電源電位ＶＤＤに対して負の側に加算した電位にレギュレート電位ＶＲＥＧを保つように動作する。この動作がレギュレータ動作である。 In the regulator 2 configured as described above, the reference potential PREF, that is, the potential difference between the high-potential power supply potential VDD and the threshold value of the P-channel MOS transistor is dropped from the high-potential power supply potential VDD at the negative input terminal of the operational amplifier 4. A potential is applied. On the other hand, a potential that is lowered from the high potential side power supply potential VDD by a potential difference between the low potential side power supply potential VSS and the threshold value of the N-channel MOS transistor is applied to the positive input terminal. Thereby, the operational amplifier 4 has a potential obtained by adding two potentials inputted to both input terminals, that is, a potential difference between the high potential side power supply potential VDD and the threshold value of the P channel MOS transistor, and the low potential side power supply potential VSS. It operates so as to keep the regulated potential VREG at a potential obtained by adding the potential difference with the threshold value of the N channel MOS transistor to the negative side with respect to the high potential side power supply potential VDD. This operation is a regulator operation.

つぎに、図１に示す構成の発振停止検出システムの動作について説明する。図２は、その動作を説明するためのタイミングチャートである。ここでは、図２に示すように、時刻Ｔ１において、第１のＮチャネルＭＯＳトランジスタ１３がオフした状態で、発振信号ＣＫが停止しているとする。そして、時刻Ｔ２のときに発振が開始され、時刻Ｔ３のときに第１のＮチャネルＭＯＳトランジスタ１３がオフした状態で、発振信号ＣＫが停止し、さらに時刻Ｔ４で、発振停止検出回路１が発振の停止を検出するとして、各タイミングでの動作を説明する。発振信号ＣＫは、発振停止の際は不定状態となるが、低電位側電源電位ＶＳＳになっているものとして説明する。 Next, the operation of the oscillation stop detection system having the configuration shown in FIG. 1 will be described. FIG. 2 is a timing chart for explaining the operation. Here, as shown in FIG. 2, it is assumed that the oscillation signal CK is stopped at the time T1 with the first N-channel MOS transistor 13 turned off. The oscillation starts at time T2, the oscillation signal CK stops with the first N-channel MOS transistor 13 turned off at time T3, and the oscillation stop detection circuit 1 oscillates at time T4. The operation at each timing will be described on the assumption that the stop is detected. The description will be made assuming that the oscillation signal CK is in an indefinite state when the oscillation is stopped, but is at the low potential side power supply potential VSS.

時刻Ｔ１〜時刻Ｔ２の期間では、発振停止検出回路１の第１のコンデンサ１４は、完全に放電された状態となっている。そのため、第１のコンデンサ１４の低電位側電極の電位、すなわちバッファ入力信号ＯＳＣＳＴ＿ＮＢの電位は、高電位側電源電位ＶＤＤとなる。従って、発振停止検出信号ＯＳＣＳＴの電位は高電位側電源電位ＶＤＤとなる。リファレンス電位ＰＲＥＦ、ゲートバイアス電位ＶＲＥＦおよびレギュレート電位ＶＲＥＧは、発振の有無にかかわらず、一定である。また、レギュレート電位ＶＲＥＧは、リファレンス電位ＰＲＥＦとゲートバイアス電位ＶＲＥＦを加算した電位になっている。 In the period from time T1 to time T2, the first capacitor 14 of the oscillation stop detection circuit 1 is in a completely discharged state. Therefore, the potential of the low potential side electrode of the first capacitor 14, that is, the potential of the buffer input signal OSCST_NB becomes the high potential side power supply potential VDD. Therefore, the potential of the oscillation stop detection signal OSCST becomes the high potential side power supply potential VDD. The reference potential PREF, the gate bias potential VREF, and the regulated potential VREG are constant regardless of the presence or absence of oscillation. The regulated potential VREG is a potential obtained by adding the reference potential PREF and the gate bias potential VREF.

時刻Ｔ２では、発振の開始によって発振停止検出回路１の第１のＮチャネルＭＯＳトランジスタ１３がオン状態となる。それによって、第１のコンデンサ１４の低電位側電極に低電位側電源電位ＶＳＳが印加され、第１のコンデンサ１４の充電が始まる。そして、第１のコンデンサ１４が十分に充電されると、第１のコンデンサ１４の低電位側電極の電位、すなわちバッファ入力信号ＯＳＣＳＴ＿ＮＢの電位は、低電位側電源電位ＶＳＳとなる。従って、発振停止検出信号ＯＳＣＳＴの電位は低電位側電源電位ＶＳＳとなる。 At time T2, the first N-channel MOS transistor 13 of the oscillation stop detection circuit 1 is turned on by the start of oscillation. As a result, the low-potential-side power supply potential VSS is applied to the low-potential-side electrode of the first capacitor 14 and charging of the first capacitor 14 starts. When the first capacitor 14 is sufficiently charged, the potential of the low potential side electrode of the first capacitor 14, that is, the potential of the buffer input signal OSCST_NB becomes the low potential side power supply potential VSS. Therefore, the potential of the oscillation stop detection signal OSCST becomes the low potential side power supply potential VSS.

時刻Ｔ２〜時刻Ｔ３の期間では、発振信号ＣＫの電位の変動に応じて、第１のＮチャネルＭＯＳトランジスタ１３のオン／オフが繰り返される。第１のＮチャネルＭＯＳトランジスタ１３がオフ状態のときには、第１のコンデンサ１４に蓄えられた電荷は、放電電流として第１のＰチャネルＭＯＳトランジスタ１５を流れる。つまり、第１のコンデンサ１４は放電し始め、第１のコンデンサ１４の低電位側電極の電位は高電位側電源電位ＶＤＤ側に上がり始める。このときに流れる放電電流は、上述したように低い一定の電流量である。 In the period from time T2 to time T3, the first N-channel MOS transistor 13 is repeatedly turned on / off in accordance with the fluctuation of the potential of the oscillation signal CK. When the first N-channel MOS transistor 13 is in the OFF state, the charge stored in the first capacitor 14 flows through the first P-channel MOS transistor 15 as a discharge current. That is, the first capacitor 14 starts to discharge, and the potential of the low potential side electrode of the first capacitor 14 starts to rise toward the high potential side power supply potential VDD. The discharge current flowing at this time is a low constant current amount as described above.

そのため、第１のコンデンサ１４の低電位側電極の電位（バッファ入力信号ＯＳＣＳＴ＿ＮＢの電位）がバッファ１６のしきい値に達する前に、発振信号ＣＫの電位が反転し、第１のＮチャネルＭＯＳトランジスタ１３がオン状態となって、再び第１のコンデンサ１４が充電される。従って、時刻Ｔ２〜時刻Ｔ３の期間では、第１のコンデンサ１４は常に十分に充電された状態にあり、発振停止検出信号ＯＳＣＳＴの電位は低電位側電源電位ＶＳＳとなる。つまり、発振が継続している間、発振停止検出回路１は“Ｌ”レベルの発振停止検出信号ＯＳＣＳＴを出力する。 Therefore, the potential of the oscillation signal CK is inverted before the potential of the low potential side electrode of the first capacitor 14 (the potential of the buffer input signal OSCST_NB) reaches the threshold value of the buffer 16, and the first N-channel MOS transistor 13 is turned on, and the first capacitor 14 is charged again. Therefore, in the period from time T2 to time T3, the first capacitor 14 is always sufficiently charged, and the potential of the oscillation stop detection signal OSCST is the low potential side power supply potential VSS. That is, while oscillation continues, the oscillation stop detection circuit 1 outputs the “L” level oscillation stop detection signal OSCST.

時刻Ｔ３で発振が停止すると、第１のＰチャネルＭＯＳトランジスタ１５に放電電流が流れ、第１のコンデンサ１４の放電が始まる。従って、第１のコンデンサ１４の低電位側電極の電位は高電位側電源電位ＶＤＤ側に上がり始める。発振が停止しているため、放電電流が流れ続けるので、第１のコンデンサ１４の低電位側電極の電位も高電位側電源電位ＶＤＤ側に上がり続ける。そして、時刻Ｔ４で、第１のコンデンサ１４の低電位側電極の電位がバッファ１６のしきい値（図２では、１／２ＶＳＳとしている）を超えると、バッファ１６から出力される発振停止検出信号ＯＳＣＳＴの電位が反転し、“Ｈ”レベルとなる。この時点で、発振停止検出回路１が発振の停止を検出したことになる。 When oscillation stops at time T3, a discharge current flows through the first P-channel MOS transistor 15, and the discharge of the first capacitor 14 begins. Therefore, the potential of the low potential side electrode of the first capacitor 14 starts to rise to the high potential side power supply potential VDD side. Since the oscillation is stopped, the discharge current continues to flow, so the potential of the low potential side electrode of the first capacitor 14 also continues to rise to the high potential side power supply potential VDD side. When the potential of the low potential side electrode of the first capacitor 14 exceeds the threshold value of the buffer 16 (1/2 VSS in FIG. 2) at time T4, the oscillation stop detection signal output from the buffer 16 The potential of OSCST is inverted and becomes “H” level. At this time, the oscillation stop detection circuit 1 detects the stop of oscillation.

発振が再開されない場合には、これ以降も第１のコンデンサ１４の低電位側電極の電位は上がり続け、やがて高電位側電源電位ＶＤＤとなり、第１のコンデンサ１４が完全に放電した状態となる。従って、発振が停止している間、発振停止検出回路１は“Ｈ”レベルの発振停止検出信号ＯＳＣＳＴを出力する。ここで、発振が継続している期間中に発振の停止を誤検出しないためには、発振が停止した時点（時刻Ｔ３）から、発振停止検出信号ＯＳＣＳＴの電位が“Ｈ”レベルに切り替わる時点（時刻Ｔ４）までの時間、すなわち発振停止検出時間が発振信号ＣＫの周期よりも十分に長くなるように、ゲートバイアス電位ＶＲＥＦを低い電位に制御して、放電電流の電流量を低く抑える必要がある。 When the oscillation is not resumed, the potential of the low potential side electrode of the first capacitor 14 continues to rise after that, and eventually becomes the high potential side power supply potential VDD, and the first capacitor 14 is completely discharged. Therefore, while the oscillation is stopped, the oscillation stop detection circuit 1 outputs the “H” level oscillation stop detection signal OSCST. Here, in order not to erroneously detect the oscillation stop during the period in which the oscillation continues, the time when the potential of the oscillation stop detection signal OSCST switches to the “H” level from the time when the oscillation stops (time T3) ( It is necessary to control the gate bias potential VREF to a low potential so that the time until time T4), that is, the oscillation stop detection time is sufficiently longer than the cycle of the oscillation signal CK, to keep the amount of discharge current low. .

特に限定しないが、例えば上述した構成の発振停止検出システムを内蔵する電子機器が時計である場合には、つぎのような構成とすることができる。すなわち、発振信号ＣＫとして、通常、時計用ＩＣに用いられている水晶発振回路の出力信号を分周した信号を用いることができる。また、レギュレータ２として、通常、時計に内蔵されているレギュレータを利用することができる。 Although not particularly limited, for example, when the electronic device incorporating the oscillation stop detection system having the above-described configuration is a watch, the following configuration can be adopted. That is, as the oscillation signal CK, a signal obtained by dividing the output signal of a crystal oscillation circuit usually used in a watch IC can be used. Further, as the regulator 2, a regulator built in a watch can be used.

さらに、高電位側電源電位ＶＤＤを０Ｖとし、低電位側電源電位ＶＳＳを−１．５Ｖとして、負の電源電圧で動作させる構成とし、ＰチャネルＭＯＳトランジスタのしきい値を−０．４Ｖとし、ＮチャネルＭＯＳトランジスタのしきい値を−１．１Ｖとすることができる。この場合、高電位側電源電位ＶＤＤとＰチャネルＭＯＳトランジスタのしきい値との電位差は０．４Ｖとなり、低電位側電源電位ＶＳＳとＮチャネルＭＯＳトランジスタのしきい値との電位差も０．４Ｖとなるので、レギュレータ２は、レギュレート電位ＶＲＥＧとして−０．８Ｖを出力する。 Furthermore, the high potential side power supply potential VDD is set to 0 V, the low potential side power supply potential VSS is set to −1.5 V, the operation is performed with a negative power supply voltage, the threshold value of the P channel MOS transistor is set to −0.4 V, The threshold value of the N channel MOS transistor can be set to -1.1V. In this case, the potential difference between the high potential side power supply potential VDD and the threshold value of the P channel MOS transistor is 0.4V, and the potential difference between the low potential side power supply potential VSS and the threshold value of the N channel MOS transistor is also 0.4V. Therefore, the regulator 2 outputs −0.8 V as the regulated potential VREG.

また、特に限定はされないが、主要な素子について、サイズの一例を挙げる。第１のコンデンサ１４の容量は１０ｐＦ程度である。第１のＰチャネルＭＯＳトランジスタ１５については、ゲート幅が４μｍ程度であり、ゲート長が１９８μｍ程度である。 Further, although not particularly limited, an example of the size of main elements is given. The capacity of the first capacitor 14 is about 10 pF. The first P channel MOS transistor 15 has a gate width of about 4 μm and a gate length of about 198 μm.

なお、図３に示す変形例のように、レギュレータ２の出力段５のアクチュエータに、第８のＰチャネルＭＯＳトランジスタ５５をソースフォロワとして用いた構成としてもよい。この場合、第８のＰチャネルＭＯＳトランジスタ５５のゲート端子は、第６のＰチャネルＭＯＳトランジスタ４３のドレイン端子と位相補償用の第２のコンデンサ５４の一方の電極に接続されている。第８のＰチャネルＭＯＳトランジスタ５５のソース端子は、レギュレート電位ＶＲＥＧの出力端子と第６のＮチャネルＭＯＳトランジスタ５２のソース端子と第２のコンデンサ５４の他方の電極に接続されている。第８のＰチャネルＭＯＳトランジスタ５５のドレイン端子およびバルクには、それぞれ低電位側電源電位ＶＳＳおよび高電位側電源電位ＶＤＤが印加されている。また、第４のＮチャネルＭＯＳトランジスタ４４のゲート端子は、第４のＮチャネルＭＯＳトランジスタ４４のドレイン端子と第５のＰチャネルＭＯＳトランジスタ４２のドレイン端子と第５のＮチャネルＭＯＳトランジスタ４５のゲート端子に接続されている。 As in the modification shown in FIG. 3, the eighth P-channel MOS transistor 55 may be used as a source follower for the actuator of the output stage 5 of the regulator 2. In this case, the gate terminal of the eighth P-channel MOS transistor 55 is connected to the drain terminal of the sixth P-channel MOS transistor 43 and one electrode of the second capacitor 54 for phase compensation. The source terminal of the eighth P-channel MOS transistor 55 is connected to the output terminal of the regulated potential VREG, the source terminal of the sixth N-channel MOS transistor 52, and the other electrode of the second capacitor 54. A low-potential-side power supply potential VSS and a high-potential-side power supply potential VDD are applied to the drain terminal and bulk of the eighth P-channel MOS transistor 55, respectively. The gate terminal of the fourth N-channel MOS transistor 44 is the drain terminal of the fourth N-channel MOS transistor 44, the drain terminal of the fifth P-channel MOS transistor 42, and the gate terminal of the fifth N-channel MOS transistor 45. It is connected to the.

図３に示す構成では、第８のＰチャネルＭＯＳトランジスタ５５において、ゲートとバルクとの間に寄生容量が生じるので、低電位側電源電位ＶＳＳが変動しても、その変動は、この第８のＰチャネルＭＯＳトランジスタ５５のドレイン側で吸収される。従って、低電位側電源電位ＶＳＳの変動の影響を受けることなく、レギュレート電位ＶＲＥＧの出力端子からレギュレート電位ＶＲＥＧが出力される。すなわち、レギュレート電位ＶＲＥＧが変動するのを防ぐことができる。レギュレート電位ＶＲＥＧが一定であれば、ゲートバイアス電位ＶＲＥＦも変動しないので、安定したゲートバイアス電位ＶＲＥＦを得ることができる。つまり、安定した発振停止検出時間が得られる。 In the configuration shown in FIG. 3, in the eighth P-channel MOS transistor 55, a parasitic capacitance is generated between the gate and the bulk. Therefore, even if the low-potential-side power supply potential VSS varies, the variation is Absorbed on the drain side of P-channel MOS transistor 55. Therefore, the regulated potential VREG is output from the output terminal of the regulated potential VREG without being affected by the fluctuation of the low potential side power supply potential VSS. That is, it is possible to prevent the regulation potential VREG from fluctuating. If the regulated potential VREG is constant, the gate bias potential VREF does not change, so that a stable gate bias potential VREF can be obtained. That is, a stable oscillation stop detection time can be obtained.

実施の形態１によれば、発振が継続している間は、発振停止検出回路１から“Ｌ”レベルの発振停止検出信号ＯＳＣＳＴが出力され、所定の発振停止検出時間よりも長く発振が停止すると、発振停止検出回路１から“Ｈ”レベルの発振停止検出信号ＯＳＣＳＴが出力されるので、発振回路の発振が停止したことを正確に検出することができる。 According to the first embodiment, while the oscillation continues, the oscillation stop detection circuit 1 outputs the oscillation stop detection signal OSCST of “L” level, and when the oscillation stops longer than the predetermined oscillation stop detection time. Since the “H” level oscillation stop detection signal OSCST is output from the oscillation stop detection circuit 1, it is possible to accurately detect that the oscillation of the oscillation circuit has stopped.

実施の形態２．
図４は、本発明の実施の形態２にかかる電子機器の概略構成を示すブロック図である。特に限定されないが、ここでは、電子機器が時計である場合を例にして説明する。また、実施の形態１の発振停止検出システムを備えているとする。従って、発振停止検出回路１から出力される発振停止検出信号ＯＳＣＳＴの電位は、発振が継続している間は“Ｌ”レベルであり、発振が停止している間は“Ｈ”レベルである。 Embodiment 2. FIG.
FIG. 4 is a block diagram showing a schematic configuration of the electronic apparatus according to the second embodiment of the present invention. Although not particularly limited, here, a case where the electronic device is a watch will be described as an example. Further, it is assumed that the oscillation stop detection system according to the first embodiment is provided. Therefore, the potential of the oscillation stop detection signal OSCST output from the oscillation stop detection circuit 1 is “L” level while the oscillation continues and is “H” level while the oscillation is stopped.

図４に示すように、時計である電子機器は、例えば、発振停止検出回路１、レギュレータ２、内部回路６、モーター駆動回路７、２個のインバータ８１，８２、およびそれぞれスイッチ素子を構成する２個のＮチャネルＭＯＳトランジスタ８３，８４を備えている。内部回路６は、発振回路６１およびロジック回路６２を有する。その他にも種々の回路ブロックが存在するが、ここでは代表的なブロックのみを示し、それ以外のものについては省略する。 As shown in FIG. 4, an electronic device that is a watch includes, for example, an oscillation stop detection circuit 1, a regulator 2, an internal circuit 6, a motor drive circuit 7, two inverters 81 and 82, and 2 each constituting a switch element. N-channel MOS transistors 83 and 84 are provided. The internal circuit 6 has an oscillation circuit 61 and a logic circuit 62. There are various other circuit blocks, but only representative blocks are shown here, and the others are omitted.

発振停止検出回路１、レギュレータ２およびモーター駆動回路７は、高電位側電源電位ＶＤＤと低電位側電源電位ＶＳＳとからなる電源電圧により駆動される。内部回路６の発振回路６１およびロジック回路６２は、通常の動作をしているときには、高電位側電源電位ＶＤＤと、レギュレータ２から出力されたレギュレート電位ＶＲＥＧとからなるレギュレート電圧により駆動される。発振回路６１の発振が停止した場合には、速やかに発振を起動させるため、発振回路６１およびロジック回路６２には、高電位側電源電位ＶＤＤと低電位側電源電位ＶＳＳとからなる電源電圧が供給される。 The oscillation stop detection circuit 1, the regulator 2, and the motor drive circuit 7 are driven by a power supply voltage composed of a high potential side power supply potential VDD and a low potential side power supply potential VSS. The oscillation circuit 61 and the logic circuit 62 of the internal circuit 6 are driven by a regulated voltage composed of the high potential side power supply potential VDD and the regulated potential VREG output from the regulator 2 during normal operation. . When the oscillation of the oscillation circuit 61 stops, the oscillation circuit 61 and the logic circuit 62 are supplied with the power supply voltage composed of the high potential side power supply potential VDD and the low potential side power supply potential VSS in order to quickly start the oscillation. Is done.

第３のインバータ８１は、発振停止検出回路１から出力された発振停止検出信号ＯＳＣＳＴを入力とし、その発振停止検出信号ＯＳＣＳＴの反転信号を出力する。第３のインバータ８１の出力信号は、第８のＮチャネルＭＯＳトランジスタ８３のゲート端子に供給される。この第８のＮチャネルＭＯＳトランジスタ８３のソース端子には、レギュレータ２から出力されたレギュレート電位ＶＲＥＧが印加される。第８のＮチャネルＭＯＳトランジスタ８３のドレイン端子は、発振回路６１およびロジック回路６２のそれぞれの低電位側の電源配線に接続されている。従って、第８のＮチャネルＭＯＳトランジスタ８３がオン状態のときには、発振回路６１およびロジック回路６２の低電位側電源電位（これを、内部回路電源電位ＶＳＳ２とする）はレギュレート電位ＶＲＥＧとなる。 The third inverter 81 receives the oscillation stop detection signal OSCST output from the oscillation stop detection circuit 1 and outputs an inverted signal of the oscillation stop detection signal OSCST. The output signal of the third inverter 81 is supplied to the gate terminal of the eighth N-channel MOS transistor 83. The regulated potential VREG output from the regulator 2 is applied to the source terminal of the eighth N-channel MOS transistor 83. The drain terminal of the eighth N-channel MOS transistor 83 is connected to the low potential side power supply wiring of the oscillation circuit 61 and the logic circuit 62. Therefore, when the eighth N-channel MOS transistor 83 is in the on state, the low-potential side power supply potential of the oscillation circuit 61 and the logic circuit 62 (this is referred to as the internal circuit power supply potential VSS2) is the regulated potential VREG.

第４のインバータ８２は、第３のインバータ８１の出力信号を入力とし、第３のインバータ８１の出力信号の反転信号を出力する。第４のインバータ８２の出力信号は、第９のＮチャネルＭＯＳトランジスタ８４のゲート端子に供給される。この第９のＮチャネルＭＯＳトランジスタ８４のソース端子には、低電位側電源電位ＶＳＳが印加される。第９のＮチャネルＭＯＳトランジスタ８４のドレイン端子は、発振回路６１およびロジック回路６２のそれぞれの低電位側の電源配線に接続されている。従って、第９のＮチャネルＭＯＳトランジスタ８４がオン状態のときには、発振回路６１およびロジック回路６２の内部回路電源電位ＶＳＳ２は、低電位側電源電位ＶＳＳとなる。 The fourth inverter 82 receives the output signal of the third inverter 81 and outputs an inverted signal of the output signal of the third inverter 81. The output signal of the fourth inverter 82 is supplied to the gate terminal of the ninth N-channel MOS transistor 84. The low-potential-side power supply potential VSS is applied to the source terminal of the ninth N-channel MOS transistor 84. The drain terminal of the ninth N-channel MOS transistor 84 is connected to the low potential side power supply wiring of the oscillation circuit 61 and the logic circuit 62. Therefore, when the ninth N-channel MOS transistor 84 is in the on state, the internal circuit power supply potential VSS2 of the oscillation circuit 61 and the logic circuit 62 becomes the low potential side power supply potential VSS.

つぎに、図４に示す構成の電子機器の動作について説明する。図５は、その動作を説明するためのタイミングチャートである。ここでは、図５に示すように、時刻Ｔ１１において、発振回路６１が停止しているため、発振回路６１の出力信号を分周した発振信号ＣＫが停止しているとする。そして、時刻Ｔ１２のときに発振回路６１の発振が開始したことにより、発振信号ＣＫが供給され、時刻Ｔ１３のときに発振回路６１の発振が停止して、発振信号ＣＫが停止し、さらに時刻Ｔ１４で、発振停止検出回路１が発振の停止を検出するとして、各タイミングでの動作を説明する。なお、実施の形態１における発振停止検出システムの動作タイミングと合わせるならば、時刻Ｔ１１、Ｔ１２、Ｔ１３およびＴ１４はそれぞれ実施の形態１の時刻Ｔ１、Ｔ２、Ｔ３およびＴ４に相当する。 Next, the operation of the electronic apparatus having the configuration shown in FIG. 4 will be described. FIG. 5 is a timing chart for explaining the operation. Here, as shown in FIG. 5, since the oscillation circuit 61 is stopped at time T11, the oscillation signal CK obtained by dividing the output signal of the oscillation circuit 61 is stopped. Then, since the oscillation of the oscillation circuit 61 is started at time T12, the oscillation signal CK is supplied. At time T13, the oscillation of the oscillation circuit 61 is stopped, the oscillation signal CK is stopped, and further, at time T14. The operation at each timing will be described assuming that the oscillation stop detection circuit 1 detects the stop of oscillation. Note that the times T11, T12, T13, and T14 correspond to the times T1, T2, T3, and T4 in the first embodiment, respectively, if they are matched with the operation timing of the oscillation stop detection system in the first embodiment.

時刻Ｔ１１〜時刻Ｔ１２の期間では、発振信号ＣＫが停止しているため、発振停止検出回路１から出力された発振停止検出信号ＯＳＣＳＴの電位は高電位側電源電位ＶＤＤである。この場合、第８のＮチャネルＭＯＳトランジスタ８３のゲート電位は低電位側電源電位ＶＳＳであるから、第８のＮチャネルＭＯＳトランジスタ８３はオフ状態である。一方、第９のＮチャネルＭＯＳトランジスタ８４のゲート電位は高電位側電源電位ＶＤＤであるから、第９のＮチャネルＭＯＳトランジスタ８４はオン状態である。従って、発振回路６１およびロジック回路６２には、第９のＮチャネルＭＯＳトランジスタ８４を介して低電位側電源電位ＶＳＳが印加されるので、内部回路電源電位ＶＳＳ２は低電位側電源電位ＶＳＳである。 Since the oscillation signal CK is stopped during the period from the time T11 to the time T12, the potential of the oscillation stop detection signal OSCST output from the oscillation stop detection circuit 1 is the high potential side power supply potential VDD. In this case, since the gate potential of the eighth N-channel MOS transistor 83 is the low-potential-side power supply potential VSS, the eighth N-channel MOS transistor 83 is off. On the other hand, since the gate potential of the ninth N-channel MOS transistor 84 is the high-potential-side power supply potential VDD, the ninth N-channel MOS transistor 84 is in the on state. Therefore, since the low potential side power supply potential VSS is applied to the oscillation circuit 61 and the logic circuit 62 through the ninth N-channel MOS transistor 84, the internal circuit power supply potential VSS2 is the low potential side power supply potential VSS.

時刻Ｔ１２では、発振の開始によって発振停止検出信号ＯＳＣＳＴの電位が、高電位側電源電位ＶＤＤから低電位側電源電位ＶＳＳに切り替わる。それに伴って、第８のＮチャネルＭＯＳトランジスタ８３のゲート電位が低電位側電源電位ＶＳＳから高電位側電源電位ＶＤＤに切り替わり、第８のＮチャネルＭＯＳトランジスタ８３はオン状態となる。一方、第９のＮチャネルＭＯＳトランジスタ８４のゲート電位は高電位側電源電位ＶＤＤから低電位側電源電位ＶＳＳに切り替わるので、第９のＮチャネルＭＯＳトランジスタ８４はオフ状態となる。 At time T12, the oscillation stop detection signal OSCST is switched from the high potential side power supply potential VDD to the low potential side power supply potential VSS by the start of oscillation. Accordingly, the gate potential of the eighth N channel MOS transistor 83 is switched from the low potential power supply potential VSS to the high potential power supply potential VDD, and the eighth N channel MOS transistor 83 is turned on. On the other hand, since the gate potential of the ninth N-channel MOS transistor 84 is switched from the high-potential-side power supply potential VDD to the low-potential-side power supply potential VSS, the ninth N-channel MOS transistor 84 is turned off.

時刻Ｔ１２〜時刻Ｔ１３の期間では、発振停止検出信号ＯＳＣＳＴの電位は低電位側電源電位ＶＳＳのままである。従って、第８のＮチャネルＭＯＳトランジスタ８３がオン状態のままであり、第９のＮチャネルＭＯＳトランジスタ８４はオフ状態のままであるから、発振回路６１およびロジック回路６２には、第８のＮチャネルＭＯＳトランジスタ８３を介してレギュレート電位ＶＲＥＧが印加されるので、内部回路電源電位ＶＳＳ２はレギュレート電位ＶＲＥＧとなる。 In the period from time T12 to time T13, the potential of the oscillation stop detection signal OSCST remains at the low potential side power supply potential VSS. Accordingly, since the eighth N-channel MOS transistor 83 remains on and the ninth N-channel MOS transistor 84 remains off, the oscillation circuit 61 and the logic circuit 62 have the eighth N-channel. Since the regulated potential VREG is applied via the MOS transistor 83, the internal circuit power supply potential VSS2 becomes the regulated potential VREG.

時刻Ｔ１３で発振が停止しても、時刻Ｔ１４において発振停止検出回路１が発振停止を検出するまでは、発振停止検出信号ＯＳＣＳＴの出力信号の電位、第８のＮチャネルＭＯＳトランジスタ８３のゲート電位、および第９のＮチャネルＭＯＳトランジスタ８４のゲート電位に変化は起こらない。従って、内部回路電源電位ＶＳＳ２はレギュレート電位ＶＲＥＧのままである。 Even if the oscillation stops at time T13, until the oscillation stop detection circuit 1 detects the oscillation stop at time T14, the potential of the output signal of the oscillation stop detection signal OSCST, the gate potential of the eighth N-channel MOS transistor 83, And the gate potential of the ninth N channel MOS transistor 84 does not change. Therefore, the internal circuit power supply potential VSS2 remains at the regulated potential VREG.

時刻Ｔ１４において発振停止検出回路１が発振停止を検出すると、発振停止検出信号ＯＳＣＳＴの電位が、低電位側電源電位ＶＳＳから高電位側電源電位ＶＤＤに切り替わるので、第８のＮチャネルＭＯＳトランジスタ８３がオフ状態となり、第９のＮチャネルＭＯＳトランジスタ８４はオン状態となる。従って、発振回路６１およびロジック回路６２には、低電位側電源電位ＶＳＳが印加されることになるので、内部回路電源電位ＶＳＳ２は低電位側電源電位ＶＳＳに切り替わる。そして、発振が再開されるまでは、内部回路電源電位ＶＳＳ２は低電位側電源電位ＶＳＳのままである。 When the oscillation stop detection circuit 1 detects oscillation stop at time T14, the potential of the oscillation stop detection signal OSCST is switched from the low potential side power supply potential VSS to the high potential side power supply potential VDD, so that the eighth N-channel MOS transistor 83 is The ninth N-channel MOS transistor 84 is turned on. Accordingly, since the low potential side power supply potential VSS is applied to the oscillation circuit 61 and the logic circuit 62, the internal circuit power supply potential VSS2 is switched to the low potential side power supply potential VSS. Until the oscillation is resumed, the internal circuit power supply potential VSS2 remains at the low potential power supply potential VSS.

なお、内部回路６のうち、ロジック回路６２については、発振の有無にかかわらず、高電位側電源電位ＶＤＤと低電位側電源電位ＶＳＳとからなる電源電圧か、高電位側電源電位ＶＤＤとレギュレート電圧ＶＲＥＧとからなる電源電位により駆動する構成としてもよい。すなわち、図６に示す変形例のように、発振回路６１のみ、通常動作時には、高電位側電源電位ＶＤＤとレギュレート電位ＶＲＥＧとからなるレギュレート電圧により駆動し、発振の再起動時には、高電位側電源電位ＶＤＤと低電位側電源電位ＶＳＳとからなる電源電圧により駆動する構成としてもよい。この場合には、ロジック回路６２の低電位側の電源配線にレギュレート電位ＶＲＥＧを印加するとともに、第８のＮチャネルＭＯＳトランジスタ８３のドレイン端子を、発振回路６１の低電位側の電源配線に接続すればよい。 Of the internal circuit 6, the logic circuit 62 is regulated with respect to the power supply voltage composed of the high-potential-side power supply potential VDD and the low-potential-side power supply potential VSS regardless of the presence or absence of oscillation. A configuration may be adopted in which driving is performed by a power supply potential including the voltage VREG. That is, as in the modification shown in FIG. 6, only the oscillation circuit 61 is driven by the regulated voltage composed of the high-potential-side power supply potential VDD and the regulated potential VREG during normal operation, and when the oscillation is restarted, A configuration may be adopted in which driving is performed by a power source voltage composed of the side power source potential VDD and the low potential side power source potential VSS. In this case, the regulated potential VREG is applied to the power supply wiring on the low potential side of the logic circuit 62, and the drain terminal of the eighth N-channel MOS transistor 83 is connected to the power supply wiring on the low potential side of the oscillation circuit 61. do it.

実施の形態２によれば、発振回路６１が発振している間は、発振回路６１およびロジック回路６２は、高電位側電源電位ＶＤＤとレギュレート電位ＶＲＥＧよりなるレギュレート電圧により駆動され、発振が停止すると、発振回路６１が高電位側電源電位ＶＤＤと低電位側電源電位ＶＳＳよりなる電源電圧により駆動される。従って、低消費電流化を図るとともに、発振回路６１の発振を迅速に再起動させることができる。また、つぎに説明する理由により、発振回路６１の発振停止を正確に検出することができ、確実に発振を再起動させることができる。 According to the second embodiment, while the oscillation circuit 61 is oscillating, the oscillation circuit 61 and the logic circuit 62 are driven by the regulated voltage composed of the high-potential power supply potential VDD and the regulated potential VREG. When stopped, the oscillation circuit 61 is driven by the power supply voltage composed of the high potential power supply potential VDD and the low potential power supply potential VSS. Therefore, the current consumption can be reduced and the oscillation of the oscillation circuit 61 can be restarted quickly. Further, for the reason described below, the oscillation stop of the oscillation circuit 61 can be accurately detected, and the oscillation can be reliably restarted.

仮に、第８のＮチャネルＭＯＳトランジスタ８３および第９のＮチャネルＭＯＳトランジスタ８４を設けない構成とし、発振の再起動時に、レギュレート電位ＶＲＥＧを低電位側電源電位ＶＳＳにした場合、例えば、レギュレータ２のアクチュエータと並列に短絡用スイッチ要素を設け、これを操作することでレギュレート電圧ＶＲＥＧを強制的に低電位側電源電圧ＶＳＳにする場合、発振停止検出回路１とレギュレータ２の構成が実施の形態１と同じ構成であると、つぎのような不具合が発生する。すなわち、レギュレート電位ＶＲＥＧを低電位側電源電位ＶＳＳに短絡することによって、発振停止検出回路１から出力されるゲートバイアス電位ＶＲＥＦ（図１参照）が低電位側電源電位ＶＳＳ側に変化してしまう。 If the eighth N-channel MOS transistor 83 and the ninth N-channel MOS transistor 84 are not provided, and the regulated potential VREG is set to the low-potential-side power supply potential VSS when oscillation is restarted, for example, the regulator 2 In the case where the short-circuit switch element is provided in parallel with the actuator, and the regulated voltage VREG is forcibly set to the low-potential side power supply voltage VSS by operating this switch element, the configuration of the oscillation stop detection circuit 1 and the regulator 2 is the embodiment. When the configuration is the same as 1, the following problems occur. That is, when the regulated potential VREG is short-circuited to the low potential power supply potential VSS, the gate bias potential VREF (see FIG. 1) output from the oscillation stop detection circuit 1 is changed to the low potential power supply potential VSS side. .

そうすると、発振停止検出回路１の第１のＰチャネルＭＯＳトランジスタ１５のゲート電位が低電位側電源電位ＶＳＳに近くなり、第１のＰチャネルＭＯＳトランジスタ１５のドレイン電流、すなわち第１のコンデンサ１４の放電電流が流れすぎてしまい、発振回路６１が発振しているにもかかわらず、発振停止を誤検出してしまうおそれがある。それに対して、実施の形態２では、レギュレート電位ＶＲＥＧを低電位側電源電位ＶＳＳに短絡しないので、ゲートバイアス電位ＶＲＥＦが安定しており、発振回路６１の発振停止を正確に検出することができる。 Then, the gate potential of the first P-channel MOS transistor 15 of the oscillation stop detection circuit 1 becomes close to the low-potential-side power supply potential VSS, and the drain current of the first P-channel MOS transistor 15, that is, the discharge of the first capacitor 14. Even if the current flows too much and the oscillation circuit 61 is oscillating, there is a possibility that the oscillation stop is erroneously detected. On the other hand, in the second embodiment, the regulated potential VREG is not short-circuited to the low-potential-side power supply potential VSS, so that the gate bias potential VREF is stable and the oscillation stop of the oscillation circuit 61 can be accurately detected. .

以上において、本発明は、上述した各実施の形態に限らず、種々変更可能である。例えば、実施の形態１において、発振停止検出回路１の第１のＰチャネルＭＯＳトランジスタ１５のゲートバイアスをレギュレータ２から取り出さずに、別の定電圧源により第１のＰチャネルＭＯＳトランジスタ１５のゲートに定電圧を印加してもよい。また、検出手段を、バッファ１６に限らず、他の構成としてもよい。例えば、インバータを用いて検出手段を構成することができる。 As described above, the present invention is not limited to the above-described embodiments, and various modifications can be made. For example, in the first embodiment, the gate bias of the first P-channel MOS transistor 15 of the oscillation stop detection circuit 1 is not extracted from the regulator 2 but is supplied to the gate of the first P-channel MOS transistor 15 by another constant voltage source. A constant voltage may be applied. Further, the detection means is not limited to the buffer 16 and may have other configurations. For example, the detection means can be configured using an inverter.

以上のように、本発明は、発振回路を内蔵した電子機器において発振停止後に発振を迅速に再起動させる技術に有用であり、特に、電池で駆動される時計に適している。 As described above, the onset Ming are useful techniques to rapidly restart the oscillation after the oscillation stop in an electronic device with a built-in oscillation circuit, particularly suitable for timepiece driven by a battery.

本発明の実施の形態１にかかる発振停止検出システムの構成を示す回路図である。1 is a circuit diagram showing a configuration of an oscillation stop detection system according to a first exemplary embodiment of the present invention. 図１に示す発振停止検出システムの動作を説明するためのタイミングチャートである。2 is a timing chart for explaining the operation of the oscillation stop detection system shown in FIG. 1. 実施の形態１の変形例を示す回路図である。FIG. 6 is a circuit diagram showing a modification of the first embodiment. 本発明の実施の形態２にかかる電子機器の概略構成を示すブロック図である。It is a block diagram which shows schematic structure of the electronic device concerning Embodiment 2 of this invention. 図４に示す電子機器の動作を説明するためのタイミングチャートである。6 is a timing chart for explaining the operation of the electronic device shown in FIG. 4. 実施の形態２の変形例を示す回路図である。FIG. 10 is a circuit diagram showing a modification of the second embodiment. 従来の発振検出回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the conventional oscillation detection circuit. 従来の発振検出回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the conventional oscillation detection circuit.

Explanation of symbols

ＯＳＣＳＴ発振停止検出信号
ＶＲＥＦゲートバイアス電位
ＶＲＥＧレギュレート電位
１発振停止検出回路
２定電圧源、レギュレータ
３リファレンス回路
４オペアンプ
５出力段
１３スイッチング手段（ＮチャネルＭＯＳトランジスタ）
１４容量素子（コンデンサ）
１５ＰチャネルＭＯＳトランジスタ
１６検出手段（バッファ）
５２電位発生回路（ＮチャネルＭＯＳトランジスタ）
５５アクチュエータ（ＰチャネルＭＯＳトランジスタ）
６１発振回路
６２ロジック回路
８３，８４スイッチ素子（ＮチャネルＭＯＳトランジスタ）

OSCST Oscillation stop detection signal VREF Gate bias potential VREG Regulated potential 1 Oscillation stop detection circuit 2 Constant voltage source, regulator 3 Reference circuit 4 Operational amplifier 5 Output stage 13 Switching means (N channel MOS transistor)
14 Capacitance element (capacitor)
15 P-channel MOS transistor 16 Detection means (buffer)
52 Potential generation circuit (N-channel MOS transistor)
55 Actuator (P-channel MOS transistor)
61 Oscillation circuit 62 Logic circuit 83, 84 Switch element (N-channel MOS transistor)

Claims

Switching means that repeats on / off based on a period of an oscillation signal supplied from the outside, a capacitive element that is charged when the switching means is in an on state, and that discharges when the switching means is in an off state, An oscillation stop detection circuit having a MOS transistor for passing a discharge current of the capacitive element when the capacitive element is in a discharged state, and a detecting means for detecting the presence or absence of the oscillation signal based on the voltage of the capacitive element;
A constant voltage source for applying a gate bias of a constant potential to the gate of the MOS transistor;
With
The constant voltage source includes a reference circuit for generating a predetermined reference potential based on a power supply voltage supplied from the outside, a reference potential output from the reference circuit and a positive predetermined potential being a negative input terminal and a positive An operational amplifier that is input to the input terminal and outputs a regulated potential from the output terminal, and a regulator having a potential generation circuit that generates the predetermined potential that is input to the positive input terminal of the operational amplifier.
An oscillation stop detection system that applies the predetermined potential generated by the potential generation circuit to the gate of the MOS transistor of the oscillation stop detection circuit ;
An oscillation circuit for outputting an oscillation signal;
Based on the oscillation stop detection signal output from the oscillation stop detection circuit, the voltage applied to the oscillation circuit is driven by the regulated voltage output from the regulator during normal operation, and is driven by the power supply voltage during restart. Switch means for switching
An electronic device characterized by comprising:

Furthermore, it has a logic circuit,
The switch means drives the voltage to be applied to the logic circuit based on the oscillation stop detection signal output from the oscillation stop detection circuit by the regulated voltage output from the regulator during normal operation, and upon restart The electronic device according to claim 1, wherein the electronic device is switched so as to be driven by a power supply voltage.

The reference circuit outputs, as a reference potential, a potential dropped from the high-potential power supply potential by a potential difference between the high-potential power supply potential and the threshold value of the P-channel MOS transistor,
2. The potential generating circuit outputs, as the predetermined potential, a potential dropped from a high potential power supply potential by a potential difference between a low potential power supply potential and a threshold value of an N-channel MOS transistor. Or the electronic device of 2.

2. The regulator according to claim 1, further comprising: a source follower comprising a P-channel MOS transistor as an output stage actuator between an output terminal for outputting a regulated potential and an application point of the low potential side power supply potential. Electronic device as described in any one of -3.