JP4266364B2 - Oscillator circuit - Google Patents

Oscillator circuit Download PDF

Info

Publication number
JP4266364B2
JP4266364B2 JP2004287190A JP2004287190A JP4266364B2 JP 4266364 B2 JP4266364 B2 JP 4266364B2 JP 2004287190 A JP2004287190 A JP 2004287190A JP 2004287190 A JP2004287190 A JP 2004287190A JP 4266364 B2 JP4266364 B2 JP 4266364B2
Authority
JP
Japan
Prior art keywords
oscillation
terminal
voltage
power supply
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004287190A
Other languages
Japanese (ja)
Other versions
JP2006101385A (en
Inventor
光彦 奥津
勝則 小池
正彦 沼田
賢 菅井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Hitachi Information and Control Solutions Ltd
Original Assignee
Renesas Technology Corp
Hitachi Information and Control Solutions Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp, Hitachi Information and Control Solutions Ltd filed Critical Renesas Technology Corp
Priority to JP2004287190A priority Critical patent/JP4266364B2/en
Publication of JP2006101385A publication Critical patent/JP2006101385A/en
Application granted granted Critical
Publication of JP4266364B2 publication Critical patent/JP4266364B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Description

本発明は、水晶発振子またはセラミック発振子等を用いる発振回路に係わり、特に低電圧動作、低消費電流を必要とするマイクロプロセッサ等の半導体集積回路に搭載するのに好適な発振回路に関する。   The present invention relates to an oscillation circuit using a crystal oscillator or a ceramic oscillator, and more particularly to an oscillation circuit suitable for mounting on a semiconductor integrated circuit such as a microprocessor which requires low voltage operation and low current consumption.

一般的な発振回路の構成として、ＣＭＯＳインバータ、またはＮＡＮＤ型、ＮＯＲ型、クロックドインバータ型として停止制御機能を有したＣＭＯＳゲートから成る発振ゲートと、その発振ゲートの入出力端子に並列接続した水晶発振子またはセラミック発振子（以下、単に発振子と称す）の構成がよく知られている。ＣＭＯＳインバータは反転増幅器として機能し、発振子との正帰還ループを形成して発振することになる。携帯機器など電池駆動によって使用されるマイクロプロセッサにとしては、特に消費電流低減を図る必要があり、低電圧下での動作が要求され、このようなマイクロプロセッサに搭載する発振回路としては、当然に低電圧動作が求められることになる。一般的なＣＭＯＳインバータから成る発振ゲートの場合、それが反転増幅器として機能するためには少なくともＣＭＯＳインバータを構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタそれぞれのしきい値電圧Ｖｔｈの和を超える電源電圧が必要となる。例えばＰＭＯＳトランジスタのしきい値電圧Ｖｔｈｐと、ＮＭＯＳトランジスタのしきい値電圧Ｖｔｈｎとがいずれも１Ｖであったとすれば、電源電圧としては少なくとも２Ｖ以上が必要となる。実際には、反転増幅器として十分な利得を持つ必要があり、さらに高い電源電圧で使用しなければならず、低電圧対応への障害となる。   As a general oscillation circuit configuration, a CMOS inverter or an oscillation gate composed of a CMOS gate having a stop control function as a NAND type, NOR type, or clocked inverter type, and a crystal connected in parallel to the input / output terminals of the oscillation gate A configuration of an oscillator or a ceramic oscillator (hereinafter simply referred to as an oscillator) is well known. The CMOS inverter functions as an inverting amplifier and oscillates by forming a positive feedback loop with the oscillator. It is necessary to reduce current consumption especially for microprocessors that are driven by batteries such as portable devices, and operation under low voltage is required. Of course, as an oscillation circuit mounted on such a microprocessor, Low voltage operation is required. In the case of an oscillation gate composed of a general CMOS inverter, in order for it to function as an inverting amplifier, a power supply voltage exceeding at least the sum of the threshold voltages Vth of the PMOS transistor and NMOS transistor constituting the CMOS inverter is required. . For example, if the threshold voltage Vthp of the PMOS transistor and the threshold voltage Vthn of the NMOS transistor are both 1 V, the power supply voltage needs to be at least 2 V or more. Actually, it is necessary to have a sufficient gain as an inverting amplifier, and it must be used at a higher power supply voltage, which is an obstacle to low voltage response.

それに対して、例えばＣＭＯＳインバータのＰＭＯＳトランジスタ側を定電流源、或いは抵抗などの負荷回路に置き換えてＮＭＯＳインバータ型の発振ゲート構成とすれば、そのＮＭＯＳトランジスタのしきい値電圧Ｖｔｈｎ近傍の低電圧下でも反転増幅器として機能することが可能となり、低電圧動作には好適な発振ゲート構成を得ることができる。しかし、その場合ＮＭＯＳトランジスタに貫通電流が流れるため、発振振幅が拡大して定常的な発振状態にあるときは、ＣＭＯＳインバータの場合に比べて消費電流の点で不利となる。   On the other hand, if, for example, the PMOS transistor side of the CMOS inverter is replaced with a constant current source or a load circuit such as a resistor to form an NMOS inverter type oscillation gate configuration, a low voltage near the threshold voltage Vthn of the NMOS transistor is reduced. However, it can function as an inverting amplifier, and an oscillation gate configuration suitable for low voltage operation can be obtained. However, in this case, since a through current flows through the NMOS transistor, when the oscillation amplitude is enlarged and the oscillation is in a steady state, it is disadvantageous in terms of current consumption as compared with the case of the CMOS inverter.

そこで、発振起動時は低電圧動作に有利なＮＭＯＳインバータ等の発振ゲート構成で起動し、発振振幅が拡大して定常状態になったとき、消費電流上有利なＣＭＯＳ型の発振ゲートに切り替える方式が多数提案されている。これは、発振起動時においては、発振ゲートの入出力端子電位が発振ゲートの論理しきい値電圧ＶＬＴ近傍にあって反転増幅器として機能することになるため、ＣＭＯＳ型の発振ゲートではそれを構成するＰＭＯＳトランジスタ、ＮＭＯＳトランジスタそれぞれが能動状態にある必要があり、それぞれのしきい値電圧Ｖｔｈの和以上の電源電圧を要するのに対し、ＮＭＯＳインバータ等による発振ゲートであればＮＭＯＳトランジスタのしきい値電圧Ｖｔｈｎ以上の電源電圧で動作可能であること、また発振振幅が拡大した定常状態においては、発振ゲートの入出力端子振幅が電源電圧にほぼ等しい振幅となることにより、ＣＭＯＳ型の発振ゲートであってもそれを構成するＰＭＯＳトランジスタ、ＮＭＯＳトランジスタのゲート・ソース間電圧ＶＧＳとして各しきい値電圧Ｖｔｈを上回る十分な電圧振幅が得られ、電源電圧は低くとも反転増幅器として機能できることによる。   Therefore, when starting oscillation, there is a method of switching to a CMOS type oscillation gate that is advantageous in terms of current consumption when it starts with an oscillation gate configuration such as an NMOS inverter that is advantageous for low voltage operation and the oscillation amplitude expands to a steady state. Many have been proposed. This is because when the oscillation is started, the input / output terminal potential of the oscillation gate is in the vicinity of the logic threshold voltage VLT of the oscillation gate and functions as an inverting amplifier. Each of the PMOS transistor and the NMOS transistor needs to be in an active state and requires a power supply voltage higher than the sum of the respective threshold voltages Vth. On the other hand, if the oscillation gate is an NMOS inverter or the like, the threshold voltage of the NMOS transistor In a steady state where the power supply voltage is Vthn or higher and the oscillation amplitude is expanded, the input / output terminal amplitude of the oscillation gate is substantially equal to the power supply voltage. Between the gate and source of PMOS and NMOS transistors Sufficient voltage amplitude is obtained above the respective threshold voltage Vth as pressure VGS, due to the fact that the power supply voltage can function as an inverting amplifier with low.

図６は、従来の発振ゲートの切り替えを行っている発振回路を示す回路図である。
端子Ｘ１と端子Ｘ２との間に、発振子ＸＬと帰還抵抗ＲＦとを並列接続し、端子Ｘ１と基準電位（以下、単にＧＮＤと称す）との間、また端子Ｘ２とＧＮＤとの間にそれぞれ容量Ｃ１、Ｃ２を接続している。端子Ｘ１にゲートを接続すると共に端子Ｘ２にドレインをそれぞれ接続したＰＭＯＳトランジスタＰ９およびＮＭＯＳトランジスタＮ６と、ＰＭＯＳトランジスタＰ９と電源端子ＶＣＣとの間に接続したＰＭＯＳトランジスタＰ８と、ＮＭＯＳトランジスタＮ６とＧＮＤとの間に接続すると共にそのゲートを制御端子ＣＳに接続したＮＭＯＳトランジスタＮ７とによってＣＭＯＳ型発振ゲート１を構成している。端子Ｘ２と電源端子ＶＣＣとの間には、端子Ｘ２に一端を接続した抵抗Ｒ１と、この抵抗Ｒ１のもう一端と電源端子ＶＣＣとの間に接続したＰＭＯＳトランジスタＰ１０とから成る負荷回路２が設けられている。また端子Ｘ１に一方の入力を接続したシュミット型ＮＡＮＤゲートＧ６から成る発振検出手段３が設けられ、その出力はパルス計数回路７を介して負荷回路２内のＰＭＯＳトランジスタＰ１０のゲートに接続している。 FIG. 6 is a circuit diagram showing an oscillation circuit that switches the conventional oscillation gate.
An oscillator XL and a feedback resistor RF are connected in parallel between the terminal X1 and the terminal X2, and between the terminal X1 and a reference potential (hereinafter simply referred to as GND), and between the terminal X2 and GND, respectively. Capacitors C1 and C2 are connected. A PMOS transistor P9 and an NMOS transistor N6 having a gate connected to the terminal X1 and a drain connected to the terminal X2, respectively, a PMOS transistor P8 connected between the PMOS transistor P9 and the power supply terminal VCC, and NMOS transistors N6 and GND. A CMOS oscillation gate 1 is constituted by an NMOS transistor N7 which is connected in between and whose gate is connected to the control terminal CS. Between the terminal X2 and the power supply terminal VCC, a load circuit 2 comprising a resistor R1 having one end connected to the terminal X2 and a PMOS transistor P10 connected between the other end of the resistor R1 and the power supply terminal VCC is provided. It has been. Further, an oscillation detecting means 3 comprising a Schmitt type NAND gate G6 having one input connected to the terminal X1 is provided, and its output is connected to the gate of the PMOS transistor P10 in the load circuit 2 via the pulse counting circuit 7. .

パルス計数回路７は、一端をＧＮＤに接続した容量Ｃ６、C７と、発振検出手段３の出力にゲートを接続すると共に容量Ｃ６のもう一端と電源端子ＶＣＣとの間に接続したＰＭＯＳトランジスタＰ１１と、発振検出手段３の出力にインバータＧ７を介してゲートを接続すると共に容量Ｃ６とＰＭＯＳトランジスタＰ１１の接続点と容量Ｃ７のもう一端との間に接続したＰＭＯＳトランジスタＰ１２と、容量Ｃ７とＰＭＯＳトランジスタＰ１２との接続点に入力を接続したインバータＧ８と、このインバータＧ８の出力に入力を接続したインバータＧ９とから構成され、インバータＧ９の出力がパルス計数回路７の出力となっている。またパルス計数回路７の出力に入力を接続したインバータＧ４が設けられ、その出力は発振ゲート１内のＰＭＯＳトランジスタＰ８のゲートおよび発振検出手段３内のシュミット型ＮＡＮＤゲートＧ６のもう一方の入力端子に接続している。端子Ｘ２の発振振幅は、端子Ｘ２に入力を、クロックパルス出力端子ＣＫＯＵＴに出力をそれぞれ接続したインバータＧ５によって波形整形されて出力される。   The pulse counting circuit 7 includes capacitors C6 and C7 having one end connected to GND, a PMOS transistor P11 having a gate connected to the output of the oscillation detecting means 3 and connected between the other end of the capacitor C6 and the power supply terminal VCC, A gate is connected to the output of the oscillation detection means 3 via an inverter G7, and a PMOS transistor P12 connected between the connection point of the capacitor C6 and the PMOS transistor P11 and the other end of the capacitor C7, a capacitor C7 and a PMOS transistor P12, , And an inverter G9 having an input connected to the output of the inverter G8. The output of the inverter G9 is the output of the pulse counting circuit 7. An inverter G4 having an input connected to the output of the pulse counting circuit 7 is provided, and the output is connected to the gate of the PMOS transistor P8 in the oscillation gate 1 and the other input terminal of the Schmitt type NAND gate G6 in the oscillation detection means 3. Connected. The oscillation amplitude of the terminal X2 is waveform-shaped and output by an inverter G5 having an input connected to the terminal X2 and an output connected to the clock pulse output terminal CKOUT.

次に、上述した発振回路の動作について説明する。
電源端子ＶＣＣに電圧が印加されると共に制御端子ＣＳをＨｉｇｈ（電源端子ＶＣＣレベル）にすることで発振起動状態に入るが、その時点ですぐに端子Ｘ１、Ｘ２に発振振幅が得られる訳ではないので発振検出手段３のパルス出力はされず、発振起動当初はＨｉｇｈレベルまたはＬｏｗレベル（ＧＮＤレベル）のいずれかに固定されている。このときパルス計数回路７においては、ＰＭＯＳトランジスタＰ１１、Ｐ１２のいずれか一方がＯＮ状態となっているものの、電源端子ＶＣＣから容量Ｃ７への充電パスは形成されないため、容量Ｃ７の端子電圧はＧＮＤレベルにあり、パルス計数回路７の出力としてはＬｏｗ状態にある。さらに、それを受けて負荷回路２内のＰＭＯＳトランジスタＰ１０がＯＮ状態となるので、発振ゲート１内のＮＭＯＳトランジスタＮ６、Ｎ７と負荷回路２とでＮＭＯＳインバータが形成され、これによって発振起動が開始されることになる。このとき、帰還抵抗ＲＦによってこのＮＭＯＳインバータの入出力間が短絡されているため、端子Ｘ１、Ｘ２の電位はいずれもこのＮＭＯＳインバータの論理しきい値電圧ＶＬＴに遷移し、それによってこのＮＭＯＳインバータが反転増幅器として機能し得る状態となり、発振子ＸＬとの間で正帰還ループが形成されることになる。 Next, the operation of the above-described oscillation circuit will be described.
Although the voltage is applied to the power supply terminal VCC and the control terminal CS is set to High (power supply terminal VCC level), the oscillation start state is entered, but at that time, the oscillation amplitude cannot be obtained immediately at the terminals X1 and X2. Therefore, the pulse output of the oscillation detection means 3 is not output and is fixed at either the high level or the low level (GND level) at the beginning of oscillation. At this time, in the pulse counting circuit 7, although one of the PMOS transistors P11 and P12 is in the ON state, a charging path from the power supply terminal VCC to the capacitor C7 is not formed, so the terminal voltage of the capacitor C7 is at the GND level. The output of the pulse counting circuit 7 is in the Low state. Further, in response to this, the PMOS transistor P10 in the load circuit 2 is turned on, so that an NMOS inverter is formed by the NMOS transistors N6 and N7 in the oscillation gate 1 and the load circuit 2, thereby starting oscillation. Will be. At this time, since the input and output of the NMOS inverter are short-circuited by the feedback resistor RF, the potentials of the terminals X1 and X2 both transition to the logical threshold voltage VLT of the NMOS inverter, thereby causing the NMOS inverter to It becomes a state that can function as an inverting amplifier, and a positive feedback loop is formed with the oscillator XL.

やがて発振振幅が拡大し、発振検出手段３内のシュミット型ＮＡＮＤゲートが感応し始めると、その出力パルスによってパルス計数回路７内のＰＭＯＳトランジスタＰ１１、Ｐ１２が交互にＯＮ／ＯＦＦ動作を繰り返すことになる。ＰＭＯＳトランジスタＰ１１がＯＮ、ＰＭＯＳトランジスタＰ１２がＯＦＦのときは、容量Ｃ６の充電が行われ、次いでＰＭＯＳトランジスタＰ１１がＯＦＦ、ＰＭＯＳトランジスタＰ１２がＯＮすると、容量Ｃ６の充電電荷が容量Ｃ７側へ分配されて容量Ｃ７の端子電位が上昇する。この容量Ｃ７の端子電位ＶＣ７は数１の理論式で表すことができる。
［数１］
ＶＣ７＝ＶＣＣ［１−｛Ｃ７／（Ｃ６＋Ｃ７）｝ｎ］
ここで、ＶＣＣは電源端子ＶＣＣに印加された電圧、ｎは容量Ｃ６から容量Ｃ７への電荷分配回数であり、これはすなわち発振検出手段３の出力パルス数に相当する。 Eventually, when the oscillation amplitude increases and the Schmitt NAND gate in the oscillation detection means 3 starts to respond, the output pulses cause the PMOS transistors P11 and P12 in the pulse counting circuit 7 to repeat ON / OFF operations alternately. . When the PMOS transistor P11 is ON and the PMOS transistor P12 is OFF, the capacitor C6 is charged. Next, when the PMOS transistor P11 is OFF and the PMOS transistor P12 is turned ON, the charge of the capacitor C6 is distributed to the capacitor C7 side. The terminal potential of the capacitor C7 increases. The terminal potential VC7 of the capacitor C7 can be expressed by the theoretical formula of Equation 1.
[Equation 1]
VC7 = VCC [1- {C7 / (C6 + C7)} n ]
Here, VCC is a voltage applied to the power supply terminal VCC, and n is the number of charge distributions from the capacitor C6 to the capacitor C7, which corresponds to the number of output pulses of the oscillation detection means 3.

上述した数１によれば、容量Ｃ６、Ｃ７の容量比によって、容量Ｃ７の端子電位ＶＣ７が所定の電位に上昇するのに必要な電荷分配の回数、すなわち発振検出手段３からの出力パルス数が決まることになるから、容量Ｃ７の端子電位ＶＣ７について所定の電位を規定しておけば、パルス計数回路として機能させることができる。この従来例においては、インバータＧ８の論理しきい値電圧ＶＬＴによって規定していることになる。発振検出手段３の出力パルスによって、容量Ｃ７の端子電位ＶＣ７がこれを受けるインバータＧ８の論理しきい値ＶＬＴに到達すると、インバータＧ８の出力はＬｏｗ、これを受けるインバータＧ９の出力すなわちパルス計数回路７の出力はＨｉｇｈにそれぞれ反転する。これにより負荷回路２内のＰＭＯＳトランジスタＰ１０はＯＦＦ状態となり、電源端子ＶＣＣから負荷回路２を介して発振ゲート内ＮＭＯＳトランジスタＮ６、Ｎ７への電流パスは切断され、ＮＭＯＳインバータの構成は解消される。それと同時に、パルス計数回路７のＨｉｇｈ出力を受けてインバータＧ４の出力はＬｏｗとなり、発振ゲート１内のＰＭＯＳトランジスタＰ８がＯＮし、ＰＭＯＳトランジスタＰ８、Ｐ９とＮＭＯＳトランジスタＮ６、Ｎ７とによるＣＭＯＳ型の発振ゲートが構成され、以降の発振はＣＭＯＳ型で維持されることになる（特許文献１参照）。
特開２０００-３１７４０号公報 According to Equation 1, the number of charge distributions required for the terminal potential VC7 of the capacitor C7 to rise to a predetermined potential depending on the capacitance ratio of the capacitors C6 and C7, that is, the number of output pulses from the oscillation detection means 3 is obtained. Therefore, if a predetermined potential is defined for the terminal potential VC7 of the capacitor C7, it can function as a pulse counting circuit. In this conventional example, it is defined by the logic threshold voltage VLT of the inverter G8. When the terminal potential VC7 of the capacitor C7 reaches the logic threshold value VLT of the inverter G8 that receives this due to the output pulse of the oscillation detection means 3, the output of the inverter G8 is Low and the output of the inverter G9 that receives this, that is, the pulse counting circuit 7 Are inverted to High. As a result, the PMOS transistor P10 in the load circuit 2 is turned off, the current path from the power supply terminal VCC to the NMOS transistors N6 and N7 in the oscillation gate via the load circuit 2 is cut off, and the configuration of the NMOS inverter is eliminated. At the same time, upon receiving the High output of the pulse counting circuit 7, the output of the inverter G4 becomes Low, the PMOS transistor P8 in the oscillation gate 1 is turned on, and the CMOS type oscillation by the PMOS transistors P8, P9 and the NMOS transistors N6, N7. The gate is configured, and the subsequent oscillation is maintained in the CMOS type (see Patent Document 1).
JP 2000-31740 A

しかしながら、上述した従来の発振回路においては、パルス計数回路７のＨｉｇｈ反転と同時に一瞬でＮＭＯＳインバータ型からＣＭＯＳ型への発振ゲートの切り替えが行われる。その場合、ＮＭＯＳインバータ型とＣＭＯＳ型とでは、論理しきい値電圧ＶＬＴおよび反転増幅器としての利得特性などが必ずしも一致してはいないため、切り替え動作の時点で端子Ｘ１、Ｘ２の直流的な動作点（発振振幅の中心電位）や発振振幅に変動を来たすことになる。その変動により、端子Ｘ２の振幅を受けているインバータＧ５が一瞬でも感応できない状態が発生すると、出力端子ＣＫＯＵＴのクロックパルスが欠損することとなり、これをシステムクロックとするマイクロプロセッサなどが異常動作に陥る可能性がある。またそのようなクロックパルスの欠損に至らない場合でも、インバータＧ５の出力デューティに変動を来たすことも十分考えられ、やはりマイクロプロセッサ内の誤動作につながる恐れがある。また、上述した従来の発振回路においては、端子Ｘ１側の振幅を発振検出手段３によって検出し、またパルス計数回路７によって発振ゲートの切り替えタイミングを遅らせることにより、十分発振振幅が拡大してから切り替えを行い、出力クロックパルスの欠損防止を図っている。しかしその場合、端子Ｘ２側の発振振幅に関する変動を極力小さくするため、例えば、ほぼ電源端子ＶＣＣの電圧振幅にまで発振振幅が拡大するような十分マージンを持った遅延設計を行うこととなり、ＮＭＯＳインバータ型で発振している期間が長くなり、これは消費電流の観点で不利となる。さらに、上述した従来の発振回路においては、一旦発振ゲート切り替えを行った後に、電源端子ＶＣＣの電圧が瞬停などの原因によって発振を維持し得る電圧以下にまで一旦低下し、再び復帰した場合、電源電圧復帰後はＣＭＯＳ型発振ゲートでの起動となってしまうことが起こり得る。その場合、電源端子ＶＣＣ電圧如何によっては発振起動が不能となってしまう。   However, in the above-described conventional oscillation circuit, the switching of the oscillation gate from the NMOS inverter type to the CMOS type is performed instantaneously simultaneously with the High inversion of the pulse counting circuit 7. In that case, since the NMOS inverter type and the CMOS type do not necessarily match the logic threshold voltage VLT and the gain characteristics as the inverting amplifier, the DC operating points of the terminals X1 and X2 at the time of the switching operation The oscillation amplitude (center potential of the oscillation amplitude) and the oscillation amplitude will change. If the inverter G5 receiving the amplitude of the terminal X2 is insensitive to the fluctuation due to the fluctuation, the clock pulse at the output terminal CKOUT is lost, and a microprocessor or the like using this as the system clock falls into an abnormal operation. there is a possibility. Even if such a missing clock pulse does not occur, it is fully conceivable that the output duty of the inverter G5 will fluctuate, which may also lead to a malfunction in the microprocessor. Further, in the above-described conventional oscillation circuit, the amplitude on the terminal X1 side is detected by the oscillation detection means 3, and the pulse counting circuit 7 delays the switching timing of the oscillation gate so that the oscillation amplitude is sufficiently expanded before switching. To prevent loss of output clock pulses. However, in this case, in order to minimize the fluctuation related to the oscillation amplitude on the terminal X2 side, for example, a delay design with a sufficient margin is performed so that the oscillation amplitude expands almost to the voltage amplitude of the power supply terminal VCC. The period of oscillation in the mold becomes long, which is disadvantageous in terms of current consumption. Furthermore, in the above-described conventional oscillation circuit, after switching the oscillation gate once, the voltage of the power supply terminal VCC is once lowered to a voltage that can maintain oscillation due to a momentary power interruption or the like and then restored again. After the power supply voltage is restored, it may occur that the CMOS type oscillation gate is activated. In that case, oscillation start-up becomes impossible depending on the voltage of the power supply terminal VCC.

本発明の目的は、発振ゲートの切り替えに伴うクロックパルス出力の欠損を防止しつつ、効率的な切り替えを行って低消費電流で且つ低電圧動作可能な発振回路を提供することにある。   An object of the present invention is to provide an oscillation circuit capable of operating at a low current consumption and at a low voltage by performing efficient switching while preventing loss of a clock pulse output accompanying switching of an oscillation gate.

また本発明の他の目的は、さらに電源電圧が低下して発振が停止しても、電圧が復帰すれば再び発振を開始できるフォールトトレランスに優れた発振回路を提供することにある。   Another object of the present invention is to provide an oscillation circuit excellent in fault tolerance that can start oscillation again when the voltage is restored even if the power supply voltage is further lowered to stop the oscillation.

本発明は上記目的を達成するために、第一の電源端子と第二の電源端子との間に接続したＣＭＯＳ型発振ゲートと、上記第一の電源端子と上記ＣＭＯＳ型発振ゲートの出力端子との間に接続すると共に電圧制御入力端子を有する負荷回路と、上記ＣＭＯＳ型発振ゲートの入出力間に並列接続して発振動作を行う発振子とを備え、発振開始当初は上記負荷回路を第一の状態に、発振安定後は上記負荷回路を第二の状態にする発振回路において、上記ＣＭＯＳ型発振ゲートの出力端子からの発振パルス数に応じて上記負荷回路を上記第一の状態から上記第二の状態に緩やかに遷移させる遷移手段を設けたことを特徴とする。   To achieve the above object, the present invention provides a CMOS oscillation gate connected between a first power supply terminal and a second power supply terminal, the first power supply terminal, and an output terminal of the CMOS oscillation gate. And a load circuit having a voltage control input terminal and an oscillator that performs an oscillation operation by connecting in parallel between the input and output of the CMOS type oscillation gate. In the oscillation circuit that sets the load circuit to the second state after the oscillation is stabilized, the load circuit is changed from the first state to the second state according to the number of oscillation pulses from the output terminal of the CMOS type oscillation gate. The present invention is characterized in that a transition means for gently transitioning to the second state is provided.

請求項２に記載の本発明は、請求項１に記載のものにおいて、上記負荷回路の上記電圧制御入力端子にその出力端子を接続した制御回路を設け、この制御回路の出力端子電圧を発振パルス数に応じて上記第二の電源端子の電圧から上記第一の電源端子の電圧に向けて緩やかに変化させて上記遷移手段を構成したことを特徴とする。   According to a second aspect of the present invention, there is provided the control circuit according to the first aspect, wherein a control circuit having an output terminal connected to the voltage control input terminal of the load circuit is provided, and the output terminal voltage of the control circuit is set as an oscillation pulse The transition means is configured by gradually changing the voltage of the second power supply terminal from the voltage of the second power supply terminal to the voltage of the first power supply terminal according to the number.

請求項３に記載の本発明は、請求項１に記載のものにおいて、上記負荷回路の上記電圧制御入力端子にその出力端子を接続した制御回路と、入力しきい値電圧にヒステリシス特性を有すると共に上記ＣＭＯＳ型発振ゲートの入力または出力端子の発振振動電圧を受けてパルス出力を行う発振振幅検出手段とを設け、この発振振幅検出手段のパルス出力に応じて上記制御回路の出力端子電圧を緩やかに変化させて上記遷移手段を構成したことを特徴とする。   According to a third aspect of the present invention, there is provided the control circuit according to the first aspect, wherein the output circuit is connected to the voltage control input terminal of the load circuit, and the input threshold voltage has a hysteresis characteristic. And an oscillation amplitude detecting means for outputting a pulse in response to an oscillation oscillation voltage at the input or output terminal of the CMOS type oscillation gate, and gradually reducing the output terminal voltage of the control circuit according to the pulse output of the oscillation amplitude detection means. The above transition means is configured by changing.

請求項４に記載の本発明は、請求項１に記載のものにおいて、上記負荷回路の上記電圧制御入力端子にその出力端子を接続した制御回路と、入力しきい値電圧にヒステリシス特性を有すると共に上記ＣＭＯＳ型発振ゲートの入力または出力端子の発振振動電圧を受けてパルス出力を行う発振振幅検出手段と、上記発振振幅検出手段の入力しきい値電圧ヒステリシス特性よりも大なるヒステリシス幅を有すると共に、その入力を上記発振振幅検出手段の入力と共通接続した第二の発振振幅検出手段とを設け、この第二の発振振幅検出手段側からのパルス出力数に応じて上記負荷回路または上記制御回路の出力端子電圧を緩やかに遷移させて上記遷移手段を構成したことを特徴とする。   According to a fourth aspect of the present invention, there is provided the control circuit according to the first aspect, wherein the output circuit is connected to the voltage control input terminal of the load circuit, and the input threshold voltage has a hysteresis characteristic. An oscillation amplitude detecting means for receiving a oscillating oscillation voltage at the input or output terminal of the CMOS type oscillation gate and outputting a pulse; a hysteresis width larger than an input threshold voltage hysteresis characteristic of the oscillation amplitude detecting means; A second oscillation amplitude detecting means having the input connected in common with the input of the oscillation amplitude detecting means, and depending on the number of pulse outputs from the second oscillation amplitude detecting means side, the load circuit or the control circuit; The transition means is configured by gently transitioning the output terminal voltage.

請求項５に記載の本発明は、請求項１に記載のものにおいて、上記遷移手段は、上記負荷回路の等価インピーダンスを緩やかに変化させるように構成したことを特徴とする。   According to a fifth aspect of the present invention, in the first aspect of the present invention, the transition means is configured to gently change the equivalent impedance of the load circuit.

請求項６に記載の本発明は、請求項１〜５のいずれか一つに記載のものにおいて、上記第一の電源端子と上記第二の電源端子との間の電位差低下を検知したとき上記負荷回路を第一の状態に戻す電源低下検出手段を設けたことを特徴とする。   According to a sixth aspect of the present invention, in the apparatus according to any one of the first to fifth aspects, when a decrease in potential difference between the first power supply terminal and the second power supply terminal is detected, A power supply drop detecting means for returning the load circuit to the first state is provided.

請求項７に記載の本発明は、請求項２に記載のものにおいて、上記第一の電源端子と上記第二の電源端子との間の電位差低下を検知したとき上記制御回路の出力端子電圧を上記第二の電源端子の電圧に初期化する電源低下検出手段を設けたことを特徴とする。   According to a seventh aspect of the present invention, in the second aspect of the present invention, when a potential difference decrease between the first power supply terminal and the second power supply terminal is detected, the output terminal voltage of the control circuit is set. A power supply drop detecting means for initializing the voltage at the second power supply terminal is provided.

請求項８に記載の本発明は、請求項１〜７のいずれか一つに記載のものにおいて、上記負荷回路は、上記第一の電源端子にソースを接続し上記電圧制御入力端子にゲートを接続すると共に、上記ＣＭＯＳ型発振ゲートの出力端子にドレインを接続したＭＯＳトランジスタで構成したことを特徴とする。   The present invention according to claim 8 is the one according to any one of claims 1 to 7, wherein the load circuit has a source connected to the first power supply terminal and a gate connected to the voltage control input terminal. It is characterized in that it is composed of a MOS transistor having a drain connected to the output terminal of the CMOS type oscillation gate.

請求項９に記載の本発明は、請求項２〜８のいずれか一つに記載のものにおいて、上記制御回路は、電源端子と、入力端子と、一端を基準電位に接続した第一の容量と、一端を基準電位に接続した第二の容量と、上記第一の容量のもう一端と上記電源端子との間に接続した第一のスイッチング手段と、この第一のスイッチング手段と上記第一の容量との接続点と上記第二の容量のもう一端との間に接続した第二のスイッチング手段とを備え、上記第一の電源端子と上記第二の電源端子のうち高電位側に上記電源端子を接続し、上記第一のスイッチング手段と上記第二のスイッチング手段で上記入力端子の入力パルスに同期して排他的にＯＮ、ＯＦＦ動作を繰り返し、上記第二のスイッチング手段と上記第二の容量との接続点から電圧出力を得ることを特徴とする。   The present invention according to claim 9 is the one according to any one of claims 2 to 8, wherein the control circuit includes a power supply terminal, an input terminal, and a first capacitor having one end connected to a reference potential. A second capacitor having one end connected to a reference potential, a first switching means connected between the other end of the first capacitor and the power supply terminal, the first switching means and the first A second switching means connected between a connection point of the second capacitor and the other end of the second capacitor, the first power supply terminal and the second power supply terminal on the high potential side A power supply terminal is connected, and the first switching means and the second switching means repeat ON and OFF operations exclusively in synchronization with the input pulse of the input terminal, and the second switching means and the second switching means. Voltage output from the connection point It is characterized in.

本発明の発振回路によれば、負荷回路の状態をＣＭＯＳ型発振ゲートの出力端子からの発振パルス数に応じて第一の状態から第二の状態までを緩やかに段階的に遷移させるようにしたため、ＮＭＯＳインバータ型からＣＭＯＳ型発振ゲートへ連続して緩やかに移行させて、発振ゲート切り替えに伴う発振振幅の変動を軽微なものとすることができ、これにより発振ゲート切り替えに伴うクロックパルス出力の欠損を防止しつつ効率的な発振ゲートの切り替えが可能となる。また、発振ゲート切り替え時における発振ゲートの論理しきい値電圧ＶＬＴおよび利得の変化を緩やかなものとすることができるので、発振ゲートの出力振幅の変動も抑えられることになり、負荷回路が最終的に第二の状態に至る時間すなわち発振ゲート切り替えタイミングが従来例と同じであったとしても、それに至るまでの間、負荷回路の等価インピーダンスが徐々に増加して負荷回路による消費電流を低減することができる。   According to the oscillation circuit of the present invention, the state of the load circuit is changed gradually and gradually from the first state to the second state in accordance with the number of oscillation pulses from the output terminal of the CMOS type oscillation gate. , The transition from the NMOS inverter type to the CMOS type oscillation gate can be made gradual, and the fluctuation of the oscillation amplitude accompanying the switching of the oscillation gate can be made small. This makes it possible to switch the oscillation gate efficiently. In addition, since the change in the logic threshold voltage VLT and the gain of the oscillation gate at the time of switching the oscillation gate can be made gradual, fluctuations in the output amplitude of the oscillation gate can be suppressed, and the load circuit is finally Even if the time to reach the second state, that is, the oscillation gate switching timing is the same as in the conventional example, the equivalent impedance of the load circuit gradually increases until that time, reducing the current consumed by the load circuit. Can do.

また請求項２に記載の本発明の発振回路によれば、負荷回路の状態を第一の状態から第二の状態までを緩やかに段階的に遷移させるために、制御回路の出力端子電圧を発振パルス数に応じて第二の電源端子の電圧から第一の電源端子の電圧に向けて緩やかに変化させているため、発振ゲート切り替えに伴う発振振幅の変動を軽微なものとし、これにより発振ゲート切り替えに伴うクロックパルス出力の欠損を防止しつつ効率的な発振ゲートの切り替えが可能となる。また、発振ゲートの出力振幅の変動も抑えられることになり、負荷回路が最終的に第二の状態に至る時間すなわち発振ゲート切り替えタイミングが従来例と同じであったとしても、それに至るまでの間、負荷回路の等価インピーダンスが徐々に増加して負荷回路による消費電流を低減することができる。   According to the oscillation circuit of the present invention as set forth in claim 2, the output terminal voltage of the control circuit is oscillated in order to make the state of the load circuit transition gradually and gradually from the first state to the second state. Since the voltage of the second power supply terminal is gradually changed from the voltage of the second power supply terminal to the voltage of the first power supply terminal according to the number of pulses, the fluctuation of the oscillation amplitude due to the switching of the oscillation gate is made small. It is possible to efficiently switch the oscillation gate while preventing the loss of the clock pulse output accompanying the switching. In addition, the fluctuation of the output amplitude of the oscillation gate is also suppressed, and even when the time until the load circuit finally reaches the second state, that is, the oscillation gate switching timing is the same as the conventional example, As a result, the equivalent impedance of the load circuit gradually increases, and the current consumption by the load circuit can be reduced.

また請求項３に記載の本発明の発振回路によれば、発振振幅検出手段のパルス出力に応じて制御回路の出力端子電圧を緩やかに変化させているため、さらに効果的な切り替え動作を実現することができる。   According to the oscillation circuit of the present invention described in claim 3, since the output terminal voltage of the control circuit is gently changed in accordance with the pulse output of the oscillation amplitude detection means, a more effective switching operation is realized. be able to.

さらに請求項４に記載の本発明の発振回路によれば、第二の発振振幅検出手段のヒステリシス幅を第一の発振振幅検出手段よりも大きくしたことにより、切り替え動作時の発振振幅変動に対して、これら発振振幅検出手段の出力パルスが停止するとすれば第二の発振検出手段側が先にパルス出力を停止することになる。第二の発振振幅検出手段の出力パルスが停止した場合、制御回路の出力電圧変化が停止するから発振ゲートの状態は同一状態に維持され、それ以上の発振振幅の変動は抑制され、一方、第二の発振検出手段側の出力パルスが停止してもヒステリシス幅のより小さい第一の発振振幅検出手段側はパルス出力を維持することができるので、クロックパルス出力を継続して得ることができ、やがて発振振幅が拡大し、再び第二の発振検振幅出手段が感応し始めると制御回路の出力電圧が先程停止した状態からまた変化を始め、負荷回路の出力電圧をまた増加させ、再びＣＭＯＳ型発振ゲートへと切り替えが進行することになるので、出力クロックパルスの欠損を確実に防止しつつ、自動的に最適なタイミングで効率的な発振ゲート切り替えを行うことができる。   Furthermore, according to the oscillation circuit of the present invention as set forth in claim 4, since the hysteresis width of the second oscillation amplitude detecting means is made larger than that of the first oscillation amplitude detecting means, the oscillation amplitude fluctuation during the switching operation can be prevented. If the output pulses of these oscillation amplitude detecting means are stopped, the second oscillation detecting means side stops the pulse output first. When the output pulse of the second oscillation amplitude detecting means stops, the output voltage change of the control circuit stops, so that the state of the oscillation gate is maintained in the same state, and further fluctuations in the oscillation amplitude are suppressed. Even if the output pulse on the second oscillation detection means side stops, the first oscillation amplitude detection means side with a smaller hysteresis width can maintain the pulse output, so that the clock pulse output can be continuously obtained, When the oscillation amplitude expands and the second oscillation detection amplitude output means starts to respond again, the output voltage of the control circuit starts to change again from the state where it was stopped, and the output voltage of the load circuit is increased again. Since switching to the oscillation gate proceeds, efficient oscillation gate switching can be performed automatically at the optimum timing while reliably preventing loss of output clock pulses. Can.

さらに請求項５に記載の本発明の発振回路によれば、上記負荷回路の等価インピーダンスを緩やかに変化させるように遷移手段を構成したため、発振ゲート切り替えに伴う発振振幅の変動を軽微なものとし、これにより発振ゲート切り替えに伴うクロックパルス出力の欠損を防止しつつ効率的な発振ゲートの切り替えが可能となり、また、負荷回路の等価インピーダンスが徐々に増加して負荷回路による消費電流を低減することができるもで、同様の効果を得ることができる。   Furthermore, according to the oscillation circuit of the present invention as set forth in claim 5, since the transition means is configured to gently change the equivalent impedance of the load circuit, the fluctuation of the oscillation amplitude caused by switching the oscillation gate is minimized. This enables efficient switching of the oscillation gate while preventing loss of clock pulse output due to switching of the oscillation gate, and the equivalent impedance of the load circuit gradually increases to reduce current consumption by the load circuit. The same effect can be obtained.

さらに請求項６に記載の本発明の発振回路によれば、第一の電源端子と第二の電源端子との間の電位差低下を検知したとき負荷回路を第一の状態に戻す電源低下検出手段を設けたため、さらに、電源電圧が低下して発振が停止しても、電圧が復帰すれば再び発振を開始できるフォールトトレランスに優れた発振回路とすることができる。   Furthermore, according to the oscillation circuit of the present invention as set forth in claim 6, when the potential difference between the first power supply terminal and the second power supply terminal is detected, the power supply drop detecting means returns the load circuit to the first state. Therefore, even if the power supply voltage decreases and oscillation stops, an oscillation circuit with excellent fault tolerance that can start oscillation again when the voltage is restored can be obtained.

さらに請求項７に記載の本発明の発振回路によれば、第一の電源端子と第二の電源端子との間の電位差低下を検知したとき制御回路の出力端子電圧を第二の電源端子の電圧に初期化する電源低下検出手段を設けたため、先の場合と同様に、電源電圧が低下して発振が停止しても、電圧が復帰すれば再び発振を開始できるフォールトトレランスに優れた発振回路とすることができる。   Furthermore, according to the oscillation circuit of the present invention as set forth in claim 7, when the potential difference between the first power supply terminal and the second power supply terminal is detected, the output terminal voltage of the control circuit is set to the second power supply terminal. Since a power supply drop detection means that initializes the voltage is provided, as in the previous case, even if the power supply voltage drops and oscillation stops, an oscillation circuit with excellent fault tolerance that can start oscillation again when the voltage recovers It can be.

さらに請求項８に記載の本発明の発振回路によれば、負荷回路は、第一の電源端子にソースを接続し電圧制御入力端子にゲートを接続すると共に、ＣＭＯＳ型発振ゲートの出力端子にドレインを接続したＭＯＳトランジスタで構成したため、従来の発振回路と類似の構成で容易に実現することができる。   Furthermore, according to the oscillation circuit of the present invention described in claim 8, the load circuit has a source connected to the first power supply terminal, a gate connected to the voltage control input terminal, and a drain connected to the output terminal of the CMOS type oscillation gate. Therefore, it can be easily realized with a configuration similar to that of a conventional oscillation circuit.

さらに請求項９に記載の本発明の発振回路によれば、制御回路の具体的な構成によって比較的簡単な構成で発振ゲートの切り替えに伴うクロックパルス出力の欠損を防止しつつ、効率的な切り替えを行って低消費電流で且つ低電圧動作可能となる。   Furthermore, according to the oscillation circuit of the present invention as set forth in claim 9, efficient switching while preventing loss of clock pulse output due to switching of the oscillation gate with a relatively simple configuration by a specific configuration of the control circuit. Thus, low voltage operation is possible with low current consumption.

以下、本発明の最良の実施の形態を図面に基づいて説明する。
図１は、本発明の一実施の形態による発振回路を示す回路図である。
端子Ｘ１と端子Ｘ２との間には、図６の場合と同様に発振子ＸＬと帰還抵抗ＲＦとを並列接続し、端子Ｘ１とＧＮＤとの間および端子Ｘ２とＧＮＤとの間にそれぞれ容量Ｃ１、Ｃ２を設けている。また電源端子ＶＣＣにソースを接続し端子Ｘ１にゲートを接続すると共に端子Ｘ２にドレインを接続したＰＭＯＳトランジスタＰ１と、ＧＮＤにソースを接続し端子Ｘ１にゲートを接続すると共に端子Ｘ２にドレインを接続したＮＭＯＳトランジスタＮ１とによってＣＭＯＳ型発振ゲート１を構成している。また端子Ｘ２には入力しきい値電圧にヒステリシス特性を有すると共に、ＣＭＯＳ型発振ゲート１の出力端子の発振振動電圧を受けてパルス出力を行うシュミットゲートによる発振振幅検出手段３が設けられ、この発振振幅検出手段３の出力を出力端子ＣＫＯＵＴに接続している。 The best mode for carrying out the present invention will be described below with reference to the drawings.
FIG. 1 is a circuit diagram showing an oscillation circuit according to an embodiment of the present invention.
As in the case of FIG. 6, an oscillator XL and a feedback resistor RF are connected in parallel between the terminal X1 and the terminal X2, and a capacitor C1 is connected between the terminal X1 and GND and between the terminal X2 and GND. , C2 is provided. The PMOS transistor P1 has a source connected to the power supply terminal VCC, a gate connected to the terminal X1, and a drain connected to the terminal X2, and a source connected to GND, a gate connected to the terminal X1, and a drain connected to the terminal X2. A CMOS oscillation gate 1 is constituted by the NMOS transistor N1. Further, the terminal X2 is provided with an oscillation amplitude detecting means 3 by a Schmitt gate which has a hysteresis characteristic in the input threshold voltage and outputs a pulse in response to the oscillation oscillation voltage at the output terminal of the CMOS type oscillation gate 1. The output of the amplitude detector 3 is connected to the output terminal CKOUT.

電源端子ＶＣＣと端子Ｘ２との間には、電源端子ＶＣＣにソースを接続し端子Ｘ２にドレインを接続したＰＭＯＳトランジスタＰ２から成る負荷回路２が設けられ、このＰＭＯＳトランジスタＰ２は、制御回路４の出力によってそのゲート電圧を制御される。この制御回路４は、クロック入力端子ＩＮと、一端をＧＮＤに接続する容量Ｃ３、Ｃ４と、クロック入力端子ＩＮにゲートを接続し電源端子ＶＣＣにソースを接続すると共に容量Ｃ３のもう一端にドレインを接続したＰＭＯＳトランジスタＰ３と、クロック入力端子ＩＮからインバータＧ１を介してゲートを接続し容量Ｃ３とＰＭＯＳトランジスタＰ３の接続点にソースまたはドレインを接続し容量Ｃ４のもう一端にドレインまたはソースを接続したＰＭＯＳトランジスタＰ４とから構成され、容量Ｃ４とＰＭＯＳトランジスタＰ４との接続点が制御回路４の出力となっている。   Between the power supply terminal VCC and the terminal X2, there is provided a load circuit 2 comprising a PMOS transistor P2 having a source connected to the power supply terminal VCC and a drain connected to the terminal X2, and the PMOS transistor P2 is connected to the output of the control circuit 4. The gate voltage is controlled by. The control circuit 4 includes a clock input terminal IN, capacitors C3 and C4 having one end connected to GND, a gate connected to the clock input terminal IN, a source connected to the power supply terminal VCC, and a drain connected to the other end of the capacitor C3. A PMOS transistor P3 connected to the PMOS transistor P3 having a gate connected from the clock input terminal IN through the inverter G1, a source or drain connected to a connection point between the capacitor C3 and the PMOS transistor P3, and a drain or source connected to the other end of the capacitor C4 The connection point between the capacitor C4 and the PMOS transistor P4 is an output of the control circuit 4.

クロック入力端子ＩＮには出力端子ＣＫＯＵＴからのクロックパルスを入力する以外に、例えば出力端子ＣＫＯＵＴのクロックパルスを分周したパルス、あるいは当該発振回路を搭載したマイクロプロセッサ等のチップ外部からの入力であっても良い。また、ここではＣＭＯＳ型発振ゲート１にその停止制御を行うための制御端子を持たせていないが、他の実施の形態で示すように、これは必要に応じて付加すれば良い。   In addition to inputting the clock pulse from the output terminal CKOUT to the clock input terminal IN, for example, a pulse obtained by dividing the clock pulse of the output terminal CKOUT or an input from the outside of a chip such as a microprocessor equipped with the oscillation circuit. May be. Here, the CMOS type oscillation gate 1 is not provided with a control terminal for performing the stop control. However, as shown in other embodiments, this may be added as necessary.

次に、上述した発振回路の動作について説明する。
電源端子ＶＣＣに電圧が印加されると、まずＣＭＯＳ型発振ゲート１内のＮＭＯＳトランジスタＮ１と負荷回路２によるＮＭＯＳインバータ型の発振ゲート構成で発振起動が行われることになる。ＣＭＯＳ型発振ゲート１内のＰＭＯＳトランジスタＰ１がどの程度関与するかは、電源端子ＶＣＣに印加された電圧の大きさによる。その電圧が、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１の各しきい値電圧の和程度かそれを下回るものであれば、端子Ｘ１、Ｘ２の電位は少なくともＮＭＯＳトランジスタＮ１のしきい値電圧Ｖｔｈｎ以上にはバイアスされるから、その場合、ＰＭＯＳトランジスタＰ１側はほとんど遮断状態にあることになる。それに対して負荷回路２内のＰＭＯＳトランジスタＰ２は、制御回路４の出力容量Ｃ４によって電圧印加直後はＧＮＤレベルのゲートバイアスを受けるため、最初からＯＮ状態となってＮＭＯＳトランジスタＮ１の負荷回路として機能する。 Next, the operation of the above-described oscillation circuit will be described.
When a voltage is applied to the power supply terminal VCC, first, oscillation start-up is performed with an NMOS inverter type oscillation gate configuration by the NMOS transistor N1 and the load circuit 2 in the CMOS type oscillation gate 1. How much the PMOS transistor P1 in the CMOS oscillation gate 1 is involved depends on the magnitude of the voltage applied to the power supply terminal VCC. If the voltage is approximately equal to or less than the sum of the threshold voltages of the PMOS transistor P1 and the NMOS transistor N1, the potentials of the terminals X1 and X2 are biased to at least the threshold voltage Vthn of the NMOS transistor N1. Therefore, in this case, the PMOS transistor P1 side is almost cut off. On the other hand, the PMOS transistor P2 in the load circuit 2 receives the gate bias of the GND level immediately after the voltage is applied by the output capacitor C4 of the control circuit 4, so that it is turned on from the beginning and functions as a load circuit for the NMOS transistor N1. .

端子Ｘ１、Ｘ２の電位は、帰還抵抗ＲＦによって上述のＮＭＯＳインバータ型発振ゲートの論理しきい値電圧ＶＬＴに遷移し、ＮＭＯＳインバータ型発振ゲートと発振子ＸＬ間の正帰還ループが形成され、発振振幅が徐々に増幅されて行く。端子Ｘ２の発振振幅がまだ発振振幅検出手段３の入力しきい値電圧のヒステリシス幅に至らない場合は、発振振幅検出手段３の出力からクロックパルスが出力されることはなく、ＨｉｇｈもしくはＬｏｗレベルに固定されている。この状態では、制御回路４内のＰＭＯＳトランジスタＰ３あるいはＰＭＯＳトランジスタＰ４のいずれかがＯＦＦ状態で停止しているから、容量Ｃ４への充電パスが形成されることはなく、制御回路４出力電位はＧＮＤレベルを維持し、よって負荷回路２内のＰＭＯＳトランジスタＰ２はＯＮ状態に置かれる。   The potentials of the terminals X1 and X2 are shifted to the above-described logic threshold voltage VLT of the NMOS inverter type oscillation gate by the feedback resistor RF, and a positive feedback loop is formed between the NMOS inverter type oscillation gate and the oscillator XL, and the oscillation amplitude Is gradually amplified. When the oscillation amplitude of the terminal X2 has not yet reached the hysteresis width of the input threshold voltage of the oscillation amplitude detection means 3, the clock pulse is not output from the output of the oscillation amplitude detection means 3, and is set to the High or Low level. It is fixed. In this state, since either the PMOS transistor P3 or the PMOS transistor P4 in the control circuit 4 is stopped in the OFF state, a charging path to the capacitor C4 is not formed, and the output potential of the control circuit 4 is GND. The level is maintained, so that the PMOS transistor P2 in the load circuit 2 is placed in the ON state.

やがて端子Ｘ２の発振振幅が拡大し、発振振幅検出手段３のヒステリシス幅を超える振幅になると、発振振幅検出手段３は出力端子ＣＫＯＵＴにパルス出力を開始する。この時点から、当該発振回路を搭載したマイクロプロセッサなどにおいては出力端子ＣＫＯＵＴのクロックパルスをシステムクロックとして利用できることになり、それ以降は出力端子ＣＫＯＵＴのクロックパルス出力にパルスの欠損などが起きてはならない。   Eventually, when the oscillation amplitude at the terminal X2 increases and exceeds the hysteresis width of the oscillation amplitude detection means 3, the oscillation amplitude detection means 3 starts to output a pulse to the output terminal CKOUT. From this point, a microprocessor or the like equipped with the oscillation circuit can use the clock pulse at the output terminal CKOUT as a system clock, and thereafter, the clock pulse output at the output terminal CKOUT must not be lost. .

発振振幅検出手段３がパルス出力を開始すると、それを受けて制御回路４が動作を開始する。いまクロック入力端子ＩＮがＬｏｗレベル入力であった場合、クロック入力端子ＩＮにゲートを接続したＰＭＯＳトランジスタＰ３はＯＮ、またインバータＧ１によってクロック入力端子ＩＮの反転信号をゲートに印加されるＰＭＯＳトランジスタＰ４はＯＦＦとなって、容量Ｃ３側が電源端子ＶＣＣからＰＭＯＳトランジスタＰ３を介して充電される。次いで、クロック入力端子ＩＮがＨｉｇｈレベル入力となると、上述の場合とは逆にＰＭＯＳトランジスタＰ３がＯＦＦ、ＰＭＯＳトランジスタＰ４がＯＮとなり、容量Ｃ３の充電電荷がＰＭＯＳトランジスタＰ４を介して容量Ｃ４側へ分配され、容量Ｃ４の端子電位すなわち制御回路４出力電圧が上昇する。その出力電圧ＶＣ４は、次の数２の理論式で表される。   When the oscillation amplitude detecting means 3 starts to output a pulse, the control circuit 4 starts operating in response to this. When the clock input terminal IN is a low level input, the PMOS transistor P3 having the gate connected to the clock input terminal IN is ON, and the PMOS transistor P4 to which the inverted signal of the clock input terminal IN is applied to the gate by the inverter G1 is The capacitor C3 is charged from the power supply terminal VCC via the PMOS transistor P3. Next, when the clock input terminal IN becomes a high level input, the PMOS transistor P3 is turned off and the PMOS transistor P4 is turned on contrary to the above case, and the charge of the capacitor C3 is distributed to the capacitor C4 side via the PMOS transistor P4. As a result, the terminal potential of the capacitor C4, that is, the output voltage of the control circuit 4 increases. The output voltage VC4 is expressed by the following mathematical formula 2.

［数２］
ＶＣ４＝ＶＣＣ［１−｛Ｃ４／（Ｃ３＋Ｃ４）｝ｎ］
ここで、ＶＣＣは電源端子ＶＣＣに印加された電圧、ｎは容量Ｃ３から容量Ｃ４への電荷分配回数であり、これはすなわちクロック入力端子ＩＮの入力パルス数に相当する。 [Equation 2]
VC4 = VCC [1- {C4 / (C3 + C4)} n ]
Here, VCC is the voltage applied to the power supply terminal VCC, and n is the number of charge distributions from the capacitor C3 to the capacitor C4, which corresponds to the number of input pulses at the clock input terminal IN.

発振振幅検出手段３からのパルス出力によって、制御回路４の出力電圧ＶＣ４は数２に基づいて徐々に上昇することになるが、それを受けて負荷回路２内のＰＭＯＳトランジスタＰ２のゲート・ソース間電圧ＶＧＳは徐々に減少し、よってＰＭＯＳトランジスタＰ２すなわち負荷回路２の等価インピーダンスは徐々に増大していくことになる。その出力電圧ＶＣ４の電圧上昇率は、制御回路４内の容量Ｃ３、Ｃ４の容量比設定によって容易に決定することができ、その容量比を大きく設定することで負荷回路２の等価インピーダンスの変化率を小さく抑えることができる。従って、負荷回路２の等価インピーダンスが変化することに伴う端子Ｘ２の発振振幅の変動も軽微に抑えることができるので、発振振幅検出手段３は安定してパルス出力を継続できる。   The output voltage VC4 of the control circuit 4 gradually rises based on Equation 2 due to the pulse output from the oscillation amplitude detection means 3, but in response to this, the gate-source connection of the PMOS transistor P2 in the load circuit 2 The voltage VGS gradually decreases, and therefore the equivalent impedance of the PMOS transistor P2, that is, the load circuit 2, gradually increases. The voltage increase rate of the output voltage VC4 can be easily determined by setting the capacitance ratio of the capacitors C3 and C4 in the control circuit 4, and the change rate of the equivalent impedance of the load circuit 2 is set by setting the capacitance ratio large. Can be kept small. Therefore, since the fluctuation of the oscillation amplitude of the terminal X2 due to the change of the equivalent impedance of the load circuit 2 can be suppressed, the oscillation amplitude detector 3 can continue the pulse output stably.

やがて制御回路４の出力電圧ＶＣ４が電源端子ＶＣＣの電圧近傍まで上昇して、負荷回路２内ＰＭＯＳトランジスタＰ２のゲート・ソース間電圧ＶＧＳがそのしきい値電圧Ｖｔｈｐ以下となると、ＰＭＯＳトランジスタＰ２は遮断状態となり負荷回路２の等価インピーダンスは極めて大きなものとなり、負荷回路２とＮＭＯＳトランジスタＮ１とによるＮＭＯＳインバータは解消され、それ以降はＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とから成るＣＭＯＳ型発振ゲート１が発振を継続して行く。   Eventually, when the output voltage VC4 of the control circuit 4 rises to near the voltage of the power supply terminal VCC and the gate-source voltage VGS of the PMOS transistor P2 in the load circuit 2 becomes equal to or lower than the threshold voltage Vthp, the PMOS transistor P2 is cut off. As a result, the equivalent impedance of the load circuit 2 becomes extremely large, and the NMOS inverter formed by the load circuit 2 and the NMOS transistor N1 is eliminated. Thereafter, the CMOS type oscillation gate 1 composed of the PMOS transistor P1 and the NMOS transistor N1 oscillates. Go on going.

本実施の形態による発振回路は、上述したように負荷回路２を発振開始当初は第一の状態（ＯＮ状態）に置き、発振安定後は第二の状態（遮断状態）に切り替えるように構成し、しかも負荷回路２の状態を、ＣＭＯＳ型発振ゲートの出力端子からの発振パルス数に応じて上記第一の状態から上記第二の状態までを緩やかに段階的に遷移させるようにしたため、ＮＭＯＳインバータ型からＣＭＯＳ型発振ゲートへ連続して緩やかに移行させることができ、発振ゲート切り替えに伴う発振振幅の変動を軽微なものとすることができる。これにより発振ゲート切り替えに伴うクロックパルス出力の欠損を防止すると共に、負荷回路２の等価インピーダンスを徐々に増大させることにより、負荷回路２からＮＭＯＳトランジスタＮ１側への貫通電流を徐々に減少させることができ、効率的な発振ゲート切り替え動作を実現した低電圧動作に好適な発振回路を得ることができる。   As described above, the oscillation circuit according to the present embodiment is configured to place the load circuit 2 in the first state (ON state) at the beginning of oscillation and switch to the second state (cut-off state) after the oscillation is stabilized. In addition, since the state of the load circuit 2 is gradually and gradually changed from the first state to the second state according to the number of oscillation pulses from the output terminal of the CMOS type oscillation gate, the NMOS inverter It is possible to make a gradual transition from the type to the CMOS type oscillation gate continuously, and to make the fluctuation of the oscillation amplitude accompanying the oscillation gate switching small. This prevents loss of clock pulse output due to switching of the oscillation gate, and gradually increases the equivalent impedance of the load circuit 2, thereby gradually decreasing the through current from the load circuit 2 to the NMOS transistor N1. Therefore, it is possible to obtain an oscillation circuit suitable for low voltage operation that realizes an efficient oscillation gate switching operation.

また本実施の形態による発振回路は、制御回路４における負荷回路２への出力端子電圧を、発振パルス数に応じて第二の電源端子の電圧から第一の電源端子の電圧に向けて段階的に変化させるようにしたため、ＮＭＯＳインバータ型からＣＭＯＳ型発振ゲートへ連続して緩やかに移行させることができ、発振ゲート切り替えに伴う発振振幅の変動を軽微なものとすることができる。これにより発振ゲート切り替えに伴うクロックパルス出力の欠損を防止すると共に、負荷回路２の等価インピーダンスを徐々に増大させることにより、負荷回路２からＮＭＯＳトランジスタＮ１側への貫通電流を徐々に減少させることができ、効率的な発振ゲート切り替え動作を実現した低電圧動作に好適な発振回路を得ることができる。   In the oscillation circuit according to the present embodiment, the output terminal voltage to the load circuit 2 in the control circuit 4 is stepped from the voltage of the second power supply terminal to the voltage of the first power supply terminal according to the number of oscillation pulses. Therefore, it is possible to make a gradual transition from the NMOS inverter type to the CMOS type oscillation gate continuously, and to make the fluctuation of the oscillation amplitude accompanying the switching of the oscillation gate small. This prevents loss of clock pulse output due to switching of the oscillation gate, and gradually increases the equivalent impedance of the load circuit 2, thereby gradually decreasing the through current from the load circuit 2 to the NMOS transistor N1. Therefore, it is possible to obtain an oscillation circuit suitable for low voltage operation that realizes an efficient oscillation gate switching operation.

上述した負荷回路２としては、第一の電源端子ＶＣＣにソースを接続し電圧制御入力端子にゲートを接続すると共に、ＣＭＯＳ型発振ゲート１の出力端子にドレインを接続したＭＯＳトランジスタＰ２で構成したため、従来の発振回路と類似の構成で容易に実現することができる。また、制御回路４は、電源端子ＶＣＣと、入力端子ＩＮと、一端を基準電位に接続した第一の容量Ｃ３と、一端を基準電位に接続した第二の容量Ｃ４と、第一の容量Ｃ３のもう一端と電源端子ＶＣＣとの間に接続した第一のスイッチング手段Ｐ３と、この第一のスイッチング手段Ｐ３と第一の容量Ｃ３との接続点と第二の容量Ｃ４のもう一端との間に接続した第二のスイッチング手段Ｐ４とを備え、第一の電源端子と第二の電源端子のうち高電位側に電源端子ＶＣＣを接続し、第一のスイッチング手段Ｐ３と第二のスイッチング手段Ｐ４で入力端子の入力パルスに同期して排他的にＯＮ、ＯＦＦ動作を繰り返し、第二のスイッチング手段Ｐ４と第二の容量Ｃ４との接続点から電圧出力を得るように構成しているため、この具体的な制御回路４の構成によって比較的簡単な構成で発振ゲートの切り替えに伴うクロックパルス出力の欠損を防止しつつ、効率的な切り替えを行って低消費電流で且つ低電圧動作可能となる。   Since the load circuit 2 described above is composed of a MOS transistor P2 having a source connected to the first power supply terminal VCC, a gate connected to the voltage control input terminal, and a drain connected to the output terminal of the CMOS oscillation gate 1, This can be easily realized with a configuration similar to that of a conventional oscillation circuit. Further, the control circuit 4 includes a power supply terminal VCC, an input terminal IN, a first capacitor C3 having one end connected to the reference potential, a second capacitor C4 having one end connected to the reference potential, and a first capacitor C3. First switching means P3 connected between the other end of the first power supply terminal VCC and the power supply terminal VCC, and a connection point between the first switching means P3 and the first capacitor C3 and the other end of the second capacitor C4. A second switching means P4 connected to the first power supply terminal VCC is connected to the high potential side of the first power supply terminal and the second power supply terminal, and the first switching means P3 and the second switching means P4 are connected. In this configuration, the ON / OFF operation is exclusively repeated in synchronization with the input pulse of the input terminal, and the voltage output is obtained from the connection point between the second switching means P4 and the second capacitor C4. Specific control circuit 4 While preventing loss of clock pulses output associated with the switching of the oscillation gate with a relatively simple configuration by configuration, perform efficient switching becomes possible at low voltage operation with low current consumption.

本実施例においては、負荷回路２をＰＭＯＳトランジスタＰ２のみで構成したが、これに限定されるものではなく、例えば図６に示したようにＰＭＯＳトランジスタＰ２のドレインに抵抗を挿入しても良い。その場合、発振起動直後の負荷回路２の等価インピーダンスを該抵抗値で決めることができる。これに対して、負荷回路２をＰＭＯＳトランジスタＰ２のみで構成した場合、そのＷ／Ｌ定数設定によって所定の等価インピーダンスを設計することになる。   In this embodiment, the load circuit 2 is composed of only the PMOS transistor P2, but the present invention is not limited to this. For example, a resistor may be inserted in the drain of the PMOS transistor P2 as shown in FIG. In that case, the equivalent impedance of the load circuit 2 immediately after the oscillation is started can be determined by the resistance value. On the other hand, when the load circuit 2 is composed of only the PMOS transistor P2, a predetermined equivalent impedance is designed by setting the W / L constant.

図２は、本発明の他の実施の形態による発振回路を示す回路図である。
ＣＭＯＳ型発振ゲート１は、電源端子ＶＣＣにソースを接続し制御端子ＳＴＰＮにゲートを接続すると共に端子Ｘ２にドレインを接続したＰＭＯＳトランジスタＰ５と、ソースおよびドレインをＰＭＯＳトランジスタＰ５と並列接続すると共にゲートを端子Ｘ１に接続したＰＭＯＳトランジスタＰ６と、ＧＮＤにソースを接続し制御端子ＳＴＰＮにゲートを接続したＮＭＯＳトランジスタＮ２と、ＮＭＯＳトランジスタＮ２のドレインにソースを接続し端子Ｘ１にゲートを接続すると共に端子Ｘ２にドレインを接続したＮＭＯＳトランジスタＮ３とから、ＮＡＮＤ型論理ゲートのＣＭＯＳ型発振ゲート１を構成している。 FIG. 2 is a circuit diagram showing an oscillation circuit according to another embodiment of the present invention.
The CMOS oscillation gate 1 includes a PMOS transistor P5 having a source connected to the power supply terminal VCC, a gate connected to the control terminal STPN and a drain connected to the terminal X2, and a source and drain connected in parallel to the PMOS transistor P5 and a gate connected to the PMOS transistor P5. A PMOS transistor P6 connected to the terminal X1, an NMOS transistor N2 having a source connected to GND and a gate connected to the control terminal STPN, a source connected to the drain of the NMOS transistor N2, a gate connected to the terminal X1, and a terminal X2 The NAND type logic gate CMOS type oscillation gate 1 is constituted by the NMOS transistor N3 to which the drain is connected.

また、制御端子ＳＴＰＮに入力を接続したインバータＧ２と、負荷回路２内のＰＭＯＳトランジスタＰ２のゲートにドレインを接続しインバータＧ２の出力にゲートを接続すると共にＧＮＤにソースを接続したＮＭＯＳトランジスタＮ４と、第二のクロックパルス出力端子ＣＫ１と、端子Ｘ２にその入力を接続し出力端子ＣＫ１に出力を接続した第二の発振振幅検出手段５とが新たに設けられ、制御回路４のクロック入力端子ＩＮには発振振幅検出手段５側の出力パルスを印加するようにしている。ここで、発振振幅検出手段５の入力しきい値電圧のヒステリシス幅は、発振振幅検出手段３に比べて広く設定されているものとする。その他の構成は、先の実施の形態と同様であるので、同等物には同一符号を付けて詳細な説明を省略する。   Further, an inverter G2 having an input connected to the control terminal STPN, an NMOS transistor N4 having a drain connected to the gate of the PMOS transistor P2 in the load circuit 2, a gate connected to the output of the inverter G2, and a source connected to GND, A second clock pulse output terminal CK1 and a second oscillation amplitude detecting means 5 whose input is connected to the terminal X2 and whose output is connected to the output terminal CK1 are newly provided and connected to the clock input terminal IN of the control circuit 4. Applies an output pulse on the oscillation amplitude detecting means 5 side. Here, it is assumed that the hysteresis width of the input threshold voltage of the oscillation amplitude detector 5 is set wider than that of the oscillation amplitude detector 3. Since other configurations are the same as those of the previous embodiment, the same components are denoted by the same reference numerals, and detailed description thereof is omitted.

次に、上述した発振回路の動作について説明する。
電源端子ＶＣＣに電圧を印加し、制御端子ＳＴＰＮをＨｉｇｈ状態とすると、ＣＭＯＳ型発振ゲート１内のＮＭＯＳトランジスタＮ２がＯＮすると共に、ＮＭＯＳトランジスタＮ４がＯＦＦし、負荷回路２内のＰＭＯＳトランジスタＰ２がＯＮとなって、先の実施の形態の場合と同様、ＮＭＯＳインバータ型の発振ゲートが形成されて発振起動が行われる。端子Ｘ２の発振振幅が拡大し、発振振幅検出手段３の入力しきい値電圧のヒステリシス幅を超えたとき、出力端子ＣＫＯＵＴからクロックパルスが出力されるが、発振振幅検出手段５の入力しきい値電圧のヒステリシス幅まで至っていない段階では、出力端子ＣＫ１側はまだＨｉｇｈまたはＬｏｗレベルに固定された状態にある。従って、制御回路４も初期状態のままで容量Ｃ４への充電は行われないからＧＮＤレベル出力となっており、これを受けて負荷回路２内のＰＭＯＳトランジスタＰ２はＯＮ状態を継続する。 Next, the operation of the above-described oscillation circuit will be described.
When a voltage is applied to the power supply terminal VCC and the control terminal STPN is in a high state, the NMOS transistor N2 in the CMOS type oscillation gate 1 is turned on, the NMOS transistor N4 is turned off, and the PMOS transistor P2 in the load circuit 2 is turned on. Thus, as in the previous embodiment, an NMOS inverter type oscillation gate is formed to start oscillation. When the oscillation amplitude of the terminal X2 expands and exceeds the hysteresis width of the input threshold voltage of the oscillation amplitude detection means 3, a clock pulse is output from the output terminal CKOUT. At the stage where the voltage hysteresis width has not been reached, the output terminal CK1 side is still fixed to the High or Low level. Therefore, since the control circuit 4 is also in the initial state and the capacitor C4 is not charged, it is output at the GND level. In response to this, the PMOS transistor P2 in the load circuit 2 continues to be in the ON state.

やがて端子Ｘ２の発振振幅が発振振幅検出手段５の入力しきい値電圧のヒステリシス幅を超えるまで拡大すると、発振振幅検出手段５から出力端子ＣＫ１へパルス出力が開始され、これによって制御回路４も動作を開始する。発振振幅検出手段３側については、発振振幅検出手段５よりも入力しきい値電圧のヒステリシス幅が狭いため、端子Ｘ２の発振振幅に十分感応することができ、出力端子ＣＫＯＵＴからは継続的にクロックパルスを得ることができる。   Eventually, when the oscillation amplitude of the terminal X2 increases until it exceeds the hysteresis width of the input threshold voltage of the oscillation amplitude detection means 5, pulse output from the oscillation amplitude detection means 5 to the output terminal CK1 is started, whereby the control circuit 4 also operates. To start. On the oscillation amplitude detecting means 3 side, since the hysteresis width of the input threshold voltage is narrower than that of the oscillation amplitude detecting means 5, the oscillation amplitude of the terminal X2 can be sufficiently sensed, and the clock is continuously output from the output terminal CKOUT. A pulse can be obtained.

出力端子ＣＫ１のパルス出力によって、制御回路４は上述した数２の出力電圧ＶＣ４を出力し、負荷回路２の等価インピーダンスを徐々に増大させて行く。ここで、制御回路４内の容量Ｃ３、Ｃ４の容量比を下げて出力電位ＶＣ４の変化率を大きくすれば、負荷回路２の等価インピーダンスの増加率も大きくなり、負荷回路２が遮断状態になるタイミング、すなわちＣＭＯＳ型発振ゲートへの切り替えタイミングを早めることができる。しかし、それは負荷回路２の等価インピーダンス変化に伴う端子Ｘ２の振幅変動が大きくなることを意味する。先の実施の形態においては、その変動によって発振振幅検出手段３が一瞬でも感応できない状態が起こると、出力クロックパルスの欠損につながるため、切り替えタイミングの短縮については難しい面がある。   By the pulse output from the output terminal CK1, the control circuit 4 outputs the output voltage VC4 of the above formula 2 and gradually increases the equivalent impedance of the load circuit 2. Here, if the rate of change of the output potential VC4 is increased by lowering the capacitance ratio of the capacitors C3 and C4 in the control circuit 4, the rate of increase of the equivalent impedance of the load circuit 2 also increases, and the load circuit 2 enters the cutoff state. The timing, that is, the switching timing to the CMOS type oscillation gate can be advanced. However, this means that the amplitude variation of the terminal X2 accompanying the change in the equivalent impedance of the load circuit 2 becomes large. In the previous embodiment, if a state in which the oscillation amplitude detecting means 3 cannot be detected even for a moment due to the fluctuation occurs, the output clock pulse is lost, so that it is difficult to shorten the switching timing.

これに対して本実施の形態では、端子Ｘ２の振幅変動によってその出力パルスが停止するとすれば、入力しきい値電圧のヒステリシス幅の関係から発振振幅検出手段５側が先に停止することになる。そして発振振幅検出手段５側のパルス出力が停止すれば、制御回路４の動作も停止し、それ以上の負荷回路２の等価インピーダンス変化は抑止されるから、端子Ｘ２の発振振幅もそれ以上変動することはない。一方、発振検出手段５側の出力パルスが停止してもヒステリシス幅のより小さい発振振幅検出手段３側はパルス出力を維持することができるので、発振振幅検出手段３側はクロックパルス出力を継続して出力端子ＣＫＯＵＴからは欠損の無いクロックパルス得ることができ、やがて発振振幅が拡大し、再びの発振検振幅出手段５が感応し始めると制御回路の出力電圧が先程停止した状態からまた変化を始め、負荷回路の出力電圧をまた増加させ、再びＣＭＯＳ型発振ゲート１へと切り替えが進行することになるので、出力クロックパルスの欠損を確実に防止しつつ、自動的に最適なタイミングで効率的な発振ゲート切り替えを行うことができる。つまり、発振振幅の変動を発振振幅検出手段５によって感知し、負荷回路２の等価インピーダンスの変化を自律的に制御して発振振幅検出手段３側の安定動作を図ることになる。   On the other hand, in this embodiment, if the output pulse is stopped due to the amplitude fluctuation of the terminal X2, the oscillation amplitude detecting means 5 side stops first due to the hysteresis width of the input threshold voltage. When the pulse output on the oscillation amplitude detecting means 5 side is stopped, the operation of the control circuit 4 is also stopped and the equivalent impedance change of the load circuit 2 is further suppressed, so that the oscillation amplitude of the terminal X2 also fluctuates further. There is nothing. On the other hand, even if the output pulse on the oscillation detection means 5 side stops, the oscillation amplitude detection means 3 side having a smaller hysteresis width can maintain the pulse output, so the oscillation amplitude detection means 3 side continues to output the clock pulse. As a result, a clock pulse having no defect can be obtained from the output terminal CKOUT, and when the oscillation amplitude expands and the oscillation detection amplitude output means 5 starts to respond again, the output voltage of the control circuit changes again from the previously stopped state. First, the output voltage of the load circuit is increased again, and switching to the CMOS type oscillation gate 1 proceeds again. Therefore, the loss of the output clock pulse is surely prevented, and it is automatically performed at the optimum timing and efficiently. Can switch the oscillation gate. That is, a fluctuation in the oscillation amplitude is sensed by the oscillation amplitude detection means 5 and a change in the equivalent impedance of the load circuit 2 is autonomously controlled to achieve a stable operation on the oscillation amplitude detection means 3 side.

本実施の形態においては、制御端子ＳＴＰＮを設けてＣＭＯＳ型発振ゲート１をＮＡＮＤ論理ゲートの構成としたが、上述した初期動作に関しては特に必須用件ではなく、他の構成、例えばインバータやＮＯＲ論理ゲートであっても良い。この制御端子ＳＴＰＮは、当該発振回路を停止状態とするためのものである。図２において、制御端子ＳＴＰＮにＬｏｗレベルの信号を入力すると、発振ゲート１出力はＨｉｇｈ固定となって、端子Ｘ２を電源端子ＶＣＣレベルに固定する。またＮＭＯＳトランジスタＮ４がＯＮし、制御回路４内の容量Ｃ４の充電電荷を放電してその端子電圧をＧＮＤレベルとして初期状態に戻す。これによって、制御端子ＳＴＰＮをＨｉｇｈ入力として再び発振起動を行う際に、当初の電源投入時と同様に負荷回路２内ＰＭＯＳトランジスタＰ２をＯＮ状態から発振起動を開始することができる。   In the present embodiment, the control terminal STPN is provided and the CMOS type oscillation gate 1 is configured as a NAND logic gate. However, the above-described initial operation is not particularly essential, and other configurations such as an inverter and a NOR logic are used. It may be a gate. This control terminal STPN is for stopping the oscillation circuit. In FIG. 2, when a low level signal is input to the control terminal STPN, the output of the oscillation gate 1 is fixed to High and the terminal X2 is fixed to the power supply terminal VCC level. Further, the NMOS transistor N4 is turned on, the charge of the capacitor C4 in the control circuit 4 is discharged, and the terminal voltage is set to the GND level to return to the initial state. As a result, when the oscillation is started again with the control terminal STPN as a high input, the oscillation start can be started from the ON state of the PMOS transistor P2 in the load circuit 2 in the same manner as when the power is first turned on.

このような発振回路によれば、発振振幅検出手段３のパルス出力に応じて制御回路４の出力端子電圧を緩やかに変化させているため、発振振幅の変動を感知して負荷回路２の等価インピーダンス変化を自律的に制御することができるから発振ゲート１の切り替えタイミングの短縮を図ることも容易となり、先の実施の形態の効果に加え、さらに効率的な発振回路を得ることができる。   According to such an oscillation circuit, since the output terminal voltage of the control circuit 4 is gently changed according to the pulse output of the oscillation amplitude detecting means 3, the fluctuation of the oscillation amplitude is detected and the equivalent impedance of the load circuit 2 is detected. Since the change can be controlled autonomously, it becomes easy to shorten the switching timing of the oscillation gate 1, and in addition to the effects of the previous embodiment, a more efficient oscillation circuit can be obtained.

また、第二の発振振幅検出手段５のヒステリシス幅を第一の発振振幅検出手段３よりも大きくしたことにより、切り替え動作時の発振振幅変動に対して、これら発振振幅検出手段の出力パルスが停止するとすれば第二の発振検出手段５側が先にパルス出力を停止することになる。第二の発振振幅検出手段５の出力パルスが停止した場合、制御回路４の出力電圧変化が停止するから発振ゲート１の状態は同一状態に維持され、それ以上の発振振幅の変動は抑制され、一方、第二の発振検出手段５側の出力パルスが停止してもヒステリシス幅のより小さい第一の発振振幅検出手段３側はパルス出力を維持することができるので、クロックパルス出力を継続して得ることができ、やがて発振振幅が拡大し、再び第二の発振検振幅出手段５が感応し始めると制御回路４の出力電圧が先程停止した状態からまた変化を始め、負荷回路２の出力電圧をまた増加させ、再びＣＭＯＳ型発振ゲートへと切り替えが進行することになるので、出力クロックパルスの欠損を確実に防止しつつ、自動的に最適なタイミングで効率的な発振ゲート切り替えを行うことができる。   Further, since the hysteresis width of the second oscillation amplitude detecting means 5 is larger than that of the first oscillation amplitude detecting means 3, the output pulses of these oscillation amplitude detecting means are stopped with respect to the oscillation amplitude fluctuation during the switching operation. Then, the second oscillation detection means 5 side stops the pulse output first. When the output pulse of the second oscillation amplitude detecting means 5 is stopped, the output voltage change of the control circuit 4 is stopped, so that the state of the oscillation gate 1 is maintained in the same state, and further fluctuations in the oscillation amplitude are suppressed, On the other hand, even if the output pulse on the second oscillation detection means 5 side stops, the first oscillation amplitude detection means 3 side having a smaller hysteresis width can maintain the pulse output, so the clock pulse output is continued. When the oscillation amplitude expands and the second oscillation detection amplitude output means 5 starts to respond again, the output voltage of the control circuit 4 starts to change again from the state where it has been stopped, and the output voltage of the load circuit 2 Since the switching to the CMOS type oscillation gate will proceed again, the efficient oscillation gate automatically at the optimal timing while reliably preventing the loss of the output clock pulse. Toggles can be carried out.

図３は、本発明のさらに他の実施の形態による発振回路を示す回路図である。
この実施の形態は、図２に示した構成に加えて電源低下検出手段６を設け、またインバータＧ２をＮＡＮＤゲートＧ３に置換えて、その一方の入力端子を電源低下検出手段６の出力に接続したものである。この電源低下検出手段６は、制御回路４の出力ノードすなわち容量Ｃ４の端子ノードＡにアノードを接続したダイオードＤ１と、このダイオードＤ１のカソードとＧＮＤとの間に接続した容量Ｃ５と、一方の入力を電源端子ＶＣＣに接続すると共に他方の入力をダイオードＤ１のカソードにそれぞれ接続した電圧比較手段ＣＭＰとから構成され、この電圧比較手段ＣＭＰの出力が電源低下検出手段６の出力となってＮＡＮＤゲートＧ３の入力に接続している。その他の構成は、図２の場合と同様であるから同等物に同一符号を付けて詳細な説明を省略する。 FIG. 3 is a circuit diagram showing an oscillation circuit according to still another embodiment of the present invention.
In this embodiment, in addition to the configuration shown in FIG. 2, a power supply drop detecting means 6 is provided, the inverter G2 is replaced with a NAND gate G3, and one input terminal thereof is connected to the output of the power supply drop detecting means 6. Is. The power supply drop detecting means 6 includes a diode D1 having an anode connected to an output node of the control circuit 4, that is, a terminal node A of the capacitor C4, a capacitor C5 connected between the cathode and the GND of the diode D1, and one input. Is connected to the power supply terminal VCC and the other input is connected to the cathode of the diode D1, respectively, and the output of the voltage comparison means CMP becomes the output of the power supply drop detecting means 6 and the NAND gate G3. Connected to the input. Since other configurations are the same as those in FIG. 2, the same reference numerals are assigned to the equivalents, and detailed descriptions thereof are omitted.

発振振幅が拡大し、安定してＣＭＯＳ型発振ゲート１への切り替えも完了したとき、制御回路４の出力、すなわちノードＡはほぼ電源端子ＶＣＣと同電位となり、負荷回路２内のＰＭＯＳトランジスタＰ２はＯＦＦ状態となっている。このとき瞬停などによって一時的に電源端子ＶＣＣの電圧が低下した場合を考える。その電圧低下が、ＣＭＯＳ型発振ゲート１が発振を維持し得る電圧下限ＶＳＴＯＰを下回った場合、発振は停止する。   When the oscillation amplitude expands and the switching to the CMOS type oscillation gate 1 is completed stably, the output of the control circuit 4, that is, the node A becomes substantially the same potential as the power supply terminal VCC, and the PMOS transistor P2 in the load circuit 2 It is in the OFF state. Consider a case where the voltage at the power supply terminal VCC temporarily decreases due to a momentary power interruption or the like at this time. When the voltage drop falls below the voltage lower limit VSTOP at which the CMOS type oscillation gate 1 can maintain oscillation, the oscillation stops.

このとき、先の実施の形態の場合、制御回路４内の容量Ｃ４の充電電荷は、ＰＭＯＳトランジスタＰ４、Ｐ３の寄生ダイオードを介して電源端子ＶＣＣ側へ放電されることになる。但し、それは寄生ダイオードパスが形成されるような回路構成をとった場合であり、寄生ダイオードパスがなければ充電電荷はそのまま温存されることになる。しかし、寄生ダイオードの順電圧降下や、あるいは電源端子ＶＣＣの到達電圧（ＧＮＤまで低下するとは限らない）によって完全に放電されることはない。従って、その後電源端子ＶＣＣ電圧が当初の電圧に復帰したとき、既にノードＡはある電位に上昇していることになる。   At this time, in the case of the previous embodiment, the charge of the capacitor C4 in the control circuit 4 is discharged to the power supply terminal VCC side via the parasitic diodes of the PMOS transistors P4 and P3. However, this is a case where the circuit configuration is such that a parasitic diode path is formed. If there is no parasitic diode path, the charged charge is preserved as it is. However, it is not completely discharged by the forward voltage drop of the parasitic diode or the voltage reached by the power supply terminal VCC (not necessarily reduced to GND). Therefore, when the power supply terminal VCC voltage subsequently returns to the original voltage, the node A has already risen to a certain potential.

例えば電源端子ＶＣＣに２Ｖを印加して発振回路を動作させていたときに、印加電圧が１Ｖまで低下して発振が停止し、その後２Ｖに復帰した場合を想定してみる。上述した寄生ダイオードの順電圧降下を０．５Ｖ程度とすると、電圧低下時のノードＡは電源端子ＶＣＣ電圧（＝１Ｖ）＋順電圧降下（＝０．５Ｖ）となって１．５Ｖまでしか放電されないことになる。その後、印加電圧が２Ｖへ復帰した時点で、ノードＡは既に１．５Ｖの電位になっているため、負荷回路２内のＰＭＯＳトランジスタＰ２のゲート・ソース間電圧ＶＧＳは０．５Ｖとなってしまい、負荷回路２の等価インピーダンスがかなり高い状態からの発振起動を行うことになり、発振起動ができなくなる恐れがある。   For example, assume that when the oscillation circuit is operated by applying 2 V to the power supply terminal VCC, the applied voltage decreases to 1 V, oscillation stops, and then returns to 2 V. Assuming that the forward voltage drop of the parasitic diode is about 0.5V, the node A at the time of the voltage drop is discharged to 1.5V as the power supply terminal VCC voltage (= 1V) + forward voltage drop (= 0.5V). Will not be. Thereafter, when the applied voltage returns to 2V, the node A is already at a potential of 1.5V, so the gate-source voltage VGS of the PMOS transistor P2 in the load circuit 2 becomes 0.5V. Then, the oscillation is started from a state where the equivalent impedance of the load circuit 2 is quite high, and there is a possibility that the oscillation cannot be started.

これに対して図３に示した発振回路は、電源低下検出手段６により上述した問題を解決するようにしている。つまり、図３において、上述の如く発振ゲート切り替えが完了して、ノードＡがほぼ電源端子ＶＣＣ電圧に充電されたとき、ダイオードＤ１のカソードと容量Ｃ５の接続点であるノードＢの電位は、ノードＡからダイオードＤ１の順電圧降下分低い電位にある。電圧比較手段ＣＭＰは電源端子ＶＣＣ側の入力端子がノードＢ側の入力端子より高電位にあるときＨｉｇｈ出力するものとすると、電源端子ＶＣＣの電圧がダイオードＤ１の順電圧降下程度低下すると、電圧比較手段ＣＭＰ出力はＬｏｗ反転する。これを受けてＮＡＮＤゲートＧ３出力がＨｉｇｈとなり、ＮＭＯＳトランジスタＮ４がＯＮしてノードＡの充電電荷を放電する。これにより、その後印加電圧が復帰したとき、ノードＡはＧＮＤレベルにあるから、負荷回路２内ＰＭＯＳトランジスタＰ２がＯＮ状態となって初期の発振起動を行うことができる。   On the other hand, in the oscillation circuit shown in FIG. That is, in FIG. 3, when the oscillation gate switching is completed as described above and the node A is almost charged to the power supply terminal VCC voltage, the potential of the node B, which is the connection point between the cathode of the diode D1 and the capacitor C5, The voltage is lower than A by the forward voltage drop of the diode D1. Assuming that the voltage comparison means CMP outputs a high level when the input terminal on the power supply terminal VCC side is at a higher potential than the input terminal on the node B side, the voltage comparison means CMP compares the voltage at the power supply terminal VCC when the forward voltage drop of the diode D1 decreases. The means CMP output is inverted Low. In response to this, the output of the NAND gate G3 becomes High, the NMOS transistor N4 is turned ON, and the charge at the node A is discharged. As a result, when the applied voltage subsequently recovers, the node A is at the GND level, so that the PMOS transistor P2 in the load circuit 2 is turned on and the initial oscillation can be started.

この実施の形態では、ノードＡの電位がほぼ電源端子ＶＣＣの電圧に到達するため、比較基準電圧としてダイオードＤ１により電源端子ＶＣＣの電圧より若干低い電圧を作り、その比較基準電圧と電源端子ＶＣＣの電圧との比較によって、電源端子ＶＣＣの印加電圧低下を検出したが、電圧低下を検出する方法はこれに限定されるものではなく、例えば電圧比較手段ＣＭＰそのものに入力オフセット電圧を持たせるなどしても良い。   In this embodiment, since the potential of the node A almost reaches the voltage of the power supply terminal VCC, a voltage slightly lower than the voltage of the power supply terminal VCC is created by the diode D1 as the comparison reference voltage, and the comparison reference voltage and the power supply terminal VCC are Although a voltage drop applied to the power supply terminal VCC is detected by comparison with the voltage, the method for detecting the voltage drop is not limited to this. For example, the voltage comparator CMP itself has an input offset voltage. Also good.

このような発振回路によれば、第一の電源端子と第二の電源端子との間の電位差低下を検知したとき負荷回路２を第一の状態に戻す電源低下検出手段６、あるいは第一の電源端子と第二の電源端子との間の電位差低下を検知したとき制御回路４の出力端子電圧を第二の電源端子の電圧に初期化する電源低下検出手段６を設けたため、さらに、電源電圧が低下して発振が停止しても、電圧が復帰すれば再び発振を開始できるフォールトトレランスに優れた発振回路とすることができる。   According to such an oscillation circuit, when the potential difference between the first power supply terminal and the second power supply terminal is detected, the power supply drop detecting means 6 for returning the load circuit 2 to the first state, or the first The power supply voltage drop detecting means 6 is provided for initializing the output terminal voltage of the control circuit 4 to the voltage of the second power supply terminal when the potential difference between the power supply terminal and the second power supply terminal is detected. Even if the oscillation decreases and the oscillation stops, an oscillation circuit with excellent fault tolerance that can start oscillation again when the voltage is restored can be obtained.

図４は、本発明のさらに他の実施の形態による発振回路を示す回路図である。
この実施の形態では、図１に示した負荷回路２に替えて、負荷回路７を端子Ｘ２とＧＮＤとの間に設けている。負荷回路７は、ＧＮＤにソースを接続し制御回路４の出力にゲートを接続すると共に端子Ｘ２にドレインを接続したＮＭＯＳトランジスタＮ５で構成している。また制御回路４は、図１に示した構成に加えて、電源端子ＶＣＣにソースを接続すると共に容量Ｃ４とＰＭＯＳトランジスタＰ４との接続点にゲートを接続したＰＭＯＳトランジスタＰ７と、このＰＭＯＳトランジスタＰ７のドレインとＧＮＤとの間に接続した抵抗Ｒ１とを設け、ＰＭＯＳトランジスタＰ７のドレインと抵抗Ｒ１の接続点が制御回路４の出力としている。その他の構成は、図１の場合と同様であるから同等物に同一符号を付けて詳細な説明を省略する。 FIG. 4 is a circuit diagram showing an oscillation circuit according to still another embodiment of the present invention.
In this embodiment, in place of the load circuit 2 shown in FIG. 1, a load circuit 7 is provided between the terminal X2 and GND. The load circuit 7 includes an NMOS transistor N5 having a source connected to GND, a gate connected to the output of the control circuit 4, and a drain connected to the terminal X2. In addition to the configuration shown in FIG. 1, the control circuit 4 includes a PMOS transistor P7 having a source connected to the power supply terminal VCC and a gate connected to a connection point between the capacitor C4 and the PMOS transistor P4, and the PMOS transistor P7. A resistor R1 connected between the drain and GND is provided, and a connection point between the drain of the PMOS transistor P7 and the resistor R1 is an output of the control circuit 4. Since other configurations are the same as those in FIG. 1, the same reference numerals are given to the equivalents, and detailed descriptions thereof are omitted.

負荷回路７とＰＭＯＳトランジスタＰ１とによってＰＭＯＳインバータを構成して発振起動が行われることになる。すなわち、先の実施の形態と同様に発振起動時、制御回路４内の容量Ｃ４の端子電位はＧＮＤレベルにあるからＰＭＯＳトランジスタＰ７がＯＮし、制御回路４の出力としてはＨｉｇｈとなり、これを受けて負荷回路７内のＮＭＯＳトランジスタＮ５がＯＮ状態となる。やがて発振振幅が拡大し、出力端子ＣＫＯＵＴからクロックパルス出力が開始されると、制御回路４内の容量Ｃ４の端子電位ＶＣ４が徐々に上昇して行く。それに伴ってＰＭＯＳトランジスタＰ７のゲート・ソース間電圧ＶＧＳが減少し、ＰＭＯＳトランジスタＰ７の等価インピーダンスが増大するから、抵抗Ｒ１との分圧比が低下し、制御回路４の出力電位としては徐々に低下することになる。従って、負荷回路７内のＮＭＯＳトランジスタＮ５のゲート・ソース間電圧ＶＧＳも減少し、徐々にその等価インピーダンスが増大し、最終的にはＮＭＯＳトランジスタＮ５がＯＦＦ状態となって、ＰＭＯＳインバータ型からＣＭＯＳ型への発振ゲートの切り替えが完了する。   The load circuit 7 and the PMOS transistor P1 constitute a PMOS inverter to start oscillation. That is, as in the previous embodiment, when oscillation starts, the terminal potential of the capacitor C4 in the control circuit 4 is at the GND level, so the PMOS transistor P7 is turned on, and the output of the control circuit 4 is High, and this is received. As a result, the NMOS transistor N5 in the load circuit 7 is turned on. When the oscillation amplitude eventually increases and clock pulse output starts from the output terminal CKOUT, the terminal potential VC4 of the capacitor C4 in the control circuit 4 gradually increases. Accordingly, the gate-source voltage VGS of the PMOS transistor P7 decreases and the equivalent impedance of the PMOS transistor P7 increases, so that the voltage division ratio with the resistor R1 decreases, and the output potential of the control circuit 4 gradually decreases. It will be. Accordingly, the gate-source voltage VGS of the NMOS transistor N5 in the load circuit 7 also decreases, and its equivalent impedance gradually increases. Finally, the NMOS transistor N5 is turned off, so that the PMOS inverter type is changed to the CMOS type. Switching of the oscillation gate to is completed.

この実施の形態における発振回路は、負荷回路７をＧＮＤ側に設けた一例を示したものであり、上述した図２および図３に示した発振回路においても同様な負荷回路７による構成とすることも可能である。尚、図３に示した発振回路に適用した場合は、電圧比較手段ＣＭＰの比較基準電圧としては、図４における制御回路４内の容量Ｃ４の端子電位を用いることになる。   The oscillation circuit in this embodiment shows an example in which the load circuit 7 is provided on the GND side, and the oscillation circuit shown in FIG. 2 and FIG. Is also possible. When applied to the oscillation circuit shown in FIG. 3, the terminal potential of the capacitor C4 in the control circuit 4 in FIG. 4 is used as the comparison reference voltage of the voltage comparison means CMP.

図５は、本発明のさらに他の実施の形態による発振回路を示す回路図である。
電源端子ＶＣＣと端子Ｘ２との間には、ソースおよびドレインを並列接続したｎ個のＰＭＯＳトランジスタｐ１〜ｐｎから成る負荷回路２が設けられており、各ＰＭＯＳトランジスタｐ１〜ｐｎは、制御回路４の出力によってそれぞれのゲート電圧を制御される。制御回路４は、ｎビットシフトレジスタＳ１〜Ｓｎで構成し、これら各シフトレジスタＳ１〜Ｓｎの各ビット出力は負荷回路２内のＰＭＯＳトランジスタｐ１〜ｐｎのゲートにそれぞれ接続している。その他の構成は、先の実施の形態における同等物に同一符号を付けて詳細な説明を省略する。 FIG. 5 is a circuit diagram showing an oscillation circuit according to still another embodiment of the present invention.
Between the power supply terminal VCC and the terminal X2, a load circuit 2 composed of n PMOS transistors p1 to pn having a source and a drain connected in parallel is provided, and each of the PMOS transistors p1 to pn is connected to the control circuit 4. Each gate voltage is controlled by the output. The control circuit 4 includes n-bit shift registers S1 to Sn, and the bit outputs of the shift registers S1 to Sn are connected to the gates of the PMOS transistors p1 to pn in the load circuit 2, respectively. In other configurations, the same reference numerals are assigned to the equivalents in the previous embodiment, and detailed descriptions thereof are omitted.

１ビット目のシフトレジスタＳ１の入力は電源端子ＶＣＣ、すなわちＨｉｇｈに固定されており、発振振幅検出手段５の出力パルスの立ち上がりもしくは立ち下がりエッジに同期して、１ビット目のシフトレジスタＳ１の出力から順次Ｈｉｇｈ出力になる。しかし、シフトレジスタＳ１〜Ｓｎの各ビット出力は、発振開始前は全てＬｏｗ（０Ｖ）出力の状態にある。   The input of the shift register S1 of the first bit is fixed to the power supply terminal VCC, that is, High, and the output of the shift register S1 of the first bit is synchronized with the rising or falling edge of the output pulse of the oscillation amplitude detecting means 5 Sequentially becomes High output. However, all the bit outputs of the shift registers S1 to Sn are in a Low (0V) output state before the oscillation starts.

発振開始時、ＰＭＯＳトランジスタｐ１〜ｐｎは全てＯＮ状態にあり、つまり負荷回路２は第一の状態（ＯＮ）にある。その後、発振振幅が拡大し、発振振幅検出手段５がパルス出力を開始すると、その第一パルス目でシフトレジスタＳ１の出力がＨｉｇｈとなって、負荷回路２内のＰＭＯＳトランジスタｐ１がＯＦＦとなり、続いて第二パルス目でシフトレジスタＳ２の出力がＨｉｇｈとなってＰＭＯＳトランジスタｐ２がＯＦＦとなる。それ以降、同様に負荷回路２内のＰＭＯＳトランジスタｐ３〜ｐｎが順次ＯＦＦしてゆき、第ｎパルス目が到来した時点で全ＰＭＯＳトランジスタＯＦＦとなる。つまり、負荷回路２内は第二の状態（ＯＦＦ）となる。このようにして第一の状態から第二の状態に遷移させた遷移手段を構成していることになる。   At the start of oscillation, the PMOS transistors p1 to pn are all in the ON state, that is, the load circuit 2 is in the first state (ON). Thereafter, when the oscillation amplitude is expanded and the oscillation amplitude detecting means 5 starts to output a pulse, the output of the shift register S1 becomes High at the first pulse, and the PMOS transistor p1 in the load circuit 2 is turned OFF. At the second pulse, the output of the shift register S2 becomes High and the PMOS transistor p2 is turned off. Thereafter, similarly, the PMOS transistors p3 to pn in the load circuit 2 are sequentially turned off, and all the PMOS transistors are turned off when the nth pulse arrives. That is, the load circuit 2 is in the second state (OFF). In this way, a transition means for transitioning from the first state to the second state is configured.

このような構成の負荷回路２および制御回路４を有する発振回路によっても、負荷回路２を発振開始当初は第一の状態に置き、発振安定後は第二の状態に切り替えるように構成し、しかも負荷回路２の状態を、ＣＭＯＳ型発振ゲートの出力端子からの発振パルス数に応じて第一の状態から第二の状態までを緩やかに段階的に遷移させるようにしたため、ＮＭＯＳインバータ型からＣＭＯＳ型発振ゲートへ連続して緩やかに移行させることができ、段階的遷移によって負荷回路２のインピーダンスを徐々に増加させることができ、他の実施の形態と同様の効果を奏する。   The oscillation circuit having the load circuit 2 and the control circuit 4 configured as described above is also configured to place the load circuit 2 in the first state at the beginning of oscillation and switch to the second state after oscillation is stabilized. Since the state of the load circuit 2 is gradually changed from the first state to the second state in accordance with the number of oscillation pulses from the output terminal of the CMOS type oscillation gate, the NMOS inverter type is changed to the CMOS type. It is possible to make a gradual transition to the oscillation gate and to gradually increase the impedance of the load circuit 2 by the stepwise transition, and the same effect as in the other embodiments can be obtained.

本発明による発振回路は、図示の回路構成に限らず、携帯機器など電池駆動で用いられるマイクロプロセッサに搭載するのに好適な発振回路として用いることができる。また、上述した各実施の形態では、入力しきい値電圧にヒステリシス特性を有すると共にＣＭＯＳ型発振ゲート１の出力端子の発振振動電圧を受けてパルス出力を行う発振振幅検出手段３を設けているが、図６に示したようにＣＭＯＳ型発振ゲート１の入力端子の発振振動電圧を受けてパルス出力を行う発振振幅検出手段３としても同様である。   The oscillation circuit according to the present invention is not limited to the illustrated circuit configuration, and can be used as an oscillation circuit suitable for being mounted on a microprocessor used for battery driving such as a portable device. In each of the above-described embodiments, the oscillation amplitude detecting means 3 is provided which has a hysteresis characteristic in the input threshold voltage and receives the oscillation oscillation voltage at the output terminal of the CMOS oscillation gate 1 to output a pulse. As shown in FIG. 6, the same applies to the oscillation amplitude detection means 3 that receives the oscillation oscillation voltage at the input terminal of the CMOS type oscillation gate 1 and outputs a pulse.

本発明の一実施の形態による発振回路を示す回路図である。1 is a circuit diagram showing an oscillation circuit according to an embodiment of the present invention. 本発明の他の実施の形態による発振回路を示す回路図である。It is a circuit diagram which shows the oscillation circuit by other embodiment of this invention. 本発明のさらに他の実施の形態による発振回路を示す回路図である。FIG. 5 is a circuit diagram showing an oscillation circuit according to still another embodiment of the present invention. 本発明のさらに他の実施の形態による発振回路を示す回路図である。FIG. 5 is a circuit diagram showing an oscillation circuit according to still another embodiment of the present invention. 本発明のさらに他の実施の形態による発振回路を示す回路図である。FIG. 5 is a circuit diagram showing an oscillation circuit according to still another embodiment of the present invention. 従来の発振回路を示す回路図である。It is a circuit diagram which shows the conventional oscillation circuit.

符号の説明Explanation of symbols

１ ＣＭＯＳ型発振ゲート
２、７ 負荷回路
３、５ 発振振幅検出手段
４ 制御回路
６ 電源低下検出手段
ＸＬ 発振子
ＲＦ 帰還抵抗
Ｃ１〜Ｃ７ 容量
ＣＳ、ＳＴＰＮ 制御端子
ＣＫＯＵＴ、ＣＫ１ 出力端子
ＩＮ クロック入力端子
ＶＣＣ 電源端子
Ｒ１ 抵抗
Ｐ１〜Ｐ１２ ＰＭＯＳトランジスタ
Ｎ１〜Ｎ７ ＮＭＯＳトランジスタ
Ｇ１、Ｇ２、Ｇ４、Ｇ５、Ｇ７〜Ｇ９ インバータ
Ｇ３ ＮＡＮＤゲート
Ｇ６ シュミット型ＮＡＮＤゲート DESCRIPTION OF SYMBOLS 1 CMOS type oscillation gate 2, 7 Load circuit 3, 5 Oscillation amplitude detection means 4 Control circuit 6 Power supply fall detection means XL Oscillator RF feedback resistance C1-C7 Capacitance CS, STPN Control terminal CKOUT, CK1 Output terminal IN Clock input terminal VCC Power terminal R1 Resistance P1 to P12 PMOS transistor N1 to N7 NMOS transistor G1, G2, G4, G5, G7 to G9 Inverter G3 NAND gate G6 Schmitt type NAND gate

Claims (2)

第１の電源端子と第２の電源端子との間に接続したＣＭＯＳ型発振ゲートと、
上記第１の電源端子と上記ＣＭＯＳ型発振ゲートの出力端子との間に接続すると共に電圧制御入力端子を有し、その電圧制御入力端子電圧が上記第２の電源端子電圧から上記第１の電源端子電圧間で変化するとき、第１の電源端子電圧に近づくにつれてその等価インピーダンスが高くなる方向に変化する負荷回路と、
入力端子と出力端子を有し、さらにその入力端子への入カパルス数に応じてその出力端子電圧を上記第２の電源端子電圧から上記第１の電源端子電圧の方向へ変化させる機能を有し、その出力端子を上記負荷回路の電圧制御入力端子に接続した制御回路と、
上記ＣＭＯＳ型発振ゲートの入力または出力端子に接続する入力端子と、その入力端子の発振振動電圧に応じて発振パルスを出力する出力端子を有し、その入力しきい値電圧にヒステリシス幅を有する第１の発振振幅検出手段と、
上記ＣＭＯＳ型発振ゲートの入力または出力端子に接続する入力端子と、その入力端子の発振振動電圧に応じて発振パルスを出力する出力端子を有し、その入力しきい値電圧に上記第１の発振振幅検出手段よりも大なるヒステリシス幅を有する第２の発振振幅検出手段と、
上記ＣＭＯＳ型発振ゲートの入出力間に並列接続した発振子と、
を備え、上記制御回路の入力端子へ上記第２の発振振幅検出手段の出力端子からの発振パルスを入力するとともに、上記第１の発振振幅検出手段の出力端子からの発振パルスを発振回路の発振クロック出力として取り出すことを特徴とする発振回路。 A CMOS oscillation gate connected between the first power supply terminal and the second power supply terminal;
Said first power supply terminal and said to have a voltage control input terminal as well as connected between the output terminal of the CMOS oscillator gate, source and the voltage control input terminal voltage from the second power supply terminal voltage in the first A load circuit that changes in a direction in which its equivalent impedance increases as it approaches the first power supply terminal voltage when changing between the terminal voltages ;
It has an input terminal and an output terminal, and further has a function of changing the output terminal voltage from the second power supply terminal voltage to the first power supply terminal voltage in accordance with the number of input pulses to the input terminal. A control circuit having its output terminal connected to the voltage control input terminal of the load circuit;
An input terminal connected to the input or output terminal of the CMOS type oscillation gate, an output terminal for outputting an oscillation pulse in accordance with the oscillation oscillation voltage of the input terminal, and a hysteresis width in the input threshold voltage. 1 oscillation amplitude detecting means;
An input terminal connected to the input or output terminal of the CMOS type oscillation gate and an output terminal for outputting an oscillation pulse in accordance with the oscillation oscillation voltage of the input terminal, the input oscillation voltage being the first oscillation Second oscillation amplitude detecting means having a hysteresis width larger than that of the amplitude detecting means;
An oscillator connected in parallel between the input and output of the CMOS oscillation gate;
The oscillation pulse from the output terminal of the second oscillation amplitude detecting means is input to the input terminal of the control circuit, and the oscillation pulse from the output terminal of the first oscillation amplitude detecting means is oscillated from the oscillation circuit. An oscillation circuit characterized by being extracted as a clock output . 制御回路は、電源端子と、入力端子と、一端を基準電位に接続した第１の容量と、一端を基準電位に接続した第２の容量と、上記第１の容量のもう一端と上記電源端子との間に接続した第１のスイッチング手段と、この第１のスイッチング手段と上記第１の容量との接続点と上記第２の容量のもう一端との間に接続した第２のスイッチング手段とを備え、第１の電源端子と第２の電源端子のうち高電位側に上記電源端子を接続し、上記第１のスイッチング手段と上記第２のスイッチング手段を上記入力端子の入カパルスに同期して排他的にＯＮ、ＯＦＦ動作制御するように構成し、上記第２のスイッチング手段と上記第２の容量との接続点を出力端子としたことを特徴とする請求項１記載の発振回路。The control circuit includes a power supply terminal, an input terminal, a first capacitor having one end connected to the reference potential, a second capacitor having one end connected to the reference potential, the other end of the first capacitor, and the power supply terminal. First switching means connected between the first switching means and a second switching means connected between a connection point of the first switching means and the first capacitor and the other end of the second capacitor; The power supply terminal is connected to the high potential side of the first power supply terminal and the second power supply terminal, and the first switching means and the second switching means are synchronized with the input pulse of the input terminal. 2. The oscillation circuit according to claim 1, wherein the oscillation circuit is configured to exclusively control ON and OFF operations, and a connection point between the second switching means and the second capacitor is used as an output terminal.
JP2004287190A 2004-09-30 2004-09-30 Oscillator circuit Expired - Fee Related JP4266364B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2004287190A JP4266364B2 (en) 2004-09-30 2004-09-30 Oscillator circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004287190A JP4266364B2 (en) 2004-09-30 2004-09-30 Oscillator circuit

Publications (2)

Publication Number Publication Date
JP2006101385A JP2006101385A (en) 2006-04-13
JP4266364B2 true JP4266364B2 (en) 2009-05-20

Family

ID=36240748

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004287190A Expired - Fee Related JP4266364B2 (en) 2004-09-30 2004-09-30 Oscillator circuit

Country Status (1)

Country Link
JP (1) JP4266364B2 (en)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5208581B2 (en) * 2008-05-27 2013-06-12 京セラクリスタルデバイス株式会社 Oscillator
JP2010087571A (en) * 2008-09-29 2010-04-15 Nec Electronics Corp Oscillation circuit and method of controlling the same
CN107086602B (en) * 2017-05-25 2023-05-02 沈阳清能院清洁能源有限公司 Solar charge-discharge management grid-connected system
CN108964460A (en) * 2018-08-30 2018-12-07 成都锐成芯微科技股份有限公司 A kind of voltage-dropping type DC_DC converter circuit

Also Published As

Publication number Publication date
JP2006101385A (en) 2006-04-13

Similar Documents

Publication Publication Date Title
KR100618518B1 (en) Reset circuit
JP4947703B2 (en) Charge pump circuit
US7570091B2 (en) Power-on reset circuit
US20050258911A1 (en) Ring oscillation circuit
US6903590B2 (en) Pulse generating circuit and high-side driver circuit
GB2249412A (en) Substrate voltage generator for a semiconductor device
JP2002344242A (en) Voltage-controlled oscillator
KR100633332B1 (en) Negative voltage generator circuit
US7151419B2 (en) Oscillation-stop detection circuit, oscillation-stop detection system, electronic device, and oscillation-stop detection method
US9634608B2 (en) Crystal oscillation circuit and electronic timepiece
JP4266364B2 (en) Oscillator circuit
US7369006B2 (en) Applied voltage control circuit for voltage controlled oscillation circuit
US8736311B2 (en) Semiconductor integrated circuit
EP2482455A2 (en) Oscillation-stop detection circuit, semiconductor device, timepiece, and electronic device
JP4159570B2 (en) OSCILLATOR CIRCUIT, SEMICONDUCTOR DEVICE HAVING THE OSCILLATOR CIRCUIT, AND SEMICONDUCTOR MEMORY DEVICE HAVING THE OSCILLATOR CIRCUIT
JP3925788B2 (en) OSCILLATOR CIRCUIT, SEMICONDUCTOR DEVICE AND SEMICONDUCTOR MEMORY DEVICE HAVING THE OSCILLATOR CIRCUIT, AND METHOD FOR CONTROLLING THE OSCILLATOR CIRCUIT
JP4459663B2 (en) Electronics
JP4150095B2 (en) Oscillator circuit
JP3742345B2 (en) OSCILLATOR CIRCUIT, SEMICONDUCTOR DEVICE HAVING THE OSCILLATOR CIRCUIT, AND SEMICONDUCTOR MEMORY DEVICE HAVING THE OSCILLATOR CIRCUIT
US11641191B2 (en) Ring oscillator circuit
JP4573306B2 (en) Oscillator circuit
JP3129767B2 (en) Oscillation stop detection circuit
JP3964652B2 (en) Crystal oscillator
JP2000332586A (en) Power-on reset circuit
JP6312022B2 (en) Oscillation detection circuit and oscillation circuit

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060526

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20060926

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061101

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080813

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080902

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081030

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090210

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090216

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120227

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120227

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313115

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120227

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130227

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140227

Year of fee payment: 5

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees