JP3532494B2 - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor deviceInfo
- Publication number
- JP3532494B2 JP3532494B2 JP2000097957A JP2000097957A JP3532494B2 JP 3532494 B2 JP3532494 B2 JP 3532494B2 JP 2000097957 A JP2000097957 A JP 2000097957A JP 2000097957 A JP2000097957 A JP 2000097957A JP 3532494 B2 JP3532494 B2 JP 3532494B2
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- silicon oxide
- silicon
- film
- mask layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Formation Of Insulating Films (AREA)
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体装置の製造方
法に係り、特に、高耐圧半導体装置によく用いられる導
電プレートとシリコン基板に挟まれた酸化膜段差部の製
造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of manufacturing a stepped portion of an oxide film sandwiched between a conductive plate and a silicon substrate which are often used in high breakdown voltage semiconductor devices.
【０００２】[0002]
【従来の技術】ＤＭＯＳ（Ｄｏｕｂｌｅ−ｄｉｆｆｕｓ
ｅｄ ＭＯＳ）トランジスタの高耐圧化手法の１つとし
て、ゲート酸化膜上に形成した多結晶シリコン膜、即
ち、ゲート電極を厚いフィールド酸化膜上まで延ばした
導電プレートが形成される。この導電プレートをマスク
にしてドレイン領域となるＮ形シリコン基板の表面にＰ
形およびＮ形不純物をそれぞれイオン打込みとドライブ
インを行って、ボディ領域とソース領域を自己整合的に
形成してＤＭＯＳ構造が作製される。2. Description of the Related Art DMOS (Double-diffus)
As one of methods for increasing the breakdown voltage of an ed MOS) transistor, a polycrystalline silicon film formed on a gate oxide film, that is, a conductive plate in which a gate electrode is extended to a thick field oxide film is formed. Using this conductive plate as a mask, P is formed on the surface of the N-type silicon substrate to be the drain region.
A DMOS structure is manufactured by ion-implanting and N-type impurity and drive-in, respectively, to form the body region and the source region in a self-aligned manner.
【０００３】図３は、酸化膜段差上に導電プレートを備
えた高耐圧半導体装置の中でＤＭＯＳ構造を事例とし
た、従来の最も簡易な製造方法を示したものであり、１
はシリコン基板、２はシリコン酸化膜、３はマスク層、
４はゲート酸化膜、５は導電プレート（ゲート電極）、
６はボディ領域、７はソース領域、８はソース電極、９
はドレイン電極である。FIG. 3 shows a conventional and simplest manufacturing method using a DMOS structure as an example in a high breakdown voltage semiconductor device having a conductive plate on a step of an oxide film.
Is a silicon substrate, 2 is a silicon oxide film, 3 is a mask layer,
4 is a gate oxide film, 5 is a conductive plate (gate electrode),
6 is a body region, 7 is a source region, 8 is a source electrode, 9
Is a drain electrode.
【０００４】以上のように構成された半導体装置の製造
方法について説明する。図３（ａ）に示すように、ま
ず、Ｎ形のシリコン基板１の表面を熱酸化してシリコン
酸化膜２を形成する。シリコン酸化膜２上にレジスト膜
からなるマスク層３を形成した後、弗酸と弗化アンモニ
アの混合液に浸漬してシリコン酸化膜２を開口する。こ
の時、等方性エッチングのため、マスク層３下にはほぼ
シリコン酸化膜２の膜厚程度のアンダーカットが入る。A method of manufacturing the semiconductor device configured as described above will be described. As shown in FIG. 3A, first, the surface of the N-type silicon substrate 1 is thermally oxidized to form a silicon oxide film 2. After the mask layer 3 made of a resist film is formed on the silicon oxide film 2, the silicon oxide film 2 is opened by immersing it in a mixed solution of hydrofluoric acid and ammonia fluoride. At this time, due to the isotropic etching, an undercut of about the film thickness of the silicon oxide film 2 is formed under the mask layer 3.
【０００５】次に、マスク層３を除去した後、図３
（ｂ）に示すように、熱酸化してゲート酸化膜４を形成
し、続いて、化学気相成長法を用いて形成した多結晶シ
リコン膜にＮ形不純物をドーピングし、通常のリソグラ
フィーとドライエッチングを用いて、酸化膜段差部と、
シリコン酸化膜２およびゲート酸化膜４の端部を覆うよ
うに導電プレート５を形成する。Next, after removing the mask layer 3, FIG.
As shown in (b), the gate oxide film 4 is formed by thermal oxidation, and then the polycrystalline silicon film formed by the chemical vapor deposition method is doped with N-type impurities. By using etching, the oxide film step portion and
Conductive plate 5 is formed so as to cover the ends of silicon oxide film 2 and gate oxide film 4.
【０００６】続いて、図３（ｃ）に示すように、導電プ
レート５をマスクとして、Ｐ形とＮ形不純物をそれぞれ
イオン打込みおよびドライブインして、ゲート酸化膜４
下のシリコン基板１表面にボディ領域６とソース領域７
を形成する。更に、図３（ｄ）に示すように、ソース電
極８とドレイン電極９を形成する。Subsequently, as shown in FIG. 3C, the gate oxide film 4 is formed by ion-implanting and driving in P-type and N-type impurities, respectively, using the conductive plate 5 as a mask.
A body region 6 and a source region 7 are formed on the surface of the lower silicon substrate 1.
To form. Further, as shown in FIG. 3D, the source electrode 8 and the drain electrode 9 are formed.
【０００７】上記のような導電プレートが形成されたＤ
ＭＯＳ構造における電子なだれ降伏する電圧は、導電プ
レートによってシリコン基板表面に空乏領域が形成され
て降伏する電圧によってほぼ決まるとされ、ＩＥＥＥ
ＴＲＡＮＳＡＣＴＩＯＮ ＯＮ ＥＬＥＣＴＲＯＮ Ｄ
ＥＶＩＣＥＳ，ＶＯＬ．ＥＤ−２６，ＮＯ．３，ＰＰ２
０１−２０４，ＭＡＲＣＨ １９７９に記載されている
論文「Ｄｅｅｐ−Ｄｅｐｌｅｔｉｏｎ Ｂｒｅａｋｄｏ
ｗｎ Ｖｏｌｔａｇｅ Ｏｆ Ｓｉｌｉｃｏｎ−Ｄｉｏ
ｘｉｄｅ／Ｓｉｌｉｃｏｎ Ｍｏｓ Ｃａｐａｃｉｔｏ
ｒｓ」の中で、シリコン基板の不純物濃度とシリコン酸
化膜厚を与えることで計算されている。この計算結果か
らシリコン基板の不純物濃度を低くすれば、降伏電圧が
大きくなることは明らかである。D having the above-mentioned conductive plate formed thereon
It is said that the electron avalanche breakdown voltage in the MOS structure is almost determined by the breakdown voltage when the depletion region is formed on the surface of the silicon substrate by the conductive plate.
TRANSACTION ON ELECTRON D
EVICES, VOL. ED-26, NO. 3, PP2
01-204, MARCH 1979, "Deep-Depletion Breakdo".
wn Voltage Of Silicon-Dio
xide / Silicon Mos Capacito
It is calculated by giving the impurity concentration of the silicon substrate and the silicon oxide film thickness in “rs”. From this calculation result, it is apparent that the breakdown voltage increases when the impurity concentration of the silicon substrate is lowered.
【０００８】しかし、ＤＭＯＳＦＥＴの場合、オン抵抗
を下げて電流能力の向上を図るため、できる限りシリコ
ン基板の不純物濃度を高くすることが好ましく、高耐圧
で低オン抵抗のデバイスを得ることがデバイスを開発す
る上で大きな目標となっていた。However, in the case of a DMOSFET, it is preferable to increase the impurity concentration of the silicon substrate as much as possible in order to reduce the on-resistance and improve the current capability, and it is desirable to obtain a device having a high breakdown voltage and a low on-resistance. It was a big goal in development.
【０００９】この問題を解決する方法の１つとしては、
上記論文からも示されるように、導電プレート下のシリ
コン酸化膜厚を厚くすることである。しかし、シリコン
酸化膜を熱酸化のみで１μｍよりも厚くするのは限度が
ある。熱酸化膜の成長時間が膜厚の平方根にほぼ比例す
るため、炉の処理時間が長くなり、生産性が悪くなるた
めである。本発明者らは上記課題を解決するため、導電
プレート下のシリコン酸化膜を熱酸化膜と化学気相成長
法で作製したシリコン酸化膜の２層構造にすることを行
った。As one of the methods for solving this problem,
As shown in the above paper, the silicon oxide film thickness under the conductive plate is increased. However, there is a limit to making the silicon oxide film thicker than 1 μm only by thermal oxidation. This is because the growth time of the thermal oxide film is almost proportional to the square root of the film thickness, so the processing time of the furnace becomes long and the productivity deteriorates. In order to solve the above problems, the present inventors have made the silicon oxide film under the conductive plate a two-layer structure of a thermal oxide film and a silicon oxide film formed by a chemical vapor deposition method.
【００１０】図４は、上記２層構造を用いた酸化膜段差
部上に導電プレートを形成する製造方法を示したもので
あり、１はシリコン基板、３はマスク層、４はゲート酸
化膜、５は導電プレート（ゲート電極）、１０は第１の
シリコン酸化膜、１１は第２のシリコン酸化膜、１２は
絶縁膜、１３はＡｌ配線である。FIG. 4 shows a manufacturing method for forming a conductive plate on an oxide film step portion using the above-mentioned two-layer structure. 1 is a silicon substrate, 3 is a mask layer, 4 is a gate oxide film, Reference numeral 5 is a conductive plate (gate electrode), 10 is a first silicon oxide film, 11 is a second silicon oxide film, 12 is an insulating film, and 13 is an Al wiring.
【００１１】以上のように構成された半導体装置の製造
方法について、以下説明する。まず、図４（ａ）に示す
ように、Ｎ形のシリコン基板１の表面を熱酸化して第１
のシリコン酸化膜１０を形成し、続いて、第１のシリコ
ン酸化膜１０上に化学気相成長法を用いて第２のシリコ
ン酸化膜１１を形成する。この後、第２のシリコン酸化
膜１１の緻密化のため、Ｎ2雰囲気中で９００℃程度の
熱処理を入れる。A method of manufacturing the semiconductor device having the above structure will be described below. First, as shown in FIG. 4A, the surface of the N-type silicon substrate 1 is thermally oxidized to form a first
The silicon oxide film 10 is formed, and then the second silicon oxide film 11 is formed on the first silicon oxide film 10 by the chemical vapor deposition method. After that, in order to make the second silicon oxide film 11 dense, a heat treatment at about 900 ° C. is performed in an N 2 atmosphere.
【００１２】次に、図４（ｂ）に示すように、通常のリ
ソグラフィーを用いて第２のシリコン酸化膜１１上にレ
ジスト膜からなるマスク層３を形成した後、弗酸と弗化
アンモニアの混合液に浸漬、第２のシリコン酸化膜１１
と第１のシリコン酸化膜１０を順次エッチングしてシリ
コン基板１の表面を露出させる。Next, as shown in FIG. 4B, after a mask layer 3 made of a resist film is formed on the second silicon oxide film 11 by using ordinary lithography, hydrofluoric acid and ammonia fluoride are used. Immersion in mixed solution, second silicon oxide film 11
Then, the first silicon oxide film 10 is sequentially etched to expose the surface of the silicon substrate 1.
【００１３】次に、図４（ｃ）に示すように、マスク層
３を除去した後、熱酸化してゲート酸化膜４を形成し、
続いて、化学気相成長法を用いて形成した多結晶シリコ
ン膜にＮ形不純物をドーピングした後、通常のリソグラ
フィーとドライエッチングを用いて、酸化膜段差部と、
第２のシリコン酸化膜１１およびゲート酸化膜４の各端
部を覆うように導電プレート５を形成する。Next, as shown in FIG. 4C, after removing the mask layer 3, thermal oxidation is performed to form a gate oxide film 4.
Then, after doping the polycrystalline silicon film formed by using the chemical vapor deposition method with N-type impurities, using an ordinary lithography and dry etching, an oxide film step portion and
Conductive plate 5 is formed so as to cover each end of second silicon oxide film 11 and gate oxide film 4.
【００１４】この後、いくつかの工程を経て、図４
（ｄ）に示すように、導電プレート５上に絶縁膜１２を
形成し、更に、Ａｌ配線１３を導電プレート５と交差す
るように配設する場合もある。After this, several steps are carried out, and FIG.
As shown in (d), the insulating film 12 may be formed on the conductive plate 5, and the Al wiring 13 may be arranged so as to intersect with the conductive plate 5.
【００１５】[0015]
【発明が解決しようとする課題】しかし、本発明者らが
行った熱酸化膜と化学気相成長法を用いて形成したシリ
コン酸化膜の２層構造には、次のような問題があった。
即ち、図４（ｂ）に示すようにシリコン酸化膜をウエッ
トエッチングした後の酸化膜段差が急峻になることであ
る。However, the two-layer structure of the thermal oxide film and the silicon oxide film formed by the chemical vapor deposition method performed by the present inventors has the following problems. .
That is, as shown in FIG. 4B, the step of the oxide film becomes steep after the silicon oxide film is wet-etched.
【００１６】上記２層構造を弗酸と弗化アンモニアの混
合液に浸漬してウエットエッチングすると、上層の化学
気相成長法で形成したシリコン酸化膜のエッチレートは
熱酸化膜に比べ約２倍程度で、下層の熱酸化膜がエッチ
ング進行中のときもサイドエッチングされるため、上層
のシリコン酸化膜は実質的にオーバーエッチングされた
エッチング形状となる。したがって、エッチング時間が
長いほど垂直形状に近づいていくことになる。そして、
上層および下層のシリコン酸化膜の膜厚が双方とも大き
い程、高くて急峻な酸化膜段差形状になる。When the above two-layer structure is dipped in a mixed solution of hydrofluoric acid and ammonium fluoride and wet-etched, the etching rate of the upper silicon oxide film formed by chemical vapor deposition is about twice that of the thermal oxide film. To some extent, since the lower thermal oxide film is side-etched even while etching is in progress, the upper silicon oxide film has a substantially over-etched etching shape. Therefore, the longer the etching time, the closer to the vertical shape. And
The thicker both the upper and lower silicon oxide films are, the higher and steeper the oxide film step shape becomes.
【００１７】この酸化膜段差が急峻になると、段差上を
覆う膜の形状も急峻になり製造上の弊害が多くなる。例
えば、導電プレート上に絶縁膜を介してＡｌ配線が形成
される場合、ステップカバレージが悪くなったり、Ａｌ
配線をエッチングする際に、段差部に配線材料が残りや
すいといった点である。When the step of the oxide film becomes steep, the shape of the film covering the step becomes steep, which causes many problems in manufacturing. For example, when the Al wiring is formed on the conductive plate via the insulating film, the step coverage becomes worse,
This is because the wiring material is likely to remain on the step portion when the wiring is etched.
【００１８】本発明は、上記従来の問題点を解決するこ
とのできる、シリコン基板と導電プレートに挟まれる酸
化膜段差部を製造する方法を提供することを目的とす
る。An object of the present invention is to provide a method of manufacturing an oxide film step portion sandwiched between a silicon substrate and a conductive plate, which can solve the above-mentioned conventional problems.
【００１９】[0019]
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置の製造方法は、シリコン基板を
熱酸化して第１のシリコン酸化膜を形成する工程と、前
記第１のシリコン酸化膜上に化学気相成長法を用いて第
２のシリコン酸化膜を形成する工程と、前記第２のシリ
コン酸化膜の表面に燐をイオン打込みする工程と、前記
第２のシリコン酸化膜上に一部開口したマスク層を形成
する工程と、弗酸を含有した溶液に浸漬して前記マスク
層の開口部下の第２のシリコン酸化膜と第１のシリコン
酸化膜を順次エッチングして前記シリコン基板表面を露
出させる工程とを有することを特徴とするものである。To achieve the above object, a method of manufacturing a semiconductor device according to the present invention comprises a step of thermally oxidizing a silicon substrate to form a first silicon oxide film, and the first silicon oxide film. Forming a second silicon oxide film on the silicon oxide film by chemical vapor deposition; ion-implanting phosphorus on the surface of the second silicon oxide film; and the second silicon oxide film. A step of forming a mask layer having a partial opening above; and immersing the mask layer in a solution containing hydrofluoric acid to sequentially etch the second silicon oxide film and the first silicon oxide film under the opening of the mask layer, And exposing the surface of the silicon substrate.
【００２０】第２のシリコン酸化膜は、別の製造手段と
して化学気相成長法で形成した多結晶シリコン膜をすべ
て熱酸化して作製することも可能である。The second silicon oxide film can be produced by thermal oxidation of the polycrystalline silicon film formed by chemical vapor deposition as another manufacturing means.
【００２１】上記製造方法によれば、燐イオンのドーズ
量により、酸化膜段差の傾斜の角度を制御することがで
き、したがって、導電プレートとシリコン基板に挟まれ
た酸化膜段差部を高くて緩やかな形状に制御性良く作製
することができる。According to the above manufacturing method, the angle of inclination of the oxide film step can be controlled by the dose amount of phosphorus ions, and therefore the oxide film step portion sandwiched between the conductive plate and the silicon substrate is high and gentle. It can be manufactured in various shapes with good controllability.
【００２２】[0022]
【発明の実施の形態】以下、本発明の実施の形態につい
て、図を用いて詳細に説明する。図１は、本発明の実施
の形態で、シリコン酸化膜の２層構造を用いた酸化膜段
差部およびその上の導電プレートを形成する製造方法を
示したものであり、１はシリコン基板、３はマスク層、
４はゲート酸化膜、５は導電プレート（ゲート電極）、
１０は第１のシリコン酸化膜、１１は第２のシリコン酸
化膜、１２は絶縁膜、１３はＡｌ配線、１４は燐イオン
打込み領域である。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described in detail below with reference to the drawings. FIG. 1 shows an embodiment of the present invention, which shows a manufacturing method for forming an oxide film step and a conductive plate thereon using a two-layer structure of a silicon oxide film, where 1 is a silicon substrate and 3 is a silicon substrate. Is the mask layer,
4 is a gate oxide film, 5 is a conductive plate (gate electrode),
Reference numeral 10 is a first silicon oxide film, 11 is a second silicon oxide film, 12 is an insulating film, 13 is an Al wiring, and 14 is a phosphorus ion implantation region.
【００２３】以上のように構成された半導体装置の製造
方法について、以下説明する。まず、図１（ａ）に示す
ように、Ｎ形シリコン基板１の表面を１１００℃で１８
０分程度加湿酸化して１μｍ厚の第１のシリコン酸化膜
１０を形成する。続いて、第１のシリコン酸化膜１０上
に化学気相成長法を用いて無添加で１μｍ厚の第２のシ
リコン酸化膜１１を形成し、計２μｍ厚のシリコン酸化
膜を形成する、この後、第２のシリコン酸化膜の緻密化
のため、Ｎ2雰囲気中で９００℃の熱処理を行う。A method of manufacturing the semiconductor device configured as described above will be described below. First, as shown in FIG. 1 (a), the surface of the N-type silicon substrate 1 is exposed at 1100 ° C. for 18 hours.
The wet oxidation is performed for about 0 minutes to form a first silicon oxide film 10 having a thickness of 1 μm. Then, a second silicon oxide film 11 having a thickness of 1 μm is formed on the first silicon oxide film 10 by chemical vapor deposition without adding, and a silicon oxide film having a thickness of 2 μm is formed. In order to densify the second silicon oxide film, heat treatment is performed at 900 ° C. in an N 2 atmosphere.
【００２４】更に、第２のシリコン酸化膜１１の表面に
ドーズ量が５Ｅ＋１３〜５Ｅ＋１４（ｉｏｎｓ／ｃ
ｍ2）の範囲で加速エネルギーが１００kｅＶの条件で燐
をイオン打込みする。これによって、シリコン酸化膜の
極表面に深さ０．１μｍ程度の燐イオン打込み領域１４
を形成する。Further, the dose amount on the surface of the second silicon oxide film 11 is 5E + 13 to 5E + 14 (ions / c).
In the range of m 2 ), phosphorus is ion-implanted under the condition that the acceleration energy is 100 keV. As a result, the phosphorus ion implantation region 14 having a depth of about 0.1 μm is formed on the extreme surface of the silicon oxide film.
To form.
【００２５】続いて、図１（ｂ）に示すように、通常の
リソグラフィーを用いて第２のシリコン酸化膜１１上に
レジスト膜からなるマスク層３を形成した後、弗酸と弗
化アンモニアの混合液に浸漬し、第２のシリコン酸化膜
１１と第１のシリコン酸化膜１０を順次エッチングし
て、シリコン基板１の表面を露出させる。Subsequently, as shown in FIG. 1B, after a mask layer 3 made of a resist film is formed on the second silicon oxide film 11 by using ordinary lithography, a mask layer 3 made of a hydrofluoric acid and an ammonium fluoride is formed. The surface of the silicon substrate 1 is exposed by immersing it in the mixed solution and sequentially etching the second silicon oxide film 11 and the first silicon oxide film 10.
【００２６】このとき、シリコン酸化膜のエッチング形
状は緩やかなテーパーを有するようになる。このテーパ
ーの傾斜と燐イオンのドーズ量とは図５に示すような関
係があり、ドーズ量によって傾斜の角度θを制御するこ
とが可能である。At this time, the etching shape of the silicon oxide film has a gentle taper. The taper inclination and the phosphorus ion dose have a relationship as shown in FIG. 5, and the inclination angle θ can be controlled by the dose.
【００２７】本発明では、ドーパントとして燐を用いる
ことと、被エッチング膜として、熱酸化膜と化学気相成
長法を用いて作製したシリコン酸化膜の２層構造を用い
ることを特長としている。即ち、シリコン酸化膜の極表
面にイオン打込み時の照射損傷に加えて高濃度の燐が添
加されるので、後続の弗酸と弗化アンモニアによるエッ
チングの際、高濃度の燐が添加されたシリコン酸化膜の
エッチング速度は、無添加の場合に比べ大きくなること
も付加され、横方向のエッチング量が深さ方向に比べ増
加して傾斜の角度θが２０°程度までの緩やかなテーパ
ー形状が得られている。また、被エッチング膜を上記２
層構造にしていることは、熱酸化膜単独の場合のエッチ
ング形状に起こるシリコン酸化膜表面の側壁部分の窪み
を抑制することに効果がある。The present invention is characterized in that phosphorus is used as a dopant and a two-layer structure of a thermal oxide film and a silicon oxide film formed by a chemical vapor deposition method is used as a film to be etched. That is, since a high concentration of phosphorus is added to the extreme surface of the silicon oxide film in addition to the radiation damage at the time of ion implantation, during the subsequent etching with hydrofluoric acid and ammonium fluoride, silicon with a high concentration of phosphorus is added. The etching rate of the oxide film is also increased as compared with the case of not adding, and the etching amount in the lateral direction is increased as compared with the depth direction, and a gentle taper shape with an inclination angle θ up to about 20 ° is obtained. Has been. In addition, the film to be etched is
The layered structure is effective in suppressing the depression of the sidewall portion of the surface of the silicon oxide film that occurs in the etching shape when the thermal oxide film is used alone.
【００２８】本実施の形態における被エッチング膜で
は、燐イオンのドーズ量が５Ｅ＋１３〜５Ｅ＋１４（ｉ
ｏｎｓ／ｃｍ2）の範囲で、アンダーカット量は３．５
〜６μｍの範囲に制御することが可能である。また、ス
ライス面内のアンダーカット量のばらつきは少なくて良
好である。In the film to be etched according to the present embodiment, the dose amount of phosphorus ions is 5E + 13 to 5E + 14 (i).
ons / cm 2 ), the undercut amount is 3.5
It is possible to control in the range of ˜6 μm. Further, there is little variation in the amount of undercut in the slice plane, which is good.
【００２９】続いて、マスク層３を除去した後、図１
（ｃ）に示すように、熱酸化して０．１μｍ厚のゲート
酸化膜４を形成する。更に化学気相成長法を用いて形成
した多結晶シリコン膜にＰＯＣｌ3雰囲気中での熱処理
によってＮ形不純物をドーピングする。この後、通常の
リソグラフィーとドライエッチングを用いて、酸化膜段
差部と、第２のシリコン酸化膜１１およびゲート酸化膜
４の各端部を覆うように導電プレート５を形成する。Subsequently, after the mask layer 3 is removed, FIG.
As shown in (c), thermal oxidation is performed to form a gate oxide film 4 having a thickness of 0.1 μm. Further, the polycrystalline silicon film formed by the chemical vapor deposition method is doped with N-type impurities by heat treatment in a POCl 3 atmosphere. After that, the conductive plate 5 is formed so as to cover the step portion of the oxide film and the respective end portions of the second silicon oxide film 11 and the gate oxide film 4 by using ordinary lithography and dry etching.
【００３０】この後、いくつかの工程を経て、図１
（ｄ）に示すように、導電プレート５上に絶縁膜１２を
形成し、更に、Ａｌ配線１３を導電プレート５と交差す
るように配設する場合、酸化膜段差部がテーパーエッチ
ングで緩やかになっているので、ステップカバレージの
度合いを示す段差部と平坦部のＡｌ膜厚比はテーパーエ
ッチングがない場合の４０％に比べ６０％と向上するこ
とができる。また、Ａｌ配線１３をエッチングする際も
配線材料の残りがなく、製造を容易にすることができ
る。After this, through several steps, the process shown in FIG.
As shown in (d), when the insulating film 12 is formed on the conductive plate 5 and the Al wiring 13 is arranged so as to intersect with the conductive plate 5, the oxide film step portion is made gentle by taper etching. Therefore, the Al film thickness ratio of the step portion and the flat portion showing the degree of step coverage can be improved to 60% as compared with 40% in the case where there is no taper etching. Further, when the Al wiring 13 is etched, the wiring material does not remain, and the manufacturing can be facilitated.
【００３１】また、上記実施の形態における第２のシリ
コン酸化膜を形成する別の製造方法として、図２に示す
ように、多結晶シリコン膜１５を形成後、加湿酸化して
すべて第２のシリコン酸化膜１１にしても良い。As another manufacturing method for forming the second silicon oxide film in the above-mentioned embodiment, as shown in FIG. 2, after forming the polycrystalline silicon film 15, the polycrystalline silicon film 15 is wet-oxidized for the second silicon. The oxide film 11 may be used.
【００３２】また、上記実施の形態において、図１
（ｃ）におけるゲート酸化膜４を形成する前に、第１の
シリコン酸化膜１０と第２シリコン酸化膜１１の合計の
膜厚とゲート酸化膜４の中間の膜厚の熱酸化膜を形成し
た後、その酸化膜上にマスク層を形成してエッチングを
行い、シリコン酸化膜の段差を１ステップ増やして更に
段差を緩やかにしても良い。Further, in the above embodiment, FIG.
Before forming the gate oxide film 4 in (c), a thermal oxide film having a total film thickness of the first silicon oxide film 10 and the second silicon oxide film 11 and an intermediate film thickness of the gate oxide film 4 was formed. After that, a mask layer may be formed on the oxide film and etching may be performed to increase the step of the silicon oxide film by one step to further reduce the step.
【００３３】もちろん、本実施の形態におけるシリコン
基板は、シリコンエピタキシャル層、または誘電体分離
されたシリコン層であっても構わない。Of course, the silicon substrate in the present embodiment may be a silicon epitaxial layer or a dielectrically separated silicon layer.
【００３４】[0034]
【発明の効果】以上説明したように、本発明によれば、
導電プレートとシリコン基板に挟まれた酸化膜段差部を
高くて緩やかな形状に制御性良く作製することができ、
高耐圧のＤＭＯＳ構造に用いることによって、耐圧が高
くてオン抵抗の低いデバイスを実現することができる。As described above, according to the present invention,
The oxide film stepped portion sandwiched between the conductive plate and the silicon substrate can be formed in a high and gentle shape with good controllability.
By using it for a high breakdown voltage DMOS structure, a device having a high breakdown voltage and a low on-resistance can be realized.
【図１】本発明の実施の形態における半導体装置の製造
方法を示す工程断面図FIG. 1 is a process sectional view showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
【図２】本発明の第２のシリコン酸化膜の別の製造方法
を示す工程断面図FIG. 2 is a process sectional view showing another method for manufacturing a second silicon oxide film of the present invention.
【図３】従来の半導体装置の製造方法を示す工程断面図3A to 3D are process cross-sectional views showing a conventional method for manufacturing a semiconductor device.
【図４】従来の半導体装置の別の製造方法を示す工程断
面図FIG. 4 is a process sectional view showing another conventional method for manufacturing a semiconductor device.
【図５】酸化膜段差の傾斜と燐イオンのドーズ量の関係
を示す図FIG. 5 is a diagram showing the relationship between the slope of the oxide film step and the dose amount of phosphorus ions.
１ シリコン基板 ２ シリコン酸化膜 ３ マスク層 ４ ゲート酸化膜 ５ 導電プレート ６ ボディ領域 ７ ソース領域 ８ ソース電極 ９ ドレイン電極 １０ 第１のシリコン酸化膜 １１ 第２のシリコン酸化膜 １２ 絶縁膜 １３ Ａｌ配線 １４ 燐イオン打込み領域 1 Silicon substrate 2 Silicon oxide film 3 Mask layer 4 Gate oxide film 5 Conductive plate 6 Body area 7 Source area 8 Source electrode 9 Drain electrode 10 First silicon oxide film 11 Second silicon oxide film 12 Insulating film 13 Al wiring 14 Phosphorus ion implantation area
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−87134（ＪＰ，Ａ) 特開 昭50−11669（ＪＰ，Ａ) 特開 平３−50836（ＪＰ，Ａ) 特開 昭55−130174（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 658 ─────────────────────────────────────────────────── ─── Continuation of the front page (56) Reference JP-A-57-87134 (JP, A) JP-A-50-11669 (JP, A) JP-A-3-50836 (JP, A) JP-A-55- 130174 (JP, A) (58) Fields surveyed (Int.Cl. 7 , DB name) H01L 29/78 658
Claims (4)
酸化膜段差部を製造する方法であって、シリコン基板を
熱酸化して第１のシリコン酸化膜を形成する工程と、前
記第１のシリコン酸化膜上に化学気相成長法を用いて第
２のシリコン酸化膜を形成する工程と、前記第２のシリ
コン酸化膜の表面に燐をイオン打込みする工程と、前記
第２のシリコン酸化膜上に一部開口したマスク層を形成
する工程と、弗酸を含有した溶液に浸漬して前記マスク
層の開口部下の第２のシリコン酸化膜と第１のシリコン
酸化膜を順次エッチングして前記シリコン基板表面を露
出させる工程とを有することを特徴とする半導体装置の
製造方法。1. A method of manufacturing an oxide film step portion sandwiched between a silicon substrate and a conductive plate, comprising the steps of thermally oxidizing the silicon substrate to form a first silicon oxide film, and the first silicon oxide film. Forming a second silicon oxide film on the film by chemical vapor deposition; ion implanting phosphorus on the surface of the second silicon oxide film; and forming a second silicon oxide film on the second silicon oxide film. The step of forming a mask layer having a partial opening, and the step of immersing the mask layer in a solution containing hydrofluoric acid to sequentially etch the second silicon oxide film and the first silicon oxide film under the opening of the mask layer to form the silicon substrate. And a step of exposing the surface of the semiconductor device.
酸化膜段差部を製造する方法であって、シリコン基板を
熱酸化して第１のシリコン酸化膜を形成する工程と、前
記第１のシリコン酸化膜上に化学気相成長法を用いて多
結晶シリコン膜を形成する工程と、前記多結晶シリコン
膜をすべて熱酸化して第２のシリコン酸化膜を形成する
工程と、前記第２のシリコン酸化膜上に一部開口したマ
スク層を形成する工程と、弗酸を含有した溶液に浸漬し
て前記マスク層の開口部下の第２のシリコン酸化膜と第
１のシリコン酸化膜を順次エッチングして前記シリコン
基板表面を露出させる工程とを有することを特徴とする
半導体装置の製造方法。2. A method of manufacturing an oxide film step portion sandwiched between a silicon substrate and a conductive plate, comprising the steps of thermally oxidizing the silicon substrate to form a first silicon oxide film, and the first silicon oxide film. A step of forming a polycrystalline silicon film on the film by chemical vapor deposition, a step of thermally oxidizing the polycrystalline silicon film to form a second silicon oxide film, and a step of forming the second silicon oxide film. A step of forming a mask layer having a partial opening on the film; and immersing in a solution containing hydrofluoric acid to sequentially etch the second silicon oxide film and the first silicon oxide film under the opening of the mask layer. A step of exposing the surface of the silicon substrate, and a method of manufacturing a semiconductor device.
ン酸化膜の表面に燐をイオン打込みする工程を有するこ
とを特徴とする請求項２記載の半導体装置の製造方法。3. The method of manufacturing a semiconductor device according to claim 2, further comprising the step of ion-implanting phosphorus on the surface of the second silicon oxide film before forming the mask layer.
＋１４（ｉｏｎｓ／ｃｍ2）の範囲であることを特徴と
する請求項１または請求項３記載の半導体装置の製造方
法。4. The dose of phosphorus ions is 5E + 13 to 5E.
The method of manufacturing a semiconductor device according to claim 1 or 3, wherein the range is +14 (ions / cm 2 ).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000097957A JP3532494B2 (en) | 2000-03-31 | 2000-03-31 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000097957A JP3532494B2 (en) | 2000-03-31 | 2000-03-31 | Method for manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001284366A JP2001284366A (en) | 2001-10-12 |
| JP3532494B2 true JP3532494B2 (en) | 2004-05-31 |
Family
ID=18612513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000097957A Expired - Fee Related JP3532494B2 (en) | 2000-03-31 | 2000-03-31 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3532494B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111192916B (en) * | 2019-05-31 | 2023-06-09 | 深圳方正微电子有限公司 | Super barrier power device and manufacturing method thereof |
-
2000
- 2000-03-31 JP JP2000097957A patent/JP3532494B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001284366A (en) | 2001-10-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2551940B2 (en) | Method for manufacturing semiconductor device | |
| US6534365B2 (en) | Method of fabricating TDMOS device using self-align technique | |
| JPH0923010A (en) | Semiconductor element and its preparation | |
| JPH10214967A (en) | Manufacture of semiconductor device | |
| JP3532494B2 (en) | Method for manufacturing semiconductor device | |
| US7723784B2 (en) | Insulated gate semiconductor device and method for manufacturing the same | |
| JP3498431B2 (en) | Method for manufacturing semiconductor device | |
| JPH07245400A (en) | Field-effect transistor and its manufacture | |
| JPH0234936A (en) | Semiconductor device and its manufacture | |
| JP3105229B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP2931243B2 (en) | Method for manufacturing semiconductor device | |
| JP2002057118A (en) | Semiconductor device and its manufacturing method | |
| JP2001036071A (en) | Manufacture for semiconductor device | |
| JPH11168210A (en) | Manufacture of semiconductor device | |
| JPS6112390B2 (en) | ||
| JPS63305566A (en) | Semiconductor device and manufacture thereof | |
| JP3297102B2 (en) | Method of manufacturing MOSFET | |
| JP2002334939A (en) | Semiconductor device and method of manufacturing the same | |
| JP3319430B2 (en) | Method for manufacturing semiconductor device | |
| JPH01117066A (en) | Manufacture of mos type semiconductor device | |
| JPH033245A (en) | Manufacture of semiconductor device | |
| JPH0695573B2 (en) | Method for manufacturing semiconductor device | |
| JPH01140771A (en) | Manufacture of insulated-gate field-effect transistor | |
| JPS6197970A (en) | Semiconductor device and manufacture thereof | |
| JPH0697276A (en) | Manufacture of semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040226 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040302 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040303 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080312 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090312 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100312 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |