JP3105229B2 - Semiconductor device and manufacturing method thereof - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 50
- 238000004519 manufacturing process Methods 0.000 title claims description 22
- 239000010408 film Substances 0.000 claims description 125
- 239000012535 impurity Substances 0.000 claims description 93
- 239000000758 substrate Substances 0.000 claims description 52
- 230000005684 electric field Effects 0.000 claims description 48
- 238000005530 etching Methods 0.000 claims description 43
- 239000010409 thin film Substances 0.000 claims description 36
- 239000000969 carrier Substances 0.000 claims description 32
- 238000000034 method Methods 0.000 claims description 19
- 150000002500 ions Chemical class 0.000 claims description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 12
- 229920005591 polysilicon Polymers 0.000 claims description 12
- 239000011800 void material Substances 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 230000003213 activating effect Effects 0.000 claims description 3
- 238000010438 heat treatment Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 140
- 150000004767 nitrides Chemical class 0.000 description 51
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 23
- 238000000605 extraction Methods 0.000 description 23
- 229910052710 silicon Inorganic materials 0.000 description 23
- 239000010703 silicon Substances 0.000 description 23
- 230000008569 process Effects 0.000 description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 229910052814 silicon oxide Inorganic materials 0.000 description 12
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 10
- 239000002784 hot electron Substances 0.000 description 10
- 238000010586 diagram Methods 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 7
- 230000001133 acceleration Effects 0.000 description 5
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 5
- 230000008859 change Effects 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 230000009471 action Effects 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 231100000989 no adverse effect Toxicity 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
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Description
【発明の詳細な説明】 ［概要］ 半導体装置に関し、 ホットキャリアが発生するような強電界が集中する領
域においても、ホットキャリアによる素子の特性及び信
頼性の低下を防止することができる半導体装置を提供す
ることを目的とし、 半導体基板と、前記半導体基板上に設けられ、前記半
導体基板の強電界が集中する領域上に空隙を形成する絶
縁層とを有し、前記空隙により、前記強電界が集中する
領域に発生したホットキャリアが前記絶縁層中に注入、
捕獲されることを防止するように構成する。DETAILED DESCRIPTION OF THE INVENTION [Summary] Regarding a semiconductor device, a semiconductor device capable of preventing deterioration of element characteristics and reliability due to hot carriers even in a region where a strong electric field in which hot carriers are generated is concentrated. It is an object to provide a semiconductor substrate, comprising: a semiconductor substrate; and an insulating layer provided on the semiconductor substrate, the insulating layer forming a gap on a region where the strong electric field of the semiconductor substrate is concentrated. Hot carriers generated in the concentrated region are injected into the insulating layer,
It is configured to prevent being caught.
［産業上の利用分野］ 本発明は半導体装置及びその製造方法に関する。The present invention relates to a semiconductor device and a method for manufacturing the same.
近年の半導体集積回路の集積度の向上による素子の微
細化に伴い、素子内における局所的な電界の集中が顕著
になってきた。その結果、強電界の集中する領域でホッ
トキャリアが発生し、素子の信頼性を低下させるという
問題が起きている。そこで、ホットキャリアによる素子
の信頼性低下をいかに防止するかが大きな課題となって
いる。2. Description of the Related Art In recent years, with the miniaturization of elements due to the improvement in the degree of integration of semiconductor integrated circuits, local concentration of an electric field in the element has become remarkable. As a result, hot carriers are generated in a region where a strong electric field is concentrated, causing a problem that the reliability of the device is reduced. Therefore, how to prevent a decrease in the reliability of the device due to hot carriers is a major issue.
［従来の技術］ 従来の半導体装置における例えばホットエレクトロン
の発生を説明する。[Related Art] The generation of, for example, hot electrons in a conventional semiconductor device will be described.
従来のMOS型トランジスタでは、電界集中の緩和及び
ホットエレクトロンによる素子特性の劣化を防止するた
め、第16図（ａ）に示されるように、LDD（Lightly Dop
ed Drain−souce）構造が用いられている。In a conventional MOS transistor, as shown in FIG. 16 (a), an LDD (Lightly Dopant) is used to alleviate electric field concentration and prevent deterioration of device characteristics due to hot electrons.
ed Drain-source) structure is used.
即ち、フィールド酸化膜22によって素子分離されてい
る能動素子領域のｐ型シリコン基板21表面には、n-型低
濃度不純物領域23とn+型高濃度不純物領域24との二重構
造からなるｎ型ソース、ドレイン領域25が形成され、LD
D構造をなしている。これらｎ型ソース、ドレイン領域2
5のn-型低濃度不純物領域23に挟まれたチャネル領域26
上には、ゲート酸化膜27を介して、ゲート電極28が設け
られている。That is, an n - type low-concentration impurity region 23 and an n + -type high-concentration impurity region 24 have a double structure on the surface of the p-type silicon substrate 21 in the active element region separated by the field oxide film 22. The source and drain regions 25 are formed, and the LD
It has a D structure. These n-type source and drain regions 2
Channel region 26 interposed between n - type low concentration impurity regions 23 of 5
A gate electrode 28 is provided above via a gate oxide film 27.
また、このゲート電極28側壁にはサイドウォール層29
が形成されている。更に、全面には絶縁層31が堆積され
ており、この絶縁層31に開口したコンタクト窓を介し
て、ｎ型ソース、ドレイン領域25のn+型高濃度不純物領
域24上にソース、ドレイン電極32が形成されている。Further, a sidewall layer 29 is formed on the side wall of the gate electrode 28.
Are formed. Further, an insulating layer 31 is deposited on the entire surface, and a source / drain electrode 32 is formed on the n + -type high-concentration impurity region 24 of the n-type source / drain region 25 through a contact window opened in the insulating layer 31. Are formed.
このように、ｎ型ソース、ドレイン領域25がn-型低濃
度不純物領域23とn+型高濃度不純物領域24との二重構造
となっているため、特にドレイン領域近傍における強電
界の集中が緩和され、ホットエレクトロンの発生を抑制
している。As described above, since the n-type source / drain regions 25 have a double structure of the n − -type low-concentration impurity regions 23 and the n + -type high-concentration impurity regions 24, the concentration of the strong electric field particularly near the drain region is reduced. It is mitigated and the generation of hot electrons is suppressed.
［発明が解決しようとする課題］ しかし、半導体素子の微細化に伴い、上記従来のLDD
構造のMOS型トランジスタにおいても電界集中の緩和が
充分ではなくなり、その改善が必要となっている。[Problems to be solved by the invention] However, with the miniaturization of semiconductor elements, the above-mentioned conventional LDD
Even in the MOS transistor having the structure, the electric field concentration is not sufficiently reduced, and its improvement is required.
即ち、従来のLDD構造のMOS型トランジスタにおいて
は、その動作時に、ゲート電極28に印加されたゲート電
界により、チャネル領域26表面に電流の通り道であるチ
ャネル64が形成され、ｎ型ソース、ドレイン領域25間に
電流が流れるようになる。That is, in the conventional MOS type transistor having the LDD structure, at the time of operation, a channel 64 as a current path is formed on the surface of the channel region 26 by the gate electric field applied to the gate electrode 28, and the n-type source and drain regions The current will flow between 25.
ところが、特にドレイン領域近傍には大きな電界が集
中するため、この部分ではキャリア、例えば電子が大き
く加速される。そしてその運動エネルギーが1/2KT（Ｋ
はボルツマン定数、Ｔは絶対温度を示す。）を越える運
動エネルギーをもつようになると、いわゆるホットエレ
クトロンとなる。素子の微細化に伴うチャネル長の短縮
化により、キャリアのチャネル領域における衝突の確率
は小さくなるため、それだけ電子が加速されてホットエ
レクトロンの発生確率が大きくなる。However, since a large electric field is concentrated particularly near the drain region, carriers, for example, electrons are greatly accelerated in this portion. And the kinetic energy is 1 / 2KT (K
Indicates Boltzmann's constant, and T indicates absolute temperature. When the kinetic energy exceeds), it becomes so-called hot electrons. Since the probability of collision of carriers in the channel region is reduced by shortening the channel length accompanying the miniaturization of elements, electrons are accelerated accordingly and the generation probability of hot electrons is increased.
こうして発生したホットエレクトロンは、ドレイン近
傍での半導体原子との衝突による進路の変更と、ゲート
電極28からのクーロン力の作用によって、第16図（ｂ）
に示されるように、LDD構造のゲート電極28側壁のサイ
ドウォール層29内部に注入されるようになる。The hot electrons generated in this way change their course due to collision with semiconductor atoms near the drain, and act due to the Coulomb force from the gate electrode 28, as shown in FIG.
As shown in FIG. 7, the ions are injected into the sidewall layer 29 on the side wall of the gate electrode 28 having the LDD structure.
このようにしてサイドウォール層29底面に注入されて
トラップされた電荷量が次第に増加してくると、n-型低
濃度不純物領域23表面をｐ形反転させ、チャネル電流の
流れを阻害するようになる。このようなメカニズムによ
り、MOS型トランジスタの特性及び信頼性が低下するこ
とになる。When the amount of charges injected and trapped in the bottom surface of the sidewall layer 29 gradually increases in this manner, the surface of the n − -type low-concentration impurity region 23 is inverted to the p-type, and the flow of the channel current is hindered. Become. Due to such a mechanism, the characteristics and reliability of the MOS transistor decrease.
また、バイポーラ型トランジスターにおいても、ベー
スとエミッタの接する界面付近において、MOS型トラン
ジスターの場合と類似したメカニズムによって、素子の
劣化が発生する。Also in a bipolar transistor, near the interface where the base and the emitter are in contact with each other, the element is deteriorated by a mechanism similar to that of the MOS transistor.
例えばベース抵抗を小さくし、コレクタ−ベース間容
量等の寄生容量を小さくするセルフアライン（Self−al
ign）構造のバイポーラ型トランジスタを用いて説明す
る。For example, self-alignment (Self-al) to reduce the base resistance and the parasitic capacitance such as the collector-base capacitance
ign) A description will be given using a bipolar transistor having a structure.
第17図（ａ）はこのバイポーラ型トランジスタを示す
断面図、第17図（ｂ）はその一部拡大図である。FIG. 17A is a cross-sectional view showing the bipolar transistor, and FIG. 17B is a partially enlarged view thereof.
ｐ型シリコン基板41上にn+型コレクタ埋込み層42が埋
め込まれ、このn+型コレクタ埋込み層42上にn-型コレク
ター領域43及びn+型コレクタコンタクト領域45がフィー
ルド酸化膜44によって分離して形成され、n-型コレクタ
領域43表面にはp+型外部ベース領域46及びp-型内部ベー
ス領域47が形成され、p-型内部ベース領域47表面にはn+
型エミッタ領域48が形成されている。そしてp+型外部ベ
ース領域46上及びn+型エミッタ領域48上には、それぞれ
ｐ型及びｎ型の不純物がドープされたポリシリコン層か
らなるベース引出し電極49及びエミッタ引出し電極50が
形成されている。An n + -type collector buried layer 42 is buried on a p-type silicon substrate 41, and an n − -type collector region 43 and an n + -type collector contact region 45 are separated on the n + -type collector buried layer 42 by a field oxide film 44. formed Te, n - type collector region 43 surface p + type outer base region 46 and the p - type internal base region 47 is formed, p - the type internal base region 47 surface n +
A mold emitter region 48 is formed. On the p + -type external base region 46 and the n + -type emitter region 48, a base extraction electrode 49 and an emitter extraction electrode 50 made of polysilicon layers doped with p-type and n-type impurities are formed, respectively. I have.
また、全面を覆う絶縁層51に開口したコンタクト窓を
介して、n+型コレクタコンタクト領域45上、ベース引出
し電極49上及びエミッタ引出し電極50上には、それぞれ
Alからなるコレクタ電極52、ベース電極53及びエミッタ
電極54が形成されている。In addition, through a contact window opened in the insulating layer 51 covering the entire surface, on the n + -type collector contact region 45, on the base extraction electrode 49, and on the emitter extraction electrode 50, respectively.
A collector electrode 52, a base electrode 53, and an emitter electrode 54 made of Al are formed.
いま、ベース電極53とエミッタ電極54との間に逆バイ
アスが印加されると、p-型内部ベース領域47とn+型エミ
ッタ領域48との接合部分に空乏層が形成される。このと
き、セルフアライン構造の特徴からp+型外部ベース領域
46とn+型エミッタ領域48とに挟まれたp-型内部ベース領
域47の長さが短いため、形成される空乏層の幅は比較的
狭い。従って、ベース−エミッタ間に高電界が印加され
ると、空乏層内で対発生したキャリアがこの高電界によ
って加速されてホットキャリアとなる。そしてその一部
はp-型内部ベース領域47上の絶縁層51中に注入され、ト
ラップされる。例えば正孔が絶縁層51中にトラップされ
るとp-型内部ベース領域47表面がｎ形反転し、ベース抵
抗が高くなり、ひいては表面の空間電荷領域における再
結合が増加し、電流増幅率hFEを低下させてしまう。Now, when a reverse bias is applied between the base electrode 53 and the emitter electrode 54, a depletion layer is formed at the junction between the p − type internal base region 47 and the n + type emitter region 48. At this time, due to the feature of the self-aligned structure, the p + type external base region
Since the length of the p − type internal base region 47 between the n + type emitter region 48 and the n − type emitter region 48 is short, the width of the formed depletion layer is relatively small. Therefore, when a high electric field is applied between the base and the emitter, carriers generated in pairs in the depletion layer are accelerated by the high electric field to become hot carriers. Then, a part thereof is injected into the insulating layer 51 on the p − -type internal base region 47 and trapped. For example, when holes are trapped in the insulating layer 51, the surface of the p − type internal base region 47 is n-type inverted, the base resistance increases, and recombination in the space charge region on the surface increases, and the current amplification factor h FE will be reduced.
このようにしてバイポーラ型トランジスタにおいて
も、MOS型トランジスタと同様にホットキャリアの発生
による素子特性の劣化が生じる。As described above, in the bipolar transistor as well, the device characteristics are deteriorated due to the generation of hot carriers as in the case of the MOS transistor.
そこで本発明は、ホットキャリアが発生するような強
電界が集中する領域においても、ホットキャリアによる
素子の特性及び信頼性の低下を防止することができる半
導体装置及びその製造方法を提供することを目的とす
る。Therefore, an object of the present invention is to provide a semiconductor device and a method of manufacturing the same, which can prevent the characteristics and reliability of an element from being deteriorated by hot carriers even in a region where a strong electric field in which hot carriers are generated is concentrated. And
［課題を解決するための手段］ 第１図及び第２図は、それぞれ本発明の原理説明図で
ある。[Means for Solving the Problems] FIGS. 1 and 2 are explanatory diagrams each illustrating the principle of the present invention.
第１図において、半導体基板11表面に、局所的な強電
界が集中する領域12が形成されている。このような強電
界の集中は、例えば強い逆バイアスが印加されたpn接合
に形成される空乏層内等に発生する。そして半導体基板
11上には絶縁層13が設けられているが、この半導体基板
11の強電界が集中する領域12表面と絶縁層13底面との間
には空隙14が形成されている。In FIG. 1, a region 12 where a local strong electric field is concentrated is formed on the surface of a semiconductor substrate 11. Such a strong electric field concentration occurs, for example, in a depletion layer formed at a pn junction to which a strong reverse bias is applied. And semiconductor substrate
An insulating layer 13 is provided on the semiconductor substrate 11.
A gap 14 is formed between the surface of the region 12 where the strong electric field 11 is concentrated and the bottom surface of the insulating layer 13.
このように本発明は半導体基板11の強電界が集中する
領域12上に空隙14が形成されている点に特徴がある。As described above, the present invention is characterized in that the air gap 14 is formed on the region 12 of the semiconductor substrate 11 where the strong electric field is concentrated.
次に、動作を説明する。 Next, the operation will be described.
いま、強電界が集中する領域12内に注入されてきたキ
ャリア又は強電界が集中する領域12内において対発生し
たキャリアは、この強電界によって加速されて大きな運
動エネルギーをもつホットキャリアとなる。そしてこの
ホットキャリアは強電界が集中する領域12内の半導体原
子と衝突して進路を変更する。このとき、例えば半導体
基板11上方からクーロン力の作用が加わったりすると、
一定方向への例えば上方への進路変更の確率は特に高く
なる。Now, carriers injected into the region 12 where the strong electric field is concentrated or carriers generated as a pair in the region 12 where the strong electric field is concentrated are accelerated by the strong electric field to become hot carriers having large kinetic energy. The hot carriers collide with semiconductor atoms in the region 12 where the strong electric field is concentrated, and change the course. At this time, for example, when an action of Coulomb force is applied from above the semiconductor substrate 11,
The probability of a course change in a certain direction, for example, upward, is particularly high.
しかし、この強電界が集中する領域12上には空隙14が
形成されているため、強電界が集中する領域12からホッ
トキャリアが飛び出し、空隙14を突き抜けて絶縁層13に
注入されることはない。即ち、強電界が集中する領域12
上に、ホットキャリアをトラップする絶縁層13が存在し
ないため、ホットキャリアが発生しても電荷の蓄積が生
ぜず、従って特性や信頼性を低下させることもない。However, since the air gap 14 is formed on the region 12 where the strong electric field is concentrated, hot carriers jump out of the region 12 where the strong electric field is concentrated and do not penetrate through the gap 14 and be injected into the insulating layer 13. . That is, the region 12 where the strong electric field is concentrated
In addition, since there is no insulating layer 13 for trapping hot carriers, even if hot carriers are generated, no charge is accumulated, and therefore, the characteristics and reliability are not reduced.
また、第２図においては、半導体基板11上に絶縁層13
が設けられ、半導体基板11の強電界が集中する領域12表
面と絶縁層13底面との間に空隙14が形成されているのは
上記第１図と同じであるが、この型劇14内の強電界が集
中する領域12上に絶縁薄膜15が形成されている。In FIG. 2, the insulating layer 13 is formed on the semiconductor substrate 11.
Is formed between the surface of the region 12 of the semiconductor substrate 11 where the strong electric field is concentrated and the bottom surface of the insulating layer 13 as in FIG. An insulating thin film 15 is formed on a region 12 where a strong electric field is concentrated.
このように本発明は強電界が集中する領域12上に絶縁
薄膜15を介して空隙14が形成されていてもよい。As described above, in the present invention, the void 14 may be formed on the region 12 where the strong electric field is concentrated, with the insulating thin film 15 interposed therebetween.
次に、動作を説明する。 Next, the operation will be described.
強電界が集中する領域12上に絶縁薄膜15が形成されて
いるため、強電界によって発生したホットキャリアの一
部は絶縁薄膜15中に蓄積される。しかし絶縁薄膜15はそ
の膜厚が極めて薄くかつその上方が空隙14となっている
ため、絶縁薄膜15に蓄積される電荷量を極めて小さく抑
制することができ、また一定量の電荷が蓄積されるとそ
れ以上の電荷の蓄積は生じない。Since the insulating thin film 15 is formed on the region 12 where the strong electric field is concentrated, a part of the hot carriers generated by the strong electric field is accumulated in the insulating thin film 15. However, since the thickness of the insulating thin film 15 is extremely thin and the space 14 is formed above the insulating thin film 15, the amount of charge stored in the insulating thin film 15 can be suppressed to a very small value, and a certain amount of charge is stored. And no more charge accumulation.
従って、この蓄積電荷量を所定の値以下に抑制するこ
とにより、特性及び信頼性を低下させることが可能とな
る。Therefore, by suppressing the accumulated charge amount to a predetermined value or less, characteristics and reliability can be reduced.
また、半導体基板11の強電界が集中する領域12表面を
真空又は空気に晒すことが望ましくない場合は、絶縁薄
膜15の存在によってその表面が保護される。When it is not desirable to expose the surface of the region 12 of the semiconductor substrate 11 where the strong electric field is concentrated to vacuum or air, the surface is protected by the presence of the insulating thin film 15.
［作用］ 本発明は、局所的に強電界が集中する領域12上に、空
隙14を設けるか又は絶縁薄膜15を介して空隙14を設ける
ことにより、強電界が集中する領域12に発生するホット
キャリアが注入されトラップされる絶縁層自体が存在し
ないため、ホットキャリアが絶縁層中に累積的に蓄積さ
れることはなくなる。[Function] The present invention provides a hot air generated in the region 12 where the strong electric field is concentrated by providing the space 14 or the space 14 via the insulating thin film 15 on the region 12 where the strong electric field is locally concentrated. Since there is no insulating layer itself in which carriers are injected and trapped, hot carriers are not accumulated in the insulating layer.
これにより、強電界が集中する領域において発生する
ホットキャリアに起因する半導体装置の特性及び信頼性
の劣化を防止することができる。This can prevent the characteristics and reliability of the semiconductor device from deteriorating due to hot carriers generated in a region where a strong electric field is concentrated.
［実施例］ 以下、本発明を図示する実施例に基づいて具体的に説
明する。[Examples] Hereinafter, the present invention will be specifically described based on the illustrated examples.
（１）第１の実施例 第３図（ａ）は本発明の第１の実施例によるMOS型ト
ランジスタを示す断面図、第３図（ｂ）はその一部拡大
図である。(1) First Embodiment FIG. 3 (a) is a sectional view showing a MOS transistor according to a first embodiment of the present invention, and FIG. 3 (b) is a partially enlarged view thereof.
ｐ型シリコン基板21表面は、フィールド酸化膜22によ
って素子分離されている。そしてその能動素子領域のｐ
型シリコン基板21表面には、n-型低濃度不純物領域23と
n+型高濃度不純物領域24との二重構造からなるｎ型ソー
ス、ドレイン領域25が形成され、LDD構造をなしてい
る。これらｎ型ソース、ドレイン領域25のn-型低濃度不
純物領域23に挟まれたチャネル領域26上には、ゲート酸
化膜27を介して、ゲート電極28が設けられている。The surface of the p-type silicon substrate 21 is isolated by a field oxide film 22. And p of the active element region
N - type low-concentration impurity region 23
An n-type source / drain region 25 having a double structure with the n + -type high-concentration impurity region 24 is formed to form an LDD structure. A gate electrode 28 is provided on the channel region 26 between the n − -type low-concentration impurity regions 23 of the n-type source and drain regions 25 via a gate oxide film 27.
また、このゲート電極28側壁にはサイドウォール層29
が形成されている。そしてこのサイドウォール層29下部
には、空隙30が形成されている点に、本実施例の特徴が
ある。従って、ｎ型ソース、ドレイン領域25のn-型低濃
度不純物領域23上は空隙30となっていて、サイドウォー
ル層29は存在していない。Further, a sidewall layer 29 is formed on the side wall of the gate electrode 28.
Are formed. This embodiment is characterized in that a gap 30 is formed below the sidewall layer 29. Therefore, the air gap 30 is formed on the n − -type low-concentration impurity region 23 of the n-type source / drain region 25, and the sidewall layer 29 does not exist.
更に、全面に絶縁層31が堆積されていて、この空隙30
の口を塞いでいる。そしてこの絶縁層31に開口したコン
タクト窓を介して、ｎ型ソース、ドレイン領域25のn+型
高濃度不純物領域24上にソース、ドレイン電極32が形成
されている。Further, an insulating layer 31 is deposited on the entire surface,
Is blocking his mouth. Source and drain electrodes 32 are formed on the n + -type high-concentration impurity regions 24 of the n-type source and drain regions 25 through contact windows opened in the insulating layer 31.
このように第１の実施例によれば、ｎ型ソース、ドレ
イン領域25のn-型低濃度不純物領域23表面とサイドウォ
ール層29底面との間に空隙30が形成されているため、強
電界集中によって発生したホットエレクトロンが半導体
原子と衝突して進路を変更しても、ゲート電極28からの
クーロン力の作用を受けても、n-型低濃度不純物領域23
表面から飛び出し空隙14を突き抜けてサイドウォール層
29に注入されトラップされることはない。As described above, according to the first embodiment, since the gap 30 is formed between the surface of the n − -type low-concentration impurity region 23 of the n-type source / drain region 25 and the bottom surface of the sidewall layer 29, Even if the hot electrons generated by the concentration collide with the semiconductor atoms to change the course, or receive the action of Coulomb force from the gate electrode 28, the n - type low concentration impurity region 23
The sidewall layer protrudes from the surface and penetrates the voids 14
It is injected into 29 and not trapped.
また、仮に空隙30を抜けてサイドウォール層29に一部
のホットエレクトロンがトラップされたとしてもトラッ
プされた電荷は空隙30の距離離れたサイドウォール層29
の中にしか存在できないので、トラップ電荷は空隙14の
分だけ離れたところからしか基板にクーロン力の作用を
及ぼせない。従ってその影響は格段に小さくなる。Even if some hot electrons are trapped in the sidewall layer 29 through the gap 30, the trapped charges are not removed from the sidewall layer 29 apart from the gap 30.
Therefore, trapped charges can exert a Coulomb force effect on the substrate only from a position separated by the gap 14. Therefore, the effect is significantly reduced.
従って、素子の微細化に伴うチャネル長の短縮化によ
りホットエレクトロンの発生確率が大きくなっても、サ
イドウォール層29底面に注入されトラップされた電荷量
によってn-型低濃度不純物領域23表面がｐ形反転してLD
D構造のMOS型トランジスタの特性及び信頼性が低下する
ことを防止することができる。Therefore, even if the generation probability of hot electrons increases due to the shortening of the channel length due to the miniaturization of the element, the surface of the n − -type low-concentration impurity region 23 becomes p LD with inverted shape
It is possible to prevent the characteristics and reliability of the MOS transistor having the D structure from being lowered.
次に、第３図に示すMOS型トランジスタの第１の実施
例による製造方法を、第４図を用いて説明する。Next, a method of manufacturing the MOS transistor shown in FIG. 3 according to the first embodiment will be described with reference to FIG.
ｐ型シリコン基板21の能動素子領域に積層した厚さ20
0Åのパッド酸化膜と厚さ1000ÅのCVD窒化膜とをマスク
として、全面を温度900℃でウエット酸化して、厚さ約5
000Åのフィールド酸化膜22を形成する。続いて、燐酸
ボイル及びHF（フッ酸）によってCVD窒化膜及びパッド
酸化膜をそれぞれ除去した後、フィールド酸化膜22によ
って分離した能動素子領域のｐ型シリコン基板21上に、
HCl（塩酸）酸化によって厚さ50〜300Åのゲート酸化膜
27を形成する（第４図（ａ）参照）。Thickness 20 laminated on active element region of p-type silicon substrate 21
Using a pad oxide film of 0 mm and a CVD nitride film of 1000 mm thickness as a mask, the entire surface is wet-oxidized at 900 ° C. to a thickness of about 5 mm.
A field oxide film 22 of 000 mm is formed. Subsequently, after removing the CVD nitride film and the pad oxide film with a boiled phosphoric acid and HF (hydrofluoric acid), respectively, on the p-type silicon substrate 21 in the active element region separated by the field oxide film 22,
50-300mm thick gate oxide film by HCl (hydrochloric acid) oxidation
27 are formed (see FIG. 4A).
次いで、全面に厚さ4000Åのポリシリコン層28aを堆
積した後（第４図（ｂ）参照）、ｐ型或いはｎ型不純物
を拡散して導電性をもたせるこのポリシリコン層28aを
所定の形状にパターニングしてゲート電極28を形成する
（第４図（ｃ）参照）。続いて、フィールド酸化膜22及
びゲート電極28をマスクとして、加速電圧60keV、ドー
ズ量３×1013cm-2の条件でAs（ヒ素）＋イオンを注入す
る。これによりｐ型シリコン基板21表面にn-型低濃度不
純物領域23を形成する（第４図（ｄ）参照）。Then, after a polysilicon layer 28a having a thickness of 4000 ° is deposited on the entire surface (see FIG. 4 (b)), the polysilicon layer 28a for diffusing p-type or n-type impurities and having conductivity is formed into a predetermined shape. The gate electrode 28 is formed by patterning (see FIG. 4 (c)). Subsequently, using the field oxide film 22 and the gate electrode 28 as a mask, As (arsenic) + ions are implanted under the conditions of an acceleration voltage of 60 keV and a dose of 3 × 10 13 cm −2 . Thus, an n − -type low-concentration impurity region 23 is formed on the surface of the p-type silicon substrate 21 (see FIG. 4D).
次いで、厚さ500〜1000ÅのCVD窒化膜及び厚さ2000〜
3000ÅのCVD酸化膜を順に成長させた後、異方性エッチ
ングを行ない、ゲート電極28側壁及びこのゲート電極28
近傍のゲート酸化膜27上にCVD窒化膜33を残存させ、ま
たこのCVD窒化膜33上にCVD酸化膜からなるサイドウォー
ル層34を形成する。Next, a CVD nitride film having a thickness of 500 to 1000 mm and a thickness of 2000 to
After sequentially growing a CVD oxide film having a thickness of 3000 mm, anisotropic etching is performed, and the side wall of the gate electrode 28 and the gate electrode 28 are formed.
The CVD nitride film 33 is left on the neighboring gate oxide film 27, and a sidewall layer 34 made of a CVD oxide film is formed on the CVD nitride film 33.
続いて、フィールド酸化膜22、ゲート電極28、CVD窒
化膜33及びサイドウォール層34をマスクとして、加速電
圧60keV、ドーズ量１〜５×1015cm-2の条件でAs+イオン
を注入し、ｐ型シリコン基板21表面にn+型高濃度不純物
領域24を形成する。Subsequently, using the field oxide film 22, the gate electrode 28, the CVD nitride film 33, and the sidewall layer 34 as a mask, As + ions are implanted under the conditions of an acceleration voltage of 60 keV and a dose of 1 to 5 × 10 15 cm −2 , An n + -type high-concentration impurity region 24 is formed on the surface of the p-type silicon substrate 21.
こうしてｐ型シリコン基板21表面にはn-型低濃度不純
物領域23とn+型高濃度不純物領域24との２重構造からな
るｎ型ソース、ドレイン領域25が形成される。また、こ
れらｎ型ソース、ドレイン領域25に挟まれたチャネル領
域26が形成される（第４図（ｅ）参照）。Thus, on the surface of the p-type silicon substrate 21, n-type source and drain regions 25 having a double structure of the n − -type low concentration impurity region 23 and the n + -type high concentration impurity region 24 are formed. Further, a channel region 26 sandwiched between these n-type source / drain regions 25 is formed (see FIG. 4 (e)).
次いで、燐酸を用いたコントロールエッチングによ
り、シリコン酸化膜からなるサイドウォール層34及びゲ
ート酸化膜27とのエッチング速度の差を利用して、CVD
窒化膜33のみを選択的に除去し、サイドウォール層34と
ゲート酸化膜27との間に隙間を形成する。このとき、CV
D窒化膜33のエッチングがゲート電極28にまで達してゲ
ート電極28側壁が露出しないように制御する。なお、こ
のときサイドウォール層34上部におけるゲート電極28と
の間のCVD窒化膜33も同様にエッチングされ、ここにも
隙間が形成される。Next, by control etching using phosphoric acid, CVD is performed by utilizing the difference in etching rate between the sidewall layer 34 made of a silicon oxide film and the gate oxide film 27.
Only the nitride film 33 is selectively removed to form a gap between the sidewall layer 34 and the gate oxide film 27. At this time, CV
The control is performed so that the etching of the D nitride film 33 does not reach the gate electrode 28 and the side wall of the gate electrode 28 is exposed. At this time, the CVD nitride film 33 between the gate electrode 28 above the sidewall layer 34 is also etched in the same manner, and a gap is also formed here.
続いて、HFを用いたコントロールエッチングにより、
残存するCVD窒化膜33とのエッチング速度の差を利用し
て、サイドウォール層34下のゲート酸化膜27を除去す
る。このときも、ゲート酸化膜27のエッチングがゲート
電極28にまで達してゲート電極28側壁が露出しないよう
に制御する。こうしてサイドウォール層34底面とn-型低
濃度不純物領域23表面との間に隙間30aを形成する。
（第４図（ｆ）参照）。Then, by control etching using HF,
The gate oxide film 27 under the sidewall layer 34 is removed by utilizing the difference in etching rate between the remaining CVD nitride film 33 and the remaining CVD nitride film 33. Also at this time, control is performed so that the etching of the gate oxide film 27 does not reach the gate electrode 28 and the side wall of the gate electrode 28 is exposed. Thus, a gap 30a is formed between the bottom surface of the sidewall layer 34 and the surface of the n − -type low concentration impurity region 23.
(See FIG. 4 (f)).
次いで、全面にCVD酸化膜からなる厚さ約3000Åの絶
縁層31を堆積する。このとき、真空度を適度に下げて原
子の平均自由行程を短くすることにより、隙間30a内部
まで絶縁層31が回り込まないように制御する。こうし
て、絶縁層31により隙間30aの口を塞ぎ、n-型低濃度不
純物領域23上に空隙30を形成する。Next, an insulating layer 31 made of a CVD oxide film and having a thickness of about 3000 ° is deposited on the entire surface. At this time, the degree of vacuum is appropriately reduced to shorten the mean free path of the atoms, so that the insulating layer 31 is controlled so as not to go into the gap 30a. Thus, the opening of the gap 30 a is closed by the insulating layer 31, and the gap 30 is formed on the n − -type low-concentration impurity region 23.
なお、同様にして、サイドウォール層34上部における
ゲート電極28との間にも空隙が形成されるが、絶縁層31
によって覆われているため、素子特性に悪影響を及ぼす
ことはない。In the same manner, a gap is formed between the upper side wall layer 34 and the gate electrode 28.
Since it is covered by the element, there is no adverse effect on the element characteristics.
続いて、n+型高濃度不純物領域24上の絶縁層31に開口
部を形成した後、この開口部を介してn+型高濃度不純物
領域24上にAl（アルミニウム）からなるソース、ドレイ
ン電極32を形成する（第４図（ｇ）参照）。Subsequently, after forming an opening in the insulating layer 31 on the n + -type high concentration impurity region 24, a source consisting of Al (aluminum) on the n + -type high concentration impurity region 24 through the opening, the drain electrode 32 are formed (see FIG. 4 (g)).
このようにして、n-型低濃度不純物領域23上に空隙30
が形成されたLDD構造のMOS型トランジスタを製造するこ
とができる。Thus, the gap 30 is formed on the n − -type low-concentration impurity region 23.
The MOS transistor having the LDD structure in which is formed can be manufactured.
次ぎに、第３図に示されるMOS型トランジスタの第２
の実施例による製造方法を、第５図を用いて説明する。Next, the second MOS transistor shown in FIG.
The manufacturing method according to the embodiment will be described with reference to FIG.
上記第４図（ａ）〜（ｄ）の工程と同様にして、ｐ型
シリコン基板21上にゲート酸化膜27を介してゲート電極
28を形成した後、ゲート電極28をマスクとするイオン注
入によりｐ型シリコン基板21表面にn-型低濃度不純物領
域23を形成する（第５図（ａ）参照）。4 (a) to 4 (d), a gate electrode is formed on a p-type silicon substrate 21 via a gate oxide film 27.
After the formation of the gate electrode 28, an n − -type low-concentration impurity region 23 is formed on the surface of the p-type silicon substrate 21 by ion implantation using the gate electrode 28 as a mask (see FIG. 5A).
次いで、ゲート電極28をマスクとしてゲート酸化膜27
をエッチング除去した後、全面に厚さ100〜300ÅのCVD
窒化膜を堆積する。そして異方性エッチングを行ない、
ゲート電極28及びゲート電極28下のゲート酸化膜27側壁
にCVD窒化膜からなる薄いサイドウォール層35を形成す
る（第５図（ｂ）参照）。Next, the gate oxide film 27 is formed using the gate electrode 28 as a mask.
After etching away, a 100-300mm thick CVD
Deposit a nitride film. Then, perform anisotropic etching,
A thin sidewall layer 35 made of a CVD nitride film is formed on the gate electrode 28 and on the side wall of the gate oxide film 27 below the gate electrode 28 (see FIG. 5B).
続いて、露出したn-型低濃度不純物領域23表面及びゲ
ート電極28上面を選択的に熱酸化して、厚さ100〜300Å
のシリコン酸化膜36を形成する（第５図（ｃ）参照）。Subsequently, the surface of the exposed n − -type low-concentration impurity region 23 and the upper surface of the gate electrode 28 are selectively thermally oxidized to have a thickness of 100 to 300 μm.
The silicon oxide film 36 is formed (see FIG. 5C).
次いで、全面に厚さ2000〜3000ÅのCVD窒化膜を堆積
した後、異方性エッチングにより、ゲート電極28側壁に
サイドウォール層35を介してCVD窒化膜からなるサイド
ウォール層37を形成する。続いて、ゲート電極28、サイ
ドウォール層35、37及びフィールド酸化膜22をマスクと
するイオン注入により、ｐ型シリコン基板21表面にn+型
高濃度不純物領域24を形成する。こうして、n-型低濃度
不純物領域23とn+型高濃度不純物領域24とからなるｎ型
ソース、ドレイン領域25を形成し、これらｎ型ソース、
ドレイン領域25に挟まれたチャネル領域26を形成する
（第５図（ｄ）参照）。Next, after depositing a CVD nitride film having a thickness of 2000 to 3000 ° on the entire surface, a sidewall layer 37 made of a CVD nitride film is formed on the side wall of the gate electrode 28 via the sidewall layer 35 by anisotropic etching. Subsequently, an n + -type high-concentration impurity region 24 is formed on the surface of the p-type silicon substrate 21 by ion implantation using the gate electrode 28, the sidewall layers 35 and 37, and the field oxide film 22 as a mask. Thus, an n-type source / drain region 25 composed of the n − -type low concentration impurity region 23 and the n + -type high concentration impurity region 24 is formed.
A channel region 26 sandwiched between the drain regions 25 is formed (see FIG. 5D).
次いで、HFを用いCVD窒化膜からなるサイドウォール
層37とのエッチング速度の差を利用して、シリコン酸化
膜36を選択的にエッチング除去する。これによりサイド
ウォール層37とn-型低濃度不純物領域23との間に隙間30
aを形成する（第５図（ｅ）参照）。Next, the silicon oxide film 36 is selectively etched away using HF by utilizing the difference in etching rate with the sidewall layer 37 made of a CVD nitride film. As a result, a gap 30 is formed between the sidewall layer 37 and the n − -type low-concentration impurity region 23.
a is formed (see FIG. 5E).
なお、このシリコン酸化膜36のエッチングにおいて、
ゲート電極28側壁にはCVD窒化膜からなるサイドウォー
ル層35が形成されているため、ゲート電極28側壁が露出
しないよう制御するコントロールエッチングは必要でな
くなり、上記第１の例よりもプロセスが容易になる。In the etching of the silicon oxide film 36,
Since the sidewall layer 35 made of a CVD nitride film is formed on the side wall of the gate electrode 28, control etching for controlling the side wall of the gate electrode 28 to be exposed is not required, and the process is easier than in the first example. Become.
次いで、上記第４図（ｇ）の工程と同様にして、全面
に絶縁層31を堆積して隙間30aの口を塞ぎ、n-型低濃度
不純物領域23上に空隙30を形成した後、n+型高濃度不純
物領域24上にソース、ドレイン電極32を形成する（第５
図（ｆ）参照）。Next, in the same manner as in the step of FIG. 4 (g), the insulating layer 31 is deposited on the entire surface to close the opening of the gap 30a, and the void 30 is formed on the n − -type low concentration impurity region 23. A source / drain electrode 32 is formed on the + type high concentration impurity region 24 (fifth
FIG. (F)).
このようにして、n-型低濃度不純物領域23上に空隙30
が形成されたLDD構造のMOS型トランジスタを製造するこ
とができる。Thus, the gap 30 is formed on the n − -type low-concentration impurity region 23.
The MOS transistor having the LDD structure in which is formed can be manufactured.
次に、第３図に示されるMOS型トランジスタの第３の
実施例による製造方法を、第６図を用いて説明する。Next, a method of manufacturing the MOS transistor shown in FIG. 3 according to the third embodiment will be described with reference to FIG.
上記第４図（ａ）〜（ｄ）の工程と同様にして、ｐ型
シリコン基板21上にゲート酸化膜27を介してゲート電極
28を形成した後、ゲート電極28をマスクとするイオン注
入によりｐ型シリコン基板21表面にn-型低濃度不純物領
域23を形成する（第６図（ａ）参照）。4 (a) to 4 (d), a gate electrode is formed on a p-type silicon substrate 21 via a gate oxide film 27.
After the formation of the gate electrode 28, an n − -type low-concentration impurity region 23 is formed on the surface of the p-type silicon substrate 21 by ion implantation using the gate electrode 28 as a mask (see FIG. 6A).
次いで、全面に厚さ2000〜3000ÅのCVD窒化膜を堆積
した後、異方性エッチングにより、ゲート電極28側壁に
CVD窒化膜からなるサイドウォール層37を形成する。続
いて、ゲート電極28及びサイドウォール層38をマスクと
するイオン注入を行ない、ｐ型シリコン基板21表面にn+
型高濃度不純物領域24を形成することにより、n-型低濃
度不純物領域23とn+型高濃度不純物領域24とからなるｎ
型ソース、ドレイン領域25及びこれらｎ型ソース、ドレ
イン領域25に挟まれたチャネル領域26を形成する（第６
図（ｄ）参照）。Next, after depositing a 2000-3000 mm thick CVD nitride film on the entire surface, anisotropic etching is applied to the side wall of the gate electrode 28.
A sidewall layer 37 made of a CVD nitride film is formed. Subsequently, ion implantation is performed using the gate electrode 28 and the sidewall layer 38 as a mask, and n +
By forming the high-concentration impurity region 24, the n - type low-concentration impurity region 23 and the n +
And a channel region 26 interposed between the n-type source and drain regions 25.
FIG. (D)).
次いで、HFを用いたコントロールエッチングにより、
CVD窒化膜からなるサイドウォール層37とのエッチング
速度の差を利用して、サイドウォール層38下のゲート酸
化膜27を除去する。このとき、ゲート酸化膜27のエッチ
ングがゲート電極28にまで達してゲート電極28下面が露
出しないように制御する。こうしてサイドウォール層38
底面とn-型低濃度不純物領域23表面との間に隙間30aを
形成する（第６図（ｃ）参照）。Next, by control etching using HF,
The gate oxide film 27 under the sidewall layer 38 is removed by utilizing the difference in the etching rate with the sidewall layer 37 made of the CVD nitride film. At this time, control is performed so that the etching of the gate oxide film 27 reaches the gate electrode 28 so that the lower surface of the gate electrode 28 is not exposed. Thus, the side wall layer 38
A gap 30a is formed between the bottom surface and the surface of the n − -type low-concentration impurity region 23 (see FIG. 6C).
次いで、上記第４図（ｇ）の工程と同様にして、全面
に絶縁層31を堆積して隙間30aの口を塞ぎ、n-型低濃度
不純物領域23上に空隙30を形成した後、n+型高濃度不純
物領域24上にソース、ドレイン電極32を形成する（第６
図（ｄ）参照）。Next, in the same manner as in the step of FIG. 4 (g), the insulating layer 31 is deposited on the entire surface to close the opening of the gap 30a, and the void 30 is formed on the n − -type low concentration impurity region 23. A source / drain electrode 32 is formed on the + type high concentration impurity region 24 (the sixth type).
FIG. (D)).
このようにして、n-型低濃度不純物領域23上に空隙30
が形成されたLDD構造のMOS型トランジスタを製造するこ
とができる。Thus, the gap 30 is formed on the n − -type low-concentration impurity region 23.
The MOS transistor having the LDD structure in which is formed can be manufactured.
（２）第２の実施例 次に、本発明の第２の実施例によるMOS型トランジス
タを説明する。(2) Second Embodiment Next, a MOS transistor according to a second embodiment of the present invention will be described.
第７図（ａ）は第２の実施例によるMOS型トランジス
タを示す断面図、第７図（ｂ）はその一部拡大図であ
る。FIG. 7A is a sectional view showing a MOS transistor according to the second embodiment, and FIG. 7B is a partially enlarged view thereof.
第２の実施例は、上記第３図に示すMOS型トランジス
タとほぼ同様の構造をなしている。即ち、ｐ型シリコン
基板21表面にはn-型低濃度不純物領域23とn+型高濃度不
純物領域24との二重構造からなるｎ型ソース、ドレイン
領域25が形成されてLDD構造をなし、これらn-型低濃度
不純物領域23に挟まれたチャネル領域26上には、ゲート
酸化膜27を介して、ゲート電極28が設けられている。そ
してゲート電極28側壁にはサイドウォール層29が形成さ
れ、このサイドウォール層29下部には空隙30が形成され
ている。The second embodiment has substantially the same structure as the MOS transistor shown in FIG. That is, on the surface of the p-type silicon substrate 21, n-type source and drain regions 25 each having a double structure of an n − -type low concentration impurity region 23 and an n + -type high concentration impurity region 24 are formed to form an LDD structure, A gate electrode 28 is provided on a channel region 26 interposed between these n − -type low-concentration impurity regions 23 via a gate oxide film 27. A sidewall layer 29 is formed on the side wall of the gate electrode 28, and a gap 30 is formed below the sidewall layer 29.
但し、第２の実施例は、この空隙30内のn-型低濃度不
純物領域23上に絶縁薄膜39が形成されている点に特徴が
ある。従って、ｎ型ソース、ドレイン領域25のn-型低濃
度不純物領域23上は、絶縁薄膜39を介して空隙30が形成
されている。However, the second embodiment is characterized in that an insulating thin film 39 is formed on the n − -type low-concentration impurity region 23 in the gap 30. Therefore, a void 30 is formed on the n − -type low-concentration impurity region 23 of the n-type source / drain region 25 with the insulating thin film 39 interposed therebetween.
このように第２の実施例によれば、ｎ型ソース、ドレ
イン領域25のn-型低濃度不純物領域23上は、絶縁薄膜39
を介して空隙30が形成されているため、強電界によって
発生したホットエレクトロンの一部は絶縁薄膜39中に蓄
積されるが、この絶縁薄膜39はその膜厚が極めて薄くか
つその上方が空隙30となっていることにより、絶縁薄膜
39に蓄積される電荷量を極めて小さく抑制することがで
きる。As described above, according to the second embodiment, the insulating thin film 39 is formed on the n − -type low concentration impurity region 23 of the n-type source / drain region 25.
Since the air gap 30 is formed through the insulating thin film 39, a part of the hot electrons generated by the strong electric field is accumulated in the insulating thin film 39. , The insulating thin film
The amount of electric charge stored in 39 can be suppressed extremely small.
従って、この蓄積電荷量を所定の値以下に抑制するこ
とにより、上記第１の実施例とほぼ同様にして、素子の
特性及び信頼性の劣化を防止することができる。Accordingly, by suppressing the accumulated charge amount to a predetermined value or less, deterioration of the characteristics and reliability of the element can be prevented in substantially the same manner as in the first embodiment.
また、この絶縁薄膜39はn-型低濃度不純物領域23表面
が真空又は空気に晒されることを防止するため、このよ
うな表面保護の点においては、上記第１の実施例よりも
望ましい。The insulating thin film 39 is more preferable than the first embodiment in terms of such surface protection in order to prevent the surface of the n − -type low-concentration impurity region 23 from being exposed to vacuum or air.
次に、第７図に示されるMOSトランジスタの第１の実
施例による製造方法を、第８図を用いて説明する。Next, a method of manufacturing the MOS transistor shown in FIG. 7 according to the first embodiment will be described with reference to FIG.
上記第４図の（ａ）〜（ｅ）の工程と同様にして、ｐ
型シリコン基板21上にゲート酸化膜27を介して形成した
ゲート電極28をマスクとするイオン注入によりｐ型シリ
コン基板21表面にn-型低濃度不純物領域23を形成し、ゲ
ート電極28側壁及びこのゲート電極28近傍のゲート酸化
膜27上にCVD窒化膜33を、またこのCVD窒化膜33上にCVD
酸化膜からなるサイドウォール層34を形成した後、フィ
ールド酸化膜22、ゲート電極28、CVD窒化膜33及びサイ
ドウォール層34をマスクとするイオン注入により、ｐ型
シリコン基板21表面にn+型高濃度不純物領域24を形成し
てn-型低濃度不純物領域23とn+型高濃度不純物領域24と
の２重構造からなるｎ型ソース、ドレイン領域25を形成
する（第８図（ａ）参照）。In the same manner as in the steps (a) to (e) in FIG.
An n − -type low-concentration impurity region 23 is formed on the surface of the p-type silicon substrate 21 by ion implantation using the gate electrode 28 formed on the type silicon substrate 21 via the gate oxide film 27 as a mask. A CVD nitride film 33 is formed on the gate oxide film 27 near the gate electrode 28, and a CVD nitride film is formed on the CVD nitride film 33.
After forming the sidewall layer 34 made of an oxide film by ion implantation using the field oxide film 22, gate electrode 28, a CVD nitride film 33 and the sidewall layer 34 as a mask, n + -type high in p-type silicon substrate 21 surface An n-type source / drain region 25 having a double structure of an n − -type low-concentration impurity region 23 and an n + -type high-concentration impurity region 24 is formed by forming the impurity regions 24 (see FIG. 8A). ).
次いで、燐酸を用いたコントロールエッチングによ
り、CVD窒化膜33のみを選択的に除去し、サイドウォー
ル層34底面とゲート酸化膜27表面との間に隙間30aを形
成する。このとき、CVD窒化膜33のエッチングがゲート
電極28にまで達してゲート電極28側壁が露出しないよう
に制御する（第８図（ｂ）参照）。Next, only the CVD nitride film 33 is selectively removed by control etching using phosphoric acid to form a gap 30a between the bottom surface of the sidewall layer 34 and the surface of the gate oxide film 27. At this time, control is performed so that the etching of the CVD nitride film 33 reaches the gate electrode 28 so that the side wall of the gate electrode 28 is not exposed (see FIG. 8B).
次いで、上記第４図（ｇ）の工程と同様にして、全面
に絶縁層31を堆積して隙間30aの口を塞ぎ、サイドウォ
ール層34とゲート酸化膜27との間に空隙30を形成した
後、n+型高濃度不純物領域24上にソース、ドレイン電極
32を形成する（第８図（ｃ）参照）。Next, in the same manner as in the step of FIG. 4 (g), an insulating layer 31 was deposited on the entire surface to close the opening of the gap 30a, and a gap 30 was formed between the sidewall layer 34 and the gate oxide film 27. After that, the source and drain electrodes are formed on the n + type high concentration impurity region 24.
32 are formed (see FIG. 8 (c)).
このようにして、n-型低濃度不純物領域23上にゲート
酸化膜27を介して空隙30が形成されたLDD構造のMOS型ト
ランジスタを製造することができる。即ち、この場合は
ゲート酸化膜27を絶縁薄膜として用いている。In this manner, a MOS transistor having the LDD structure in which the void 30 is formed on the n − -type low-concentration impurity region 23 via the gate oxide film 27 can be manufactured. That is, in this case, the gate oxide film 27 is used as an insulating thin film.
次に、第７図に示されるMOSトランジスタの第２の実
施例による製造方法を、第９図を用いて説明する。Next, a method of manufacturing the MOS transistor shown in FIG. 7 according to the second embodiment will be described with reference to FIG.
上記第４図の（ａ）〜（ｆ）の工程と同様にして、燐
酸を用いたコントロールエッチングにより、CVD窒化膜3
3のみを選択的に除去して、サイドウォール層34底面と
ゲート酸化膜27表面との間に隙間を形成するのに続き、
HFを用いたコントロールエッチングにより、サイドウォ
ール層34下のゲート酸化膜27をも除去して、サイドウォ
ール層34底面とn-型低濃度不純物領域23表面との間に隙
間30aを形成する（第９図（ａ）参照）。In the same manner as in the steps (a) to (f) in FIG. 4, the CVD nitride film 3 is formed by control etching using phosphoric acid.
Following the selective formation of only 3 to form a gap between the bottom surface of the sidewall layer 34 and the surface of the gate oxide film 27,
The gate oxide film 27 under the sidewall layer 34 is also removed by control etching using HF to form a gap 30a between the bottom surface of the sidewall layer 34 and the surface of the n − -type low-concentration impurity region 23 (see FIG. (See FIG. 9 (a)).
次いで、露出したn-型低濃度不純物領域23及びn+型高
濃度不純物領域24表面並びにゲート電極28上面を選択的
に熱酸化して、n-型低濃度不純物領域23上には厚さ50〜
300Åの熱酸化膜からなる絶縁薄膜40を形成する。従っ
て、隙間30aはサイドウォール層34とn-型低濃度不純物
領域23上の絶縁薄膜40との間になる（第９図（ｂ）参
照）。Next, the exposed n − -type low-concentration impurity region 23 and the surface of the n + -type high-concentration impurity region 24 and the upper surface of the gate electrode 28 are selectively thermally oxidized to a thickness of 50 nm on the n − -type low-concentration impurity region 23. ~
An insulating thin film 40 made of a 300 ° thermal oxide film is formed. Therefore, the gap 30a is formed between the sidewall layer 34 and the insulating thin film 40 on the n − -type low-concentration impurity region 23 (see FIG. 9B).
なお、第９図（ａ）に示す工程において、CVD窒化膜3
3又はゲート酸化膜27のコントロールエッチングの際に
エッチング量のバラツキによってゲート電極28側壁又は
下面を露出させても、この熱酸化により、ゲート電極28
側壁又は下面を絶縁薄膜40によって覆うことができる。
従って、CVD窒化膜33及びゲート酸化膜27のエッチング
工程は容易になる。Note that, in the step shown in FIG.
Even if the side wall or lower surface of the gate electrode 28 is exposed due to the variation in the etching amount during the control etching of the gate oxide film 27 or the gate oxide film 27, the thermal oxidation causes
The side wall or lower surface can be covered by the insulating thin film 40.
Therefore, the etching process of the CVD nitride film 33 and the gate oxide film 27 becomes easy.
また、このときの熱酸化による酸化レートは、単結晶
のn-型低濃度不純物領域23上よりも多結晶のゲート電極
28上のほうが大きいため、サイドウォール層34上部にお
けるゲート電極28との間に形成される隙間は絶縁薄膜40
によってほぼ埋め込まれてしまう。At this time, the oxidation rate by the thermal oxidation is higher than that of the single-crystal n − -type low-concentration impurity region 23 in the polycrystalline gate electrode.
28, the gap formed between the gate electrode 28 and the upper side of the sidewall layer 34 is large.
Will be almost embedded.
次いで、上記第８図（ｃ）の工程と同様にして、全面
に絶縁層31を堆積して隙間30aの口を塞ぎ、サイドウォ
ール層34と絶縁薄膜40との間に空隙30を形成した後、n+
型高濃度不純物領域24上にソース、ドレイン電極32を形
成する（第９図（ｃ）参照）。Next, in the same manner as in the step of FIG. 8C, the insulating layer 31 is deposited on the entire surface to close the opening of the gap 30a, and the gap 30 is formed between the sidewall layer 34 and the insulating thin film 40. , N +
Source and drain electrodes 32 are formed on the high-concentration impurity regions 24 (see FIG. 9C).
このようにして、n-型低濃度不純物領域23上に絶縁薄
膜40を介して空隙30が形成されたLDD構造のMOS型トラン
ジスタを製造することができる。Thus, a MOS transistor having an LDD structure in which the air gap 30 is formed on the n − -type low-concentration impurity region 23 with the insulating thin film 40 interposed therebetween can be manufactured.
次に、第７図に示されるMOSトランジスタの第３の実
施例による製造方法を、第10図を用いて説明する。Next, a method of manufacturing the MOS transistor shown in FIG. 7 according to the third embodiment will be described with reference to FIG.
上記第５図の（ａ）〜（ｅ）の工程と同様にして、ｐ
型シリコン基板21表面には、n-型低濃度不純物領域23と
n+型高濃度不純物領域24とからなるｎ型ソース、ドレイ
ン領域25を形成し、これらｎ型ソース、ドレイン領域25
に挟まれたチャネル領域26上には、ゲート酸化膜27を介
してゲート電極28を形成し、これらゲート電極28側壁及
びゲート電極28下のゲート酸化膜27側壁には薄いサイド
ウォール層35を介してCVD窒化膜からなるサイドウォー
ル層37を形成し、更にこのサイドウォール層34底面とn-
型低濃度不純物領域23表面との間に隙間30aを形成する
（第10図（ａ）参照）。In the same manner as in the steps (a) to (e) in FIG.
N - type low-concentration impurity region 23
An n-type source / drain region 25 comprising an n + type high-concentration impurity region 24 is formed.
A gate electrode 28 is formed on a channel region 26 sandwiched between the gate electrodes 28 via a gate oxide film 27, and a thin sidewall layer 35 is formed on the side walls of the gate electrode 28 and the gate oxide film 27 below the gate electrode 28. the sidewall layer 37 made of CVD nitride film is formed Te, further the sidewall layer 34 bottom n -
A gap 30a is formed between the substrate and the surface of the low-concentration impurity region 23 (see FIG. 10A).
次いで、上記第９図の（ｂ）〜（ｃ）の工程と同様に
して、露出したｎ型ソース、ドレイン領域25表面及びゲ
ート電極28上面を選択的に熱酸化して、n-型低濃度不純
物領域23上には厚さ50〜300Åの熱酸化膜からなる絶縁
薄膜40を形成した後（第10図（ｂ）参照）、全面に絶縁
層31を堆積して隙間30aの口を塞ぎ、サイドウォール層3
7と絶縁薄膜40との間に空隙30を形成し、更にn+型高濃
度不純物領域24上にソース、ドレイン電極32を形成する
（第10図（ｃ）参照）。Then, in the same manner as in the process of the FIG. 9 (b) ~ (c), selectively thermally oxidized the exposed n-type source and drain regions 25 surface and the gate electrode 28 top surface, n - -type low concentration After forming an insulating thin film 40 made of a thermal oxide film having a thickness of 50 to 300 ° on the impurity region 23 (see FIG. 10 (b)), an insulating layer 31 is deposited on the entire surface to close the opening of the gap 30a, Sidewall layer 3
An air gap 30 is formed between 7 and the insulating thin film 40, and a source / drain electrode 32 is formed on the n + -type high-concentration impurity region 24 (see FIG. 10 (c)).
このようにして、n-型低濃度不純物領域23上に絶縁薄
膜40を介して空隙30が形成されたLDD構造のMOS型トラン
ジスタを製造することができる。Thus, a MOS transistor having an LDD structure in which the air gap 30 is formed on the n − -type low-concentration impurity region 23 with the insulating thin film 40 interposed therebetween can be manufactured.
次に、第７図に示されるMOSトランジスタの第４の例
による製造方法を、第11図を用いて説明する。Next, a method of manufacturing the MOS transistor shown in FIG. 7 according to a fourth example will be described with reference to FIG.
上記第６図の（ａ）〜（ｃ）の工程と同様にして、ｐ
型シリコン基板21表面にn-型低濃度不純物領域23及びn+
型高濃度不純物領域24からなるｎ型ソース、ドレイン領
域25を形成し、これらｎ型ソース、ドレイン領域25に挟
まれたチャネル領域26上にゲート酸化膜27を介してゲー
ト電極28を形成し、これらゲート電極28側壁にCVD窒化
膜からなるサイドウォール層38を形成し、そしてHFを用
いたコントロールエッチングにより、サイドウォール層
37下のゲート酸化膜27を選択的に除去して、サイドウォ
ール層38底面とn-型低濃度不純物領域23表面との間に隙
間30aを形成する（第11図（ａ）参照）。In the same manner as in the steps (a) to (c) in FIG.
N − type low concentration impurity region 23 and n +
Forming an n-type source / drain region 25 comprising a high-concentration impurity region 24; forming a gate electrode 28 on a channel region 26 interposed between the n-type source / drain regions 25 via a gate oxide film 27; A sidewall layer 38 made of a CVD nitride film is formed on the side wall of the gate electrode 28, and the sidewall layer 38 is formed by control etching using HF.
The gate oxide film 27 below 37 is selectively removed to form a gap 30a between the bottom surface of the sidewall layer 38 and the surface of the n − -type low-concentration impurity region 23 (see FIG. 11A).
次いで、上記第10図の（ｂ）〜（ｃ）の工程と同様に
して、n-型低濃度不純物領域23上に絶縁薄膜40を形成す
る（第11図（ｂ）参照）。そして全面に絶縁層31を堆積
させて隙間30aの口を塞ぎ、サイドウォール層38と絶縁
薄膜40との間に空隙30を形成する（第11図（ｃ）参
照）。Next, an insulating thin film 40 is formed on the n − -type low-concentration impurity region 23 in the same manner as in the steps (b) to (c) in FIG. 10 (see FIG. 11 (b)). Then, an insulating layer 31 is deposited on the entire surface to close the opening of the gap 30a, and a gap 30 is formed between the sidewall layer 38 and the insulating thin film 40 (see FIG. 11 (c)).
このようにして、n-型低濃度不純物領域23上に、絶縁
薄膜40を介して空隙30が形成されたLDD構造のMOS型トラ
ンジスタを製造することができる。In this manner, a MOS transistor having the LDD structure in which the air gap 30 is formed on the n − -type low-concentration impurity region 23 with the insulating thin film 40 interposed therebetween can be manufactured.
（３）第３の実施例 次に、本発明の第３の実施例によるバイポーラ型トラ
ンジスタを説明する。(3) Third Embodiment Next, a bipolar transistor according to a third embodiment of the present invention will be described.
第12図（ａ）は第３の実施例によるバイポーラ型トラ
ンジスタを示す断面図、第12図（ｂ）はその一部拡大図
である。FIG. 12A is a sectional view showing a bipolar transistor according to the third embodiment, and FIG. 12B is a partially enlarged view thereof.
ｐ型シリコン基板41上にn+型コレクタ埋込み層42が埋
め込まれ、このn+型コレクタ埋込み層42上にn-型コレク
ター領域43が形成されている。そしてn-型コレクター領
域43はフィールド酸化膜44によって分離されている。ま
たn+型コレクタ埋込み層42上にはn+型コレクタコンタク
ト領域45が設けられている。An n + -type collector burying layer 42 is buried on a p-type silicon substrate 41, and an n − -type collector region 43 is formed on the n + -type collector burying layer 42. The n − type collector region 43 is separated by a field oxide film 44. An n + -type collector contact region 45 is provided on the n + -type collector buried layer 42.
そしてn-型コレクタ領域43表面には、周囲をp+型外部
ベース領域46によって囲まれたp-型内部ベース領域47が
形成され、p-型内部ベース領域47表面には、n+型エミッ
タ領域48が形成されている。p+型外部ベース領域46上に
は、ｐ型不純物がドープされたポリシリコン層からなる
ベース引出し電極49が形成され、またn+型エミッタ領域
48上には、ｎ型不純物がドープされたポリシリコン層か
らなるエミッタ引出し電極50が形成されている。そして
これらのベース引出し電極49及びエミッタ引出し電極50
はそれぞれ絶縁層51によって分離絶縁されている。On the surface of the n − -type collector region 43, a p − -type internal base region 47 surrounded by a p + -type external base region 46 is formed, and on the surface of the p − -type internal base region 47, an n + -type emitter is formed. A region 48 is formed. p + type external to the base region 46, base electrode 49 with p-type impurities of a polysilicon layer doped is formed and n + -type emitter region
An emitter extraction electrode 50 made of a polysilicon layer doped with an n-type impurity is formed on 48. The base extraction electrode 49 and the emitter extraction electrode 50
Are isolated and insulated by an insulating layer 51.
更にn+型コレクタコンタクト領域45上、ベース引出し
電極49上及びエミッタ引出し電極50上には、それぞれAl
からなるコレクタ電極52、ベース電極53及びエミッタ電
極54が形成されている。Further, on the n + type collector contact region 45, on the base extraction electrode 49, and on the emitter extraction electrode 50, Al
, A collector electrode 52, a base electrode 53, and an emitter electrode 54 are formed.
そしてp-型内部ベース領域47表面と絶縁層51底面との
間に空隙55が形成されている点に、本実施例の特徴があ
る。This embodiment is characterized in that a gap 55 is formed between the surface of the p - type internal base region 47 and the bottom surface of the insulating layer 51.
このように第３の実施例によれば、p+型外部ベース領
域46とn+型エミッタ領域48とに挟まれたp-型内部ベース
領域47上に空隙55が形成されているため、ベース−エミ
ッタ間に逆バイアスが印加され、p-型内部ベース領域47
とn+型エミッタ領域48との接合部分に空乏層が形成さ
れ、この空乏層内で対発生したキャリアがこの高電界に
よって加速されてホットキャリアとなっても、p-型内部
ベース領域47表面から飛び出して空隙55を介し絶縁層51
中に注入され、トラップされることはない。Thus, according to the third embodiment, p + type external base region 46 and n + -type emitter region 48 and sandwiched by p - for -type internal base region 47 gap 55 is formed thereon, the base − A reverse bias is applied between the emitters and the p - type internal base region 47
A depletion layer is formed at the junction between the p - type internal base region 47 and the n + type emitter region 48. Even if carriers generated in the depletion layer are accelerated by this high electric field to become hot carriers, the surface of the p- type internal base region 47 From the insulating layer 51 through the void 55
Injected inside and never trapped.
従って、セルフアライン構造によってp-型内部ベース
領域47の長さが短くなることにより、空乏層の幅が狭く
なって高電界が集中されることになっても、例えば正孔
が絶縁層51底部に蓄積されてp-型内部ベース領域47表面
をｎ形反転させてベース抵抗の高抵抗化や電流増幅率h
FEの低下を招くことを防止することができる。Therefore, even if the length of the p − -type internal base region 47 is shortened by the self-aligned structure, the width of the depletion layer is narrowed and a high electric field is concentrated, for example, holes are formed at the bottom of the insulating layer 51. And the surface of the p - type internal base region 47 is n-type inverted to increase the base resistance and the current amplification factor h.
It is possible to prevent a decrease in FE .
次に、その製造方法を、第13図を用いて説明する。 Next, the manufacturing method will be described with reference to FIG.
ｐ型シリコン基板41上にAs或いはＰ（燐）を拡散し
て、n+型コレクタ埋込み層42を形成した後、n-型エピタ
キシャル層を約１μｍ成長させる。そして能動素子領域
及びコレクタコンタクト形成予定領域上に形成した厚さ
200Åのパッド酸化膜と厚さ1000ÅのCVD窒化膜をマスク
として、温度1000℃の条件でウェット酸化を行ない、膜
厚は6000Åのフィールド酸化膜44を形成する。このフィ
ールド酸化膜44によって、n-型エピタキシャル層が分離
され、n-型コレクタ領域43が形成される。As or P (phosphorus) is diffused on the p-type silicon substrate 41 to form the n + -type collector buried layer 42, and then the n − -type epitaxial layer is grown to about 1 μm. And the thickness formed on the active element region and the region where the collector contact is to be formed.
Using a 200 mm pad oxide film and a 1000 nm thick CVD nitride film as a mask, wet oxidation is performed at a temperature of 1000 ° C. to form a field oxide film 44 having a thickness of 6000 mm. The field oxide film 44 separates the n − -type epitaxial layer and forms the n − -type collector region 43.
続いて、加速電圧70keV、ドーズ量５×1015cm-2の条
件でP+イオンを選択的に注入し、温度1100℃、30分のア
ニール処理を行ない、n+型コレクタコンタクト領域45を
形成した後、燐酸ボイル及びHFエッチングにより、CVD
窒化膜及びパッド酸化膜をそれぞれ除去する（第13図
（ａ）参照）。Subsequently, P + ions are selectively implanted under the conditions of an acceleration voltage of 70 keV and a dose of 5 × 10 15 cm −2 , and an annealing process is performed at a temperature of 1100 ° C. for 30 minutes to form an n + type collector contact region 45. After that, CVD by boiled phosphoric acid and HF etching
The nitride film and the pad oxide film are respectively removed (see FIG. 13 (a)).
次いで、ｐ型不純物をドープした厚さ3000Åのポリシ
リコン層を全面に堆積した後、このポリシリコン層を所
定の形状にパターニングしてベース引出し電極49を形成
する。続いて、全面に厚さ3000ÅのCVD窒化膜56を堆積
する（第13図（ｂ）参照）。Next, a polysilicon layer having a thickness of 3000 ° doped with a p-type impurity is deposited on the entire surface, and then the polysilicon layer is patterned into a predetermined shape to form a base extraction electrode 49. Subsequently, a 3000 nm thick CVD nitride film 56 is deposited on the entire surface (see FIG. 13 (b)).
なお、ここではCVD窒化膜56を用いたが、表層が窒化
膜であればよく、例えば厚さ2000ÅのCVD窒化膜と厚さ1
000ÅのCVD窒化膜との積層構造であってもよい。Although the CVD nitride film 56 is used here, the surface layer may be any nitride film, for example, a 2000-nm-thick CVD nitride film and a
It may have a laminated structure with a CVD nitride film of 000 mm.
次いで、レジストマスクを用いてn-型コレクタ領域43
上の所定の位置のCVD窒化膜56及びベース引出し電極49
を異方性エッチングし、開口部57を形成する。そして熱
酸化によりn-型コレクタ領域43表面及びベース引出し電
極49側壁の露出部分に厚さ100〜1000Åのシリコン酸化
膜58を形成する。Next, the n − type collector region 43 is formed using a resist mask.
The predetermined position of the CVD nitride film 56 and the base extraction electrode 49
Is anisotropically etched to form an opening 57. Then, a silicon oxide film 58 having a thickness of 100 to 1000 ° is formed on the surface of the n − -type collector region 43 and the exposed portion of the side wall of the base extraction electrode 49 by thermal oxidation.
続いて、開口部57内のn-型コレクタ領域43表面のｐ−
型内部ベース形成予定領域に、例えば加速電圧35keV、
ドーズ量３×1013cm-2の条件でＢ（硼素）＋イオン59を
注入する（第13図（ｃ）参照）。Subsequently, the p− of the surface of the n − type collector region 43 in the opening 57 is
For example, an acceleration voltage of 35 keV
B (boron) + ions 59 are implanted under the condition of a dose amount of 3 × 10 13 cm −2 (see FIG. 13C).
次いで、開口部57を拡大した第13図（ｄ）に示される
ように、全面に厚さ2000〜3000ÅのCVD窒化膜を堆積し
た後、異方性エッチングを行ない、開口部57内のCVD窒
化膜56及びシリコン酸化膜58側壁にCVD窒化膜からなる
サイドウォール層60を形成する。Next, as shown in FIG. 13 (d) in which the opening 57 is enlarged, a CVD nitride film having a thickness of 2000 to 3000 に is deposited on the entire surface, and then anisotropically etched to form a CVD nitride film in the opening 57. A sidewall layer 60 made of a CVD nitride film is formed on the side walls of the film 56 and the silicon oxide film 58.
次いで、HFを用いたコントロールエッチングにより、
CVD窒化膜56及びサイドウォール層60とのエッチング速
度の差を利用して、サイドウォール層60下のシリコン酸
化膜58を除去する。これにより、サイドウォール層60と
n-型コレクタ領域43との間に隙間55aを形成する（第13
図（ｅ）参照）。Next, by control etching using HF,
The silicon oxide film 58 under the sidewall layer 60 is removed by utilizing the difference in etching rate between the CVD nitride film 56 and the sidewall layer 60. Thereby, the side wall layer 60 and
A gap 55a is formed between the n - type collector region 43 (the thirteenth
Fig. (E).
なお、このときシリコン酸化膜58のエッチングがベー
ス引出し電極49側壁まで達しないように制御するが、エ
ッチング量のバラツキによってベース引出し電極49側壁
が露出したとしても素子特性に大きく影響することはな
い。At this time, the etching of the silicon oxide film 58 is controlled so as not to reach the side wall of the base extraction electrode 49. However, even if the side wall of the base extraction electrode 49 is exposed due to the variation of the etching amount, the element characteristics are not significantly affected.
次いで、全面に厚さ300〜1000ÅのCVD酸化膜を成長し
た後、異方性エッチングにより、サイドウォール層60側
壁にCVD酸化膜からなるサイドウォール層61を形成す
る。このとき、CVD酸化膜の形成条件を制御することに
より、CVD酸化膜が隙間55a内部に回り込まないようにす
る。これによってサイドウォール層61が隙間55aの口を
塞ぐことになり、サイドウォール層60とn-型コレクタ領
域43との間に空隙55を形成する（第13図（ｆ）参照）。Next, after growing a CVD oxide film having a thickness of 300 to 1000 ° on the entire surface, a sidewall layer 61 made of a CVD oxide film is formed on the side wall of the sidewall layer 60 by anisotropic etching. At this time, by controlling the formation conditions of the CVD oxide film, the CVD oxide film is prevented from entering the gap 55a. As a result, the sidewall layer 61 closes the opening of the gap 55a, and a gap 55 is formed between the sidewall layer 60 and the n − -type collector region 43 (see FIG. 13 (f)).
次いで、全面に堆積させた厚さ1000Åのポリシリコン
層に、加速電圧60keV、ドーズ量１×1016cm-2の条件でA
s+イオンを注入した後、このポリシリコン層を所定の形
状にパターニングして、開口部57を埋めるエミッタ引出
し電極50を形成する。Then, the polysilicon layer having a thickness of 1000Å deposited on the entire surface, an acceleration voltage 60 keV, A at a dose of 1 × 10 16 cm -2
After implanting s + ions, the polysilicon layer is patterned into a predetermined shape to form an emitter extraction electrode 50 that fills the opening 57.
続いて、例えば温度1150℃、20秒のアニール処理を行
なう。これにより、ベース引出し電極49からｐ型不純物
をn-型コレクタ領域43表面に拡散してp+型外部ベース領
域46を形成し、イオン注入したB+イオンを活性化してp-
型内部ベース領域47を形成し、更にエミッタ引出し電極
50からAsを拡散してn+型エミッタ領域48をp-型内部ベー
ス領域47表面に形成する。従って、空隙55の下は、p+型
外部ベース領域46とn+型エミッタ領域48とに挟まれたp-
型内部ベース領域47表面となる（第13図（ｇ）参照）。Subsequently, for example, an annealing process is performed at a temperature of 1150 ° C. for 20 seconds. As a result, the p-type impurity is diffused from the base extraction electrode 49 to the surface of the n − -type collector region 43 to form the p + -type external base region 46, and the ion-implanted B + ions are activated to form p −
Mold base region 47 is formed, and an emitter extraction electrode
As is diffused from 50, an n + type emitter region 48 is formed on the surface of the p − type internal base region 47. Therefore, under the gap 55, sandwiched between the p + type outer base region 46 n + -type emitter region 48 p -
This becomes the surface of the mold inner base region 47 (see FIG. 13 (g)).
次いで、n+型コレクタコンタクト領域45上及びベース
引出し電極49上の所定の場所のCVD窒化膜56にコンタク
ト窓を開口した後、n+型コレクタコンタクト領域45上、
ベース引出し電極49上及びエミッタ引出し電極50上に、
それぞれAlからなるコレクタ電極52、ベース電極53、エ
ミッタ電極54を形成する（第13図（ｈ）参照）。Then, after opening contact windows to the n + -type collector contact region 45 and on predetermined CVD nitride film 56 locations on the base lead-out electrode 49, n + -type collector contact region 45 on,
On the base extraction electrode 49 and the emitter extraction electrode 50,
A collector electrode 52, a base electrode 53, and an emitter electrode 54 made of Al are formed (see FIG. 13 (h)).
このようにして、p-型内部ベース領域47表面と、CVD
窒化膜56及びサイドウォール層60、61からなる絶縁層51
底面との間に、空隙55が形成されたセルフアライン構造
のバイポーラ型トランジスタを製造することができる。Thus, the surface of the p - type internal base region 47 and the surface of the CVD
Insulating layer 51 composed of nitride film 56 and sidewall layers 60 and 61
A bipolar transistor having a self-aligned structure in which a gap 55 is formed between the transistor and the bottom surface can be manufactured.
（４）第４の実施例 次に、本発明の第４の実施例によるバイポーラ型トラ
ンジスタを説明する。(4) Fourth Embodiment Next, a bipolar transistor according to a fourth embodiment of the present invention will be described.
第14図（ａ）は第４の実施例によるバイポーラ型トラ
ンジスタを示す断面図、第14図（ｂ）はその一部拡大図
である。FIG. 14A is a sectional view showing a bipolar transistor according to a fourth embodiment, and FIG. 14B is a partially enlarged view thereof.
第４の実施例は、上記第12図に示すバイポーラ型トラ
ンジスタとほぼ同様の構造をなしている。The fourth embodiment has substantially the same structure as the bipolar transistor shown in FIG.
即ち、ｐ型シリコン基板41上にn+型コレクタ埋込み層
42が埋め込まれ、このn+型コレクタ埋込み層42上にn-型
コレクター領域43及びn+型コレクタコンタクト領域45が
フィールド酸化膜44によって分離して形成され、n-型コ
レクタ領域43表面にはp+型外部ベース領域46及びp-型内
部ベース領域47が形成され、p-型内部ベース領域47表面
にはn+型エミッタ領域48が形成されている。That is, an n + -type collector buried layer is formed on the p-type silicon substrate 41.
42 is embedded, the n + -type on the collector buried layer 42 n - -type collector region 43 and the n + -type collector contact region 45 are formed separated by a field oxide film 44, n - the type collector region 43 surface A p + type external base region 46 and ap − type internal base region 47 are formed, and an n + type emitter region 48 is formed on the surface of the p − type internal base region 47.
また、全面を覆う絶縁層51aに開口したコンタクト窓
を介して、n+型コレクタコンタクト領域45上及びp+型外
部ベース領域46と接続しているベース引出し電極49上に
は、それぞれAlからなるコレクタ電極52及びベース電極
53が形成されている。そしてp-型内部ベース領域47表面
と絶縁層51a底面との間には空隙55が形成されている。Also, Al is formed on the n + -type collector contact region 45 and the base lead-out electrode 49 connected to the p + -type external base region 46 via a contact window opened in the insulating layer 51a covering the entire surface. Collector electrode 52 and base electrode
53 are formed. A gap 55 is formed between the surface of the p - type internal base region 47 and the bottom surface of the insulating layer 51a.
但し、第４の実施例は、n+型エミッタ領域48上には直
接にAlからなるエミッタ電極62が形成され、このエミッ
タ電極62によって空隙55の一方の口が塞がれている点に
特徴がある。However, the fourth embodiment is characterized in that an emitter electrode 62 made of Al is formed directly on the n + -type emitter region 48, and one opening of the gap 55 is closed by the emitter electrode 62. There is.
このように第４の実施例によれば、空隙55の周囲が絶
縁層51aのみならず、その一部はAlからなるエミッタ電
極62という導電体であるが、本発明の本質に変わるとこ
ろはない。従って、上記第３の実施例と全く同様な効果
を奏することができる。As described above, according to the fourth embodiment, the periphery of the gap 55 is not only the insulating layer 51a, but also a part of the conductor is the emitter electrode 62 made of Al, but this does not change the essence of the present invention. . Therefore, it is possible to achieve exactly the same effects as in the third embodiment.
次に、その製造方法を、第15図を用いて説明する。 Next, the manufacturing method will be described with reference to FIG.
上記第13図（ａ）〜（ｄ）に示す工程と同様にして、
n-型コレクタ領域43上に、ｐ型不純物をドープしたベー
ス引出し電極49及びCVD窒化膜56を積層した後、異方性
エッチングにより開口部57を形成し、この開口部57内の
n-型コレクタ領域43表面及びベース引出し電極49側壁の
露出部分にシリコン酸化膜58を形成し、更に開口部57内
のp-型内部ベース形成予定領域にB+イオン59を注入し、
続いて開口部57内のCVD窒化膜56及びシリコン酸化膜58
側壁にCVD窒化膜からなるサイドウォール層60を形成す
る（第15図（ａ）参照）。Similar to the steps shown in FIGS. 13 (a) to 13 (d),
After laminating a base lead electrode 49 doped with a p-type impurity and a CVD nitride film 56 on the n - type collector region 43, an opening 57 is formed by anisotropic etching.
A silicon oxide film 58 is formed on the surface of the n - type collector region 43 and on the exposed portion of the side wall of the base extraction electrode 49, and B + ions 59 are implanted into a p - type internal base formation region in the opening 57,
Subsequently, the CVD nitride film 56 and the silicon oxide film 58 in the opening 57
A side wall layer 60 made of a CVD nitride film is formed on the side wall (see FIG. 15A).
次いで、CVD窒化膜56及びサイドウォール層60をマス
クとしてAs+イオンのイオン注入を行なった後、アニー
ル処理より、ベース引出し電極49からｐ型不純物をn-型
コレクタ領域43表面に拡散してp+型外部ベース領域46を
形成すると共に、注入したB+及びAs+イオンを活性化し
てそれぞれp-型内部ベース領域47及びn+型エミッタ領域
48を形成する。Then, after performing ion implantation of As + ions CVD nitride film 56 and the sidewall layers 60 as a mask, from annealing, a p-type impurity from the base electrode 49 n - diffused into type collector region 43 surface p Forming the + -type external base region 46 and activating the implanted B + and As + ions to form the p − -type internal base region 47 and the n + -type emitter region, respectively.
Form 48.
続いて、HFを用いたコントロールエッチングにより、
サイドウォール層60下のシリコン酸化膜58を除去して、
サイドウォール層60底面とp-型内部ベース領域47表面と
の間に隙間55aを形成する。また、図示はしないが、n+
型コレクタコンタクト領域45及びベース引出し電極49上
の所定の位置のCVD窒化膜56に開口部を設ける。そして
全面にAl蒸着を行なってAl層63を形成する。このAl蒸着
において、Al層63が隙間55a内部に回り込まないように
制御することにより、隙間55aの口を塞ぎ、サイドウォ
ール層60底面とp-型内部ベース領域47表面との間に空隙
55を形成する（第15図（ｂ）参照）。Then, by control etching using HF,
By removing the silicon oxide film 58 under the sidewall layer 60,
A gap 55a is formed between the bottom surface of the sidewall layer 60 and the surface of the p - type internal base region 47. Although not shown, n +
An opening is provided in the CVD nitride film 56 at a predetermined position on the mold collector contact region 45 and the base extraction electrode 49. Then, Al deposition is performed on the entire surface to form an Al layer 63. In this Al deposition, by controlling the Al layer 63 so as not to go into the gap 55a, the opening of the gap 55a is closed, and a gap is formed between the bottom surface of the sidewall layer 60 and the surface of the p - type internal base region 47.
55 are formed (see FIG. 15 (b)).
このように空隙55は絶縁層によってその口を塞がれる
場合だけでなく、Al層63のような導電性物質によって塞
ぐこともできる。As described above, the gap 55 can be closed not only by the opening thereof by the insulating layer but also by a conductive substance such as the Al layer 63.
次いで、Al層63を所定の形状にパターニングして、n+
型コレクタコンタクト領域45上、ベース引出し電極49上
及び開口部57内のエミッタ領域48上に、それぞれAlから
なるコレクタ電極52、ベース電極53、エミッタ電極62を
形成する（第15図（ｃ）参照）。Next, the Al layer 63 is patterned into a predetermined shape, and n +
A collector electrode 52, a base electrode 53, and an emitter electrode 62 made of Al are formed on the mold collector contact region 45, the base extraction electrode 49, and the emitter region 48 in the opening 57, respectively (see FIG. 15C). ).
このようにして、n+型エミッタ領域48と接するp-型内
部ベース領域47表面と、CVD窒化膜56及びサイドウォー
ル層60からなる絶縁層51a底面との間に、空隙55が形成
されたセルフアライン構造のバイポーラ型トランジスタ
を製造することができる。In this manner, a self gap 55 is formed between the surface of the p − -type internal base region 47 in contact with the n + -type emitter region 48 and the bottom surface of the insulating layer 51a composed of the CVD nitride film 56 and the sidewall layer 60. A bipolar transistor having an aligned structure can be manufactured.
なお、上記第１乃至第４の実施例においては、シリコ
ンを用いたMOS型及びバイポーラ型トランジスタの場合
について説明してきたが、これらに限定されることな
く、半導体基板表面で強電界の集中が生じるものであれ
ば、例えば高電圧トランジスタ等やシリコン以外の化合
物半導体等を用いたものにも、本発明を広く適用するこ
とができる。In the first to fourth embodiments, the case of MOS type and bipolar type transistors using silicon has been described. However, the present invention is not limited thereto, and a strong electric field is concentrated on the surface of the semiconductor substrate. The present invention can be widely applied to, for example, high voltage transistors and the like using compound semiconductors other than silicon.
［発明の効果］ 以上のように本発明によれば、半導体基板の局所的に
強電界が集中する領域上に、空隙を設けるか又は絶縁薄
膜を介して空隙を設けることにより、強電界が集中する
領域に発生するホットキャリアが注入されトラップされ
る絶縁層自体が存在しないため、強電界が集中する領域
上の絶縁層中にホットキャリアが累積的に蓄積されるこ
とはなくなる。[Effects of the Invention] As described above, according to the present invention, a strong electric field is concentrated by providing a gap or providing a gap through an insulating thin film on a region where a strong electric field is locally concentrated on a semiconductor substrate. Since there is no insulating layer itself in which hot carriers generated in the region where the hot carriers are injected and trapped exist, hot carriers are not accumulated in the insulating layer on the region where the strong electric field is concentrated.
これにより、ホットキャリアが発生するような強電界
が集中する領域においても、ホットキャリアの発生によ
る素子の特性及び信頼性の低下を防止することができ
る。Accordingly, even in a region where a strong electric field is concentrated such that hot carriers are generated, it is possible to prevent the characteristics and reliability of the device from being deteriorated due to the generation of hot carriers.
第１図及び第２図は本発明の原理説明図、 第３図は本発明の第１の実施例によるMOS型トランジス
タを示す断面図、 第４図は第３図に示すMOS型トランジスタの第１の例に
よる製造方法を説明するための工程図、 第５図は第３図に示すMOS型トランジスタの第２の例に
よる製造方法を説明するための工程図、 第６図は第３図に示すMOS型トランジスタの第３の例に
よる製造方法を説明するための工程図、 第７図は本発明の第２の実施例によるMOS型トランジス
タを示す断面図、 第８図は第７図に示すMOS型トランジスタの第１の例に
よる製造方法を説明するための工程図、 第９図は第７図に示すMOS型トランジスタの第２の例に
よる製造方法を説明するための工程図、 第10図は第７図に示すMOS型トランジスタの第３の例に
よる製造方法を説明するための工程図、 第11図は第７図に示すMOS型トランジスタの第４の例に
よる製造方法を説明するための工程図、 第12図は本発明の第３の実施例によるバイポーラ型トラ
ンジスタを示す断面図、 第13図は第12図に示すバイポーラ型トランジスタの製造
方法を説明するための工程図、 第14図は本発明の第４の実施例によるバイポーラ型トラ
ンジスタを示す断面図、 第15図は第14図に示すバイポーラ型トランジスタの製造
方法を説明するための工程図、 第16図は従来のMOS型トランジスタを示す断面図、 第17図は従来のバイポーラ型トランジスタを示す断面図
である。 図において、 11……半導体基板、 12……強電界が集中する領域、 13、31、51、51a……絶縁層、 14、30、55……空隙、 15、39、40……絶縁薄膜、 21、41……ｐ型シリコン基板、 22、44……フィールド酸化膜、 23……n-型低濃度不純物領域、 24……n+型高濃度不純物領域、 25……ｎ型ソース、ドレイン領域、 26……チャネル領域、 27……ゲート酸化膜、 28……ゲート電極、 28a……ポリシリコン層、 29、34、35、37、38、60、61……サイドウォール層、 30a、55a……隙間、 32……ソース、ドレイン電極、 33、56……CVD窒化膜、 36、58……シリコン酸化膜、 42……n+型コレクタ埋込み層、 43……n-型コレクタ領域、 45……n+型コレクタコンタクト領域、 46……p+型外部ベース領域、 47……p-型内部ベース領域、 48……n+型エミッタ領域、 49……ベース引出し電極、 50……エミッタ引出し電極、 52……コレクタ電極、 53……ベース電極、 54、62……エミッタ電極、 57……開口部、 59……B+イオン、 63……Al層、 64……チャネル。1 and 2 are explanatory views of the principle of the present invention, FIG. 3 is a sectional view showing a MOS transistor according to a first embodiment of the present invention, and FIG. 4 is a sectional view of the MOS transistor shown in FIG. FIG. 5 is a process diagram for explaining the manufacturing method according to the example of FIG. 1, FIG. 5 is a process diagram for explaining the manufacturing method of the MOS transistor shown in FIG. 3 according to the second example, and FIG. FIG. 7 is a process diagram for explaining a method for manufacturing the MOS transistor according to the third example shown in FIG. 7, FIG. 7 is a sectional view showing the MOS transistor according to the second embodiment of the present invention, and FIG. FIG. 9 is a process chart for explaining a method of manufacturing the MOS transistor according to the first example, FIG. 9 is a process chart for explaining a method of manufacturing the MOS transistor shown in FIG. 7 according to the second example, Is a diagram for explaining a method of manufacturing the MOS transistor according to the third example shown in FIG. FIG. 11 is a process chart for explaining a method for manufacturing the MOS transistor shown in FIG. 7 according to a fourth example. FIG. 12 is a cross-sectional view showing a bipolar transistor according to a third embodiment of the present invention. FIG. 13, FIG. 13 is a process diagram for explaining the method of manufacturing the bipolar transistor shown in FIG. 12, FIG. 14 is a cross-sectional view showing a bipolar transistor according to a fourth embodiment of the present invention, FIG. FIG. 14 is a process diagram for explaining a method of manufacturing the bipolar transistor shown in FIG. 14, FIG. 16 is a cross-sectional view showing a conventional MOS transistor, and FIG. 17 is a cross-sectional view showing a conventional bipolar transistor. In the figure, 11: a semiconductor substrate, 12: a region where a strong electric field is concentrated, 13, 31, 51, 51a: an insulating layer, 14, 30, 55, a void, 15, 39, 40, an insulating thin film, 21, 41: p-type silicon substrate, 22, 44: field oxide film, 23: n - type low concentration impurity region, 24 ... n + type high concentration impurity region, 25 ... n-type source and drain regions , 26 channel channel, 27 gate oxide film, 28 gate electrode, 28a polysilicon layer, 29, 34, 35, 37, 38, 60, 61 side wall layer, 30a, 55a ... gap, 32 ... source and drain electrodes, 33, 56 ... CVD nitride film, 36, 58 ... silicon oxide film, 42 ... ... n + type collector buried layer, 43 ... ... n - type collector region, 45 ... … N + type collector contact area, 46 …… p + type external base area, 47 …… p - type internal base area, 48 …… n + type emitter area, 49 …… base lead electrode, 50: Emitter extraction electrode, 52: Collector electrode, 53: Base electrode, 54, 62: Emitter electrode, 57: Opening, 59: B + ion, 63: Al layer, 64: Channel .
Claims (11)
集中する領域上に空隙を形成する絶縁層とを有し、 前記空隙により、前記電界が集中する領域に発生したホ
ットキャリアが前記絶縁層中に注入、捕獲されることを
防止する ことを特徴とする半導体装置。A semiconductor substrate provided on the semiconductor substrate, the insulating layer forming an air gap on a region where the electric field of the semiconductor substrate is concentrated; A semiconductor device, wherein generated hot carriers are prevented from being injected and trapped in the insulating layer.
形成されている ことを特徴とする半導体装置。2. The semiconductor device according to claim 1, wherein an insulating thin film is formed on a region in the gap where the electric field is concentrated.
ン領域と、 前記ソース領域及びドレイン領域に挟まれたチャネル領
域上に、ゲート絶縁膜を介して設けられたゲート電極
と、 前記半導体基板上に設けられ、前記ソース領域及びドレ
イン領域の前記チャネル領域と接する領域上に空隙を形
成する絶縁層と を有することを特徴とする半導体装置。3. A semiconductor substrate; a source region and a drain region provided on the surface of the semiconductor substrate; and a gate electrode provided on a channel region sandwiched between the source region and the drain region via a gate insulating film. And an insulating layer provided on the semiconductor substrate and forming a void in a region of the source region and the drain region in contact with the channel region.
ャネル領域と接する領域上に、絶縁薄膜が形成されてい
る ことを特徴とする半導体装置。4. The semiconductor device according to claim 3, wherein an insulating thin film is formed on a region in the gap that is in contact with the channel region in the source region and the drain region.
内部ベース領域からなるベース領域と、 前記内部ベース領域表面に設けられたエミッタ領域と、 前記半導体基板上に設けられ、前記内部ベース領域上に
空隙を形成する絶縁層と を有することを特徴とする半導体装置。5. A semiconductor substrate, a collector region provided on the surface of the semiconductor substrate, a base region provided on the surface of the collector region, the base region comprising an external base region and an internal base region, and a base region provided on the surface of the internal base region. A semiconductor device comprising: an emitter region; and an insulating layer provided on the semiconductor substrate and forming a gap on the internal base region.
１の層を選択的に形成する工程と、 前記半導体基板上及び前記第１の層上に、絶縁層を形成
する工程と、 前記絶縁層を選択的にエッチングして前記第１の層の一
部を露出させた後、前記絶縁層とのエッチング速度の差
を利用して前記第１の層を選択的にエッチング除去し、
前記電界が集中する領域と前記絶縁層との間に隙間を形
成する工程と、 全面に第２の層を堆積して前記隙間の口を塞ぎ、前記電
界が集中する領域上に空隙を形成する工程とを有し、 前記間隙により、前記電界が集中する領域に発生したホ
ットキャリアが前記絶縁層中に注入、捕獲されることを
防止する ことを特徴とする半導体装置の製造方法。6. A step of selectively forming a first layer on a region of the semiconductor substrate on which an electric field is concentrated; a step of forming an insulating layer on the semiconductor substrate and on the first layer; After selectively etching the insulating layer to expose a part of the first layer, the first layer is selectively etched away using a difference in etching rate with the insulating layer,
Forming a gap between the region where the electric field is concentrated and the insulating layer; and depositing a second layer on the entire surface to close the opening of the gap and form a gap on the region where the electric field is concentrated. And a step of preventing hot carriers generated in a region where the electric field is concentrated from being injected and captured in the insulating layer by the gap.
ッチング除去する工程の後に、前記半導体基板上に絶縁
薄膜を形成する工程を有し、 前記空隙内の前記電界が集中する領域上に、前記絶縁薄
膜が形成される ことを特徴とする半導体装置の製造方法。7. The method according to claim 6, further comprising the step of forming an insulating thin film on the semiconductor substrate before the step of forming the first layer or after the step of etching and removing the first layer. A method for manufacturing a semiconductor device, wherein the insulating thin film is formed on a region in the gap where the electric field is concentrated.
ト絶縁膜を介してゲート電極を形成した後、前記ゲート
電極をマスクとして前記半導体基板表面に不純物を注入
し拡散してソース領域及びドレイン領域を形成する工程
と、 前記ソース領域及びドレイン領域の前記チャネル領域と
接する領域上及び前記ゲート電極側壁に、第１及び第２
の絶縁層が積層されたサイドウォール層を形成する工程
と、 前記サイドウォール層の前記第１の絶縁層と前記第２の
絶縁層とのエッチング速度の差を利用して、前記第１の
絶縁層を選択的にエッチング除去し、前記ソース領域及
びドレイン領域表面と前記サイドウォール層の前記第２
の絶縁層底面との間に隙間を形成する工程と、 全面に第３の絶縁層を堆積して前記隙間の口を塞ぎ、前
記ソース領域及びドレイン領域の前記チャネル領域と接
する領域上に空隙を形成する工程と を有することを特徴とする半導体装置の製造方法。8. A gate electrode is formed on a channel region on a surface of a semiconductor substrate via a gate insulating film, and impurities are implanted and diffused into the surface of the semiconductor substrate using the gate electrode as a mask to form a source region and a drain region. Forming a first and a second on a region of the source region and the drain region in contact with the channel region and on a side wall of the gate electrode.
Forming a sidewall layer on which an insulating layer is laminated, and using the difference in etching rate between the first insulating layer and the second insulating layer of the sidewall layer to form the first insulating layer. The layer is selectively etched away, and the surface of the source region and the drain region and the second layer of the sidewall layer are removed.
Forming a gap between the insulating layer and the bottom surface of the insulating layer; and depositing a third insulating layer on the entire surface to close the opening of the gap, and form a gap on a region of the source region and the drain region in contact with the channel region. Forming a semiconductor device.
縁層をエッチング除去した工程の後に、前記ソース領域
及びドレイン領域上に絶縁薄膜を形成する工程を有し、 前記空隙内の前記ソース領域及びドレイン領域の前記チ
ャネル領域と接する領域上に前記絶縁薄膜が形成される ことを特徴とする半導体装置の製造方法。9. The method according to claim 8, wherein before the step of forming the first insulating layer or after the step of etching away the first insulating layer, an insulating thin film is formed on the source region and the drain region. Forming the insulating thin film on a region of the source region and the drain region in contact with the channel region in the gap.
域を形成する工程と、 前記コレクタ領域上に、第２導電型の不純物がドープさ
れたポリシリコン層からなるベース電極を形成する工程
と、 全面に第１の絶縁層を形成した後、前記コレクタ領域上
の所定の場所の前記第１の絶縁層及び前記ベース電極を
選択的にエッチングして開口部を形成する工程と、 前記開口部内の前記コレクタ領域上及び前記ベース電極
側壁に、第２の絶縁層を形成する工程と、 前記第１の絶縁層をマスクとして、第２導電型の不純物
イオンを前記開口部内の前記コレクタ領域表面に選択的
に注入する工程と、 前記開口部内の前記第１及び第２の絶縁層側壁に第１の
サイドウォール層を形成する工程と、 前記第１の絶縁層及び前記第１のサイドウォール層との
エッチング速度の差を利用して、前記第２の絶縁層を選
択的にエッチング除去し、前記コレクタ領域表面と前記
第１のサイドウォール層底面との間に間隙を形成する工
程と、 前記第１のサイドウォール層側壁に第２のサイドウォー
ル層を形成して前記隙間の口を塞ぎ、前記内部ベース形
成予定領域上に空隙を形成する工程と、 前記第１及び第２のサイドウォール層からなる前記開口
部内の前記コレクタ領域表面に第２導電型の不純物を導
入して前記コレクタ層表面に外部ベース領域を形成し、
前記コレクタ領域表面に注入した第２導電型の不純物イ
オンを活性化させて前記外部ベース領域と接続する内部
ベース領域を形成し、前記内部ベース領域表面に第１導
電型の不純物を拡散させてエミッタ領域を形成する工程
とを有し、 前記内部ベース領域上に前記空隙が形成される ことを特徴とする半導体装置の製造方法。10. A step of forming a collector region made of a semiconductor of a first conductivity type; and a step of forming a base electrode made of a polysilicon layer doped with an impurity of a second conductivity type on the collector region; Forming a first insulating layer on the entire surface, selectively etching the first insulating layer and the base electrode at a predetermined location on the collector region to form an opening; Forming a second insulating layer on the collector region and on the side wall of the base electrode; and selecting a second conductivity type impurity ion on the surface of the collector region in the opening using the first insulating layer as a mask. Implanting; forming a first sidewall layer on sidewalls of the first and second insulating layers in the opening; and forming a first sidewall layer between the first insulating layer and the first sidewall layer. D A step of selectively etching away the second insulating layer by utilizing a difference in a chucking speed to form a gap between a surface of the collector region and a bottom surface of the first sidewall layer; Forming a second sidewall layer on the sidewall of the side wall layer, closing the opening of the gap, and forming a void on the internal base formation planned region; and the first and second sidewall layers. Introducing an impurity of a second conductivity type into the surface of the collector region in the opening to form an external base region on the surface of the collector layer;
Activating second conductivity type impurity ions implanted into the surface of the collector region to form an internal base region connected to the external base region, and diffusing a first conductivity type impurity into the surface of the internal base region to form an emitter. Forming a region, wherein the void is formed on the internal base region.
域を形成する工程と、 前記コレクタ領域上に、第２導電型の不純物がドープさ
れたポリシリコン層からなるベース電極を形成する工程
と、 全面に第１の絶縁層を形成した後、前記コレクタ領域上
の所定の場所の前記第１の絶縁層及び前記ベース電極を
選択的にエッチングして開口部を形成する工程と、 前記開口部内の前記コレクタ領域上及び前記ベース電極
側壁に第２の絶縁層を形成する工程と、 前記第１の絶縁層をマスクとして、第２導電型の不純物
イオンを前記開口部内の前記コレクタ領域表面に選択的
に注入する工程と、 前記開口部内の前記第１及び第２の絶縁層の側壁にサイ
ドウォール層を形成する工程と、 前記第１の絶縁層及び前記サイドウォール層をマスクと
して、第１導電型の不純物イオンを前記開口部内の前記
コレクタ領域表面に選択的に注入する工程と、 熱処理により、前記ベース電極から第２導電型の不純物
を拡散させて前記コレクター層表面に外部ベース領域を
形成し、前記コレクタ領域表面に注入した第２導電型及
び第１導電型の不純物イオンを活性化させて前記外部ベ
ース領域と接続する内部ベース領域及び前記内部ベース
領域表面のエミッター領域をそれぞれ形成する工程と、 前記第１の絶縁層及び前記サイドウォール層とのエッチ
ング速度の差を利用して、前記第２の絶縁層を選択的に
エッチング除去し、前記内部ベース領域表面と前記サイ
ドウォール層底面との間に間隙を形成する工程と、 全面に導電層を形成し、前記隙間の口を塞いで前記内部
ベース領域上に空隙を形成した後、所定の形状にパター
ニングして、前記開口部内の前記エミッタ領域上に、エ
ミッタ電極を形成する工程とを有し、 前記内部ベース領域上に前記空隙が形成される ことを特徴とする半導体装置の製造方法。11. A step of forming a collector region made of a semiconductor of a first conductivity type; and a step of forming a base electrode made of a polysilicon layer doped with an impurity of a second conductivity type on the collector region. Forming a first insulating layer on the entire surface, selectively etching the first insulating layer and the base electrode at a predetermined location on the collector region to form an opening; Forming a second insulating layer on the collector region and on the side wall of the base electrode; using the first insulating layer as a mask, selectively depositing a second conductivity type impurity ion on the surface of the collector region in the opening; Implanting into the opening; forming a sidewall layer on sidewalls of the first and second insulating layers in the opening; and using the first insulating layer and the sidewall layer as a mask, Selectively implanting conductive type impurity ions into the surface of the collector region in the opening; and performing heat treatment to diffuse an impurity of the second conductive type from the base electrode to form an external base region on the surface of the collector layer. Activating impurity ions of the second conductivity type and the first conductivity type implanted into the surface of the collector region to form an internal base region connected to the external base region and an emitter region on the surface of the internal base region, respectively. Utilizing the difference between the etching rates of the first insulating layer and the sidewall layer, selectively removing the second insulating layer by etching, and removing the inner base region surface and the sidewall layer bottom surface; Forming a gap between the steps; forming a conductive layer on the entire surface; forming a gap on the internal base region by closing the opening of the gap; Forming an emitter electrode on the emitter region in the opening, and forming the gap on the internal base region. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02244586A JP3105229B2 (en) | 1990-09-14 | 1990-09-14 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02244586A JP3105229B2 (en) | 1990-09-14 | 1990-09-14 | Semiconductor device and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04124834A JPH04124834A (en) | 1992-04-24 |
| JP3105229B2 true JP3105229B2 (en) | 2000-10-30 |
Family
ID=17120926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02244586A Expired - Fee Related JP3105229B2 (en) | 1990-09-14 | 1990-09-14 | Semiconductor device and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3105229B2 (en) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1117166A (en) * | 1997-06-23 | 1999-01-22 | Nec Corp | Manufacturing for semiconductor device |
| KR100239422B1 (en) * | 1997-10-28 | 2000-01-15 | 김영환 | Semiconductor device and method for manufacturing the same |
| KR100487656B1 (en) * | 2003-08-12 | 2005-05-03 | 삼성전자주식회사 | Semiconductor device including an air gap between a semiconductor substrate and an L-shape spacer and method for forming the same |
| JP2011210902A (en) * | 2010-03-29 | 2011-10-20 | Seiko Instruments Inc | Method for manufacturing semiconductor device |
-
1990
- 1990-09-14 JP JP02244586A patent/JP3105229B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH04124834A (en) | 1992-04-24 |
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