JP3527828B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3527828B2 JP3527828B2 JP12371697A JP12371697A JP3527828B2 JP 3527828 B2 JP3527828 B2 JP 3527828B2 JP 12371697 A JP12371697 A JP 12371697A JP 12371697 A JP12371697 A JP 12371697A JP 3527828 B2 JP3527828 B2 JP 3527828B2
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Description
【０００１】
【発明の属する技術分野】本発明は、同一半導体基板上
に高誘電率薄膜を利用した薄膜キャパシタとトランジス
タ等の能動素子とを集積化したＭＭＩＣ（マイクロ波モ
ノリシックＩＣ）等を製造する半導体装置の製造方法に
関する。
に高誘電率薄膜を利用した薄膜キャパシタとトランジス
タ等の能動素子とを集積化したＭＭＩＣ（マイクロ波モ
ノリシックＩＣ）等を製造する半導体装置の製造方法に
関する。
【０００２】
【従来の技術】高誘電率を有する材料としてペロブスカ
イト構造をとる複合金属酸化物が注目されている。
イト構造をとる複合金属酸化物が注目されている。
【０００３】高誘電率を有するチタン酸ストロンチウム
（ＳＴＯ）等の複合金属酸化物を誘電体に用いたキャパ
シタは、キャパシタ面積の縮小に効果的で、ＧａＡｓの
ように基板価格が高い材料を用いて作製されるチップの
低コスト化や、実装面積の縮小・小型化に効果が有り、
採用が検討されている。
（ＳＴＯ）等の複合金属酸化物を誘電体に用いたキャパ
シタは、キャパシタ面積の縮小に効果的で、ＧａＡｓの
ように基板価格が高い材料を用いて作製されるチップの
低コスト化や、実装面積の縮小・小型化に効果が有り、
採用が検討されている。
【０００４】これらの高誘電体膜は、ゾルゲル法、ＭＯ
ＣＶＤ法、スパッタ法等で形成することが可能である
が、プラズマアシストすることにより基板温度を低くし
て形成できることから、スパッタ法を用いて形成するこ
とが多い。
ＣＶＤ法、スパッタ法等で形成することが可能である
が、プラズマアシストすることにより基板温度を低くし
て形成できることから、スパッタ法を用いて形成するこ
とが多い。
【０００５】一方、高誘電材料を用いたキャパシタの下
地電極材料として、密着性や、高誘電膜との整合性、耐
高温性などから、Ｐｔ等の貴金属を用いることが望まし
い。
地電極材料として、密着性や、高誘電膜との整合性、耐
高温性などから、Ｐｔ等の貴金属を用いることが望まし
い。
【０００６】これらの貴金属下地電極のパターニング法
として、確立したものはまだないが、本願発明者らは予
め選択的にフォトレジストパターンを形成し、その上か
ら所望の電極材料を蒸着し、その後、有機洗浄によりフ
ォトレジストパターンを除去することによって電極パタ
ーンを形成するリフトオフ法で、下地電極のパターン形
成を行うことを検討した。
として、確立したものはまだないが、本願発明者らは予
め選択的にフォトレジストパターンを形成し、その上か
ら所望の電極材料を蒸着し、その後、有機洗浄によりフ
ォトレジストパターンを除去することによって電極パタ
ーンを形成するリフトオフ法で、下地電極のパターン形
成を行うことを検討した。
【０００７】
【発明が解決しようとする課題】しかし、スパッタ法
で、基板絶縁膜上に形成された下地電極上に高誘電体膜
を形成する場合、下地電極上にに堆積された高誘電体の
膜質や膜厚が異なるという問題が生じた。
で、基板絶縁膜上に形成された下地電極上に高誘電体膜
を形成する場合、下地電極上にに堆積された高誘電体の
膜質や膜厚が異なるという問題が生じた。
【０００８】原因究明の結果、基板の表面電位がチャー
ジアップによって変化しやすいため、プラズマむらが生
じたり、また、逆スパッタ効果によって堆積したものが
再び、基板から遊離される現象に起因していることを見
いだした。
ジアップによって変化しやすいため、プラズマむらが生
じたり、また、逆スパッタ効果によって堆積したものが
再び、基板から遊離される現象に起因していることを見
いだした。
【０００９】本発明は、これらの問題を解決すべく、基
板上に堆積された絶縁膜上にパタ−ン形成された下地電
極の上に高誘電体膜を均一・均質に形成する半導体装置
の製造方法を提供することを目的としている。
板上に堆積された絶縁膜上にパタ−ン形成された下地電
極の上に高誘電体膜を均一・均質に形成する半導体装置
の製造方法を提供することを目的としている。
【００１０】
【００１１】
【００１２】
【００１３】
【００１４】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に所望の能動素子を形成する工
程と、前記半導体基板上に、コンタクトホールを有した
絶縁膜を形成する工程と、該絶縁膜上に、キャパシタ用
下部電極を形成し、該下部電極を前記半導体基板に電気
的に接触させる工程と、電圧電源をもちいて前記半導体
基板の電位を設定することによって、同時に前記下部電
極の電位を設定しつつ、前記下部電極を含む半導体基板
上にキャパシタ用の金属複合酸化物をプラズマアシスト
されたスパッタ法を用いて形成する工程と、を含むこと
により、上記目的を達成するものである。
造方法は、半導体基板上に所望の能動素子を形成する工
程と、前記半導体基板上に、コンタクトホールを有した
絶縁膜を形成する工程と、該絶縁膜上に、キャパシタ用
下部電極を形成し、該下部電極を前記半導体基板に電気
的に接触させる工程と、電圧電源をもちいて前記半導体
基板の電位を設定することによって、同時に前記下部電
極の電位を設定しつつ、前記下部電極を含む半導体基板
上にキャパシタ用の金属複合酸化物をプラズマアシスト
されたスパッタ法を用いて形成する工程と、を含むこと
により、上記目的を達成するものである。
【００１５】以下に本発明の作用を記載する。
【００１６】基板上の絶縁膜上に存在する電極構造によ
って、電極上の誘電体膜厚に差が生じる現象は、電極の
電位が、電気的に接地された基板と接触することによ
り、固定された電位になるものと、絶縁膜の介在によっ
て電極電位が基板の電位から絶縁状態になるものが、同
じ基板上に存在することが原因である。
って、電極上の誘電体膜厚に差が生じる現象は、電極の
電位が、電気的に接地された基板と接触することによ
り、固定された電位になるものと、絶縁膜の介在によっ
て電極電位が基板の電位から絶縁状態になるものが、同
じ基板上に存在することが原因である。
【００１７】このため、基板を接地状態から絶縁状態に
することで、基板上にある電極の電位をすべて絶縁状態
にできることは容易に想像できる。
することで、基板上にある電極の電位をすべて絶縁状態
にできることは容易に想像できる。
【００１８】しかしながら、このような方法では、基板
電位が不安定になるため、金属複合酸化物の膜質の再現
性や、堆積の初めと終わりで、膜質が異なり、ストレス
の大きな膜を形成したりして、コントロールができなか
った。
電位が不安定になるため、金属複合酸化物の膜質の再現
性や、堆積の初めと終わりで、膜質が異なり、ストレス
の大きな膜を形成したりして、コントロールができなか
った。
【００１９】そこで、本発明に示されているように、す
べての下地電極の一部を、基板に絶縁膜に設けたコンタ
クトホールを通して、基板と電気的に接触させること
で、電極の電位を基板とともにコントロールすることが
可能になった。
べての下地電極の一部を、基板に絶縁膜に設けたコンタ
クトホールを通して、基板と電気的に接触させること
で、電極の電位を基板とともにコントロールすることが
可能になった。
【００２０】さらに本発明の望ましい形態では、電極と
半導体基板の接触にオーミック接触を用いることによ
り、電極の一部を、基板と接触させるだけで、電極上の
電位が、基板と同じようにコントロールできる。
半導体基板の接触にオーミック接触を用いることによ
り、電極の一部を、基板と接触させるだけで、電極上の
電位が、基板と同じようにコントロールできる。
【００２１】また、基板の電位を変化させることによっ
て、堆積される金属複合酸化物の膜質をコントロールで
きる。例えば、本発明のように、電極の一部を基板と接
触させていても、基板の電位を固定せず、堆積させた場
合、エッチングレートの遅い非常に緻密な膜ができる。
図３は、基板電位の違いによるＳＴＯ膜のエッチングプ
ロファイルを検討して得られた図である。このように基
板電位をグランドに固定した膜ではエッチングレートが
速く、厚さ方向に均一な膜質が得られ、一方、基板電位
を固定しない膜ではチャージアップによると思われる膜
質の変化が見られている。
て、堆積される金属複合酸化物の膜質をコントロールで
きる。例えば、本発明のように、電極の一部を基板と接
触させていても、基板の電位を固定せず、堆積させた場
合、エッチングレートの遅い非常に緻密な膜ができる。
図３は、基板電位の違いによるＳＴＯ膜のエッチングプ
ロファイルを検討して得られた図である。このように基
板電位をグランドに固定した膜ではエッチングレートが
速く、厚さ方向に均一な膜質が得られ、一方、基板電位
を固定しない膜ではチャージアップによると思われる膜
質の変化が見られている。
【００２２】また、図４に示すように、基板をグランド
に接地させた場合、逆スパッタ効果が防げるので、下地
電極を基板に電気的に接触していない従来例に比べ、成
膜のスピードを３０％以上も向上することができる。ま
た、前記半導体基板の電位が１Ｖ以上２０Ｖ以下である
のが望ましい。 また、前記金属複合酸化物を形成する工
程で、設定電位を変化させて複数の基板電位を設定する
のが望ましい。これにより、厚さ方向に膜質の異なる複
数の均一な膜を形成できる。
に接地させた場合、逆スパッタ効果が防げるので、下地
電極を基板に電気的に接触していない従来例に比べ、成
膜のスピードを３０％以上も向上することができる。ま
た、前記半導体基板の電位が１Ｖ以上２０Ｖ以下である
のが望ましい。 また、前記金属複合酸化物を形成する工
程で、設定電位を変化させて複数の基板電位を設定する
のが望ましい。これにより、厚さ方向に膜質の異なる複
数の均一な膜を形成できる。
【００２３】
【実施例】
（第１の実施例）以下に本発明の第１の実施例について
図面を参照しながら説明する。図１は本発明の実施例に
おける半導体装置を上方から見た略図及び、断面図であ
る。
図面を参照しながら説明する。図１は本発明の実施例に
おける半導体装置を上方から見た略図及び、断面図であ
る。
【００２４】図１において、半絶縁性ＧａＡｓ基板１の
活性領域２にオーミック領域４が形成され、このオーミ
ック領域４を含む半絶縁性ＧａＡｓ基板１上にＳｉＮx
膜５が形成され、該ＳｉＮx膜５の前記オーミック領域
４上部にはコンタクトホールが形成され、オーミック領
域４が露出される。このコンタクトホールを含む所望領
域に下地電極６が形成され、該下地電極６上にＳＴＯ膜
７、上部電極８の活性領域が形成され、配線１００を形
成してキャパシタをなす。
活性領域２にオーミック領域４が形成され、このオーミ
ック領域４を含む半絶縁性ＧａＡｓ基板１上にＳｉＮx
膜５が形成され、該ＳｉＮx膜５の前記オーミック領域
４上部にはコンタクトホールが形成され、オーミック領
域４が露出される。このコンタクトホールを含む所望領
域に下地電極６が形成され、該下地電極６上にＳＴＯ膜
７、上部電極８の活性領域が形成され、配線１００を形
成してキャパシタをなす。
【００２５】次に、本発明の第１の実施例における半導
体装置の製造方法について、図面を参照しながら説明す
る。
体装置の製造方法について、図面を参照しながら説明す
る。
【００２６】図２は本実施例の半導体装置の作製方法の
工程を示す図である。活性領域２は半絶縁性ＧａＡｓ基
板中にＳｉのイオン注入法によって形成する（図２
（ａ））。
工程を示す図である。活性領域２は半絶縁性ＧａＡｓ基
板中にＳｉのイオン注入法によって形成する（図２
（ａ））。
【００２７】まず、半絶縁性ＧａＡｓ基板１にＳｉ+イ
オンを、フォトリソグラフにより、レジストマスクを用
いて選択的に注入し、活性領域２を形成する。次に、半
絶縁性ＧａＡｓ基板１の両面にプラズマＣＶＤ法を用い
て、ＳｉＮxアニール膜３を２００Åの厚みで形成し、
窒素中、９７５℃，６０秒の条件でアニール工程を行な
い活性化を行なう（図２（ｂ））。
オンを、フォトリソグラフにより、レジストマスクを用
いて選択的に注入し、活性領域２を形成する。次に、半
絶縁性ＧａＡｓ基板１の両面にプラズマＣＶＤ法を用い
て、ＳｉＮxアニール膜３を２００Åの厚みで形成し、
窒素中、９７５℃，６０秒の条件でアニール工程を行な
い活性化を行なう（図２（ｂ））。
【００２８】次にアニール膜３をバッファードフッ酸に
よりウエットエッチングですべて除去し、プラズマＣＶ
Ｄ法を用いてＳｉＮxアシスト膜４を２０００Åの厚み
で形成し、フォトレジストをマスクとしてＳｉＮxアシ
スト膜４をバッファードフッ酸によりウエットエッチン
グし、オーミック領域のレジストパターンを形成する。
次にＡｕＧｅ，Ｎｉ，Ａｕをこの順に真空蒸着し、フォ
トレジストを除去することによってオーミック領域４を
形成する。その上に、プラズマＣＶＤ法を用いてＳｉＮ
膜５を形成し、４００℃，５分の条件で熱工程を施しオ
ーミック領域４の合金化を行なう（図２（ｃ））。
よりウエットエッチングですべて除去し、プラズマＣＶ
Ｄ法を用いてＳｉＮxアシスト膜４を２０００Åの厚み
で形成し、フォトレジストをマスクとしてＳｉＮxアシ
スト膜４をバッファードフッ酸によりウエットエッチン
グし、オーミック領域のレジストパターンを形成する。
次にＡｕＧｅ，Ｎｉ，Ａｕをこの順に真空蒸着し、フォ
トレジストを除去することによってオーミック領域４を
形成する。その上に、プラズマＣＶＤ法を用いてＳｉＮ
膜５を形成し、４００℃，５分の条件で熱工程を施しオ
ーミック領域４の合金化を行なう（図２（ｃ））。
【００２９】次にフォトレジストをマスクとして、Ｓｉ
Ｎ膜５をバッファードフッ酸を用いてウエットエッチン
グを行ないオーミック領域４の上に開口部を形成する。
この上にフォトレジストをマスクとして、密着性、低抵
抗化等を考慮し、電子線蒸着により、Ｔｉ，Ａｕ，Ｐｔ
をこの順に堆積し、リフトオフ法によってキャパシタ下
地電極６を形成する。下部電極６を形成した後、ＲＦス
パッタ法を用いて、Ａｒ：Ｏ2＝５：５の比率で、ガス
圧２Ｐａの条件で、基板温度を３５０℃に保ち、チタン
酸ストロンチウム（ＳＴＯ）層７を約２５００Åの厚み
で形成する。チタン酸ストロンチウム層７の必要な領域
にフォトリソグラフにより、レジストをエッチングマス
クとして、バッファードフッ酸と塩酸と水との混合エッ
チャントによってＳＴＯ膜７のマスクされていない部分
を選択エッチングし、フォトレジストを除去する（図２
（ｄ））。
Ｎ膜５をバッファードフッ酸を用いてウエットエッチン
グを行ないオーミック領域４の上に開口部を形成する。
この上にフォトレジストをマスクとして、密着性、低抵
抗化等を考慮し、電子線蒸着により、Ｔｉ，Ａｕ，Ｐｔ
をこの順に堆積し、リフトオフ法によってキャパシタ下
地電極６を形成する。下部電極６を形成した後、ＲＦス
パッタ法を用いて、Ａｒ：Ｏ2＝５：５の比率で、ガス
圧２Ｐａの条件で、基板温度を３５０℃に保ち、チタン
酸ストロンチウム（ＳＴＯ）層７を約２５００Åの厚み
で形成する。チタン酸ストロンチウム層７の必要な領域
にフォトリソグラフにより、レジストをエッチングマス
クとして、バッファードフッ酸と塩酸と水との混合エッ
チャントによってＳＴＯ膜７のマスクされていない部分
を選択エッチングし、フォトレジストを除去する（図２
（ｄ））。
【００３０】次にフォトレジストをマスクとして密着
性、低抵抗化等を考慮し、Ｐｔ，Ａｕの順に電子線蒸着
を行ない、リフトオフにより上部電極８を形成する（図
２（ｅ））。
性、低抵抗化等を考慮し、Ｐｔ，Ａｕの順に電子線蒸着
を行ない、リフトオフにより上部電極８を形成する（図
２（ｅ））。
【００３１】キャパシタ形成後、プラズマＣＶＤ法によ
りＳｉＮx膜９を２０００Åの厚みで形成し、フォトレ
ジストをマスクとしてバッファードフッ酸でウエットエ
ッチングを行ない、配線のための開口部を形成し、電子
線蒸着により、Ｔｉ，Ａｕの順に堆積し配線１００を形
成する（図２（ｆ））。以上の工程により本例のキャパ
シタを作製することができる。
りＳｉＮx膜９を２０００Åの厚みで形成し、フォトレ
ジストをマスクとしてバッファードフッ酸でウエットエ
ッチングを行ない、配線のための開口部を形成し、電子
線蒸着により、Ｔｉ，Ａｕの順に堆積し配線１００を形
成する（図２（ｆ））。以上の工程により本例のキャパ
シタを作製することができる。
【００３２】（第２の実施例）以下に本発明の第２の実
施例における半導体装置の製造方法について、図面を参
照しながら説明する。
施例における半導体装置の製造方法について、図面を参
照しながら説明する。
【００３３】図５は本発明の第２の実施例における半導
体装置を基板上方からみた略図及び本実施例の断面図で
ある。
体装置を基板上方からみた略図及び本実施例の断面図で
ある。
【００３４】図５において１は半絶縁性ＧａＡｓ基板、
２’は活性領域、４’はオーミック領域、５はＳｉＮ
膜、６はキャパシタ下地電極、７はＳＴＯ層、８はキャ
パシタ上部電極、９はＳｉＮx膜、１００は配線であ
る。
２’は活性領域、４’はオーミック領域、５はＳｉＮ
膜、６はキャパシタ下地電極、７はＳＴＯ層、８はキャ
パシタ上部電極、９はＳｉＮx膜、１００は配線であ
る。
【００３５】半導体基板と下地電極との電気的接触は、
半導体基板上あるいは下地電極上のどの位置でも可能で
あるため、図５に示すように下地電極を素子間配線と共
通化することができ、さらに活性領域２’を所望のキャ
リア濃度で形成し、抵抗素子として用いることもでき
る。
半導体基板上あるいは下地電極上のどの位置でも可能で
あるため、図５に示すように下地電極を素子間配線と共
通化することができ、さらに活性領域２’を所望のキャ
リア濃度で形成し、抵抗素子として用いることもでき
る。
【００３６】第２の実施例における半導体装置の作製方
法は第１の実施例に準ずるので省略する。
法は第１の実施例に準ずるので省略する。
【００３７】（第３の実施例）第３の実施例として、本
発明のキャパシタと能動素子とを集積化した実施例を図
面を参照しながら説明する。図６は本発明の実施例にお
ける半導体装置の断面図である。
発明のキャパシタと能動素子とを集積化した実施例を図
面を参照しながら説明する。図６は本発明の実施例にお
ける半導体装置の断面図である。
【００３８】図６において、１は半絶縁性ＧａＡｓ基板
である。活性領域２ａ、オーミック電極５ａ、ゲート電
極６で構成されているショットキー電界効果トランジス
タ２と、活性領域２ｂ、オーミック領域５ｂ、高誘電体
薄膜としてのチタン酸ストロンチウム（ＳＴＯ）１０、
トランジスタを保護するＳｉＮx膜８上にＴｉ，Ａｕ，
Ｐｔメタル等から成る下地電極９ｂと前記メタル等から
成る上部電極１１から成るキャパシタが集積化されてい
る。
である。活性領域２ａ、オーミック電極５ａ、ゲート電
極６で構成されているショットキー電界効果トランジス
タ２と、活性領域２ｂ、オーミック領域５ｂ、高誘電体
薄膜としてのチタン酸ストロンチウム（ＳＴＯ）１０、
トランジスタを保護するＳｉＮx膜８上にＴｉ，Ａｕ，
Ｐｔメタル等から成る下地電極９ｂと前記メタル等から
成る上部電極１１から成るキャパシタが集積化されてい
る。
【００３９】次に、本発明の実施例における半導体装置
の製造方法について説明する。
の製造方法について説明する。
【００４０】図７は本例の第３の実施例における半導体
装置の作製方法の工程を示す図である。
装置の作製方法の工程を示す図である。
【００４１】電界効果トランジスタの活性領域２ａ，お
よびキャパシタコンタクト用活性領域２ｂは、半絶縁性
ＧａＡｓ基板中にＳｉのイオン注入法によって形成す
る。まず半絶縁性ＧａＡｓ基板１にＳｉ+イオンをレジ
ストマスクを用いて選択的に活性領域２ａ，２ｂを形成
する。活性化領域２ａ、２ｂは同一工程であるため、下
部電極を基板にコンタクトさせるための工程数が増える
ことがない。
よびキャパシタコンタクト用活性領域２ｂは、半絶縁性
ＧａＡｓ基板中にＳｉのイオン注入法によって形成す
る。まず半絶縁性ＧａＡｓ基板１にＳｉ+イオンをレジ
ストマスクを用いて選択的に活性領域２ａ，２ｂを形成
する。活性化領域２ａ、２ｂは同一工程であるため、下
部電極を基板にコンタクトさせるための工程数が増える
ことがない。
【００４２】次に、ＧａＡｓ基板１の両面にプラズマＣ
ＶＤ法を用いてＳｉＮxアニール膜３（図７（ａ）では
裏面のアニール膜３は省略）を２００Åの厚みで形成
し、９７５℃，６０秒の条件でアニール工程を行ない活
性化を行なう（図７（ａ））。
ＶＤ法を用いてＳｉＮxアニール膜３（図７（ａ）では
裏面のアニール膜３は省略）を２００Åの厚みで形成
し、９７５℃，６０秒の条件でアニール工程を行ない活
性化を行なう（図７（ａ））。
【００４３】次にアニール膜３をバッファードフッ酸で
ウエットエッチングによりすべて除去し、プラズマＣＶ
Ｄ法を用いてＳｉＮxアシスト膜４を２０００Åの厚み
で形成し、フォトレジストをマスクとしてＳｉＮxアシ
スト膜４をウエットエッチングし、トランジスタ用オー
ミック電極５ａ、およびキャパシタコンタクト用オーミ
ック領域５ｂのパターンを形成する（図７（ｂ））。
ウエットエッチングによりすべて除去し、プラズマＣＶ
Ｄ法を用いてＳｉＮxアシスト膜４を２０００Åの厚み
で形成し、フォトレジストをマスクとしてＳｉＮxアシ
スト膜４をウエットエッチングし、トランジスタ用オー
ミック電極５ａ、およびキャパシタコンタクト用オーミ
ック領域５ｂのパターンを形成する（図７（ｂ））。
【００４４】次にＡｕＧｅ，Ｎｉ，Ａｕをこの順に真空
蒸着し、フォトレジストを除去することによってオーミ
ック電極５ａ、５ｂを形成する。次に、プラズマＣＶＤ
法によってＳｉＮx膜７を７００Åデポし、４００℃，
５分の条件で熱工程を施し合金化を行なう。
蒸着し、フォトレジストを除去することによってオーミ
ック電極５ａ、５ｂを形成する。次に、プラズマＣＶＤ
法によってＳｉＮx膜７を７００Åデポし、４００℃，
５分の条件で熱工程を施し合金化を行なう。
【００４５】次にフォトレジストをマスクとして選択的
にゲート部のＳｉＮx膜７をウエットエッチングし、Ａ
ｌ，Ｔｉ，Ｐｔ，Ａｕをこの順に真空蒸着してゲート電
極６を形成する。
にゲート部のＳｉＮx膜７をウエットエッチングし、Ａ
ｌ，Ｔｉ，Ｐｔ，Ａｕをこの順に真空蒸着してゲート電
極６を形成する。
【００４６】次にＳｉＮx膜８をプラズマＣＶＤ法によ
って２０００Åの厚みで形成し（図７（ｃ））、フォト
レジストをマスクとして、バッファードフッ酸を用いて
ウエットエッチングを行ない、開口部を形成する。この
上にフォトレジストをマスクとして電子線蒸着により、
Ｔｉ，Ａｕ，Ｐｔの順に堆積し、リフトオフによって配
線９ａを形成する。
って２０００Åの厚みで形成し（図７（ｃ））、フォト
レジストをマスクとして、バッファードフッ酸を用いて
ウエットエッチングを行ない、開口部を形成する。この
上にフォトレジストをマスクとして電子線蒸着により、
Ｔｉ，Ａｕ，Ｐｔの順に堆積し、リフトオフによって配
線９ａを形成する。
【００４７】この配線９ａは、キャパシタ下地電極９ｂ
と共通であり、同時に形成される（図７（ｄ））。
と共通であり、同時に形成される（図７（ｄ））。
【００４８】下地電極９ｂを形成した後、ＲＦスパッタ
法を用いて、Ａｒ：Ｏ2 ＝５：５の比率で、ガス圧２Ｐ
ａの条件で，基板温度を３５０℃に保ち、チタン酸スト
ロンチウム膜１０を約２５００Åの厚みに形成する。
法を用いて、Ａｒ：Ｏ2 ＝５：５の比率で、ガス圧２Ｐ
ａの条件で，基板温度を３５０℃に保ち、チタン酸スト
ロンチウム膜１０を約２５００Åの厚みに形成する。
【００４９】次にフォトレジストをエッチングマスクと
してＳＴＯ膜１０をフッ酸と塩酸と水との混合エッチャ
ントによってＳＴＯ膜１０のマスクされていない部分を
選択エッチングする。
してＳＴＯ膜１０をフッ酸と塩酸と水との混合エッチャ
ントによってＳＴＯ膜１０のマスクされていない部分を
選択エッチングする。
【００５０】次にフォトレジストをマスクとして電子線
蒸着によりＰｔ，Ａｕの順に蒸着を行ない、上部電極１
１を形成する（図７（ｅ））。
蒸着によりＰｔ，Ａｕの順に蒸着を行ない、上部電極１
１を形成する（図７（ｅ））。
【００５１】キャパシタ形成後、プラズマＣＶＤ法によ
りＳｉＮx膜１２を２０００Åの厚みで形成し、フォト
レジストをマスクとしてバッファードフッ酸でウエット
エッチングを行ない、配線のための開口部を形成し、Ｔ
ｉ，Ａｕの順に堆積し配線１３を形成する（図７
（ｆ））。
りＳｉＮx膜１２を２０００Åの厚みで形成し、フォト
レジストをマスクとしてバッファードフッ酸でウエット
エッチングを行ない、配線のための開口部を形成し、Ｔ
ｉ，Ａｕの順に堆積し配線１３を形成する（図７
（ｆ））。
【００５２】以上の工程により、本発明の第３の実施例
であるキャパシタと能動素子との集積化が可能である。
であるキャパシタと能動素子との集積化が可能である。
【００５３】（第４の実施例）以下に本発明の第４の実
施例における、基板電位をコントロールすることによっ
て、絶縁膜上の電極の電位をコントロールし、電極上に
形成される金属複合酸化物の膜質をコントロールする金
属複合酸化物のスパッタによる製造方法について説明す
る。
施例における、基板電位をコントロールすることによっ
て、絶縁膜上の電極の電位をコントロールし、電極上に
形成される金属複合酸化物の膜質をコントロールする金
属複合酸化物のスパッタによる製造方法について説明す
る。
【００５４】図８に、本実施例におけるＲｆスパッタ装
置の概略図を示す。基板電位のコントロ−ルを、基板ホ
ルダ−を介し、可変電圧電源（Ｖｓｕｂ．）をもちいて
コントロ−ルする。
置の概略図を示す。基板電位のコントロ−ルを、基板ホ
ルダ−を介し、可変電圧電源（Ｖｓｕｂ．）をもちいて
コントロ−ルする。
【００５５】ＳＴＯ成膜条件は、Ｒｆパワー５００Ｗ、
基板温度３５０℃、スパッタガス圧２Ｐａ、Ａｒ／Ｏ2
比５／５、ターゲット／基板間距離１５０ｍｍである。
基板温度３５０℃、スパッタガス圧２Ｐａ、Ａｒ／Ｏ2
比５／５、ターゲット／基板間距離１５０ｍｍである。
【００５６】図９と図１０は、本発明の実施例に基づい
て作製されたキャパシタ下地電極上に、基板電位を変化
させて形成したＳＴＯ膜のエッチングプロファイル検討
結果の一例である。
て作製されたキャパシタ下地電極上に、基板電位を変化
させて形成したＳＴＯ膜のエッチングプロファイル検討
結果の一例である。
【００５７】図９は、基板電位をグランドに固定（Ｖｓ
ｕｂ．＝０Ｖ）して堆積した膜では、エッチングレート
が速く、厚さ方向に均一な膜質が得られ、一方、基板電
位をターゲットに対して、プラス側に設定（Ｖｓｕｂ．
＝＋１０Ｖ）した膜では、エッチングレートの遅い、厚
さ方向に均一な膜質が得られたことを示す結果の図であ
る。
ｕｂ．＝０Ｖ）して堆積した膜では、エッチングレート
が速く、厚さ方向に均一な膜質が得られ、一方、基板電
位をターゲットに対して、プラス側に設定（Ｖｓｕｂ．
＝＋１０Ｖ）した膜では、エッチングレートの遅い、厚
さ方向に均一な膜質が得られたことを示す結果の図であ
る。
【００５８】図１０は、基板電位の設定を堆積途中で変
化させた時のエッチングプロファイル検討結果を示す図
である。堆積初期の設定電位（Ｖｓｕｂ．＝＋１Ｖ）を
堆積途中で、よりターゲットに対してプラス側へ変化さ
せた（Ｖｓｕｂ．＝＋２０Ｖ）時の結果を示す図であ
る。
化させた時のエッチングプロファイル検討結果を示す図
である。堆積初期の設定電位（Ｖｓｕｂ．＝＋１Ｖ）を
堆積途中で、よりターゲットに対してプラス側へ変化さ
せた（Ｖｓｕｂ．＝＋２０Ｖ）時の結果を示す図であ
る。
【００５９】このように、複数の基板電位を設定するこ
とで、厚さ方向に膜質の異なる複数の均一な膜を形成で
きる。
とで、厚さ方向に膜質の異なる複数の均一な膜を形成で
きる。
【００６０】以上の工程により、基板電位をコントロー
ルすることによって、絶縁膜上の電極の電位をコントロ
ールし、電極上に形成される金属複合酸化物の膜質をコ
ントロールすることが可能である。
ルすることによって、絶縁膜上の電極の電位をコントロ
ールし、電極上に形成される金属複合酸化物の膜質をコ
ントロールすることが可能である。
【００６１】
【００６２】
【００６３】
【発明の効果】以上より明らかなように、本発明の半導
体装置の製造方法によれば、半導体基板の電位を変化す
ることにより、キャパシタの下地電極電位を変化できる
ので、下地電極上の誘電体膜質を自由にコントロールす
ることができ、膜質が均一・均質な高誘電体キャパシタ
を搭載する信頼性の高いＧａＡｓＭＭＩＣを実現可能と
なる。
体装置の製造方法によれば、半導体基板の電位を変化す
ることにより、キャパシタの下地電極電位を変化できる
ので、下地電極上の誘電体膜質を自由にコントロールす
ることができ、膜質が均一・均質な高誘電体キャパシタ
を搭載する信頼性の高いＧａＡｓＭＭＩＣを実現可能と
なる。
【図１】本発明の実施例における半導体装置を示す図で
ある。
ある。
【図２】本発明による第１、及び第２の実施例の工程図
である。
である。
【図３】基板電位の違いによる誘電体膜エッチングプロ
ファイル比較図である。
ファイル比較図である。
【図４】本発明実施例と従来例の堆積時間と膜厚の比較
図である。
図である。
【図５】本発明の実施例における半導体装置を示す図で
ある。
ある。
【図６】本発明の実施例における半導体装置の断面図で
ある。
ある。
【図７】本発明による第３の実施例の工程図である。
【図８】本発明の第４の実施例におけるＲＦスパッタ装
置概略図である。
置概略図である。
【図９】基板電位の違いによる誘電体膜エッチングプロ
ファイル比較図である。
ファイル比較図である。
【図１０】基板電位の違いによる誘電体膜エッチングプ
ロファイル比較図である。
ロファイル比較図である。
【図１１】従来例の断面図である。
１ 基板
２ 活性領域
３ ＳｉＮxアニール膜
４ ＳｉＮxアシスト膜（オーミック領域）
５ ＳｉＮx膜
６ 下地電極
７、１０ ＳＴＯ膜
８ 上部電極
９ ＳｉＮx膜
１００ 配線
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/822
H01L 27/04
H01L 27/108
H01L 21/8242
Claims (3)
- 【請求項１】 半導体基板上に所望の能動素子を形成す
る工程と、 前記半導体基板上に、コンタクトホールを有した絶縁膜
を形成する工程と、 該絶縁膜上に、キャパシタ用下部電極を形成し、該下部
電極を前記半導体基板に電気的に接触させる工程と、 電圧電源をもちいて前記半導体基板の電位を設定するこ
とによって、同時に前記下部電極の電位を設定しつつ、
前記下部電極を含む半導体基板上にキャパシタ用の金属
複合酸化物をプラズマアシストされたスパッタ法を用い
て形成する工程と、を含むことを特徴とする半導体装置
の製造方法。 - 【請求項２】 請求項１に記載の半導体装置の製造方法
において、 前記半導体基板の電位が１Ｖ以上２０Ｖ以下であること
を特徴とする半導体装置の製造方法。 - 【請求項３】 請求項１に記載の半導体装置の製造方法
において、 前記金属複合酸化物を形成する工程で、設定電位を変化
させて複数の基板電位を設定することを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12371697A JP3527828B2 (ja) | 1997-05-14 | 1997-05-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12371697A JP3527828B2 (ja) | 1997-05-14 | 1997-05-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10313092A JPH10313092A (ja) | 1998-11-24 |
| JP3527828B2 true JP3527828B2 (ja) | 2004-05-17 |
Family
ID=14867603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12371697A Expired - Fee Related JP3527828B2 (ja) | 1997-05-14 | 1997-05-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3527828B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4675922B2 (ja) * | 2007-03-23 | 2011-04-27 | Ｏｋｉセミコンダクタ株式会社 | キャパシタ構造の製造方法及びキャパシタ素子の製造方法 |
| JP5449970B2 (ja) * | 2009-10-09 | 2014-03-19 | 富士フイルム株式会社 | 圧電体膜の成膜方法、圧電素子、液体吐出装置、及び圧電型超音波振動子 |
-
1997
- 1997-05-14 JP JP12371697A patent/JP3527828B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10313092A (ja) | 1998-11-24 |
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