JP3521875B2 - 歪補償回路 - Google Patents
歪補償回路Info
- Publication number
- JP3521875B2 JP3521875B2 JP2001021565A JP2001021565A JP3521875B2 JP 3521875 B2 JP3521875 B2 JP 3521875B2 JP 2001021565 A JP2001021565 A JP 2001021565A JP 2001021565 A JP2001021565 A JP 2001021565A JP 3521875 B2 JP3521875 B2 JP 3521875B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- distortion
- output
- input signal
- distortion compensating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は歪補償回路に関し、
特に大きな歪み補償量を達成すると共に高速に適応制御
可能とした歪補償回路に関する。
特に大きな歪み補償量を達成すると共に高速に適応制御
可能とした歪補償回路に関する。
【０００２】
【従来の技術】従来、この種の歪補償回路は、放送や無
線通信などに使用される高周波電力増幅器の歪み特性を
中間周波数で補償する場合、たとえば、特開昭５５−１
０７３０８号公報または特開２０００−２６１２５２号
公報に開示されているように、アナログの歪み補償素子
を用いて構成されている。
線通信などに使用される高周波電力増幅器の歪み特性を
中間周波数で補償する場合、たとえば、特開昭５５−１
０７３０８号公報または特開２０００−２６１２５２号
公報に開示されているように、アナログの歪み補償素子
を用いて構成されている。
【０００３】しかし、この従来装置は、アナログの歪み
補償素子による前置歪み特性には制限があり、増幅器の
特性に十分対応できないこと、さらには、帯域外のスペ
クトラムを歪み検出手段として用いることにより、独立
でない複数の変数を制御するため、高速に収束させるこ
とが困難であるという問題がある。
補償素子による前置歪み特性には制限があり、増幅器の
特性に十分対応できないこと、さらには、帯域外のスペ
クトラムを歪み検出手段として用いることにより、独立
でない複数の変数を制御するため、高速に収束させるこ
とが困難であるという問題がある。
【０００４】
【発明が解決しようとする課題】上述した従来の歪補償
回路は、中間周波数（ＩＦ）で補償する場合には、アナ
ログの歪み補償素子を用いているため、大きな補償量で
且つ高速に収束させることができないという欠点があ
る。
回路は、中間周波数（ＩＦ）で補償する場合には、アナ
ログの歪み補償素子を用いているため、大きな補償量で
且つ高速に収束させることができないという欠点があ
る。
【０００５】本発明の目的は、このような従来の欠点を
除去するため、中間周波数の入力信号をそのキャリア周
波数の４倍波でＡ／Ｄ変換した後、直列に接続した線形
フィルタと非線形フィルタとを用いて、後段の電力増幅
器の線形歪みおよび非線形歪みをそれぞれ補償すること
により、大きな補償量を達成すると共に高速な適応制御
を可能とした歪補償回路を提供することにある。
除去するため、中間周波数の入力信号をそのキャリア周
波数の４倍波でＡ／Ｄ変換した後、直列に接続した線形
フィルタと非線形フィルタとを用いて、後段の電力増幅
器の線形歪みおよび非線形歪みをそれぞれ補償すること
により、大きな補償量を達成すると共に高速な適応制御
を可能とした歪補償回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明の歪補償回路は、
入力信号をＡ／Ｄ変換したデジタル入力信号を出力する
Ａ／Ｄ変換手段と、前記Ａ／Ｄ変換手段に接続し、後段
で発生する線形歪みを補償する第１の歪補償手段と、前
記第１の歪補償手段に接続し、後段で発生する非線形歪
みを補償する第２の歪補償手段と、前記第２の歪補償手
段出力をＤ／Ａ変換した後、周波数変換および増幅した
送信信号をアンテナに供給する送信電力増幅手段と、前
記送信信号の一部を周波数変換した後Ａ／Ｄ変換したデ
ジタル出力信号を出力する出力歪検出手段と、前記デジ
タル入力信号および前記デジタル出力信号の差を検出
し、検出した誤差信号を最小とするように前記第１の歪
補償手段および前記第２の歪補償手段を制御する制御手
段と、より構成されていることを特徴としている。
入力信号をＡ／Ｄ変換したデジタル入力信号を出力する
Ａ／Ｄ変換手段と、前記Ａ／Ｄ変換手段に接続し、後段
で発生する線形歪みを補償する第１の歪補償手段と、前
記第１の歪補償手段に接続し、後段で発生する非線形歪
みを補償する第２の歪補償手段と、前記第２の歪補償手
段出力をＤ／Ａ変換した後、周波数変換および増幅した
送信信号をアンテナに供給する送信電力増幅手段と、前
記送信信号の一部を周波数変換した後Ａ／Ｄ変換したデ
ジタル出力信号を出力する出力歪検出手段と、前記デジ
タル入力信号および前記デジタル出力信号の差を検出
し、検出した誤差信号を最小とするように前記第１の歪
補償手段および前記第２の歪補償手段を制御する制御手
段と、より構成されていることを特徴としている。
【０００７】また、前記入力信号は、中間周波数の信号
であることを特徴としている。
であることを特徴としている。
【０００８】また、前記Ａ／Ｄ変換手段は、前記入力信
号のキャリア周波数の４倍波をサンプリング周波数とし
て、前記入力信号を前記デジタル入力信号に変換するこ
とを特徴としている。
号のキャリア周波数の４倍波をサンプリング周波数とし
て、前記入力信号を前記デジタル入力信号に変換するこ
とを特徴としている。
【０００９】また、前記第１の歪補償手段は、２分岐さ
れた前記デジタル入力信号をそれぞれ入力する第１、第
２のＦＩＲフィルタと切替器とを有し、前記第１、第２
のＦＩＲフィルタの伝達関数と信号出力の切り替えと
が、前記制御手段により相互に制御されることを特徴と
している。
れた前記デジタル入力信号をそれぞれ入力する第１、第
２のＦＩＲフィルタと切替器とを有し、前記第１、第２
のＦＩＲフィルタの伝達関数と信号出力の切り替えと
が、前記制御手段により相互に制御されることを特徴と
している。
【００１０】また、前記第２の歪補償手段は、前記第１
の歪補償手段出力を２分岐し、一方をヒルベルト変換し
た後２分岐して入力する第１、第２のＲＡＭと、他方を
前記ヒルベルト変換に要する遅延を与えた後２分岐して
入力する第３、第４のＲＡＭと、前記第１、第２のＲＡ
Ｍの出力および前記第３、第４のＲＡＭの出力のそれぞ
れの一方から出力された２つの信号を加算する加算器と
を有し、前記第１、第２のＲＡＭおよび前記第３、第４
のＲＡＭのそれぞれの組み合わせにおいて、伝達関数と
信号出力の切り替えとが、前記制御手段により相互に制
御されることを特徴としている。
の歪補償手段出力を２分岐し、一方をヒルベルト変換し
た後２分岐して入力する第１、第２のＲＡＭと、他方を
前記ヒルベルト変換に要する遅延を与えた後２分岐して
入力する第３、第４のＲＡＭと、前記第１、第２のＲＡ
Ｍの出力および前記第３、第４のＲＡＭの出力のそれぞ
れの一方から出力された２つの信号を加算する加算器と
を有し、前記第１、第２のＲＡＭおよび前記第３、第４
のＲＡＭのそれぞれの組み合わせにおいて、伝達関数と
信号出力の切り替えとが、前記制御手段により相互に制
御されることを特徴としている。
【００１１】また、前記出力歪検出手段は、前記送信信
号の一部を前記送信電力増幅手段と同じ局部発振信号に
より周波数変換した後、前記入力信号のキャリア周波数
の４倍波をサンプリング周波数として、Ａ／Ｄ変換した
デジタル出力信号を出力することを特徴としている。
号の一部を前記送信電力増幅手段と同じ局部発振信号に
より周波数変換した後、前記入力信号のキャリア周波数
の４倍波をサンプリング周波数として、Ａ／Ｄ変換した
デジタル出力信号を出力することを特徴としている。
【００１２】さらに、前記制御手段は、前記デジタル入
力信号および前記デジタル出力信号のそれぞれを入力す
る第１および第２のＦＩＦＯメモリと、前記第１および
第２のＦＩＦＯメモリ出力のそれぞれの信号を比較して
差異が最小となるように、前記第１の歪補償手段および
前記第２の歪補償手段を制御するプロセッサとから構成
されることを特徴としている。
力信号および前記デジタル出力信号のそれぞれを入力す
る第１および第２のＦＩＦＯメモリと、前記第１および
第２のＦＩＦＯメモリ出力のそれぞれの信号を比較して
差異が最小となるように、前記第１の歪補償手段および
前記第２の歪補償手段を制御するプロセッサとから構成
されることを特徴としている。
【００１３】また、本発明の歪補償回路は、中間周波数
である入力信号をＡ／Ｄ変換したデジタル入力信号を出
力するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器に接続し、後
段で発生する線形歪みを補償する線形フィルタと、前記
線形フィルタに接続し、後段で発生する非線形歪みを補
償する非線形フィルタと、前記非線形フィルタ出力をＤ
／Ａ変換した後、周波数変換および増幅した送信信号を
アンテナに供給する送信電力増幅部と、前記送信信号の
一部を周波数変換した後Ａ／Ｄ変換したデジタル出力信
号を出力する出力歪検出部と、前記デジタル入力信号お
よび前記デジタル出力信号の差を検出し、検出した誤差
信号を最小とするように前記線形フィルタおよび前記非
線形フィルタを制御する制御部と、より構成されること
を特徴としている。
である入力信号をＡ／Ｄ変換したデジタル入力信号を出
力するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器に接続し、後
段で発生する線形歪みを補償する線形フィルタと、前記
線形フィルタに接続し、後段で発生する非線形歪みを補
償する非線形フィルタと、前記非線形フィルタ出力をＤ
／Ａ変換した後、周波数変換および増幅した送信信号を
アンテナに供給する送信電力増幅部と、前記送信信号の
一部を周波数変換した後Ａ／Ｄ変換したデジタル出力信
号を出力する出力歪検出部と、前記デジタル入力信号お
よび前記デジタル出力信号の差を検出し、検出した誤差
信号を最小とするように前記線形フィルタおよび前記非
線形フィルタを制御する制御部と、より構成されること
を特徴としている。
【００１４】また、本発明の歪補償回路は、中間周波数
である入力信号を、前記入力信号のキャリア周波数の４
倍波をサンプリング周波数としてＡ／Ｄ変換するＡ／Ｄ
変換器と、Ａ／Ｄ変換されたデジタル入力信号を２分岐
し、それぞれの信号を入力する第１、第２のＦＩＲフィ
ルタの一方を出力する線形フィルタと、前記線形フィル
タ出力を２分岐し、一方をヒルベルト変換した後２分岐
して入力する第１、第２のＲＡＭおよび、他方を前記ヒ
ルベルト変換に要する遅延を与えた後２分岐して入力す
る第３、第４のＲＡＭのそれぞれの一方を加算して出力
する非線形フィルタと、前記非線形フィルタ出力をＤ／
Ａ変換した後、周波数変換および増幅した送信信号をア
ンテナに供給する送信電力増幅部と、前記送信信号の一
部を前記送信電力増幅部と同じ局部発振信号により周波
数変換した後、前記Ａ／Ｄ変換器と同様にしてＡ／Ｄ変
換したデジタル出力信号を出力する出力歪検出部と、前
記デジタル入力信号および前記デジタル出力信号の差を
検出し、検出した誤差信号を最小とするように前記線形
フィルタおよび前記非線形フィルタを制御する制御部
と、より構成されることを特徴としている。
である入力信号を、前記入力信号のキャリア周波数の４
倍波をサンプリング周波数としてＡ／Ｄ変換するＡ／Ｄ
変換器と、Ａ／Ｄ変換されたデジタル入力信号を２分岐
し、それぞれの信号を入力する第１、第２のＦＩＲフィ
ルタの一方を出力する線形フィルタと、前記線形フィル
タ出力を２分岐し、一方をヒルベルト変換した後２分岐
して入力する第１、第２のＲＡＭおよび、他方を前記ヒ
ルベルト変換に要する遅延を与えた後２分岐して入力す
る第３、第４のＲＡＭのそれぞれの一方を加算して出力
する非線形フィルタと、前記非線形フィルタ出力をＤ／
Ａ変換した後、周波数変換および増幅した送信信号をア
ンテナに供給する送信電力増幅部と、前記送信信号の一
部を前記送信電力増幅部と同じ局部発振信号により周波
数変換した後、前記Ａ／Ｄ変換器と同様にしてＡ／Ｄ変
換したデジタル出力信号を出力する出力歪検出部と、前
記デジタル入力信号および前記デジタル出力信号の差を
検出し、検出した誤差信号を最小とするように前記線形
フィルタおよび前記非線形フィルタを制御する制御部
と、より構成されることを特徴としている。
【００１５】さらに、前記制御部は、前記デジタル入力
信号および前記デジタル出力信号のそれぞれを入力する
第１および第２のＦＩＦＯメモリと、前記第１および第
２のＦＩＦＯメモリ出力のそれぞれの信号を比較して差
異が最小となるように、前記線形フィルタおよび前記非
線形フィルタの伝達関数を制御するプロセッサとを有
し、前記第１、第２のＦＩＲフィルタの伝達関数と信号
出力の切り替えとを相互に制御するとともに、前記第
１、第２のＲＡＭおよび前記第３、第４のＲＡＭのそれ
ぞれの組み合わせにおいて、伝達関数と信号出力の切り
替えとを相互に制御することを特徴としている。
信号および前記デジタル出力信号のそれぞれを入力する
第１および第２のＦＩＦＯメモリと、前記第１および第
２のＦＩＦＯメモリ出力のそれぞれの信号を比較して差
異が最小となるように、前記線形フィルタおよび前記非
線形フィルタの伝達関数を制御するプロセッサとを有
し、前記第１、第２のＦＩＲフィルタの伝達関数と信号
出力の切り替えとを相互に制御するとともに、前記第
１、第２のＲＡＭおよび前記第３、第４のＲＡＭのそれ
ぞれの組み合わせにおいて、伝達関数と信号出力の切り
替えとを相互に制御することを特徴としている。
【００１６】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１は、本発明の歪補償回
路の一つの実施の形態を示すブロック図である。
て図面を参照して説明する。図１は、本発明の歪補償回
路の一つの実施の形態を示すブロック図である。
【００１７】図１に示す本実施の形態は、入力信号をＡ
／Ｄ変換したデジタル入力信号を出力するＡ／Ｄ変換器
１と、後段で発生する線形歪みを補償する線形フィルタ
２と、後段で発生する非線形歪みを補償する非線形フィ
ルタ３と、非線形フィルタ３出力をＤ／Ａ変換した後、
周波数変換および増幅した送信信号をアンテナに供給す
る送信電力増幅部４と、送信信号の一部を周波数変換し
た後Ａ／Ｄ変換したデジタル出力信号を出力する出力歪
検出部５と、デジタル入力信号およびデジタル出力信号
の差を検出し、検出した誤差信号を最小とするように線
形フィルタ２および非線形フィルタ３の伝達関数をそれ
ぞれに制御する制御部６とより構成されている。
／Ｄ変換したデジタル入力信号を出力するＡ／Ｄ変換器
１と、後段で発生する線形歪みを補償する線形フィルタ
２と、後段で発生する非線形歪みを補償する非線形フィ
ルタ３と、非線形フィルタ３出力をＤ／Ａ変換した後、
周波数変換および増幅した送信信号をアンテナに供給す
る送信電力増幅部４と、送信信号の一部を周波数変換し
た後Ａ／Ｄ変換したデジタル出力信号を出力する出力歪
検出部５と、デジタル入力信号およびデジタル出力信号
の差を検出し、検出した誤差信号を最小とするように線
形フィルタ２および非線形フィルタ３の伝達関数をそれ
ぞれに制御する制御部６とより構成されている。
【００１８】次に、本実施の形態の歪補償回路の動作を
図１を参照して詳細に説明する。
図１を参照して詳細に説明する。
【００１９】図１において、Ａ／Ｄ変換器１は、図示し
ない前段の変調器から出力されたアナログ信号である中
間周波数（ＩＦ）信号を、ＩＦキャリア周波数の４倍波
をサンプリング周波数としてデジタル信号に変換し、線
形フィルタ２と制御部６のＦＩＦＯメモリ６１とに出力
する。このＩＦキャリア周波数の４倍波でサンプリング
することにより、ＦＩＦＯメモリ６１から符号の反転し
た４つの信号の繰り返し、例えば、Ｉ、Ｑ、−Ｉ、−Ｑ
で示されるデジタル信号を得ることができる。
ない前段の変調器から出力されたアナログ信号である中
間周波数（ＩＦ）信号を、ＩＦキャリア周波数の４倍波
をサンプリング周波数としてデジタル信号に変換し、線
形フィルタ２と制御部６のＦＩＦＯメモリ６１とに出力
する。このＩＦキャリア周波数の４倍波でサンプリング
することにより、ＦＩＦＯメモリ６１から符号の反転し
た４つの信号の繰り返し、例えば、Ｉ、Ｑ、−Ｉ、−Ｑ
で示されるデジタル信号を得ることができる。
【００２０】線形フィルタ２は、ＦＩＲフィルタ２１、
２２および切替器２３より構成され、このＦＩＲフィル
タ２１、２２の伝達関数が電力増幅器４４などで発生す
る線形歪みの逆関数となるようプロセッサ６３で制御さ
れることにより線形歪みを補償する。この線形歪みは、
通過帯域内における伝達関数の周波数特性が平坦ではな
いことにより発生する歪みである。
２２および切替器２３より構成され、このＦＩＲフィル
タ２１、２２の伝達関数が電力増幅器４４などで発生す
る線形歪みの逆関数となるようプロセッサ６３で制御さ
れることにより線形歪みを補償する。この線形歪みは、
通過帯域内における伝達関数の周波数特性が平坦ではな
いことにより発生する歪みである。
【００２１】また、線形フィルタ２は、２つのＦＩＲフ
ィルタ２１、２２が並列接続され、伝達関数と信号出力
の切り替えとが相互に制御されることによって、信号の
伝達を停止させることなく円滑な適応制御を行うことが
できる。
ィルタ２１、２２が並列接続され、伝達関数と信号出力
の切り替えとが相互に制御されることによって、信号の
伝達を停止させることなく円滑な適応制御を行うことが
できる。
【００２２】非線形フィルタ３は、線形フィルタ２の出
力が２分岐されて、一方が遅延回路３１、１組のＲＡＭ
３３、３４および切替器３７と、他方はヒルベルト変換
器３２、１組のＲＡＭ３５、３６および切替器３８とよ
り構成され、これらのＲＡＭ３３、３４およびＲＡＭ３
５、３６の伝達関数が電力増幅器４４などで発生する非
線形歪みの逆関数となるようプロセッサ６３で制御され
ることにより非線形歪みを補償する。この非線形歪み
は、入力信号の振幅によって増幅器の利得が変化する振
幅歪みと、入力信号の振幅によって増幅器の移相量が変
化する位相歪みとが存在する。そこで、非線形フィルタ
３は、Ａ／Ｄ変換器１により変換されたデジタル信号を
２分岐し、一方の信号を振幅が同じで位相が９０度異な
る位相平面上の直交成分として生成するヒルベルト変換
を行い複素非線形フィルタとして動作することにより、
振幅歪みと位相歪みとの双方を補償することができる。
力が２分岐されて、一方が遅延回路３１、１組のＲＡＭ
３３、３４および切替器３７と、他方はヒルベルト変換
器３２、１組のＲＡＭ３５、３６および切替器３８とよ
り構成され、これらのＲＡＭ３３、３４およびＲＡＭ３
５、３６の伝達関数が電力増幅器４４などで発生する非
線形歪みの逆関数となるようプロセッサ６３で制御され
ることにより非線形歪みを補償する。この非線形歪み
は、入力信号の振幅によって増幅器の利得が変化する振
幅歪みと、入力信号の振幅によって増幅器の移相量が変
化する位相歪みとが存在する。そこで、非線形フィルタ
３は、Ａ／Ｄ変換器１により変換されたデジタル信号を
２分岐し、一方の信号を振幅が同じで位相が９０度異な
る位相平面上の直交成分として生成するヒルベルト変換
を行い複素非線形フィルタとして動作することにより、
振幅歪みと位相歪みとの双方を補償することができる。
【００２３】また、非線形フィルタ３は、２組のＲＡＭ
３３、３４とＲＡＭ３５、３６とがそれぞれ並列接続さ
れているため、線形フィルタ２と同様に、伝達関数と信
号出力の切り替えとが相互に制御されることによって、
信号の伝達を停止させることなく円滑な適応制御を行う
ことができる。
３３、３４とＲＡＭ３５、３６とがそれぞれ並列接続さ
れているため、線形フィルタ２と同様に、伝達関数と信
号出力の切り替えとが相互に制御されることによって、
信号の伝達を停止させることなく円滑な適応制御を行う
ことができる。
【００２４】ＲＡＭ３３、３４およびＲＡＭ３５、３６
のそれぞれの一方から出力された信号は、加算器３９で
合成されて送信電力増幅部４に出力される。なお、遅延
回路３１は、ヒルベルト変換器３２による遅延と同一の
遅延量あるいは任意のクロック分の遅延量に設定され
る。
のそれぞれの一方から出力された信号は、加算器３９で
合成されて送信電力増幅部４に出力される。なお、遅延
回路３１は、ヒルベルト変換器３２による遅延と同一の
遅延量あるいは任意のクロック分の遅延量に設定され
る。
【００２５】送信電力増幅部４は、非線形フィルタ３出
力をアナログ信号に変換してアンテナから送信するた
め、Ｄ／Ａ変換器４１、ミキサ４２、帯域フィルタ（Ｂ
ＰＦ）４３、電力増幅器４４、出力フィルタ４５および
局部発振器４６より構成されている。
力をアナログ信号に変換してアンテナから送信するた
め、Ｄ／Ａ変換器４１、ミキサ４２、帯域フィルタ（Ｂ
ＰＦ）４３、電力増幅器４４、出力フィルタ４５および
局部発振器４６より構成されている。
【００２６】Ｄ／Ａ変換器４１は、非線形フィルタの出
力信号をアナログのＩＦ信号に戻す。ミキサ４２は、Ｄ
／Ａ変換器４１出力のＩＦ信号を局部発振器４６の出力
と混合し所望の周波数に変換する。ＢＰＦ４３は、スプ
リアス成分を取り除く。電力増幅器４４は、所望の電力
まで増幅する。出力フィルタ４５は、帯域外の雑音を取
り除き、アンテナに出力する。
力信号をアナログのＩＦ信号に戻す。ミキサ４２は、Ｄ
／Ａ変換器４１出力のＩＦ信号を局部発振器４６の出力
と混合し所望の周波数に変換する。ＢＰＦ４３は、スプ
リアス成分を取り除く。電力増幅器４４は、所望の電力
まで増幅する。出力フィルタ４５は、帯域外の雑音を取
り除き、アンテナに出力する。
【００２７】出力歪検出部５は、ミキサ５１、帯域フィ
ルタ（ＢＰＦ）５２およびＡ／Ｄ変換器５３より構成さ
れ、アンテナへ出力される信号の一部を、方向性結合器
（ＤＣ）で一部取り出し、局部発振器４６の出力と混合
して再びＩＦ信号に変換し、Ａ／Ｄ変換器１と同様に、
４倍のＩＦキャリア周波数をサンプリング周波数として
デジタル信号に変換し、デジタル出力信号としてＦＩＦ
Ｏメモリ６２へ出力する。
ルタ（ＢＰＦ）５２およびＡ／Ｄ変換器５３より構成さ
れ、アンテナへ出力される信号の一部を、方向性結合器
（ＤＣ）で一部取り出し、局部発振器４６の出力と混合
して再びＩＦ信号に変換し、Ａ／Ｄ変換器１と同様に、
４倍のＩＦキャリア周波数をサンプリング周波数として
デジタル信号に変換し、デジタル出力信号としてＦＩＦ
Ｏメモリ６２へ出力する。
【００２８】制御部６は、ＦＩＦＯメモリ６１、６２お
よびプロセッサ６３より構成され、ＦＩＦＯメモリ６
１、６２、すなわち先入れ先出しのメモリを介して入力
したデジタル入力信号とデジタル出力信号との差を検出
し、検出した誤差信号を最小とするように線形フィルタ
２および非線形フィルタ３の伝達関数をそれぞれに制御
する。
よびプロセッサ６３より構成され、ＦＩＦＯメモリ６
１、６２、すなわち先入れ先出しのメモリを介して入力
したデジタル入力信号とデジタル出力信号との差を検出
し、検出した誤差信号を最小とするように線形フィルタ
２および非線形フィルタ３の伝達関数をそれぞれに制御
する。
【００２９】プロセッサ６３は、ＦＩＦＯメモリ６１、
６２から取り出される信号より、Ｉ成分とＱ成分とを分
けて認識することにより、取り出された信号の差異を最
小にするため、線形フィルタ２および非線形フィルタ３
の伝達関数をそれぞれ制御し、線形歪みおよび非線形歪
みの振幅歪みと位相歪みとをそれぞれ最小にすることが
できる。
６２から取り出される信号より、Ｉ成分とＱ成分とを分
けて認識することにより、取り出された信号の差異を最
小にするため、線形フィルタ２および非線形フィルタ３
の伝達関数をそれぞれ制御し、線形歪みおよび非線形歪
みの振幅歪みと位相歪みとをそれぞれ最小にすることが
できる。
【００３０】また、プロセッサ６３は、ＲＡＭ３３、３
４、３５、３６としてＤＰ−ＲＡＭを用いることによ
り、伝達関数を容易に制御することができる。このＤＰ
−ＲＡＭは、入力されたアドレス信号からデータ信号を
出力し、たとえば、１６ｂｉｔの非線形フィルタは、ア
ドレスバス幅が１６ｂｉｔでデータバス幅が１６ｂｉｔ
のメモリとして構成できる。
４、３５、３６としてＤＰ−ＲＡＭを用いることによ
り、伝達関数を容易に制御することができる。このＤＰ
−ＲＡＭは、入力されたアドレス信号からデータ信号を
出力し、たとえば、１６ｂｉｔの非線形フィルタは、ア
ドレスバス幅が１６ｂｉｔでデータバス幅が１６ｂｉｔ
のメモリとして構成できる。
【００３１】次に、歪み補償の伝達関数を制御する手順
を説明する。
を説明する。
【００３２】まず、プロセッサ６３は、非線形フィルタ
３を歪みの発生しない状態に設定した後、２つのＦＩＦ
Ｏメモリ６１、６２から得られた信号の差分（誤差信
号）を検出し、この誤差信号が最小となるように線形フ
ィルタ２、すはわちＦＩＲフィルタ２１、２２の伝達関
数を決定する。この決定された伝達関数により線形フィ
ルタ２が制御された後は、電力増幅器４４などで発生す
る非線形歪みだけが残る。この手順はエコーキャンセラ
などで行われる手順と同様であり、ＬＭＳ（最小自乗平
均）アルゴリズムなどの既知のアルゴリズムを利用する
ことができる。
３を歪みの発生しない状態に設定した後、２つのＦＩＦ
Ｏメモリ６１、６２から得られた信号の差分（誤差信
号）を検出し、この誤差信号が最小となるように線形フ
ィルタ２、すはわちＦＩＲフィルタ２１、２２の伝達関
数を決定する。この決定された伝達関数により線形フィ
ルタ２が制御された後は、電力増幅器４４などで発生す
る非線形歪みだけが残る。この手順はエコーキャンセラ
などで行われる手順と同様であり、ＬＭＳ（最小自乗平
均）アルゴリズムなどの既知のアルゴリズムを利用する
ことができる。
【００３３】次に、プロセッサ６３は、２つのＦＩＦＯ
メモリ６１、６２から線形歪みが補償された後の誤差信
号の残留分を検出し、さらに誤差信号を最小とするよう
に複素非線形フィルタ３、すなわちＲＡＭ３３、３４お
よびＲＡＭ３５、３６の伝達関数を決定する。
メモリ６１、６２から線形歪みが補償された後の誤差信
号の残留分を検出し、さらに誤差信号を最小とするよう
に複素非線形フィルタ３、すなわちＲＡＭ３３、３４お
よびＲＡＭ３５、３６の伝達関数を決定する。
【００３４】このプロセッサ６３は、２つのＦＩＦＯメ
モリ６１、６２から出力されるそれぞれの信号がＡ／Ｄ
変換器１あるいはＡ／Ｄ変換器５３により、符号の反転
した４つの信号の繰り返し、例えば、Ｉ、Ｑ、−Ｉ、−
Ｑで示されるデジタル信号となっているため、Ｉ成分と
Ｑ成分とを分けて認識することにより、Ｉ成分あるいは
Ｑ成分に対応するＲＡＭ３３、３４およびＲＡＭ３５、
３６に対して、伝達関数をそれぞれ制御することができ
る。
モリ６１、６２から出力されるそれぞれの信号がＡ／Ｄ
変換器１あるいはＡ／Ｄ変換器５３により、符号の反転
した４つの信号の繰り返し、例えば、Ｉ、Ｑ、−Ｉ、−
Ｑで示されるデジタル信号となっているため、Ｉ成分と
Ｑ成分とを分けて認識することにより、Ｉ成分あるいは
Ｑ成分に対応するＲＡＭ３３、３４およびＲＡＭ３５、
３６に対して、伝達関数をそれぞれ制御することができ
る。
【００３５】このようにして、線形フィルタ２による線
形歪みの補償を行った後、複素非線形フィルタ３による
残留分の非線形歪みの補償を行うことにより、線形歪み
および非線形歪み、すなわち系の歪み全体を最小化する
最適化した伝達関数を得ることができる。
形歪みの補償を行った後、複素非線形フィルタ３による
残留分の非線形歪みの補償を行うことにより、線形歪み
および非線形歪み、すなわち系の歪み全体を最小化する
最適化した伝達関数を得ることができる。
【００３６】また、線形フィルタ２と非線形フィルタ３
は、それぞれ伝達関数と信号出力の切り替えとが相互に
制御されるよう構成されているため、信号の伝達を停止
させることなく伝達関数を更新することができる。ま
た、ディジタル信号処理を行うことにより、精度の高い
補償を行うことができる。
は、それぞれ伝達関数と信号出力の切り替えとが相互に
制御されるよう構成されているため、信号の伝達を停止
させることなく伝達関数を更新することができる。ま
た、ディジタル信号処理を行うことにより、精度の高い
補償を行うことができる。
【００３７】
【発明の効果】以上説明したように、本発明の歪補償回
路によれば、ＩＦキャリア周波数の４倍の周波数でサン
プリングし、ＦＩＲフィルタより成る線形フィルタと２
分岐した後一方をヒルベルト変換してＲＡＭより成る複
素非線形フィルタとより歪補償することにより、伝達関
数の周波数特性が平坦ではないことにより発生する線形
歪みと入力信号の振幅によって増幅器の利得が変化する
振幅歪みおよび入力信号の振幅によって増幅器の移相量
が変化する位相歪みの非線形歪みとの双方を補償するこ
とができるという効果がある。
路によれば、ＩＦキャリア周波数の４倍の周波数でサン
プリングし、ＦＩＲフィルタより成る線形フィルタと２
分岐した後一方をヒルベルト変換してＲＡＭより成る複
素非線形フィルタとより歪補償することにより、伝達関
数の周波数特性が平坦ではないことにより発生する線形
歪みと入力信号の振幅によって増幅器の利得が変化する
振幅歪みおよび入力信号の振幅によって増幅器の移相量
が変化する位相歪みの非線形歪みとの双方を補償するこ
とができるという効果がある。
【００３８】また、線形フィルタおよび非線形フィルタ
は、それぞれが並列処理する構成となっているため、信
号出力を停止させることなく伝達関数を制御することが
でき、従って、高速な適応制御ができるという効果があ
る。
は、それぞれが並列処理する構成となっているため、信
号出力を停止させることなく伝達関数を制御することが
でき、従って、高速な適応制御ができるという効果があ
る。
【図１】本発明の歪補償回路の一つの実施の形態を示す
ブロック図である。
ブロック図である。
１ Ａ／Ｄ変換器
２ 線形フィルタ
３ 非線形フィルタ
４ 送信電力増幅部
５ 出力歪検出部
６ 制御部
２１、２２ ＦＩＲフィルタ
２３ 切替器
３１ 遅延回路
３２ ヒルベルト変換器
３３、３４、３５、３６ ＲＡＭ
３７、３８ 切替器
３９ 加算器
４１ Ｄ／Ａ変換器
４２ ミキサ
４３ 帯域フィルタ（ＢＰＦ）
４４ 電力増幅器
４５ 出力フィルタ（ＯＰＦ）
４６ 局部発振器
５１ ミキサ
５２ 帯域フィルタ（ＢＰＦ）
５３ Ａ／Ｄ変換器
６１、６２ ＦＩＦＯメモリ
６３ プロセッサ
Claims (10)
- 【請求項１】 入力信号をＡ／Ｄ変換したデジタル入力
信号を出力するＡ／Ｄ変換手段と、前記Ａ／Ｄ変換手段
に接続し、後段で発生する線形歪みを補償する第１の歪
補償手段と、前記第１の歪補償手段に接続し、後段で発
生する非線形歪みを補償する第２の歪補償手段と、前記
第２の歪補償手段出力をＤ／Ａ変換した後、周波数変換
および増幅した送信信号をアンテナに供給する送信電力
増幅手段と、前記送信信号の一部を周波数変換した後Ａ
／Ｄ変換したデジタル出力信号を出力する出力歪検出手
段と、前記デジタル入力信号および前記デジタル出力信
号の差を検出し、検出した誤差信号を最小とするように
前記第１の歪補償手段および前記第２の歪補償手段を制
御する制御手段と、より構成されていることを特徴とす
る歪補償回路。 - 【請求項２】 前記入力信号は、中間周波数の信号であ
ることを特徴とする請求項１記載の歪補償回路。 - 【請求項３】 前記Ａ／Ｄ変換手段は、前記入力信号の
キャリア周波数の４倍波をサンプリング周波数として、
前記入力信号を前記デジタル入力信号に変換することを
特徴とする請求項１又は２記載の歪補償回路。 - 【請求項４】 前記第１の歪補償手段は、２分岐された
前記デジタル入力信号をそれぞれ入力する第１、第２の
ＦＩＲフィルタと切替器とを有し、前記第１、第２のＦ
ＩＲフィルタの伝達関数と信号出力の切り替えとが、前
記制御手段により相互に制御されることを特徴とする請
求項１、２又は３記載の歪補償回路。 - 【請求項５】 前記第２の歪補償手段は、前記第１の歪
補償手段出力を２分岐し、一方をヒルベルト変換した後
２分岐して入力する第１、第２のＲＡＭと、他方を前記
ヒルベルト変換に要する遅延を与えた後２分岐して入力
する第３、第４のＲＡＭと、前記第１、第２のＲＡＭの
出力および前記第３、第４のＲＡＭの出力のそれぞれの
一方から出力された２つの信号を加算する加算器とを有
し、前記第１、第２のＲＡＭおよび前記第３、第４のＲ
ＡＭのそれぞれの組み合わせにおいて、伝達関数と信号
出力の切り替えとが、前記制御手段により相互に制御さ
れることを特徴とする請求項１、２、３又は４記載の歪
補償回路。 - 【請求項６】 前記出力歪検出手段は、前記送信信号の
一部を前記送信電力増幅手段と同じ局部発振信号により
周波数変換した後、前記入力信号のキャリア周波数の４
倍波をサンプリング周波数として、Ａ／Ｄ変換したデジ
タル出力信号を出力することを特徴とする請求項１、
２、３、４又は５記載の歪補償回路。 - 【請求項７】 前記制御手段は、前記デジタル入力信号
および前記デジタル出力信号のそれぞれを入力する第１
および第２のＦＩＦＯメモリと、前記第１および第２の
ＦＩＦＯメモリ出力のそれぞれの信号を比較して差異が
最小となるように、前記第１の歪補償手段および前記第
２の歪補償手段を制御するプロセッサとから構成される
ことを特徴とする請求項１、２、３、４、５又は６記載
の歪補償回路。 - 【請求項８】 中間周波数である入力信号をＡ／Ｄ変換
したデジタル入力信号を出力するＡ／Ｄ変換器と、前記
Ａ／Ｄ変換器に接続し、後段で発生する線形歪みを補償
する線形フィルタと、前記線形フィルタに接続し、後段
で発生する非線形歪みを補償する非線形フィルタと、前
記非線形フィルタ出力をＤ／Ａ変換した後、周波数変換
および増幅した送信信号をアンテナに供給する送信電力
増幅部と、前記送信信号の一部を周波数変換した後Ａ／
Ｄ変換したデジタル出力信号を出力する出力歪検出部
と、前記デジタル入力信号および前記デジタル出力信号
の差を検出し、検出した誤差信号を最小とするように前
記線形フィルタおよび前記非線形フィルタを制御する制
御部と、より構成されることを特徴とする歪補償回路。 - 【請求項９】 中間周波数である入力信号を、前記入力
信号のキャリア周波数の４倍波をサンプリング周波数と
してＡ／Ｄ変換するＡ／Ｄ変換器と、Ａ／Ｄ変換された
デジタル入力信号を２分岐し、それぞれの信号を入力す
る第１、第２のＦＩＲフィルタの一方を出力する線形フ
ィルタと、前記線形フィルタ出力を２分岐し、一方をヒ
ルベルト変換した後２分岐して入力する第１、第２のＲ
ＡＭおよび、他方を前記ヒルベルト変換に要する遅延を
与えた後２分岐して入力する第３、第４のＲＡＭのそれ
ぞれの一方を加算して出力する非線形フィルタと、前記
非線形フィルタ出力をＤ／Ａ変換した後、周波数変換お
よび増幅した送信信号をアンテナに供給する送信電力増
幅部と、前記送信信号の一部を前記送信電力増幅部と同
じ局部発振信号により周波数変換した後、前記Ａ／Ｄ変
換器と同様にしてＡ／Ｄ変換したデジタル出力信号を出
力する出力歪検出部と、前記デジタル入力信号および前
記デジタル出力信号の差を検出し、検出した誤差信号を
最小とするように前記線形フィルタおよび前記非線形フ
ィルタを制御する制御部と、より構成されることを特徴
とする歪補償回路。 - 【請求項１０】 前記制御部は、前記デジタル入力信号
および前記デジタル出力信号のそれぞれを入力する第１
および第２のＦＩＦＯメモリと、前記第１および第２の
ＦＩＦＯメモリ出力のそれぞれの信号を比較して差異が
最小となるように、前記線形フィルタおよび前記非線形
フィルタの伝達関数を制御するプロセッサとを有し、前
記第１、第２のＦＩＲフィルタの伝達関数と信号出力の
切り替えとを相互に制御するとともに、前記第１、第２
のＲＡＭおよび前記第３、第４のＲＡＭのそれぞれの組
み合わせにおいて、伝達関数と信号出力の切り替えとを
相互に制御することを特徴とする請求項９記載の歪補償
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001021565A JP3521875B2 (ja) | 2001-01-30 | 2001-01-30 | 歪補償回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001021565A JP3521875B2 (ja) | 2001-01-30 | 2001-01-30 | 歪補償回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002232494A JP2002232494A (ja) | 2002-08-16 |
| JP3521875B2 true JP3521875B2 (ja) | 2004-04-26 |
Family
ID=18887101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001021565A Expired - Fee Related JP3521875B2 (ja) | 2001-01-30 | 2001-01-30 | 歪補償回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3521875B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1839603A (zh) * | 2003-09-19 | 2006-09-27 | 富士通株式会社 | 具有非线性均衡部的调制装置 |
| JP4550639B2 (ja) * | 2005-03-29 | 2010-09-22 | 株式会社東芝 | 線形歪み検出器及び線形歪み補償器 |
| CN100563225C (zh) | 2005-05-27 | 2009-11-25 | 华为技术有限公司 | 对基带数字信号进行预失真处理的通用装置 |
| JP5142542B2 (ja) * | 2007-02-02 | 2013-02-13 | 株式会社東芝 | 歪み補償装置 |
-
2001
- 2001-01-30 JP JP2001021565A patent/JP3521875B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002232494A (ja) | 2002-08-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20210211147A1 (en) | Digital multi-band predistortion linearizer with non-linear subsampling algorithm in the feedback loop | |
| US9774405B2 (en) | Systems and methods for frequency-isolated self-interference cancellation | |
| US9337885B2 (en) | Systems and methods for hybrid self-interference cancellation | |
| JP4236814B2 (ja) | ディジタル相互変調制御フィード・フォワード増幅器 | |
| US10666305B2 (en) | Systems and methods for linearized-mixer out-of-band interference mitigation | |
| US7395033B2 (en) | Radio communication apparatus | |
| US20170353212A1 (en) | Systems and methods for modified frequency-isolation self-interference cancellation | |
| KR100548763B1 (ko) | 피드포워드 방식의 선형화기를 갖는 기지국 송신장치 | |
| JP3521875B2 (ja) | 歪補償回路 | |
| JP2746130B2 (ja) | 非線形特性発生回路 | |
| US9369092B2 (en) | Feed-forward amplifier device and method thereof | |
| US20090111398A1 (en) | Transmitter and transmission method | |
| EP1535400A2 (en) | Direct downconversion receiver | |
| WO2019227295A1 (zh) | 一种信号处理装置及信号处理方法 | |
| JP2007049444A (ja) | 信号処理回路 | |
| JP6230277B2 (ja) | 歪補償装置 | |
| JP4550639B2 (ja) | 線形歪み検出器及び線形歪み補償器 | |
| KR100746106B1 (ko) | 신호처리용 디지털 보드의 마스터클럭 제거 장치 | |
| CN111953370B (zh) | 信号补偿装置 | |
| KR0171024B1 (ko) | 피드포워드 방식의 선형화회로 | |
| JP2004165908A (ja) | 適応型前置歪補償回路 | |
| WO2000049711A1 (en) | Distortion control | |
| JP2001057579A (ja) | 送信機 | |
| JPH0865351A (ja) | 送信装置 | |
| US20180302099A1 (en) | Device and method for efficient analog-digital conversion |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20031219 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040120 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040202 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080220 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090220 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100220 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100220 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110220 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110220 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120220 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120220 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130220 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |