JP3519202B2 - シェーディング補正方法およびシェーディング補正機能付き順次走査方式対応撮像装置 - Google Patents
シェーディング補正方法およびシェーディング補正機能付き順次走査方式対応撮像装置Info
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Description
【０００１】
【発明の属する技術分野】この発明は、順次走査方式に
対応する撮像装置、特にシェーディング補正機能を有す
るシェーディング補正機能付き順次走査方式対応撮像装
置に関するものである。
対応する撮像装置、特にシェーディング補正機能を有す
るシェーディング補正機能付き順次走査方式対応撮像装
置に関するものである。
【０００２】
【従来の技術】近年、ＥＤＴＶ２等で順次走査動作の撮
像装置が必要になっている。また、順次走査動作を実現
するために新しいフレームインターライントランスファ
型電荷結合素子（Charge Coupled Device ）撮像素子
（以下、ＦＩＴ−ＣＣＤと称する）が提案されている。
像装置が必要になっている。また、順次走査動作を実現
するために新しいフレームインターライントランスファ
型電荷結合素子（Charge Coupled Device ）撮像素子
（以下、ＦＩＴ−ＣＣＤと称する）が提案されている。
【０００３】図５はＦＩＴ−ＣＣＤの内部構成を示した
ブロック図である。このＦＩＴ−ＣＣＤは、図５に示す
ように、奇数ライン光電変換部９、偶数ライン光電変換
部１０、垂直転送ライン１１、奇数ライン記憶エリア１
２、偶数ライン記憶エリア１３、および水平転送ライン
２４からなる。なお、ＦＩＴ−ＣＣＤの詳細について
は、例えば以下の３つの文献に詳述されている。第１
に、K.Itakura et al.,"A Multiple Frame-Interline-T
ransfer(M-FIT)CCD for Progressive-Scan Camera Syst
em",ISSCC Digest of Technical Paper,pp190-191;Fe
b.,1993 、第２に、信定 他“２／３インチ５２万画素
１６：９イメージセンサ”ITE Technical Report Vol.1
7,No16,IPU93-13,CE93-12;Mar.,1993 、第３に、板倉
他“順次走査型Ｍ−ＦＩＴＣＣＤイメージセンサ−ワイ
ドビジョン対応２／３インチ５２万画素ＣＣＤ−”信学
技報,PP65-7,ICD93-121;Oct.,1993 がある。
ブロック図である。このＦＩＴ−ＣＣＤは、図５に示す
ように、奇数ライン光電変換部９、偶数ライン光電変換
部１０、垂直転送ライン１１、奇数ライン記憶エリア１
２、偶数ライン記憶エリア１３、および水平転送ライン
２４からなる。なお、ＦＩＴ−ＣＣＤの詳細について
は、例えば以下の３つの文献に詳述されている。第１
に、K.Itakura et al.,"A Multiple Frame-Interline-T
ransfer(M-FIT)CCD for Progressive-Scan Camera Syst
em",ISSCC Digest of Technical Paper,pp190-191;Fe
b.,1993 、第２に、信定 他“２／３インチ５２万画素
１６：９イメージセンサ”ITE Technical Report Vol.1
7,No16,IPU93-13,CE93-12;Mar.,1993 、第３に、板倉
他“順次走査型Ｍ−ＦＩＴＣＣＤイメージセンサ−ワイ
ドビジョン対応２／３インチ５２万画素ＣＣＤ−”信学
技報,PP65-7,ICD93-121;Oct.,1993 がある。
【０００４】図６はＦＩＴ−ＣＣＤの撮像信号出力を示
した信号タイミング図である。以下、図５および図６を
用いてこの新しいＦＩＴ−ＣＣＤについて説明を行う。
偶数ライン光電変換部１０で変換された信号（電荷）
は、第１の読み出しパルスにより垂直転送ライン１１に
転送され、転送された信号は高速転送パルスにより奇数
ライン記憶エリア１２に転送される。その後、奇数ライ
ン光電変換部９で変換された信号（電荷）は第２の読み
出しパルスにより垂直転送ライン１１に転送され、その
後、高速転送パルスにより奇数ライン記憶エリア１２に
記憶された偶数ライン信号が偶数ライン記憶エリア１３
に転送されるとともに、垂直転送ライン１１に転送され
た奇数ライン信号が奇数ライン記憶エリア１２に転送さ
れる。
した信号タイミング図である。以下、図５および図６を
用いてこの新しいＦＩＴ−ＣＣＤについて説明を行う。
偶数ライン光電変換部１０で変換された信号（電荷）
は、第１の読み出しパルスにより垂直転送ライン１１に
転送され、転送された信号は高速転送パルスにより奇数
ライン記憶エリア１２に転送される。その後、奇数ライ
ン光電変換部９で変換された信号（電荷）は第２の読み
出しパルスにより垂直転送ライン１１に転送され、その
後、高速転送パルスにより奇数ライン記憶エリア１２に
記憶された偶数ライン信号が偶数ライン記憶エリア１３
に転送されるとともに、垂直転送ライン１１に転送され
た奇数ライン信号が奇数ライン記憶エリア１２に転送さ
れる。
【０００５】その後、偶数ライン記憶エリア１３と奇数
ライン記憶エリア１２に転送された信号は水平ブランキ
ング期間に１ラインずつ水平転送ライン２４に転送さ
れ、水平転送ライン２４に転送された信号は水平転送パ
ルスにより水平走査に同期して順次撮像素子の出力とし
て送り出される。なお、偶数ライン光電変換部１０と奇
数ライン光電変換部９からの信号の読み出しは垂直ブラ
ンキング期間内に行われる。また、水平転送ライン２４
からの全ての信号の出力は１フィールド期間内に行われ
る。
ライン記憶エリア１２に転送された信号は水平ブランキ
ング期間に１ラインずつ水平転送ライン２４に転送さ
れ、水平転送ライン２４に転送された信号は水平転送パ
ルスにより水平走査に同期して順次撮像素子の出力とし
て送り出される。なお、偶数ライン光電変換部１０と奇
数ライン光電変換部９からの信号の読み出しは垂直ブラ
ンキング期間内に行われる。また、水平転送ライン２４
からの全ての信号の出力は１フィールド期間内に行われ
る。
【０００６】このような動作の撮像信号出力は図６で示
されるものとなる。つまり、１フィールドの約半分の期
間で奇数ラインの信号の全てが出力され、残りの半分の
期間で偶数ラインの信号の全てが出力される撮像信号と
なる。そして、撮像素子から出力された偶数ライン信号
と奇数ライン信号は１水平走査ライン毎に交互に出力さ
れることで順次走査信号の出力が行われる。
されるものとなる。つまり、１フィールドの約半分の期
間で奇数ラインの信号の全てが出力され、残りの半分の
期間で偶数ラインの信号の全てが出力される撮像信号と
なる。そして、撮像素子から出力された偶数ライン信号
と奇数ライン信号は１水平走査ライン毎に交互に出力さ
れることで順次走査信号の出力が行われる。
【０００７】図７は、上記構成の撮像素子を用いた順次
走査方式対応撮像装置の構成を示すブロック図である。
この順次走査方式対応撮像装置は、図７に示すように、
上記構成の撮像素子１、撮像素子１の出力信号の増幅、
各種補正信号の加減算などの前処理を行うプリプロセス
回路２、アナログ信号をディジタル信号に変換するＡＤ
変換器３、偶数ライン信号と奇数ライン信号を１水平走
査ライン毎に交互に出力しなおす順次走査変換回路４、
ガンマ補正、マトリクス演算などの処理を行うプロセス
回路５、およびディジタル化した信号をアナログ信号に
変換するＤＡ変換器６からなる。
走査方式対応撮像装置の構成を示すブロック図である。
この順次走査方式対応撮像装置は、図７に示すように、
上記構成の撮像素子１、撮像素子１の出力信号の増幅、
各種補正信号の加減算などの前処理を行うプリプロセス
回路２、アナログ信号をディジタル信号に変換するＡＤ
変換器３、偶数ライン信号と奇数ライン信号を１水平走
査ライン毎に交互に出力しなおす順次走査変換回路４、
ガンマ補正、マトリクス演算などの処理を行うプロセス
回路５、およびディジタル化した信号をアナログ信号に
変換するＤＡ変換器６からなる。
【０００８】以上のように構成された順次走査方式対応
撮像装置について、以下その動作について説明する。ま
ず、上記構成の撮像素子１から、図６に示す撮像信号出
力が得られ、プリプロセス回路２において増幅などの前
処理が行われ、ＡＤ変換器３でディジタル信号に変換さ
れたのち、順次走査変換回路４において、正規の順番に
なるように偶数ライン信号と奇数ライン信号を１水平走
査ライン毎に交互に出力される。正規の順番に変換され
た順次走査変換回路４の出力は、プロセス回路５でガン
マ処理、マトリクス演算などの処理が行われ、ＤＡ変換
器６でアナログ信号に変換され出力される。
撮像装置について、以下その動作について説明する。ま
ず、上記構成の撮像素子１から、図６に示す撮像信号出
力が得られ、プリプロセス回路２において増幅などの前
処理が行われ、ＡＤ変換器３でディジタル信号に変換さ
れたのち、順次走査変換回路４において、正規の順番に
なるように偶数ライン信号と奇数ライン信号を１水平走
査ライン毎に交互に出力される。正規の順番に変換され
た順次走査変換回路４の出力は、プロセス回路５でガン
マ処理、マトリクス演算などの処理が行われ、ＤＡ変換
器６でアナログ信号に変換され出力される。
【０００９】図８は、上記構成の撮像素子を用いたシェ
ーディング補正機能付き順次走査方式対応撮像装置の構
成を示すブロック図である。このシェーディング補正機
能付き順次走査方式対応撮像装置は、図８に示すよう
に、上記構成の撮像素子１、撮像素子１の出力信号の増
幅、各種補正信号の加減算など前処理を行うプリプロセ
ス回路２、アナログ信号をディジタル信号に変換するＡ
Ｄ変換器３、偶数ライン信号と奇数ライン信号を１水平
走査ライン毎に交互に出力しなおす順次走査変換回路
４、ガンマ補正、マトリクス演算などの処理を行うプロ
セス回路５、ディジタル化した信号をアナログ信号に変
換するＤＡ変換器６、撮像した画像を複数のブロックに
分割して、信号の状態を検出するデータ検出回路１２、
データ検出回路１２により検出された値よりシェーディ
ング補正量を算出するシェーディング補正信号演算回路
１０、シェーディング補正信号演算回路１０により算出
されたシェーディング補正データを蓄積しておくシェー
ディング補正メモリ１１からなる。
ーディング補正機能付き順次走査方式対応撮像装置の構
成を示すブロック図である。このシェーディング補正機
能付き順次走査方式対応撮像装置は、図８に示すよう
に、上記構成の撮像素子１、撮像素子１の出力信号の増
幅、各種補正信号の加減算など前処理を行うプリプロセ
ス回路２、アナログ信号をディジタル信号に変換するＡ
Ｄ変換器３、偶数ライン信号と奇数ライン信号を１水平
走査ライン毎に交互に出力しなおす順次走査変換回路
４、ガンマ補正、マトリクス演算などの処理を行うプロ
セス回路５、ディジタル化した信号をアナログ信号に変
換するＤＡ変換器６、撮像した画像を複数のブロックに
分割して、信号の状態を検出するデータ検出回路１２、
データ検出回路１２により検出された値よりシェーディ
ング補正量を算出するシェーディング補正信号演算回路
１０、シェーディング補正信号演算回路１０により算出
されたシェーディング補正データを蓄積しておくシェー
ディング補正メモリ１１からなる。
【００１０】以上のように構成されたシェーディング補
正機能付き順次走査方式対応撮像装置について、以下そ
の動作について説明する。まず、上記構成の撮像素子１
から、図６に示す撮像信号出力が得られ、プリプロセス
回路２において増幅などの前処理が行われ、ＡＤ変換器
３でディジタル信号に変換されたのち、順次走査変換回
路４において、正規の順番になるように偶数ライン信号
と奇数ライン信号を１水平走査ライン毎に交互に出力さ
れる。正規の順番に変換された順次走査変換回路４の出
力は、プロセス回路５でガンマ処理、マトリクス演算な
どの処理が行われ、ＤＡ変換器６でアナログ信号に変換
され出力される。
正機能付き順次走査方式対応撮像装置について、以下そ
の動作について説明する。まず、上記構成の撮像素子１
から、図６に示す撮像信号出力が得られ、プリプロセス
回路２において増幅などの前処理が行われ、ＡＤ変換器
３でディジタル信号に変換されたのち、順次走査変換回
路４において、正規の順番になるように偶数ライン信号
と奇数ライン信号を１水平走査ライン毎に交互に出力さ
れる。正規の順番に変換された順次走査変換回路４の出
力は、プロセス回路５でガンマ処理、マトリクス演算な
どの処理が行われ、ＤＡ変換器６でアナログ信号に変換
され出力される。
【００１１】また、順次走査変換回路４の出力は同時に
データ検出回路１２にも供給され、データ検出回路１２
で、順次走査変換回路４の出力が複数のブロックに分割
され、各ブロック毎の画像データの検出が行われる。検
出される画像データとは、例えばブロック内の画像デー
タの平均値などのシェーディング補正の基になるデータ
である。検出された画像データは、シェーディング補正
信号演算回路１０により、例えば絞りを閉じた状態で検
出された各ブロックごとの平均値データの大小比較が行
われることにより、絞りが閉じられた状態での各ブロッ
クの平均値が等しくなるような黒シェーディング補正デ
ータの算出が行われ、得られた黒シェーディング補正デ
ータがシェーディング補正メモリ１１に蓄積される。シ
ェーディング補正メモリ１１に蓄積されたシェーディン
グ補正データは、プリプロセス回路２などにフィードバ
ックされることでシェーディング補正が行われる。
データ検出回路１２にも供給され、データ検出回路１２
で、順次走査変換回路４の出力が複数のブロックに分割
され、各ブロック毎の画像データの検出が行われる。検
出される画像データとは、例えばブロック内の画像デー
タの平均値などのシェーディング補正の基になるデータ
である。検出された画像データは、シェーディング補正
信号演算回路１０により、例えば絞りを閉じた状態で検
出された各ブロックごとの平均値データの大小比較が行
われることにより、絞りが閉じられた状態での各ブロッ
クの平均値が等しくなるような黒シェーディング補正デ
ータの算出が行われ、得られた黒シェーディング補正デ
ータがシェーディング補正メモリ１１に蓄積される。シ
ェーディング補正メモリ１１に蓄積されたシェーディン
グ補正データは、プリプロセス回路２などにフィードバ
ックされることでシェーディング補正が行われる。
【００１２】
【発明が解決しようとする課題】しかしながら、上記構
成の撮像素子を用いた図７の順次走査方式対応撮像装置
では、偶数ラインと奇数ラインの撮像素子内の蓄積部に
蓄積されている時間に差が生じるため、暗電流の影響に
よるシェーディングの量が変化する。そのため、奇数ラ
イン、偶数ライン合成後の順次走査信号では、１ライン
ごとにシェーディングの量が大きく異なるため、横筋状
の見苦しい映像になってしまうという問題点を有してい
た。
成の撮像素子を用いた図７の順次走査方式対応撮像装置
では、偶数ラインと奇数ラインの撮像素子内の蓄積部に
蓄積されている時間に差が生じるため、暗電流の影響に
よるシェーディングの量が変化する。そのため、奇数ラ
イン、偶数ライン合成後の順次走査信号では、１ライン
ごとにシェーディングの量が大きく異なるため、横筋状
の見苦しい映像になってしまうという問題点を有してい
た。
【００１３】また、上記構成の撮像素子を用いた図８の
シェーディング補正機能付き順次走査方式対応撮像装置
におけるシェーディング補正回路部分では、異なるシェ
ーディング量を持つ奇数ラインと偶数ラインとを合成、
平均化してシェーディング補正量を算出するため、正確
な補正が行われないという問題点を有していた。この発
明はかかる点に鑑み、ブロック内の奇数ラインと偶数ラ
インを分離してデータ検出を行い、奇数ライン、偶数ラ
イン用のシェーディング補正量をそれぞれ別々に算出、
補正することで、上記構成の撮像素子を用いたシェーデ
ィング補正機能付き順次走査方式対応撮像装置において
正確なシェーディング補正を行うことを目的とする。
シェーディング補正機能付き順次走査方式対応撮像装置
におけるシェーディング補正回路部分では、異なるシェ
ーディング量を持つ奇数ラインと偶数ラインとを合成、
平均化してシェーディング補正量を算出するため、正確
な補正が行われないという問題点を有していた。この発
明はかかる点に鑑み、ブロック内の奇数ラインと偶数ラ
インを分離してデータ検出を行い、奇数ライン、偶数ラ
イン用のシェーディング補正量をそれぞれ別々に算出、
補正することで、上記構成の撮像素子を用いたシェーデ
ィング補正機能付き順次走査方式対応撮像装置において
正確なシェーディング補正を行うことを目的とする。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載のシェーディング補正方法は、光電変
換部に蓄積した奇数ラインの信号群と偶数ラインの信号
群を異なる時刻で読み出し、１フィールド期間内の前半
と後半に分けて、奇数ラインの信号群、偶数ラインの信
号群を出力する撮像素子の出力信号を順次走査信号に変
換して出力する際のシェーディング補正を行う方法であ
り、順次走査信号からシェーディング補正量を決定する
基になるデータを奇数ラインと偶数ラインとに分けて検
出し、検出したデータを基に奇数ラインと偶数ラインと
でシェーディング補正信号を別々に算出し、シェーディ
ング補正信号に基づき奇数ラインの信号群と偶数ライン
の信号群で別々にシェーディング補正を行う。
に、請求項１記載のシェーディング補正方法は、光電変
換部に蓄積した奇数ラインの信号群と偶数ラインの信号
群を異なる時刻で読み出し、１フィールド期間内の前半
と後半に分けて、奇数ラインの信号群、偶数ラインの信
号群を出力する撮像素子の出力信号を順次走査信号に変
換して出力する際のシェーディング補正を行う方法であ
り、順次走査信号からシェーディング補正量を決定する
基になるデータを奇数ラインと偶数ラインとに分けて検
出し、検出したデータを基に奇数ラインと偶数ラインと
でシェーディング補正信号を別々に算出し、シェーディ
ング補正信号に基づき奇数ラインの信号群と偶数ライン
の信号群で別々にシェーディング補正を行う。
【００１５】また、請求項２記載のシェーディング補正
機能付き順次走査方式対応撮像装置は、光電変換部に蓄
積した奇数ラインの信号群と偶数ラインの信号群を異な
る時刻で読み出し、１フィールド期間内の前半と後半に
分けて、奇数ラインの信号群、偶数ラインの信号群を出
力する撮像素子と、撮像素子の出力信号を順次走査信号
に変換する順次走査変換回路と、順次走査変換回路の出
力信号を奇数ラインと偶数ラインとに分けてシェーディ
ング補正の基になるデータの検出を行う奇数／偶数ライ
ンデータ検出回路と、奇数／偶数ラインデータ検出回路
が検出する信号を奇数ラインとするか偶数ラインとする
かを切り替えるための奇数／偶数ライン切り替え回路と
を備え、奇数ラインと偶数ラインとでシェーディング補
正信号を別々に算出して奇数ラインの信号群と偶数ライ
ンの信号群で別々にシェーディング補正するようにした
ことを特徴とする。
機能付き順次走査方式対応撮像装置は、光電変換部に蓄
積した奇数ラインの信号群と偶数ラインの信号群を異な
る時刻で読み出し、１フィールド期間内の前半と後半に
分けて、奇数ラインの信号群、偶数ラインの信号群を出
力する撮像素子と、撮像素子の出力信号を順次走査信号
に変換する順次走査変換回路と、順次走査変換回路の出
力信号を奇数ラインと偶数ラインとに分けてシェーディ
ング補正の基になるデータの検出を行う奇数／偶数ライ
ンデータ検出回路と、奇数／偶数ラインデータ検出回路
が検出する信号を奇数ラインとするか偶数ラインとする
かを切り替えるための奇数／偶数ライン切り替え回路と
を備え、奇数ラインと偶数ラインとでシェーディング補
正信号を別々に算出して奇数ラインの信号群と偶数ライ
ンの信号群で別々にシェーディング補正するようにした
ことを特徴とする。
【００１６】また、請求項３記載のシェーディング補正
機能付き順次走査方式対応撮像装置は、光電変換部に蓄
積した奇数ラインの信号群と偶数ラインの信号群を異な
る時刻で読み出し、１フィールド期間内の前半と後半に
分けて、奇数ラインの信号群、偶数ラインの信号群を出
力する撮像素子と、撮像素子の出力信号に対して増幅、
各種補正信号の加減算などの前処理を行うプリプロセス
回路と、プリプロセス回路の出力信号をアナログからデ
ィジタルに変換するＡＤ変換器と、ＡＤ変換器の出力信
号を順次走査信号に変換する順次走査変換回路と、順次
走査変換回路の出力信号に対してガンマ補正、マトリク
ス演算などの処理を行うプロセス回路と、プロセス回路
の出力信号をディジタルからアナログに変換するＤＡ変
換器と、順次走査変換回路の出力信号を奇数ラインと偶
数ラインとに分けてシェーディング補正の基になるデー
タの検出を行う奇数／偶数ラインデータ検出回路と、奇
数／偶数ラインデータ検出回路が検出する信号を奇数ラ
インとするか偶数ラインとするかを切り替えるための奇
数／偶数ライン切り替え回路と、奇数／偶数ラインデー
タ検出回路により検出したデータから奇数ラインと偶数
ラインとで別々にシェーディング補正信号を算出するシ
ェーディング補正信号演算回路と、シェーディング補正
信号演算回路により奇数ラインと偶数ラインとで別々に
算出したシェーディング補正信号を記憶するシェーディ
ング補正メモリとを備え、シェーディング補正メモリか
らシェーディング補正信号を読み出してプリプロセス回
路に与えることにより、奇数ラインの信号群と偶数ライ
ンの信号群で別々にシェーディング補正するようにして
いる。
機能付き順次走査方式対応撮像装置は、光電変換部に蓄
積した奇数ラインの信号群と偶数ラインの信号群を異な
る時刻で読み出し、１フィールド期間内の前半と後半に
分けて、奇数ラインの信号群、偶数ラインの信号群を出
力する撮像素子と、撮像素子の出力信号に対して増幅、
各種補正信号の加減算などの前処理を行うプリプロセス
回路と、プリプロセス回路の出力信号をアナログからデ
ィジタルに変換するＡＤ変換器と、ＡＤ変換器の出力信
号を順次走査信号に変換する順次走査変換回路と、順次
走査変換回路の出力信号に対してガンマ補正、マトリク
ス演算などの処理を行うプロセス回路と、プロセス回路
の出力信号をディジタルからアナログに変換するＤＡ変
換器と、順次走査変換回路の出力信号を奇数ラインと偶
数ラインとに分けてシェーディング補正の基になるデー
タの検出を行う奇数／偶数ラインデータ検出回路と、奇
数／偶数ラインデータ検出回路が検出する信号を奇数ラ
インとするか偶数ラインとするかを切り替えるための奇
数／偶数ライン切り替え回路と、奇数／偶数ラインデー
タ検出回路により検出したデータから奇数ラインと偶数
ラインとで別々にシェーディング補正信号を算出するシ
ェーディング補正信号演算回路と、シェーディング補正
信号演算回路により奇数ラインと偶数ラインとで別々に
算出したシェーディング補正信号を記憶するシェーディ
ング補正メモリとを備え、シェーディング補正メモリか
らシェーディング補正信号を読み出してプリプロセス回
路に与えることにより、奇数ラインの信号群と偶数ライ
ンの信号群で別々にシェーディング補正するようにして
いる。
【００１７】請求項１〜３記載の発明によれば、奇数ラ
インと偶数ラインとを分離してそれぞれ別々のシェーデ
ィング補正信号を算出して、偶数ラインと奇数ラインの
異なるシェーディング量をそれぞれ別々に補正すること
ができ、シェーディング補正機能付き順次走査方式対応
撮像装置におけるシェーディングを正確に抑制し、より
高画質な映像を得ることができる。
インと偶数ラインとを分離してそれぞれ別々のシェーデ
ィング補正信号を算出して、偶数ラインと奇数ラインの
異なるシェーディング量をそれぞれ別々に補正すること
ができ、シェーディング補正機能付き順次走査方式対応
撮像装置におけるシェーディングを正確に抑制し、より
高画質な映像を得ることができる。
【００１８】
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を参照しながら説明する。図１はこの発明の
実施の形態におけるシェーディング補正機能付き順次走
査方式対応撮像装置の構成を示すブロック図である。こ
のシェーディング補正機能付き順次走査方式対応撮像装
置は、図１に示すように、上記構成の撮像素子１、撮像
素子１の出力信号の増幅、各種補正信号の加減算など前
処理を行うプリプロセス回路２、アナログ信号をディジ
タル信号に変換するＡＤ変換器３、偶数ライン信号と奇
数ライン信号を１水平走査ライン毎に交互に出力しなお
す順次走査変換回路４、ガンマ補正、マトリクス演算な
どの処理を行うプロセス回路５、ディジタル化した信号
をアナログ信号に変換するＤＡ変換器６、撮像した画像
を複数のブロックに分割しブロック内の奇数ラインもし
くは偶数ラインの信号の状態を検出する奇数／偶数ライ
ンデータ検出回路７、奇数／偶数ラインデータ検出回路
７により検出された値よりシェーディング補正量を算出
するシェーディング補正信号演算回路１０、シェーディ
ング補正信号演算回路１０により算出されたシェーディ
ング補正データを蓄積しておくシェーディング補正メモ
リ１１、奇数／偶数ライン用のシェーディング補正デー
タを区別し、図６に示すタイミングで出力される撮像素
子出力に合わせて補正を行うように、シェーディング補
正メモリ１１を制御するメモリ制御回路８、奇数ライ
ン、偶数ラインの信号の状態をそれぞれ検出するための
切り替え回路９からなる。
いて、図面を参照しながら説明する。図１はこの発明の
実施の形態におけるシェーディング補正機能付き順次走
査方式対応撮像装置の構成を示すブロック図である。こ
のシェーディング補正機能付き順次走査方式対応撮像装
置は、図１に示すように、上記構成の撮像素子１、撮像
素子１の出力信号の増幅、各種補正信号の加減算など前
処理を行うプリプロセス回路２、アナログ信号をディジ
タル信号に変換するＡＤ変換器３、偶数ライン信号と奇
数ライン信号を１水平走査ライン毎に交互に出力しなお
す順次走査変換回路４、ガンマ補正、マトリクス演算な
どの処理を行うプロセス回路５、ディジタル化した信号
をアナログ信号に変換するＤＡ変換器６、撮像した画像
を複数のブロックに分割しブロック内の奇数ラインもし
くは偶数ラインの信号の状態を検出する奇数／偶数ライ
ンデータ検出回路７、奇数／偶数ラインデータ検出回路
７により検出された値よりシェーディング補正量を算出
するシェーディング補正信号演算回路１０、シェーディ
ング補正信号演算回路１０により算出されたシェーディ
ング補正データを蓄積しておくシェーディング補正メモ
リ１１、奇数／偶数ライン用のシェーディング補正デー
タを区別し、図６に示すタイミングで出力される撮像素
子出力に合わせて補正を行うように、シェーディング補
正メモリ１１を制御するメモリ制御回路８、奇数ライ
ン、偶数ラインの信号の状態をそれぞれ検出するための
切り替え回路９からなる。
【００１９】以上のように構成されたこの実施の形態の
シェーディング補正機能付き順次走査方式対応撮像装置
について、以下その動作について説明する。まず、上記
構成の撮像素子１から、図６に示す撮像信号出力が得ら
れ、プリプロセス回路２において増幅、各種補正信号の
加減算などの前処理が行われ、ＡＤ変換器３でディジタ
ル信号に変換されたのち、順次走査変換回路４におい
て、正規の順番になるように偶数ライン信号と奇数ライ
ン信号を１水平走査ライン毎に交互に出力される。正規
の順番に変換された順次走査変換回路４の出力は、プロ
セス回路５でガンマ処理、マトリクス演算などの処理が
行われ、ＤＡ変換器６でアナログ信号に変換され出力さ
れる。
シェーディング補正機能付き順次走査方式対応撮像装置
について、以下その動作について説明する。まず、上記
構成の撮像素子１から、図６に示す撮像信号出力が得ら
れ、プリプロセス回路２において増幅、各種補正信号の
加減算などの前処理が行われ、ＡＤ変換器３でディジタ
ル信号に変換されたのち、順次走査変換回路４におい
て、正規の順番になるように偶数ライン信号と奇数ライ
ン信号を１水平走査ライン毎に交互に出力される。正規
の順番に変換された順次走査変換回路４の出力は、プロ
セス回路５でガンマ処理、マトリクス演算などの処理が
行われ、ＤＡ変換器６でアナログ信号に変換され出力さ
れる。
【００２０】また、順次走査変換回路４の出力は同時に
奇数／偶数ラインデータ検出回路７にも供給される。奇
数／偶数ラインデータ検出回路７では、奇数／偶数ライ
ン切り替え回路９の切り替え信号にしたがって、複数の
ブロックに分割された各ブロック毎の奇数ラインもしく
は偶数ラインの画像データ検出が行われる。検出される
画像データとは、例えばブロック内の画像データの平均
値などのシェーディング補正量算出の基になるデータで
ある。検出された奇数ラインもしくは偶数ラインの画像
データは、シェーディング補正信号演算回路１０によ
り、例えば絞りを閉じた状態で検出された各ブロックご
との平均値データの大小比較が行われることにより、絞
りが閉じられた状態での各ブロック内の奇数ラインもし
くは偶数ラインの平均値が等しくなるような黒シェーデ
ィング補正データの算出が奇数ライン、偶数ラインのそ
れぞれについて別々に行われ、メモリ制御回路８により
シェーディング補正メモリ１１に蓄積される。
奇数／偶数ラインデータ検出回路７にも供給される。奇
数／偶数ラインデータ検出回路７では、奇数／偶数ライ
ン切り替え回路９の切り替え信号にしたがって、複数の
ブロックに分割された各ブロック毎の奇数ラインもしく
は偶数ラインの画像データ検出が行われる。検出される
画像データとは、例えばブロック内の画像データの平均
値などのシェーディング補正量算出の基になるデータで
ある。検出された奇数ラインもしくは偶数ラインの画像
データは、シェーディング補正信号演算回路１０によ
り、例えば絞りを閉じた状態で検出された各ブロックご
との平均値データの大小比較が行われることにより、絞
りが閉じられた状態での各ブロック内の奇数ラインもし
くは偶数ラインの平均値が等しくなるような黒シェーデ
ィング補正データの算出が奇数ライン、偶数ラインのそ
れぞれについて別々に行われ、メモリ制御回路８により
シェーディング補正メモリ１１に蓄積される。
【００２１】この際、奇数／偶数ライン切り替え回路９
の切り替え信号により、奇数用もしくは偶数用のシェー
ディング補正データを区別し、図６に示すタイミングで
出力される撮像素子出力に、奇数／偶数に分けて補正を
かけるようにシェーディング補正メモリ１１のデータの
読み出し制御がメモリ制御回路８にて行われる。さら
に、シェーディング補正メモリ１１に奇数ライン用もし
くは偶数ライン用と、区別して蓄積されたシェーディン
グ補正データは、撮影時にシェーディング補正メモリ１
１から読み出されてプリプロセス回路２などにフィード
バックされ、異なるシェーディング量を持つ奇数ライ
ン、偶数ラインにそれぞれ別々に補正を行い、上記した
撮像素子１を用いたシェーディング補正機能付き順次走
査方式対応撮像装置において正確なシェーディング補正
を行うことができる。
の切り替え信号により、奇数用もしくは偶数用のシェー
ディング補正データを区別し、図６に示すタイミングで
出力される撮像素子出力に、奇数／偶数に分けて補正を
かけるようにシェーディング補正メモリ１１のデータの
読み出し制御がメモリ制御回路８にて行われる。さら
に、シェーディング補正メモリ１１に奇数ライン用もし
くは偶数ライン用と、区別して蓄積されたシェーディン
グ補正データは、撮影時にシェーディング補正メモリ１
１から読み出されてプリプロセス回路２などにフィード
バックされ、異なるシェーディング量を持つ奇数ライ
ン、偶数ラインにそれぞれ別々に補正を行い、上記した
撮像素子１を用いたシェーディング補正機能付き順次走
査方式対応撮像装置において正確なシェーディング補正
を行うことができる。
【００２２】つぎに、シェーディング補正の様子につい
て、詳しく説明する。図２および図３はシェーディング
補正機能付き順次走査方式対応撮像装置におけるシェー
ディング量の様子を示す模式図である。図２は上記構成
の撮像素子１の撮像信号出力とシェーディング量との関
係を示す模式図で、図３は順次走査変換回路出力とシェ
ーディング量との関係を示す模式図である。すなわち、
図２に示すように、撮像素子出力では、蓄積部に蓄積さ
れている時間差に応じて、シェーディングの量が滑らか
に変化しているが、図３に示すように順次走査変換を行
った後では、偶数ラインと奇数ラインとが１水平走査ラ
イン毎に交互に出力されているため、シェーディング量
は１ライン毎に大きく異なり、全体の画像としては横筋
上の見苦しい画像となってしまう。
て、詳しく説明する。図２および図３はシェーディング
補正機能付き順次走査方式対応撮像装置におけるシェー
ディング量の様子を示す模式図である。図２は上記構成
の撮像素子１の撮像信号出力とシェーディング量との関
係を示す模式図で、図３は順次走査変換回路出力とシェ
ーディング量との関係を示す模式図である。すなわち、
図２に示すように、撮像素子出力では、蓄積部に蓄積さ
れている時間差に応じて、シェーディングの量が滑らか
に変化しているが、図３に示すように順次走査変換を行
った後では、偶数ラインと奇数ラインとが１水平走査ラ
イン毎に交互に出力されているため、シェーディング量
は１ライン毎に大きく異なり、全体の画像としては横筋
上の見苦しい画像となってしまう。
【００２３】図４に奇数／偶数ラインデータ検出回路７
で検出される偶数ラインおよび奇数ラインのシェーディ
ング量の一例を示す。すなわち、画面を２４分割した各
ブロック毎に奇数ラインおよび偶数ラインの画像データ
検出が行われる。例えばＡ１ブロックにおいて偶数ライ
ンの検出データは、図４における点線のシェーディング
量を平均したＤＳＥA1という値に、またＡ１ブロックに
おいて奇数ラインの検出データは、図４における実線の
シェーディング量を平均したＤＳＯA1という値であり、
これらの値は、図２のそれぞれＡ１ブロックの偶数ライ
ン部およびＡ１ブロックの奇数ライン部のシェーディン
グ量を正確に検出している。さらに、ＤＳＥA1，ＤＳＯ
A1より偶数ライン用および奇数ライン用のシェーディン
グ補正信号を算出し、プリプロセス回路２にて、図２の
Ａ１ブロックの偶数ライン部およびＡ１ブロックの奇数
ライン部のシェーディング補正をそれぞれ正確に行い得
る。
で検出される偶数ラインおよび奇数ラインのシェーディ
ング量の一例を示す。すなわち、画面を２４分割した各
ブロック毎に奇数ラインおよび偶数ラインの画像データ
検出が行われる。例えばＡ１ブロックにおいて偶数ライ
ンの検出データは、図４における点線のシェーディング
量を平均したＤＳＥA1という値に、またＡ１ブロックに
おいて奇数ラインの検出データは、図４における実線の
シェーディング量を平均したＤＳＯA1という値であり、
これらの値は、図２のそれぞれＡ１ブロックの偶数ライ
ン部およびＡ１ブロックの奇数ライン部のシェーディン
グ量を正確に検出している。さらに、ＤＳＥA1，ＤＳＯ
A1より偶数ライン用および奇数ライン用のシェーディン
グ補正信号を算出し、プリプロセス回路２にて、図２の
Ａ１ブロックの偶数ライン部およびＡ１ブロックの奇数
ライン部のシェーディング補正をそれぞれ正確に行い得
る。
【００２４】以上のように、この実施の形態によれば、
奇数ラインと偶数ラインとを分離してそれぞれのシェー
ディング補正信号を算出することにより、偶数ラインと
奇数ラインの異なるシェーディング量をそれぞれ別々に
補正することで、シェーディング補正機能付き順次走査
方式対応撮像装置におけるシェーディングを正確に抑制
し、より高画質な映像を得ることができる。
奇数ラインと偶数ラインとを分離してそれぞれのシェー
ディング補正信号を算出することにより、偶数ラインと
奇数ラインの異なるシェーディング量をそれぞれ別々に
補正することで、シェーディング補正機能付き順次走査
方式対応撮像装置におけるシェーディングを正確に抑制
し、より高画質な映像を得ることができる。
【００２５】なお、上記の実施の形態におけるデータ検
出は画面を２４個のブロックに分割したが、これは２４
個に限るものではない。また、実施の形態における画面
分割は、画面全体を均等なブロックに分割したが、均等
なブロック分割に限るものではない。また、実施の形態
における奇数／偶数ラインデータ検出回路で検出する検
出データは画像データの平均値としたが、これは平均値
に限るものではなく、シェーディング補正量を算出する
ための画像データであれば、この発明が構成できること
は明らかである。
出は画面を２４個のブロックに分割したが、これは２４
個に限るものではない。また、実施の形態における画面
分割は、画面全体を均等なブロックに分割したが、均等
なブロック分割に限るものではない。また、実施の形態
における奇数／偶数ラインデータ検出回路で検出する検
出データは画像データの平均値としたが、これは平均値
に限るものではなく、シェーディング補正量を算出する
ための画像データであれば、この発明が構成できること
は明らかである。
【００２６】また、実施の形態におけるシェーディング
補正量の算出は、絞りを閉じた状態で検出された各ブロ
ックごとの平均値データの大小比較を行うことにより、
絞りが閉じられた状態での各ブロック内の奇数ラインも
しくは偶数ラインの平均値が等しくなるような黒シェー
ディング補正データを算出することにより行ったが、こ
れに限るものではなく、例えば基準値との差分量を求め
る方法、さらに補間処理を組み合わせて、シェーディン
グ補正量を算出する方法でも良い。
補正量の算出は、絞りを閉じた状態で検出された各ブロ
ックごとの平均値データの大小比較を行うことにより、
絞りが閉じられた状態での各ブロック内の奇数ラインも
しくは偶数ラインの平均値が等しくなるような黒シェー
ディング補正データを算出することにより行ったが、こ
れに限るものではなく、例えば基準値との差分量を求め
る方法、さらに補間処理を組み合わせて、シェーディン
グ補正量を算出する方法でも良い。
【００２７】
【発明の効果】以上のように、この発明のシェーディン
グ補正機能付き順次走査方式対応撮像装置によれば、奇
数ラインと偶数ラインとについて別々にシェーディング
補正量を算出し、奇数ラインと偶数ラインとについて別
々にシェーディング補正を行うようにしたので、順次走
査方式対応撮像装置におけるシェーディングを正確に抑
制し、より高画質な映像を得ることができる。
グ補正機能付き順次走査方式対応撮像装置によれば、奇
数ラインと偶数ラインとについて別々にシェーディング
補正量を算出し、奇数ラインと偶数ラインとについて別
々にシェーディング補正を行うようにしたので、順次走
査方式対応撮像装置におけるシェーディングを正確に抑
制し、より高画質な映像を得ることができる。
【図１】この発明の実施の形態におけるシェーディング
補正機能付き順次走査方式対応撮像装置の構成を示すブ
ロック図である。
補正機能付き順次走査方式対応撮像装置の構成を示すブ
ロック図である。
【図２】従来の順次走査方式対応ＦＩＴ−ＣＣＤの撮像
出力とシェーディング量との関係を示す模式図である。
出力とシェーディング量との関係を示す模式図である。
【図３】順次走査変換回路出力とシェーディング量との
関係を示す模式図である。
関係を示す模式図である。
【図４】奇数／偶数ラインデータ検出回路により、奇数
ライン用および偶数ライン用の画像データをそれぞれ別
々に検出する様子を説明するための模式図である。
ライン用および偶数ライン用の画像データをそれぞれ別
々に検出する様子を説明するための模式図である。
【図５】従来の順次走査方式対応ＦＩＴ−ＣＣＤの内部
構成を示す模式図である。
構成を示す模式図である。
【図６】従来の順次走査方式対応ＦＩＴ−ＣＣＤの撮像
出力タイミングを示す模式図である。
出力タイミングを示す模式図である。
【図７】従来の順次走査方式対応撮像装置の構成を示す
ブロック図である。
ブロック図である。
【図８】従来のシェーディング補正機能付き順次走査方
式対応撮像装置の構成を示すブロック図である。
式対応撮像装置の構成を示すブロック図である。
１ 順次走査方式対応の撮像素子
２ プリプロセス回路
３ ＡＤ変換器
４ 順次走査変換回路
５ プロセス回路
６ ＤＡ変換器
７ 奇数／偶数ラインデータ検出回路
８ メモリ制御回路
９ 奇数／偶数ライン切り替え回路
１０ シェーディング補正信号演算回路
１１ シェーディング補正メモリ
１２ データ検出回路
フロントページの続き
(56)参考文献 特開 平５−83635（ＪＰ，Ａ)
特開 平７−30821（ＪＰ，Ａ)
Claims (3)
- 【請求項１】 光電変換部に蓄積した奇数ラインの信号
群と偶数ラインの信号群を異なる時刻で読み出し、１フ
ィールド期間内の前半と後半に分けて、奇数ラインの信
号群、偶数ラインの信号群を出力する撮像素子の出力信
号を順次走査信号に変換して出力する際のシェーディン
グ補正方法であって、 前記順次走査信号からシェーディング補正量を決定する
基になるデータを奇数ラインと偶数ラインとに分けて検
出し、検出したデータを基に前記奇数ラインと前記偶数
ラインとでシェーディング補正信号を別々に算出し、前
記シェーディング補正信号に基づき前記奇数ラインの信
号群と偶数ラインの信号群で別々にシェーディング補正
を行うことを特徴とするシェーディング補正方法。 - 【請求項２】 光電変換部に蓄積した奇数ラインの信号
群と偶数ラインの信号群を異なる時刻で読み出し、１フ
ィールド期間内の前半と後半に分けて、奇数ラインの信
号群、偶数ラインの信号群を出力する撮像素子と、 前記撮像素子の出力信号を順次走査信号に変換する順次
走査変換回路と、 前記順次走査変換回路の出力信号を奇数ラインと偶数ラ
インとに分けてシェーディング補正の基になるデータの
検出を行う奇数／偶数ラインデータ検出回路と、 前記奇数／偶数ラインデータ検出回路が検出する信号を
奇数ラインとするか偶数ラインとするかを切り替えるた
めの奇数／偶数ライン切り替え回路とを備え、 奇数ラインと偶数ラインとでシェーディング補正信号を
別々に算出して奇数ラインの信号群と偶数ラインの信号
群で別々にシェーディング補正するようにしたことを特
徴とするシェーディング補正機能付き順次走査方式対応
撮像装置。 - 【請求項３】 光電変換部に蓄積した奇数ラインの信号
群と偶数ラインの信号群を異なる時刻で読み出し、１フ
ィールド期間内の前半と後半に分けて、奇数ラインの信
号群、偶数ラインの信号群を出力する撮像素子と、 前記撮像素子の出力信号に対して増幅、各種補正信号の
加減算などの前処理を行うプリプロセス回路と、 前記プリプロセス回路の出力信号をアナログからディジ
タルに変換するＡＤ変換器と、 前記ＡＤ変換器の出力信号を順次走査信号に変換する順
次走査変換回路と、 前記順次走査変換回路の出力信号に対してガンマ補正、
マトリクス演算などの処理を行うプロセス回路と、 前記プロセス回路の出力信号をディジタルからアナログ
に変換するＤＡ変換器と、 前記順次走査変換回路の出力信号を奇数ラインと偶数ラ
インとに分けてシェーディング補正の基になるデータの
検出を行う奇数／偶数ラインデータ検出回路と、 前記奇数／偶数ラインデータ検出回路が検出する信号を
奇数ラインとするか偶数ラインとするかを切り替えるた
めの奇数／偶数ライン切り替え回路と、 前記奇数／偶数ラインデータ検出回路により検出したデ
ータから奇数ラインと偶数ラインとで別々にシェーディ
ング補正信号を算出するシェーディング補正信号演算回
路と、 前記シェーディング補正信号演算回路により奇数ライン
と偶数ラインとで別々に算出したシェーディング補正信
号を記憶するシェーディング補正メモリとを備え、 前記シェーディング補正メモリからシェーディング補正
信号を読み出して前記プリプロセス回路に与えることに
より、奇数ラインの信号群と偶数ラインの信号群で別々
にシェーディング補正するようにしたことを特徴とする
シェーディング補正機能付き順次走査方式対応撮像装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05304096A JP3519202B2 (ja) | 1996-03-11 | 1996-03-11 | シェーディング補正方法およびシェーディング補正機能付き順次走査方式対応撮像装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05304096A JP3519202B2 (ja) | 1996-03-11 | 1996-03-11 | シェーディング補正方法およびシェーディング補正機能付き順次走査方式対応撮像装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09247521A JPH09247521A (ja) | 1997-09-19 |
| JP3519202B2 true JP3519202B2 (ja) | 2004-04-12 |
Family
ID=12931784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05304096A Expired - Fee Related JP3519202B2 (ja) | 1996-03-11 | 1996-03-11 | シェーディング補正方法およびシェーディング補正機能付き順次走査方式対応撮像装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3519202B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3854754B2 (ja) | 1999-06-30 | 2006-12-06 | キヤノン株式会社 | 撮像装置、画像処理装置及びその方法、並びにメモリ媒体 |
| JP2001111026A (ja) * | 1999-10-07 | 2001-04-20 | Fuji Film Microdevices Co Ltd | 固体撮像装置 |
| US8045029B2 (en) * | 2004-04-26 | 2011-10-25 | Intellectual Ventures Ii Llc | CMOS image sensor for high speed signal processing |
-
1996
- 1996-03-11 JP JP05304096A patent/JP3519202B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09247521A (ja) | 1997-09-19 |
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Legal Events
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|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040128 |
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