JP3518705B2 - Ｆｉｆｏメモリ管理装置 - Google Patents
Ｆｉｆｏメモリ管理装置Info
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- JP3518705B2 JP3518705B2 JP28801395A JP28801395A JP3518705B2 JP 3518705 B2 JP3518705 B2 JP 3518705B2 JP 28801395 A JP28801395 A JP 28801395A JP 28801395 A JP28801395 A JP 28801395A JP 3518705 B2 JP3518705 B2 JP 3518705B2
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Description
【０００１】
【発明の属する技術分野】本発明は、マイクロプロセッ
サを用いた制御動作装置等に用いられるＦＩＦＯ（firs
t in first out）メモリの管理装置に関する。
サを用いた制御動作装置等に用いられるＦＩＦＯ（firs
t in first out）メモリの管理装置に関する。
【０００２】
【従来の技術】従来、マイクロプロセッサを用いた制御
動作装置としては、端末装置自身が決められた法則に従
い、入力条件から次に実施する制御手順を作成して、Ｆ
ＩＦＯメモリに書き込むとともに、実際の動作の進行に
つれて次の制御手順をＦＩＦＯメモリから読み出して実
行する制御動作装置がある。また、他の装置としては、
端末装置以外の中央監視制御装置に伝送路を介して集め
られた情報から制御手順を作成し、伝送ファイルとし
て、ＦＩＦＯメモリに書き込んだ後、順次読み出して、
制御すべき制御対象に伝送路を介して送信して動作させ
る伝送処理制御動作装置がある。これらの制御動作装置
は、動作の判断をするマイクロプロセッサ処理装置と、
マイクロプロセッサが判断した動作手順を記憶して逐次
実行するプログラムメモリ処理装置を備えており、この
プログラムメモリはＦＩＦＯメモリにより構成されてい
る。
動作装置としては、端末装置自身が決められた法則に従
い、入力条件から次に実施する制御手順を作成して、Ｆ
ＩＦＯメモリに書き込むとともに、実際の動作の進行に
つれて次の制御手順をＦＩＦＯメモリから読み出して実
行する制御動作装置がある。また、他の装置としては、
端末装置以外の中央監視制御装置に伝送路を介して集め
られた情報から制御手順を作成し、伝送ファイルとし
て、ＦＩＦＯメモリに書き込んだ後、順次読み出して、
制御すべき制御対象に伝送路を介して送信して動作させ
る伝送処理制御動作装置がある。これらの制御動作装置
は、動作の判断をするマイクロプロセッサ処理装置と、
マイクロプロセッサが判断した動作手順を記憶して逐次
実行するプログラムメモリ処理装置を備えており、この
プログラムメモリはＦＩＦＯメモリにより構成されてい
る。
【０００３】図９は従来のＦＩＦＯメモリの先入れ先出
しの手順を示す説明図であり、図１０および図１１はＦ
ＩＦＯメモリのハードウエア構成を示す図である。これ
らの図において、マイクロプロセッサにより生成された
実行手順は、実行手順書き込みポインタをチェックし、
その指示値よりも１つ先のアドレスに書き込まれる。次
いで、ポインタの値をインクリメントする。また、ＦＩ
ＦＯメモリから実行手順を取り出す場合は、実行実施済
みポインタをチェックし、その指示値よりも１つ先のア
ドレスに書き込まれている実行手順を読みとるととも
に、ポインタの値をインクリメントする。なお、実行手
順をＦＩＦＯメモリに書き込む際には、誤動作を起こさ
ないように、3Ｃ2、5Ｃ3等の制御コード検定を用いた
り、制御データ部にパリティビットやサイクリックリダ
ンシーチェックコードが付加される。また、発生した誤
動作については、ウォッチドッグタイマにより検出して
信頼性の向上をはかっている。
しの手順を示す説明図であり、図１０および図１１はＦ
ＩＦＯメモリのハードウエア構成を示す図である。これ
らの図において、マイクロプロセッサにより生成された
実行手順は、実行手順書き込みポインタをチェックし、
その指示値よりも１つ先のアドレスに書き込まれる。次
いで、ポインタの値をインクリメントする。また、ＦＩ
ＦＯメモリから実行手順を取り出す場合は、実行実施済
みポインタをチェックし、その指示値よりも１つ先のア
ドレスに書き込まれている実行手順を読みとるととも
に、ポインタの値をインクリメントする。なお、実行手
順をＦＩＦＯメモリに書き込む際には、誤動作を起こさ
ないように、3Ｃ2、5Ｃ3等の制御コード検定を用いた
り、制御データ部にパリティビットやサイクリックリダ
ンシーチェックコードが付加される。また、発生した誤
動作については、ウォッチドッグタイマにより検出して
信頼性の向上をはかっている。
【０００４】また、図１２、図１３は他の従来例を示
す。この従来例は、メモリを複数区分に分割し、それぞ
れに伝送ファイルを割り付けて、各区分ごとに１対のポ
インタを設けて先入れ先出しを行う場合を示す。図１２
は複数の伝送ファイルがメモリに割り付けられた状態を
示し、図１３はそのハードウエア構成を概念的に示す。
なお、これら従来例におけるＦＩＦＯメモリでは、書き
込まれた実行手順は読みとられた後も消去されずに、ポ
インタが一巡して次の実行手順が上書きされるまで残っ
ており、ファームウエアによりこれらの一連の実行手順
についてのデータ検証を行うことができる。
す。この従来例は、メモリを複数区分に分割し、それぞ
れに伝送ファイルを割り付けて、各区分ごとに１対のポ
インタを設けて先入れ先出しを行う場合を示す。図１２
は複数の伝送ファイルがメモリに割り付けられた状態を
示し、図１３はそのハードウエア構成を概念的に示す。
なお、これら従来例におけるＦＩＦＯメモリでは、書き
込まれた実行手順は読みとられた後も消去されずに、ポ
インタが一巡して次の実行手順が上書きされるまで残っ
ており、ファームウエアによりこれらの一連の実行手順
についてのデータ検証を行うことができる。
【０００５】
【発明が解決しようとする課題】しかしながら、プログ
ラム（メモリ）カウンタであるところの両ポインタが誤
認された場合は、誤動作を起こす可能性がある。例え
ば、実行実施済みポインタが誤認されると、該当するメ
モリのアドレスからは、すでに実行した実行手順または
未実行ではあるがまだ実行タイミングにいたっていない
実行手順が読み取られるため誤動作を起こすことにな
る。そこで誤動作を防止する対策として、マイクロプロ
セッサのファームウエアによりメモリアクセスの進行を
監視し、ＦＩＦＯメモリから実行手順が読み取られた
ら、直ちにその実行手順をメモリから消去する方法があ
る。しかし、この方法では、ファームウエアによる処理
時間が必要であり、マイクロプロセッサの性能をその分
低下させることになる。つまり、単純にメモリアクセス
のみを考えた場合、トータルで性能が１／２になる。そ
のため、処理速度をそのまま維持しようとすると、２倍
の処理速度のハードウエア構成としなければならない。
本発明は上記の課題を解決するためになされたもので、
その目的とするところは、ハードウエアの処理速度を増
大することなく、誤動作の発生を防止し信頼性を高める
ことができるＦＩＦＯメモリ管理装置を提供することに
ある。
ラム（メモリ）カウンタであるところの両ポインタが誤
認された場合は、誤動作を起こす可能性がある。例え
ば、実行実施済みポインタが誤認されると、該当するメ
モリのアドレスからは、すでに実行した実行手順または
未実行ではあるがまだ実行タイミングにいたっていない
実行手順が読み取られるため誤動作を起こすことにな
る。そこで誤動作を防止する対策として、マイクロプロ
セッサのファームウエアによりメモリアクセスの進行を
監視し、ＦＩＦＯメモリから実行手順が読み取られた
ら、直ちにその実行手順をメモリから消去する方法があ
る。しかし、この方法では、ファームウエアによる処理
時間が必要であり、マイクロプロセッサの性能をその分
低下させることになる。つまり、単純にメモリアクセス
のみを考えた場合、トータルで性能が１／２になる。そ
のため、処理速度をそのまま維持しようとすると、２倍
の処理速度のハードウエア構成としなければならない。
本発明は上記の課題を解決するためになされたもので、
その目的とするところは、ハードウエアの処理速度を増
大することなく、誤動作の発生を防止し信頼性を高める
ことができるＦＩＦＯメモリ管理装置を提供することに
ある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、第１の発明は、入力されたデータを書き込みポイン
タの指定するメモリ上のアドレスに書き込むとととも
に、書き込まれたデータを取り出しポインタの指定する
メモリ上のアドレスから読み取り出力することによりデ
ータの先入れ先出し管理をするＦＩＦＯメモリ管理装置
において、複数ブロックに等分割されるとともに各ブロ
ックに共通のアドレス線が接続されたメモリと、各メモ
リブロックに共通する桁番号部を有するとともに全メモ
リブロックに連続したアドレス番号をサイクリックに表
示するデータ書き込みポインタおよびデータ取り出しポ
インタと、データ書き込みポインタの指示に該当するメ
モリブロックのアドレスに入力データを書き込む手段
と、入力データ書き込み手段と同一の動作タイミングで
データ書き込みポインタが指示する共通の桁番号部に該
当する他の一つのメモリブロックの該当するアドレスの
データを消去する手段とを備えたことを特徴とする。
に、第１の発明は、入力されたデータを書き込みポイン
タの指定するメモリ上のアドレスに書き込むとととも
に、書き込まれたデータを取り出しポインタの指定する
メモリ上のアドレスから読み取り出力することによりデ
ータの先入れ先出し管理をするＦＩＦＯメモリ管理装置
において、複数ブロックに等分割されるとともに各ブロ
ックに共通のアドレス線が接続されたメモリと、各メモ
リブロックに共通する桁番号部を有するとともに全メモ
リブロックに連続したアドレス番号をサイクリックに表
示するデータ書き込みポインタおよびデータ取り出しポ
インタと、データ書き込みポインタの指示に該当するメ
モリブロックのアドレスに入力データを書き込む手段
と、入力データ書き込み手段と同一の動作タイミングで
データ書き込みポインタが指示する共通の桁番号部に該
当する他の一つのメモリブロックの該当するアドレスの
データを消去する手段とを備えたことを特徴とする。
【０００７】第２の発明は、第１の発明において、デー
タ消去手段の代わりに、前記入力データ書き込み手段と
同一の動作タイミングでデータ書き込みポインタが指示
する共通の桁番号部に該当する他の一つのメモリブロッ
クの該当するアドレスに未定義コードまたは無効コード
を書き込む手段を備えたことを特徴とする。
タ消去手段の代わりに、前記入力データ書き込み手段と
同一の動作タイミングでデータ書き込みポインタが指示
する共通の桁番号部に該当する他の一つのメモリブロッ
クの該当するアドレスに未定義コードまたは無効コード
を書き込む手段を備えたことを特徴とする。
【０００８】第３の発明は、第１の発明または第２の発
明において、データ書き込みポインタおよびデータ取り
出しポインタの誤認をファームウエアにより監視するこ
とを特徴とする。
明において、データ書き込みポインタおよびデータ取り
出しポインタの誤認をファームウエアにより監視するこ
とを特徴とする。
【０００９】ここで、上記各発明において、メモリに書
き込みおよび取り出すデータとして、制御手順プログラ
ムまたは伝送ファイルを用いることができる。
き込みおよび取り出すデータとして、制御手順プログラ
ムまたは伝送ファイルを用いることができる。
【００１０】第１の発明においては、書き込みデータが
入力されると、データ書き込みポインタが指示するアド
レスに該当するメモリブロックのアドレスに入力データ
が書き込まれる。同時に、データ書き込みポインタが指
示する共通の桁番号部に該当する他の一つのブロックの
該当するアドレスのデータが消去される。それにより、
メモリに書き込まれたデータは、データ書き込みポイン
タが一巡して次のデータが上書きされる前に消去され
る。その結果、メモリのデータ消去後に次のデータが書
き込まれるまでの間に、データ取り出しポインタの誤認
により、そのアドレスが読み取られてもデータがないた
め出力が無効となり、誤った出力で誤動作を引き起こす
ことが防止できる。
入力されると、データ書き込みポインタが指示するアド
レスに該当するメモリブロックのアドレスに入力データ
が書き込まれる。同時に、データ書き込みポインタが指
示する共通の桁番号部に該当する他の一つのブロックの
該当するアドレスのデータが消去される。それにより、
メモリに書き込まれたデータは、データ書き込みポイン
タが一巡して次のデータが上書きされる前に消去され
る。その結果、メモリのデータ消去後に次のデータが書
き込まれるまでの間に、データ取り出しポインタの誤認
により、そのアドレスが読み取られてもデータがないた
め出力が無効となり、誤った出力で誤動作を引き起こす
ことが防止できる。
【００１１】第２の発明においては、第１の発明の入力
データの書き込みと同一のタイミングで、データ書き込
みポインタが指示する共通の桁番号部に該当する他の一
つのメモリブロックの該当するアドレスに、未定義コー
ドまたは無効コードが書き込まれる。それにより、メモ
リに書き込まれたデータは、データ書き込みポインタが
一巡して次のデータが上書きされる前に未定義コードま
たは無効コードが書き込まれる。その結果、メモリに未
定義コードまたは無効コードが書き込まれてから次のデ
ータが書き込まれるまでの間に、データ取り出しポイン
タの誤認により、そのアドレスが読み取られてもデータ
内容は未定義コードまたは無効コードであるため出力が
無効となり、誤った出力で誤動作を引き起こすことが防
止できる。
データの書き込みと同一のタイミングで、データ書き込
みポインタが指示する共通の桁番号部に該当する他の一
つのメモリブロックの該当するアドレスに、未定義コー
ドまたは無効コードが書き込まれる。それにより、メモ
リに書き込まれたデータは、データ書き込みポインタが
一巡して次のデータが上書きされる前に未定義コードま
たは無効コードが書き込まれる。その結果、メモリに未
定義コードまたは無効コードが書き込まれてから次のデ
ータが書き込まれるまでの間に、データ取り出しポイン
タの誤認により、そのアドレスが読み取られてもデータ
内容は未定義コードまたは無効コードであるため出力が
無効となり、誤った出力で誤動作を引き起こすことが防
止できる。
【００１２】第３の発明においては、第１まはた第２の
発明でのデータ書き込みポインタおよびデータ取り出し
ポインタの誤認がファームウエアにより監視されること
により、さらに信頼性が向上する。
発明でのデータ書き込みポインタおよびデータ取り出し
ポインタの誤認がファームウエアにより監視されること
により、さらに信頼性が向上する。
【００１３】
【発明の実施の形態】以下、図に沿って本発明の実施形
態を説明する。図１は本発明にかかるＦＩＦＯメモリ管
理装置を制御動作装置に適用した場合の第１の実施形態
を示す図である。図において、１、２はそれぞれ二分割
されたＦＩＦＯメモリであり、両メモリ１、２は連続し
たアドレスによりアクセスが管理される。このメモリ２
の最終アドレスの値は２の倍数となるように構成してあ
る。そのため、アドレスをバイナリーコードで表示する
と、メモリ１、２は互いの最上位桁を除く下位の桁が共
通なアドレスとなる。
態を説明する。図１は本発明にかかるＦＩＦＯメモリ管
理装置を制御動作装置に適用した場合の第１の実施形態
を示す図である。図において、１、２はそれぞれ二分割
されたＦＩＦＯメモリであり、両メモリ１、２は連続し
たアドレスによりアクセスが管理される。このメモリ２
の最終アドレスの値は２の倍数となるように構成してあ
る。そのため、アドレスをバイナリーコードで表示する
と、メモリ１、２は互いの最上位桁を除く下位の桁が共
通なアドレスとなる。
【００１４】また、これらメモリ１、２は、データであ
るところの実行手順が入力されると、書き込みポインタ
であるところの実行手順書き込み済みポインタ３が指定
するアドレスｎの位置に実行手順が書き込まれ、その後
に実行手順書き込み済みポインタ３がインクリメントさ
れる。このとき、アドレスｎは、メモリ２にあるが、ア
ドレスｎからアドレスの最大値（ＥＮＤ）の半分を加算
したアドレスの位置は他のメモリの同じアドレスとなる
が、そのアドレスへキャンセル書き込みがなされる。つ
まり、メモリ１、２を合わせた全体領域の半分に実行手
順が書き込まれ、残りの半分が消去されていることにな
る。
るところの実行手順が入力されると、書き込みポインタ
であるところの実行手順書き込み済みポインタ３が指定
するアドレスｎの位置に実行手順が書き込まれ、その後
に実行手順書き込み済みポインタ３がインクリメントさ
れる。このとき、アドレスｎは、メモリ２にあるが、ア
ドレスｎからアドレスの最大値（ＥＮＤ）の半分を加算
したアドレスの位置は他のメモリの同じアドレスとなる
が、そのアドレスへキャンセル書き込みがなされる。つ
まり、メモリ１、２を合わせた全体領域の半分に実行手
順が書き込まれ、残りの半分が消去されていることにな
る。
【００１５】これらのことから、実行実施済みポインタ
４が誤認されて不正なアドレスが指定された場合、誤っ
た実行手順が読み取られて誤動作を起こす確率は従来の
２分の１に低下する。また、メモリ１、２に書き込まれ
た実行手順は、取り出し要求があると、取り出しポイン
タであるところの実行実施済みポインタ４が指定するア
ドレスｍの位置から実行手順が読み取られ、その後に実
行実施済みポインタ４がインクリメントされる。なお、
実行実施済みポインタ４の指示値が、実行手順書き込み
済みポインタ３の指示値を追い越すことがないようにフ
ァームウエアにより管理されている。この図１は図９に
示した従来例に対応する。
４が誤認されて不正なアドレスが指定された場合、誤っ
た実行手順が読み取られて誤動作を起こす確率は従来の
２分の１に低下する。また、メモリ１、２に書き込まれ
た実行手順は、取り出し要求があると、取り出しポイン
タであるところの実行実施済みポインタ４が指定するア
ドレスｍの位置から実行手順が読み取られ、その後に実
行実施済みポインタ４がインクリメントされる。なお、
実行実施済みポインタ４の指示値が、実行手順書き込み
済みポインタ３の指示値を追い越すことがないようにフ
ァームウエアにより管理されている。この図１は図９に
示した従来例に対応する。
【００１６】図２は図１のハード構成を示す図であり、
二分されたメモリ１、２は、アドレス・コントロールバ
ス５に接続されるとともに、それぞれゲート６、７を介
してデータバス８に接続されている。ここで、ゲート６
には、アドレス信号線ＡＤ7とメモリ１のチップセレク
ト信号線ＣＳが接続され、ゲート７には、アドレス信号
線ＡＤ7がインバータ１１を介して接続されるととも
に、メモリ２のチップセレクト信号線ＣＳが接続されて
いる。同じく、ゲート６,７には、リード信号線ＲＤが
接続されている。また、ポインタ３,４が割り付けられ
メモリ９が、データバス８に接続されている。なお、メ
モリ１、２の右端に縦方向に引かれた破線部の右側Ｐは
パリティビットを含むことを表している。
二分されたメモリ１、２は、アドレス・コントロールバ
ス５に接続されるとともに、それぞれゲート６、７を介
してデータバス８に接続されている。ここで、ゲート６
には、アドレス信号線ＡＤ7とメモリ１のチップセレク
ト信号線ＣＳが接続され、ゲート７には、アドレス信号
線ＡＤ7がインバータ１１を介して接続されるととも
に、メモリ２のチップセレクト信号線ＣＳが接続されて
いる。同じく、ゲート６,７には、リード信号線ＲＤが
接続されている。また、ポインタ３,４が割り付けられ
メモリ９が、データバス８に接続されている。なお、メ
モリ１、２の右端に縦方向に引かれた破線部の右側Ｐは
パリティビットを含むことを表している。
【００１７】この実施形態では、実行手順書き込み済み
ポインタ３が示すｎのアドレスに、入力された実行手順
が書き込まれる。すなわち、アドレスｎを指定するアド
レス信号がアドレス・コントロールバス５に送られる
と、アドレス信号線ＡＤ7の値により、ゲート６、７の
いずれかが開となり、開となったゲート側のメモリに
は、データバス８から実行手順のデータ値が送られる。
同時に、両メモリ１,２には、メモリ・ライト信号が送
られることにより、ゲートが開となった一方のメモリの
該当アドレスには実行手順が書き込まれ、ゲートが閉の
ままの他方のメモリの同一アドレスにはキャンセル書き
込みがなされる。
ポインタ３が示すｎのアドレスに、入力された実行手順
が書き込まれる。すなわち、アドレスｎを指定するアド
レス信号がアドレス・コントロールバス５に送られる
と、アドレス信号線ＡＤ7の値により、ゲート６、７の
いずれかが開となり、開となったゲート側のメモリに
は、データバス８から実行手順のデータ値が送られる。
同時に、両メモリ１,２には、メモリ・ライト信号が送
られることにより、ゲートが開となった一方のメモリの
該当アドレスには実行手順が書き込まれ、ゲートが閉の
ままの他方のメモリの同一アドレスにはキャンセル書き
込みがなされる。
【００１８】次に、実行手順書き込み済みポインタ３が
インクリメントされる。これらのメモリ１,２への書き
込みは同一タイミングで実施される。また、メモリ１,
２に書き込まれた実行手順は、実行実施済みポインタ４
が示すｍの位置を指定するアドレス信号がアドレス・コ
ントロールバス５に送られて、アドレス信号線ＡＤ7の
値により、ゲート６、７のいずれかが開となる。このと
き、メモリ１,２にリード（ＲＤ）信号が送られて、メ
モリ１,２の両方の該当アドレスから書き込まれている
データが読み取られるが、ゲートの開となっている真に
ｍに該当するアドレスの実行手順のみがデータバス８へ
送られる。これら読み取りがなされると、実行実施済み
ポインタ４がインクリメントされる。なお、この図２の
実施形態は図１０に示した従来例に対応する。
インクリメントされる。これらのメモリ１,２への書き
込みは同一タイミングで実施される。また、メモリ１,
２に書き込まれた実行手順は、実行実施済みポインタ４
が示すｍの位置を指定するアドレス信号がアドレス・コ
ントロールバス５に送られて、アドレス信号線ＡＤ7の
値により、ゲート６、７のいずれかが開となる。このと
き、メモリ１,２にリード（ＲＤ）信号が送られて、メ
モリ１,２の両方の該当アドレスから書き込まれている
データが読み取られるが、ゲートの開となっている真に
ｍに該当するアドレスの実行手順のみがデータバス８へ
送られる。これら読み取りがなされると、実行実施済み
ポインタ４がインクリメントされる。なお、この図２の
実施形態は図１０に示した従来例に対応する。
【００１９】図３は第２の実施形態のハード構成を示す
図である。この実施形態は図２の第１の実施形態と共通
する部分があるため、共通部分は同一符号を付して説明
を省略し異なる点について説明する。ゲート６には、ア
ドレス信号線ＡＤ5とメモリ１のチップセレクト信号線
ＣＳが接続され、ゲート７には、アドレス信号線ＡＤ 5
がインバータ１１を介して接続されるとともに、メモリ
２のチップセレクト信号線ＣＳが接続されている。つま
り、この実施形態では、メモリ１、２の実行手順を書き
込むために確保された領域が、そのアドレスの下位５桁
のＡＤ0〜ＡＤ4が共通で、その上位のＡＤ5が互いに異
なる場合のメモリアドレスの管理を示す。動作について
は、図２の実施形態と同一である。
図である。この実施形態は図２の第１の実施形態と共通
する部分があるため、共通部分は同一符号を付して説明
を省略し異なる点について説明する。ゲート６には、ア
ドレス信号線ＡＤ5とメモリ１のチップセレクト信号線
ＣＳが接続され、ゲート７には、アドレス信号線ＡＤ 5
がインバータ１１を介して接続されるとともに、メモリ
２のチップセレクト信号線ＣＳが接続されている。つま
り、この実施形態では、メモリ１、２の実行手順を書き
込むために確保された領域が、そのアドレスの下位５桁
のＡＤ0〜ＡＤ4が共通で、その上位のＡＤ5が互いに異
なる場合のメモリアドレスの管理を示す。動作について
は、図２の実施形態と同一である。
【００２０】図４は第３の実施形態のハード構成を示す
図である。この実施形態は、第１の実施形態が一方のメ
モリにキャンセル書き込みをしていたのに対して、一方
のメモリに具体的な未定義コードまたは無効コードを書
き込むようにしたものであり、具体的な構成は図２の第
１の実施形態と共通する部分があるため、共通部分は同
一符号を付して説明を省略し異なる点について説明す
る。図４では、図２のゲート７の代わりに、ラッチ１２
をデータバス８上に接続したものであり、このラッチ１
２に、データバス８からあらかじめ未定義コードまたは
無効コードを送り保持させておくことにより、メモリの
一方のアドレスへ実行手順を書き込む際に、そのアドレ
スに該当する他のアドレスへ未定義コードまたは無効コ
ードを書き込むことができる。なお、この実施形態で
は、図２のように、二分割したメモリ１,２を並列配置
することも可能である。
図である。この実施形態は、第１の実施形態が一方のメ
モリにキャンセル書き込みをしていたのに対して、一方
のメモリに具体的な未定義コードまたは無効コードを書
き込むようにしたものであり、具体的な構成は図２の第
１の実施形態と共通する部分があるため、共通部分は同
一符号を付して説明を省略し異なる点について説明す
る。図４では、図２のゲート７の代わりに、ラッチ１２
をデータバス８上に接続したものであり、このラッチ１
２に、データバス８からあらかじめ未定義コードまたは
無効コードを送り保持させておくことにより、メモリの
一方のアドレスへ実行手順を書き込む際に、そのアドレ
スに該当する他のアドレスへ未定義コードまたは無効コ
ードを書き込むことができる。なお、この実施形態で
は、図２のように、二分割したメモリ１,２を並列配置
することも可能である。
【００２１】図５は第４の実施形態のハード構成を示す
図である。この実施形態は、第３の実施形態と同様に一
方のメモリに具体的な未定義コードまたは無効コードを
書き込むようにしたものであり、具体的な構成は図４の
第３の実施形態と共通する部分があるため、共通部分は
同一符号を付して説明を省略し異なる点について説明す
る。図５では、図４のラッチ１２の代わりに、ゲート１
３をデータバス１０上に接続するとともに、データバス
１０と電位ＶＰ０との間にディップスイッチ１４を接続
し、ゲート１３側のデータバス１０にはプルアップ抵抗
１５を介して電位ＶＰ５と接続している。このディップ
スイッチ１４に未定義コードまたは無効コードをセット
しておくことで、メモリ１のライト時にはデータバス１
０を介してメモリ１に未定義コードまたは無効コードが
送られ、該当するアドレスに書き込まれる。なお、この
実施形態では、図２のように、二分割したメモリ１,２
を並列配置することも可能である。
図である。この実施形態は、第３の実施形態と同様に一
方のメモリに具体的な未定義コードまたは無効コードを
書き込むようにしたものであり、具体的な構成は図４の
第３の実施形態と共通する部分があるため、共通部分は
同一符号を付して説明を省略し異なる点について説明す
る。図５では、図４のラッチ１２の代わりに、ゲート１
３をデータバス１０上に接続するとともに、データバス
１０と電位ＶＰ０との間にディップスイッチ１４を接続
し、ゲート１３側のデータバス１０にはプルアップ抵抗
１５を介して電位ＶＰ５と接続している。このディップ
スイッチ１４に未定義コードまたは無効コードをセット
しておくことで、メモリ１のライト時にはデータバス１
０を介してメモリ１に未定義コードまたは無効コードが
送られ、該当するアドレスに書き込まれる。なお、この
実施形態では、図２のように、二分割したメモリ１,２
を並列配置することも可能である。
【００２２】図６は第５の実施形態のハード構成を示す
図である。上述した第１から第４の実施形態はいずれも
メモリの実行手順の書き込み領域の半分に、キャンセル
書き込みまたは未定義コードまたは無効コードが書き込
まれるため、結果としてメモリ容量が半分となる。そこ
で、メモリ容量をもっと大きく確保したいという要望に
応えるため、この実施形態は、メモリを４分割して、そ
の１ブロック分のみにキャンセル書き込みまたは未定義
コードまたは無効コードを書き込むようにして、メモリ
容量を元の４分の３にして目減りを上述した実施形態よ
り少なくしたものである。この実施形態も、他の実施形
態と共通する部分があるため、共通部分は同一符号を付
して説明を省略し異なる点について説明する。
図である。上述した第１から第４の実施形態はいずれも
メモリの実行手順の書き込み領域の半分に、キャンセル
書き込みまたは未定義コードまたは無効コードが書き込
まれるため、結果としてメモリ容量が半分となる。そこ
で、メモリ容量をもっと大きく確保したいという要望に
応えるため、この実施形態は、メモリを４分割して、そ
の１ブロック分のみにキャンセル書き込みまたは未定義
コードまたは無効コードを書き込むようにして、メモリ
容量を元の４分の３にして目減りを上述した実施形態よ
り少なくしたものである。この実施形態も、他の実施形
態と共通する部分があるため、共通部分は同一符号を付
して説明を省略し異なる点について説明する。
【００２３】図６において、４個のメモリ２１〜２４の
データバス８側にそれぞれゲート２５〜２８が接続され
る。アドレス信号線ＡＤ6,ＡＤ7には、デコーダ２９が
接続され、アドレス信号をデコードして得られたゲート
の動作信号がゲート２５〜２８へそれぞれ送られる。そ
れにより、入力された実行手順は、ポインタ３の指示す
るアドレスｎに該当するメモリ２１〜２４のいずれか１
個に書き込まれるとともに、残りのうちの１個のメモリ
の該当するアドレスがキャンセル書き込みされる。な
お、この実施形態の応用として、反対にメモリ容量の４
分の３をキャンセル書き込みとして、誤動作発生の確率
をより減少させることも可能である。
データバス８側にそれぞれゲート２５〜２８が接続され
る。アドレス信号線ＡＤ6,ＡＤ7には、デコーダ２９が
接続され、アドレス信号をデコードして得られたゲート
の動作信号がゲート２５〜２８へそれぞれ送られる。そ
れにより、入力された実行手順は、ポインタ３の指示す
るアドレスｎに該当するメモリ２１〜２４のいずれか１
個に書き込まれるとともに、残りのうちの１個のメモリ
の該当するアドレスがキャンセル書き込みされる。な
お、この実施形態の応用として、反対にメモリ容量の４
分の３をキャンセル書き込みとして、誤動作発生の確率
をより減少させることも可能である。
【００２４】図７は本発明を伝送処理制御装置に適用し
た第６の実施形態を示す図である。図において、ＦＩＦ
Ｏメモリ３１は４分割されており、書き込みポインタで
あるところの伝送ファイル送信書き込み済みポインタ３
２が指定するアドレスｋの位置に、伝送ファイルのデー
タが書き込まれ、その後にポインタ３２がインクリメン
トされる。図中のＦＩＦＯ数“Ｋ”とは、ＦＩＦＯメモ
リ３１のアドレス指定されてアクセスされる、バイト、
ワード等の最小単位の数である。
た第６の実施形態を示す図である。図において、ＦＩＦ
Ｏメモリ３１は４分割されており、書き込みポインタで
あるところの伝送ファイル送信書き込み済みポインタ３
２が指定するアドレスｋの位置に、伝送ファイルのデー
タが書き込まれ、その後にポインタ３２がインクリメン
トされる。図中のＦＩＦＯ数“Ｋ”とは、ＦＩＦＯメモ
リ３１のアドレス指定されてアクセスされる、バイト、
ワード等の最小単位の数である。
【００２５】すなわち、分割されたメモリ３１の１ブロ
ックの容量がＫ／４となる。また、伝送ファイルの書き
込みと同時にその書き込みアドレスｋの前方のｋ＋Ｋ／
４のアドレスがクリヤ書き込みされる。この実施形態も
第５の実施形態と同様にメモリ容量が元の容量の４分の
３になる。また、取り出しポインタであるところの伝送
ファイル送信済みポインタ３３が指定するアドレスｌの
位置から送信ファイルのデータが読み取られて送信さ
れ、その後にポインタ３３がインクリメントされる。
ックの容量がＫ／４となる。また、伝送ファイルの書き
込みと同時にその書き込みアドレスｋの前方のｋ＋Ｋ／
４のアドレスがクリヤ書き込みされる。この実施形態も
第５の実施形態と同様にメモリ容量が元の容量の４分の
３になる。また、取り出しポインタであるところの伝送
ファイル送信済みポインタ３３が指定するアドレスｌの
位置から送信ファイルのデータが読み取られて送信さ
れ、その後にポインタ３３がインクリメントされる。
【００２６】図８は第６の実施形態と同様に、本発明を
伝送処理制御装置に適用した第７の実施形態を示す図で
ある。この実施形態は、ＦＩＦＯメモリ４１を、複数の
区分に分割し、それぞれのブロックごとに別々なファイ
ルについてのＦＩＦＯ管理をするものである。図では、
送信ファイルを伝送制御するブロックのＦＩＦＯ数がＫ
であり、受信ファイルのブロックのＦＩＦＯ数がＬであ
り、受信アドレスファイルのブロックのＦＩＦＯ数がＭ
であり、伝送ステータスファイルのブロックのＦＩＦＯ
数がＮである。各ブロックではポインタ４２のそれぞれ
の伝送ファイル送信書き込み済みの指示値ｋ、ｌ、ｍ、
ｎのアドレスに入力されたファイルデータを書き込むと
ともに、それぞれのアドレスに各ＦＩＦＯ数Ｋ、Ｌ、
Ｍ、Ｎの半分の値を加算したアドレスにキャンセル書き
込みする。この実施形態では、メモリ容量を元の半分と
して用いることができる。
伝送処理制御装置に適用した第７の実施形態を示す図で
ある。この実施形態は、ＦＩＦＯメモリ４１を、複数の
区分に分割し、それぞれのブロックごとに別々なファイ
ルについてのＦＩＦＯ管理をするものである。図では、
送信ファイルを伝送制御するブロックのＦＩＦＯ数がＫ
であり、受信ファイルのブロックのＦＩＦＯ数がＬであ
り、受信アドレスファイルのブロックのＦＩＦＯ数がＭ
であり、伝送ステータスファイルのブロックのＦＩＦＯ
数がＮである。各ブロックではポインタ４２のそれぞれ
の伝送ファイル送信書き込み済みの指示値ｋ、ｌ、ｍ、
ｎのアドレスに入力されたファイルデータを書き込むと
ともに、それぞれのアドレスに各ＦＩＦＯ数Ｋ、Ｌ、
Ｍ、Ｎの半分の値を加算したアドレスにキャンセル書き
込みする。この実施形態では、メモリ容量を元の半分と
して用いることができる。
【００２７】
【発明の効果】以上述べたように第１および第２の発明
によれば、メモリに書き込まれたデータは、読み取られ
た後、次のデータが上書きされる前に消去されるか、未
定義コードまたは無効コードが書き込まれるため、その
後に次のデータが書き込まれるまでの間にデータ取り出
しポインタの誤認によりその間のアドレスのデータを読
み取っても、データ内容が書き込まれてなかったり、未
定義コード、無効コードであるため、それを出力しても
出力先の誤動作の原因になることが防止できるととも
に、信頼性が向上する。なお、この発明は、ハード構成
の処理速度を従来のままで一部を改造して実現すること
が可能であるから、コスト面での負担増が少なくてす
む。
によれば、メモリに書き込まれたデータは、読み取られ
た後、次のデータが上書きされる前に消去されるか、未
定義コードまたは無効コードが書き込まれるため、その
後に次のデータが書き込まれるまでの間にデータ取り出
しポインタの誤認によりその間のアドレスのデータを読
み取っても、データ内容が書き込まれてなかったり、未
定義コード、無効コードであるため、それを出力しても
出力先の誤動作の原因になることが防止できるととも
に、信頼性が向上する。なお、この発明は、ハード構成
の処理速度を従来のままで一部を改造して実現すること
が可能であるから、コスト面での負担増が少なくてす
む。
【００２８】第３の発明によれば、第１まはた第２の発
明において、データ書き込みポインタおよびデータ取り
出しポインタの誤認をファームウエアにより監視するこ
とにより、さらに信頼性を向上することができる。つま
り、従来作成したファームウエアもメモリ構成が的確で
あれば、ハードウエアのみを交換することで、本発明の
実現が可能となり、より信頼性の高い制御動作装置や伝
送制御装置を提供することが可能である。
明において、データ書き込みポインタおよびデータ取り
出しポインタの誤認をファームウエアにより監視するこ
とにより、さらに信頼性を向上することができる。つま
り、従来作成したファームウエアもメモリ構成が的確で
あれば、ハードウエアのみを交換することで、本発明の
実現が可能となり、より信頼性の高い制御動作装置や伝
送制御装置を提供することが可能である。
【図１】本発明の第１の実施形態を示す図である。
【図２】図１のハード構成を示す図である。
【図３】第２の実施形態のハード構成を示す図である。
【図４】第３の実施形態のハード構成を示す図である。
【図５】第４の実施形態のハード構成を示す図である。
【図６】第５の実施形態のハード構成を示す図である。
【図７】第６の実施形態を示す図である。
【図８】第７の実施形態を示す図である。
【図９】従来例を示す図である。
【図１０】従来例を示す図である。
【図１１】従来例を示す図である。
【図１２】従来例を示す図である。
【図１３】従来例を示す図である。
１，２ ＦＩＦＯメモリ
３ 実行手順書き込み済みポインタ
４ 実行実施済みポインタ
５ アドレス・コントロールバス
６，７ ゲート
８ データバス
９ メモリ
１０ データバス
１１ インバータ
１２ ラッチ
１４ ディップスイッチ
１５ プルアップ抵抗
２１〜２４ メモリ
２５〜２８ ゲート
２９ デコーダ
３１ ＦＩＦＯメモリ
３２ 伝送ファイル送信書き込み済みポインタ
３３ 伝送ファイル送信済みポインタ
４１ ＦＩＦＯメモリ
４２ ポインタ
Claims (5)
- 【請求項１】 入力されたデータを書き込みポインタの
指定するメモリ上のアドレスに書き込むととともに、書
き込まれたデータを取り出しポインタの指定するメモリ
上のアドレスから読み取り出力することによりデータの
先入れ先出し管理をするＦＩＦＯメモリ管理装置におい
て、 複数ブロックに等分割されるとともに各ブロックに共通
のアドレス線が接続されたメモリと、 各メモリブロックに共通する桁番号部を有するとともに
全メモリブロックに連続したアドレス番号をサイクリッ
クに表示するデータ書き込みポインタおよびデータ取り
出しポインタと、 データ書き込みポインタの指示に該当するメモリブロッ
クのアドレスに入力データを書き込む手段と、 入力データ書き込み手段と同一の動作タイミングでデー
タ書き込みポインタが指示する共通の桁番号部に該当す
る他の一つのメモリブロックの該当するアドレスのデー
タを消去する手段と、 を備えたことを特徴とするＦＩＦＯメモリ管理装置。 - 【請求項２】 請求項１記載のＦＩＦＯメモリ管理装置
において、データ消去手段の代わりに、前記入力データ
書き込み手段と同一の動作タイミングでデータ書き込み
ポインタが指示する共通の桁番号部に該当する他の一つ
のメモリブロックの該当アドレスに未定義コードまたは
無効コードを書き込む手段を備えたことを特徴とするＦ
ＩＦＯメモリ管理装置。 - 【請求項３】 請求項１または請求項２記載のＦＩＦＯ
メモリ管理装置において、データ書き込みポインタおよ
びデータ取り出しポインタの誤認をファームウエアによ
り監視することを特徴とするＦＩＦＯメモリ管理装置。 - 【請求項４】 請求項１または請求項２または請求項３
記載のＦＩＦＯメモリ管理装置において、メモリに書き
込みおよび取り出すデータを制御手順プログラムとした
ＦＩＦＯメモリ管理装置。 - 【請求項５】 請求項１または請求項２または請求項３
記載のＦＩＦＯメモリ管理装置において、メモリに書き
込みおよび取り出すデータを伝送ファイルとしたＦＩＦ
Ｏメモリ管理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28801395A JP3518705B2 (ja) | 1995-10-09 | 1995-10-09 | Ｆｉｆｏメモリ管理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28801395A JP3518705B2 (ja) | 1995-10-09 | 1995-10-09 | Ｆｉｆｏメモリ管理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09106340A JPH09106340A (ja) | 1997-04-22 |
| JP3518705B2 true JP3518705B2 (ja) | 2004-04-12 |
Family
ID=17724687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28801395A Expired - Fee Related JP3518705B2 (ja) | 1995-10-09 | 1995-10-09 | Ｆｉｆｏメモリ管理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3518705B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5430369B2 (ja) * | 2009-11-27 | 2014-02-26 | 富士通株式会社 | バッファメモリ装置、及び、バッファリング方法 |
| US9666307B1 (en) * | 2016-09-14 | 2017-05-30 | Micron Technology, Inc. | Apparatuses and methods for flexible fuse transmission |
-
1995
- 1995-10-09 JP JP28801395A patent/JP3518705B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09106340A (ja) | 1997-04-22 |
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| JPH0350300B2 (ja) |
Legal Events
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|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040121 |
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| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040122 |
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Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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Free format text: PAYMENT UNTIL: 20080206 Year of fee payment: 4 |
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