JP3518564B2 - 半導体装置の製造方法及び半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【目次】以下の順序で本発明を説明する。 産業上の利用分野 従来の技術（図１６〜図２０） 発明が解決しようとする課題（図１９） 課題を解決するための手段（図１及び図７） 作用（図１及び図７） 実施例 （１）第１の実施例（図１〜図４） （２）第２の実施例（図５〜図１１） （３）他の実施例（図１２〜図１５） 発明の効果

【０００２】

【産業上の利用分野】本発明は半導体装置の製造方法及
び半導体装置に関し、例えば半導体集積回路における回
路素子としてのバイポーラトランジスタのサイドウオー
ルを形成する工程を有する半導体装置を製造する際に適
用し得る。

【０００３】

【従来の技術】従来、例えばバイポーラトランジスタを
有する半導体集積回路においては、その集積密度の向上
がはかられるにつれ、微小面積をもつて形成された、従
つて浅い例えばベース領域上に、限定的にエミツタ領域
を形成することが必要であつた。この場合、エミツタ領
域の形成において、先に形成したベース領域と自己整合
いわゆるセルフアラインして形成される方法をとること
が必要となつてくる。

【０００４】図１６〜図２０の各工程における要部の断
面図を参照して、従来のバイポーラトランジスタの製法
の一例を説明する。この場合図１６に示すように、シリ
コン基板１に形成された第１導電型例えばＮ型のコレク
タ領域２上に、第２導電型の例えばＰ型の不純物がドー
プされてグラフトベース領域形成の不純物源となり、更
に最終的にベース電極の少なくとも一部となる多結晶半
導体層３例えば多結晶シリコン層を選択的に形成し、こ
れを覆つて例えばＳｉＯ₂ による絶縁層４を全面的に形
成する。

【０００５】図１７に示すように、絶縁層４とこれの下
の多結晶半導体層３の全厚さを横切つてベース動作領域
の形成部に開口５を形成し、絶縁層４及び多結晶半導体
層３等をマスクとしてその開口５を通じて選択的に第２
導電型の不純物を例えばイオン注入によつてドープして
ベース動作領域６を形成するとともに、多結晶半導体層
３からＰ型不純物をコレクタ領域２中に拡散させてグラ
フトベース領域７すなわち低比抵抗のベース電極取出し
領域を形成する。この場合、基板１上には、多結晶半導
体層３とこれの上に形成された絶縁層４とによつて段部
８が生じる。

【０００６】図１８に示すように、ＳｉＯ₂ による酸化
膜９を、開口５を閉塞するように基板１上に全面的に形
成する。この酸化膜９の形成は、段部８の側面すなわち
この例では開口５の内側面にも良く被着させるいわゆる
カバレージにすぐれた方法をもつて形成する。このよう
にして形成した酸化膜９の、基板１の板面と直交する方
向の厚さは、開口５の底面に対して堆積した厚さＴｂに
比し、開口５の側面に被着された部分における厚さＴｓ
が大となる。

【０００７】図１９に示すように、酸化膜９を、その表
面から全面的に基板１の板面と直交する方向に大なるエ
ツチングレートを有する異方性ドライエツチング例えば
マグネトロンＲＩＥ（反応性イオンエツチング）によつ
て厚さＴｂに相当する厚さにエツチングして、ベース動
作領域６の一部を外部に露呈させる開口１０を形成す
る。このようにすると、酸化膜９の、大なる厚さＴｓと
された開口５の内側面に被着された酸化膜を残存させる
ことができ、これによつて段部８の側面すなわち開口５
の側面にサイドウオール１１が形成される。この場合の
エツチングは、開口１０の形成を確実に行うこと等の目
的をもつて多少オーバーエツチングによつて行うが、こ
のとき開口１０下にシリコン基板１の表面すなわちベー
ス動作領域６内に一部入り込んでエツチングがなされて
凹部１２が生じる。

【０００８】図２０に示すように、サイドウオール１１
によつて囲まれた開口１０を通じて不純物ドーピングし
てエミツタ領域１３が形成される。このエミツタ領域１
３の形成は、例えば開口１０を通じてベース動作領域６
上にこのベース動作領域６とは異なる導電型の不純物が
ドープされエミツタ電極を構成し得る多結晶半導体層１
４を形成し、これからの不純物を開口１０を通じてベー
ス動作領域６の一部に拡散させてエミツタ領域１３の形
成を行う。

【０００９】このようにして、コレクタ領域２、ベース
動作領域６及びエミツタ領域１３が形成され、グラフト
ベース領域７上及びエミツタ領域１３上にはそれぞれ多
結晶半導体層３及び１４よりなるベース電極１５Ｂ及び
エミツタ電極１５Ｅが形成されたバイポーラトランジス
タが形成される。

【００１０】このようにして形成されたトランジスタ
は、サイドウオール１１によつてベース電極１５Ｂと、
エミツタ電極１５Ｅ及びエミツタ領域１３とが電気的に
分離されかつエミツタ領域１３がベース動作領域と自己
整合して形成されることから、確実に充分微小面積をも
つて形成できる。すなわち、バイポーラトランジスタを
回路素子とする半導体集積回路において、高い信頼性を
もつて高密度化できることになる。

【００１１】

【発明が解決しようとする課題】ところが、この方法に
よる場合、上述したようにサイドウオール１１の形成に
おいて、オーバーエツチングがなされる。このためシリ
コンＳｉ基板１の表面すなわちベース動作領域６に比較
的深く凹部１２が彫り込まれる。従つて、半導体集積回
路のより高密度化の要求によつてその回路素子としての
例えばこのトランジスタの、より微細化によつて、ベー
ス動作領域６がより微細化され、これに伴つてベース・
コレクタ間接合が浅くなるとエミツタ領域の突き抜けが
発生し、信頼性が低下するという問題があつた。

【００１２】ところで、このシリコンＳｉ基板１におけ
る比較的深い凹部１２の発生は、上述のＲＩＥによる全
面エツチングを行うとき、酸化膜ＳｉＯ₂ と、下地すな
わちＳｉ基板１のＳｉとの選択比が低いことによる。す
なわち、この場合、ＳｉＯ₂ のエツチングによつてラジ
カルな酸素Ｏ^* が発生するが、このラジカルな酸素Ｏ^*
が存在するとエツチングガス中のふつ素の活性化を進行
させたり、フロロカーボン系のデポジシヨンを低減させ
ることで、エツチングの選択性の低下を来すことによ
る。

【００１３】従来技術は全面エツチングに際して、下地
Ｓｉの開口面積が少ないため、終点検出機構が使えな
い。またＳｉ掘れ量がばらつき易いという問題があつ
た。

【００１４】本発明は以上の点を考慮してなされたもの
で、半導体装置、例えばバイポーラトランジスタやこれ
を回路素子とする半導体集積回路のＳｉ下地上に形成さ
れた段部の側面に酸化膜サイドウオールを形成する工程
で、低選択比により下地Ｓｉに対してオーバエツチング
して凹部が発生することを減少させ得る半導体装置の製
造方法及び半導体装置を提案しようとするものである。

【００１５】

【課題を解決するための手段】かかる課題を解決するた
めに本発明においては、シリコン下地の上に形成された
段部の側面にサイドウオールを形成する工程を有する半
導体装置の製造方法において、段部の側面を含んで全面
的に酸化膜を形成する第１の工程と、酸化膜をその一部
の厚さに渡つて全面的エツチングする第２の工程と、第
２の工程後、サイドウオールの形成部に開口を有するマ
スク層を酸化膜のほぼ全域を覆つて形成する第３の工程
と、開口を通じて酸化膜を異方性ドライエツチングする
ことにより、段部の側面にサイドウオールを形成する第
４の工程と設け、マスク層としては、異方性ドライエツ
チングに際して酸素を放出することがなく、かつ少なく
とも異方性ドライエツチングがシリコン下地に達する時
点で酸化膜のほぼ全域を覆つて残存するものとした。

【００１６】この結果、異方性ドライエツチングを行う
際、酸化膜からの酸素放出を効果的に回避できるので、
酸化膜及びシリコン下地に対するエツチングの低選択性
を改善することができる。

【００１７】また本発明においては、シリコン下地の上
に形成された段部の側面にサイドウオールを形成する工
程を有する半導体装置の製造方法において、絶縁膜をシ
リコン下地の全域を覆つて形成する第１の工程と、異方
性ドライエツチングされる際に酸素を放出しない多結晶
シリコンからなる多結晶シリコン層を絶縁膜の全域を覆
つて形成する第２の工程と、絶縁膜及び多結晶シリコン
層の全厚さを横切る開口によつてシリコン下地に達する
段部を形成する第３の工程と、段部の側面を含んで全面
的に酸化膜を形成する第４の工程と、酸化膜を異方性ド
ライエツチングすることにより、段部の側面にサイドウ
オールを形成する第５の工程とを設け、第５の工程で
は、異方性ドライエツチングによつて、酸化膜の下に存
在する多結晶シリコン層をオーバエツチングするとき
に、開口下のシリコン下地をオーバエツチングするよう
にした。

【００１８】このように、異方性ドライエツチングによ
つて、シリコン下地と同種の材質でなる多結晶シリコン
層をオーバエツチングするときに、開口下のシリコン下
地をオーバエツチングするようにしたことにより、当該
オーバエツチング時の酸素放出を抑制することができる
だけでなく、製造する半導体装置ごとに開口の面積が異
なつている場合であつても、開口下のシリコン下地のエ
ツチング量にばらつきが生じてしまうことを防止するこ
とができる。かくして、シリコン下地に深い凹部が形成
されてしまうことを防止し得る上に、当該形成される凹
部の深さが半導体装置ごとにばらついてしまうことを防
止することができる。

【００１９】さらに本発明においては、シリコン下地の
上に形成された段部の側面にサイドウオールが形成され
る半導体装置において、シリコン下地の全域を覆つて形
成された絶縁膜と、絶縁膜の全域を覆つて形成された、
異方性ドライエツチングされた際に酸素を放出しない多
結晶シリコンからなる多結晶シリコン層と、絶縁膜及び
多結晶シリコン層の全厚さを横切る開口によつてシリコ
ン下地に達するように形成された段部と、段部の側面を
含んで全面的に形成された酸化膜が異方性ドライエツチ
ングされることにより段部の側面に形成されたサイドウ
オールと、異方性ドライエツチングによつて、酸化膜の
下に存在する多結晶シリコン層をオーバエツチングする
ときに、開口下のシリコン下地をオーバエツチングする
ことにより形成したシリコン下地上の凹部と、凹部上に
形成されたエミツタ電極とを設けるようにした。

【００２０】このように、シリコン下地と同種の材質で
なる多結晶シリコン層をオーバエツチングするときに、
開口下のシリコン下地をオーバエツチングすることによ
り形成したシリコン下地上の凹部は、従来の製造方法に
よつて形成された凹部よりも深く形成されないことによ
り、エミツタ領域の突き抜けを防止することができる。
また、製造する半導体装置ごとに、形成される凹部の深
さがばらついてしまうことも防止することができる。

【００２１】

【００２２】

【作用】異方性ドライエツチングを行う際、酸化膜から
の酸素放出を効果的に回避できるので、酸化膜及びシリ
コン下地に対するエツチングの低選択性を改善すること
ができ、かくして、シリコン下地に深い凹部が形成され
てしまうことを防止し得る。さらに、異方性ドライエツ
チングによつて、シリコン下地と同種の材質でなる多結
晶シリコン層をオーバエツチングするときに、開口下の
シリコン下地をオーバエツチングするようにしたことに
より、製造する半導体装置ごとに開口の面積が異なつて
いる場合であつても、開口下のシリコン下地のエツチン
グ量にばらつきが生じてしまうことを防止することがで
きる。

【００２３】

【００２４】

【実施例】以下図面について、本発明の一実施例を詳述
する。

【００２５】（１）第１の実施例 図２０との対応部分に同一符号を付して示す図１〜図３
によつて、例えば回路素子としてバイポーラトランジス
タを有する半導体集積回路を製造する場合の製造方法を
説明する。図１に示すように、この例では、Ｓｉ基板１
が用意され、これに第１導電型この例ではＮ型の低比抵
抗のコレクタ埋込み領域２２が形成され、これの上に低
不純物濃度の同様にＮ型のコレクタ領域２が形成されて
なる。

【００２６】このコレクタ領域２上に、第２導電型の例
えばＰ型の不純物がドープされてグラフトベース領域形
成の不純物源となり、更に最終的にベース電極の少なく
とも一部となる多結晶半導体層３例えば多結晶シリコン
層を選択的に形成し、これを覆つて例えばＳｉＯ₂ によ
る絶縁層４を全面的に形成する。

【００２７】そして図１７及び図１８で説明したと同様
に、絶縁層４とこれの下の多結晶半導体層３の全厚さを
横切つてベース動作領域の形成部に開口５を形成し、絶
縁層４及び多結晶半導体層３等をマスクとしてその開口
５を通じて選択的に第２導電型の不純物を例えばイオン
注入によつてドープしてベース動作領域６を形成すると
ともに、多結晶半導体層３からＰ型不純物をコレクタ領
域２中に拡散サセてグラフトベース領域７すなわち低比
抵抗のベース電極取出し領域を形成する。この場合、基
板１上には、多結晶半導体層３とこれの上に形成された
絶縁層４によつて段部８が生じる。

【００２８】開口５を閉塞するように基板１上にＳｉＯ
₂ 酸化膜９を全面的に形成する。この酸化膜９の形成
は、段部８の側面すなわちこの例では開口５の内側面に
も良く被着させるいわゆるカバレージにすぐれた方法例
えばＣＶＤ（化学的気相成長）法によつて形成する。

【００２９】そして、特に本実施例においては、サイド
ウオールの形成部に開口２０を有するマスク層２１を酸
化膜９のほぼ全域を覆つて形成する。マスク層２１は、
この後に行う酸化膜９に対する異方性ドライエツチング
に際して酸素を放出することがない例えばいわゆるｇ線
もしくはｉ線露光のフオトレジスト層によつて構成する
ことができ開口２０の形成は、フオトリソグラフイすな
わちパターン露光及び現像によつて行う。

【００３０】図２に示すように、酸化膜９を、マスク層
２１の開口２０を通じてエツチングして、開口５の中心
部における酸化膜９の厚さないしはそれ以上の厚さのエ
ツチングを行つて開口１０を形成し、その周縁すなわち
開口５内側面つまり段部８の側面にサイドウオール１１
を形成する。この場合のエツチングは、基板１の板面と
直交する方向に大なるエツチングレートを有する例えば
ＣＨＦ₃ 及びＣＯによるガスを用いてマグネトロンＲＩ
Ｅによる異方性ドライエツチングによる。

【００３１】この場合においても、多少オーバーエツチ
ングによつて開口１０の形成及びサイドウオール１１の
形成のためのエツチングを行うものであるが、この場
合、酸化膜９の殆どが、マスク層２１によつて被覆され
ていることから、前述したように酸素ラジカルの発生が
抑制され、優れた選択性をもつてＳｉＯ₂ のエツチング
がなされることから開口１０下には殆ど凹部の発生は生
じない。

【００３２】図３に示すように、必要に応じてマスク層
２１を除去してサイドウオール１１によつて囲まれた開
口１０を通じて不純物ドーピングを行つてエミツタ領域
１３の形成がなされる。このエミツタ領域１３の形成
は、例えば開口１０を通じてベース動作領域６上にこの
ベース動作領域６とは異なる導電型の例えばＮ型の不純
物がドープされエミツタ電極を構成し得る多結晶半導体
層１４を形成し、これからの不純物を開口１０を通じて
ベース動作領域６の一部に拡散させてエミツタ領域１３
の形成を行う。

【００３３】このようにして、コレクタ領域２、ベース
動作領域６及びエミツタ領域１３が形成され、グラフト
ベース領域７上及びエミツタ領域１３上にはそれぞれ多
結晶半導体層３及び１４よりなるベース電極１５Ｂ及び
エミツタ電極１５Ｅが形成されたバイポーラトランジス
タが形成される。

【００３４】因みに、Ｓｉウエハ上に、ＳｉＯ₂ 酸化膜
を形成し、ＣＨＦ₃ 及びＣＯガスを用いてマグネトロン
ＲＩＥによつてエツチングした場合のＳｉＯ₂ とＳｉの
エツチング速度の比すなわち選択比を測定した結果を図
４に示す。図４において横軸は、ウエハの中心を０点と
し、これからの直径方向上の各位置での選択比を示した
ものである。同図中、白丸印（曲線４１）は全面エツチ
ングによつた場合、四角黒丸印（曲線４２）はフオトレ
ジストによるマスクの開口を通じてエツチングを行つた
場合の各測定結果をプロツトしたものである。

【００３５】この図４の結果からも明らかなように、酸
化膜表面をマスク層によつて覆うことにより選択比の向
上が図られることが確認された。

【００３６】このようにして形成されたトランジスタ
は、サイドウオール１１によつて電気的に分離されてか
つ自己整合して形成されることにより、両者間の間隔を
短絡等を生じることなく確実に充分小に設定できる。ま
た特に本実施例では、サイドウオール１１を形成する酸
化膜９の大部分をマスク層２１によつて覆つた状態で異
方性ドライエツチングすなわちＲＩＥがなされることに
より、優れた選択比をもつてすなわち下地のＳｉ基板へ
のエツチングを殆ど生じさせることなく、開口２０内の
ＳｉＯ₂ を選択的にエツチングできる。

【００３７】従つて、図１９及び図２０で説明したよう
なベース動作領域６に入り込む深い凹部の発生を回避で
きる。結果として、エミツタ領域１３の形成において、
ベース動作領域の突き抜けを生じるおそれを回避できる
ので、信頼性の高い目的とする半導体装置を構成でき
る。

【００３８】（２）第２の実施例 図１との対応部分に同一符号を付して示す図５〜図９に
よつて、例えば回路素子としてバイポーラトランジスタ
を有する半導体集積回路を製造する場合の製造方法を説
明する。図５に示すように、この例では、Ｓｉ基板１が
用意され、これに第１導電型この例ではＮ型の低比抵抗
のコレクタ埋込み領域２２が形成され、これの上に低不
純物濃度の同様にＮ型のコレクタ領域２が形成されてな
る。

【００３９】このコレクタ領域２上に、第２導電型の例
えばＰ型の不純物がドープされてグラフトベース領域形
成の不純物源となり、更に最終的にベース電極の少なく
とも一部となる多結晶半導体層３、例えば多結晶シリコ
ン層を選択的に形成し、これを覆つて例えばＳｉＯ₂ に
よる絶縁層４を全面的に形成する。

【００４０】そして、特に本実施例においては、さらに
絶縁層４を覆つてＳｉＯ₂ とは異種の絶縁層３０、例え
ばＳｉ₃ Ｎ₄ 又は多結晶Ｓｉを全面的に形成する。この
絶縁層３０は、この後に行う全面エツチバツクのための
異方性ドライエツチングに際して酸素を放出することが
ない。

【００４１】図６に示すように、絶縁層３０とこれの下
の絶縁層４及び多結晶半導体層３の全厚さを横切つてベ
ース動作領域の形成部に開口３１を形成する。続いて、
絶縁層３０、絶縁層４及び多結晶半導体層３をマスクと
してその開口３１を通じて選択的に第２導電型の不純物
を例えばイオン注入によつてドープしてベース動作領域
６を形成する。また多結晶半導体層３からＰ型不純物を
コレクタ領域２中に拡散させてグラフトベース領域３２
すなわち低比抵抗のベース電極取出し領域を形成する。
この場合、基板１上には、多結晶半導体層３とこれの上
に形成された絶縁層４と絶縁層３０とによつて段部３３
が生じる。

【００４２】図７に示すように、開口３１を閉塞するよ
うに基板１上にＳｉＯ₂ 酸化膜９を全面的に形成する。
この酸化膜９の形成は、段部３３の側面すなわちこの例
では開口３１の内側面にも良く被着させるいわゆるカバ
レージにすぐれた方法、例えばＣＶＤ（化学的気相成
長）法によつて形成する。

【００４３】図８に示すように、酸化膜９を、全面的に
エツチングして、開口３１の中心部における酸化膜９の
厚さないしはそれ以上の厚さのエツチングを行つて開口
３４を形成し、その周縁すなわち開口３１内側面つまり
段部３３の側面にサイドウオール３５を形成する。この
場合のエツチングは、基板１の板面と直交する方向に大
なるエツチングレートを有する例えばＣＨＦ₃ 及びＣＯ
によるガスを用いてマグネトロンＲＩＥによつて異方性
ドライエツチングする。

【００４４】この場合においても、多少オーバーエツチ
ングによつて開口３４の形成及びサイドウオール３５の
形成のためのエツチングを行うものであるが、本実施例
では、オーバエツチングに際しては、ＳｉＯ₂ とは異種
の絶縁層３０が被エツチング領域となることにより、上
述したように、酸素ラジカルの発生が抑制され、優れた
選択性をもつてＳｉＯ₂ のエツチングがなされる。これ
により、開口３４下には殆ど凹部が発生しない。

【００４５】また本実施例では、全面エツチングのとき
にＳｉＯ₂ をエツチングし、オーバエツチング後にＳｉ
Ｏ₂ と異種の膜をエツチングすることにより、反応生成
ガス、例えばＣＯやＮ₂ の発光スペクトル強度を測定し
て終点を検出できる。従つて、酸化膜９の膜厚の不均
一、異方性ドライエツチング（全面エツチング）の際の
エツチングレートの不均一による開口３４下のＳｉのエ
ツチング量の不均一をなくすことができる。

【００４６】さらに、オーバエツチングのときに下地シ
リコンと同種の膜の多結晶シリコンをエツチングするこ
とによつて、開口３４の面積（オーバエツチングのとき
の被エツチング面積）の違いによる開口３４下のＳｉの
エツチング量の変動をなくすことができる。

【００４７】図９に示すように、サイドウオール３５に
よつて囲まれた開口３４を通じて不純物をドーピングし
てエミツタ領域３６が形成される。すなわちエミツタ領
域３６の形成では、例えば開口３４を通じてベース動作
領域６上にこのベース動作領域６とは異なる導電型の不
純物がドープされて、エミツタ電極を構成し得る多結晶
半導体層３７を形成する。続いて、多結晶半導体層３７
からの不純物を開口３４を通じてベース動作領域６の一
部に拡散させてエミツタ領域３６を形成する。

【００４８】このようにして、コレクタ領域２、ベース
動作領域６及びエミツタ領域３６が形成され、グラフト
ベース領域３２上及びエミツタ領域３６上にはそれぞれ
多結晶半導体層３及び３７よりなるベース電極１５Ｂ及
びエミツタ電極１５Ｅが形成されたバイポーラトランジ
スタが形成される。

【００４９】因みに、Ｓｉウエハ上に、ＳｉＯ₂ 酸化膜
を形成し、ＣＨＦ₃ 及びＣＯガスを用いてマグネトロン
ＲＩＥによつてエツチングした場合のＳｉのエツチング
率を測定した結果を図１０に示し、ＳｉＯ₂ 及びＳｉの
選択比を測定した結果を図１１に示す。図１０中、三角
印をつなぐ実線及び丸印をつなぐ実験は、それぞれ従来
及び本実施例の製造方法によるエツチング率の測定結果
をプロツトしたものである。図１１中、三角印をつなぐ
実線及び丸印をつなぐ実験は、それぞれ従来及び本実施
例の製造方法による選択比の測定結果をプロツトしたも
のである。

【００５０】この図１１の結果からも明らかなように、
酸化膜表面を絶縁層３０によつて覆うことにより選択比
の向上が図られることが確認された。

【００５１】このようにして形成されたトランジスタ
は、サイドウオール３５によつて電気的に分離されてか
つ自己整合して形成されることにより、両者間の間隔を
短絡等を生じることなく確実に充分小に設定できる。ま
た特に本実施例では、サイドウオール３５を形成する酸
化膜９の大部分を酸化膜とは異種の絶縁物３０によつて
覆つて異方性ドライエツチングすなわちＲＩＥがなされ
ることにより、選択比が向上して下地のＳｉ基板へのエ
ツチングを殆ど生じさせることなく、開口２０内のＳｉ
Ｏ₂ を選択的にエツチングできる。従つて、図１９及び
図２０で説明したようなベース動作領域６に入り込む深
い凹部の発生を回避できる。結果として、エミツタ領域
１３の形成において、ベース動作領域の突き抜けを生じ
るおそれを回避できるので、信頼性の高い目的とする半
導体装置を構成できる。

【００５２】因みに、上述の各例においては、コレクタ
電極の導出について、その説明及び図示を省略したもの
であるが、コレクタ電極についても基板１の、ベース説
明及びエミツタ電極１５Ｂ及び１５Ｅの導出側と同一側
から導出させることができる。また上述の実施例によつ
て、複数の同様のバイポーラトランジスタ、あるいは他
の回路素子を同一基板１上に形成した集積回路を構成で
きる。この場合には、例えばいわゆる LOCOS(Local Oxi
dation of Silicon ）によつて分離絶縁層（基板１に図
示せず）が形成される。

【００５３】（３）他の実施例 なお上述の第１の実施例では、マスク層２１がサイドウ
オール１１の形成における異方性ドライエツチングにお
いて、殆ど侵されることなくエツチング終了まで残存で
きる場合について述べたが、本発明はこれに限らず、こ
のマスク層２１は、この異方性エツチングによつてエツ
チングされることがあつても、ＳｉＯ₂酸化膜９に比し
エツチング速度が充分低い材料によつて構成するとか、
厚さの選定によつて、少なくとも下地のＳｉが露呈する
時点でマスク層の機能が残つているようになされればよ
い。

【００５４】また上述の第１の実施例においては、酸化
膜９に対するエツチングの初期からマスク層２１を形成
する場合について述べたが、本発明はこれに限らず、例
えば酸化膜９を先ず全面的に所望の厚さに異方性エツチ
ングし、その後の下地Ｓｉすなわち基板１の表面が露出
する前にマスク層２１の形成を行つてサイドウオール形
成のエツチングを行うようにする場合にも適用できる。
この場合の一例を図１２〜図１５を参照して説明する。

【００５５】図１との対応部分に同一符号を付した図１
２に示すように、例えば図１に示したと同様の方法によ
つてコレクタ埋込み領域２２が形成され、その上にコレ
クタ領域２が形成され、そのコレクタ領域２上に選択的
器に多結晶半導体層３が形成され、絶縁層４が形成さ
れ、ベース動作領域形成部に開口５を形成して、この開
口５を通じて不純物ドープがなされてベース動作領域６
が形成されるとともに、多結晶半導体層３からの不純物
ドープによつてグラフトベース領域７が形成され、更に
ベース領域６が形成されたＳｉ基板１か用意される。そ
して、これの上に全面的にサイドウオールを構成する酸
化膜９を形成する。

【００５６】そして、この例ではこの状態で、図１２の
マスク層２１の形成を行うことなく、先ず、図１３に示
すように、その表面から前述したと同様の例えばマグネ
トロンＲＩＥによる異方性ドライエツチングによつて酸
化膜９を全面的にＳｉ下地すなわちベース動作領域６が
外部に露出することのない厚さまでエツチングする。

【００５７】図１４に示すように、酸化膜９の表面に、
図１で説明したと同様のマスク層２１を形成し、開口２
０を形成する。

【００５８】そして、開口２０を通じて酸化膜９を、図
２で説明したと同様にエツチングして、図３との対応部
分に同一符号を付した図１５に示すように、開口１０を
形成すると共にサイドウオール１１を形成する。その後
は、図３で説明したと同様に、ベース動作領域６上にこ
のベース動作領域６とは異なる導電型の例えばＮ型の不
純物がドープされエミツタ電極を構成し得る多結晶半導
体層１４を形成し、これからの不純物を開口１０を通じ
てベース動作領域６の一部に拡散させてエミツタ領域１
３の形成を行う。

【００５９】この場合においても、ベース動作領域６に
入り込む深い凹部の発生を回避できる。従つて、エミツ
タ領域１３の形成において、ベース動作領域の突き抜け
を生じるおそれを回避できるので、信頼性の高い目的と
する半導体装置を構成できる。

【００６０】さらに上述の実施例においては、ＮＰＮ型
バイポーラトランジスタを得る場合について述べたが、
本発明はこれに限らず、ＰＮＰ型バイポーラトランジス
タを得る場合にも適用できる。

【００６１】さらに上述の実施例においては、Ｓｉ下地
がＳｉ基板である場合について述べたが、本発明はこれ
に限らず、Ｓｉ基板以外の、任意の基板上に形成された
Ｓｉ半導体層を下地とする場合にも適用できる。

【００６２】さらに上述の実施例においては、バイポー
ラトランジスタを形成する場合について述べたが、本発
明はこれに限らず、例えばＬＤＤ型ＭＩＳ−ＦＥＴを製
造する場合等のサイドウオール形成工程を有する半導体
装置を得る場合にも適用できる。すなわち、この場合に
は、例えばＳｉ基板上に形成された例えば多結晶Ｓｉか
らなるゲート電極をマスクに、その両側に低不純物濃度
のソース領域及びドレイン領域を形成し、その後ゲート
電極すなわちこれによる段部の両側面にサイドウオール
を形成する。続いてこのサイドウオールとゲート電極を
マスクに高濃度のソース領域及びドレイン領域を形成す
る工程がとられる。本発明は、このようなサイドウオー
ルを形成する工程をとるＬＤＤ型ＭＩＳ−ＦＥＴを製造
する場合にも適用できるものである。

【００６３】

【発明の効果】上述のように本発明によれば、異方性ド
ライエツチングを行う際、酸化膜からの酸素放出を効果
的に回避できるので、酸化膜及びシリコン下地に対する
エツチングの低選択性を改善することができる。かくし
て、半導体装置を微細化する場合であつても、エミツタ
領域の突き抜けが発生することを防止し得、この結果、
高い信頼性を有する半導体装置を製造することができ
る。

【００６４】また本発明によれば、異方性ドライエツチ
ングによつて、シリコン下地と同種の材質でなる多結晶
シリコン層をオーバエツチングするときに、開口下のシ
リコン下地をオーバエツチングするようにしたことによ
り、当該オーバエツチング時の酸素放出を抑制すること
ができるだけでなく、製造する半導体装置ごとに開口の
面積が異なつている場合であつても、開口下のシリコン
下地のエツチング量にばらつきが生じてしまうことを防
止することができる。かくして、シリコン下地に深い凹
部が形成されてしまうことを防止し得る上に、当該形成
される凹部の深さが半導体装置ごとにばらついてしまう
ことを防止することができる。この結果、高い信頼性を
有する半導体装置を製造することができる。

【００６５】

【００６６】

【００６７】

【図面の簡単な説明】

【図１】本発明による半導体装置の製造方法、エツチン
グ終点検出方法及び半導体集積回路の一実施例による第
１の製造方法の一工程の要部の断面図である。

【図２】本発明による半導体装置の製造方法の一実施例
による第１の製造方法の一工程の要部の断面図である。

【図３】本発明による半導体装置の製造方法の一実施例
による第１の製造方法の一工程の要部の断面図である。

【図４】ＳｉＯ₂ とＳｉとのエツチングの選択比の測定
結果を示す図である。

【図５】本発明による半導体装置の製造方法の一実施例
による第２の製造方法の一工程の要部の断面図である。

【図６】本発明による半導体装置の製造方法の一実施例
による第２の製造方法の一工程の要部の断面図である。

【図７】本発明による半導体装置の製造方法の一実施例
による第２の製造方法の一工程の要部の断面図である。

【図８】本発明による半導体装置の製造方法の一実施例
による第２の製造方法の一工程の要部の断面図である。

【図９】本発明による半導体装置の製造方法の一実施例
による第２の製造方法の一工程の要部の断面図である。

【図１０】オーバエツチング後のエツチング率の測定結
果を示す図である。

【図１１】ＳｉＯ₂ とＳｉとのエツチングの選択比の測
定結果を示す図である。

【図１２】他の実施例の一工程の要部の断面図である。

【図１３】他の実施例の一工程の要部の断面図である。

【図１４】他の実施例の一工程の要部の断面図である。

【図１５】他の実施例の一工程の要部の断面図である。

【図１６】従来の半導体装置の製造方法の一工程の要部
の断面図である。

【図１７】従来の半導体装置の製造方法の一工程の要部
の断面図である。

【図１８】従来の半導体装置の製造方法の一工程の要部
の断面図である。

【図１９】従来の半導体装置の製造方法の一工程の要部
の断面図である。

【図２０】従来の半導体装置の製造方法の一工程の要部
の断面図である。

【符号の説明】

１……基板、２……コレクタ領域、３、３７……多結晶
半導体層、４、３０……絶縁層、５、１０、２０、３
１、３４……開口、６……ベース動作領域、７、３２…
…グラフトベース領域、８、３３……段部、９……酸化
膜、１１、３５……サイドウオール、１３、３６……エ
ミツタ領域、２１……マスク層。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/73

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】シリコン下地の上に形成された段部の側面
   にサイドウオールを形成する工程を有する半導体装置の
   製造方法において、 上記段部の側面を含んで全面的に酸化膜を形成する第１
   の工程と、上記酸化膜をその一部の厚さに渡つて全面的エツチング
   する第２の工程と、 上記第２の工程後、 サイドウオールの形成部に開口を有
   するマスク層を上記酸化膜のほぼ全域を覆つて形成する
   第３の工程と、 上記開口を通じて上記酸化膜を異方性ドライエツチング
   することにより、上記段部の側面にサイドウオールを形
   成する第４の工程とを具え、上記マスク層は、上記異方
   性ドライエツチングに際して酸素を放出することがな
   く、かつ少なくとも上記異方性ドライエツチングが上記
   シリコン下地に達する時点で上記酸化膜の上記ほぼ全域
   を覆つて残存することを特徴とする半導体装置の製造方
   法。
2. 【請求項２】シリコン下地の上に形成された段部の側面
   にサイドウオールを形成する工程を有する半導体装置の
   製造方法において、絶 縁膜を上記シリコン下地の全域を覆つて形成する第１
   の工程と、異方性ドライエツチングされる際に酸素を放出しない多
   結晶シリコンからなる多結晶シリコン層を 上記絶縁膜の
   全域を覆つて形成する第２の工程と、上記絶縁膜及び上記多結晶シリコン層 の全厚さを横切る
   開口によつて上記シリコン下地に達する上記段部を形成
   する第３の工程と、 上記段部の側面を含んで全面的に酸化膜を形成する第４
   の工程と、 上記酸化膜を異方性ドライエツチングすることにより、
   上記段部の側面にサイドウオールを形成する第５の工程
   とを具え、 上記第５の工程では、上記異方性ドライエツチングによつて、上記酸化膜の下
   に存在する上記多結晶シリコン層をオーバエツチングす
   るときに、上記開口下の上記シリコン下地をオーバエツ
   チングする ことを特徴とする半導体装置の製造方法。
3. 【請求項３】上記第５の工程では、更に、 上記異方性ドライエツチングに際して上記酸化膜より発
   生する反応生成ガスの発光スペクトル強度を測定するこ
   とにより、上記サイドウオール形成の終点を検出するこ
   とを特徴とする請求項２に記載の半導体装置の製造方
   法。
4. 【請求項４】シリコン下地の上に形成された段部の側面
   にサイドウオールが形成される半導体装置において、上記シリコン下地の全域を覆つて形成された絶縁膜と、 上記絶縁膜の全域を覆つて形成された、異方性ドライエ
   ツチングされた際に酸素を放出しない多結晶シリコンか
   らなる多結晶シリコン層と、 上記絶縁膜及び上記多結晶シリコン層の全厚さを横切る
   開口によつて上記シリコン下地に達するように形成され
   た段部と、 上記段部の側面を含んで全面的に形成された酸化膜が、
   異方性ドライエツチングされることにより、上記段部の
   側面に形成されたサイドウオールと、 上記異方性ドライエツチングによつて、上記酸化膜の下
   に存在する上記多結晶シリコン層をオーバエツチングす
   るときに、上記開口下の上記シリコン下地をオーバエツ
   チングすることにより形成した上記シリコン下地上の凹
   部と、 上記凹部上に形成されたエミツタ電極と を具える ことを
   特徴とする半導体装置。