JP3512738B2

JP3512738B2 - 丸め検出回路及び該丸め検出回路がシフト回路に接続されてなる複合回路

Info

Publication number: JP3512738B2
Application number: JP2000385583A
Authority: JP
Inventors: 庄一郎佐藤
Original assignee: Ｎｅｃマイクロシステム株式会社
Priority date: 2000-12-19
Filing date: 2000-12-19
Publication date: 2004-03-31
Anticipated expiration: 2020-12-19
Also published as: US20020078109A1; JP2002182897A; EP1220086A2; EP1220086A3

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、浮動小数点演算
回路に組み込まれて用いられ、データを所望のシフト量
で一斉にシフトすることが可能な並列シフト回路（バレ
ルシフト回路）における下位方向へのシフト処理によっ
て、少なくとも１つの「１」がシフトアウトする場合
に、これを検出する丸め検出回路及び該丸め検出回路が
シフト回路に接続されてなる複合回路に関する。

【０００２】

【従来の技術】マイクロプロセッサにおいて浮動小数点
数は、例えば、図１８に示すように、符号部１０１、指
数部１０２、仮数部１０３からなるデータで表現され
る。符号部１０１において符号Ｓは「０」が正を、
「１」が負を表す。また、指数部１０２において指数Ｅ
は実際の指数に指数バイアスｂ（例えばＩＥＥＥ（Inst
itute of Electrical and Electronics Engineers）、
米国電気電子技術者協会）規格の単精度浮動小数点表示
では、ｂ＝１２７_１０）を加えたものとされている。ま
た、仮数部１０３において、仮数Ｆは、小数点の左が１
となるように正規化（仮数の最上位桁を非零とするこ
と）されている。すなわち、仮数Ｆは、整数１と小数ｆ
（ｆ＜１）との和で表され、（Ｆ＝１＋ｆ）の形式とさ
れる。したがって、図１８で表される浮動小数点数Ｘ
は、式（１）によって与えられる数となる。

【０００３】

【数１】Ｘ＝（−１）^Ｓ２^{（Ｅ−ｂ）}（１＋ｆ） …（１）

【０００４】以下、この浮動小数点表示を用いて例えば
加算処理を行う手順について説明する。浮動小数点数Ｘ
1（Ｓ＝Ｓ1、Ｅ＝Ｅ1、ｆ＝ｆ1）と、浮動小数点数Ｘ2
（Ｓ＝Ｓ2、Ｅ＝Ｅ2、ｆ＝ｆ2）との加算を行い、和
（Ｘ1＋Ｘ2）の演算結果として浮動小数点数Ｘ3（Ｓ＝
Ｓ3、Ｅ＝Ｅ3、ｆ＝ｆ3）が得られるものとする。な
お、便宜上、符号Ｓは１ビット、指数Ｅは３ビット、仮
数Ｆの小数ｆは４ビットとし、指数Ｅを１０進数で、仮
数Ｆを２進数で表現して説明する。

【０００５】例えば、（Ｓ1＝０、Ｅ1＝４、ｆ1＝０．
００１１）、（Ｓ2＝０、Ｅ2＝2、ｆ2＝０．０００１）
とし、浮動小数点数Ｘ1、Ｘ2が、それぞれ、式（２）、
式（３）によって与えられるものとする。

【０００６】

【数２】Ｘ1＝（−１）^０２^{（４−ｂ）}（１．１０１１） …（２）

【０００７】

【数３】Ｘ2＝（−１）^０２^{（２−ｂ）}（１．０００１） …（３）

【０００８】まず、指数Ｅ1と指数Ｅ2とを比較し、大き
な値の指数に小さい値の指数を揃える。この例では、
（Ｅ1＝４、Ｅ2＝２）であるので、指数の差分（Ｅ1−
Ｅ2＝２）だけ浮動小数点数Ｘ2の仮数Ｆ2を右に（下位
側へ）シフトする。この結果、式（２）は、式（４）に
示すように変形される。

【０００９】

【数４】Ｘ2＝（−１）^０２^{（４−ｂ）}（０．０１０００１） …（４）

【００１０】次に、小数部ｆ3を４ビットとする丸め処
理を行う。例えば、式（５）に示すように、（ｆ3＝
０．０１００）とする。

【００１１】

【数５】Ｘ2＝（−１）^０２^{（４−ｂ）}（０．０１００） …（５）

【００１２】この丸め処理により、小数ｆ3の小数第５
位、第６位の値は切り捨てられ、シフトアウトする。次
に、式（２）、式（５）によって、浮動小数点数Ｘ1と
浮動小数点数Ｘ2との和としての浮動小数点数Ｘ3を求め
ると、式（６）が得られる。

【００１３】

【数６】Ｘ3＝（−１）^０２^{（４−ｂ）}（１．１１１１） …（６）

【００１４】次に、仮数部で最上位が「１」となる桁を
探し、この「１」が整数となるように仮数部全体を右に
（下位側へ）シフトして、正規化を行う。すなわち、演
算の結果、例えば仮数が（１０．…）となったような場
合は、（１．０…）とする。この例では、既に仮数部に
おける整数が１であるので、正規化のための右シフトは
行われない。この後、小数部ｆ3を４ビットとする丸め
処理を行うが、この例では、浮動小数点数Ｘ3は、最終
的に式（６）によって与えられる。

【００１５】このような浮動小数点演算処理手順は、マ
イクロプロセッサにおいて、図１９に示すような浮動小
数点加減算回路１０４を用いて実行される。この浮動小
数点数加減算回路１０４は、図１９に示すように、指数
Ｅ1，Ｅ2の大小の比較信号及び桁合せシフト量信号を出
力する比較減算回路１０５と、桁合わせシフト量信号に
基づいて下位方向にシフトする桁合せシフト回路１０６
と、シフトアウト検出回路１０７と、丸め処理を行う丸
め処理回路１０８と、仮数の加減算を行う仮数加減算回
路１０９と、正規化シフト量だけシフトする正規化シフ
ト回路１１０と、シフトアウト検出回路１１１と、丸め
処理回路１１２と、指数を補正する指数増減回路１１３
とを有している。比較減算回路１０５は、２つの浮動小
数点数Ｘ1、Ｘ2の指数Ｅ1，Ｅ2が入力され、指数Ｅ1，
Ｅ2の大小を判断し、差分（Ｅ1−Ｅ2）または（Ｅ2−Ｅ
1）を算出して、比較信号及び桁合せシフト量信号を出
力する。桁合せシフト回路１０６は、浮動小数点数Ｘ
1、Ｘ2の仮数Ｆ1，Ｆ2と、比較信号及び桁合せシフト量
信号とが入力され、比較信号及び桁合せシフト量信号に
基づいて、指数Ｅ1，Ｅ2を大きい方の値に一致させ、指
数の小さい方の仮数を指数の差分だけ下位方向にシフト
する。シフトアウト検出回路１０７は、シフトアウトす
るビットのすべての論理和を演算し、この論理和が
「１」のときは丸めが生じることを示すスティッキー信
号ＳＴaを出力する。丸め処理回路１０８は、スティッ
キー信号ＳＴaとシフトアウトしたデータに基づいて、
所定の丸め処理方法を選択して丸め処理を行う。

【００１６】仮数加減算回路１０９は、桁合せシフト回
路１０６において得られた桁合せ後の仮数の加減算を行
う。正規化シフト回路１１０は、仮数加減算回路１０９
おいて得られた加減算結果の最上位「１」の桁から整数
部までの桁数を正規化シフト量として計算し、この正規
化シフト量だけシフトする。シフトアウト検出回路１１
１は、正規化シフトの結果、シフトアウトするビットの
すべての論理和を演算し、この論理和が「１」のときは
丸めが生じることを示すスティッキー信号ＳＴbを出力
する。丸め処理回路１１２は、スティッキー信号ＳＴb
とシフトアウトしたデータに基づいて、丸め処理方法を
選択し、正規化シフト回路１１０において得られた演算
結果をフォーマットの桁数まで縮めて、仮数Ｅ3を出力
する。指数増減回路１１３は、正規化シフト回路１１０
において得られた正規化シフト量に基づいて指数を補正
して指数Ｅ3を出力する。

【００１７】ここで、スティッキー信号ＳＴaは、浮動
小数点演算の桁合わせによって生じるデータ補正の是非
の判断のために用いられる。丸め処理回路１０８（１１
２）は、累積誤差を低減するために、スティッキー信号
ＳＴa（ＳＴb）を参照して、例えば、近傍の値にむかっ
て丸める、０に向かって丸める、正の無限大に向かって
丸める、負の無限大に向かって丸める等の丸め処理方法
の中から適切な方法を選択し、実行する。

【００１８】ところで、近年、マイクロプロセッサの動
作周波数の飛躍的な向上に伴なって、演算スピードに対
してもスピード向上への厳しい要求があり、この一環と
して、「１」のシフトアウトの検出(丸め検出）に対し
ても処理スピードの向上が求められている。しかしなが
ら、上記従来技術の構成では、例えば桁合せシフト回路
１０６の後段にシフトアウト検出回路１０７が配置され
て、桁合せシフト回路１０６でのシフト処理が完了した
後に、「１」のシフトアウト（丸め）の発生を検出しス
ティッキー信号ＳＴaを出力していたので、処理が遅れ
てしまうという問題があった。このため、図２０に示す
ように、桁合せシフト回路１１４とシフトアウト検出回
路１１５とを並列に接続して、シフトアウト検出処理
（丸め検出処理）をシフト処理と並列して行う技術が提
案されている。

【００１９】この桁合せシフト回路１１４は、図２０に
示すように、比較減算回路１０５から与えられたシフト
量信号に応じて、左右に１ビットシフト可能な１ビット
シフト回路１１６と、２ビットシフト可能な２ビットシ
フト回路１１７と、４ビットシフト可能な４ビットシフ
ト回路１１８と、８ビットシフト可能な８ビットシフト
回路１１９と、１６ビットシフト可能な１６ビットシフ
ト回路１２０と、３２ビットシフト可能な３２ビットシ
フト回路１２１とを有している。この桁合せシフト回路
１１４は、上記各ビットシフト回路の組み合わせによ
り、入力された例えば６４ビットの仮数（ａ₆₃ａ₆₂…ａ
₃ａ₂ａ₁ａ₀）を、１ビットから６４ビットまでの範囲の
任意のシフト量シフトしてシフト結果（ｂ₆₃ｂ₆₂…ｂ₃
ｂ₂ｂ₁ｂ₀）を出力して、丸め処理回路１０８へ送出す
る。また、シフトアウト検出回路１１５は、それぞれ、
１ビットシフト回路１１６、２ビットシフト回路１１
７、４ビットシフト回路１１８、８ビットシフト回路１
１９、１６ビットシフト回路１２０、３２ビットシフト
回路１２１での「１」のシフトアウトを検出するための
２入力セレクタ１２２、１２３、…、１２７を有してい
る。シフトアウト検出回路１１５は、比較減算回路１０
５から与えられたシフト量信号と、桁合せシフト回路１
１４から出力されたシフト処理中のデータの一部とに基
づいて、「１」のシフトアウトの有無を調べる。

【００２０】１ビットシフト回路１１６は、図２０に示
すように、例えば、「１」の右１ビットシフト信号ＲＳ
1を受け取った場合に、入力された仮数（ａ₆₃ａ₆₂…ａ₃
ａ₂ａ₁ａ₀）を右へ１ビットシフトし、２ビットシフト
回路１１７へ送る。２ビットシフト回路１１７は、
「１」の右２ビットシフト信号ＲＳ2を比較減算回路１
０５から受け取った場合に、１ビットシフト回路１１６
の出力結果を右へ２ビットシフトし、４ビットシフト回
路１１８へ送る。４ビットシフト回路１１８は、「１」
の右４ビットシフト信号ＲＳ3を受け取った場合に、２
ビットシフト回路１１７の出力結果を右へ４ビットシフ
トし、４ビットシフト回路１１９へ送る。

【００２１】８ビットシフト回路１１９は、「１」の右
８ビットシフト信号ＲＳ4を受け取った場合に、４ビッ
トシフト回路１１８の出力結果を右へ８ビットシフト
し、１６ビットシフト回路１２０へ送る。１６ビットシ
フト回路１２０は、「１」の右１６ビットシフト信号Ｒ
Ｓ5を受け取った場合に、８ビットシフト回路１１９の
出力結果を右へ１６ビットシフトし、３２ビットシフト
回路１２１へ送る。３２ビットシフト回路１２１は、
「１」の右３２ビットシフト信号ＲＳ6を受け取った場
合に、１６ビットシフト回路１２０の出力結果を右へ３
２ビットシフトし、丸め処理回路１０８へ送る。なお、
１ビットシフト回路１１６は、「１」の左１ビットシフ
ト信号ＬＳ1を受け取った場合は、仮数（ａ₆₃ａ₆₂…ａ₃
ａ₂ａ₁ａ₀）を左へ１ビットシフトする。

【００２２】１ビットシフト回路１１６は、仮数（ａ₆₃
ａ₆₂…ａ₃ａ₂ａ₁ａ₀）のビット数に対応した６４個の３
入力セレクタからなり、最下位ビットに対応する３入力
セレクタ１１６₀は、図２１（ａ）に示すように、２つ
の制御端子φ1、φ2に入力される制御信号の状態
（「１」又は「０」）に応じて、導通状態となって入力
信号を反転出力したり、遮断状態となって入力信号の通
過を阻止するクロックインバータ回路１１６₀ａ、１１
６₀ｂ、１１６₀ｃと、右１ビットシフト信号ＲＳ1を受
け取って反転させてクロックインバータ回路１１６₀ａ
の制御端子φ2に与えるインバータ回路１１６₀ｄと、左
１ビットシフト信号ＬＳ1を受け取って反転させてクロ
ックインバータ回路１１６₀ｂの制御端子φ2に与えるイ
ンバータ回路１１６ ₀ｅと、右１ビットシフト信号ＲＳ1
と左１ビットシフト信号ＲＬ1と受け取り、右１ビット
シフト信号ＲＳ1と左１ビットシフト信号ＲＬ1とが両方
とも「０」の状態のときのみ「１」の非選択信号を出力
するＮＯＲ回路１１６₀ｇと、ＮＯＲ回路１１６₀ｆの出
力信号を受け取って反転させて、クロックインバータ回
路１１６₀ｃの制御端子φ2に与えるインバータ回路１１
６₀ｇと、クロックインバータ回路１１６₀ａ、クロック
インバータ回路１１６₀ｂ、又はクロックインバータ回
路１１６₀ｃからの出力信号を反転させて出力するイン
バータ回路１１６₀ｈとを有している。２ビット目から
最上位ビットに対応する３入力セレクタも、この３入力
セレクタ１１６₀と略同一の構成である。また、２ビッ
トシフト回路１１７、４ビットシフト回路１１８、８ビ
ットシフト回路１１９、１６ビットシフト回路１２０、
３２ビットシフト回路１２１も、１ビットシフト回路１
１６と略同一の構成である。

【００２３】２入力セレクタ１２２は、図２１（ｂ）に
示すように、２つの制御端子φ1、φ2に入力される制御
信号の状態に応じて、導通状態となって入力信号を反転
出力したり、遮断状態となって入力信号の通過を阻止す
るクロックインバータ回路１２２ａ、１２２ｂと、右１
ビットシフト信号ＲＳ1を受け取って反転させてクロッ
クインバータ回路１２２ａの制御端子φ2とクロックイ
ンバータ回路１２２ｂの制御端子φ1に与えるインバー
タ回路１２２ｃと、クロックインバータ回路１２２ａ、
クロックインバータ回路１２２ｂからの出力信号を反転
させて出力するインバータ回路１２２ｄとを有してい
る。２入力セレクタ１２３、１２４、…、１２７も２入
力セレクタ１２２と同一の構成を有している。２入力セ
レクタ１２２においては、右１ビットシフト信号ＲＳ1
「１」が入力された場合に、クロックインバータ回路１
２２ａが導通状態、クロックインバータ回路１２２ｂが
遮断状態となり、このとき、ＡＮＤ回路１２８を介し
て、仮数（ａ₆₃ａ₆₂…ａ₃ａ₂ａ₁ａ₀）の最下位ビットデ
ータａ₀が「１」であることを示す信号「１」が入力さ
れると、「１」のシフトアウト（丸め）が生じることを
示す「１」状態のスティッキー信号Ｓ1がインバータ回
路１２２ｄから出力される。

【００２４】同様に、２入力セレクタ１２３において
は、右２ビットシフト信号ＲＳ2「１」が入力された場
合に、ＯＲ回路１２９を介して、２ビットシフト回路１
１７の出力結果の下位２ビットのどちらかが「１」であ
ることを示す信号「１」が入力されると、「１」状態の
スティッキー信号Ｓ2が出力される。

【００２５】２入力セレクタ１２４においては、右４ビ
ットシフト信号ＲＳ3「１」が入力された場合に、ＯＲ
回路１３０を介して、４ビットシフト回路１１８の出力
結果の下位４ビットのいずれか１つが「１」であること
を示す信号「１」が入力されると、「１」状態のスティ
ッキー信号Ｓ3が出力される。２入力セレクタ１２５に
おいては、右８ビットシフト信号ＲＳ4「１」が入力さ
れた場合に、ＯＲ回路１３１を介して、８ビットシフト
回路１１９の出力結果の下位８ビットのいずれか１つが
「１」であることを示す信号「１」が入力されると、
「１」状態のスティッキー信号Ｓ4が出力される。２入
力セレクタ１２６においては、右１６ビットシフト信号
ＲＳ5「１」が入力された場合に、ＯＲ回路１３２を介
して、１６ビットシフト回路１２０の出力結果の下位１
６ビットのいずれか１つが「１」であることを示す信号
「１」が入力されると、「１」状態のスティッキー信号
Ｓ5が出力される。２入力セレクタ１２７においては、
右３２ビットシフト信号ＲＳ6「１」が入力された場合
に、ＯＲ回路１３３を介して、３２ビットシフト回路１
２１の出力結果の下位３２ットのいずれか１つが「１」
であることを示す信号「１」が入力されると、「１」状
態のスティッキー信号Ｓ6が出力される。

【００２６】また、例えば、上記２入力セレクタ１２２
において、右１ビットシフト信号ＲＳ1シフト信号が
「０」の場合は、クロックインバータ回路１２２ｂが導
通状態となって、クロックインバータ回路１２２ｂに入
力されたデータがこのままインバータ回路１２２ｄから
出力される。後段の２入力セレクタ１２３、１２４、
…、１２７も同様に動作する。

【００２７】

【発明が解決しようとする課題】しかしながら、例え
ば、２入力セレクタ１２２において「１」状態のスティ
ッキー信号Ｓ1が生成された場合は、このスティッキー
信号Ｓ1は、後段の２入力セレクタ１２３、１２４、
…、１２７を経由して出力され、丸め処理回路１０８へ
送られる。このスティッキー信号Ｓ1の出力までは、図
２０及び図２１に示すように、１３段の論理段数を必要
とし、桁合わせシフト回路１１４の論理段数１２段より
も多くなってしまい、桁合わせシフト回路１１４からの
出力がなされてから、「１」のシフトアウトの有無が判
明するという問題があった。このため、丸め処理回路１
０８における丸め処理に時間がかり、浮動小数点演算回
路の動作速度の向上の妨げになるという問題があった。
したがって、近年、飛躍的に高まっているマイクロプロ
セッサの動作周波数に対応できないという問題があっ
た。例えば、科学技術計算やコンピュータグラフィクス
等をマイクロプロセッサを用いて行う際には、高速で高
精度の浮動小数点演算性能が必要とされるが、高速化の
ために動作周波数が高いマイクロプロセッサを使用して
いても、満足のいく演算速度が得られず、科学技術計算
等に要する計算時間が増大化して実用上支障が生じると
いう問題があった。

【００２８】この発明は、上述の事情に鑑みてなされた
もので、高速に、「１」のシフトアウト（丸め）の発生
を検出して検出信号を出力し、浮動小数点演算回路の動
作速度の向上に寄与することができる丸め検出回路及び
該丸め検出回路がシフト回路を提供することを目的とし
ている。

【００２９】

【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、浮動小数点演算回路を構成
し、シフト対象データをそれぞれ所定の部分シフト量シ
フトさせる直列接続された複数段の部分シフト回路を有
し、シフト対象データを、少なくとも１段の前記部分シ
フト回路によってシフトさせることによって、入力され
たシフト対象データを所定のシフト量シフトさせるシフ
ト回路に接続して用いられ、該シフト回路によるシフト
対象データの下位方向へのシフト処理による少なくとも
一つの「1」を含むデータのシフトアウトの発生を検出
する丸め検出回路に係り、前記各部分シフト回路による
部分シフト処理の結果発生する少なくとも一つの「1」
を含むデータのシフトアウトを検出して該検出結果を通
知するための部分丸め検出信号を出力する複数段の部分
丸め検出回路と、複数の前記部分丸め検出信号が入力さ
れ、入力された前記部分丸め検出信号のうち少なくとも
１つが、対応する前記部分シフト回路における少なくと
も一つの「1」を含むデータのシフトアウトの発生を示
す場合に、適切な丸め処理方法を選択するための丸め処
理判定を促すための丸め検出信号を出力する丸め検出信
号出力回路とを備え、かつ、前記各部分丸め検出信号の
うち、最終段の前記部分丸め検出回路を除く少なくとも
一つの前記部分丸め検出回路から出力された前記部分丸
め検出信号は、他の前記部分丸め検出回路を経由しない
ように構成されていると共に、前記複数の部分丸め検出
回路のうちの少なくとも２つの前記部分丸め検出回路
は、前記丸め検出信号出力回路に直接接続していること
を特徴としている。

【００３０】また、請求項２記載の発明は、請求項１記
載の丸め検出回路に係り、前記複数の部分丸め検出回路
のうち、少なくとも一つの前段側の前記部分丸め検出回
路は、後段側の前記部分丸め検出回路を経由して前記丸
め検出信号出力回路に接続し、後段側の前記部分丸め検
出回路は、前段側の前記部分丸め検出回路と後段側の前
記部分丸め検出回路とのうちの少なくともいずれかに対
応する前記部分シフト回路において少なくとも一つの
「1」を含むデータのシフトアウトが発生した場合に、
前記部分丸め検出信号を出力することを特徴としてい
る。

【００３１】また、請求項３記載の発明は、請求項１又
は２記載の丸め検出回路に係り、全ての前記部分丸め検
出回路が、前記丸め検出信号出力回路に直接接続する構
成になされていることを特徴とする。

【００３２】また、請求項４記載の発明は、請求項１乃
至３のいずれか１に記載の丸め検出回路に係り、前記各
部分丸め検出回路が、前記各部分シフト回路に、１対１
で対応していることを特徴としている。

【００３３】また、請求項５記載の発明は、請求項１乃
至４のいずれか１に記載の丸め検出回路に係り、前記複
数の部分丸め検出回路のうち、部分シフト量が、他の前
記部分丸め検出回路と比較すれば、大きい前記部分シフ
ト回路に対応する前記部分丸め検出回路を構成する能動
素子のサイズは、部分シフト量が小さい前記他の部分シ
フト回路に対応する前記部分丸め検出回路を構成する能
動素子のサイズに対して大きく設定されていることを特
徴としている。

【００３４】また、請求項６記載の発明は、浮動小数点
演算回路を構成し、シフト対象データをそれぞれ所定の
部分シフト量シフトさせる直列接続された複数段の部分
シフト回路を有し、シフト対象データを、少なくとも１
段の前記部分シフト回路によってシフトさせることによ
って、入力されたシフト対象データを所定のシフト量シ
フトさせるシフト回路と、前記シフト回路に接続して用
いられ、前記シフト回路によるシフト対象データの下位
方向へのシフト処理による少なくとも一つの「1」を含
むデータのシフトアウトの発生を検出する丸め検出回路
とを備えた複合回路に係り、前記丸め検出回路は、前記
各部分シフト回路による部分シフト処理の結果発生する
少なくとも一つの「1」を含むデータのシフトアウトを
検出する複数段の部分丸め検出回路と、少なくとも一つ
の前記部分丸め検出回路によって、少なくとも一つの
「1」を含むデータのシフトアウトが検出された場合
に、適切な丸め処理方法を選択するための丸め処理判定
を促すための丸め検出信号を出力する丸め検出信号出力
回路とを備え、前記複数の部分丸め検出回路のうちの少
なくとも２つの前記部分丸め検出回路は、前記丸め検出
信号出力回路に直接接続していることを特徴としてい
る。

【００３５】また、請求項７記載の発明は、請求項６記
載の丸め検出回路がシフト回路に接続されてなる複合回
路に係り、前記各部分シフト回路は、それぞれの前記部
分シフト量が入力側からみて、昇順となるように接続さ
れていることを特徴としている。

【００３６】また、請求項８記載の発明は、請求項６記
載の丸め検出回路がシフト回路に接続されてなる複合回
路に係り、前記各部分シフト回路は、それぞれの前記部
分シフト量が入力側からみて、降順となるように接続さ
れていることを特徴としている。

【００３７】また、請求項９記載の発明は、請求項６、
７又は８記載の丸め検出回路がシフト回路に接続されて
なる複合回路に係り、前記部分シフト量が、２の冪乗で
あることを特徴としている。

【００３８】

【００３９】

【作用】この発明の構成では、各部分丸め検出信号のう
ち、最終段の部分丸め検出回路を除く少なくとも１つの
部分丸め検出回路から出力された部分丸め検出信号が、
他の部分丸め検出回路を経由しないように構成されてい
るので、丸め検出信号出力回路から出力される丸め検出
信号は、高速に、丸め処理を行う丸め処理回路に伝達さ
れる。したがって、浮動小数点演算回路の動作速度の向
上に寄与することができる。また、部分シフト量が比較
的大きい部分シフト回路に対応する部分丸め検出回路を
構成する能動素子のサイズを、部分シフト量が比較的小
さい部分シフト回路に対応する部分丸め検出回路を構成
する能動素子のサイズに対して大きく設定することによ
って、平均的な演算処理時間の短縮化を図りつつ、丸め
検出回路全体のサイズの縮小化を達成することができ
る。

【００４０】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 ◇第１実施例図１及び図２は、この発明の第１実施例であるシフト回
路及びシフトアウト検出回路の電気的構成を示すブロッ
ク図、図３は、同シフト回路を構成するマルチプレクサ
回路の構成を示す回路図、図４は、同シフトアウト検出
回路を構成する１ビット検出回路の構成を示す回路図、
図５は、同シフトアウト検出回路を構成する２ビット検
出回路の構成を示す回路図、図６は、同シフトアウト検
出回路を構成する４ビット検出回路の構成を示す回路
図、図７は、同シフトアウト検出回路を構成する８ビッ
ト検出回路の構成を示す回路図、図８は、同シフトアウ
ト検出回路を構成する１６ビット検出回路の構成を示す
回路図、図９は、同シフトアウト検出回路を構成する３
２ビット検出回路の構成を示す回路図、図１０は、同シ
フト回路及びシフトアウト検出回路の動作を説明するた
めの説明図、また、図１１は、同シフト回路及びシフト
アウト検出回路が組み込まれた浮動小数点加減算回路の
電気的構成を示すブロック図である。

【００４１】この例のシフト回路１及びシフトアウト検
出回路（丸め検出回路）２は、図１に示すように、２つ
の浮動小数点数の加算結果（和）等を求めて出力する浮
動小数点加減算回路において、桁合せシフトや正規化シ
フトの際に用いられる。なお、並列接続されたシフト回
路１及びシフトアウト検出回路２は、複合回路を構成す
る。このシフト回路１は、比較減算回路３から与えられ
たシフト量信号に応じて、左右に１ビットシフト可能な
１ビットシフト回路（部分シフト回路）５と、２ビット
シフト可能な２ビットシフト回路６と、４ビットシフト
可能な４ビットシフト回路７と、８ビットシフト可能な
８ビットシフト回路８と、１６ビットシフト可能な１６
ビットシフト回路９と、３２ビットシフト可能な３２ビ
ットシフト回路１１とを有している。シフト回路１は、
図１及び図２に示すように、上記各ビットシフト回路の
組み合わせにより、入力された例えば６４ビットの仮数
（ａ₆₃ａ₆₂…ａ₃ａ₂ａ₁ａ₀）を、１ビットから６４ビッ
トまでの範囲の任意のシフト量シフトしてシフト結果
（ｂ₆₃ｂ₆₂…ｂ₃ｂ₂ｂ₁ｂ₀）を出力して、丸め処理回路
４へ送出する。

【００４２】シフトアウト検出回路２は、図１及び図２
に示すように、それぞれ、１ビットシフト回路５、２ビ
ットシフト回路６、４ビットシフト回路７、８ビットシ
フト回路８、１６ビットシフト回路９、及び３２ビット
シフト回路１１での「１」のシフトアウトを検出するた
めの１ビット検出回路（部分丸め検出回路）１３、２ビ
ット検出回路１４、４ビット検出回路１５、８ビット検
出回路１６、１６ビット検出回路１７、及び３２ビット
検出回路１８と、２ビット検出回路１４及び４ビット検
出回路１５の出力を中継する中継出力回路１９と、各ビ
ット検出回路の出力を集約して、シフト回路１における
シフト処理の結果、「１」のシフトアウトを通知するた
めのスティッキー信号（丸め検出信号）ＳＴOUTを出力
する集約出力回路（丸め検出信号出力回路）２１とを有
している。シフトアウト検出回路２は、比較減算回路３
から与えられたシフト量信号と、桁合せシフト回路１か
ら出力されたシフト処理中のデータの一部とに基づい
て、「１」のシフトアウトの有無を調べる。

【００４３】例えば桁合せシフトの際には、シフト回路
１が、２つの浮動小数点数の指数の大小を判断する比較
減算回路３から出力された指数が小さい方の浮動小数点
数の仮数の桁合せに必要なシフト量に基づいて、入力さ
れたシフト対象の例えば６４ビットの仮数（ａ₆₃ａ₆₂…
ａ₃ａ₂ａ₁ａ₀）を下位へ向けてシフト（右シフト）させ
て、シフト結果（ｂ₆₃ｂ₆₂…ｂ₃ｂ₂ｂ₁ｂ₀）を出力す
る。一方、シフトアウト検出回路２が、シフト回路１の
シフト処理と並行して、該シフト処理の結果、シフトア
ウトするデータのなかに１つでも「１」が含まれる否か
調べ、１つでも「１」が含まれている場合には、後段の
丸め処理回路４で最適な丸め処理方法を選択するための
丸め処理判定を促すスティッキー信号ＳＴOUTを「１」
として出力する。

【００４４】シフト回路１は、複数ビット纏めてシフト
可能なバレルシフト回路である。図１及び図２に示すよ
うに、シフト回路１において、１ビットシフト回路（部
分シフト回路）５は、比較減算回路３から、例えば
「１」の右１ビットシフト信号ＲＳ1を受け取った場合
に、入力された仮数（ａ₆₃ａ₆₂…ａ₃ａ₂ａ₁ａ₀）を１ビ
ット右シフトさせる。また、「１」の左１ビットシフト
信号ＬＳ1を受け取った場合に、入力された仮数（ａ₆₃
ａ₆₂…ａ₃ａ₂ａ₁ａ₀）を１ビット左シフトさせる。２ビ
ットシフト回路６は、「１」の右２ビットシフト信号Ｒ
Ｓ2を受け取った場合に、１ビットシフト回路５の出力
データ（ｐ₆₃ｐ₆₂…ｐ₃ｐ₂ｐ₁ｐ₀）を２ビット右シフト
させる。また、「１」の左２ビットシフト信号ＬＳ2を
受け取った場合に、１ビットシフト回路５の出力データ
（ｐ₆₃ｐ₆₂…ｐ₃ｐ₂ｐ₁ｐ₀）を２ビット左シフトさせ
る。４ビットシフト回路７は、「１」の右４ビットシフ
ト信号ＲＳ3を受け取った場合に、２ビットシフト回路
６の出力データ（ｑ₆₃ｑ₆₂…ｑ₃ｑ₂ｑ₁ｑ₀）を４ビット
右シフトさせる。また、「１」の左４ビットシフト信号
ＬＳ3を受け取った場合に、２ビットシフト回路６の出
力データ（ｑ₆₃ｑ₆₂…ｑ₃ｑ₂ｑ₁ｑ₀）を４ビット左シフ
トさせる。

【００４５】８ビットシフト回路８は、「１」の右８ビ
ットシフト信号ＲＳ4を受け取った場合に、４ビットシ
フト回路７の出力データ（ｒ₆₃ｒ₆₂…ｒ₃ｒ₂ｒ₁ｒ₀）を
８ビット右シフトさせる。また、「１」の左８ビットシ
フト信号ＬＳ4を受け取った場合に、４ビットシフト回
路７の出力データ（ｒ₆₃ｒ₆₂…ｒ₃ｒ₂ｒ₁ｒ₀）を８ビッ
ト左シフトさせる。１６ビットシフト回路９は、「１」
の右１６ビットシフト信号ＲＳ5を受け取った場合に、
８ビットシフト回路８の出力データ（ｓ₆₃ｓ₆₂…ｓ₃ｓ₂
ｓ₁ｓ₀）を１６ビット右シフトさせる。また、「１」の
左１６ビットシフト信号ＬＳ5を受け取った場合に、８
ビットシフト回路８の出力データ（ｓ₆₃ｓ₆₂…ｓ₃ｓ₂ｓ
₁ｓ₀）を１６ビット左シフトさせる。３２ビットシフト
回路１１は、「１」の右３２ビットシフト信号ＲＳ6を
受け取った場合に、１６ビットシフト回路９の出力デー
タ（ｔ₆₃ｔ₆₂…ｔ₃ｔ₂ｔ₁ｔ₀）を３２ビット右シフトさ
せる。また、「１」の左３２ビットシフト信号ＬＳ6を
受け取った場合に、１６ビットシフト回路９の出力デー
タ（ｔ₆₃ｔ₆₂…ｔ₃ｔ₂ｔ₁ｔ₀）を３２ビット左シフトさ
せる。シフト回路１は、上記シフト信号の組み合わせに
よって、１ビットから６４ビットまでの任意のシフト量
下位方向及び上位方向へシフトさせることが可能とされ
ている。

【００４６】１ビットシフト回路５には、図２に示すよ
うに、仮数（ａ₆₃ａ₆₂…ａ₃ａ₂ａ₁ａ₀）と、１ビット上
位のデータであり、仮数（ａ₆₃ａ₆₂…ａ₃ａ₂ａ₁ａ₀）を
１ビット右シフトさせた右シフトデータ（ａ_R63ａ_R62…
ａ_R3ａ_R2ａ_R1ａ_R0）と、１ビット下位のデータであり、
仮数（ａ₆₃ａ₆₂…ａ₃ａ₂ａ₁ａ₀）を１ビット左シフトさ
せた左シフトデータ（ａ_L63ａ_L62…ａ_L3ａ_L2ａ_L1ａ_L0）
とが入力される。ここで、１ビット上位又は１ビット下
位の該当するデータがない場合は、「０」が入力され
る。１ビットシフト回路５は、図２に示すように、上記
データが入力され、仮数（ａ₆₃ａ₆₂…ａ₃ａ₂ａ₁ａ₀）の
ビット数に対応した６４個のマルチプレクサ回路５ ₀、
５₁、５₂、…、５₆₂、５₆₃を有している。マルチプレク
サ回路５₀（５₁、５₂、５₃、…、５₆₂、５₆₃）は、図２
に示すように、制御信号として入力される右１ビットシ
フト信号ＲＳ1と左１ビットシフト信号ＲＬ1との状態に
応じて、入力される仮数（ａ₆₃ａ₆₂…ａ₃ａ₂ａ₁ａ₀）の
うちの対応するビットのデータ、右シフトデータ（ａ
_R63ａ_R62…ａ_R3ａ_R2ａ_R1ａ _R0）のうちの対応するビット
のデータ、左シフトデータ（ａ_L63ａ_L62…ａ_L3ａ_L2ａ_L1
ａ_L0）のうちの対応するビットのデータのうちいずれか
１つのデータを選択して出力する。

【００４７】同様に、２ビットシフト回路６、４ビット
シフト回路７、８ビットシフト回路８、１６ビットシフ
ト回路９、３２ビットシフト回路１１は、それぞれ、６
４個のマルチプレクサ回路６₀、６₁、６₂、…、６₆₃、
マルチプレクサ回路７₀．７₁、７₂、…、７₆₃、マルチ
プレクサ回路８₀、８₁、８₂、…、８₆₃、マルチプレク
サ回路９₀、９₁、９₂、…、９₆₃、マルチプレクサ回路
１１₀、１１₁、１１₂、…、１１₆₃、を有している。こ
こで、２ビットシフト回路６には、図２に示すように、
１ビットシフト回路５の出力データ（ｐ₆₃ｐ₆₂…ｐ₃ｐ₂
ｐ₁ｐ₀）と、２ビット上位のデータであり、出力データ
（ｐ₆₃ｐ₆₂…ｐ₃ｐ₂ｐ₁ｐ₀）を２ビット右シフトされた
右シフトデータ（ｐ_R63ｐ_R62…ｐ_R3ｐ_R2ｐ_R1ｐ_R0）と、
２ビット下位のデータであり、出力データ（ｐ₆₃ｐ₆₂…
ｐ₃ｐ₂ｐ₁ｐ₀）を２ビット左シフトされた左シフトデー
タ（ｐ _L63ｐ_L62…ｐ_L3ｐ_L2ｐ_L1ｐ_L0）とが入力される。
ここで、２ビット上位又は２ビット下位の該当するデー
タがない場合は、「０」が入力される。上記データは、
各マルチプレクサ回路６₀（６₁、６₂、６₃、…、６₆₂、
６₆₃）のそれぞれに入力される。以下同様に、４ビット
シフト回路７には、２ビットシフト回路６の出力データ
（ｑ₆₃ｑ₆₂…ｑ₃ｑ₂ｑ₁ｑ₀）と、出力データ（ｑ₆₃ｑ₆₂
…ｑ₃ｑ₂ｑ₁ｑ₀）を４ビット右シフトされた右シフトデ
ータ（ｑ_R63ｑ_R62…ｑ_R3ｑ_R2ｑ_R1ｑ_R0）と、出力データ
（ｑ₆₃ｑ₆₂…ｑ₃ｑ₂ｑ₁ｑ₀）を４ビット左シフトされた
左シフトデータ（ｑ_L63ｑ_L62…ｑ_L3ｑ_L2ｑ_L1ｑ_L0）とが
入力される。

【００４８】また、８ビットシフト回路８には、４ビッ
トシフト回路７の出力データ（ｒ₆₃ｒ₆₂…ｒ₃ｒ₂ｒ
₁ｒ₀）と、出力データ（ｒ₆₃ｒ₆₂…ｒ₃ｒ₂ｒ₁ｒ₀）を８
ビット右シフトされた右シフトデータ（ｒ_R63ｒ_R62…ｒ
_R3ｒ_R2ｒ_R1ｒ_R0）と、出力データ（ｒ₆₃ｒ₆₂…ｒ₃ｒ₂ｒ
₁ｒ₀）を８ビット左シフトされた左シフトデータ（ｒ
_L63ｒ_L62…ｒ_L3ｒ_L2ｒ_L1ｒ_L0）とが入力される。また、
１６ビットシフト回路９には、８ビットシフト回路８か
らの出力データ（ｓ₆₃ｓ₆₂…ｓ₃ｓ₂ｓ₁ｓ₀）と、出力デ
ータ（ｓ₆₃ｓ₆₂…ｓ₃ｓ₂ｓ₁ｓ₀）を１６ット右シフトさ
れた右シフトデータ（ｓ_R63ｓ_R62…ｓ_R3ｓ_R2ｓ_R1ｓ_R0）
と、出力データ（ｓ₆₃ｓ₆₂…ｓ₃ｓ₂ｓ₁ｓ₀）を１６ビッ
ト左シフトされた左シフトデータ（ｓ_L63ｓ_L62…ｓ_L3ｓ
_L2ｓ_L1ｓ_L0）とが入力される。また、３２ビットシフト
回路１１には、１６ビットシフト回路９の出力データ
（ｔ₆₃ｔ₆₂…ｔ₃ｔ₂ｔ₁ｔ₀）と、出力データ（ｔ₆₃ｔ₆₂
…ｔ₃ｔ₂ｔ₁ｔ₀）を３２ビット右シフトされた右シフト
データ（ｔ_R63ｔ_R62…ｔ_R3ｔ_R2ｔ_R1ｔ_R0）と、出力デー
タ（ｔ₆₃ｔ₆₂…ｔ₃ｔ₂ｔ₁ｔ₀）を３２ビット左シフトさ
れた左シフトデータ（ｔ_L63ｔ_L62…ｔ_L3ｔ_L2ｔ_L1ｔ_L0）
とが入力される。

【００４９】マルチプレクサ回路５₀は、図３に示すよ
うに、クロックインバータ回路５₀ａ、５₀ｂ、５₀ｃ
と、インバータ回路５₀ｄ、５₀ｅ、５₀ｇ、５₀ｈと、Ｎ
ＯＲ回路５₀ｆとを有している。クロックインバータ回
路５₀ａ、５₀ｂ、５₀ｃは、２つの制御端子φ1、φ2に
入力される制御信号の状態（「１」又は「０」）に応じ
て、導通状態となって入力信号を反転出力したり、ハイ
インピーダンス状態（遮断状態）となって入力信号の通
過を阻止する。インバータ回路５₀ｄは、右１ビットシ
フト信号ＲＳ1を受け取って反転させてクロックインバ
ータ回路５₀ａの制御端子φ2に与える。インバータ回路
５₀ｅは、左１ビットシフト信号ＬＳ1を受け取って反転
させてクロックインバータ回路５₀ｂの制御端子φ2に与
える。ＮＯＲ回路５₀ｆは、右１ビットシフト信号ＲＳ1
と左１ビットシフト信号ＲＬ1と受け取り、右１ビット
シフト信号ＲＳ1と左１ビットシフト信号ＲＬ1とが両方
とも「０」の状態のときのみ「１」の非選択信号を出力
する。インバータ回路５₀ｇは、ＮＯＲ回路５₀ｆの出力
信号を受け取って反転させて、クロックインバータ回路
５₀ｃの制御端子φ2に与える。インバータ回路５₀ｈ
は、クロックインバータ回路５₀ａ、クロックインバー
タ回路５₀ｂ、又はクロックインバータ回路５₀ｃからの
出力信号を反転させて出力する。

【００５０】クロックインバータ回路５₀ａ、５₀ｂ、５
₀ｃにおいて、制御端子φ2には、制御端子φ1に入力さ
れた制御信号が反転された制御信号が入力される。例え
ば、クロックインバータ回路５₀ａにおいて、制御端子
φ1に制御信号としての右１ビットシフト信号ＲＳ1が
「１」状態で入力され、制御端子φ2に「０」状態の信
号が入力された場合は、右シフトデータ（ａ_R63ａ_R62…
ａ_R3ａ_R2ａ_R1ａ _R0）のうちの最下位ビットデータａ_R0が
反転されてこのクロックインバータ回路５₀ａから出力
される。このとき、クロックインバータ回路５₀ｂ、５₀
ｃは遮断状態であり、マルチプレクサ回路５₀からは、
最下位ビットデータａ_R0が出力される。同様にして、ク
ロックインバータ回路５₀ｂの制御端子φ1に左１ビット
シフト信号ＬＳ1が「１」状態で入力されたときは、マ
ルチプレクサ回路５₀からは、左シフトデータ（ａ_L63ａ
_L62…ａ_L3ａ_L2ａ_L1ａ_L0）のうちの最下位ビットデータ
ａ _L0が出力される。また、クロックインバータ回路５₀
ｃの制御端子φ1に非選択信号が「１」状態で入力され
たときは、マルチプレクサ回路５₀からは、仮数（ａ₆₃
ａ₆₂…ａ₃ａ₂ａ₁ａ₀）のうちの最下位ビットデータａ₀
がこのまま出力される。

【００５１】また、マルチプレクサ回路５₁、５₂、…、
５₆₃も、マルチプレクサ回路５₀と同一の構成であり、
図３において、沿字を₀から₁、₂、…、₆₃に代えて示さ
れるものとする。さらに、マルチプレクサ回路６、７、
…、１１は、入力されるデータや制御信号としてのシフ
ト信号が異なる以外は、マルチプレクサ回路５と同一構
成であり、図３において、５₀を６₀、６₁、…、１１₆₃
に代えて、また例えば５₀ａを６₀ａ等に代えて示される
ものとする。マルチプレクサ回路５₁は、右１ビットシ
フト信号ＲＳ1が「１」のときは、右シフトデータ（ａ
_R63ａ_R62…ａ_R3ａ_R2ａ_R1ａ_R0）のうちの２ビット目デー
タａ_R1を、左１ビットシフト信号ＲＬ1が「１」のとき
は、左シフトデータ（ａ_L63ａ_L6 ₂…ａ_L3ａ_L2ａ_L1ａ_L0）
のうちの２ビット目データａ_L1を、右１ビットシフト信
号ＲＳ1と左１ビットシフト信号ＲＬ1との両方が「０」
のときは、仮数（ａ₆₃ａ ₆₂…ａ₃ａ₂ａ₁ａ₀）のうちの２
ビット目データａ₁を出力する。

【００５２】以下、マルチプレクサ回路５₂、…、
５₆₂、５₆₃についても同様である。このようにして、１
ビットシフト回路５は、右１ビットシフト信号ＲＳ1と
左１ビットシフト信号ＲＬ1との状態に応じて、入力さ
れる仮数（ａ₆₃ａ₆₂…ａ₃ａ ₂ａ₁ａ₀）、右シフトデータ
（ａ_R63ａ_R62…ａ_R3ａ_R2ａ_R1ａ_R0）、左シフトデータ
（ａ_L63ａ_L62…ａ_L3ａ_L2ａ_L1ａ_L0）のうちいずれか１つ
のデータを選択して出力する。同様にして、２ビットシ
フト回路６は、右２ビットシフト信号ＲＳ2と左２ビッ
トシフト信号ＲＬ2との状態に応じて、入力される出力
データ（ｐ₆₃ｐ₆₂…ｐ₃ ₂ｐ₁ｐ₀）、右シフトデータ（ｐ
_R63ｐ_R62…ｐ_R3ｐ_R2ｐ_R1ｐ_R0）、左シフトデータ（ｐ
_L63ｐ_L62…ｐ_L3ｐ_L2ｐ_L1ｐ_L0）のうちいずれか１つのデ
ータを選択して出力する。以下、４ビットシフト回路
７、８ビットシフト回路８、１６ビットシフト回路９、
３２ビットシフト回路１１についても同様であり、シフ
ト回路１は、入力された仮数（ａ₆₃ａ₆₂…ａ₃ａ₂ａ
₁ａ₀）を、１ビットから６４ビットまでの任意のシフト
量シフトさせる。

【００５３】図１及び図２に示すように、シフトアウト
検出回路２において、１ビット検出回路（部分丸め検出
回路）１３は、１ビットシフト回路５におけるシフト処
理の結果、「１」がシフトアウトしたことを検出する。
２ビット検出回路１４は、２ビットシフト回路６におけ
るシフト処理の結果、「１」がシフトアウトしたことを
検出する。４ビット検出回路１５は、４ビットシフト回
路７におけるシフト処理の結果、「１」がシフトアウト
したことを検出する。また、１ビット検出回路１３にお
ける検出結果が入力されて、この検出結果を含む信号が
出力される。

【００５４】８ビット検出回路１６は、８ビットシフト
回路８におけるシフト処理の結果、「１」がシフトアウ
トしたことを検出する。１６ビット検出回路１７は、１
６ビットシフト回路９におけるシフト処理の結果、
「１」がシフトアウトしたことを検出する。３２ビット
検出回路１８は、３２ビットシフト回路１１におけるシ
フト処理の結果、「１」がシフトアウトしたことを検出
する。中継出力回路１９は、２ビット検出回路１４と４
ビット検出回路１５との検出結果が入力され、１ビット
シフト回路５、２ビットシフト回路６、４ビットシフト
回路７における検出結果を含む信号が出力される。集約
出力回路（丸め検出信号出力回路）２１は、中継出力回
路１９、８ビット検出回路１６、１６ビット検出回路１
７及び３２ビット検出回路１８の検出結果が入力され、
１ビットシフト回路５、２ビットシフト回路６、４ビッ
トシフト回路７、８ビットシフト回路８、１６ビットシ
フト回路９、３２ビットシフト回路１１のいずれか１つ
で「１」がシフトアウトした場合に、スティッキー信号
ＳＴOUTを「１」として出力する。

【００５５】１ビット検出回路１３は、図４に示すよう
に、２入力ＮＡＮＤ回路からなり、右１ビットシフト信
号ＲＳ1と最下位ビットデータａ₀とが入力され、共に
「１」のときにシフトアウトしたデータのなかに「１」
が含まれることを丸め処理回路４に通知するためのステ
ィッキー信号ＳＴ1を出力する。すなわち、１ビット検
出回路１３は、右１ビットシフト信号ＲＳ1が「１」で
あって、１ビットシフト回路５において、１ビットの右
シフトが実行され、かつ、１ビットシフト回路５に入力
される仮数（ａ₆₃ａ₆₂…ａ₃ａ₂ａ₁ａ₀）のうちの最下位
ビットデータａ₀が「１」であるときに、スティッキー
信号ＳＴ１を「０」として出力する。

【００５６】２ビット検出回路１４は、図５に示すよう
に、最下位ビットデータｐ₀と２ビット目データｐ₁との
ＯＲ出力と、右２ビットシフト信号ＲＳ2とについてＮ
ＡＮＤをとる論理演算を行って出力する２入力ＯＲ２入
力ＮＡＮＤ回路２３と、２入力ＯＲ２入力ＮＡＮＤ回路
２３の出力を反転するインバータ回路２４とを有してい
る。すなわち、２ビット検出回路１４は、右２ビットシ
フト信号ＲＳ2が「１」であって、２ビットシフト回路
６において、２ビットの右シフトが実行され、かつ、２
ビットシフト回路６に入力される出力データ（ｐ₆₃ｐ₆₂
…ｐ₃ｐ₂ｐ₁ｐ₀）のうちの最下位ビットデータｐ₀と２
ビット目データｐ₁との少なくともいずれか一方が
「１」であるときに、シフトアウトしたデータのなかに
「１」が含まれることを通知するためのスティッキー信
号ＳＴ２を「１」として出力する。

【００５７】４ビット検出回路１５は、図６に示すよう
に、最下位ビットデータｑ₀から４ビットデータｑ₃まで
のデータについてＮＯＲをとる論理演算を行って出力す
る４入力ＮＯＲ回路２５と、右４ビットシフト信号ＲＳ
3を反転して出力するインバータ回路２６と、インバー
タ回路２６の出力と４入力ＮＯＲ回路２５の出力とのＯ
Ｒ出力とスティッキー信号ＳＴ１とについてＮＡＮＤを
とる論理演算を行って出力する２入力ＯＲ２入力ＮＡＮ
Ｄ回路２７とを有している。すなわち、４ビット検出回
路１５は、右４ビットシフト信号ＲＳ3が「１」であっ
て、４ビットシフト回路７において、４ビットの右シフ
トが実行され、かつ４ビットシフト回路７に入力される
出力データ（ｑ₆₃ｑ₆₂…ｑ₃ｑ₂ｑ₁ｑ₀）のうちの最下位
ビットデータｑ₀から４ビット目データｑ₃までのデータ
のうち少なくともいつのデータが「１」であるか、また
は、スティッキー信号ＳＴ１が「０」のときに、シフト
アウトしたデータのなかに「１」が含まれることを通知
するためのスティッキー信号ＳＴ13を「１」として出力
する。

【００５８】８ビット検出回路１６は、図７に示すよう
に、最下位ビットデータｒ₀から４ビット目データｒ₃ま
でのデータについてＮＯＲをとる論理演算を行って出力
する４入力ＮＯＲ回路２８と、５ビット目データｒ₄か
ら８ビット目データｒ₇までのデータについてＮＯＲを
とる論理演算を行って出力する４入力ＮＯＲ回路２９
と、右８ビットシフト信号ＲＳ4を反転して出力するイ
ンバータ回路３１と、４入力ＮＯＲ回路２８と４入力Ｎ
ＯＲ回路２９とのＡＮＤ出力と、インバータ回路３１の
出力とについてＮＯＲをとる論理演算を行って出力する
２入力ＡＮＤ２入力ＮＯＲ回路３２と、２入力ＮＡＮＤ
２入力ＮＯＲ回路３２出力を反転して出力するインバー
タ回路３３とを有している。すなわち、８ビット検出回
路１６は、右８ビットシフト信号ＲＳ4が「１」であっ
て、８ビットシフト回路８において、８ビットの右シフ
トが実行され、かつ、８ビットシフト回路８に入力され
る出力データ（ｒ₆₃ｒ₆₂…ｒ₃ｒ₂ｒ₁ｒ₀）のうちの最下
位ビットデータｒ₀から８ビット目データｒ₇までのデー
タのうち少なくともいつのデータかが「１」であるとき
に、シフトアウトしたデータのなかに「１」が含まれる
ことを通知するためのスティッキー信号ＳＴ4を「０」
として出力する。

【００５９】１６ビット検出回路は１７は、図８に示す
ように、最下位ビットデータｓ₀から４ビット目データ
ｓ₃までのデータについてＮＯＲをとる論理演算を行っ
て出力する４入力ＮＯＲ回路３４と、５ビット目データ
ｓ₄から８ビット目データｓ₇までのデータについてＮＯ
Ｒをとる論理演算を行って出力する４入力ＮＯＲ回路３
５と、９ビット目データｓ₈から１２ビット目データｓ
₁₁までのデータについてＮＯＲをとる論理演算を行って
出力する４入力ＮＯＲ回路３６と、１３ビット目データ
ｓ₁₂から１６ビット目データｓ₁₅までのデータについて
ＮＯＲをとる論理演算を行って出力する４入力ＮＯＲ回
路３７と、４入力ＮＯＲ回路３４、３５、３６、３７の
出力についてＮＡＮＤをとる論理演算を行って出力する
４入力ＮＡＮＤ回路３８と、右１６ビットシフト信号Ｒ
Ｓ5と４入力ＮＡＮＤ回路３８の出力についてＮＡＮＤ
をとる論理演算を行って出力する４入力ＮＡＮＤ回路３
９とを有している。すなわち、１６ビット検出回路１７
は、右１６ビットシフト信号ＲＳ5が「１」であって、
１６ビットシフト回路９において、１６ビットの右シフ
トが実行され、かつ、１６ビットシフト回路９に入力さ
れる出力データ（ｓ₆₃ｓ₆₂…ｓ₃ｓ₂ｓ₁ｓ₀）のうちの最
下位ビットデータｓ₀から１６ビット目データｓ₁₅まで
のデータのうち少なくともいつのデータがが「１」であ
るときに、シフトアウトしたデータのなかに「１」が含
まれることを通知するためのスティッキー信号ＳＴ５を
「０」として出力する。

【００６０】３２ビット検出回路１８は、図９に示すよ
うに、４入力ＮＯＲ回路４１、４２、…、４８と、４入
力ＮＡＮＤ回路４９、５１と、２入力ＯＲ２入力ＮＡＮ
Ｄ回路５２とを有している。４入力ＮＯＲ回路４１は、
最下位ビットデータｔ₀から４ビット目データｔ₃までの
データについてＮＯＲをとる論理演算を行って出力す
る。４入力ＮＯＲ回路４２は、５ビット目データｔ₄か
ら８ビット目データｔ₇までのデータについてＮＯＲを
とる論理演算を行って出力する。４入力ＮＯＲ回路４３
は、９ビット目データｔ₈から１２ビット目データｔ₁₁
までのデータについてＮＯＲをとる論理演算を行って出
力する。４入力ＮＯＲ回路４４は、１３ビット目データ
ｔ₁₂から１６ビット目データｔ₁ ₅までのデータについて
ＮＯＲをとる論理演算を行って出力する。４入力ＮＯＲ
回路４５は、１７ビット目データｔ₁₆から２０ビット目
データｔ₁₉までのデータについてＮＯＲをとる論理演算
を行って出力する。４入力ＮＯＲ回路４６は、２１ビッ
ト目データｔ₂₀から２４ビット目データｔ₂₃までのデー
タについてＮＯＲをとる論理演算を行って出力する。４
入力ＮＯＲ回路４７は、２５ビット目データｔ₂₄から２
８ビット目データｔ₂₇までのデータについてＮＯＲをと
る論理演算を行って出力する。４入力ＮＯＲ回路４８
は、２９ビット目データｔ₂₈から３２ビット目データｔ
₃₁までのデータについてＮＯＲをとる論理演算を行って
出力する。

【００６１】４入力ＮＡＮＤ回路４９は、４入力ＮＯＲ
回路４１、４２、４３、４４の出力についてＮＡＮＤを
とる論理演算を行って出力する。４入力ＮＡＮＤ回路５
１は、４入力ＮＯＲ回路４５、４６、４７、４８の出力
についてＮＡＮＤをとる論理演算を行って出力する。２
入力ＯＲ２入力ＮＡＮＤ回路５２は、４入力ＮＡＮＤ回
路４９と４入力ＮＡＮＤ回路５１とのＯＲをとる論理演
算出力と、右３２ビットシフト信号ＲＳ6とのＮＡＮＤ
をとる論理演算を行う。すなわち、３２ビット検出回路
１８は、図９に示すように、右３２ビットシフト信号Ｒ
Ｓ6が「１」であって、３２ビットシフト回路１１にお
いて、３２ビットの右シフトが実行され、かつ、３２ビ
ットシフト回路１１に入力される出力データ（ｔ₆₃ｔ₆₂
…ｔ₃ｔ₂ｔ₁ｔ₀）のうちの最下位ビットデータｔ₀から
３２ビット目データｔ₃₁までのデータのうち少なくとも
いつのデータがが「１」であるときに、シフトアウトし
たデータのなかに「１」が含まれることを通知するため
のスティッキー信号ＳＴ６を「０」として出力する。

【００６２】中継出力回路１９は、図２に示すように、
スティッキー信号ＳＴ2とスティッキー信号ＳＴ3とにつ
いてＮＯＲをとる論理演算を行うＮＯＲ回路からなり、
スティッキー信号ＳＴ２とスティッキー信号ＳＴ1３と
の少なくともいずれか一方が「１」のときに、出力信号
ＳＴ123を「０」とする。集約出力回路２１は、図２に
示すように、中継出力回路１９の出力、スティッキー信
号ＳＴ４、５、６についてＮＡＮＤをとる論理演算を行
ってスティッキー信号ＳＴを出力する４入力ＮＡＮＤ回
路からなり、中継出力回路１９の出力信号ＳＴ123、ス
ティッキー信号ＳＴ４、５、６のうち、少なくともいず
れか１つが「０」のときに、スティッキー信号ＳＴOUT
を「１」として出力する。

【００６３】なお、この例では、「「１」のシフトアウ
トあり」が、前段側（例えば１ビット検出回路１３）で
検出される場合には、前段側の検出回路が直接に最終段
の集約出力回路２１に接続されるよりも、集約出力回路
２１からの信号出力に、若干の遅延が生じるものの、例
えば「「１」のシフトアウトなし」の場合は、その確定
は、３２ビット検出回路１８からの出力が確定した後に
なされるので、３２ビット検出回路１８の出力確定のタ
イミングに略合わせるように、例えばスティッキー信号
ＳＴ2を中継出力回路１９を経由させている。この例で
は、このようにして、各スティッキー信号が集約出力回
路２１から出力されるまでの論理段数を４段として、シ
フトアウト検出処理に係る時間をシフト量にかかわらず
揃えるように構成されている。さらに、例えば、前段側
の検出回路（例えば１ビット検出回路１３）を構成する
論理回路のトランジスタのサイズを、後段側（例えば３
２ビット検出回路１８）のトランジスタのサイズに比べ
て小さくして演算処理時間を後段側に合わせる代わり
に、全体のサイズの縮小化を図っている。また、複合ゲ
ートの場合は、トランジスタのサイズを比較的大きくし
て演算処理時間の高速化を図っている。

【００６４】次に、この例のシフト回路１及びシフトア
ウト検出回路２の動作について説明する。例えば、３ビ
ット右へシフトさせる場合で、仮数（ａ₆₃ａ₆₂…ａ₃ａ₂
ａ₁ａ₀）の最下位ビットデータａ₀、２ビット目データ
ａ₁、３ビット目データａ₂が共に「１」のときの動作に
ついて説明する。まず、図１、図２、及び図１０（ａ）
に示すように、シフト回路１に仮数（ａ ₆₃ａ₆₂…ａ₃ａ₂
ａ₁ａ₀）が入力される。比較減算回路３は、右１ビット
シフト信号ＲＳ1及び右２ビットシフト信号ＲＳ2のみ
「１」とし、桁合せシフト回路１及びシフトアウト検出
回路２に与える。

【００６５】１ビットシフト回路５において、「１」状
態の右１ビットシフト信号ＲＳ1を受け取ると、例え
ば、マルチプレクサ回路５₀では、クロックインバータ
回路５₀ａのみ導通状態となって、右シフトデータ（ａ
_R63ａ_R62…ａ_R3ａ_R2ａ_R1ａ_R0）のうちの最下位ビットデ
ータａ_R0が反転されてクロックインバータ回路５₀ａか
ら出力され、さらにインバータ回路５₀ｈによって再び
反転されて最下位ビットデータａ_R0に戻され、２ビット
シフト回路６のマルチプレクサ回路６₀へ送出される。
マルチプレクサ回路５₁、５₂、…、５₆₃においても同様
に、右シフトデータ（ａ_R63ａ_R62…ａ_R3ａ_R2ａ_R1ａ_R0）
の対応するビットのデータが選択され、右シフトデータ
（ａ_R63ａ_R62…ａ_R3ａ_R2ａ_R1ａ_R0）（＝（０ａ₆₃ａ₆₂…
ａ₃ａ₂ａ₁））が、図１０（ｂ）に示すように、１ビッ
ト右シフトされた出力データ（ｐ₆₃ｐ₆₂…ｐ₃ｐ₂ｐ
₁ｐ₀）として、２ビットシフト回路６へ送出される。

【００６６】２ビットシフト回路６においては、「１」
状態の右２ビットシフト信号ＲＳ2を受け取ると、例え
ば、マルチプレクサ回路６₀では、クロックインバータ
回路６₀ａのみ導通状態となって、右シフトデータ（ｐ
_R63ｐ_R62…ｐ_R3ｐ_R2ｐ_R1ｐ_R0）のうちの最下位ビットデ
ータｐ_R0が反転されてクロックインバータ回路６₀ａか
ら出力され、さらにインバータ回路６₀ｈによって再び
反転されて最下位ビットデータｐ_R0に戻され、４ビット
シフト回路７のマルチプレクサ回路７₀へ送出される。
マルチプレクサ回路６₁、６₂、…、６₆₃においても同様
に、右シフトデータ（ｐ_R63ｐ_R62…ｐ_R3ｐ_R2ｐ_R1ｐ_R0）
の対応するビットのデータが選択され、右シフトデータ
（ｐ_R63ｐ_R62…ｐ_R3ｐ_R2ｐ_R1ｐ_R0）（＝（０００ａ₆₃ａ
₆₂…ａ₃））が、図１０（ｃ）に示すように、３ビット
右シフトされた出力データ（ｑ₆₃ｑ₆₂…ｑ₃ｑ₂ｑ₁ｑ₀）
として、４ビットシフト回路７へ送出される。

【００６７】４ビットシフト回路７においては、例え
ば、マルチプレクサ回路７₀では、クロックインバータ
回路７₀ｃのみ導通状態となって、出力データ（ｑ₆₃ｑ
₆₂…ｑ₃ｑ₂ｑ₁ｑ₀）のうちの最下位ビットデータｑ₀が
反転されてクロックインバータ回路７₀ａから出力さ
れ、さらにインバータ回路７₀ｈによって再び反転され
て最下位ビットデータｑ₀に戻され、８ビットシフト回
路８のマルチプレクサ回路８₀へ送出される。マルチプ
レクサ回路７₁、７₂、…、７₆₃においても同様に、出力
データ（ｑ₆₃ｑ₆₂…ｑ₃ｑ₂ｑ₁ｑ₀）の対応するビットの
データが選択され、出力データ（ｑ₆₃ｑ₆₂…ｑ₃ｑ₂ｑ₁
ｑ₀）が、出力データ（ｒ₆₃ｒ₆₂…ｒ₃ｒ₂ｒ₁ｒ₀）とし
て、８ビットシフト回路８へ送出される。

【００６８】８ビットシフト回路８、１６ビットシフト
回路９及び３２ビットシフト回路１１においても、例え
ばマルチプレクサ回路８₀（９₀、１１₀）では、クロッ
クインバータ回路８₀ｃ（９₀ｃ、１１₀ｃ）のみ導通状
態となるので、（（ｒ₆₃ｒ₆₂…ｒ₃ｒ₂ｒ₁ｒ₀）＝（ｓ₆₃
ｓ₆₂…ｓ₃ｓ₂ｓ₁ｓ₀）＝（ｔ₆₃ｔ₆₂…ｔ₃ｔ₂ｔ₁ｔ₀））
が成り立ち、３２ビットシフト回路１１からの出力デー
タ（ｂ₆₃ｂ₆₂…ｂ₃ｂ₂ｂ₁ｂ₀）は、この桁合せシフト回
路１に入力された仮数（ａ₆₃ａ₆₂…ａ₃ａ₂ａ₁ａ₀）が３
ビット右シフトされたデータとなる。

【００６９】一方、シフトアウト検出回路４において
は、図１及び図２に示すように、１ビット検出回路１３
が、右１ビットシフト信号ＲＳ1と、仮数（ａ₆₃ａ₆₂…
ａ₃ａ₂ａ₁ａ₀）のうちの最下位ビットデータａ₀が共に
「１」であるときに、スティッキー信号ＳＴ１を「０」
として出力する。この例では、（ａ₀＝１）としたの
で、「０」状態のスティッキー信号ＳＴ１が４ビット検
出回路１５へ送出される。また、２ビット検出回路１４
においては、右２ビットシフト信号ＲＳ2が「１」であ
り、出力データ（ｐ₆₃ｐ₆₂…ｐ₃ｐ₂ｐ₁ｐ₀）のうちの最
下位ビットデータｐ₀と２ビット目データｐ₁との少なく
ともいずれか一方が「１」であるときに、スティッキー
信号ＳＴ２を「１」として出力する。この例では、
（（ｐ₆₃ｐ₆₂…ｐ₃ｐ₂ｐ₁ｐ₀）＝（ａ_R63ａ_R62…ａ_R3ａ
_R2ａ_R1ａ _R0）＝（０ａ₆₃ａ₆₂…ａ₃ａ₂ａ₁））であり、
（ａ₁＝ａ₂＝１）であるので、（ｐ₁＝ｐ₀＝１）とな
る。したがって、２ビット検出回路１４は、「１」状態
のスティッキー信号ＳＴ2を中継出力回路１９へ送出す
る。

【００７０】４ビット検出回路１５においては、右４ビ
ットシフト信号ＲＳ3が「１」であり、４ビットシフト
回路７に入力される出力データ（ｑ₆₃ｑ₆₂…ｑ₃ｑ₂ｑ₁
ｑ₀）のうちの最下位ビットデータｑ₀から４ビット目デ
ータｑ₃までのデータのうち少なくともいつのデータが
「１」であるか、または、スティッキー信号ＳＴ１が
「０」のときに、スティッキー信号ＳＴ13を「１」とし
て出力する。この例では、右４ビットシフト信号ＲＳ3
は「０」であるが、スティッキー信号ＳＴ１が「０」で
あるので、スティッキー信号ＳＴ1３を「１」として出
力する。中継出力回路１９では、スティッキー信号ＳＴ
２とスティッキー信号ＳＴ３との少なくともいずれか一
方が「１」のときに、出力信号ＳＴ123を「０」とす
る。この例では、スティッキー信号ＳＴ２とスティッキ
ー信号ＳＴ1３とは、共に「１」であるので、「０」状
態の出力信号ＳＴ123を出力回路２１へ送出する。

【００７１】８ビット検出回路１６では、右８ビットシ
フト信号ＲＳ4が「１」であり、出力データ（ｒ₆₃ｒ₆₂
…ｒ₃ｒ₂ｒ₁ｒ₀）のうちの最下位ビットデータｒ₀から
８ビット目データｒ₇までのデータのうち少なくとも１
つのデータが「１」であるときに、スティッキー信号Ｓ
Ｔ4を「０」として出力する。この例では、右８ビット
シフト信号ＲＳ4が「１」であるので、「１」状態のス
ティッキー信号ＳＴ4を集約出力回路２１へ送出する。
１６ビット検出回路１７では、右１６ビットシフト信号
ＲＳ5が「１」であり、出力データ（ｓ₆₃ｓ₆₂…ｓ₃ｓ₂
ｓ₁ｓ₀）のうちの最下位ビットデータｓ₀から１６ビッ
ト目データｓ₁₅までのデータのうち少なくともいつのデ
ータが「１」であるときに、スティッキー信号ＳＴ５を
「０」として出力する。この例では、右１６ビットシフ
ト信号ＲＳ5が「０」であるので、「１」状態のスティ
ッキー信号ＳＴ５を出力回路２１へ送出する。

【００７２】３２ビット検出回路１８では、右３２ビッ
トシフト信号ＲＳ6が「１」であり、出力データ（ｔ₆₃
ｔ₆₂…ｔ₃ｔ₂ｔ₁ｔ₀）のうちの最下位ビットデータｔ₀
から３２ビット目データｔ₃₁までのデータのうち少なく
ともいつのデータがが「１」であるときに、スティッキ
ー信号ＳＴ６を「０」として出力する。この例では、右
３２ビットシフト信号ＲＳ6が「０」であるので、
「１」状態のスティッキー信号ＳＴ6を集約出力回路２
１へ送出する。集約出力回路２１は、中継出力回路１９
からの出力信号ＳＴ123、スティッキー信号ＳＴ4、ＳＴ
5、ＳＴ6のうち、少なくともいずれか１つが「０」のと
きに、スティッキー信号ＳＴOUTを「１」として出力す
る。この例では、中継出力回路１９からの出力信号ＳＴ
123が「０」であるので、シフト回路１におけるシフト
処理過程で、「１」のシフトアウトが検出されたことを
示す「１」状態のスティッキー信号ＳＴOUTを丸め処理
回路４へ送出する。

【００７３】なお、上位方向へのシフト（左シフト）も
上述した右シフトと同様に実行される。この左シフト処
理は、例えば、減算処理を行った場合に、整数部が
「０」となったときの正規化シフトや、桁合せシフトを
行う場合でも、一旦上位方向への所定のシフト量左シフ
トを行ってシフト回路１から出力した後に、出力したデ
ータを再び入力して下位方向への右シフトを行って、任
意のシフト量の右シフトを行うようなときに、なされ
る。

【００７４】次に、この例のシフト回路１及びシフトア
ウト検出回路２を用いた浮動小数点加減算回路６１につ
いて説明する。浮動小数点加減算回路（浮動小数点演算
回路）６１は、図１１に示すように、指数Ｅ1，Ｅ2の大
小を判断する比較減算回路６２と、桁合せシフト回路６
３と、シフトアウト検出回路６４と、丸め処理回路６５
と、仮数加減算回路６６と、正規化シフト回路６７と、
シフトアウト検出回路６８と、丸め処理回路６９と、指
数増減回路７１とを備えている。比較減算回路６２は、
２つの浮動小数点数Ｘ1、Ｘ2が入力されて、例えば浮動
小数点数Ｘ1と浮動小数点数Ｘ2との加算結果（和）Ｘ3
（＝Ｘ1＋Ｘ2）を出力する回路であり、浮動小数点数Ｘ
1、Ｘ2の指数Ｅ1，Ｅ2が入力され指数Ｅ1，Ｅ2の大小を
判断する。桁合せシフト回路６３は、指数が小さい方の
浮動小数点数の仮数を下位方向にシフトして桁を合わせ
る。シフトアウト検出回路６４は、シフトアウトするデ
ータのなかに１つでも「１」が含まれる否か調べる。丸
め処理回路６５は、シフトしたデータを所定の丸め処理
方法でフォーマットの桁数まで縮める。仮数加減算回路
６６は、仮数の加減算を行う。

【００７５】正規化シフト回路６７は、加減算結果の正
規化を行う。シフトアウト検出回路６８は、正規化の結
果、シフトアウトするデータがあり、かつシフトアウト
するデータのなかに１つでも「１」が含まれる否か調べ
る。丸め処理回路６９は、シフトしたデータを所定の丸
め処理方法でフォーマットの桁数まで縮める。指数増減
回路７１は、正規化シフト量に基づいて指数を補正す
る。ここで、桁合せシフト回路６３及びシフトアウト検
出回路６４、正規化シフト回路６７及びシフトアウト検
出回路６８としては、上述したシフト回路１及びシフト
アウト検出回路２が用いられる。

【００７６】次に、この例の浮動小数点数加減算回路６
１の動作について説明する。まず、比較減算回路６２
は、２つの浮動小数点数Ｘ1、Ｘ2の指数Ｅ1，Ｅ2が入力
されると、指数Ｅ1，Ｅ2の大小を判断し、差分（Ｅ1−
Ｅ2）または（Ｅ2−Ｅ1）を算出して、比較信号及び桁
合せシフト量信号を出力する。桁合せシフト回路６３
は、浮動小数点数Ｘ1、Ｘ2の仮数Ｆ1，Ｆ2と、比較信号
及び桁合せシフト量信号とが入力されると、比較信号及
び桁合せシフト量信号に基づいて、指数Ｅ1，Ｅ2を大き
い方の値に一致させ、指数の小さい方の仮数を指数部の
差分だけ下位方向にシフトする。

【００７７】桁合せシフト回路６３には、仮数Ｆ1，Ｆ2
のうち、指数の小さい方の仮数が入力され、例えば６４
ビットの場合、Ｆ1（Ｆ2）＝（ａ₆₃ａ₆₂…ａ₃ａ₂ａ
₁ａ₀）を構成する各桁のデータａ₆₃、ａ₆₂、…、ａ₃、
ａ₂、ａ₁、ａ₀がそれぞれ入力される。シフトアウト検
出回路６４は、桁合せシフト回路６３においてシフト処
理した結果、シフトアウトするデータのなかに少なくと
も１つの「１」が含まれる場合に、丸め処理判定を促す
スティッキー信号ＳＴOUTを「１」として出力する。こ
こで、シフトアウト検出回路６４から出力されるスティ
ッキー信号ＳＴOUTは、浮動小数点演算の桁合わせによ
って生じるデータ補正の是非の判断のために用いられ
る。

【００７８】丸め処理回路６５は、桁合せシフト回路６
３において得られた演算結果を、シフトアウト検出回路
６４から出力されたスティッキー信号ＳＴOUTとシフト
アウトするデータと基づいて、所定の丸め処理方法でフ
ォーマットの桁数（この例では、６４桁）まで縮める。
ここで、丸め処理回路６５は、スティッキー信号ＳＴOU
Tを受け取って、丸め処理方法の判定処理を開始した後
に、桁合せシフト回路６３からシフト処理結果を受け取
って、所定の丸め処理を行う。丸め処理回路６５は、累
積誤差を低減するために、スティッキー信号ＳＴOUT、
とシフトアウトするデータに基づいて、例えば、近傍の
値に向かって丸める、０に向かって丸める、正の無限大
に向かって丸める、負の無限大に向かって丸める等の丸
め処理方法の中から適切な丸め処理方法を選択し、実行
する。

【００７９】仮数加減算回路６６は、丸め処理回路６５
によって丸め処理された桁合せ後の仮数の加減算を行
う。正規化シフト回路６７は、仮数加減算回路６６にお
いて得られた加減算結果の最上位「１」の桁から整数部
までの桁数を正規化シフト量として計算し、この正規化
シフト量だけシフトする。シフトアウト検出回路６８
は、正規化シフト回路６７においてシフト処理した結
果、シフトアウトするデータのなかに少なくとも１つの
「１」が含まれる場合に、丸め処理判定を促すスティッ
キー信号ＳＴOUTを出力する。ここで、シフトアウト検
出回路６８から出力されるスティッキー信号ＳＴOUT
は、浮動小数点演算の桁合わせによって生じるデータ補
正の是非の判断のために用いられる。

【００８０】丸め処理回路６９は、正規化シフト回路６
７において得られた演算結果を、シフトアウト検出回路
６８から出力されたスティッキー信号ＳＴOUTとシフト
アウトするデータに基づいて、所定の丸め処理方法でフ
ォーマットの桁数まで縮める。ここで、丸め処理回路６
９は、スティッキー信号ＳＴOUTを受け取って、丸め処
理方法の判定処理を開始した後に、正規化シフト回路６
７桁合せシフト回路３からシフト処理結果を受け取っ
て、所定の丸め処理を行う。指数増減回路７１は、正規
化シフト回路６７において得られた正規化シフト量に基
づいて指数を補正し、演算結果Ｘ3（＝Ｘ1＋Ｘ2）の指
数Ｅ3を出力する。

【００８１】このように、この例の構成によれば、１ビ
ット検出回路１３、２ビット検出回路１４、４ビット検
出回路１５、８ビット検出回路１６、１６ビット検出回
路１７、３２ビット検出回路１８から出力されたスティ
ッキー信号ＳＴ1、ＳＴ2、…、ＳＴ6は、直接か、また
は中継出力回路１９（スティッキー信号ＳＴ1は、４ビ
ット検出回路１５も）を経由するのみで、集約出力回路
２１に集められ、最終出力としてのスティッキー信号Ｓ
ＴOUTが出力される。例えば、スティッキー信号ＳＴ1
（ＳＴ2、ＳＴ3、…、ＳＴ6）が通過する論理段数は、
従来技術の１３段に対し、シフト量にかかわらず、４段
に相当する段数となる。このため、従来技術の場合のよ
うに例えば「１」のスティッキー信号Ｓ1を、全部の２
入力セレクタ１２２、１２３、…、１２７を経由して出
力して生じる無用な遅延が、低減されるために、高速
に、「１」のシフトアウト（丸め）の発生を検出し、桁
合せシフト回路６３（正規化シフト回路６７）からのシ
フトデータの出力前に、丸め処理回路６５（６９）へ、
「１」のシフトアウトの発生を知らせるスティッキー信
号ＳＴOUTを送ることができる。したがって、浮動小数
点加減算回路６１の動作速度の向上に寄与することがで
きる。

【００８２】また、集約出力回路２１は、４入力のＮＡ
ＮＤ回路が用いられるので、例えば６入力のＮＡＮＤ回
路に比べ、演算処理に要する時間を若干短縮することが
できる。また、前段側の検出回路（例えば１ビットシフ
ト回路１３）を構成する論理回路のトランジスタのサイ
ズを、後段側（例えば３２ビット検出回路１８）のトラ
ンジスタのサイズに比べて小さくすることによって、平
均的な演算処理時間の短縮化を図りつつ、シフト回路及
びシフトアウト検出回路全体のサイズの縮小化を達成す
ることができる。

【００８３】◇第２実施例図１２は、この発明の第２実
施例であるシフト回路を構成するマルチプレクサ回路の
構成を示す回路図である。この例が上述した第１実施例
と異なるところは、１ビットシフト回路１及び２ビット
シフト回路２を纏めて、１ビット、２ビットまたは３ビ
ットのシフトを１つの可変シフト回路で実行するように
構成した点である。これ以外の構成は、上述した第１実
施例と略同一であるので、その説明を簡単に行う。

【００８４】この可変シフト回路は、６４ビット分のマ
ルチプレクサ回路８１₀、８１₁、…、８１₆₃からなり、
例えば、最下位ビットに対応するマルチプレクサ回路８
１₀は、図１２に示すように、クロックインバータ回路
８１₀ａ、８１₀ｂ、８１₀ｃ、８１₀ｄ、８１₀ｅ、８１₀
ｆ、８１₀ｇと、２入力ＮＡＮＤ回路８１₀ｈ、８１
₀ｊ、８１₀ｍ、８１₀ｐと、インバータ回路８１₀ｉ、８
１₀ｋ、８１₀ｌ、８１₀ｎ、８１₀Ｏ、８１₀ｑ、８１
₀ｒ、８１₀ｓ、８１₀ｕ、８１₀ｖと、ＮＯＲ回路８１ ₀
ｔとを有している。クロックインバータ回路８１₀ａ、
８１₀ｂ、８１₀ｃ、８１₀ｄ、８１₀ｅ、８１₀ｆ、８１₀
ｇは、２つの制御端子φ1、φ2に入力される制御信号の
状態に応じて、導通状態となって入力信号を反転出力し
たり、遮断状態となって入力信号の通過を阻止する。２
入力ＮＡＮＤ回路８１₀ｈは、右１ビットシフト信号Ｒ
Ｓ1及び右２ビットシフト信号ＲＳ2を受け取って、両者
のＮＡＮＤをとり結果を出力する。インバータ回路８１
₀ｉは、２入力ＮＡＮＤ回路８１₀ｈの出力を反転出力す
る。２入力ＮＡＮＤ回路８１₀ｊは、左１ビットシフト
信号ＬＳ1及び左２ビットシフト信号ＬＳ2を受け取っ
て、両者のＮＡＮＤをとり結果を出力する。インバータ
回路８１₀ｋは、２入力ＮＡＮＤ回路８１₀ｊの出力を反
転出力する。インバータ回路８１₀ｌは、右１ビットシ
フト信号ＲＳ1を反転出力する。２入力ＮＡＮＤ回路８
１₀ｍは、インバータ回路８１₀ｌの出力及び右２ビット
シフト信号ＲＳ2を受け取って、両者のＮＡＮＤをとり
結果を出力する。インバータ回路８１₀ｎは、２入力Ｎ
ＡＮＤ回路８１₀ｍの出力を反転出力する。インバータ
回路８１₀Ｏは、左１ビットシフト信号ＬＳ1を受け取っ
て反転出力する。

【００８５】２入力ＮＡＮＤ回路８１₀ｐは、インバー
タ回路８１₀Ｏの出力及び左２ビットシフト信号ＬＳ2を
受け取って、両者のＮＡＮＤをとり結果を出力する。イ
ンバータ回路８１₀ｑは、２入力ＮＡＮＤ回路８１₀ｐの
出力を反転出力する。インバータ回路８１₀ｒは、右１
ビットシフト信号ＲＳ1を受け取って反転させてクロッ
クインバータ回路８１₀ｅの制御端子φ2に与える。イン
バータ回路８１₀ｓは、左１ビットシフト信号ＬＳ1を受
け取って反転させてクロックインバータ回路８１₀ｆの
制御端子φ2に与える。ＮＯＲ回路８１₀ｔは、右１ビッ
トシフト信号ＲＳ1と左１ビットシフト信号ＲＬ1と右２
ビットシフト信号ＲＳ2と左２ビットシフト信号ＬＳ2と
を受け取り、４者が全て「０」状態のときのみ「１」状
態の非選択信号を出力する。インバータ回路８１₀ｕ
は、ＮＯＲ回路８１₀ｔの出力信号を受け取って反転さ
せて、クロックインバータ回路８１₀ｇの制御端子φ2に
与える。インバータ回路８１₀ｖは、クロックインバー
タ回路８１₀ａ、８１₀ｂ、８１₀ｃ、８１₀ｄ、８１
₀ｅ、８１₀ｆ、８１₀ｇのいずれか１つからの出力信号
を反転させて出力する。

【００８６】ここで、クロックインバータ回路８１₀ａ
の制御端子φ1、φ2には、それぞれ、インバータ回路８
１₀ｉ、２入力ＮＡＮＤ回路８１₀ｈからの出力信号が入
力される。また、クロックインバータ回路８１₀ｂの制
御端子φ1、φ2には、それぞれ、インバータ回路８１₀
ｋ、２入力ＮＡＮＤ回路８１₀ｊからの出力信号が入力
される。また、クロックインバータ回路８１₀ｃの制御
端子φ1、φ2には、それぞれ、インバータ回路８１
₀ｎ、２入力ＮＡＮＤ回路８１₀ｍからの出力信号が入力
される。また、クロックインバータ回路８１₀ｄの制御
端子φ1、φ2には、それぞれ、インバータ回路８１
₀ｑ、２入力ＮＡＮＤ回路８１₀ｐからの出力信号が入力
される。また、クロックインバータ回路８１₀ｅの制御
端子φ1、φ2には、それぞれ、右１ビットシフト信号Ｒ
Ｓ1、インバータ回路８１₀ｒからの出力信号が入力され
る。また、クロックインバータ回路８１₀ｆの制御端子
φ1、φ2には、それぞれ、左１ビットシフト信号ＬＳ
1、インバータ回路８１₀ｓからの出力信号が入力され
る。また、クロックインバータ回路８１₀ｇの制御端子
φ1、φ2には、それぞれ、ＮＯＲ回路８１₀ｔ、インバ
ータ回路８１₀ｕからの出力信号が入力される。

【００８７】次に、このマルチプレクサ回路８１₀の動
作について説明する。まず、右１ビットシフト信号ＲＳ
1と右２ビットシフト信号ＲＳ2のみを同時に受け取った
場合は、２入力ＮＡＮＤ回路８１₀ｈの出力が「０」と
なり、クロックインバータ回路８１₀ａの制御端子φ1、
φ2には、それぞれ、「１」、「０」が入力されて、ク
ロックインバータ回路８１₀ａのみが導通状態となり、
仮数の最下位ビットデータａ₀が右３ビットシフトされ
たデータａ_3R0が、クロックインバータ回路８１₀ａを通
過して、インバータ回路８１₀ｖから出力される。ま
た、左１ビットシフト信号ＬＳ1と左２ビットシフト信
号ＬＳ2のみを同時に受け取った場合は、２入力ＮＡＮ
Ｄ回路８１₀ｊの出力が「０」となり、クロックインバ
ータ回路８１₀ｂの制御端子φ1、φ2には、それぞれ、
「１」、「０」が入力されて、クロックインバータ回路
８１₀ｂのみが導通状態となり、仮数の最下位ビットデ
ータａ₀が左３ビットシフトされたデータａ_3L0が、クロ
ックインバータ回路８１₀ｂを通過して、インバータ回
路８１₀ｖから出力される。また、右２ビットシフト信
号ＲＳ2のみを受け取った場合は、２入力ＮＡＮＤ回路
８１₀ｍの出力が「０」となり、クロックインバータ回
路８１0ｃの制御端子φ1、φ2には、それぞれ、
「１」、「０」が入力されて、クロックインバータ回路
８１₀ｃのみが導通状態となり、仮数の最下位ビットデ
ータａ₀が右２ビットシフトされたデータａ_2R0が、クロ
ックインバータ回路８１₀ｃを通過して、インバータ回
路８１₀ｖから出力される。

【００８８】また、左２ビットシフト信号ＬＳ2のみを
受け取った場合は、２入力ＮＡＮＤ回路８１₀ｐの出力
が「０」となり、クロックインバータ回路８１₀ｄの制
御端子φ1、φ2には、それぞれ、「１」、「０」が入力
されて、クロックインバータ回路８１₀ｄのみが導通状
態となり、仮数の最下位ビットデータａ₀が左２ビット
シフトされたデータａ_2L0が、クロックインバータ回路
８１₀ｄを通過して、インバータ回路８１₀ｖから出力さ
れる。また、右１ビットシフト信号ＲＳ1のみを受け取
った場合は、クロックインバータ回路８１₀ｅの制御端
子φ1、φ2には、それぞれ、「１」、「０」が入力され
て、クロックインバータ回路８１₀ｅのみが導通状態と
なり、仮数の最下位ビットデータａ₀が右１ビットシフ
トされたデータａ_R0が、クロックインバータ回路８１₀
ｅを通過して、インバータ回路８１₀ｖから出力され
る。

【００８９】また、左１ビットシフト信号ＬＳ1のみを
受け取った場合は、クロックインバータ回路８１₀ｆの
制御端子φ1、φ2には、それぞれ、「１」、「０」が入
力されて、クロックインバータ回路８１₀ｆのみが導通
状態となり、仮数の最下位ビットデータａ₀が左１ビッ
トシフトされたデータａ_L0が、クロックインバータ回路
８１₀ｆを通過して、インバータ回路８１₀ｖから出力さ
れるまた、右１ビットシフト信号ＲＳ1、右２ビットシ
フト信号ＲＳ2、左１ビットシフト信号ＬＳ1、左２ビッ
トシフト信号ＬＳ2のうち、いずれの信号も受け取らな
かった場合は、ＮＯＲ回路８１₀ｔからは「１」状態の
非選択信号が出力され、クロックインバータ回路８１₀
ｇの制御端子φ1、φ2には、それぞれ、「１」、「０」
が入力されて、クロックインバータ回路８１₀ｇのみが
導通状態となり、仮数の最下位ビットデータａ₀がこの
まま、クロックインバータ回路８１₀ｇを通過して、イ
ンバータ回路８１₀ｖから出力される２ビット目以上も
同様にして、所定のシフト量シフトされ、仮数（ａ₆₃ａ
₆₂…ａ₃ａ₂ａ₁ａ₀）のシフト処理が行われる。

【００９０】この例の構成によれば、可変シフト回路、
４ビット検出回路１５、８ビット検出回路１６、１６ビ
ット検出回路１７、３２ビット検出回路１８から出力さ
れたスティッキー信号は、直接か、または中継出力回路
１９を経由するのみで、集約出力回路２１に集められ、
最終出力としてのスティッキー信号ＳＴOUTが出力され
る。したがって、スティッキー信号ＳＴOUTを、丸め処
理回路６５（６９）へ高速に送ることができ、浮動小数
点加減算回路６１の動作速度の向上に寄与することがで
きる。また、例えば、マルチプレクサ回路８１₀におけ
る論理段数を、マルチプレクサ回路５₀、６₀を用いた場
合に比べ、４段から２段へ低減させることができるの
で、シフト処理を高速化することができる。

【００９１】◇第３実施例図１３は、この発明の第３実
施例であるシフト回路及びシフトアウト検出回路の電気
的構成を示すブロック図、また、図１４は、同シフトア
ウト検出回路を構成する４ビット検出回路及び２ビット
検出回路の電気的構成を示す回路図である。この例が上
述した第１実施例と異なるところは、各ビットシフト回
路のシフト量が入力側から降順に並べられるように、３
２ビットシフト回路から順に配置した点である。

【００９２】シフト回路３２は、図１３に示すように、
比較減算回路３から、例えば「１」の右３２ビットシフ
ト信号ＲＳ6を受け取った場合に、仮数（ａ₆₃ａ₆₂…ａ₃
ａ₂ａ₁ａ₀）を３２ビット右シフトさせる３２ビットシ
フト回路８３と、「１」の右１６ビットシフト信号ＲＳ
5を受け取った場合に、３２ビットシフト回路８３の出
力データを１６ビット右シフトさせる１６ビットシフト
回路８４と、「１」の右８ビットシフト信号ＲＳ4を受
け取った場合に、１６ビットシフト回路８４の出力デー
タを８ビット右シフトさせる８ビットシフト回路８５
と、「１」の右４ビットシフト信号ＲＳ3を受け取った
場合に、８ビットシフト回路８５の出力データを４ビッ
ト右シフトさせる４ビットシフト回路８６と、「１」の
右２ビットシフト信号ＲＳ2を受け取った場合に、４ビ
ットシフト回路８６の出力データを２ビット右シフトさ
せる２ビットシフト回路８７と、「１」の右１ビットシ
フト信号ＲＳ1を受け取った場合に、２ビットシフト回
路８７の出力データを１ビット右シフトさせる１ビット
シフト回路８８とを有している。

【００９３】シフトアウト検出回路８９は、図１３に示
すように、３２ビットシフト回路８３におけるシフト処
理の結果、「１」がシフトアウトしたことを検出する３
２ビット検出回路９０と、１６ビットシフト回路８４に
おけるシフト処理の結果、「１」がシフトアウトしたこ
とを検出する１６ビット検出回路９１と、８ビットシフ
ト回路８５におけるシフト処理の結果、「１」がシフト
アウトしたことを検出する８ビット検出回路９２と、４
ビットシフト回路８６におけるシフト処理の結果、
「１」がシフトアウトしたことを検出する４ビット検出
回路９３と、２ビットシフト回路８７におけるシフト処
理の結果、「１」がシフトアウトしたことを検出する２
ビット検出回路９４と、１ビットシフト回路８８におけ
るシフト処理の結果、「１」がシフトアウトしたことを
検出する１ビット検出回路９５と、１ビットシフト回路
８８、２ビットシフト回路８７、４ビットシフト回路８
６、８ビットシフト回路８５、１６ビットシフト回路８
４、３２ビットシフト回路８３のいずれか１つで「１」
がシフトアウトしたことを検出し、スティッキー信号Ｓ
ＴOUTを出力する集約出力回路９６とを有している。

【００９４】なお、この例では、図１３及び図１４に示
すように、４ビット検出回路９３から出力されるスティ
ッキー信号ＳＴ3は、一旦２ビット検出回路９４に入力
され、２ビット検出回路９４は、スティッキー信号ＳＴ
3が「１」か、または、２ビットシフト回路８７で
「１」がシフトアウトしたことを検出したときに、ステ
ィッキー信号ＳＴ23を「０」として出力する。ここで、
４ビット検出回路９３は、図１４に示すように、最下位
ビットデータから４ビットデータまでのデータについて
ＮＯＲをとる論理演算を行って出力する４入力ＮＯＲ回
路９３ａと、右４ビットシフト信号ＲＳ3を反転して出
力するインバータ回路９３ｂと、インバータ回路９３ｂ
の出力と４入力ＮＯＲ回路９３ｃの出力とのＮＯＲをと
って、スティッキー信号ＳＴ3を出力するＮＯＲ回路９
３ｃとを有している。また、２ビット検出回路９４は、
図１４に示すように、最下位ビットデータと２ビット目
データとのＯＲ出力と、右２ビットシフト信号ＲＳ2と
についてＮＡＮＤをとる論理演算を行って出力する２入
力ＯＲ２入力ＮＡＮＤ回路９４ａと、２入力ＯＲ２入力
ＮＡＮＤ回路９４ａの出力を反転するインバータ回路９
４ｂと、インバータ回路９４ｂの出力とスティッキー信
号ＳＴ3とについてＮＯＲをとる論理演算を行って、ス
ティッキー信号ＳＴ23を出力する２入力ＮＯＲ回路９４
ｃとを有している。

【００９５】この例のシフト回路８２及びシフトアウト
検出回路８９の動作については、各ビットシフト回路を
組み合わせて動作させた場合に、１つのビットシフト回
路でシフトさせるシフト量の順序が異なる以外は、第１
実施例の動作と略同一であるので、その説明を省略す
る。

【００９６】この例の構成によれば、３２ビット検出回
路９０、１６ビット検出回路９１、８ビットシフ検出回
路９２、２ビット検出回路９４、１ビット検出回路９５
から出力されたスティッキー信号は直接に、また、４ビ
ット検出回路９３から出力されたスティッキー信号のみ
２ビット検出回路９４を経由して、集約出力回路９６に
集められ、最終出力としてのスティッキー信号ＳＴOUT
が出力される。したがって、スティッキー信号ＳＴOUT
を、丸め処理回路６５（６９）へ高速に送ることがで
き、浮動小数点加減算回路６１の動作速度の向上に寄与
することができる。また、各ビットシフト回路は、入力
側から３２ビットシフト回路８３、１６ビットシフト回
路８４、８ビットシフト回路８５、４ビットシフト回路
８６、２ビットシフト回路８７、１ビットシフト回路８
８の順に、すなわち、シフト量の多い順に配列されてい
るので、例えば右３２ビットシフト信号ＲＳ6が「１」
である場合に、３２ビットシフト回路８３に対応する３
２ビット検出回路９０において、演算処理結果を第１実
施例の場合よりも早いタイミングで出力することができ
る。

【００９７】以上、この発明の実施例を図面を参照して
詳述してきたが、具体的な構成はこの実施例に限られる
ものではなく、この発明の要旨を逸脱しない範囲の設計
の変更等があってもこの発明に含まれる。例えば、上述
した実施例では、マルチプレクサ回路５₀等をクロック
インバータ回路５₀ａ、５₀ｂ、５₀ｃを用いて構成する
場合について述べたが、図１５に示すように、クロック
インバータ回路に代えてＮＡＮＤ回路を用い、例えばマ
ルチプレクサ回路５₀に代えて、マルチプレクサ回路９
７₀を、右１ビットシフト信号ＲＳ1と右１ビットシフト
データａ_R0とのＮＡＮＤをとって演算結果を出力するＮ
ＡＮＤ回路９７₀ａと、左１ビットシフト信号ＬＳ1と左
１ビットシフトデータａ_L0とのＮＡＮＤをとって演算結
果を出力するＮＡＮＤ回路９７₀ｂと、右１ビットシフ
ト信号ＲＳ1と左１ビットシフト信号ＲＬ1とのＮＯＲを
とるＮＯＲ回路９７₀ｄの演算結果と仮数の最下位ビッ
トデータａ₀とのＮＡＮＤをとって演算結果を出力する
ＮＡＮＤ回路９７₀ｃと、ＮＡＮＤ回路９７₀ａ、９７₀
ｂ、９７₀ｃの出力についてＮＡＮＤをとって演算結果
を出力するＮＡＮＤ回路９７0ｅとから構成するように
しても良い。これにより、回路を簡略化し部品点数を低
減することができる。

【００９８】また、上述した実施例では、３２ビット検
出回路１８において、８個の４入力ＮＯＲ回路４１、４
２、…、４８を用いたが、これらに代えて、４個の８入
力ＮＯＲ回路９８ａ、９８ｂ、９８ｃ、９８ｄを用いて
３２ビット検出回路９８を構成するようにしても良い。
この３２ビット検出回路９８は、８入力ＮＯＲ回路９８
ａ、９８ｂ、９８ｃ、９８ｄと、８入力ＮＯＲ回路９８
ａ、９８ｂ、９８ｃ、９８ｄについてＡＮＤをとる論理
演算を行った結果と、右３２ビットシフト信号ＲＳ6を
反転出力するインバータ回路９８ｅの出力とについてＮ
ＯＲをとって演算結果を出力する４入力ＮＡＮＤ２入力
ＮＯＲ回路９８ｆとを有している。これによって、論理
段数を低減することができる。

【００９９】また、第１実施例では、シフトアウト検出
回路２において、例えばスティッキー信号ＳＴ1、ＳＴ
2、ＳＴ3を、中継出力回路１９を経由させて、集約出力
回路２１に入力させる場合について述べたが、６入力の
集約出力回路９９ａを用いて、スティッキー信号ＳＴ
1、ＳＴ2、ＳＴ3も直接、集約出力回路９９ａに入力さ
せて、シフトアウト検出回路９９を構成するようにして
も良い。これによって、「「１」のシフトアウトあり」
が、前段側（例えば１ビット検出回路）で検出される場
合には、最終段の集約出力回路９９ａからの信号出力を
一段と早いタイミングで行うことができ、高速化するこ
とができる。

【０１００】また、シフト回路１及びシフトアウト検出
回路２を、桁合せシフト用と正規化シフト用とで、別々
に設ける場合について述べたが、共用しても良い。ま
た、丸目処理回路も桁合せシフト用と正規化シフト用と
で共用としても良い。これによって、浮動小数点加減算
回路を簡略化することができる。また、浮動小数点表示
の加減算で桁合わせ時や正規化処理時の丸め処理に適用
する場合について述べたが、例えば２の冪乗で除算した
場合の丸め処理に適用するようにしても良い。また、シ
フト対象の例えば仮数が６４ビットの場合について説明
したが、これに限らない。

【０１０１】

【発明の効果】以上説明したように、この発明によれ
ば、各部分丸め検出信号のうち、最終段の部分丸め検出
回路を除く少なくとも１つの部分丸め検出回路から出力
された部分丸め検出信号が、他の部分丸め検出回路を経
由しないように構成されているので、丸め検出信号出力
回路から出力される丸め検出信号は、高速に、丸め処理
を行う丸め処理回路に伝達される。したがって、浮動小
数点演算回路の動作速度の向上に寄与することができ
る。また、部分シフト量が比較的大きい部分シフト回路
に対応する部分丸め検出回路を構成する能動素子のサイ
ズを、部分シフト量が比較的小さい部分シフト回路に対
応する部分丸め検出回路を構成する能動素子のサイズに
対して大きく設定することによって、平均的な演算処理
時間の短縮化を図りつつ、丸め検出回路全体のサイズの
縮小化を達成することができる。

【図面の簡単な説明】

【図１】この発明の第１実施例であるシフト回路及びシ
フトアウト検出回路の電気的構成を示すブロック図であ
る。

【図２】同シフト回路及びシフトアウト検出回路の電気
的構成を示すブロック図である。

【図３】同シフト回路を構成するマルチプレクサ回路の
構成を示す回路図である。

【図４】同シフトアウト検出回路を構成する１ビット検
出回路の構成を示す回路図である。

【図５】同シフトアウト検出回路を構成する２ビット検
出回路の構成を示す回路図である。

【図６】同シフトアウト検出回路を構成する４ビット検
出回路の構成を示す回路図である。

【図７】同シフトアウト検出回路を構成する８ビット検
出回路の構成を示す回路図である。

【図８】同シフトアウト検出回路を構成する１６ビット
検出回路の構成を示す回路図である。

【図９】同シフトアウト検出回路を構成する３２ビット
検出回路の構成を示す回路図である。

【図１０】同シフト回路及びシフトアウト検出回路の動
作を説明するための説明図である。

【図１１】同シフト回路及びシフトアウト検出回路が組
み込まれた浮動小数点加減算回路の電気的構成を示すブ
ロック図である。

【図１２】この発明の第２実施例であるシフト回路を構
成するマルチプレクサ回路の構成を示す回路図である。

【図１３】この発明の第３実施例であるシフト回路及び
シフトアウト検出回路の電気的構成を示すブロック図で
ある。

【図１４】同シフトアウト検出回路を構成する４ビット
検出回路及び２ビット検出回路の電気的構成を示す回路
図である。

【図１５】この発明の第１実施例の変形例であるシフト
回路を構成するマルチプレクサ回路の構成を示す回路図
である。

【図１６】この発明の第１実施例の別の変形例であるシ
フトアウト検出回路を構成する３２ビット検出回路の構
成を示す回路図である。

【図１７】この発明の第１実施例のさらに別の変形例で
あるシフトアウト検出回路の構成を示すブロック図であ
る。

【図１８】従来技術を説明するための説明図である。

【図１９】従来技術を説明するための説明図である。

【図２０】従来技術を説明するための説明図である。

【図２１】従来技術を説明するための説明図である。

【符号の説明】

１シフト回路２、６４、６８シフトアウト検出回路（丸め検出
回路）５１ビットシフト回路（部分シフト回路）６２ビットシフト回路（部分シフト回路）７４ビットシフト回路（部分シフト回路）８８ビットシフト回路（部分シフト回路）９１６ビットシフト回路（部分シフト回路）１１３２ビットシフト回路（部分シフト回路）１３１ビット検出回路（部分丸め検出回路）１４２ビット検出回路（部分丸め検出回路）１５４ビット検出回路（部分丸め検出回路）１６１６ビット検出回路（部分丸め検出回路）１７３２ビット検出回路（部分丸め検出回路）２１集約出力回路（丸め検出号出力回路）６１浮動小数点加減算回路（浮動小数点演算回
路）６３桁合せシフト回路（シフト回路）６７正規化シフト回路（シフト回路）ＳＴ1〜ＳＴ6 スティッキー信号（部分丸め検出信
号）ＳＴOUT スティッキー信号（丸め検出信号）

Claims

(57)【特許請求の範囲】

【請求項１】浮動小数点演算回路を構成し、シフト対
象データをそれぞれ所定の部分シフト量シフトさせる直
列接続された複数段の部分シフト回路を有し、シフト対
象データを、少なくとも１段の前記部分シフト回路によ
ってシフトさせることによって、入力されたシフト対象
データを所定のシフト量シフトさせるシフト回路に接続
して用いられ、該シフト回路によるシフト対象データの
下位方向へのシフト処理による少なくとも一つの「1」
を含むデータのシフトアウトの発生を検出する丸め検出
回路であって、前記各部分シフト回路による部分シフト処理の結果発生
する少なくとも一つの「1」を含むデータのシフトアウ
トを検出して該検出結果を通知するための部分丸め検出
信号を出力する複数段の部分丸め検出回路と、複数の前記部分丸め検出信号が入力され、入力された前
記部分丸め検出信号のうち少なくとも１つが、対応する
前記部分シフト回路における少なくとも一つの「1」を
含むデータのシフトアウトの発生を示す場合に、適切な
丸め処理方法を選択するための丸め処理判定を促すため
の丸め検出信号を出力する丸め検出信号出力回路とを備
え、かつ、前記各部分丸め検出信号のうち、最終段の前記部分丸め
検出回路を除く少なくとも一つの前記部分丸め検出回路
から出力された前記部分丸め検出信号は、他の前記部分
丸め検出回路を経由しない構成になされていると共に、前記複数の部分丸め検出回路のうちの少なくとも２つの
前記部分丸め検出回路は、前記丸め検出信号出力回路に
直接接続する構成になされていることを特徴とする丸め
検出回路。
【請求項２】前記複数の部分丸め検出回路のうち、少
なくとも一つの前段側の前記部分丸め検出回路は、後段
側の前記部分丸め検出回路を経由して前記丸め検出信号
出力回路に接続し、後段側の前記部分丸め検出回路は、
前段側の前記部分丸め検出回路と後段側の前記部分丸め
検出回路とのうちの少なくともいずれかに対応する前記
部分シフト回路において少なくとも一つの「1」を含む
データのシフトアウトが発生した場合に、前記部分丸め
検出信号を出力する構成になされていることを特徴とす
る請求項１記載の丸め検出回路。
【請求項３】全ての前記部分丸め検出回路は、前記丸
め検出信号出力回路に直接接続する構成になされている
ことを特徴とする請求項１又は２記載の丸め検出回路。
【請求項４】前記各部分丸め検出回路は、前記各部分
シフト回路に、１対１で対応していることを特徴とする
請求項１乃至３のいずれか１に記載の丸め検出回路。
【請求項５】前記複数の部分丸め検出回路のうち、部
分シフト量が、他の前記部分丸め検出回路と比較すれ
ば、大きい前記部分シフト回路に対応する前記部分丸め
検出回路を構成する能動素子のサイズは、部分シフト量
が小さい前記他の部分シフト回路に対応する前記部分丸
め検出回路を構成する能動素子のサイズに対して大きく
設定されていることを特徴とする請求項１乃至４のいず
れか１に記載の丸め検出回路。
【請求項６】浮動小数点演算回路を構成し、シフト対
象データをそれぞれ所定の部分シフト量シフトさせる直
列接続された複数段の部分シフト回路を有し、シフト対
象データを、少なくとも１段の前記部分シフト回路によ
ってシフトさせることによって、入力されたシフト対象
データを所定のシフト量シフトさせるシフト回路と、前記シフト回路に接続して用いられ、前記シフト回路に
よるシフト対象データの下位方向へのシフト処理による
少なくとも一つの「1」を含むデータのシフトアウトの
発生を検出する丸め検出回路とを備えた複合回路であっ
て、前記丸め検出回路は、前記各部分シフト回路による部分
シフト処理の結果発生する少なくとも一つの「1」を含
むデータのシフトアウトを検出する複数段の部分丸め検
出回路と、少なくとも一つの前記部分丸め検出回路によって、少な
くとも一つの「1」を含むデータのシフトアウトが検出
された場合に、適切な丸め処理方法を選択するための丸
め処理判定を促すための丸め検出信号を出力する丸め検
出信号出力回路とを備え、前記複数の部分丸め検出回路のうちの少なくとも２つの
前記部分丸め検出回路は、前記丸め検出信号出力回路に
直接接続する構成になされていることを特徴とする丸め
検出回路がシフト回路に接続されてなる複合回路。
【請求項７】前記各部分シフト回路は、それぞれの前
記部分シフト量が入力側からみて、昇順となるように接
続されていることを特徴とする請求項６記載の丸め検出
回路がシフト回路に接続されてなる複合回路。
【請求項８】前記各部分シフト回路は、それぞれの前
記部分シフト量が入力側からみて、降順となるように接
続されていることを特徴とする請求項６記載の丸め検出
回路がシフト回路に接続されてなる複合回路。
【請求項９】前記部分シフト量は、２の冪乗であるこ
とを特徴とする請求項６、７又は８記載の丸め検出回路
がシフト回路に接続されてなる複合回路。