JP3512175B2 - Ｃｒｃ演算装置、およびｃｒｃ演算方法 - Google Patents
Ｃｒｃ演算装置、およびｃｒｃ演算方法Info
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- JP3512175B2 JP3512175B2 JP2001113541A JP2001113541A JP3512175B2 JP 3512175 B2 JP3512175 B2 JP 3512175B2 JP 2001113541 A JP2001113541 A JP 2001113541A JP 2001113541 A JP2001113541 A JP 2001113541A JP 3512175 B2 JP3512175 B2 JP 3512175B2
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Description
【０００１】
【発明の属する技術分野】本発明は、送受信データが通
信路を介して伝送される際、または伝送のためのデータ
処理がなされる際などに、上記送受信データに誤りが生
じたか否かを検出するための誤り検出符号であるＣＲＣ
（Cyclic Redundancy Check：巡回冗長性検査）符号の
生成、またはそのような誤り検出符号が付加された送受
信データの符号誤り検出を行うＣＲＣ演算装置、および
ＣＲＣ演算方法に関するものである。
信路を介して伝送される際、または伝送のためのデータ
処理がなされる際などに、上記送受信データに誤りが生
じたか否かを検出するための誤り検出符号であるＣＲＣ
（Cyclic Redundancy Check：巡回冗長性検査）符号の
生成、またはそのような誤り検出符号が付加された送受
信データの符号誤り検出を行うＣＲＣ演算装置、および
ＣＲＣ演算方法に関するものである。
【０００２】
【従来の技術】ＣＲＣは、ディジタル通信において頻繁
に使用されている誤り検出方式である。この誤り検出方
式は、次のようにして誤りの検出を行うものである。す
なわち、送信側では、送信データを高次の多項式とみな
して、所定の生成多項式で除算することによって得られ
る剰余をＣＲＣ符号として送信データの後に付加する
（符号化）。受信側では、同じ生成多項式を用いて除算
を行い（復号）、剰余が０であるならば、伝送されたデ
ータに誤りがないと判定する一方、剰余が０でなければ
誤りがあると判定する（誤り検出）。上記生成多項式と
しては、例えば次のようなものが実際のＣＲＣに使用さ
れている。 （１）ＣＲＣ−１２ （２）ＣＲＣ−１６ （３）ＣＲＣ−ＣＣＩＴＴ 上記のような符号化や誤り検出、すなわちＣＲＣ演算を
行う装置としては、ハードウェアによってＣＲＣ演算を
行うＣＲＣ演算装置がある。これは、シフトレジスタと
排他的論理和ゲートとを組み合わせることによって構成
された除算器を用いている。この種の装置では、上記シ
フトレジスタと上記排他的論理和ゲートとがどのように
接続されるかによって、生成多項式が決定される。この
ため、この種の装置では生成多項式を変更することがで
きない。それゆえ、適用される生成多項式ごとに、異な
った装置を用いる必要がある。また、送信側と受信側と
で、同一の生成多項式が適用される装置を用いなければ
ならない。
に使用されている誤り検出方式である。この誤り検出方
式は、次のようにして誤りの検出を行うものである。す
なわち、送信側では、送信データを高次の多項式とみな
して、所定の生成多項式で除算することによって得られ
る剰余をＣＲＣ符号として送信データの後に付加する
（符号化）。受信側では、同じ生成多項式を用いて除算
を行い（復号）、剰余が０であるならば、伝送されたデ
ータに誤りがないと判定する一方、剰余が０でなければ
誤りがあると判定する（誤り検出）。上記生成多項式と
しては、例えば次のようなものが実際のＣＲＣに使用さ
れている。 （１）ＣＲＣ−１２ （２）ＣＲＣ−１６ （３）ＣＲＣ−ＣＣＩＴＴ 上記のような符号化や誤り検出、すなわちＣＲＣ演算を
行う装置としては、ハードウェアによってＣＲＣ演算を
行うＣＲＣ演算装置がある。これは、シフトレジスタと
排他的論理和ゲートとを組み合わせることによって構成
された除算器を用いている。この種の装置では、上記シ
フトレジスタと上記排他的論理和ゲートとがどのように
接続されるかによって、生成多項式が決定される。この
ため、この種の装置では生成多項式を変更することがで
きない。それゆえ、適用される生成多項式ごとに、異な
った装置を用いる必要がある。また、送信側と受信側と
で、同一の生成多項式が適用される装置を用いなければ
ならない。
【０００３】一方、種々の生成多項式を柔軟に適用でき
るＣＲＣ演算装置としては、ソフトウェアによってＣＲ
Ｃ演算を行う装置がある。このような装置では、プログ
ラムまたはデータを切り替えるだけで、容易に種々の生
成多項式を適用することができる。ところが、通常、上
記ＣＲＣ演算は通信端末のプロセッサによって実行さ
れ、そのプロセッサに大きな負荷をかけるため、通信端
末の処理能力が低下する。また、ソフトウェアによるＣ
ＲＣ演算は演算速度が遅いため、高速通信には適してい
ない。
るＣＲＣ演算装置としては、ソフトウェアによってＣＲ
Ｃ演算を行う装置がある。このような装置では、プログ
ラムまたはデータを切り替えるだけで、容易に種々の生
成多項式を適用することができる。ところが、通常、上
記ＣＲＣ演算は通信端末のプロセッサによって実行さ
れ、そのプロセッサに大きな負荷をかけるため、通信端
末の処理能力が低下する。また、ソフトウェアによるＣ
ＲＣ演算は演算速度が遅いため、高速通信には適してい
ない。
【０００４】そこで、生成多項式の柔軟性とＣＲＣ演算
の高速性とを両立させ得る装置として、例えば特開平５
−１５１００７号公報に開示されているように、生成多
項式設定レジスタと、シフトレジスタと、排他的論理和
ゲートとが組み合わされて構成された装置が知られてい
る。この装置は、ハードウェアによってＣＲＣ演算が行
われるため、高速な処理が可能であるとともに、生成多
項式設定レジスタに設定される生成多項式を変更するこ
とによって、種々の生成多項式を適用することができ
る。
の高速性とを両立させ得る装置として、例えば特開平５
−１５１００７号公報に開示されているように、生成多
項式設定レジスタと、シフトレジスタと、排他的論理和
ゲートとが組み合わされて構成された装置が知られてい
る。この装置は、ハードウェアによってＣＲＣ演算が行
われるため、高速な処理が可能であるとともに、生成多
項式設定レジスタに設定される生成多項式を変更するこ
とによって、種々の生成多項式を適用することができ
る。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
ようなＣＲＣ演算装置は、ＣＲＣ演算のために特化した
専用回路を用いるものであるため、通信装置等の回路規
模の増大を招くという問題点を有していた。また、生成
多項式設定レジスタと同じビット長の生成多項式につい
ては種々のものが適用できるが、異なるビット長の生成
多項式の適用については、考慮されていなかった。
ようなＣＲＣ演算装置は、ＣＲＣ演算のために特化した
専用回路を用いるものであるため、通信装置等の回路規
模の増大を招くという問題点を有していた。また、生成
多項式設定レジスタと同じビット長の生成多項式につい
ては種々のものが適用できるが、異なるビット長の生成
多項式の適用については、考慮されていなかった。
【０００６】本発明は、上記の点に鑑み、大幅な回路規
模の増加を招くことなく、高速なＣＲＣ演算を行うこと
ができ、しかも、種々の生成多項式を柔軟に適用するこ
とができるＣＲＣ演算装置の提供を目的としている。
模の増加を招くことなく、高速なＣＲＣ演算を行うこと
ができ、しかも、種々の生成多項式を柔軟に適用するこ
とができるＣＲＣ演算装置の提供を目的としている。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
め、本発明は、ＣＲＣ演算装置であって、生成多項式を
示すデータ保持し、上記生成多項式を示すデータと、全
ビットの値が０であるゼロデータとを選択的に出力する
生成多項式供給手段と、ＣＲＣ演算を行う演算データを
出力する演算データ供給手段と、上記生成多項式を示す
データまたはゼロデータと、上記演算データとの排他的
論理和演算を行う算術論理演算手段とを備え、上記生成
多項式供給手段は、上記算術論理演算手段による演算結
果の最上位ビットの値に応じて、上記生成多項式を示す
データと、ゼロデータとの選択をするように構成され、
上記演算データ供給手段は、上記算術論理演算手段によ
る演算結果の最上位ビットよりも下位のビットの値を上
位ビットの値とし、未処理のＣＲＣ演算対象となるデー
タの最上位ビットの値を最下位ビットの値とするデータ
を上記演算データとして出力するように構成されている
ことを特徴とする。
め、本発明は、ＣＲＣ演算装置であって、生成多項式を
示すデータ保持し、上記生成多項式を示すデータと、全
ビットの値が０であるゼロデータとを選択的に出力する
生成多項式供給手段と、ＣＲＣ演算を行う演算データを
出力する演算データ供給手段と、上記生成多項式を示す
データまたはゼロデータと、上記演算データとの排他的
論理和演算を行う算術論理演算手段とを備え、上記生成
多項式供給手段は、上記算術論理演算手段による演算結
果の最上位ビットの値に応じて、上記生成多項式を示す
データと、ゼロデータとの選択をするように構成され、
上記演算データ供給手段は、上記算術論理演算手段によ
る演算結果の最上位ビットよりも下位のビットの値を上
位ビットの値とし、未処理のＣＲＣ演算対象となるデー
タの最上位ビットの値を最下位ビットの値とするデータ
を上記演算データとして出力するように構成されている
ことを特徴とする。
【０００８】上記生成多項式供給手段は、具体的には、
例えば、上記生成多項式を示すデータを保持する第１の
レジスタと、上記生成多項式を示すデータまたは上記ゼ
ロデータを選択的に出力するセレクタとを備え、上記演
算データ供給手段は、具体的には、例えば、上記算術論
理演算手段による上記演算結果を保持する第２のレジス
タと、上記第２のレジスタに保持される上記演算結果を
１ビット左シフトして出力するシフタと、上記未処理の
ＣＲＣ演算対象となるデータを保持するメモリと、上記
メモリから転送された、上記未処理のＣＲＣ演算対象と
なるデータのうちの一部を保持し、上記保持されたデー
タの最上位ビットの値を出力するとともに、上記保持さ
れたデータを１ビットずつ左シフトするシフトレジスタ
とを備えることによって構成することができる。
例えば、上記生成多項式を示すデータを保持する第１の
レジスタと、上記生成多項式を示すデータまたは上記ゼ
ロデータを選択的に出力するセレクタとを備え、上記演
算データ供給手段は、具体的には、例えば、上記算術論
理演算手段による上記演算結果を保持する第２のレジス
タと、上記第２のレジスタに保持される上記演算結果を
１ビット左シフトして出力するシフタと、上記未処理の
ＣＲＣ演算対象となるデータを保持するメモリと、上記
メモリから転送された、上記未処理のＣＲＣ演算対象と
なるデータのうちの一部を保持し、上記保持されたデー
タの最上位ビットの値を出力するとともに、上記保持さ
れたデータを１ビットずつ左シフトするシフトレジスタ
とを備えることによって構成することができる。
【０００９】これにより、上記生成多項式供給手段に保
持させる生成多項式を示すデータを変更することによっ
て、種々の生成多項式を柔軟に適用することが容易にで
きる。また、上記算術論理演算手段に入力される、生成
多項式を示すデータまたはゼロデータの選択や、ＣＲＣ
演算を行う演算データの生成は、プログラム命令の実行
によることなく自動的に行われるので、高速なＣＲＣ演
算を行うことができる。しかも、上記生成多項式供給手
段、供給手段、および算術論理演算手段は、主として、
通常のプロセッサが備えている構成要素を用いることが
できるので、ＣＲＣ演算装置を含む装置全体の回路規模
の増大を小さく抑えることができる。
持させる生成多項式を示すデータを変更することによっ
て、種々の生成多項式を柔軟に適用することが容易にで
きる。また、上記算術論理演算手段に入力される、生成
多項式を示すデータまたはゼロデータの選択や、ＣＲＣ
演算を行う演算データの生成は、プログラム命令の実行
によることなく自動的に行われるので、高速なＣＲＣ演
算を行うことができる。しかも、上記生成多項式供給手
段、供給手段、および算術論理演算手段は、主として、
通常のプロセッサが備えている構成要素を用いることが
できるので、ＣＲＣ演算装置を含む装置全体の回路規模
の増大を小さく抑えることができる。
【００１０】また、さらに、演算命令実行制御手段を備
え、上記演算命令実行制御手段は、所定の演算命令に応
じて、上記生成多項式供給手段による上記生成多項式を
示すデータまたはゼロデータの出力、上記演算データ供
給手段による上記演算データの出力、および上記算術論
理演算手段による上記排他的論理和演算の実行を制御す
るように構成されてもよい。
え、上記演算命令実行制御手段は、所定の演算命令に応
じて、上記生成多項式供給手段による上記生成多項式を
示すデータまたはゼロデータの出力、上記演算データ供
給手段による上記演算データの出力、および上記算術論
理演算手段による上記排他的論理和演算の実行を制御す
るように構成されてもよい。
【００１１】上記演算命令実行制御手段は、例えば、所
定の演算命令に応じて、１回の上記算術論理演算手段に
よる上記排他的論理和演算が行われるための上記生成多
項式供給手段、上記演算データ供給手段、および上記算
術論理演算手段による動作を制御するように構成されて
もよく、また、所定の演算命令に応じて、上記未処理の
ＣＲＣ演算対象となるデータのすべてに対して上記算術
論理演算手段による上記排他的論理和演算が行われるた
めの、上記生成多項式供給手段、上記演算データ供給手
段、および上記算術論理演算手段による動作を制御する
ように構成されてもよく、また、所定の演算命令に応じ
て、上記シフトレジスタに保持された全てのビットの値
に対して上記算術論理演算手段による上記排他的論理和
演算が行われるための、上記生成多項式供給手段、上記
演算データ供給手段、および上記算術論理演算手段によ
る動作を制御するように構成されてもよい。
定の演算命令に応じて、１回の上記算術論理演算手段に
よる上記排他的論理和演算が行われるための上記生成多
項式供給手段、上記演算データ供給手段、および上記算
術論理演算手段による動作を制御するように構成されて
もよく、また、所定の演算命令に応じて、上記未処理の
ＣＲＣ演算対象となるデータのすべてに対して上記算術
論理演算手段による上記排他的論理和演算が行われるた
めの、上記生成多項式供給手段、上記演算データ供給手
段、および上記算術論理演算手段による動作を制御する
ように構成されてもよく、また、所定の演算命令に応じ
て、上記シフトレジスタに保持された全てのビットの値
に対して上記算術論理演算手段による上記排他的論理和
演算が行われるための、上記生成多項式供給手段、上記
演算データ供給手段、および上記算術論理演算手段によ
る動作を制御するように構成されてもよい。
【００１２】これらにより、演算命令の組み合わせの自
由度を高くしてＣＲＣ演算処理の柔軟性を高くしたり、
少ない演算命令でＣＲＣ演算処理の高速性を高めたりす
ることができる。
由度を高くしてＣＲＣ演算処理の柔軟性を高くしたり、
少ない演算命令でＣＲＣ演算処理の高速性を高めたりす
ることができる。
【００１３】また、上記未処理のＣＲＣ演算対象となる
データのすべてに対して上記算術論理演算手段による上
記排他的論理和演算が行われた後に、上記第２のレジス
タに保持されている値を上記メモリに格納するように構
成したり、上記未処理のＣＲＣ演算対象となるデータの
すべてに対して上記算術論理演算手段による上記排他的
論理和演算が行われた後に、上記第２のレジスタに保持
されている値が０であるか否かによって、上記上記未処
理のＣＲＣ演算対象となるデータに誤りがあるか否かを
判定するように構成したりしてもよい。
データのすべてに対して上記算術論理演算手段による上
記排他的論理和演算が行われた後に、上記第２のレジス
タに保持されている値を上記メモリに格納するように構
成したり、上記未処理のＣＲＣ演算対象となるデータの
すべてに対して上記算術論理演算手段による上記排他的
論理和演算が行われた後に、上記第２のレジスタに保持
されている値が０であるか否かによって、上記上記未処
理のＣＲＣ演算対象となるデータに誤りがあるか否かを
判定するように構成したりしてもよい。
【００１４】これらにより、ＣＲＣ符号化やデータの誤
りの検出を容易に行うことができる。
りの検出を容易に行うことができる。
【００１５】また、上記生成多項式供給手段は、上記生
成多項式を示すデータのビット数が、上記生成多項式供
給手段が保持し得るビット数よりも少ない場合に、上記
生成多項式を示すデータを上位詰めで保持するととも
に、下位のビットに０の値を保持するように構成されて
もよい。
成多項式を示すデータのビット数が、上記生成多項式供
給手段が保持し得るビット数よりも少ない場合に、上記
生成多項式を示すデータを上位詰めで保持するととも
に、下位のビットに０の値を保持するように構成されて
もよい。
【００１６】これにより、生成多項式の種類だけでな
く、そのビット数に関しても、適用される生成多項式の
柔軟性を高くすることができる。
く、そのビット数に関しても、適用される生成多項式の
柔軟性を高くすることができる。
【００１７】また、本発明は、ＣＲＣ演算装置であっ
て、生成多項式を示すデータを保持する生成多項式保持
手段と、生成多項式を示すデータ、およびＣＲＣ演算対
象となるデータに基づいてＣＲＣ演算を行うＣＲＣ演算
手段とを備え、上記生成多項式を示すデータのビット数
が、上記生成多項式保持手段が保持し得るビット数より
も少ない場合に、上記生成多項式保持手段に、上記生成
多項式を示すデータが上位詰めで保持されるとともに、
下位のビットに０の値が保持されるように構成されてい
ることを特徴とする。
て、生成多項式を示すデータを保持する生成多項式保持
手段と、生成多項式を示すデータ、およびＣＲＣ演算対
象となるデータに基づいてＣＲＣ演算を行うＣＲＣ演算
手段とを備え、上記生成多項式を示すデータのビット数
が、上記生成多項式保持手段が保持し得るビット数より
も少ない場合に、上記生成多項式保持手段に、上記生成
多項式を示すデータが上位詰めで保持されるとともに、
下位のビットに０の値が保持されるように構成されてい
ることを特徴とする。
【００１８】これにより、ＣＲＣ演算に特化した専用の
回路を構成する場合でも、生成多項式の種類だけでな
く、そのビット数に関しても、適用される生成多項式の
柔軟性を高くすることができる。
回路を構成する場合でも、生成多項式の種類だけでな
く、そのビット数に関しても、適用される生成多項式の
柔軟性を高くすることができる。
【００１９】
【発明の実施の形態】以下、本発明の実施形態につい
て、図面を参照して説明する。
て、図面を参照して説明する。
【００２０】（実施の形態１）本発明の実施の形態とし
て、ＤＳＰ（digital signal processor）などのプロセ
ッサの内部に設けられたＣＲＣ演算装置の例を図１に基
づいて説明する。この装置は、一般的にＤＳＰが備えて
いる回路に、若干の回路を付加することによって構成さ
れている。
て、ＤＳＰ（digital signal processor）などのプロセ
ッサの内部に設けられたＣＲＣ演算装置の例を図１に基
づいて説明する。この装置は、一般的にＤＳＰが備えて
いる回路に、若干の回路を付加することによって構成さ
れている。
【００２１】図１に示すように、このＣＲＣ演算装置に
は、任意の生成多項式（を示すデータ）を保持し、出力
する生成多項式供給部１１（生成多項式供給手段）と、
送受信データに基づいてＣＲＣ演算のための演算データ
を出力する演算データ供給部２１（演算データ供給手
段）と、上記生成多項式供給部１１および演算データ供
給部２１から出力される生成多項式および演算データを
用いてＣＲＣ演算を行う演算部３１（算術論理演算手
段）と、上記各部の動作を制御する演算命令実行制御部
４１（演算命令実行制御手段）とが設けられている。
は、任意の生成多項式（を示すデータ）を保持し、出力
する生成多項式供給部１１（生成多項式供給手段）と、
送受信データに基づいてＣＲＣ演算のための演算データ
を出力する演算データ供給部２１（演算データ供給手
段）と、上記生成多項式供給部１１および演算データ供
給部２１から出力される生成多項式および演算データを
用いてＣＲＣ演算を行う演算部３１（算術論理演算手
段）と、上記各部の動作を制御する演算命令実行制御部
４１（演算命令実行制御手段）とが設けられている。
【００２２】上記生成多項式供給部１１は、生成多項式
が格納される第１の汎用レジスタ１２と、上記第１の汎
用レジスタ１２に格納された値（生成多項式）、または
全ビットの値が０のデータ（”０”）を選択して出力す
るセレクタ１３とを備えている。上記セレクタ１３は、
より詳しくは、後述する第２の汎用レジスタ２４の最上
位ビット（ＭＳＢ）の値が０のときには”０”を選択す
る一方、１のときには第１の汎用レジスタ１２に格納さ
れた生成多項式を選択するようになっている。なお、上
記セレクタ１３は、実際には、第１の汎用レジスタ１２
の各ビットの値と第２の汎用レジスタ２４のＭＳＢの値
とを論理積演算するＡＮＤ回路列などによって構成して
もよい。
が格納される第１の汎用レジスタ１２と、上記第１の汎
用レジスタ１２に格納された値（生成多項式）、または
全ビットの値が０のデータ（”０”）を選択して出力す
るセレクタ１３とを備えている。上記セレクタ１３は、
より詳しくは、後述する第２の汎用レジスタ２４の最上
位ビット（ＭＳＢ）の値が０のときには”０”を選択す
る一方、１のときには第１の汎用レジスタ１２に格納さ
れた生成多項式を選択するようになっている。なお、上
記セレクタ１３は、実際には、第１の汎用レジスタ１２
の各ビットの値と第２の汎用レジスタ２４のＭＳＢの値
とを論理積演算するＡＮＤ回路列などによって構成して
もよい。
【００２３】上記演算データ供給部２１は、メモリ２２
と、シフトレジスタ２３と、第２の汎用レジスタ２４
と、バレルシフタ２５とを備えて構成されている。
と、シフトレジスタ２３と、第２の汎用レジスタ２４
と、バレルシフタ２５とを備えて構成されている。
【００２４】上記メモリ２２には、送受信データが格納
されるようになっている。
されるようになっている。
【００２５】上記シフトレジスタ２３は、１サイクルの
ＣＲＣ演算ごとに、保持されているデータのＭＳＢの値
を演算データのＬＳＢの値として演算部３１に出力した
後、そのデータを１ビットだけ左シフトするようになっ
ている。そして、保持されているデータの全てのビット
の値が出力されたときには、次のデータがメモリ２２か
ら転送されるようになっている。
ＣＲＣ演算ごとに、保持されているデータのＭＳＢの値
を演算データのＬＳＢの値として演算部３１に出力した
後、そのデータを１ビットだけ左シフトするようになっ
ている。そして、保持されているデータの全てのビット
の値が出力されたときには、次のデータがメモリ２２か
ら転送されるようになっている。
【００２６】上記第２の汎用レジスタ２４は、ＣＲＣ演
算が開始される際に、メモリ２２から初期値として転送
されたデータを保持するとともに、その後には、１サイ
クルのＣＲＣ演算ごとに、演算部３１から出力される演
算結果のデータを保持するようになっている。
算が開始される際に、メモリ２２から初期値として転送
されたデータを保持するとともに、その後には、１サイ
クルのＣＲＣ演算ごとに、演算部３１から出力される演
算結果のデータを保持するようになっている。
【００２７】上記バレルシフタ２５は、第２の汎用レジ
スタ２４に保持されているデータを１ビットだけ左シフ
トした後、そのＬＳＢより上位のビットの値を、演算デ
ータのＬＳＢより上位のビットの値として演算部３１に
出力するようになっている。なお、前記のようにシフト
レジスタ２３のＭＳＢの値が演算部３１に直接入力され
るのに代えて、このバレルシフタ２５に入力されて、上
記左シフトの際に演算データのＬＳＢの値となるように
してもよい。
スタ２４に保持されているデータを１ビットだけ左シフ
トした後、そのＬＳＢより上位のビットの値を、演算デ
ータのＬＳＢより上位のビットの値として演算部３１に
出力するようになっている。なお、前記のようにシフト
レジスタ２３のＭＳＢの値が演算部３１に直接入力され
るのに代えて、このバレルシフタ２５に入力されて、上
記左シフトの際に演算データのＬＳＢの値となるように
してもよい。
【００２８】また、上記演算部３１は、算術論理演算器
３２を備え、上記生成多項式供給部１１から出力される
生成多項式または”０”と、上記演算データ供給部２１
から出力される演算データとの排他的論理和演算を実行
するようになっている。その演算結果のデータは、前記
のように第２の汎用レジスタ２４に格納される。
３２を備え、上記生成多項式供給部１１から出力される
生成多項式または”０”と、上記演算データ供給部２１
から出力される演算データとの排他的論理和演算を実行
するようになっている。その演算結果のデータは、前記
のように第２の汎用レジスタ２４に格納される。
【００２９】上記各部は、それぞれ例えばＭビットのビ
ット幅を有している。
ット幅を有している。
【００３０】また、演算命令実行制御部４１は、プログ
ラムとして与えられる演算命令に基づいて、ＤＳＰを構
成する各部の動作を制御するとともに、ＣＲＣ演算に関
連する演算命令に基づいて、主として上記各部の動作を
制御するようになっている。
ラムとして与えられる演算命令に基づいて、ＤＳＰを構
成する各部の動作を制御するとともに、ＣＲＣ演算に関
連する演算命令に基づいて、主として上記各部の動作を
制御するようになっている。
【００３１】ここで、上記第１の汎用レジスタ１２、メ
モリ２２、第２の汎用レジスタ２４、バレルシフタ２
５、および算術論理演算器３２は、通常、プロセッサが
備えているものを用いることができる。すなわち、特に
ＣＲＣ演算のために設けられているのは、主として、セ
レクタ１３、シフトレジスタ２３、前記各部などとの間
の信号パス、および演算命令実行制御部４１におけるＣ
ＲＣ演算のための制御機能を有している部分である。そ
れゆえ、一般的なプロセッサに、これらの構成要素を付
加するだけで、ＣＲＣ演算装置を構成することができ、
ＣＲＣ演算装置全体がＣＲＣ演算に特化したものではな
いため、ＤＳＰなどの全体の回路規模の増加を少なく抑
えることができる。
モリ２２、第２の汎用レジスタ２４、バレルシフタ２
５、および算術論理演算器３２は、通常、プロセッサが
備えているものを用いることができる。すなわち、特に
ＣＲＣ演算のために設けられているのは、主として、セ
レクタ１３、シフトレジスタ２３、前記各部などとの間
の信号パス、および演算命令実行制御部４１におけるＣ
ＲＣ演算のための制御機能を有している部分である。そ
れゆえ、一般的なプロセッサに、これらの構成要素を付
加するだけで、ＣＲＣ演算装置を構成することができ、
ＣＲＣ演算装置全体がＣＲＣ演算に特化したものではな
いため、ＤＳＰなどの全体の回路規模の増加を少なく抑
えることができる。
【００３２】上記のように構成されたＣＲＣ演算装置で
は、演算命令実行制御部４１に与えられる演算命令に応
じてＣＲＣ演算が行われる。以下、その動作について、
図２のフローチャートに基づいて説明する。（なお、以
下の各ステップは説明の便宜のためのものであって、命
令サイクルやマシンサイクルと必ずしも１対１に対応す
るものではない。） （ステップＳ１） まず、転送命令によって、第１の汎
用レジスタ１２に生成多項式が設定される。ここで、設
定される生成多項式のビット長をＮとすると、Ｎ＜Ｍ
（Ｍは第１の汎用レジスタ１２のビット幅）であっても
よい。その場合には、左シフト命令などにより上位詰め
されて下位のビットに０が埋め込まれた値が第１の汎用
レジスタ１２に設定される。
は、演算命令実行制御部４１に与えられる演算命令に応
じてＣＲＣ演算が行われる。以下、その動作について、
図２のフローチャートに基づいて説明する。（なお、以
下の各ステップは説明の便宜のためのものであって、命
令サイクルやマシンサイクルと必ずしも１対１に対応す
るものではない。） （ステップＳ１） まず、転送命令によって、第１の汎
用レジスタ１２に生成多項式が設定される。ここで、設
定される生成多項式のビット長をＮとすると、Ｎ＜Ｍ
（Ｍは第１の汎用レジスタ１２のビット幅）であっても
よい。その場合には、左シフト命令などにより上位詰め
されて下位のビットに０が埋め込まれた値が第１の汎用
レジスタ１２に設定される。
【００３３】（ステップＳ２） 同様に、転送命令によ
って、メモリ２２に格納されている送受信データのうち
の最初のＭビットのデータ（初期データ）が第２の汎用
レジスタ２４に設定される。
って、メモリ２２に格納されている送受信データのうち
の最初のＭビットのデータ（初期データ）が第２の汎用
レジスタ２４に設定される。
【００３４】（ステップＳ３） さらに、転送命令によ
って、次のＭビットのデータ（入力データ１〜Ｘ）がシ
フトレジスタ２３に設定される。
って、次のＭビットのデータ（入力データ１〜Ｘ）がシ
フトレジスタ２３に設定される。
【００３５】（ステップＳ４） 次に、ＭサイクルのＣ
ＲＣ演算、すなわち、シフトレジスタ２３に保持された
Ｍビットの送受信データに対応するＣＲＣ演算が実行さ
れる。より詳しくは、以下のような動作が行われる。
ＲＣ演算、すなわち、シフトレジスタ２３に保持された
Ｍビットの送受信データに対応するＣＲＣ演算が実行さ
れる。より詳しくは、以下のような動作が行われる。
【００３６】すなわち、算術論理演算器３２は、第２の
汎用レジスタ２４に保持された値が上記のようにバレル
シフタ２５からシフトされて出力される値のうちの上位
Ｍ−１ビットの値およびシフトレジスタ２３から出力さ
れるＭＳＢの１ビットの値との合計Ｍビットの演算デー
タと、セレクタ１３から出力されるＭビットの生成多項
式（Ｎビットと０の場合も含む）または全ビットの値が
０のデータとの排他的論理和演算を行い、演算結果のデ
ータを第２の汎用レジスタ２４に格納する。すなわち、
１ビットの送受信データに対応する１サイクルのＣＲＣ
演算が行われる。また、シフトレジスタ２３に保持され
ている値が１ビット左シフトされ、ＬＳＢには０が埋め
込まれる。そして、これらの動作が、例えば繰り返し命
令（続く命令を所定回数繰り返すことを示す命令）と、
ＣＲＣ演算命令との組み合わせによってＭ回繰り返され
る。これによって、例えば１サイクルのＣＲＣ演算（お
よびシフトレジスタ２３のシフト動作）を１マシンサイ
クルで行わせることも可能になる。なお、上記繰り返し
命令とＣＲＣ演算命令との組み合わせによる動作と同じ
動作を単一の命令によって行わせ得るようにしてもよ
い。また、処理速度は遅くなるが、汎用レジスタに値Ｍ
をセットして１サイクルのＣＲＣ演算ごとにデクリメン
トし、値が０になるまでＣＲＣ演算を繰り返すようにし
てもよい。
汎用レジスタ２４に保持された値が上記のようにバレル
シフタ２５からシフトされて出力される値のうちの上位
Ｍ−１ビットの値およびシフトレジスタ２３から出力さ
れるＭＳＢの１ビットの値との合計Ｍビットの演算デー
タと、セレクタ１３から出力されるＭビットの生成多項
式（Ｎビットと０の場合も含む）または全ビットの値が
０のデータとの排他的論理和演算を行い、演算結果のデ
ータを第２の汎用レジスタ２４に格納する。すなわち、
１ビットの送受信データに対応する１サイクルのＣＲＣ
演算が行われる。また、シフトレジスタ２３に保持され
ている値が１ビット左シフトされ、ＬＳＢには０が埋め
込まれる。そして、これらの動作が、例えば繰り返し命
令（続く命令を所定回数繰り返すことを示す命令）と、
ＣＲＣ演算命令との組み合わせによってＭ回繰り返され
る。これによって、例えば１サイクルのＣＲＣ演算（お
よびシフトレジスタ２３のシフト動作）を１マシンサイ
クルで行わせることも可能になる。なお、上記繰り返し
命令とＣＲＣ演算命令との組み合わせによる動作と同じ
動作を単一の命令によって行わせ得るようにしてもよ
い。また、処理速度は遅くなるが、汎用レジスタに値Ｍ
をセットして１サイクルのＣＲＣ演算ごとにデクリメン
トし、値が０になるまでＣＲＣ演算を繰り返すようにし
てもよい。
【００３７】（ステップＳ５） ＭサイクルのＣＲＣ演
算が終了すると、メモリ２２に保持されている残りの送
受信データが最終データかどうか（残りがＭビット以下
かどうか）が判定される。この判定は、具体的には、例
えばメモリ２２からシフトレジスタ２３に転送される送
受信データのアドレスを示す図示しないポインタの値が
最終データのアドレスになったかどうかが判定されるよ
うにしてもよいし、ＭサイクルのＣＲＣ演算の回数をカ
ウント（ダウンカウント）し、送受信データの全ビット
数ＫからＭを減算してＭで整数除算した商Ｘ、 Ｘ＝ｉｎｔ（（Ｋ−Ｍ）／Ｍ） の回数だけ繰り返されたかどうかが判定されるようにす
るなどしてもよい。また、上記ＣＲＣ演算の回数のカウ
ントや判定は、プログラム命令によって行われるように
してもよいし、ハードウェアによって自動的に行われる
ようにしてもよい。（なお、上記ＫからＭが減算される
のは、最初のＭビットは初期データとして第２の汎用レ
ジスタ２４に設定されるからである。）メモリ２２に残
っているのが最終データでなければ、上記ステップＳ３
〜Ｓ５が繰り返される。
算が終了すると、メモリ２２に保持されている残りの送
受信データが最終データかどうか（残りがＭビット以下
かどうか）が判定される。この判定は、具体的には、例
えばメモリ２２からシフトレジスタ２３に転送される送
受信データのアドレスを示す図示しないポインタの値が
最終データのアドレスになったかどうかが判定されるよ
うにしてもよいし、ＭサイクルのＣＲＣ演算の回数をカ
ウント（ダウンカウント）し、送受信データの全ビット
数ＫからＭを減算してＭで整数除算した商Ｘ、 Ｘ＝ｉｎｔ（（Ｋ−Ｍ）／Ｍ） の回数だけ繰り返されたかどうかが判定されるようにす
るなどしてもよい。また、上記ＣＲＣ演算の回数のカウ
ントや判定は、プログラム命令によって行われるように
してもよいし、ハードウェアによって自動的に行われる
ようにしてもよい。（なお、上記ＫからＭが減算される
のは、最初のＭビットは初期データとして第２の汎用レ
ジスタ２４に設定されるからである。）メモリ２２に残
っているのが最終データでなければ、上記ステップＳ３
〜Ｓ５が繰り返される。
【００３８】（ステップＳ６） 上記ステップＳ６で、
メモリ２２に残っている送受信データが最終データであ
ると判定されると、その最終データがシフトレジスタ２
３に転送される。ここで、最終データのビット数は、図
３に示すように、送受信データの全ビット数ＫからＭを
減算してＭで除算した剰余Ｌ、すなわち Ｌ＝（Ｋ−Ｍ）ｍｏｄＭ である。この剰余ＬはＭより小さいので、最終データは
シフトレジスタ２３に上位詰めで設定され、下位のビッ
トに０が埋め込まれる。
メモリ２２に残っている送受信データが最終データであ
ると判定されると、その最終データがシフトレジスタ２
３に転送される。ここで、最終データのビット数は、図
３に示すように、送受信データの全ビット数ＫからＭを
減算してＭで除算した剰余Ｌ、すなわち Ｌ＝（Ｋ−Ｍ）ｍｏｄＭ である。この剰余ＬはＭより小さいので、最終データは
シフトレジスタ２３に上位詰めで設定され、下位のビッ
トに０が埋め込まれる。
【００３９】（ステップＳ７） 最後に、上記ステップ
Ｓ４と同様に、Ｍ＋ＬサイクルのＣＲＣ演算が行われ
る。これによって、全部でＭ×Ｘ＋Ｍ＋Ｌ＝Ｋサイクル
のＣＲＣ演算が行われることになる。（なお、最終ＣＲ
Ｃ演算のステップ数において剰余Ｌに算術論理演算器３
２のビット幅Ｍが加算されるのは、送受信データの最後
のビットが算術論理演算器３２のＭＳＢより１つ上位の
ビットにシフトされるまで演算を繰り返すためである。
これは、送受信データを２のＮ乗倍して、そのＬＳＢま
でＣＲＣ演算をすることに相当する。）そこで、ステッ
プＳ７でＭ＋Ｌサイクル（全部の合計では上記のように
Ｋサイクル）のＣＲＣ演算が終了したときに第２の汎用
レジスタ２４に保持されている値が、送受信データ全体
に対するＣＲＣ演算結果となる。そこで、送信の場合に
は、この第２の汎用レジスタ２４に保持されている値が
例えば一旦メモリ２２に格納されて、送信データに付加
されることにより、ＣＲＣ符号化された送信データとな
る。また、受信の場合には、この第２の汎用レジスタ２
４に保持されている値が０であるかどうかを判断するこ
とによって、具体的には、例えば第２の汎用レジスタ２
４に保持された値と全ビットの値が０であるゼロデータ
との排他的論理和演算を行い、図示しないゼロフラグレ
ジスタがセットされるかどうかなどによって、受信され
たデータに誤りがないかどうかを判定することができ
る。
Ｓ４と同様に、Ｍ＋ＬサイクルのＣＲＣ演算が行われ
る。これによって、全部でＭ×Ｘ＋Ｍ＋Ｌ＝Ｋサイクル
のＣＲＣ演算が行われることになる。（なお、最終ＣＲ
Ｃ演算のステップ数において剰余Ｌに算術論理演算器３
２のビット幅Ｍが加算されるのは、送受信データの最後
のビットが算術論理演算器３２のＭＳＢより１つ上位の
ビットにシフトされるまで演算を繰り返すためである。
これは、送受信データを２のＮ乗倍して、そのＬＳＢま
でＣＲＣ演算をすることに相当する。）そこで、ステッ
プＳ７でＭ＋Ｌサイクル（全部の合計では上記のように
Ｋサイクル）のＣＲＣ演算が終了したときに第２の汎用
レジスタ２４に保持されている値が、送受信データ全体
に対するＣＲＣ演算結果となる。そこで、送信の場合に
は、この第２の汎用レジスタ２４に保持されている値が
例えば一旦メモリ２２に格納されて、送信データに付加
されることにより、ＣＲＣ符号化された送信データとな
る。また、受信の場合には、この第２の汎用レジスタ２
４に保持されている値が０であるかどうかを判断するこ
とによって、具体的には、例えば第２の汎用レジスタ２
４に保持された値と全ビットの値が０であるゼロデータ
との排他的論理和演算を行い、図示しないゼロフラグレ
ジスタがセットされるかどうかなどによって、受信され
たデータに誤りがないかどうかを判定することができ
る。
【００４０】次に、上記動作について、図４、５に基づ
き、具体的なデータ例を挙げて説明する。
き、具体的なデータ例を挙げて説明する。
【００４１】まず、符号化の例について説明する。この
例では、図４に示すように、符号化前の送信データが
「１０００００１１０１０１（２進表現）」（ビット数
Ｋ＝１２）、生成多項式が「１０１０１（２進表現）」
（ビット数Ｎ＝５）とする。この場合、５サイクルのＣ
ＲＣ演算の繰返し回数Ｘは、 Ｘ＝ｉｎｔ（（Ｋ−Ｍ）／Ｍ）＝ｉｎｔ（（１２−５）
／５）＝１回、 最終データのビット数Ｌは、 Ｌ＝（Ｋ−Ｍ）ｍｏｄＭ＝（１２−５）ｍｏｄ５＝２、 また、最終ＣＲＣ演算のサイクル数は、 Ｍ＋Ｌ＝５＋２＝７ である。
例では、図４に示すように、符号化前の送信データが
「１０００００１１０１０１（２進表現）」（ビット数
Ｋ＝１２）、生成多項式が「１０１０１（２進表現）」
（ビット数Ｎ＝５）とする。この場合、５サイクルのＣ
ＲＣ演算の繰返し回数Ｘは、 Ｘ＝ｉｎｔ（（Ｋ−Ｍ）／Ｍ）＝ｉｎｔ（（１２−５）
／５）＝１回、 最終データのビット数Ｌは、 Ｌ＝（Ｋ−Ｍ）ｍｏｄＭ＝（１２−５）ｍｏｄ５＝２、 また、最終ＣＲＣ演算のサイクル数は、 Ｍ＋Ｌ＝５＋２＝７ である。
【００４２】（１）ＣＲＣ演算が開始される際には、第
１の汎用レジスタ１２に上記生成多項式「１０１０１」
が設定されるとともに、第２の汎用レジスタ２４に、送
信データの最初の５ビットの値「１００００」が設定さ
れ、シフトレジスタ２３には続く５ビットの値「０１１
０１」が設定される。
１の汎用レジスタ１２に上記生成多項式「１０１０１」
が設定されるとともに、第２の汎用レジスタ２４に、送
信データの最初の５ビットの値「１００００」が設定さ
れ、シフトレジスタ２３には続く５ビットの値「０１１
０１」が設定される。
【００４３】（２）最初のＣＲＣ演算サイクル１では、
第２の汎用レジスタ２４のＭＳＢの値は「１」なので、
セレクタ１３によって生成多項式「１０１０１」が選択
され、その生成多項式と、第２の汎用レジスタ２４のＭ
ＳＢより下位の４ビット（正確には、バレルシフタ２５
によって左シフトされた後のＬＳＢより上位の４ビッ
ト）の値「００００」およびシフトレジスタ２３のＭＳ
Ｂの値「０」とが、算術論理演算器３２によって排他的
論理和演算される。その演算結果は「１０１０１」とな
り、この演算結果は第２の汎用レジスタ２４に格納され
る。
第２の汎用レジスタ２４のＭＳＢの値は「１」なので、
セレクタ１３によって生成多項式「１０１０１」が選択
され、その生成多項式と、第２の汎用レジスタ２４のＭ
ＳＢより下位の４ビット（正確には、バレルシフタ２５
によって左シフトされた後のＬＳＢより上位の４ビッ
ト）の値「００００」およびシフトレジスタ２３のＭＳ
Ｂの値「０」とが、算術論理演算器３２によって排他的
論理和演算される。その演算結果は「１０１０１」とな
り、この演算結果は第２の汎用レジスタ２４に格納され
る。
【００４４】（３）また、シフトレジスタ２３に保持さ
れている値は、１ビット左シフトされる。ここで、図４
ではＬＳＢに埋め込まれる値は０になっているが、これ
は０でなくてもよい。（これに対して、最終ＣＲＣ演算
では、送信データを２のＮ乗倍することに対応させるた
めに０が埋め込まれる必要がある。） （４）以下、同様の動作が繰り返され、５サイクルのＣ
ＲＣ演算が終了すると、メモリ２２に格納されている２
ビットの最終データ「０１」がシフトレジスタ２３に上
位詰めで下位のビットに０が埋め込まれて転送される。
以下、最終ＣＲＣ演算で上記（２）（３）と同様の動作
が７サイクル繰り返される。
れている値は、１ビット左シフトされる。ここで、図４
ではＬＳＢに埋め込まれる値は０になっているが、これ
は０でなくてもよい。（これに対して、最終ＣＲＣ演算
では、送信データを２のＮ乗倍することに対応させるた
めに０が埋め込まれる必要がある。） （４）以下、同様の動作が繰り返され、５サイクルのＣ
ＲＣ演算が終了すると、メモリ２２に格納されている２
ビットの最終データ「０１」がシフトレジスタ２３に上
位詰めで下位のビットに０が埋め込まれて転送される。
以下、最終ＣＲＣ演算で上記（２）（３）と同様の動作
が７サイクル繰り返される。
【００４５】（５）最終ＣＲＣ演算が終了したときに第
２の汎用レジスタ２４に保持されている値「０００１
０」がＣＲＣ演算結果である。そこで、図５に示すよう
に元の送信データの末尾に上記ＣＲＣ演算結果が誤り検
出符号として付加されて、１７ビットの符号化データ
（「１０００００１１０１０１０００１０」）となる。
２の汎用レジスタ２４に保持されている値「０００１
０」がＣＲＣ演算結果である。そこで、図５に示すよう
に元の送信データの末尾に上記ＣＲＣ演算結果が誤り検
出符号として付加されて、１７ビットの符号化データ
（「１０００００１１０１０１０００１０」）となる。
【００４６】一方、上記のようにして符号化されたデー
タの復号が行われる場合の動作は、図５に示すように、
上記符号化の場合の（１）〜（４）と同様である。この
復号によって、ＣＲＣ演算結果が同図に示すように「０
００００」になれば、データに誤りがないと判定され
る。
タの復号が行われる場合の動作は、図５に示すように、
上記符号化の場合の（１）〜（４）と同様である。この
復号によって、ＣＲＣ演算結果が同図に示すように「０
００００」になれば、データに誤りがないと判定され
る。
【００４７】ここで、この例では、上記のように誤り検
出符号が付加されて、データのビット長が１７ビットに
なっているので、５サイクルのＣＲＣ演算の繰返し回数
Ｘは、 Ｘ＝ｉｎｔ（（Ｋ−Ｍ）／Ｍ）＝ｉｎｔ（（１７−５）
／５）＝２回、 最終データのビット数Ｌは、 Ｌ＝（Ｋ−Ｍ）ｍｏｄＭ＝（１７−５）ｍｏｄ５＝２、 となる。また、最終ＣＲＣ演算のサイクル数は、 Ｍ＋Ｌ＝５＋２＝７ であるが、図５に示すように、最終データのビット数Ｌ
と同じ２サイクルのＣＲＣ演算を行った時点で剰余が０
になっていれば、その後の剰余も０のままになる一方、
０になっていなければ、その後に０になることもないの
で、２サイクルで動作を停止させても結果は同じであ
る。ただし、上記のように７サイクル繰り返すようにし
て、すなわち符号化と復号とで同じ動作が行われるよう
にして構成の簡素化を図るようにしてもよい。
出符号が付加されて、データのビット長が１７ビットに
なっているので、５サイクルのＣＲＣ演算の繰返し回数
Ｘは、 Ｘ＝ｉｎｔ（（Ｋ−Ｍ）／Ｍ）＝ｉｎｔ（（１７−５）
／５）＝２回、 最終データのビット数Ｌは、 Ｌ＝（Ｋ−Ｍ）ｍｏｄＭ＝（１７−５）ｍｏｄ５＝２、 となる。また、最終ＣＲＣ演算のサイクル数は、 Ｍ＋Ｌ＝５＋２＝７ であるが、図５に示すように、最終データのビット数Ｌ
と同じ２サイクルのＣＲＣ演算を行った時点で剰余が０
になっていれば、その後の剰余も０のままになる一方、
０になっていなければ、その後に０になることもないの
で、２サイクルで動作を停止させても結果は同じであ
る。ただし、上記のように７サイクル繰り返すようにし
て、すなわち符号化と復号とで同じ動作が行われるよう
にして構成の簡素化を図るようにしてもよい。
【００４８】なお、上記の例では、各構成要素のビット
幅が互いに同じ例を示したが、これに限らず、例えば第
１の汎用レジスタ１２、および算術論理演算器３２と、
他の構成要素とでビット幅が異なるようにしたり、第１
の汎用レジスタ１２等と算術論理演算器３２とでビット
幅が異なるようにしたりしてもよい。
幅が互いに同じ例を示したが、これに限らず、例えば第
１の汎用レジスタ１２、および算術論理演算器３２と、
他の構成要素とでビット幅が異なるようにしたり、第１
の汎用レジスタ１２等と算術論理演算器３２とでビット
幅が異なるようにしたりしてもよい。
【００４９】また、送受信データはメモリ２２に格納さ
れる例を示したが、例えば受信データがシリアルデータ
として入力される場合には、シフトレジスタ２３を設け
ず、受信データが、バッファ（ＦＩＦＯ：first in fir
st out）から直接第２の汎用レジスタ２４や算術論理演
算器３２に供給されるようにするなどしてもよい。
れる例を示したが、例えば受信データがシリアルデータ
として入力される場合には、シフトレジスタ２３を設け
ず、受信データが、バッファ（ＦＩＦＯ：first in fir
st out）から直接第２の汎用レジスタ２４や算術論理演
算器３２に供給されるようにするなどしてもよい。
【００５０】また、上記ＣＲＣ演算装置においては、バ
レルシフタ２５は入力されるデータを１ビットシフトさ
せるだけなので、サイクルタイムに余裕が有る場合など
には、シフトレジスタを用いることもできる。
レルシフタ２５は入力されるデータを１ビットシフトさ
せるだけなので、サイクルタイムに余裕が有る場合など
には、シフトレジスタを用いることもできる。
【００５１】また、第２の汎用レジスタ２４に代えて、
ＣＲＣ演算専用のレジスタを設ける場合には、入出力を
１ビットずらすことによって、バレルシフタ２５を用い
ないようにすることもできる。
ＣＲＣ演算専用のレジスタを設ける場合には、入出力を
１ビットずらすことによって、バレルシフタ２５を用い
ないようにすることもできる。
【００５２】また、第１の汎用レジスタ１２や第２の汎
用レジスタ２４に代えて、メモリを用いるようにするこ
ともできる。
用レジスタ２４に代えて、メモリを用いるようにするこ
ともできる。
【００５３】また、セレクタ１３の切り替え制御は、上
記のように第２の汎用レジスタ２４のＭＳＢの値によっ
て行うのに限らず、算術論理演算器３２によって排他的
論理和演算が行われる際に、その演算結果のＭＳＢの値
を保持するフラグレジスタを設け、そのフラグレジスタ
に保持される値によって制御するなどしてもよい。な
お、この場合に、最初の１サイクルのＣＲＣ演算が行わ
れる際には、一旦、バレルシフタ２５で左シフトさせず
に（または２５をバイパスさせて）算術論理演算器３２
に入力させるようにすれば、最初のフラグレジスタの値
を設定することができる。
記のように第２の汎用レジスタ２４のＭＳＢの値によっ
て行うのに限らず、算術論理演算器３２によって排他的
論理和演算が行われる際に、その演算結果のＭＳＢの値
を保持するフラグレジスタを設け、そのフラグレジスタ
に保持される値によって制御するなどしてもよい。な
お、この場合に、最初の１サイクルのＣＲＣ演算が行わ
れる際には、一旦、バレルシフタ２５で左シフトさせず
に（または２５をバイパスさせて）算術論理演算器３２
に入力させるようにすれば、最初のフラグレジスタの値
を設定することができる。
【００５４】また、送受信データの全てのビットについ
ての上記のような一連のＣＲＣ演算が、演算命令実行制
御部４１に組み込まれたマイクロプログラムによって実
行されるようにして、１または少数のプログラム命令で
ＣＲＣ演算を指示し得るようにしてもよい。
ての上記のような一連のＣＲＣ演算が、演算命令実行制
御部４１に組み込まれたマイクロプログラムによって実
行されるようにして、１または少数のプログラム命令で
ＣＲＣ演算を指示し得るようにしてもよい。
【００５５】（実施の形態２）実施の形態２として、生
成多項式設定レジスタを含むハードウェアによって構成
され、任意のビット長の生成多項式を適用することがで
きるＣＲＣ演算装置の例を説明する。
成多項式設定レジスタを含むハードウェアによって構成
され、任意のビット長の生成多項式を適用することがで
きるＣＲＣ演算装置の例を説明する。
【００５６】このＣＲＣ演算装置は、図６に示すよう
に、ＣＲＣ演算部５１と、生成多項式供給部６１とを備
えている。
に、ＣＲＣ演算部５１と、生成多項式供給部６１とを備
えている。
【００５７】上記ＣＲＣ演算部５１（ＣＲＣ演算手段）
は、所定のＭ段（Ｍビット分）のＤ型フリップフロップ
５２…が、排他的論理和ゲート５３…を介して接続され
て構成されている。このＣＲＣ演算部５１は、演算デー
タが１ビットずつ入力されることにより、ＣＲＣ演算を
行うようになっている。演算結果の商は、最後段のＤ型
フリップフロップ５２から順次出力され、剰余は、ＣＲ
Ｃ演算が終了した時点で各Ｄ型フリップフロップ５２か
ら出力される。
は、所定のＭ段（Ｍビット分）のＤ型フリップフロップ
５２…が、排他的論理和ゲート５３…を介して接続され
て構成されている。このＣＲＣ演算部５１は、演算デー
タが１ビットずつ入力されることにより、ＣＲＣ演算を
行うようになっている。演算結果の商は、最後段のＤ型
フリップフロップ５２から順次出力され、剰余は、ＣＲ
Ｃ演算が終了した時点で各Ｄ型フリップフロップ５２か
ら出力される。
【００５８】また、生成多項式供給部６１は、生成多項
式が格納されるＭビット幅の生成多項式設定レジスタ６
２（生成多項式保持手段）と、セレクタ６３と、上位詰
め部６４とを備えている。上記セレクタ６３は、最後段
のＤ型フリップフロップ５２からの出力に応じて、前記
実施の形態１のセレクタ１３と同様に、生成多項式設定
レジスタ６２に格納された値（生成多項式）、または全
ビットの値が０のデータ（”０”）を出力するようにな
っている。また、上位詰め部６４は、適用される生成多
項式のビット数Ｎが生成多項式設定レジスタ６２のビッ
ト幅Ｍよりも小さいときに、生成多項式が上位詰めされ
て下位のビットに０が埋め込まれた値を生成多項式設定
レジスタ６２に格納するようになっている。具体的に
は、例えばシフトレジスタによって左シフトするように
してもよいし、プログラムのシフト命令などによって左
シフトするようにしてもよい。また、上記上位詰め部６
４を設けるのに代えて、あらかじめ上位詰めされた生成
多項式を入力するようにしてもよい。
式が格納されるＭビット幅の生成多項式設定レジスタ６
２（生成多項式保持手段）と、セレクタ６３と、上位詰
め部６４とを備えている。上記セレクタ６３は、最後段
のＤ型フリップフロップ５２からの出力に応じて、前記
実施の形態１のセレクタ１３と同様に、生成多項式設定
レジスタ６２に格納された値（生成多項式）、または全
ビットの値が０のデータ（”０”）を出力するようにな
っている。また、上位詰め部６４は、適用される生成多
項式のビット数Ｎが生成多項式設定レジスタ６２のビッ
ト幅Ｍよりも小さいときに、生成多項式が上位詰めされ
て下位のビットに０が埋め込まれた値を生成多項式設定
レジスタ６２に格納するようになっている。具体的に
は、例えばシフトレジスタによって左シフトするように
してもよいし、プログラムのシフト命令などによって左
シフトするようにしてもよい。また、上記上位詰め部６
４を設けるのに代えて、あらかじめ上位詰めされた生成
多項式を入力するようにしてもよい。
【００５９】上記のように構成されていることにより、
生成多項式のビット数Ｎが生成多項式設定レジスタ６２
のビット幅Ｍよりも小さい場合、上位のＮビットよりも
下位のビットに関しては、生成多項式設定レジスタ６２
に０が埋め込まれているので、最後段のＤ型フリップフ
ロップ５２からの出力に係らず、セレクタ６３からは０
が出力される。そこで、上記下位のビットに対応する排
他的論理和ゲート５３からは、前段のＤ型フリップフロ
ップ５２から出力される値と同じ値が出力されるので、
生成多項式のビット数と、生成多項式設定レジスタ６２
のビット幅と、Ｄ型フリップフロップ５２の段数とが互
いに等しい場合と同じ結果が得られる。したがって、ビ
ット数に関しても、適用される生成多項式の柔軟性を高
くすることができる。
生成多項式のビット数Ｎが生成多項式設定レジスタ６２
のビット幅Ｍよりも小さい場合、上位のＮビットよりも
下位のビットに関しては、生成多項式設定レジスタ６２
に０が埋め込まれているので、最後段のＤ型フリップフ
ロップ５２からの出力に係らず、セレクタ６３からは０
が出力される。そこで、上記下位のビットに対応する排
他的論理和ゲート５３からは、前段のＤ型フリップフロ
ップ５２から出力される値と同じ値が出力されるので、
生成多項式のビット数と、生成多項式設定レジスタ６２
のビット幅と、Ｄ型フリップフロップ５２の段数とが互
いに等しい場合と同じ結果が得られる。したがって、ビ
ット数に関しても、適用される生成多項式の柔軟性を高
くすることができる。
【００６０】
【発明の効果】以上のように、本発明によれば、通常、
プロセッサ等が備える構成要素を用い得るようにするこ
とにより、大幅な回路規模の増加を招くことなく、高速
なＣＲＣ演算を行うことができ、しかも、種々の生成多
項式を柔軟に適用することができるという効果を奏す
る。
プロセッサ等が備える構成要素を用い得るようにするこ
とにより、大幅な回路規模の増加を招くことなく、高速
なＣＲＣ演算を行うことができ、しかも、種々の生成多
項式を柔軟に適用することができるという効果を奏す
る。
【図１】実施の形態１のＣＲＣ演算装置の構成を示すブ
ロック図である。
ロック図である。
【図２】実施の形態１のＣＲＣ演算装置の動作を示すフ
ローチャートである。
ローチャートである。
【図３】実施の形態１のＣＲＣ演算装置のデータの区切
りの例を示す説明図である。
りの例を示す説明図である。
【図４】実施の形態１のＣＲＣ演算装置の符号化動作の
具体例を示す説明図である。
具体例を示す説明図である。
【図５】実施の形態１のＣＲＣ演算装置の復号動作の具
体例を示す説明図である。
体例を示す説明図である。
【図６】実施の形態２のＣＲＣ演算装置の構成を示すブ
ロック図である。
ロック図である。
１１ 生成多項式供給部
１２ 第１の汎用レジスタ
１３ セレクタ
２１ 演算データ供給部
２２ メモリ
２３ シフトレジスタ
２４ 第２の汎用レジスタ
２５ バレルシフタ
３１ 演算部
３２ 算術論理演算器
４１ 演算命令実行制御部
５１ ＣＲＣ演算部
５２ Ｄ型フリップフロップ
５３ 排他的論理和ゲート
６１ 生成多項式供給部
６２ 生成多項式設定レジスタ
６３ セレクタ
６４ 上位詰め部
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 岡林 和宏
大阪府門真市大字門真1006番地 松下電
器産業株式会社内
(56)参考文献 特開 平10−320221（ＪＰ，Ａ)
特開 平７−50596（ＪＰ，Ａ)
特開2000−81989（ＪＰ，Ａ)
特開2001−36414（ＪＰ，Ａ)
特開2000−311096（ＪＰ，Ａ)
欧州特許出願公開936537（ＥＰ，Ａ
１)
国際公開00／067125（ＷＯ，Ａ１)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03M 13/00 - 13/53
G06F 11/10 330
Claims (10)
- 【請求項１】生成多項式を示すデータ保持し、上記生成
多項式を示すデータと、全ビットの値が０であるゼロデ
ータとを選択的に出力する生成多項式供給手段と、 ＣＲＣ演算を行う演算データを出力する演算データ供給
手段と、 上記生成多項式を示すデータまたはゼロデータと、上記
演算データとの排他的論理和演算を行う算術論理演算手
段とを備え、 上記生成多項式供給手段は、上記算術論理演算手段によ
る、先行する演算の演算結果における最上位ビットの値
に応じて、上記生成多項式を示すデータと、ゼロデータ
との選択をするように構成され、 上記演算データ供給手段は、上記算術論理演算手段によ
る、先行する演算の演算結果における最上位ビットより
も下位のビットの値を上位ビットの値とすることに加え
て、未処理のＣＲＣ演算対象となるデータの最上位ビッ
トの値を最下位ビットの値とするデータを、上記演算デ
ータとして出力するように構成されていることを特徴と
するＣＲＣ演算装置。 - 【請求項２】請求項１のＣＲＣ演算装置であって、 上記生成多項式供給手段は、 上記生成多項式を示すデータを保持する第１のレジスタ
と、 上記生成多項式を示すデータまたは上記ゼロデータを選
択的に出力するセレクタとを備え、 上記演算データ供給手段は、 上記算術論理演算手段による上記演算結果を保持する第
２のレジスタと、 上記第２のレジスタに保持される上記演算結果を１ビッ
ト左シフトして出力するシフタと、 上記未処理のＣＲＣ演算対象となるデータを保持するメ
モリと、 上記メモリから転送された、上記未処理のＣＲＣ演算対
象となるデータのうちの一部を保持し、上記保持された
データの最上位ビットの値を出力するとともに、上記保
持されたデータを１ビットずつ左シフトするシフトレジ
スタとを備えたことを特徴とするＣＲＣ演算装置。 - 【請求項３】請求項１のＣＲＣ演算装置であって、さら
に、 演算命令実行制御手段を備え、上記演算命令実行制御手
段は、所定の演算命令に応じて、上記生成多項式供給手
段による上記生成多項式を示すデータまたはゼロデータ
の出力、上記演算データ供給手段による上記演算データ
の出力、および上記算術論理演算手段による上記排他的
論理和演算の実行を制御するように構成されていること
を特徴とするＣＲＣ演算装置。 - 【請求項４】請求項３のＣＲＣ演算装置であって、 上記演算命令実行制御手段は、所定の演算命令に応じ
て、１回の上記算術論理演算手段による上記排他的論理
和演算が行われるための上記生成多項式供給手段、上記
演算データ供給手段、および上記算術論理演算手段によ
る動作を制御するように構成されていることを特徴とす
るＣＲＣ演算装置。 - 【請求項５】請求項３のＣＲＣ演算装置であって、 上記演算命令実行制御手段は、所定の演算命令に応じ
て、上記未処理のＣＲＣ演算対象となるデータのすべて
に対して上記算術論理演算手段による上記排他的論理和
演算が行われるための、上記生成多項式供給手段、上記
演算データ供給手段、および上記算術論理演算手段によ
る動作を制御するように構成されていることを特徴とす
るＣＲＣ演算装置。 - 【請求項６】請求項２のＣＲＣ演算装置であって、さら
に、 演算命令実行制御手段を備え、上記演算命令実行制御手
段は、所定の演算命令に応じて、上記シフトレジスタに
保持された全てのビットの値に対して上記算術論理演算
手段による上記排他的論理和演算が行われるための、上
記生成多項式供給手段、上記演算データ供給手段、およ
び上記算術論理演算手段による動作を制御するように構
成されていることを特徴とするＣＲＣ演算装置。 - 【請求項７】請求項２のＣＲＣ演算装置であって、 上記未処理のＣＲＣ演算対象となるデータのすべてに対
して上記算術論理演算手段による上記排他的論理和演算
が行われた後に、上記第２のレジスタに保持されている
値を上記メモリに格納するように構成されていることを
特徴とするＣＲＣ演算装置。 - 【請求項８】請求項２のＣＲＣ演算装置であって、 上記未処理のＣＲＣ演算対象となるデータのすべてに対
して上記算術論理演算手段による上記排他的論理和演算
が行われた後に、上記第２のレジスタに保持されている
値が０であるか否かによって、上記上記未処理のＣＲＣ
演算対象となるデータに誤りがあるか否かを判定するよ
うに構成されていることを特徴とするＣＲＣ演算装置。 - 【請求項９】請求項１のＣＲＣ演算装置であって、 上記生成多項式供給手段は、上記生成多項式を示すデー
タのビット数が、上記生成多項式供給手段が保持し得る
ビット数よりも少ない場合に、上記生成多項式を示すデ
ータを上位詰めで保持するとともに、下位のビットに０
の値を保持するように構成されていることを特徴とする
ＣＲＣ演算装置。 - 【請求項１０】生成多項式を示すデータと、全ビットの
値が０であるゼロデータとを選択的に出力する生成多項
式供給ステップと、 ＣＲＣ演算を行う演算データを出力する演算データ供給
ステップと、 上記生成多項式を示すデータまたはゼロデータと、上記
演算データとの排他的論理和演算を行う算術論理演算ス
テップとを有し、 上記生成多項式供給ステップは、先立つ上記算術論理演
算ステップによる演算結果の最上位ビットの値に応じ
て、上記生成多項式を示すデータまたはゼロデータを選
択し、 上記演算データ供給ステップは、先立つ上記算術論理演
算ステップによる演算結果の最上位ビットよりも下位の
ビットの値を上位ビットの値とすることに加えて、未処
理のＣＲＣ演算対象となるデータの最上位ビットの値を
最下位ビットの値とするデータを、上記演算データとし
て出力することを特徴とするＣＲＣ演算方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001113541A JP3512175B2 (ja) | 2000-04-14 | 2001-04-12 | Ｃｒｃ演算装置、およびｃｒｃ演算方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000-113734 | 2000-04-14 | ||
| JP2000113734 | 2000-04-14 | ||
| JP2001113541A JP3512175B2 (ja) | 2000-04-14 | 2001-04-12 | Ｃｒｃ演算装置、およびｃｒｃ演算方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001358594A JP2001358594A (ja) | 2001-12-26 |
| JP3512175B2 true JP3512175B2 (ja) | 2004-03-29 |
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ID=26590155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001113541A Expired - Fee Related JP3512175B2 (ja) | 2000-04-14 | 2001-04-12 | Ｃｒｃ演算装置、およびｃｒｃ演算方法 |
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|---|---|
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-
2001
- 2001-04-12 JP JP2001113541A patent/JP3512175B2/ja not_active Expired - Fee Related
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