JP3508507B2 - 電子制御ユニットの開発支援装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＰＵやＲＯＭ等
を有する電子制御ユニットの開発時に用いられる開発支
援装置に関する。

【０００２】

【従来の技術】一般に、例えば車両のエンジンやトラン
スミッション等を制御する電子制御ユニットは、制御プ
ログラムを記憶するＲＯＭと、そのＲＯＭに記憶された
制御プログラムを実行する制御用ＣＰＵとを有し、制御
用ＣＰＵがＲＯＭ内の制御プログラムを実行することで
エンジン等の制御対象を制御するように構成される。

【０００３】そして、従来より、このような電子制御ユ
ニット（以下、ＥＣＵともいう）を開発するために用い
られる開発支援装置としては、例えば特開平８−１８５
３３２号公報や特開平８−１８５３３４号公報に開示さ
れているように、パーソナルコンピュータとＥＣＵ側の
制御用ＣＰＵとを通信インタフェースによりデータ通信
可能に接続し、ＥＣＵが実際に動作可能な状態で、その
制御用ＣＰＵが制御プログラムの実行時に参照する定数
や係数等の固定の制御パラメータを、パーソナルコンピ
ュータ側から送信するデータに変更したり、或いは、Ｅ
ＣＵ側の内部データを、パーソナルコンピュータ側に送
信させてモニタする、といったものが提案されている。

【０００４】

【発明が解決しようとする課題】しかしながら、上記従
来の開発支援装置では、ＥＣＵの制御仕様を検討する開
発段階（設計や試作の段階）において、ＥＣＵの動作状
態を制御パラメータの変更により微妙に調整することし
かできないという欠点がある。そして、ＥＣＵの制御ロ
ジック自体、即ち、制御用ＣＰＵが実行する制御プログ
ラム自体を変更して、ＥＣＵを実際に動作させてみたい
場合には、その都度、ＥＣＵに搭載されるＲＯＭ（通
常、開発段階では記憶内容を書き換え可能なＥＰＲＯ
Ｍ）を取り外してその記憶内容を書き換えなければなら
ず、ＥＣＵの開発に非常に手間がかかってしまう。

【０００５】本発明は、こうした問題に鑑みなされたも
のであり、電子制御ユニットの開発期間を短縮するのに
好適な、電子制御ユニットの開発支援装置を提供するこ
とを目的としている。

【０００６】

【課題を解決するための手段、及び発明の効果】上記目
的を達成するためになされた請求項１に記載の本発明の
開発支援装置においては、パーソナルコンピュータと電
子制御ユニットの制御用ＣＰＵとが、通信インタフェー
スによってデータ通信可能に接続される。

【０００７】ここで特に、電子制御ユニット側では、制
御用ＣＰＵが記憶手段に記憶された制御プログラムのう
ちの第１部分の実行を完了すると、停止手段が、制御用
ＣＰＵに、自己の処理動作によって取得した所定の制御
データを通信インタフェースを介してパーソナルコンピ
ュータへ送信させた後、該制御用ＣＰＵの次の処理への
動作を停止させる。そして、その後、パーソナルコンピ
ュータから通信インタフェースを介して所定の処理結果
データが送信されて来ると、再起動手段が、制御用ＣＰ
Ｕの次の処理への動作を再開させて、該制御用ＣＰＵ
に、記憶手段に記憶された制御プログラムのうちの第２
部分をパーソナルコンピュータからの処理結果データに
基づき実行させる。

【０００８】また、パーソナルコンピュータには、電子
制御ユニットの制御用ＣＰＵが前記第１部分と前記第２
部分との間で本来実行すべきプログラムを記憶する部分
プログラム記憶手段が設けられている。そして、パーソ
ナルコンピュータは、電子制御ユニットから通信インタ
フェースを介して前記制御データが送信されて来ると、
部分プログラム記憶手段に記憶されたプログラムを電子
制御ユニットからの制御データに基づき実行して、その
処理結果を表すデータを、前記処理結果データとして通
信インタフェースを介し電子制御ユニットへ送信する。
尚、通信インタフェースの具体的構成については後で述
べる。

【０００９】このような請求項１に記載の本発明の開発
支援装置においては、電子制御ユニットの制御用ＣＰＵ
が前記第１部分と前記第２部分との間で本来実行すべき
所望の制御プログラム（以下、このプログラムを「部分
制御プログラム」という）を、パーソナルコンピュータ
側の部分プログラム記憶手段に記憶させておき、その状
態で、電子制御ユニットを実際に動作させれば、電子制
御ユニットの制御用ＣＰＵが記憶手段に記憶された制御
プログラムのうちの前記第１部分の実行を完了すると、
電子制御ユニット側からパーソナルコンピュータ側へ、
制御用ＣＰＵの処理動作によって取得された所定の制御
データが送信される。

【００１０】すると、パーソナルコンピュータが、部分
プログラム記憶手段に記憶された上記部分制御プログラ
ムを電子制御ユニットからの制御データに基づき実行し
て、その処理結果を表す処理結果データを電子制御ユニ
ットへ送信することとなる。そして、このようにパーソ
ナルコンピュータが処理結果データを送信すると、電子
制御ユニットでは、制御用ＣＰＵが、記憶手段に記憶さ
れた制御プログラムのうちの前記第２部分をパーソナル
コンピュータからの処理結果データに基づき実行するこ
ととなり、その結果、パーソナルコンピュータ側で実行
された部分制御プログラムのロジックが、電子制御ユニ
ットの実際の動作、延いては電子制御ユニットが制御す
る制御対象の動作に反映される。

【００１１】つまり、本発明の開発支援装置において
は、電子制御ユニット側とパーソナルコンピュータ側と
で、制御対象の制御に用いられるデータ（即ち、上記制
御データ及び処理結果データ）を通信により共有し、電
子制御ユニット側の制御用ＣＰＵが本来実行すべき制御
プログラムの一部分である部分制御プログラムを、パー
ソナルコンピュータ側で実行するようにしている。

【００１２】よって、本発明の開発支援装置によれば、
パーソナルコンピュータ側の部分プログラム記憶手段に
記憶させておく部分制御プログラムを変更するだけで、
電子制御ユニットの制御用ＣＰＵが上記部分制御プログ
ラムを実行した場合の電子制御ユニットの実際の動作状
態を、簡単に確認することができる。

【００１３】このため、電子制御ユニットの制御ロジッ
クである制御プログラム自体を変更して電子制御ユニッ
トを実際に動作させてみる、といった開発作業を極めて
容易に行うことができ、電子制御ユニットの開発期間を
大幅に短縮することができるようになる。

【００１４】例えば、パーソナルコンピュータ側の部分
プログラム記憶手段に記憶させる部分制御プログラム
を、制御用ＣＰＵが前記第２部分を実行することで現れ
る電子制御ユニットの動作状態に応じて適宜変更し、電
子制御ユニットの動作状態が所望の状態となった場合の
部分制御プログラムを、電子制御ユニットの最終製品に
搭載されるＲＯＭ等の記憶手段に記憶させて、制御用Ｃ
ＰＵにより前記第１部分と前記第２部分との間で実行さ
れるようにすれば良いのである。

【００１５】次に、請求項２に記載の電子制御ユニット
の開発支援装置では、請求項１に記載の開発支援装置に
対して、パーソナルコンピュータには、通信インタフェ
ースとは別に、外部からの信号をデータ化してパーソナ
ルコンピュータに入力させるデータ入力装置が接続され
ている。そして、パーソナルコンピュータは、電子制御
ユニットから前記制御データが送信されて来ると、部分
プログラム記憶手段に記憶されたプログラム（上記部分
制御プログラム）を電子制御ユニットからの制御データ
とデータ入力装置からのデータとに基づき実行し、その
処理結果を表すデータを、前記処理結果データとして電
子制御ユニットへ送信する。

【００１６】この請求項２に記載の開発支援装置によれ
ば、例えば、現状の電子制御ユニットには入力されてい
ない新たな検出器からの信号を、電子制御ユニットの制
御ロジックに取り入れるべきか否かの検討や、その信号
を取り入れた場合の最適な制御プログラムの設計等を容
易に行うことができ、電子制御ユニットの開発が一層容
易になる。

【００１７】即ち、新たな検出器からの信号値を制御デ
ータとして用いる部分制御プログラムを、パーソナルコ
ンピュータ側の部分プログラム記憶手段に記憶させてお
くと共に、その新たな検出器からの実際の信号がデータ
入力装置を介してパーソナルコンピュータに入力される
ようにしておけば、パーソナルコンピュータにて、上記
新たな検出器からの実際の信号値（つまり、データ入力
装置からのデータ）に基づき上記部分制御プログラムが
実行され、その実行による影響が電子制御ユニットの実
際の動作に現れることとなる。このため、電子制御ユニ
ットの制御ロジックに新たな検出器からの信号を取り入
れた場合の実際の動作状態を、電子制御ユニットのハー
ドウェアを変更することなく簡単に確認することができ
るようになるのである。

【００１８】一方、請求項１，２に記載の開発支援装置
では、制御用ＣＰＵが、記憶手段に記憶された制御プロ
グラムのうちの第１部分の実行を完了すると、自己の処
理動作により取得した制御データをパーソナルコンピュ
ータへ送信するようにしているが、パーソナルコンピュ
ータへの制御データの送信は、制御用ＣＰＵが前記第１
部分を実行している最中に行うようにしても良い。但
し、この場合には、制御用ＣＰＵが前記第１部分の実行
を完了したことを、パーソナルコンピュータに知らせる
必要がある。

【００１９】そこで次に、請求項３に記載の本発明の開
発支援装置では、電子制御ユニット側にて、制御用ＣＰ
Ｕが記憶手段に記憶された制御プログラムのうちの第１
部分の実行を完了すると、停止手段が、制御用ＣＰＵ
に、前記第１部分の実行完了を示す完了データを通信イ
ンタフェースを介してパーソナルコンピュータへ送信さ
せた後、該制御用ＣＰＵの次の処理への動作を停止させ
る。また、制御用ＣＰＵが前記第１部分を実行している
最中、或いは、前記第１部分の実行を完了して前記完了
データを送信する際に、データ出力手段が、制御用ＣＰ
Ｕに、自己の処理動作によって取得した所定の制御デー
タを通信インタフェースを介してパーソナルコンピュー
タへ送信させる。

【００２０】そして、電子制御ユニット側では、制御用
ＣＰＵがパーソナルコンピュータへ完了データを送信し
た後、パーソナルコンピュータから通信インタフェース
を介して所定の処理結果データが送信されて来ると、再
起動手段が、制御用ＣＰＵの次の処理への動作を再開さ
せて、該制御用ＣＰＵに、記憶手段に記憶された制御プ
ログラムのうちの第２部分をパーソナルコンピュータか
らの処理結果データに基づき実行させる。

【００２１】また、パーソナルコンピュータには、請求
項１，２に記載の開発支援装置と同様の部分プログラム
記憶手段が設けられている。そして、パーソナルコンピ
ュータは、電子制御ユニットから通信インタフェースを
介して送信されて来る前記制御データ及び前記完了デー
タを入力すると共に、前記完了データが送信されて来る
と、部分プログラム記憶手段に記憶されたプログラムを
電子制御ユニットからの制御データに基づき実行して、
その処理結果を表すデータを、前記処理結果データとし
て通信インタフェースを介し電子制御ユニットへ送信す
るよう構成されている。

【００２２】つまり、請求項３に記載の開発支援装置で
は、制御用ＣＰＵが、記憶手段に記憶された制御プログ
ラムのうちの第１部分を実行している最中、或いは、そ
の第１部分の実行を完了した時に、制御データをパーソ
ナルコンピュータへ送信するようにしており、制御用Ｃ
ＰＵが前記第１部分を実行している最中にも、パーソナ
ルコンピュータへ制御データが送信されることとなるた
め、制御用ＣＰＵは、前記第１部分の実行を完了する
と、パーソナルコンピュータへ完了データを送信して、
前記第１部分の実行完了を知らせるようにしている。

【００２３】そして、パーソナルコンピュータは、電子
制御ユニットから送信されて来る制御データと完了デー
タを入力すると共に、完了データが送信されて来ると、
請求項１に記載の開発支援装置と同様に、部分プログラ
ム記憶手段に記憶されたプログラムを電子制御ユニット
からの制御データに基づき実行するようにしている。

【００２４】このため、請求項３に記載の開発支援装置
によれば、制御用ＣＰＵが、前記第１部分の実行中にパ
ーソナルコンピュータへ制御データを送信するようにし
ても、制御用ＣＰＵが前記第１部分の実行を完了してか
ら、パーソナルコンピュータが部分プログラム記憶手段
に記憶されたプログラム（部分制御プログラム）の実行
を開始することとなり、制御用ＣＰＵとパーソナルコン
ピュータとの間におけるプログラムの実行タイミングを
確実に同期させることができる。

【００２５】そして、このような請求項３に記載の開発
支援装置によっても、請求項１に記載の開発支援装置と
全く同様に、パーソナルコンピュータ側の部分プログラ
ム記憶手段に記憶させておく部分制御プログラムを変更
するだけで、電子制御ユニットの制御用ＣＰＵが上記部
分制御プログラムを実行した場合の電子制御ユニットの
実際の動作状態を、簡単に確認することができ、電子制
御ユニットの開発期間を大幅に短縮することができるよ
うになる。

【００２６】次に、請求項４に記載の開発支援装置で
は、請求項３に記載の開発支援装置に対して、パーソナ
ルコンピュータには、通信インタフェースとは別に、外
部からの信号をデータ化してパーソナルコンピュータに
入力させるデータ入力装置が接続されている。そして、
パーソナルコンピュータは、電子制御ユニットから前記
完了データが送信されて来ると、部分プログラム記憶手
段に記憶されたプログラム（上記部分制御プログラム）
を電子制御ユニットからの制御データとデータ入力装置
からのデータとに基づき実行して、その処理結果を表す
データを、前記処理結果データとして電子制御ユニット
へ送信する。

【００２７】つまり、請求項４に記載の開発支援装置
は、請求項２に記載の開発支援装置と同様に構成されて
おり、この開発支援装置によっても、現状の電子制御ユ
ニットには入力されていない新たな検出器からの信号
を、電子制御ユニットの制御ロジックに取り入れるべき
か否かの検討や、その信号を取り入れた場合の最適な制
御プログラムの設計等を容易に行うことができ、電子制
御ユニットの開発が一層容易になる。

【００２８】ところで、上記請求項１〜４に記載の開発
支援装置においては、電子制御ユニット側とパーソナル
コンピュータ側とで、制御対象の制御に用いられるデー
タを通信により共有して、制御プログラムの一部分をパ
ーソナルコンピュータ側で実行するようにしているた
め、電子制御ユニットの制御用ＣＰＵとパーソナルコン
ピュータとの間では、データのやり取りを高速且つ確実
に行う必要がある。

【００２９】つまり、制御用ＣＰＵとパーソナルコンピ
ュータとの間におけるデータの転送遅延が大きいと、制
御用ＣＰＵが記憶手段に記憶された制御プログラムのう
ちの第１部分の実行を完了してから第２部分の実行を開
始するまでの時間が大きくなってしまう。そして、その
結果、パーソナルコンピュータ側で部分制御プログラム
を実行した場合と、その部分制御プログラムを制御用Ｃ
ＰＵが実際に実行した場合とで、電子制御ユニットの動
作状態が大きく異なってしまい、正確な動作検証を行う
ことができなくなってしまう。また、パーソナルコンピ
ュータ側で部分制御プログラムを実行した場合に、電子
制御ユニットの制御動作自体が不能になってしまう可能
性もある。一方、制御用ＣＰＵとパーソナルコンピュー
タとの間で転送されるデータがノイズの影響で変化して
も、電子制御ユニットの正確な動作検証を行うことがで
きない。

【００３０】そこで、本発明（請求項１〜４）の開発支
援装置では、電子制御ユニットの制御用ＣＰＵとパーソ
ナルコンピュータとを接続する通信インタフェースとし
て、特に次のような通信インタフェースを採用してい
る。即ち、本発明の開発支援装置の通信インタフェース
は、電子制御ユニット側からパーソナルコンピュータ側
へシリアルデータを伝達するための第１のシリアル通信
ラインと、パーソナルコンピュータ側から電子制御ユニ
ット側へシリアルデータを伝達するための第２のシリア
ル通信ラインとを備えている。

【００３１】更に、本発明の開発支援装置の通信インタ
フェースでは、電子制御ユニット側に、アクセス可能な
２つのポートを有する第１のＤＰＲＡＭ（Dual Port RA
M ）と、第１のパラレル／シリアル変換回路と、第１の
シリアル／パラレル変換回路とを備えており、第１のＤ
ＰＲＡＭの一方のポートと第１のパラレル／シリアル変
換回路とが、制御用ＣＰＵのバスに接続されている。ま
た同様に、この通信インタフェースでは、パーソナルコ
ンピュータ側に、第２のＤＰＲＡＭと、第２のパラレル
／シリアル変換回路と、第２のシリアル／パラレル変換
回路とを備えており、第２のＤＰＲＡＭの一方のポート
と第２のパラレル／シリアル変換回路とが、パーソナル
コンピュータのバスに接続されている。

【００３２】そして、この通信インタフェースにおいて
は、電子制御ユニット側で、制御用ＣＰＵが第１のＤＰ
ＲＡＭにライトアクセスすると、第１のパラレル／シリ
アル変換回路が、その際に制御用ＣＰＵが出力するアド
レス及びデータからなるパラレルデータをラッチすると
共に、そのラッチしたパラレルデータをシリアルデータ
に変換して第１のシリアル通信ラインへ出力する。

【００３３】すると、パーソナルコンピュータ側に設け
られた第２のシリアル／パラレル変換回路が、第１のシ
リアル通信ラインを介して送信されて来たシリアルデー
タ（即ち、上記第１のパラレル／シリアル変換回路が出
力したシリアルデータ）を、パラレルデータに変換して
第２のＤＰＲＡＭの他方のポートに出力すると共に、そ
の第２のＤＰＲＡＭにライトアクセスする。

【００３４】このため、電子制御ユニット側からパーソ
ナルコンピュータ側へデータを送信する場合には、制御
用ＣＰＵが第１のＤＰＲＡＭにライトアクセスして、そ
の第１のＤＰＲＡＭの所望のアドレスにデータを書き込
めば、第１のパラレル／シリアル変換回路と第２のシリ
アル／パラレル変換回路とにより、第１のＤＰＲＡＭに
書き込んだデータと同じデータが、パーソナルコンピュ
ータ側の第２のＤＰＲＡＭに書き込まれることとなる。
よって、パーソナルコンピュータは、第２のＤＰＲＡＭ
に書き込まれたデータを読み込むことで、電子制御ユニ
ット側から送信されたデータを取得することができる。

【００３５】また同様に、この通信インタフェースにお
いては、パーソナルコンピュータが第２のＤＰＲＡＭに
ライトアクセスすると、第２のパラレル／シリアル変換
回路が、その際にパーソナルコンピュータが出力するア
ドレス及びデータからなるパラレルデータをラッチする
と共に、そのラッチしたパラレルデータをシリアルデー
タに変換して第２のシリアル通信ラインへ出力する。

【００３６】すると、電子制御ユニット側に設けられた
第１のシリアル／パラレル変換回路が、第２のシリアル
通信ラインを介して送信されて来たシリアルデータ（即
ち、上記第２のパラレル／シリアル変換回路が出力した
シリアルデータ）を、パラレルデータに変換して第１の
ＤＰＲＡＭの他方のポートに出力すると共に、その第１
のＤＰＲＡＭにライトアクセスする。

【００３７】このため、パーソナルコンピュータ側から
電子制御ユニット側へデータを送信する場合には、パー
ソナルコンピュータが第２のＤＰＲＡＭにライトアクセ
スして、その第２のＤＰＲＡＭの所望のアドレスにデー
タを書き込めば、第２のパラレル／シリアル変換回路と
第１のシリアル／パラレル変換回路とにより、第２のＤ
ＰＲＡＭに書き込んだデータと全く同じデータが、電子
制御ユニット側の第１のＤＰＲＡＭに書き込まれること
となる。よって、電子制御ユニットの制御用ＣＰＵは、
第１のＤＰＲＡＭに書き込まれたデータを読み込むこと
で、パーソナルコンピュータ側から送信されたデータを
取得することができる。

【００３８】このような通信インタフェースによれば、
電子制御ユニットの制御用ＣＰＵとパーソナルコンピュ
ータとの各々は、自分側のＤＰＲＡＭにデータを書き込
む動作（ライトアクセス）を行うだけで、そのデータを
相手側へ送信できると共に、そのデータを相手側と共有
することができる。よって、制御用ＣＰＵとパーソナル
コンピュータとのデータのやり取りを高速に行うことが
できる。

【００３９】しかも、この通信インタフェースでは、電
子制御ユニットとパーソナルコンピュータとを、シリア
ル通信ライン（第１及び第２のシリアル通信ライン）で
結ぶようにしているため、耐ノイズ性にも優れている。
つまり、電子制御ユニットとパーソナルコンピュータと
をパラレル通信ラインで結ぶようにした場合には、その
通信ラインの線間同士で信号が影響し合う可能性が高い
上に、制御用ＣＰＵとパーソナルコンピュータのバス上
のアドレスやデータがそのまま伝送されることとなるた
め、外部からのノイズによって影響を受け易くなるが、
この通信インタフェースによれば、そのような問題はな
い。

【００４０】従って、以上のような通信インタフェース
を用いた本発明（請求項１〜４）の開発支援装置によれ
ば、制御用ＣＰＵとパーソナルコンピュータとの間で、
データのやり取りを高速且つ確実に行うことができるた
め、前述した転送遅延による不具合を生じさせることな
く、電子制御ユニットの動作検証を正確に行うことがで
きる。

【００４１】次に、請求項５に記載の開発支援装置で
は、請求項１〜４の開発支援装置において、前記通信イ
ンタフェースのうち、第１のＤＰＲＡＭ，第１のパラレ
ル／シリアル変換回路，及び第１のシリアル／パラレル
変換回路からなる部分と、第２のＤＰＲＡＭ，第２のパ
ラレル／シリアル変換回路，及び第２のシリアル／パラ
レル変換回路からなる部分とは、互いに同一であると共
に、夫々、パーソナルコンピュータに設けられたＰＣカ
ード用のソケットに着脱可能な形状のカード部材に設け
られている。尚、ＰＣカードとは、周知のＰＣＭ−ＣＩ
Ａ規格に従うものである。

【００４２】また、電子制御ユニット側には、パーソナ
ルコンピュータ側の前記ソケットと同様のソケットが設
けられている。そして、通信インタフェースは、前記カ
ード部材の一方が電子制御ユニット側に設けられた前記
ソケットに装着されることで、そのカード部材に設けら
れた第１のＤＰＲＡＭと第１のパラレル／シリアル変換
回路、或いは、第２のＤＰＲＡＭと第２のパラレル／シ
リアル変換回路が制御用ＣＰＵのバスに接続され、前記
カード部材の他方がパーソナルコンピュータ側の前記ソ
ケットに装着されることで、そのカード部材に設けられ
た第１のＤＰＲＡＭと第１のパラレル／シリアル変換回
路、或いは、第２のＤＰＲＡＭと第２のパラレル／シリ
アル変換回路がパーソナルコンピュータのバスに接続さ
れて、パーソナルコンピュータと制御用ＣＰＵとをデー
タ通信可能に接続するよう構成されている。

【００４３】このような請求項５に記載の開発支援装置
によれば、両方のカード部材を特に区別することなく、
電子制御ユニットの制御用ＣＰＵとパーソナルコンピュ
ータとをデータ通信可能に接続することができる。ま
た、万一、その通信インタフェースが故障した場合で
も、簡単に取り替えることができる。よって、当該開発
支援装置の取り扱い性を格段に向上させることができ
る。

【００４４】しかも、両方のカード部材に設けられる回
路部分が全く同じ一対の構成（所謂ミラー構成）である
ため、当該通信インタフェースを構成する部品の種類を
抑えることができ、その製造時においても有利である。

【００４５】

【発明の実施の形態】以下、本発明が適用された実施形
態の電子制御ユニットの開発支援装置について図面を用
いて説明する。まず図１は、第１実施形態の開発支援装
置の全体構成を表すブロック図であり、図２は、その内
部構成を表すブロック図である。

【００４６】図１に示すように、本第１実施形態の開発
支援装置は、例えば自動車のエンジンやトランスミッシ
ョン等の制御対象を制御する電子制御ユニット（以下、
ＥＣＵという）１を開発するために用いられ、一般的な
パーソナルコンピュータ（以下、ＰＣという）３と、そ
のＰＣ３と開発対象であるＥＣＵ１との間に設けられる
データ通信インタフェース５とから構成されている。
尚、本実施形態では、ＰＣ３として、持ち運びが容易な
所謂ノート型のＰＣ（パーソナルコンピュータ）を用い
ている。

【００４７】ここで、図２に示すように、ＥＣＵ１は、
制御対象を制御するための制御プログラムを記憶する記
憶手段としてのＥＰＲＯＭ９と、ＥＰＲＯＭ９に記憶さ
れた制御プログラムを実行して制御対象を制御する制御
用ＣＰＵ１１と、制御用ＣＰＵ１１が処理動作によって
取得した内部データを一時記憶するＲＡＭ１３とを備え
ている。そして、ＲＡＭ１３は、制御用ＣＰＵ１１が自
己の周辺装置に対してリードアクセス（データ読み出
し）とライトアクセス（データ書き込み）との両方を行
うための該ＣＰＵ１１のバス（以下、ＥＣＵバスとい
う）１５に、内部バス１７を介して接続されており、Ｅ
ＰＲＯＭ９は、リードアクセス専用の内部バス１９を介
して制御用ＣＰＵ１１に接続されている。

【００４８】また、図示はされていないが、ＥＣＵ１１
には、制御対象を制御するために用いる各種センサ（例
えば、エンジンの回転数センサや水温センサ等）からの
信号を制御用ＣＰＵ１１の入力ポートに入力させる入力
回路や、制御対象を制御するために駆動される各種アク
チュエータ（例えば、エンジンの各気筒に設けられた燃
料噴射弁やイグナイタ等）を制御用ＣＰＵ１１からの信
号に応じて駆動する駆動回路等も設けられている。

【００４９】そして、図１に示すように、本実施形態の
開発支援装置が用いられるＥＣＵ１の開発段階におい
て、ＥＣＵ１には、実際の使用状態と同様に、上記各種
センサからの信号が入力されていると共に、上記各種ア
クチュエータが駆動可能に接続されている。また更に、
図示はされていないが、ＥＣＵ１には、動作用の電力が
供給されて、実際に制御動作が可能な状態とされてい
る。

【００５０】尚、ＥＰＲＯＭ９は、一般に、制御用ＣＰ
Ｕ１１が実行すべき制御プログラムが確定するまでの開
発時にだけ設けられ、制御プログラムが確定した後のＥ
ＣＵ１の量産品に対しては、ＥＰＲＯＭ９に代えて、記
憶内容の書き換えが不能な通常のマスクＲＯＭが搭載さ
れる。

【００５１】次に、データ通信インタフェース５は、図
１及び図２に示すように、ＥＣＵ１側のＥＣＵバス１５
に接続されたＰＯＤ（Pulg On Device）２１と、そのＰ
ＯＤ２１に設けられたソケット２１ａに着脱可能である
と共に、そのソケット２１ａに装着されることでＥＣＵ
バス１５に接続される通信ボード２３と、ＰＣ３に設け
られたＰＣカード用のソケット３ａに着脱可能であると
共に、そのソケット３ａに装着されることでＰＣ３のバ
ス（即ち、ＰＣ３の内部に搭載されたＣＰＵが自己の周
辺装置に対してリードアクセスとライトアクセスとの両
方を行うためのバスであり、以下、ＰＣバスという）３
ｂに接続される通信ボード２５と、上記両通信ボード２
３，２５の相互間を接続するシリアル通信ケーブル２７
とから構成されている。

【００５２】尚、ＰＯＤ２１は、ＥＣＵ１の開発時にだ
け設けられるものである。また、本実施形態において、
２つの通信ボード２３，２５は、その外形及び内部構成
が全く同じものであり、ＰＣ３側の上記ソケット３ａに
着脱可能な通常のＰＣカードと同じ形状のカード部材と
して形成されている。そして、ＰＯＤ２１に設けられた
ソケット２１ａは、ＰＣ３側のソケット３ａと同じ仕様
のものであり、通信ボード２５が装着された場合でも、
その通信ボード２５をＥＣＵバス１５に接続できるよう
になっている。つまり、ＰＯＤ２１は、ＥＣＵバス１５
を、ＰＣ３側のソケット３ａにおけるＰＣバス３ｂと同
じ仕様に変換して、２つの通信ボード２３，２５のうち
で自己のソケット２１ａに装着された通信ボードに接続
させる。

【００５３】よって、図１及び図２に示す接続状態とは
反対に、通信ボード２５がＰＯＤ２１のソケット２１ａ
に装着されれば、その通信ボード２５がＥＣＵバス１５
に接続され、通信ボード２３がＰＣ３のソケット３ａに
装着されれば、その通信ボード２３がＰＣバス３ｂに接
続されることとなるが、以下の説明においては、図１及
び図２に示すように、通信ボード２３の方がＰＯＤ２１
のソケット２１ａに装着され、通信ボード２５の方がＰ
Ｃ３のソケット３ａに装着されているものとする。

【００５４】ここで、シリアル通信ケーブル２７は、通
信ボード２３側（この場合、ＥＣＵ１側）から通信ボー
ド２５側（この場合、ＰＣ３側）へシリアルデータを伝
達するためのシリアル通信ライン２７ａと、通信ボード
２５側から通信ボード２３側へシリアルデータを伝達す
るためのシリアル通信ライン２７ｂとからなる。

【００５５】一方、通信ボード２３には、アクセス可能
な２つのポートを有するＤＰＲＡＭ３１と、バス／シリ
アル変換部３３と、シリアル通信用トランシーバ３５と
が設けられており、バス／シリアル変換部３３は、ラッ
チ回路（ＬＡＴＣＨ）３７と、パラレル／シリアル変換
回路（Ｐ／Ｓ）３８と、シリアル／パラレル変換回路
（Ｓ／Ｐ）３９とから構成されている。

【００５６】そして、ＤＰＲＡＭ３１の一方のポート
と、バス／シリアル変換部３３のラッチ回路３７は、当
該通信ボード２３がＰＯＤ２１のソケット２１ａに装着
されることで、ＥＣＵバス１５に接続される。また、シ
リアル通信用トランシーバ３５は、バス／シリアル変換
部３３のパラレル／シリアル変換回路３８から出力され
るシリアルデータをシリアル通信ライン２７ａに送出す
る送信回路３５ｔと、通信ボード２５側からシリアル通
信ライン２７ｂを介して送信されて来るシリアルデータ
を受信して、バス／シリアル変換部３３のシリアル／パ
ラレル変換回路３９へ出力する受信回路３５ｒとから構
成されている。一方更に、通信ボード２５にも、通信ボ
ード２３と全く同様に、アクセス可能な２つのポートを
有するＤＰＲＡＭ４１と、バス／シリアル変換部４３
と、シリアル通信用トランシーバ４５とが設けられてお
り、バス／シリアル変換部４３は、ラッチ回路（ＬＡＴ
ＣＨ）４７と、パラレル／シリアル変換回路（Ｐ／Ｓ）
４８と、シリアル／パラレル変換回路（Ｓ／Ｐ）４９と
から構成されている。

【００５７】そして、ＤＰＲＡＭ４１の一方のポート
と、バス／シリアル変換部４３のラッチ回路４７は、当
該通信ボード２５がＰＣ３のソケット３ａに装着される
ことで、ＰＣバス３ｂに接続される。また、シリアル通
信用トランシーバ４５は、バス／シリアル変換部４３の
パラレル／シリアル変換回路４８から出力されるシリア
ルデータをシリアル通信ライン２７ｂに送出する送信回
路４５ｔと、通信ボード２３側からシリアル通信ライン
２７ａを介して送信されて来るシリアルデータを受信し
て、バス／シリアル変換部４３のシリアル／パラレル変
換回路４９へ出力する受信回路４５ｒとから構成されて
いる。

【００５８】このような構成を有する本実施形態のデー
タ通信インタフェース５では、図１及び図２に示す接続
状態において、ＥＣＵ１の制御用ＣＰＵ１１が、通信ボ
ード２３に設けられたＤＰＲＡＭ３１のチップセレクト
信号とライト信号とをアクティブレベルにして、そのＤ
ＰＲＡＭ３１にライトアクセスすると、ラッチ回路３７
が、そのライトアクセスの際に制御用ＣＰＵ１１がＥＣ
Ｕバス１５に出力するアドレス及びデータからなるパラ
レルデータをラッチする。そして更に、パラレル／シリ
アル変換回路３８が、ラッチ回路３７でラッチされた上
記パラレルデータを、シリアルデータに変換してシリア
ル通信用トランシーバ３５の送信回路３５ｔへ出力す
る。

【００５９】すると、そのシリアルデータは、送信回路
３５ｔからシリアル通信ライン２７ａを経由して、通信
ボード２５側の受信回路４５ｒに伝達され、その受信回
路４５ｒからシリアル／パラレル変換回路４９に入力さ
れる。そして、通信ボード２５側のシリアル／パラレル
変換回路４９は、シリアル通信ライン２７ａを介して送
信されて来た上記シリアルデータ（即ち、通信ボード２
３側のパラレル／シリアル変換回路３８が出力したシリ
アルデータ）を、パラレルデータに変換してＤＰＲＡＭ
４１のＰＣバス３ｂとは反対側のポートに出力する共
に、そのＤＰＲＡＭ４１のチップセレクト信号とライト
信号とをアクティブレベルにして、該ＤＰＲＡＭ４１に
ライトアクセスする。

【００６０】このため、ＥＣＵ１側の制御用ＣＰＵ１１
が通信ボード２３のＤＰＲＡＭ３１にライトアクセスし
て、そのＤＰＲＡＭ３１の所望のアドレスにデータを書
き込めば、ＤＰＲＡＭ３１に書き込んだデータと同じデ
ータが、ＤＰＲＡＭ３１への書き込みアドレスと共に、
通信ボード２３のラッチ回路３７，パラレル／シリアル
変換回路３８，及び送信回路３５ｔによってＰＣ３側の
通信ボード２５へシリアル形式で送信される。そして、
そのデータは、通信ボード２５のシリアル／パラレル変
換回路４９により、ＤＰＲＡＭ４１のアドレスのうちで
通信ボード２３側のＤＰＲＡＭ３１への書き込みアドレ
スと同じアドレスに書き込まれることとなる。よって、
ＰＣ３は、こうしてＤＰＲＡＭ４１に書き込まれたデー
タを読み込むことで、ＥＣＵ１側から送信されたデータ
を取得することができる。

【００６１】また同様に、このデータ通信インタフェー
ス５においては、ＰＣ３が、通信ボード２５に設けられ
たＤＰＲＡＭ４１のチップセレクト信号とライト信号と
をアクティブレベルにして、そのＤＰＲＡＭ４１にライ
トアクセスすると、ラッチ回路４７が、そのライトアク
セスの際にＰＣ３がＰＣバス３ｂに出力するアドレス及
びデータからなるパラレルデータをラッチする。そして
更に、パラレル／シリアル変換回路４８が、ラッチ回路
４７でラッチされた上記パラレルデータを、シリアルデ
ータに変換してシリアル通信用トランシーバ４５の送信
回路４５ｔへ出力する。

【００６２】すると、そのシリアルデータは、送信回路
４５ｔからシリアル通信ライン２７ｂを経由して、通信
ボード２３側の受信回路３５ｒに伝達され、その受信回
路３５ｒからシリアル／パラレル変換回路３９に入力さ
れる。そして、通信ボード２３側のシリアル／パラレル
変換回路３９は、シリアル通信ライン２７ｂを介して送
信されて来た上記シリアルデータ（即ち、通信ボード２
５側のパラレル／シリアル変換回路４８が出力したシリ
アルデータ）を、パラレルデータに変換してＤＰＲＡＭ
３１のＥＣＵバス１５とは反対側のポートに出力する共
に、そのＤＰＲＡＭ３１のチップセレクト信号とライト
信号とをアクティブレベルにして、該ＤＰＲＡＭ３１に
ライトアクセスする。

【００６３】このため、ＰＣ３が通信ボード２５のＤＰ
ＲＡＭ４１にライトアクセスして、そのＤＰＲＡＭ４１
の所望のアドレスにデータを書き込めば、ＤＰＲＡＭ４
１に書き込んだデータと同じデータが、ＤＰＲＡＭ４１
への書き込みアドレスと共に、通信ボード２５のラッチ
回路４７，パラレル／シリアル変換回路４８，及び送信
回路４５ｔによってＥＣＵ１側の通信ボード２３へシリ
アル形式で送信される。そして、そのデータは、通信ボ
ード２３のシリアル／パラレル変換回路３９により、Ｄ
ＰＲＡＭ３１のアドレスのうちで通信ボード２５側のＤ
ＰＲＡＭ４１への書き込みアドレスと同じアドレスに書
き込まれることとなる。よって、ＥＣＵ１の制御用ＣＰ
Ｕ１１は、こうしてＤＰＲＡＭ３１に書き込まれたデー
タを読み込むことで、ＰＣ３側から送信されたデータを
取得することができる。

【００６４】このように、本実施形態のデータ通信イン
タフェース５では、ＥＣＵ１側の制御用ＣＰＵ１１とＰ
Ｃ３との各々が、自分側のＤＰＲＡＭ３１，４１にライ
トアクセスを行うだけで、そのデータを相手側へ送信で
きると共に、そのデータを相手側と完全に共有すること
ができるようになっている。

【００６５】尚、図１及び図２に示す接続状態とは反対
に、通信ボード２５をＰＯＤ２１のソケット２１ａに装
着すれば、ＤＰＲＡＭ４１の一方のポートとラッチ回路
４７とがＥＣＵバス１５に接続され、通信ボード２３を
ＰＣ３のソケット３ａに装着すれば、ＤＰＲＡＭ３１の
一方のポートとラッチ回路３７とがＰＣバス３ｂに接続
される。そして、この場合にも、ＥＣＵ１の制御用ＣＰ
Ｕ１１が通信ボード２５のＤＰＲＡＭ４１にデータを書
き込めば、そのデータと同じデータが、ＰＣ３側に装着
された通信ボード２３のＤＰＲＡＭ３１に書き込まれ、
ＰＣ３は、ＤＰＲＡＭ３１に書き込まれたデータを読み
込むことで、ＥＣＵ１側からのデータを取得することが
できる。また同様に、ＰＣ３が通信ボード２３のＤＰＲ
ＡＭ３１にデータを書き込めば、そのデータと同じデー
タが、ＥＣＵ１側に装着された通信ボード２５のＤＰＲ
ＡＭ４１に書き込まれ、制御用ＣＰＵ１１は、ＤＰＲＡ
Ｍ４１に書き込まれたデータを読み込むことで、ＰＣ３
側からのデータを取得することができる。

【００６６】一方、本実施形態においては、図１及び図
２に示す接続状態の場合に、シリアル通信ライン２７ａ
が第１のシリアル通信ラインに相当し、シリアル通信ラ
イン２７ｂが第２のシリアル通信ラインに相当し、ＤＰ
ＲＡＭ３１が第１のＤＰＲＡＭに相当し、ＤＰＲＡＭ４
１が第２のＤＰＲＡＭに相当し、ラッチ回路３７及びパ
ラレル／シリアル変換回路３８が第１のパラレル／シリ
アル変換回路に相当し、ラッチ回路４７及びパラレル／
シリアル変換回路４８が第２のパラレル／シリアル変換
回路に相当し、シリアル／パラレル変換回路３９が第１
のシリアル／パラレル変換回路に相当し、シリアル／パ
ラレル変換回路４９が第２のシリアル／パラレル変換回
路に相当する。

【００６７】次に、ＰＣ３とＥＣＵ１側の制御用ＣＰＵ
１１とで夫々実行される処理について、図３のフローチ
ャートを用いて説明する。まず、図３において右側に示
す処理は、制御用ＣＰＵ１１によって所定時間毎に実行
される制御プログラムの処理（定時処理）を示してお
り、この処理のプログラムは、ＥＰＲＯＭ９に予め書き
込まれている。

【００６８】一方、図３において左側に示す処理は、Ｐ
Ｃ３によって実行されるプログラムの処理を示してい
る。そして、この処理のプログラムは、ＰＣ３の内部に
設けらたＲＡＭに記憶され、そのＲＡＭ上で実行され
る。尚、ＰＣ３によって実行される処理のプログラム
は、例えば、次の１〜３の何れかの手順で上記ＲＡＭに
記憶される。

【００６９】１：予めフロッピーディスクやハードディ
スク等の記録媒体に記憶されていたプログラムが、ＰＣ
３に搭載されているフロッピーディスクドライブやハー
ドディスクドライブ等の記録装置で読み出されて、その
ままＲＡＭに記憶される。 ２：予めフロッピーディスクやハードディスク等の記録
媒体に記憶されていたプログラムが上記記録装置で読み
出され、その読み出されたプログラムが、ＰＣ３に設け
られたキーボードの操作により適宜修正されて、ＲＡＭ
に記憶させる。

【００７０】３：上記キーボードの操作によって新規に
作成されたプログラムが、ＲＡＭに記憶される。 そして、図３に示す各ステップ（以下、単に「Ｓ」と記
す）の処理のうち、制御用ＣＰＵ１１によって実行され
るＳ１００の処理は、ＥＰＲＯＭ９に記憶された制御
プログラムのうちの第１部分を成すものであり、制御用
ＣＰＵ１１がＥＣＵ１に接続されている各種センサの信
号値（以下、センサ値という）を入力するための入力処
理である。また、ＰＣ３によって実行されるＳ２３０の
処理は、制御用ＣＰＵ１１が上記処理の次に本来実
行すべき制御プログラムの一部分を成すものであり、処
理で得られる各センサ値に基づいて、ＥＣＵ１に接続
されている各種アクチュエータの制御指令値（制御量の
値）を演算するための演算処理である。そして、制御用
ＣＰＵ１１によって実行されるＳ１５０の処理は、Ｅ
ＰＲＯＭ９に記憶された制御プログラムのうちの第２部
分を成すものであり、処理で得られる制御指令値に基
づいて、上記各種アクチュエータを駆動するための駆動
処理である。

【００７１】図３に示すように、まず、制御用ＣＰＵ１
１は、処理の実行タイミングが到来すると、最初のＳ１
００にて、前述した処理（入力処理）を実行すること
により、各種のセンサ値を入力する。そして、処理の
実行を完了すると、次のＳ１１０にて、上記処理の実
行によって取得したセンサ値を表す制御データを、通信
ボード２３に設けられたＤＰＲＡＭ３１のアドレス領域
のうちで予めセンサ値を記憶するために設定されたセン
サ値用のアドレス領域に書き込む。また、これと同時
に、ＤＰＲＡＭ３１のアドレスのうちで予め同期フラグ
用に設定された同期フラグ用アドレスに「１」を書き込
む。尚、同期フラグは、上記同期フラグ用アドレスのデ
ータ値であり、「１」がフラグのオンを示し、「０」が
フラグのオフを示す。

【００７２】すると、前述したデータ通信インタフェー
ス５の作用により、ＤＰＲＡＭ３１に書き込んだデータ
と同じデータが、ＰＣ３側の通信ボード２５へ自動的に
送信されて、ＤＰＲＡＭ４１のアドレスのうちでＤＰＲ
ＡＭ３１への書き込みアドレスと同じアドレスに書き込
まれる。このため、ＤＰＲＡＭ３１に書き込んだ制御デ
ータと同じデータがＤＰＲＡＭ４１のセンサ値用のアド
レス領域に書き込まれると共に、ＤＰＲＡＭ４１の同期
フラグ用アドレスに同期フラグのオンを示す「１」が書
き込まれることとなる。

【００７３】そして、制御用ＣＰＵ１１は、次のＳ１２
０にて、ＤＰＲＡＭ３１の同期フラグ用アドレスから同
期フラグを読み出し、続くＳ１３０にて、その読み出し
た同期フラグが「０」であるか否か（オフであるか否
か）を判定する。そして、同期フラグが「０」ではなく
「１」のままであれば、Ｓ１２０に戻る。つまり、制御
用ＣＰＵ１１は、同期フラグが「０」となるまで待ち状
態になって次の処理への動作を停止する。

【００７４】一方、ＰＣ３は、処理の実行を開始する
と、最初のＳ２００にて、自己に装着された通信ボード
２５のＤＰＲＡＭ４１にリードアクセスして、ＤＰＲＡ
Ｍ４１の同期フラグ用アドレスから同期フラグを読み出
す。そして、続くＳ２１０にて、その読み出した同期フ
ラグが「１」であるか否か（オンであるか否か）を判定
し、「１」でなければ、ＥＣＵ１側の制御用ＣＰＵ１１
が上記処理の実行を未だ完了していないと判断して、
Ｓ２００に戻る。

【００７５】ここで、前述したように、制御用ＣＰＵ１
１が処理の実行を完了して、上記Ｓ１１０の処理を実
行すると、データ通信インタフェース５の作用により、
ＤＰＲＡＭ４１の同期フラグ用アドレスに、同期フラグ
のオンを示す「１」が書き込まれる。よって、制御用Ｃ
ＰＵ１１が処理の実行を完了すると、その直後に、Ｐ
Ｃ３は、上記Ｓ２１０で同期フラグが「１」であると判
定し、処理の実行をＳ２２０に進めることとなる。

【００７６】そして、ＰＣ３は、このＳ２２０にて、Ｄ
ＰＲＡＭ４１のセンサ値用のアドレス領域から、ＥＣＵ
１側より送信された制御データ（センサ値を表すデー
タ）を読み出し、続くＳ２３０にて、その読み出した制
御データに基づき、前述の処理（演算処理）を実行し
て、ＥＣＵ１に接続されている各種アクチュエータの制
御指令値を演算する。

【００７７】更に、ＰＣ３は、次のＳ２４０にて、上記
Ｓ２２０で読み出した制御データの累積計測等を行うデ
ータ計測処理を行い、続くＳ２５０にて、上記処理の
実行によって算出した各種アクチュエータの制御指令値
を表わす処理結果データを、通信ボード２５に設けられ
たＤＰＲＡＭ４１のアドレス領域のうちで予め制御指令
値を記憶するために設定された制御指令値用のアドレス
領域に書き込む。また、これと同時に、ＤＰＲＡＭ４１
の同期フラグ用アドレスに、同期フラグのオフを示す
「０」を書き込む。

【００７８】すると、この場合にも、前述したデータ通
信インタフェース５の作用により、ＤＰＲＡＭ４１に書
き込んだデータと同じデータが、ＥＣＵ１側の通信ボー
ド２３へ自動的に送信されて、ＤＰＲＡＭ３１のアドレ
スのうちでＤＰＲＡＭ４１への書き込みアドレスと同じ
アドレスに書き込まれる。このため、ＤＰＲＡＭ４１に
書き込んだ処理結果データと同じデータがＤＰＲＡＭ３
１の制御指令値用のアドレス領域に書き込まれると共
に、ＤＰＲＡＭ３１の同期フラグ用アドレスに同期フラ
グのオフを示す「０」が書き込まれることとなる。

【００７９】そして、ＰＣ３は、次のＳ２６０にて、上
記Ｓ２４０で累積計測を行っている計測結果を、当該Ｐ
Ｃ３の表示装置（ディスプレイ）に表示させた後、Ｓ２
００の処理へ戻る。一方、ＰＣ３が、上記Ｓ２５０でＤ
ＰＲＡＭ４１の同期フラグ用アドレスに「０」を書き込
むと、前述したように、ＤＰＲＡＭ３１の同期フラグ用
アドレスにも「０」が書き込まれる。

【００８０】よって、ＥＣＵ１側の制御用ＣＰＵ１１
は、ＰＣ３がＳ２５０の処理を実行すると、その直後
に、上記Ｓ１３０で同期フラグが「０」であると判定
し、処理の実行を次のＳ１４０に進めることとなる。そ
して、制御用ＣＰＵ１１は、このＳ１４０にて、ＤＰＲ
ＡＭ３１の制御指令値用のアドレス領域から、ＰＣ３側
より送信された処理結果データ（制御指令値を表すデー
タ）を読み出し、続くＳ１５０にて、その読み出した処
理結果データに基づき前述の処理（駆動処理）を実行
して、ＥＣＵ１に接続されている各種アクチュエータを
実際に駆動する。

【００８１】そして更に、制御用ＣＰＵ１１は、上記Ｓ
１５０で処理の実行を完了すると、図３の処理を一旦
終了し、次の実行タイミングが到来すると、前述のＳ１
００から処理の実行を再度開始する。以上のように、本
第１実施形態のＥＣＵ１の開発支援装置では、ＥＣＵ１
側の制御用ＣＰＵ１１が、ＥＰＲＯＭ９に記憶された制
御プログラムのうち、処理のプログラムの実行（Ｓ１
００）を完了すると、その処理によって取得したセン
サ値を表す制御データを、データ通信インタフェース５
を介してＰＣ３側へ送信し（Ｓ１１０）、その後、次の
処理への動作を停止するようにしている（Ｓ１２０，Ｓ
１３０）。

【００８２】そして、ＰＣ３は、ＥＣＵ１側から上記制
御データが送信されて来ると（Ｓ２００，Ｓ２１０：Ｙ
ＥＳ）、その制御データを入力すると共に（Ｓ２２
０）、部分プログラム記憶手段としてのＲＡＭに記憶さ
れた処理のプログラムをＥＣＵ１からの上記制御デー
タに基づき実行して（Ｓ２３０）、その処理結果を表す
処理結果データを、データ通信インタフェース５を介し
ＥＣＵ１側へ送信するようにしている（Ｓ２５０）。

【００８３】そして更に、ＥＣＵ１側の制御用ＣＰＵ１
１は、ＰＣ３側から処理結果データが送信されて来ると
（Ｓ１３０：ＹＥＳ）、次の処理への動作を再開して、
ＥＰＲＯＭ９に記憶された制御プログラムのうちの処理
のプログラムをＰＣ３側からの処理結果データに基づ
き実行して、アクチュエータを駆動するようにしている
（Ｓ１４０，Ｓ１５０）。

【００８４】つまり、本第１実施形態の開発支援装置に
おいては、ＥＣＵ１側とＰＣ３側とで、制御対象の制御
に用いられるデータ（即ち、上記制御データ及び処理結
果データ）を通信により共有し、制御用ＣＰＵ１１が処
理と処理との間で本来実行すべき処理のプログラ
ムを、ＰＣ３側で実行するようにしている。

【００８５】よって、本実施形態の開発支援装置によれ
ば、ＰＣ３側のＲＡＭに記憶させて実行する処理のプ
ログラムをキーボードの操作等によって変更するだけ
で、ＥＣＵ１の制御用ＣＰＵ１１がその処理のプログ
ラムを実行した場合のＥＣＵ１の実際の動作状態を、簡
単に確認することができる。

【００８６】このため、ＥＣＵ１の制御ロジックである
制御プログラム自体を変更してＥＣＵ１を実際に動作さ
せてみる、といった開発作業を極めて容易に行うことが
でき、ＥＣＵ１の開発期間を大幅に短縮することができ
るようになる。また、例えば、ＰＩＤ制御やファジー制
御といった複数種類の制御方式を比較検討したい場合等
にも有効である。

【００８７】しかも、本実施形態の開発支援装置では、
データ通信インタフェース５として、図２に示した構成
のものを用いており、ＥＣＵ１側の制御用ＣＰＵ１１と
ＰＣ３との各々は、自分側のＤＰＲＡＭ３１，４１にラ
イトアクセスを行うだけで、そのデータを相手側へ送信
することができるため、制御用ＣＰＵ１１とＰＣ３との
データのやり取りを高速に行うことができ、特に有利で
ある。

【００８８】つまり、制御用ＣＰＵ１１とＰＣ３との間
におけるデータの転送遅延が大きいと、制御用ＣＰＵ１
１が図３の処理の実行を完了してから処理の実行を
開始するまでの時間が大きくなってしまい、その結果、
ＥＣＵ１の正確な動作検証を行うことができなくなった
り、或いは、制御対象の制御自体が不能になってしまう
可能性があるが、本実施形態の開発支援装置によれば、
そのような転送遅延による不具合を生じさせることな
く、ＥＣＵ１の動作検証を確実に行うことができるので
ある。

【００８９】そして更に、本実施形態のデータ通信イン
タフェース５では、ＥＣＵ１とＰＣ３とを、シリアル通
信ケーブル２７（シリアル通信ライン２７ａ，２７ｂ）
で結ぶようにしているため、外部からのノイズに強く、
シリアル通信ケーブル２７を長い距離にまで伸ばせると
いう利点がある。

【００９０】また、本実施形態の開発支援装置によれ
ば、２つの通信ボード２３，２５を区別することなく、
ＥＣＵ１側の制御用ＣＰＵ１１とＰＣ３とをデータ通信
可能に接続することができる。また更に、万一、データ
通信インタフェース５が故障しても、簡単に取り替える
ことができる。よって、当該装置の取り扱い性を格段に
向上させることができる。しかも、両方の通信ボード２
３，２５に設けられる回路部分が全く同じ一対の構成
（所謂ミラー構成）であるため、データ通信インタフェ
ース５を構成する部品の種類を抑えることができ、その
製造時においても有利である。

【００９１】尚、本第１実施形態では、制御用ＣＰＵ１
１に図３のＳ１１０，Ｓ１２０，Ｓ１３０：ＮＯの各処
理を行わせるためのプログラムが、請求項１の停止手段
に相当し、制御用ＣＰＵ１１に図３のＳ１３０：ＹＥ
Ｓ，Ｓ１４０の各処理を行わせるめのプログラムが、請
求項１の再起動手段に相当している。また、制御用ＣＰ
Ｕ１１に図３のＳ１１０にて同期フラグをオンにする処
理と、Ｓ１２０，Ｓ１３０：ＮＯの各処理とを行わせる
ためのプログラムが、請求項３の停止手段に相当し、制
御用ＣＰＵ１１に図３のＳ１１０にて制御データを出力
する処理（詳しくは、制御データをＤＰＲＡＭ３１に書
き込んで送信する処理）を行わせるためのプログラム
が、請求項３のデータ出力手段に相当し、制御用ＣＰＵ
１１に図３のＳ１３０：ＹＥＳ，Ｓ１４０の各処理を行
わせるためのプログラムが、請求項３の再起動手段に相
当している。

【００９２】ところで、上記実施形態の開発支援装置で
は、制御用ＣＰＵ１１が、処理の実行を完了した時点
でＰＣ３へ制御データを送信するようにしたが、ＰＣ３
への制御データの送信は、制御用ＣＰＵ１１が処理の
プログラムを実行している最中（つまり、図３のＳ１０
０の実行中）に行うようにしても良い。

【００９３】つまり、本実施形態の開発支援装置では、
制御用ＣＰＵ１１が、処理のプログラムの実行を完了
すると、その旨を示す完了データとして、値が「１」の
同期フラグをＰＣ３側へ送信し（Ｓ１１０）、ＰＣ３
は、値が「１」の同期フラグがＥＣＵ１側から送信され
て来ると（Ｓ２１０：ＹＥＳ）、処理のプログラムの
実行を開始するようにしているため、ＰＣ３は、同期フ
ラグの値によって、制御用ＣＰＵ１１が処理のプログ
ラムの実行を完了したことを確実に知ることができ、そ
の結果、制御用ＣＰＵ１１とＰＣ３との間におけるプロ
グラムの実行タイミングを確実に同期させることができ
るからである。

【００９４】次に、第２実施形態の開発支援装置につい
て、図４及び図５を用いて説明する。尚、図４は、第２
実施形態の開発支援装置の全体構成を表すブロック図で
あり、図５は、ＰＣ３とＥＣＵ１側の制御用ＣＰＵ１１
とで夫々実行される処理を表わすフローチャートであ
る。

【００９５】まず、図４に示すように、本第２実施形態
の開発支援装置では、第１実施形態の開発支援装置に対
して、ＰＣ３に、データ入力装置としての計測装置５１
が、データ通信インタフェース５とは別に接続される。
そして、この計測装置５１は、外部からの入力される信
号の値を計測し、その計測値を表す計測データをＰＣ３
に入力させる。尚、図示はされていないが、計測装置５
１からは、通信ボード２３，２５と同様の、ＰＣカード
と同じ形状のカード部材が伸びており、そのカード部材
をＰＣ３に設けられたＰＣカード用の他のソケットに装
着することで、当該計測装置５１とＰＣ３が互いに接続
される。

【００９６】そして、本第２実施形態の開発支援装置で
は、図５のフローチャートに示すように、ＥＣＵ１側の
制御用ＣＰＵ１１は、第１実施形態の図３と全く同様の
Ｓ１００〜Ｓ１５０の処理を行うが、ＰＣ３は、Ｓ２２
０でＤＰＲＡＭ４１のセンサ値用のアドレス領域から、
ＥＣＵ１側より送信された制御データ（センサ値を表す
データ）を読み出すと、次に追加されたＳ２２５で、計
測装置５１からの計測データを入力する。

【００９７】そして更に、ＰＣ３は、続くＳ２３０に
て、Ｓ２２０で読み出した制御データとＳ２２５で入力
した計測装置５１からの計測データとに基づいて、各種
アクチュエータの制御指令値（制御量の値）を演算する
ための処理’を実行する。尚、他の処理については、
第１実施形態の場合と同様である。

【００９８】つまり、本第２実施形態の開発支援装置に
おいて、ＰＣ３は、制御用ＣＰＵ１１が処理と処理
との間で本来実行すべき処理’のプログラムを、ＥＣ
Ｕ１からの制御データと計測装置５１からの計測データ
とに基づき実行し、その処理結果を表す処理結果データ
をＥＣＵ１へ送信するようにしている。

【００９９】よって、この第２実施形態の開発支援装置
によれば、現状のＥＣＵ１には入力されていない新たな
センサからの信号を、ＥＣＵ１の制御ロジックに取り入
れるべきか否かの検討や、その信号を取り入れた場合の
最適な制御プログラムの設計等を容易に行うことがで
き、ＥＣＵ１の開発が一層容易になる。

【０１００】即ち、新たなセンサの信号値を制御指令値
の演算に用いる処理’のプログラムを、ＰＣ３側のＲ
ＡＭに記憶させておくと共に、図４に示す如く、その新
たなセンサからの実際のセンサ信号が計測装置５１を介
してＰＣ３に入力されるようにすれば、ＰＣ３にて、上
記新たなセンサの実際のセンサ値（つまり、計測装置５
１からの計測データ）に基づき上記処理’のプログラ
ムが実行され、その実行による影響がＥＣＵ１の実際の
動作に現れることとなる。このため、ＥＣＵ１の制御ロ
ジックに新たなセンサからの信号を取り入れた場合の実
際の動作状態を、ＥＣＵ１のハードウェアを変更するこ
となく簡単に確認することができるようになるのであ
る。

【０１０１】尚、本第２実施形態の開発支援装置におい
ても、制御用ＣＰＵ１１によるＰＣ３への制御データの
送信は、制御用ＣＰＵ１１が処理のプログラムを実行
している最中に行うようにしても良い。ところで、前述
した第１及び第２実施形態の開発支援装置では、制御対
象を制御するための制御プログラムの一部分を、ＰＣ３
側で実行するようにしたが、例えば、ＥＣＵ１側のＥＰ
ＲＯＭ９に、制御プログラムを一通り全て書き込んでお
くと共に、制御用ＣＰＵ１１が、その制御プログラムを
実行する毎に、自己の処理動作によって取得したセンサ
値や制御指令値等の内部データを、データ通信インタフ
ェース５を介してＰＣ３側へ送信するようにし、ＰＣ３
が、そのＥＣＵ１側からの内部データを自己の表示装置
に表示させる、といった内部データのモニタを行うよう
にしても良い。

【０１０２】そして、このようにＥＣＵ１側の内部デー
タをＰＣ３によってモニタする場合には、以下に説明す
るデータ転送の手法を採れば、非常に有利である。即
ち、図６に示すように、まず、通信ボード２３，２５の
ＤＰＲＡＭ３１，４１に、モニタ対象の内部データを格
納するためのｎ個の記憶領域Ａ1 〜Ａn を予め割り当て
ておく。そして、ＥＣＵ１側の制御用ＣＰＵ１１は、制
御プログラムを実行する毎に、自分側のＤＰＲＡＭ３１
における上記記憶領域Ａ1 〜Ａn のうちの１つに、今回
の処理動作で取得した内部データを順番に書き込む。こ
れに対して、ＰＣ３は、制御用ＣＰＵ１１による制御プ
ログラムの実行周期Ｔをｎ倍した周期（＝Ｔ×ｎ）毎
に、自分側のＤＰＲＡＭ４１における上記記憶領域Ａ1
〜Ａn の全てから、ｎ回分の内部データを一度に読み込
むようにするのである。

【０１０３】このようにすれば、制御用ＣＰＵ１１によ
る制御プログラムの実行周期Ｔが非常に短くても、ＰＣ
３は、その周期Ｔのｎ倍の周期でデータモニタのための
処理を行えば良く、ＰＣ３側の処理負荷を大幅に低減す
ることができる。一方、図４に示した第２実施形態の装
置構成において、ＥＣＵ１側の内部データをＰＣ３によ
ってモニタする場合、例えば、計測装置５１に、ＥＣＵ
１側の内部データと連動して変化するセンサの信号を入
力しておき、ＰＣ３が、図７に例示するように、ＥＣＵ
１からの内部データ（以下、ＥＣＵデータという）と計
測装置５１からの計測データ（以下、センサデータとい
う）とを、自己の表示装置に同時にグラフ化して表示さ
せる、といったデータモニタを行うようにしても良い。

【０１０４】そして、このように計測装置５１を併用し
たデータモニタを行えば、ＥＣＵデータのセンサデータ
に対する変移状態を視覚的に確認して、ＥＣＵデータが
適切に変移しているか否か等を簡単に検証することがで
きるようになる。但し、この場合、ＰＣ３がＥＣＵデー
タとセンサデータとの各々を取得するタイミングは、Ｅ
ＣＵ１と計測装置５１との動作タイミングの微妙なずれ
等により必ずしも一致しないため、ＥＣＵデータのグラ
フの時間軸とセンサデータのグラフの時間軸とが表示装
置の表示上でずれてしまい、両データの変移状態を比較
し難くなってしまう可能性がある。

【０１０５】そこで、その問題を解決するためには、以
下のようにすればよい。即ち、まず、ＥＣＵ１に入力さ
れているセンサ信号の少なくとも１つを、共通信号とし
て計測装置５１にも入力しておく。そして、ＰＣ３は、
図７に示すように、キーボードの操作等によって指定さ
れた時刻ｔs から、ＥＣＵデータのうちで上記共通信号
に対応するデータがレベル変化するまでの時間Ｔ1 と、
センサデータのうちで上記共通信号に対応するデータが
レベル変化するまでの時間Ｔ2 とを、夫々計測する。そ
して更に、ＰＣ３は、ＥＣＵデータのグラフとセンサデ
ータのグラフとを表示装置に表示する際に、両グラフの
何れか一方の時間軸を、上記計測した両時間Ｔ1 ，Ｔ2
の差だけずらすようにする。

【０１０６】例えば、図７の矢印Ｙで示すように、上記
時間Ｔ1 よりも上記時間Ｔ2 の方が大きい場合には、セ
ンサデータのグラフの時間軸を、両時間Ｔ1 ，Ｔ2 の差
（Ｔ2 −Ｔ1 ）だけ早めるようにシフト補正（図７にて
左方向へシフト補正）する。そして、ＰＣ３がこのよう
な補正処理を行えば、ＥＣＵデータのグラフの時間軸と
センサデータのグラフの時間軸とが表示装置の表示上で
常に一致することとなり、その結果、両データの変移状
態が非常に比較し易くなって、ＥＣＵ１の開発効率を向
上させることができる。

【０１０７】尚、本発明は、前述した実施形態に限定さ
れることなく、本発明の技術的範囲に属する限り、種々
の形態を採り得ることは言うまでもない。例えば、上記
各実施形態の開発支援装置は、自動車のエンジンやトラ
ンスミッション等を制御するＥＣＵ１を開発するために
用いるものであったが、自動車の各部以外の他の制御対
象を制御する電子制御ユニットにも用いることができ
る。

【０１０８】また、データ通信インタフェース５のシリ
アル通信ケーブル２７（シリアル通信ライン２７ａ，２
７ｂ）を光ファイバケーブルとし、シリアル通信用トラ
ンシーバ３５，４５を光モジュールとすれば、データ転
送時の耐ノイズ性を一層向上させることができる。

【０１０９】一方、上記各実施形態では、図３の処理
がセンサ値を入力するための入力処理であり、処理が
アクチュエータの制御指令値を演算するための演算処理
であり、処理がアクチュエータを駆動するための駆動
処理であったが、処理〜の各々は、他の処理であっ
ても良い。

【０１１０】また、上記各実施形態では、ＥＣＵ１側の
制御プログラムを記憶する記憶手段として、ＥＰＲＯＭ
９を用いたが、例えば、記憶内容を電気的に書き換え可
能なＥＥＰＲＯＭやフラッシュメモリ、或いは、電源バ
ックアップがなされたＲＡＭ（電源が常に供給されるＲ
ＡＭ）等、他のメモリを用いても良い。

【図面の簡単な説明】

【図１】 第１実施形態の開発支援装置の全体構成を表
すブロック図である。

【図２】 第１実施形態の開発支援装置の内部構成を表
すブロック図である。

【図３】 第１実施形態の開発支援装置において、パー
ソナルコンピュータとＥＣＵ側の制御用ＣＰＵとで夫々
実行される処理を表すフローチャートである。

【図４】 第２実施形態の開発支援装置の全体構成を表
すブロック図である。

【図５】 第２実施形態の開発支援装置において、パー
ソナルコンピュータとＥＣＵ側の制御用ＣＰＵとで夫々
実行される処理を表すフローチャートである。

【図６】 パーソナルコンピュータによりＥＣＵ側の内
部データをモニタする場合のデータ転送手法を説明する
説明図である。

【図７】 計測装置を併用したデータモニタを行う場合
の、ＥＣＵデータとセンサデータとの時間軸のずれを補
正する手法を説明する説明図である。

【符号の説明】

１…ＥＣＵ（電子制御ユニット） ３…ＰＣ（パーソ
ナルコンピュータ） ５…データ通信インタフェース ９…ＥＰＲＯＭ １１…制御用ＣＰＵ １３…ＲＡＭ ３ａ，２１ａ
…ソケット ３ｂ…ＰＣバス １５…ＥＣＵバス ２１…ＰＯＤ
（Pulg On Device） ２３，２５…通信ボード ２７…シリアル通信ケーブ
ル ２７ａ，２７ｂ…シリアル通信ライン ３１，４１…
ＤＰＲＡＭ ３３，４３…バス／シリアル変換部 ３５，４５…シリアル通信用トランシーバ ３７…ラ
ッチ回路 ３８，４８…パラレル／シリアル変換回路 ３９，４９…シリアル／パラレル変換回路 ５１…計
測装置

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山内 一朗 愛知県刈谷市昭和町１丁目１番地 株式 会社デンソー内 (56)参考文献 特開 平２−150929（ＪＰ，Ａ) 特開 平７−230393（ＪＰ，Ａ) 特開 昭61−29949（ＪＰ，Ａ) 特開 平４−242429（ＪＰ，Ａ) 特開 平４−329460（ＪＰ，Ａ) 特開 平８−185334（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 9/06 G06F 11/28 G06F 11/22 F02D 45/00 B60R 16/02 G05B 15/02 G05B 19/05 G06F 15/16 G06F 13/00 - 13/42 ＪＳＴファイル（ＪＯＩＳ) ＣＳＤＢ（日本国特許庁)

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 制御プログラムを記憶する記憶手段と、
   該記憶手段に記憶された制御プログラムを実行して制御
   対象を制御する制御用ＣＰＵとを有する電子制御ユニッ
   トを開発するために用いられ、パーソナルコンピュータ
   と、該パーソナルコンピュータと前記制御用ＣＰＵとを
   データ通信可能に接続する通信インタフェースと、を備
   えた電子制御ユニットの開発支援装置において、 前記電子制御ユニットには、 前記制御用ＣＰＵが前記記憶手段に記憶された制御プロ
   グラムのうちの第１部分の実行を完了すると、前記制御
   用ＣＰＵに、自己の処理動作によって取得した所定の制
   御データを前記通信インタフェースを介して前記パーソ
   ナルコンピュータへ送信させた後、該制御用ＣＰＵの次
   の処理への動作を停止させる停止手段と、 前記パーソナルコンピュータから前記通信インタフェー
   スを介して所定の処理結果データが送信されて来ると、
   前記制御用ＣＰＵの次の処理への動作を再開させて、該
   制御用ＣＰＵに、前記記憶手段に記憶された制御プログ
   ラムのうちの第２部分を前記パーソナルコンピュータか
   らの処理結果データに基づき実行させる再起動手段とが
   設けられ、 前記パーソナルコンピュータは、 前記制御用ＣＰＵが前記第１部分と前記第２部分との間
   で本来実行すべきプログラムを記憶する部分プログラム
   記憶手段を備え、前記電子制御ユニットから前記通信イ
   ンタフェースを介して前記制御データが送信されて来る
   と、前記部分プログラム記憶手段に記憶されたプログラ
   ムを前記電子制御ユニットからの制御データに基づき実
   行して、その処理結果を表すデータを、前記処理結果デ
   ータとして前記通信インタフェースを介し前記電子制御
   ユニットへ送信するよう構成されており、 更に、前記通信インタフェースは、 前記電子制御ユニット側から前記パーソナルコンピュー
   タ側へシリアルデータを伝達するための第１のシリアル
   通信ラインと、 前記パーソナルコンピュータ側から前記電子制御ユニッ
   ト側へシリアルデータ を伝達するための第２のシリアル
   通信ラインと、 前記電子制御ユニット側に設けられ、アクセス可能な２
   つのポートを有すると共に、一方のポートが前記制御用
   ＣＰＵのバスに接続された第１のＤＰＲＡＭと、 前記電子制御ユニット側に設けられて、前記第１のＤＰ
   ＲＡＭと共に前記制御用ＣＰＵのバスに接続され、前記
   制御用ＣＰＵが前記第１のＤＰＲＡＭにライトアクセス
   する際に出力するアドレス及びデータからなるパラレル
   データをラッチすると共に、該ラッチしたパラレルデー
   タをシリアルデータに変換して前記第１のシリアル通信
   ラインへ出力する第１のパラレル／シリアル変換回路
   と、 前記パーソナルコンピュータ側に設けられ、アクセス可
   能な２つのポートを有すると共に、一方のポートが前記
   パーソナルコンピュータのバスに接続された第２のＤＰ
   ＲＡＭと、 前記パーソナルコンピュータ側に設けられて、前記第２
   のＤＰＲＡＭと共に前記パーソナルコンピュータのバス
   に接続され、前記パーソナルコンピュータが前記第２の
   ＤＰＲＡＭにライトアクセスする際に出力するアドレス
   及びデータからなるパラレルデータをラッチすると共
   に、該ラッチしたパラレルデータをシリアルデータに変
   換して前記第２のシリアル通信ラインへ出力する第２の
   パラレル／シリアル変換回路と、 前記電子制御ユニット側に設けられ、前記パーソナルコ
   ンピュータ側から前記第２のシリアル通信ラインを介し
   てシリアルデータが送信されて来ると、該シリアルデー
   タをパラレルデータに変換して前記第１のＤＰＲＡＭの
   他方のポートに出力すると共に、該第１のＤＰＲＡＭに
   ライトアクセスする第１のシリアル／パラレル変換回路
   と、 前記パーソナルコンピュータ側に設けられ、前記電子制
   御ユニット側から前記第１のシリアル通信ラインを介し
   てシリアルデータが送信されて来ると、該シリアルデー
   タをパラレルデータに変換して前記第２のＤＰＲＡＭの
   他方のポートに出力すると共に、該第２のＤＰＲＡＭに
   ライトアクセスする第２のシリアル／パラレル変換回路
   とを備えていること、 を特徴とする電子制御ユニットの開発支援装置。
2. 【請求項２】 請求項１に記載の電子制御ユニットの開
   発支援装置において、 前記パーソナルコンピュータに対し前記通信インタフェ
   ースとは別に接続され、外部からの信号をデータ化して
   前記パーソナルコンピュータに入力させるデータ入力装
   置を備え、 前記パーソナルコンピュータは、 前記電子制御ユニットから前記制御データが送信されて
   来ると、前記部分プログラム記憶手段に記憶されたプロ
   グラムを前記電子制御ユニットからの制御データと前記
   データ入力装置からのデータとに基づき実行して、その
   処理結果を表すデータを、前記処理結果データとして前
   記電子制御ユニットへ送信するよう構成されているこ
   と、 を特徴とする電子制御ユニットの開発支援装置。
3. 【請求項３】 制御プログラムを記憶する記憶手段と、
   該記憶手段に記憶された制御プログラムを実行して制御
   対象を制御する制御用ＣＰＵとを有する電子制御ユニッ
   トを開発するために用いられ、パーソナルコンピュータ
   と、該パーソナルコンピュータと前記制御用ＣＰＵとを
   データ通信可能に接続する通信インタフェースと、を備
   えた電子制御ユニットの開発支援装置において、 前記電子制御ユニットには、 前記制御用ＣＰＵが前記記憶手段に記憶された制御プロ
   グラムのうちの第１部分の実行を完了すると、前記制御
   用ＣＰＵに、前記第１部分の実行完了を示す完了データ
   を前記通信インタフェースを介して前記パーソナルコン
   ピュータへ送信させた後、該制御用ＣＰＵの次の処理へ
   の動作を停止させる停止手段と、 前記制御用ＣＰＵが前記第１部分を実行している最中、
   或いは、前記第１部分の実行を完了して前記完了データ
   を送信する際に、前記制御用ＣＰＵに、自己の処理動作
   によって取得した所定の制御データを前記通信インタフ
   ェースを介して前記パーソナルコンピュータへ送信させ
   るデータ出力手段と、 前記パーソナルコンピュータから前記通信インタフェー
   スを介して所定の処理結果データが送信されて来ると、
   前記制御用ＣＰＵの次の処理への動作を再開させて、該
   制御用ＣＰＵに、前記記憶手段に記憶された制御プログ
   ラムのうちの第２部分を前記パーソナルコンピュータか
   らの処理結果データに基づき実行させる再起動手段とが
   設けられ、 前記パーソナルコンピュータは、 前記制御用ＣＰＵが前記第１部分と前記第２部分との間
   で本来実行すべきプログラムを記憶する部分プログラム
   記憶手段を備え、前記電子制御ユニットから前記通信イ
   ンタフェースを介して送信されて来る前記制御データ及
   び前記完了データを入力すると共に、前記完了データが
   送信されて来ると、前記部分プログラム記憶手段に記憶
   されたプログラムを前記電子制御ユニットからの制御デ
   ータに基づき実行して、その処理結果を表すデータを、
   前記処理結果データとして前記通信インタフェースを介
   し前記電子制御ユニットへ送信するよう構成されてお
   り、 更に、前記通信インタフェースは、 前記電子制御ユニット側から前記パーソナルコンピュー
   タ側へシリアルデータを伝達するための第１のシリアル
   通信ラインと、 前記パーソナルコンピュータ側から前記電子制御ユニッ
   ト側へシリアルデータを伝達するための第２のシリアル
   通信ラインと、 前記電子制御ユニット側に設けられ、アクセス可能な２
   つのポートを有すると共に、一方のポートが前記制御用
   ＣＰＵのバスに接続された第１のＤＰＲＡＭと、 前記電子制御ユニット側に設けられて、前記第１のＤＰ
   ＲＡＭと共に前記制御用ＣＰＵのバスに接続され、前記
   制御用ＣＰＵが前記第１のＤＰＲＡＭにライトアクセス
   する際に出力するアドレス及びデータからなるパラレル
   データをラッチすると共に、該ラッチしたパラレルデー
   タをシリアルデータに変換して前記第１のシリアル通信
   ラインへ出力する第１のパラレル／シリアル変換回路
   と、 前記パーソナルコンピュータ側に設けられ、アクセス可
   能な２つのポートを有すると共に、一方のポートが前記
   パーソナルコンピュータのバスに接続された第２のＤＰ
   ＲＡＭと、 前記パーソナルコンピュータ側に設けられて、前記第２
   のＤＰＲＡＭと共に前記パーソナルコンピュータのバス
   に接続され、前記パーソナルコンピュータが前記第２の
   ＤＰＲＡＭにライトアクセスする際に出力するアドレス
   及びデータからなるパラレルデータをラッチすると共
   に、該ラッチしたパラレルデータをシリア ルデータに変
   換して前記第２のシリアル通信ラインへ出力する第２の
   パラレル／シリアル変換回路と、 前記電子制御ユニット側に設けられ、前記パーソナルコ
   ンピュータ側から前記第２のシリアル通信ラインを介し
   てシリアルデータが送信されて来ると、該シリアルデー
   タをパラレルデータに変換して前記第１のＤＰＲＡＭの
   他方のポートに出力すると共に、該第１のＤＰＲＡＭに
   ライトアクセスする第１のシリアル／パラレル変換回路
   と、 前記パーソナルコンピュータ側に設けられ、前記電子制
   御ユニット側から前記第１のシリアル通信ラインを介し
   てシリアルデータが送信されて来ると、該シリアルデー
   タをパラレルデータに変換して前記第２のＤＰＲＡＭの
   他方のポートに出力すると共に、該第２のＤＰＲＡＭに
   ライトアクセスする第２のシリアル／パラレル変換回路
   とを備えていること、 特徴とする電子制御ユニットの開発支援装置。
4. 【請求項４】 請求項３に記載の電子制御ユニットの開
   発支援装置において、 前記パーソナルコンピュータに対し前記通信インタフェ
   ースとは別に接続され、外部からの信号をデータ化して
   前記パーソナルコンピュータに入力させるデータ入力装
   置を備え、 前記パーソナルコンピュータは、 前記電子制御ユニットから前記完了データが送信されて
   来ると、前記部分プログラム記憶手段に記憶されたプロ
   グラムを前記電子制御ユニットからの制御データと前記
   データ入力装置からのデータとに基づき実行して、その
   処理結果を表すデータを、前記処理結果データとして前
   記電子制御ユニットへ送信するよう構成されているこ
   と、 を特徴とする電子制御ユニットの開発支援装置。
5. 【請求項５】 請求項１ないし請求項４の何れかに記載
   の電子制御ユニットの開発支援装置において、 前記通信インタフェースのうち、前記第１のＤＰＲＡ
   Ｍ，前記第１のパラレル／シリアル変換回路，及び前記
   第１のシリアル／パラレル変換回路からなる部分と、前
   記第２のＤＰＲＡＭ，前記第２のパラレル／シリアル変
   換回路，及び前記 第２のシリアル／パラレル変換回路か
   らなる部分とは、互いに同一であると共に、夫々、前記
   パーソナルコンピュータに設けられたＰＣカード用のソ
   ケットに着脱可能な形状のカード部材に設けられてお
   り、 前記電子制御ユニット側には、前記パーソナルコンピュ
   ータ側の前記ソケットと同様のソケットが設けられ、 更に、前記通信インタフェースは、前記カード部材の一
   方が前記電子制御ユニット側に設けられた前記ソケット
   に装着されることで、そのカード部材に設けられた前記
   第１のＤＰＲＡＭと前記第１のパラレル／シリアル変換
   回路、或いは、前記第２のＤＰＲＡＭと前記第２のパラ
   レル／シリアル変換回路が前記制御用ＣＰＵのバスに接
   続され、前記カード部材の他方が前記パーソナルコンピ
   ュータ側の前記ソケットに装着されることで、そのカー
   ド部材に設けられた前記第１のＤＰＲＡＭと前記第１の
   パラレル／シリアル変換回路、或いは、前記第２のＤＰ
   ＲＡＭと前記第２のパラレル／シリアル変換回路が前記
   パーソナルコンピュータのバスに接続されて、前記パー
   ソナルコンピュータと前記制御用ＣＰＵとをデータ通信
   可能に接続するよう構成されていること、 を 特徴とする電子制御ユニットの開発支援装置。