JP3504282B2 - 実時間キャッシュ機能を提供する集積回路用チップ - Google Patents

実時間キャッシュ機能を提供する集積回路用チップ

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JP3504282B2
JP3504282B2 JP24575892A JP24575892A JP3504282B2 JP 3504282 B2 JP3504282 B2 JP 3504282B2 JP 24575892 A JP24575892 A JP 24575892A JP 24575892 A JP24575892 A JP 24575892A JP 3504282 B2 JP3504282 B2 JP 3504282B2
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  • Bus Control (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、実時間キャッシュの機
能を提供するオンチップメモリ（ｏｎ−ｃｈｉｐ ｍｅ
ｍｏｒｙ）に関する。
【０００２】高速マイクロプロセッサおよびＤＳＰが導
入されたことによって、多重プロセッサ・システム（ｍ
ｕｌｔｉｐｒｏｃｅｓｓｏｒ ｓｙｓｔｅｍｓ）では頻
繁に、高ヒット率を有するオンチップメモリの重要性が
高まった。
【０００３】
【発明が解決しようとする課題】種々のＤＳＰおよび実
時間プロセッサで実行可能な解決法は、ＤＭＡを使用し
て、現在実行されているプログラムと平行して、いづれ
使用する予定のプログラム部分を内部ＲＡＭにロードす
ることである。これらの機構は、確定的動作によってヒ
ット率を１００％にすることができる。しかし、ＤＭＡ
を効率よく使用するためには、プログラマ（またはコン
パイラ）は、物理的アドレスを常に追跡しなければなら
なず、面倒な仕事である。
【０００４】キャッシュが同様の結果を生むことも明ら
かである。しかし、キャシュはコードの統計的特性に基
づくので、キャッシュは、実時間システムでは時間クリ
ティカル・ルーチンにとって主要な要件である、確定的
なアクセス時間を保証しない。ＤＭＡとキャッシュの両
方を同じダイ上に設けることは、この矛盾を解決するこ
とができるが、シリコン領域を浪費する。
【０００５】従って、本発明の目的は、ＤＭＡとキャッ
シュの両方の機能を有しながら、シリコン領域を浪費し
ないオンチップメモリを提供することである。
【０００６】
【課題を解決するための手段】本発明は、データおよび
アドレス・バスによって結合された処理装置とメモリ・
セクション、メモリ制御装置が動作可能な第１標準動作
モードとキャッシュ制御装置が動作可能な第２キャッシ
ュ動作モードとの間で前記メモリを切り替えるスイッチ
手段、および標準モードで前記メモリ内にロードされた
情報をキャッシュ・モードで使用可能にする手段を有す
る集積回路用のチップを提供する。
【０００７】このキャッシュは（特にＤＳＰの用途で
は）命令キャッシュとして動作するのが好ましいが、デ
ータ・キャッシュとして、または命令とデータの両方を
有する統合キャッシュ（ｕｎｉｆｉｅｄ ｃａｃｈｅ）
として機能することもできる。
【０００８】切り替え手段は、キャッシュ・イネーブル
・ビットを有するレジスタ（動作モード・レジスタ）に
よって構成するのが好ましく、このビットは動作モード
を判定するために処理装置によって検査される。
【０００９】本発明によれば、使用者が、キャッシュ・
モードで、ＤＭＡによって標準メモリ・モードでロード
されたプログラム部分を使用できるようにする手段が実
現される。これによって、使用者は時間クリティカル・
ルーチンを初期化相でキャッシュにプリ・ロードするこ
とができ、従って割り込みルーチンで重要なヒット・オ
ン・ファースト・アクセスを提供する。更に、使用者は
これら２つの動作モードの間を切り替えることができ、
必要なら、データを保存したりフラッシュ（ｆｌｕｓ
ｈ）することができる。これは、使用者が異なった動作
モードで異なった仕事を実行することを可能にする。
【００１０】好適な実施例では、このキャッシュ組織
は、１ワードを転送する細分性（ｇｒａｎｕｌａｒｉｔ
ｙ）を有する完全に連想性のある８分割に（ｅｉｇｈｔ
−ｗａｙ）セクタ化したキャッシュとして形成すること
ができる。内部プログラム・メモリは４Ｋバイト・メモ
リで、論理的に８個の１２８ワード・キャッシュ・セク
タに分割され、１ワードの長さは４バイトである。基本
となる置換単位はセクタであるが、基本となる転送単位
は単一の３２ビット・ワードである。２５ビット・タグ
が各キャッシュ・セクタと関連付けられ、妥当ビット
（ｖａｌｉｄ ｂｉｔ）が各キャッシュ・ワードと関連
付けられる。プログラム・アクセスがキャッシュ・ヒッ
トかミスか判定するためにタグの比較を行ない、セクタ
がキャッシュ内に存在するか判定し、またもし特定のワ
ードがセクタ内に存在するかどうか判定するために７ビ
ット・ワード置換アドレスによって妥当ビットが検査さ
れる。ワード・ミスが発生した場合、単一のワードのみ
を取り出し、対応する妥当ビットを設定する。セクタ・
ミスが発生した場合、１２８ワード・セクタ全体がフラ
ッシュされ、新しいタグの値がロードされるが、取り出
されるのは単一ワードのみである。キャッシュ・セクタ
のマッピングは完全連想マッピングであり、最も過去に
使用された（ＬＲＵ）ものを置換するのが方針である。
【００１１】セクタ化したキャッシュ組織が選択される
が、その理由は、小型の１ＫビットＲＡＭアレーで妥当
ビットを組織する一方で、タグの数が少なく（８個の
み）て済むのでシリコン領域の使用率（データを記憶す
ることに使用する全キャッシュ領域の小部分）が良好で
あるからである。キャッシュ内の８個のセクタは、依然
として各々長さが１２８ワードまでの８個の広範囲のル
ーチンを保持することが可能である。更に、必要な命令
だけが取り出され、キャッシュの汚損は最小となるの
で、転送単位が１ワードであることはバスの通信量を低
く抑える。
【００１２】完全連想（ｆｕｌｌｙ ａｓｓｏｃｉａｔ
ｉｖｅ）の配置方針が選択されるが、その理由はキャッ
シュの利用率が最善であるからである。このことは、セ
クタの幾つかがロックされた場合、極めて重要となる
が、その理由は完全連想キャッシュは残りのロックされ
ていないキャッシュ・セクタのいづれかに新しいメモリ
・セクタを配置できるからである。ＬＲＵ置換の方針が
選択され、三角マトリックスを使用して８要素による深
いスタックを実現する。
【００１３】時間クリティカル・ルーチンのプリロード
は、時々依然として標準モードで、ＤＭＡ転送を使用し
て、リセットの後に行うことができる。これらの転送ご
とに対応する妥当ビットが設定され、従ってキャッシュ
・モードではそのワードに対するアクセスはヒット・オ
ン・ファースト・アクセスを生み出す。
【００１４】ロック機構が設けられる。いづれのアドレ
ス・モードを使用することもできる特別のロック（ＬＯ
ＣＫ）命令を使用して、いづれのメモリ・セクタもキャ
ッシュ内でロックすることができる。キャッシュ・セク
タがロックされた場合、すでにそのセクタ内に存在する
妥当ビットは保存され、依然として空白のワードを満た
すことができるが、そのセクタを置き換えることはでき
ない。ロック解除（ＵＮＬＯＣＫ）命令またはグローバ
ル・フリー（ＦＲＥＥ）命令を使用して、セクタのロッ
クを解除することができる。
【００１５】グローバル・フラッシュ（ＦＬＵＳＨ）命
令を設ける。この単一サイクルの命令はキャッシュ全体
をフラッシュする。外部装置が新しいコードを外部プロ
グラム・メモリ内にロードする場合、整合性（ｃｏｎｓ
ｉｓｔｅｎｃｙ）の問題を防止することに使用できる。
【００１６】プログラム・メモリへの／プログラム・メ
モリからの移動（ＭＯＶＥ）命令によってキャッシュ迂
回機構も提供される。これらの命令は、キャッシュする
ことができず、従ってこのプログラム・メモリに記憶さ
れた共有データ表にアクセスし、およびプログラムを自
己変更するのに有用である。常にキャッシュの整合性を
維持するために、これらの移動（ＭＯＶＥ）命令はキャ
ッシュ位置に書き込む場合、同時に対応する外部プログ
ラム・メモリ位置にも書き込む。
【００１７】従って、好適な実施例で、チップのアーキ
テクチャは３つのブロック、ＲＡＭアレー、ＤＭＡ制御
装置およびキャッシュ制御装置を有する。このキャッシ
ュ制御装置は以下のサブ・ブロックによって構成され
る。 ‐タグ・レジスタ・ファイル：各メモリ・セクタに対し
て１つのタグ ‐妥当ビット・アレー：各メモリ・ワードに対して１つ
の妥当ビット ‐セクタ置換装置
【００１８】リセットした後、これらのタグはアドレス
空間内のＲＡＭマッピングに対応するデフォールトの値
に設定される。これらの妥当ビットは全てクリアされ
る。
【００１９】標準メモリ・モードでは、内部ＲＡＭアド
レス空間は固定され、従ってタグの値は変更される。内
部ＲＡＭは、初期的には非妥当データを有するので、全
ての妥当ビットがクリアされる。内部ＲＡＭへの（ＤＭ
ＡまたはＭＯＶＥ命令による）書き込みは、そのＲＡＭ
ワードに対応する妥当ビットを設定（ｓｅｔ）する。
【００２０】動作モード・レジスタ内のキャッシュ使用
可能ビットを肯定すると、この動作モードを標準メモリ
・モードからキャッシュ・モードに切り替える。このモ
ードの切り替えは、タグ・レジスタ・ファイルまたは妥
当ビット・アレー内に記憶した値を変更しない。
【００２１】キャッシュ・モードの場合、この内部ＲＡ
Ｍのマッピングは固定されないので、従って現在のマッ
ピングを反映するためにタグの値を変更することができ
る。
【００２２】依然として標準メモリ・モードにある場
合、ＤＭＡによってプリロードされた時間クリティカル
・ルーチンは、妥当ビットの組を有し、従ってキャッシ
ュ・モードではヒットと共にアクセスされる。ロック命
令によって、キャッシュから除去されるのを防止するた
めに、これらのルーチンをロックすることができる。
【００２３】動作モード・レジスタ内のキャッシュ使用
可能ビットを肯定しないと、動作モードをキャッシュ・
モードから標準モードに切り替える。
【００２４】
【実施例】本発明の好適な実施例を添付の図面を参照し
て説明する。図４を参照して、チップ２は処理装置４、
３２ビット幅アドレス・バスＰＡＢおよびデータ・バス
ＰＤＢ、４ＫバイトＲＡＭメモリ１０、命令キャッシュ
制御装置１２および直接メモリ・アクセスＤＭＡ制御装
置１４を有する。実際には、その他の装置も設けられ、
チップはモトローラ社製ＤＳＰ１６００２型チップのよ
うなＤＳＰ処理装置によって構成するのが便利である。
【００２５】メモリ１０は、アドレスを固定した標準メ
モリとして採用することができ、取り出し（ｆｅｔｃ
ｈ）命令および移動（ｍｏｖｅ）命令において、装置１
４によってかつＤＭＡ制御装置１４によってアクセスす
ることができ、またその結果、情報を外部メモリからバ
ス８上を転送することができる。本発明によって、メモ
リ１０は、キャッシュとしても使用することができ、こ
の場合、ＤＭＡ制御装置１４ｂは使用禁止になり、メモ
リ１０へのアクセスは全てキャッシュ制御装置１２によ
って制御される。
【００２６】命令キャッシュは、主メモリと高速処理装
置との間のバッファ・メモリと見なすことができる。こ
のキャッシュは、頻繁に使用されるプログラム命令を記
憶するために使用される。プログラムが必要とする命令
ワードがチップに搭載したキャッシュ内で入手できる場
合、処理量（ｔｈｒｏｕｇｈｐｕｔ）が増加する結果と
なり、外部バス上でそれらにアクセスすることに必要な
時間は削減される。
【００２７】図１は、命令キャッシュのブロック図を示
す。図４に示したのと同じ部品は同じ参照番号によって
示す。図１に示すように、処理装置４はＤＳＰコアとし
て実施される。コア４は、動作モード・レジスタ（ＯＭ
Ｒ）４０を有し、これはチップの動作モードを決定し、
このレジスタの１つのビットはキャッシュ使用可能また
はキャッシュ・イネーブル（ＣＥ）ビットと呼ぶ（図５
参照）。このＣＥビットは、キャッシュ使用可能制御線
１６によってスイッチ２２に与えられ、メモリ１０のこ
のスイッチは、標準またはキャッシュ・モードに入るた
めにバスＰＡＢと制御装置１２の間でメモリのアドレス
制御を切り替える。更に、制御装置１２は、「ヒット／
ミス」制御線２４を有し、これは外部アドレス・スイッ
チ２６に結合され、このスイッチはキャッシュ・メモリ
内でミスが発生した場合、ＰＡＢ上で外部メモリとアク
セスすることを可能にする。
【００２８】従って、キャッシュ・モードで動作する場
合、例えばＣＥビットが“１”の場合、このＤＳＰコア
はＰＡＢ（プログラム・アドレス・バス）上で命令の取
り出しを開始する。この命令キャッシュ制御装置は、ア
ドレスされた命令が内部プログラムＲＡＭ（「キャッシ
ュ・アレー」）内に出現するかどうか判定する。
【００２９】もし、出現するなら、「ヒット」が合図さ
れ、外部取り出しは外部アドレス・スイッチ２６内で使
用禁止にされ、また内部ＲＡＭ１０はキャッシュ制御装
置１２からセクタ番号（最上位の３ビット）およびセク
タ・オフセット（最下位の７ビット）としてアドレスさ
れる。
【００３０】もしアドレスされた命令が内部プログラム
ＲＡＭ内に出現しないなら、「ミス」が合図され、外部
取り出しサイクルが開始される。次のサイクルでＰＤＢ
（プログラム・データ・バス）上に対応する命令が出現
した場合、内部プログラムＲＡＭ１０内に並列してラッ
チされる。
【００３１】もしＣＥビットがセットされなければ、例
えば“０”、処理装置は標準「ＰＲＡＭ」モードに戻
り、このモードでこのアドレスの値によって取り出しは
内部的にまたは外部的に行われる。
【００３２】次に図２を参照すると、命令キャッシュ制
御装置の概念図が示されている。内部プログラムＲＡＭ
１０は、１０２４個の３２ビット・ワードを有し、論理
的に８個の１２８ワード・セクタに分割される。「ブロ
ック」よりも「セクタ」という用語を使用するが、その
理由は、セクタ化したキャッシュが置換の基本となる単
位である「セクタ」と、転送の基本となる単位である
「ブロック」とを区別するからである。この場合、「ブ
ロック」は３２ビット・ワードであり、「ブロック」と
「ワード」という用語は置き替えて使用することができ
る。
【００３３】内部プログラムＲＡＭ内に、それぞれ１２
８ワードのセクタが８個存在するので、３２ビット・ア
ドレスは以下の２つのフィールドに分割される。 ‐最下位の７ビットはセクタ内のワード置換またはオフ
セット用であり５２で示す。 ‐最上位の２５ビットはタグ用であり５０で示す。
【００３４】これらのセクタ配置アルゴリズムは、完全
に連想性があり、すなわち各外部プログラム・メモリ・
セクタは、８個の内部プログラムＲＡＭセクタのうちい
づれにも配置することができる。従って、これは完全な
８分割連想キャッシュ（８ｗａｙ ｆｕｌｌｙ ａｓｓ
ｏｃｉａｔｉｖｅ ｃａｃｈｅ）と呼ぶことができる。
【００３５】２５ビットのタグは、８個の内部プログラ
ム・メモリＲＡＭセクタのいづれの１つとも関連付けら
れる。キャッシュ制御装置１２が、現在のアドレスのタ
グ・フィールドと等しいタグを探す場合、制御装置はタ
グを８個のコンパレータ５４を使用して、並列に８個の
タグと比較する。これらのコンパレータは、タグ・レジ
スタの一部である動的なＸＯＲとして実現される。
【００３６】各キャッシュ・セクタ内の各ワードは、キ
ャッシュ・ワード妥当ビット５６と関連し、このビット
はそのワード内のデータがすでに外部メモリから取り出
され、従って、妥当であるかどうかを識別する。全部で
１０２４個の妥当ビットが存在し、それぞれ１２８妥当
ビットの８個のバンクに構成され、各セクタに対して１
個のバンクが存在する。これらの妥当ビットは、使用者
が直接使用するためには提供されないことに留意するこ
と。これらの妥当ビットは、ＰＲＡＭの内容が初期化さ
れていないことを示すために処理装置のリセット（ＲＥ
ＳＥＴ）によってクリアされる。
【００３７】次に図３を参照して、メモリ・セクタと関
連するタグをＰＡＢ上のアドレスと比較するタグ・レジ
スタ・ファイル（ＴＲＦ）６０を具備する命令キャッシ
ュ制御装置がより詳細に示される。比較の結果は、ヒッ
ト／ミス論理６２および２方向マルチプレクサ／デマル
チプレクサ６４とに供給され、後者は３２×３２ビット
によって構成される妥当ビット・アレーの読取りまたは
書き込みに関してアクセスを可能にする。キャッシュ・
フラッシュのリセット線６７は、アレー６６に結合され
単一操作でこのアレーをリセットする。
【００３８】ＰＡＢはデコード装置６８によってマルチ
プレクサ６４に結合され、デコーダ７０によって妥当ビ
ットアレー６６に結合される。セクタ置換装置７２が設
けられ、これはエンコード装置７４を介してＴＲＦ６０
と結合され、またＴＲＦ６０と妥当ビットアレー６６に
結合された書き込み線７６を有する。装置７２は、最も
過去に使用さたアルゴリズム（ｌｅａｓｔ ｕｓｅｄ
ａｌｇｏｒｉｔｈｍ）によってセクタ・アドレスが組織
されたスタック（図示せず）を有し、最も過去に使用さ
れたものがスタックの底に位置する。ロック機構８０
は、このスタック内の各ロックされたセクタとロック・
ビットを関連付け、その結果、各セクタは置き換えるこ
とができない。
【００３９】図２および３を参照して、種々の状況での
キャッシュ動作を説明する。各命令が要求に応じて（ｏ
ｎ ｄｅｍａｎｄ）、すなわち、必要な場合だけ取り出
される。コアが命令を必要とする場合、その命令の物理
的アドレスがＰＡＢを介して命令キャッシュ１２に送ら
れる。このキャッシュはアドレスの一部、特にタグ・フ
ィールドを現在ＴＲＦ６０に記憶するタグと比較する。
【００４０】もしタグが一致するならば（すなわちセク
タ・ヒット）、次にそのセクタ内の対応するワードの妥
当ビットが６４、６６、および７０で検査される。もし
妥当ビットが設定されておれば、これはキャッシュ内の
ワードがすでにこのキャッシュに持って来られ妥当であ
ることを意味し、そのワードは希望するアドレスに対応
するこのキャッシュ位置から取り出される。この状況
は、キャッシュ・ヒットと呼ばれ、対応するセクタと対
応する命令ワードの両者が存在し、命令キャッシュ内で
妥当または有効（ｖａｌｉｄ）であることを意味する。
セクタ置換装置（ＳＲＵ）７２は、使用されたセクタ状
態をＬＲＵアルゴリズムによって更新する。
【００４１】もしタグが一致、すなわちタグ・ヒットし
たが希望するワードがキャッシュ内で妥当でない場合
（対応する妥当ビット＝０、すなわちワード・ミス）、
次にキャッシュは外部プログラム・メモリからＰＤＢへ
読取りサイクルを開始する。取り出された命令は、コア
および関連するセクタ位置の両方に送られ複写される。
そのワードの妥当ビットが設定（ｓｅｔ）される。これ
らは全て、通常の実行と並列して行われ、他のいづれの
クロックまたは（待機状態のような）メモリ・サイクル
を必要としない。ＳＲＵは、ＬＲＵアルゴリズムによっ
て使用されたセクタ状態を更新する。
【００４２】タグ・フィールドと全てのセクタ・タグ・
レジスタとの間で一致がないならば、これは要求された
ワードを含むメモリ・セクタが６２で判定されるように
キャッシュ内に存在しないことを意味し、この状況をセ
クタ・ミスと呼び、これはキャッシュ・ミスの別の形態
である。もしセクタ・ミスが発生したならば、キャッシ
ュのＳＲＵ７２は置き換えるべきセクタを選択する。こ
のキャッシュは、次に全ての対応する妥当ビットをリセ
ットすることによって選択したセクタをフラッシュし、
新しいタグ・フィールドに対応するタグをロードし、同
時にこのコアによって要求された物理的アドレスから外
部命令を読取るサイクルを開始する。外部メモリからデ
ータが到着した場合、このコアはそのデータをＰＤＢに
ロードし、キャッシュはこのデータをこのセクタ内のア
ドレスの最下位の７ビット（７ＬＳＢｓ）によって指定
されるワード位置に複写し、対応する妥当ビットを設定
する。ここでＳＲＵはセクタ置換制御装置内においてこ
の新しい状況を更新する。
【００４３】本発明の命令キャッシュは「実時間」キャ
ッシュである。従って、キャッシュ・ミスに対して固有
の罰則を持つべきではない。言い換えれば、キャッシュ
・ヒットがあるならば、チップ搭載メモリから他の何ら
かのデータを取り出すように、チップに搭載したキャッ
シュから命令を取り出すバス・サイクルを正確に１回行
う。もしキャッシュ・ミスがあるならば、外部メモリか
ら他の何らかのデータを取り出すようにまさに「通常」
の命令取り出しとして挙動する。
【００４４】更に、「実時間」命令キャッシュは、使用
者が時間クリティカル（ｔｉｍｅｃｒｉｔｉｃａｌ）従
って「置換不能」なものとして、幾つかのコード領域を
宣言することを可能にする。４つの命令が命令の組に加
えられ、使用者がこのキャッシュのセクタをロックし、
ソフトウエアの制御下でキャッシュの内容をフラッシュ
することを可能にする。
【００４５】キャッシュ動作モード キャッシュ動作モードの範疇および個々のセクタ・モー
ドを以下の項に説明する。基本的に２つの主モード、キ
ャッシュ・モードおよび標準（以後ＰＲＡＭと呼ぶ）モ
ードが存在する。これらのモードは、両者ともグローバ
ル、すなわち内部プログラム・メモリに全体として影響
を与える。キャッシュ・モードでは、各独立したセクタ
は２つの動作モード、セクタ非ロック・モードまたはセ
クタ・ロック・モード、のうち１つにすることができ
る。ＰＲＡＭモードでは、全体としてＰＲＡＭは２つの
モード、ＰＲＡＭ使用可能またはＰＲＡＭ使用不能、の
うち１つにすることができる。キャッシュ・モードとＰ
ＲＡＭモードの両方で、キャッシュ全体をソフトウエア
命令によってフラッシュすることができる。
【００４６】これらの動作モードは、以下のように要約
することができる。 キャッシュ・モード（グローバル）： ‐セクタ非ロック・モード（各セクタ当たり） ‐セクタロック・モード（各セクタ当たり） ‐キャッシュ・フラッシュ（グローバル） ＰＲＡＭモード（グローバル）： ‐ＰＲＡＭ使用可能（グローバル） ‐ＰＲＡＭ使用不能（グローバル） ‐キャッシュ・フラッシュ（グローバル）
【００４７】キャッシュ・モード キャッシュ・モードでは、セクタの記憶領域へのアクセ
スは、命令取り出しによって、または特定の命令によっ
て無条件に（ｉｍｐｌｉｃｉｔｌｙ）行われ、後者はレ
ジスタからプログラム・メモリに、またはプログラム・
メモリからレジスタへの移動を実行する。プログラム・
メモリ空間（キャッシュ内または外部）への、またはこ
れからのＤＭＡ参照は、ハードウェアで不可能にされ
る。（ｄｉｓａｂｌｅｄ）。
【００４８】セクタ・ロック解除モード セクタ・ロック解除モード（Ｓｅｃｔｏｒ−Ｕｎｌｏｃ
ｋｅｄ ｍｏｄｅ）の場合、プログラム・メモリ・セク
タは、通常のキャッシュ・セクタとして構成される。そ
のキャッシュ・セクタからのセクタ置換が可能になる。
キャッシュ制御装置は、キャッシュ制御装置ＬＲＵアル
ゴリズムにしたがって、あるキャッシュ・セクタ内に存
在する外部メモリ・セクタを何時置き換えるか決定する
（セクタ・ミス）。
【００４９】セクタのロック解除または非ロックは４つ
の異なった状況で発生する可能性がある。第１の状況
は、使用者がパンロック（ＰＵＮＬＯＣＫ）命令を使用
して特定のキャッシュ・セクタをロック解除する（ｕｎ
ｌｏｃｋ）場合である。第２の状況は、使用者がＰＦＲ
ＥＥ命令を使用して内部プログラム・メモリ内の全ての
キャッシュ・セクタをロック解除する場合である。第３
の状況は、使用者がＰＦＬＵＳＨ命令を使用して、キャ
ッシュ・フラッシュの一部として内部プログラム・メモ
リ内の全てのキャッシュ・セクタをロック解除する場合
である。第４の状況は、ハードウェア・リセットが全て
のキャッシュ・セクタをロック解除する場合である。
【００５０】ロックされたセクタは、ＰＵＮＬＯＣＫと
呼ばれる特別の命令によってロック解除することができ
る。そのオペランドは、有効メモリ・アドレスである。
このアドレスを有するメモリ・セクタは（もしすでにキ
ャッシュ・セクタ内に存在しないならば）キャッシュ・
セクタに割り当てられ、このキャッシュ・セクタはロッ
ク解除される。このシーケンスの副産物として、ロック
解除されたキャッシュ・セクタはＬＲＵスタックの最上
部に（すなわち最も最近使用されたものとして）置かれ
る。
【００５１】ＰＵＮＬＯＣＫによってロックされたキャ
ッシュ・セクタをロック解除しても、その内容、そのタ
ッグ、またはその妥当ビットには影響を与えない。もし
指定された有効アドレスが現在のキャッシュ・セクタの
うちの１つに属さないならば、このアドレスを有するメ
モリ・セクタはこのキャッシュ内に割り当てられ、これ
によって最も過去に使用されたキャッシュ・セクタをフ
ラッシュする。このロック解除されたキャッシュ・セク
タは、ＬＲＵスタックの最上部に置かれ、ＬＲＵアルゴ
リズムによって置換することが可能になる。
【００５２】全てのロックされたセクタは、命令ＰＦＲ
ＥＥを使用して同時にロック解除することができる。こ
の命令は、使用者にロック機構のソフトウエアによるリ
セットを提供する。ＰＦＲＥＥによって、セクタのロッ
クを解除することは、セクタの内容（セクタ記憶領域に
すでに取り出された命令）、妥当ビット、タッグ・レジ
スタ内容またはＬＲＵスタック状態（ｓｔａｔｕｓ）に
影響しない。
【００５３】これらのロックされたセクタは、またＰＦ
ＬＵＳＨ命令によって、全キャッシュ・フラッシュの一
部としてロック解除することもできる。ＰＦＬＵＳＨ命
令によってセクタのロックを解除することは、全てのセ
クタの妥当ビットをクリアしＬＲＵスタックおよびタッ
グ・レジスタをこれらセクタのデフォールト値に設定す
る。
【００５４】セクタ・ロック・モード このモードは、キャッシュ・メモリにおいて幾つかの時
間クリティカルなコード部分をラッチすることに便利で
ある。このセクタ・ロック・モードは使用者によって設
定され、現在キャッシュ・セクタ内に存在するメモリ・
セクタをロックする。キャッシュ・セクタがこのセクタ
・ロック・モードにある場合、もしこのセクタが最も過
去に使用されたセクタ（ＬＲＵスタックの底にある）で
あったとしても、セクタ置換装置（ＳＲＵ）はこのセク
タを置き換えることができない。
【００５５】このモードでは現在のメモリ・セクタに収
納されたアドレスから新しい命令を取り出すことが可能
であり、この命令は（ワード・ミスの期間）記憶領域を
更新するか、または（キャッシュ・ヒットの期間）セク
タ領域から直接読み取られる。一方、ＳＲＵによって現
在のセクタを置き換えることは不可能になる。セクタが
ロックされた場合、そのＬＲＵ状態は更新され続ける
が、置き換えるべきキャッシュ・セクタを選択した場
合、このセクタは無視され新しいメモリ・セクタに対す
る宛先とはならない。
【００５６】ＰＬＯＣＫと呼ばれる命令によってセクタ
はロックすることができる。そのオペランドは、有効な
メモリ・アドレスである。このアドレスが属するキャッ
シュ・セクタは（もしそのようなセクタがあれば）ロッ
クされる。もし指定された有効アドレスが現在のキャッ
シュ・セクタのうち１つに属していないならば、このア
ドレスを収納するメモリ・セクタはこのキャッシュに割
り当てられ、これによって最も過去に使用されたキャッ
シュ・セクタを置き換える。このキャッシュ・セクタ
は、ロックされるが空である。このシーケンスの副産物
として、このロックされたキャッシュ・セクタはＬＲＵ
スタックの最上部（すなわち最も最近使用されたものと
して）に置かれる。
【００５７】セクタをロックしても、このキャッシュ・
セクタの内容（すでにこのキャッシュ・セクタの記憶領
域に取り出された命令）、その特定のセクタの妥当ビッ
トまたはタッグ・レジスタの内容に影響しない。
【００５８】ＰＲＡＭモード ＰＲＡＭモードでは、内部プログラムＲＡＭ１０は、Ｏ
ＭＲレジスタ４０にしたがって使用可能または使用不能
のいづれかにされている。プログラム・メモリへの／か
らのＤＭＡ参照は使用可能にされ、したがってＭＯＶＥ
Ｍ命令も同様である。
【００５９】しかし、ＰＲＡＭモードで内部ＰＲＡＭに
ワードを書き込む場合、対応する妥当ビットが設定さ
れ、その結果、使用者がキャッシュモードに切り替える
場合、この使用者はこのワードが初期化されしたがって
妥当であることを知る。
【００６０】ＰＲＡＭモードでは、どのような場合でも
タッグ・レジスタは更新されない。同様に、このモード
ではセクタ置換装置は更新されない。妥当ビットは試験
されずヒット／ミス信号は無視される。ＰＲＡＭモード
では、ＰＦＬＵＳＨおよびＰＦＲＥＥ命令を発行するこ
とができる。
【００６１】キャッシュ使用のシナリオ この項では、実時間システムでのキャッシュ使用の可能
なシナリオが実際に説明される。
【００６２】１．モード・ビットによって判定されるよ
うにＰＲＡＭモードでは、チップはハードウェア・リセ
ットを終了（ｅｘｉｔ）する。
【００６３】２．「ヒット・オン・ファースト・アクセ
ス」（高速割り込みベクトルに対して特に重要である）
を実現するために、依然としてＰＲＡＭモードにありＤ
ＭＡを使用する間、使用者は割り込みベクトルおよび幾
つかの重要なルーチンをＰＲＡＭアドレスの下部に転送
する。これらのＤＭＡ転送は対応する妥当ビットを設定
する。このコードが２００ＰＲＡＭワードを使用し、し
たがって２個のキャッシュ・セクタ内に収納されると仮
定する。これらのルーチンは、時間クリティカルなの
で、使用者はこれらのセクタをロックすることを希望す
る。可能性のあるコードは、以下のようにロックされ
る。 ラベル アドレス コード ＄００００００００ リセット・ベクトル ・・・ ＄００００００３ｅ ホストｂ書き込みｐメモリ・ベクトル 使用者コード ＄００００００４０ 使用者に重要なルーチン ・・・ ＄００００００７ｆ セクタ１の終了 ＄００００００８０ セクタ２の開始 ・・・ ＄０００００００ｃ８ 使用者に重要なルーチンの終了
【００６４】３．キャッシュ・モードに入るためには、
使用者はＯＭＲビット４を設定する。キャッシュ内のア
ドレス０ないし２００をロックするためには、使用者は
対応するメモリ・セクタに属する有効アドレスによって
ＰＬＯＣＫ命令を二回発行する。３回のサイクルは、Ｐ
ＬＯＣＫ命令からＯＭＲビット４を交替すること（ｃｈ
ａｎｇｅ ｏｆｆ）を分離することに注意してくださ
い。このコードは、以下のようにロックされる。 ＯＲＩ ＃＄１０， ＯＭＲ ：ＯＭＲ内のＣＥビット
をセットせよ ＮＯＰ ：パイプライン遅延 ＮＯＰ ：パイプライン遅延 ＮＯＰ ：パイプライン遅延 ＰＬＯＣＫ ＃０ ：アドレス０を収納する
セクタをロックせよ ＭＯＶＥ ＃１２８， Ｒ０ ：有効アドレスをｒ０に
ロードせよ ＮＯＰ ：移動用パイプライン遅
延 ＰＬＯＣＫ Ｒ０ ：アドレス１２８を収納
するセクタをロックせよ このコードは、重要なセクタ内には存在しないが、むし
ろ初期化コード内に存在することに注意すること。ＰＬ
ＯＣＫはキャッシュ・モードで最初に取り出される命令
である。
【００６５】４．ここでキャッシュは、２個のセクタを
ロックし、６個のセクタをロック解除のモードで通常の
動作の準備が整っている。ロックされたセクタ（アドレ
ス０ないし２００）のうちの１つから取り出すことは、
これらのセクタに対するコードがＰＲＡＭモードの期間
このキャッシュ内に持って来られるのでミスを生じない
ことに注意すること。
【００６６】５．使用者は他のセクタを動的にロックす
ることができる。このシーケンスは前項に示したものと
同様である。しかし、動的にロックされたキャッシュ・
セクタは妥当ビットを収納する必要はなく、したがっ
て、新しいワードが取り出される度にワード・ミスによ
って満たされる。
【００６７】６．時間クリティカル・ルーチンをセクタ
の境界上に置くことが賢明である可能性がある。このこ
とは、キャッシュ・セクタの使用を最適にする。このコ
ンパイラは確かにこの制約に従うことができる。
【００６８】７．例えば、アドレス１２７ないし２５５
を収納するキャッシュ・セクタをロック解除するために
は、使用者は皆以下のようにしなければならない。 ＭＯＶＥ ＃１４０， Ｒ０ ：有効アドレスをｒ０に
ロードせよ ＮＯＰ ：パイプライン遅延 ＰＵＮＬＯＣＫ Ｒ０ ：アドレス１２８を収納
するセクタをロック解除せよ アドレス１４０は、１２８ないし２５５の範囲に属して
いるので例として使用されることに留意すること。
【００６９】８．全てのロックされたキャッシュ・セク
タをロック解除するためには、コードは以下の通りであ
る。 ＰＦＲＥＥ この命令は、使用者がどのセクタまたはアドレスが前に
ロックされたか忘れてしまった場合、またはロック機構
に対するソフトウエア・リセットとして便利である。
【００７０】９．ブートストラップ・プログラムを実行
するために、使用者はＰＲＡＭモードに切り替え、パイ
プライン遅延に必要な３個のＮＯＰを実行し、ＰＦＬＵ
ＳＨを行なった後にのみブートストラップ・モードに切
り替える。 ＡＮＤＩ＃＄ｅｆ， ＯＭＲ ：ＯＭＲ内のＣＥビッ
トをクリアせよ ＮＯＰ ：パイプライン遅延 ＮＯＰ ：パイプライン遅延 ＮＯＰ ：パイプライン遅延 ＰＦＬＵＳＨ ＭＯＶＥＩ＃＄０４， ＯＭＲ ：ポートＡからのブー
トストラップ ＮＯＰ ：パイプライン遅延 ＪＭＰ＃０ ：ブートストラップＲ
ＯＭへ飛び越せ ＰＦＬＵＳＨは、ＰＲＡＭモードで取り出され実行され
ることに留意すること。キャッシュ・モードで取り出さ
れたがＰＲＡＭモードで実行された場合、１サイクル早
く出現する可能性がある。
【００７１】
【発明の効果】このように、本発明によれば、シリコン
領域を浪費することなくＤＭＡおよびキャッシュ機能の
双方が可能なオンチップ・メモリが提供される。
【図面の簡単な説明】
【図１】命令キャッシュを有するチップのブロック図で
ある。
【図２】命令キャッシュ制御装置の概念を示すブロック
図である。
【図３】命令キャッシュ制御装置のより詳細なブロック
図である。
【図４】本発明による集積回路チップのアーキテクチャ
を一般化して示すブロック図である。
【図５】図４のＤＳＰコア４におけるＯＭＲレジスタの
構成を示す説明図である。
【符号の説明】
２ チップ ４ 処理装置 １０ ４ＫバイトＲＡＭメモリ １２ 命令キャッシュ制御装置 １４ 直接メモリ・アクセスＤＭＡ制御装置 １６ キャッシュ使用可能制御線 ２２ スイッチ ２４ 「ヒット／ミス」制御線 ２６ 外部アドレス・スイッチ ４０ 動作モード・レジスタ ６０ タッグ・レジスタ・ファイル（ＴＲＦ） ６２ ヒット／ミス論理回路 ６４ ２方向マルチプレクサ／デマルチプレクサ ６６ アレー ６７ キャッシュ・フラッシュのリセット線 ６８ デコード装置 ７０ デコーダ ７２ セクタ置換装置 ７４ エンコード装置 ７６ 書き込み線 ８０ ロック機構
フロントページの続き (72)発明者 ゴレン・アブナー イスラエル国47272、ラマト−ハサロン、 ラメツ ４ (72)発明者 メランメッド−コヘン・イャル イスラエル国、エルサレム、ハドバシュ 208／７ (56)参考文献 特開 平３−141445（ＪＰ，Ａ) 特開 昭58−205975（ＪＰ，Ａ) 特開 平１−255944（ＪＰ，Ａ) 特開 平２−90347（ＪＰ，Ａ) 特開 昭58−102381（ＪＰ，Ａ) 特開 昭63−98749（ＪＰ，Ａ) 特開 平３−263144（ＪＰ，Ａ) 特開 平１−318131（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/08 G06F 12/00 G06F 13/28

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】 データ・バスおよびアドレス・バスによ
    って結合された処理装置とメモリ・セクション； メモリ制御装置が動作可能な第１動作モードである標準
    動作モードとキャッシュ制御装置が動作可能な第２動作
    モードであるキャッシュ・モードとの間で前記メモリを
    切り替えるスイッチ手段；および ＤＭＡによって標準動作モードで前記メモリ内にロード
    された情報をキャッシュ・モードで使用可能にする手
    段； を含むことを特徴とする実時間キャッシュ機能を提供す
    る集積回路用チップ。
  2. 【請求項２】 前記キャッシュ制御装置は、前記メモリ
    を所定数のセクタに分割するよう構成され、各セクタ
    は、所定数のワード、各セクタのアドレス・タグを記憶
    するタグ・レジスタを含む連想メモリ・アクセス手段、
    および前記セクタ・アドレスを前記アドレス・バスのア
    ドレスと比較する手段を有することを特徴とする請求項
    １記載のチップ。
  3. 【請求項３】 キャッシュ制御装置は、前記メモリ内に
    妥当ワードが記憶された場合に各ビットがセットされる
    妥当ビット・アレーを具備するメモリ領域と妥当ビット
    が前記アドレス・バスの前記アドレスに存在するかどう
    か判定する手段を有することを特徴とする請求項２記載
    のチップ。
  4. 【請求項４】 セクタのヒット／ミスが発生したかどう
    かおよびワードのヒット／ミスが発生したかどうか判定
    するヒット／ミス判定手段を有することを特徴とする請
    求項２または３記載のチップ。
  5. 【請求項５】 セクタ・ミスが発生した場合セクタを置
    き換えるセクタ置換装置を有することを特徴とする請求
    項４記載のチップ。
  6. 【請求項６】 いづれかのセクタをロックする手段を有
    し、これによって、ミスが発生した場合、前記セクタ置
    換装置による前記セクタの置換を防止することを特徴と
    する請求項５記載のチップ。
  7. 【請求項７】 前記メモリが前記標準動作モードでロー
    ドされる場合、前記妥当ビット・アレーをセットする手
    段を含み、これによって、前記モードがキャッシュ・モ
    ードに変化する場合、前記データが妥当データとしてメ
    モリ内に残ることを特徴とする請求項３記載のチップ。
  8. 【請求項８】 前記妥当ビット・アレーをリセットして
    単一操作で前記キャッシュをフラッシュするリセット手
    段を有することを特徴とする請求項３記載のチップ。
JP24575892A 1991-08-24 1992-08-21 実時間キャッシュ機能を提供する集積回路用チップ Expired - Lifetime JP3504282B2 (ja)

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EP (1) EP0529217B1 (ja)
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