JP3503158B2 - 半導体装置およびその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、絶縁基板上に設けた薄
膜半導体層（以下薄膜ＳＯＩ層と称する）に、電界効果
トランジスタ（以下ＭＯＳＦＥＴと称する）とバイポー
ラトランジスタとを複合形成した半導体装置に関する。

【０００２】

【従来の技術】ｎ型ＭＯＳＦＥＴ（以下ｎＭＯＳと称す
る）とｐ型ＭＯＳＦＥＴ（以下ｐＭＯＳと称する）とを
組み合わせた相補型ＭＯＳＦＥＴ（以下ＣＭＯＳと称す
る）は、その高集積性・低消費電力性により、従来より
多くの論理回路の構成単位として用いられている。この
ＣＭＯＳとバイポーラトランジスタとを混在させたＢｉ
ＣＭＯＳは、電流供給能力を向上することができるので
ＣＭＯＳに比較してより高速な動作速度を有し、高速性
の要求される論理回路へ応用されている。

【０００３】図３にＢｉＣＭＯＳのひとつであるＢｉＮ
ＭＯＳゲート回路の基本構成を示す。いまｐＭＯＳ３１
がオンすると、これを流れる電流によってｎｐｎバイポ
ーラトランジスタ３２がオンし、バイポーラトランジス
タ３２の持つ電流増幅機能によってｐＭＯＳ３１のみの
ときよりも大きい電流が電源電圧端子３５と出力端子３
６の間にバイポーラトランジスタ３２を通して流れる。
すなわち電流供給能力が向上し、これによって動作速度
が高速化される。

【０００４】ところがこの構成においては論理ゲートひ
とつ当たりのトランジスタ数が増加する。従ってＣＭＯ
Ｓの有していた高集積性の利点は犠牲にされなければな
らない。そこでｐＭＯＳとｎｐｎバイポーラトランジス
タを複合した半導体装置を形成して集積度の向上を図る
技術がO. Kennethらによる"PMOS Input Merged Bipolar
/Sidewall MOS Transistors (PBiMOS Transistors)" IE
EE Electron Device Letters, vol. 12, p. 68, 1991、
と題する論文において開示されている。

【０００５】図１３にその断面図を、図２にこの半導体
装置が実現する回路を示す。ｐＭＯＳは多結晶シリコン
ゲート１３１、ソース１３２、ドレイン１３３、チャネ
ル１３４、およびゲート酸化膜１３９より構成され、ｎ
ｐｎバイポーラトランジスタはエミッタ１３５、ベース
１３３、コレクタ１３４、１３６より構成される。ソー
ス１３２とコレクタ１３６は電極１３７によりバッティ
ングコンタクトされる。

【０００６】この半導体装置の動作原理を説明する。ゲ
ート１３１にバイアスが印加されチャネル１３４がオン
するとソース１３２からドレイン１３３に電流が流れ
る。つまりドレイン１３３に正孔が注入される。これは
ベース１３３に正孔が注入されることを意味し、これに
よりエミッタ１３５からコレクタ１３４、１３６に電子
が流れる。この電子電流は、バイポーラトランジスタの
電流増幅機能により、ソース１３２とドレイン１３３と
の間の正孔電流より大きくなる。結果として電極１３７
から電極１３８に向かって流れる電流は単体のｐＭＯＳ
によって達成される電流供給能力よりも大きくなる。

【０００７】この構成においてはドレインとベースが領
域１３３により構造的に接続されており金属配線を施す
必要がない。このため従来ベース電極を引き出すために
要していた分の面積を削減することができる。多結晶シ
リコンゲート１３１とソース１３２を形成するための若
干の余分な面積が必要になるが、ベース電極面積が削減
されているため、結局この複合素子の面積は単体のｎｐ
ｎバイポーラトランジスタの面積と殆ど変わらない。す
なわちｐＭＯＳとｎｐｎバイポーラトランジスタを別々
に形成したのと比べて、ｐＭＯＳの形成に要する面積を
節約できることになる。

【０００８】一方、高速動作という観点から薄膜ＳＯＩ
層に形成されるＣＭＯＳが近年注目されている。薄膜Ｓ
ＯＩ層に形成されたＣＭＯＳにおいては、寄生容量が減
少する効果やチャネルの実効移動度が増加する効果が大
きいためである。従って、薄膜ＳＯＩ層上にＣＭＯＳの
みならずバイポーラトランジスタを形成しＢｉＣＭＯＳ
を構成すれば極めて高速な動作速度を有する半導体素子
を実現できると期待されている。

【０００９】ところで、バイポーラトランジスタは、通
常、基板の表面から縦方向にエミッタ、ベース、コレク
タ領域を順次層状に形成した縦型構造として、コレクタ
電流を基板に対して縦方向に流すようにした構成が一般
的である。ところが、薄膜ＳＯＩ層の膜厚は極めて薄い
（〜１００ｎｍ）ため、薄膜ＳＯＩ層に縦方向にバイポ
ーラトランジスタを形成することは現在の技術では不可
能である。

【００１０】そこで、このような薄膜構造においては、
薄膜ＳＯＩ層の膜面に平行にエミッタ、ベース、コレク
タ領域を横方向に並べて構成する横形のバイポーラトラ
ンジスタを形成するようにしている。すると必然的に、
通電方向に対するベース面積を大きく取ることが困難に
なり、縦形バイポーラトランジスタに比較してコレクタ
電流が小さくなってしまうことは否めない。

【００１１】そこで、このような横形バイポーラトラン
ジスタにおいては、コレクタ電流を確保するために１０
０ｎｍ程度の薄いベース領域を制御性良く形成し電流増
幅率を極力大きくする必要がある。そのような構成が、
例えば、１９９１年電子情報通信学会秋季大会論文集の
ｐｐ５−２１６〜２１７に記載された「張り合わせＳＯ
Ｉ基板を用いた薄いベースを持つ横形バイポーラトラン
ジスタ」に開示されている。

【００１２】図１４（ａ）にその断面図および平面図を
示す。絶縁基板１４１上に、厚さ寸法を１５０ｎｍ程度
とした単結晶シリコンからなる薄膜シリコン層１４２
（ｎ型の不純物が低濃度で導入されている）が設けら
れ、その上面の一部に絶縁層１４４が形成されている。
薄膜シリコン層１４２の絶縁層１４４に覆われていない
部分と絶縁層１４４の一部をマスクするように、ｎ型不
純物が高濃度に導入された多結晶シリコン層１４５およ
びシリコン酸化膜１４６が形成される。多結晶シリコン
層１４５はコレクタとして機能する。この多結晶シリコ
ン層１４５およびシリコン酸化膜１４６をマスクとして
ｐ型不純物のイオン注入を行いベース領域１４７を形成
する。次にシリコン窒化膜の側壁絶縁膜１４８を形成
し、これをマスクとしてｎ型不純物のイオン注入を行い
エミッタ領域１４９を形成する。

【００１３】図１４（ａ）の平面図である図１４（ｂ）
よりわかるように、コレクタ領域１５０とエミッタ領域
１５２に挟まれて薄いベース層１５１が存在し、ベース
電極１５３はベース領域１５１の両端から引き出される
構成になっている。このような横形バイポーラトランジ
スタとＣＭＯＳを薄膜ＳＯＩ層上に形成することにより
極めて高速なＢｉＣＭＯＳ回路を実現できる。

【００１４】

【発明が解決しようとする課題】しかしながら、上述の
従来技術は以下のような不具合を有する。まずｐＭＯＳ
とｎｐｎバイポーラトランジスタが複合された図１３に
示す半導体装置においては、図中にＬで示された長さ、
すなわちｐＭＯＳのチャネル長が自己整合的に決定され
ず、アライメント精度により決定されるため、精度良い
制御ができず微細化に不適切であるという問題点があ
る。同様に、図中にｌで示された長さも、自己整合的に
決定されないため、設計余裕を見込むと必然的に長くな
らざるを得ず、これがゲートとドレインとの間の寄生容
量増大の原因となり動作速度の低下を招くという不具合
がある。

【００１５】次に、図１４に示す薄膜ＳＯＩ層上の横形
バイポーラトランジスタにおいては、ベース電極１５３
をベース領域１５１の両端から引き出しているためにベ
ース抵抗が大きくなる可能性がある。しかもトランジス
タ領域から横にはみでてベース電極１５３を形成するた
めに素子面積がかなり大きくなり、高集積度を達成する
上で不利である。

【００１６】本発明は上記問題点に鑑み、薄膜ＳＯＩ層
上に形成することにより高速動作が達成できると共に、
素子面積を小さくすることのできる、ＭＯＳＦＥＴとバ
イポーラトランジスタとを複合形成した半導体装置を提
供することを目的とする。

【００１７】

【課題を解決するための手段】上記課題を解決するため
に成された請求項１記載の本発明の半導体装置は、絶縁
基板と、この絶縁基板上の薄膜半導体層の一部に形成さ
れた第１導電型のチャネル・コレクタ領域と、このチャ
ネル・コレクタ領域上に薄膜絶縁層を介して形成された
ゲート電極と、前記ゲート電極の一方の側壁の下方の前
記薄膜半導体層に前記チャネル・コレクタ領域と隣接し
て形成された第２導電型のソース領域と、前記ゲート電
極の他方の側壁の下方の前記薄膜半導体層に前記チャネ
ル・コレクタ領域と隣接して形成されるとともに、その
ベース幅を決めるその一方の端及び他方の端が、各々、
前記ゲート電極及び前記ゲート電極の前記他方の側壁に
形成された側壁絶縁膜に対して自己整合的に形成された
第２導電型のドレイン・ベース領域と、前記薄膜半導体
層において前記ソース領域と隣接して形成されると共に
前記チャネル・コレクタ領域と電気的に接続して形成さ
れた第１導電型のコレクタ領域と、前記薄膜半導体層に
おいて前記ドレイン・ベース領域と隣接して形成される
と共に、前記チャネル・コレクタ領域とは電気的に絶縁
して形成された第１導電型のエミッタ領域と、前記ソー
ス領域と前記コレクタ領域に同時にコンタクトして配設
されたソース電極と、前記エミッタ領域にコンタクトし
て形成されたエミッタ電極と、を備えることを要旨とす
る。

【００１８】また、請求項２記載の本発明は、請求項１
記載において、前記絶縁基板と前記ソース領域との間
に、前記ソース領域が絶縁基板に接触していないように
第１導電型よりなる第２半導体層を備えることを要旨と
する。また、請求項３記載の本発明は、半導体装置の製
造方法であって、絶縁基板上に形成した第１の導電型を
有する低不純物濃度の薄膜半導体層の将来チャネル・コ
レクタ領域が形成される部分上に、ゲート絶縁膜を介し
てゲート電極を形成する第１工程と、前記ゲート電極を
マスクとして、薄膜半導体層の将来ドレイン・ベース領
域が形成される部分及びソース領域が形成される部分を
各々含んだ各領域に第２の導電型の不純物をイオン注入
する第２工程と、 前記ゲート電極の側壁に側壁絶縁膜を
形成する第３工程と、 前記側壁絶縁膜と前記ゲート電極
と将来ソース領域が形成される部分に形成したレジスト
とをマスクとして、前記薄膜半導体層の将来コレクタ領
域が形成される部分及びエミッタ領域が形成される部分
の各々に第１の導電型の不純物をイオン注入する第４工
程と、 前記側壁絶縁膜と前記ゲート電極と前記第４工程
で前記第１の導電型の不純物がイオン注入された領域に
形成したレジストとをマスクとして、前記薄膜半導体層
の将来ソース領域が形成される部分に第２の導電型の不
純物をイオン注入する第５工程と、 然る後、熱処理を行
って不純物イオンを活性化する第６工程と、からなるこ
とを要旨とする。

【００１９】

【作用】請求項１記載の半導体装置によれば、ゲート電
極にバイアスが印加されチャネル・コレクタ領域がオン
するとソース領域からドレイン領域に正孔が注入され、
ドレイン領域とベース領域が共通領域になっているが故
にバイポーラトランジスタがオンし、これによりエミッ
タ領域からチャネル・コレクタ領域及びコレクタ領域に
電子が流れる。バイポーラトランジスタの電流増幅機能
により、エミッタ領域からチャネル・コレクタ領域及び
コレクタ領域に流れる電流は単体のＭＯＳＦＥＴによっ
て達成される電流供給能力よりも大きくなる。

【００２０】この構成においてはドレインとベースが共
通であるドレイン・ベース領域となっているため、ベー
ス電極を形成したり金属配線を施す必要がない。しかも
単体のＭＯＳＦＥＴを形成するのに足る面積とほぼ等し
い面積で、ＭＯＳＦＥＴとバイポーラトランジスタを複
合形成できる。すなわちＭＯＳＦＥＴとバイポーラトラ
ンジスタを別々に形成したのと比べて、バイポーラトラ
ンジスタの形成に要する面積を節約できることになる。

【００２１】またベース電極を引き出す必要がないた
め、ベース抵抗が増加するという欠点はない。また、ゲ
ートとドレイン（すなわちベース）がオーバラップする
長さはベース幅の程度で非常に短く、ゲートドレイン間
の寄生容量は大幅に低減される。また、単体のＭＯＳＦ
ＥＴを考えた場合にも、絶縁基板上の薄膜半導体層に形
成されていることで、ソース領域とドレイン領域との寄
生容量が低減され、従来技術の複合素子のように半導体
層上に形成された場合に比べてその動作速度が格段に向
上する。

【００２２】また、請求項３記載の半導体装置の製造方
法によれば、通常のＭＯＳＦＥＴ製造工程にいくつかの
工程をつけ加えるのみで上記の半導体装置を製造するこ
とができるという優れた効果を有すると共に、従来のよ
うにＭＯＳＦＥＴとバイポーラトランジスタを別々に形
成する場合に比べて製造工程の整合をとることが容易で
ある。また、ベース幅、チャネル長を決定するのは側壁
を形成する工程とイオン注入工程と熱処理工程のみであ
り、ベース幅、チャネル長共に自己整合的に形成される
ことになる。従ってベース幅、チャネル長を精度良く制
御でき微細化に適する。

【００２３】

【実施例】〔第１実施例〕図１は、本発明の半導体装置
の第１の実施例を説明する図であり、図１（ａ）に断面
図を示し、図１（ｂ）に平面図を示す。断面図におい
て、絶縁基板１は基板２上に酸化膜等の絶縁層３を形成
してなるものであり、この絶縁基板１上に、第１の導電
型であるｎ型の薄膜半導体層４が形成されている。この
薄膜半導体層４は、膜厚寸法が２００ｎｍ以下、ｎ型の
不純物濃度が１×１０¹⁸atm ／cm³ 以下である。

【００２４】この薄膜半導体層４上に酸化膜等の薄膜絶
縁層５が形成され、それを介してゲート電極６が形成さ
れる。また薄膜半導体層４内には、図中左側から、ｎ型
のコレクタ領域７、ｐ型のソース領域８、ｎ型のチャネ
ル・コレクタ領域９、ｐ型のドレイン・ベース領域１
０、ｎ型のエミッタ領域１１が配置されている。図１
（ｂ）に示す平面図を見ればわかる通り、コレクタ領域
７とチャネル・コレクタ領域９は電気的に接続され、か
つコレクタ領域７とソース領域８は電極１２によってバ
ッティングコンタクトされる。一方、チャネル・コレク
タ領域９とエミッタ領域１１はドレイン・ベース領域１
０を間に挟む構成で配置される。なお、１３は電極であ
り、１４は層間絶縁層、１５は側壁絶縁膜である。

【００２５】図２に、この半導体装置が実現するｐＭＯ
Ｓとｎｐｎバイポーラトランジスタの複合回路を示す。
図中のｐＭＯＳはゲート電極６、ソース領域８、チャネ
ル領域９、ドレイン領域１０より構成される。ｎｐｎバ
イポーラトランジスタはコレクタ領域７および９、ベー
ス領域１０、エミッタ領域１１より構成される。図２に
おいて、ソース２２、チャネル２３、コレクタ２５が電
気的に接続されているが、これは本発明の半導体装置で
は、コレクタ領域７とチャネル・コレクタ領域９との電
気的接続、およびコレクタ領域７とソース領域８との電
極１２によるバッティングコンタクトによって実現され
ている。また、図２において、ドレイン２４とベース２
６が電気的に接続されているが、これはドレインとベー
スを共通にしたドレイン・ベース領域１０を形成するこ
とによって実現されている。

【００２６】ところで、上記半導体装置の製造方法につ
いて、図１０〜図１２に基づき説明する。図１０に示す
ように、ｎ型の薄膜ＳＯＩ層１０３上に熱酸化によりゲ
ート絶縁膜１０４を形成した後、多結晶シリコンを堆積
し、異方性エッチングによってゲート電極１０５を形成
する。次にゲート電極１０５をマスクとしてホウ素をイ
オン注入し中濃度（〜１０¹⁸ｃｍ^-3）のｐ型領域を自己
整合的に形成する。イオン注入条件は将来形成されるベ
ース領域を最適にするように決められる。

【００２７】次に、図１１に示すように、シリコンの酸
化物、窒化物等でゲート電極側壁に側壁絶縁膜１０６を
形成する。次に将来高濃度ｐ型領域が形成される部分を
レジスト１０７でマスクする。そしてリンまたはヒ素を
イオン注入し高濃度（＞１０ ²⁰ｃｍ^-3）のｎ型領域を形
成する。ｎ型領域１０８はエミッタ領域となる。同時に
残ったｐ型領域１０９がドレイン・ソース領域となる。
これらはゲート電極１０５および側壁絶縁膜１０６をマ
スクとし自己整合的に形成される。またコレクタ領域１
１１もこのときに形成される。

【００２８】次に、図１２に示すように、レジスト１０
７を除去し、今度は高濃度ｎ型領域１０８および１１１
をレジスト１１４でマスクする。そしてゲート電極１０
５および側壁絶縁膜１０６をマスクとしてホウ素をイオ
ン注入し高濃度（＞１０²⁰ｃｍ^-3）のｐ型領域を自己整
合的に形成する。その後熱処理を行って不純物イオンを
活性化する。この後サリサイド層形成、層間絶縁層形
成、配線を行って当該半導体装置を形成する。

【００２９】この製造方法の実施例よりわかるように、
ベース１０９の幅、チャネル１１０の長さを決定するの
は、側壁絶縁膜１０６形成工程とイオン注入工程と熱処
理工程のみであり、両者共自己整合的に形成されること
になる。従ってベース幅、チャネル長を精度良く制御で
き微細化に適している。なお、図１２におけるエミッタ
１０８は、図１のエミッタ領域１１に対応し、同様にし
てベース１０９は図１のドレイン・ベース領域１０に対
応する。また、チャネル１１０がチャネル・コレクタ領
域９に対応し、１１２、１１３がソース領域８に対応
し、１１１がコレクタ領域７に対応し、１０５がゲート
電極６に対応する。

【００３０】以下、上記半導体装置の作動について説明
する。まず、電極１２には電極１３より高いバイアスが
印加される。ゲート電極６に適切なバイアスが印加され
チャネル９がオンするとソース８からドレイン１０に正
孔が注入される。領域１０に注入された正孔は、エミッ
タ１１、ベース１０、コレクタ７、９よりなるｎｐｎバ
イポーラトランジスタをオンし、これによりエミッタ１
１からコレクタ７に電子が流れる。バイポーラトランジ
スタの電流増幅機能により、コレクタ７からエミッタ１
１に流れる電流は単体のｐＭＯＳによって達成される電
流、すなわちソース８からドレイン１０に流れる電流よ
りも大きくなる。つまり、この半導体装置においては、
単体のｐＭＯＳに比べて電流供給能力が大きくなると共
に、これを用いた論理回路の動作速度は高速化される。

【００３１】この構成においては、ドレインとベースが
共通領域となっているため、ベース電極を形成したり金
属配線を施す必要がない。しかも単体のＭＯＳＦＥＴを
形成するのに足る面積とほぼ等しい面積で、ＭＯＳＦＥ
Ｔとバイポーラトランジスタを複合形成できる。すなわ
ちＭＯＳＦＥＴとバイポーラトランジスタを別々に形成
したのと比べて、バイポーラトランジスタの形成に要す
る面積を節約できることになる。

【００３２】また、上記の製造方法よりわかるように、
ベース１０の幅、チャネル９の長さを決定するのは側壁
形成工程とイオン注入工程と熱処理工程のみであり、両
者共に自己整合的に形成されるために、ベース幅、チャ
ネル長を精度良く制御でき微細化に適した構造である。
また、ゲート電極６とドレイン領域１０（すなわちベー
ス）がオーバラップする長さはベース幅の程度で非常に
短く、ゲート６とドレイン１０との間の寄生容量は大幅
に低減される。

【００３３】また、薄膜ＳＯＩ層上に形成されているこ
とで、ソースドレイン領域の寄生容量が低減され、従来
技術の複合素子のように半導体層上に形成された場合に
比べその動作速度が向上する。また、ベース電極を横か
ら引き出す必要がないため、ベース抵抗が増加するとい
う欠点はない。

【００３４】図３はＢｉＮＭＯＳゲート回路の基本構成
を示す。本発明の半導体装置においては、ｐＭＯＳ３１
とｎｐｎバイポーラトランジスタ３２とが複合形成され
ており、従来は薄膜ＳＯＩ層上に別々にｐＭＯＳ３１、
ｎｐｎバイポーラトランジスタ３２、ｎＭＯＳ３３の３
つの素子を形成する素子面積が必要とされたのに対し、
本実施例では、上記の半導体装置とｎＭＯＳ３３の２つ
の素子を形成する素子面積があればよいことになる。

【００３５】なお、上記の半導体装置の製造方法では、
図１０に示すようにイオン注入を行ったが、図１５に示
すように斜めイオン注入により薄膜ＳＯＩ層１０３にイ
オン注入しても良い。この際、将来、ドレイン・ベース
領域（図１１の１０９）となる領域までイオン注入する
ことが可能なため、図１１に示す工程において、側壁絶
縁膜１０６を設けずにリンまたはヒ素をイオン注入して
も良く、このように側壁絶縁膜１０６を設けなくても、
ドレイン・ベース領域１０９を確保することができる。
また、この斜めイオン注入によれば、図１５に示すホウ
素のイオン注入時に側壁絶縁膜１０６を形成しておいて
も良い。

【００３６】〔第２実施例〕図４は、本発明の第２の実
施例を説明する図である。本実施例の構造においては、
ｐ型のソース領域４１が絶縁層３に接触しないように形
成されている。そしてソース領域４１と絶縁層３の間は
ｎ型領域４２になっている。

【００３７】上記第１実施例の半導体装置においては、
ソース８あるいは４１、チャネル９、ドレイン１０で寄
生のｐｎｐバイポーラトランジスタができる。図５はこ
の点を考慮した本発明の半導体装置の等価回路である。
これによれば、チャネルがオンしているとき、多量の電
子がｎｐｎトランジスタ５２のエミッタからコレクタに
向かって流れることになるが、もしコレクタ部の寄生抵
抗５４が充分小さくないと、この電子が寄生ｐｎｐトラ
ンジスタ５３のベースに注入されこのトランジスタ５３
をオンしてしまう。するとｐｎｐバイポーラトランジス
タ５３のエミッタからコレクタに向けて正孔がながれ、
この正孔注入によりｎｐｎバイポーラトランジスタ５２
がオンしつづけ、結果としてゲートによりオンオフでき
ない状態に陥る。

【００３８】この問題を解決するには、コレクタの寄生
抵抗５４を小さくせねばならない。そのためには、図１
の平面図において、ソース領域８を取り囲んでいるコレ
クタ領域７の不純物濃度を高くし充分に低抵抗化してお
くことが必要である。本実施例は、コレクタの寄生抵抗
をより低抵抗化することを目的としており、このため
に、ソース領域４１を絶縁層３に接触しないように浮か
せて形成し、その下の領域４２をｎ型とすることによ
り、コレクタ７、９の寄生抵抗を低減することができ
る。なお、上記目的からもわかるように、領域４２のｎ
型不純物濃度はできるかぎり高濃度の方が望ましい。

【００３９】〔第３実施例〕図６は、本発明の半導体装
置の第３の実施例を説明する図である。複数のソース領
域６１がストライプ状に形成され、その間をｎ型のコレ
クタ領域６２が埋めている。そして電極６３によりソー
ス領域６１とコレクタ領域６２がバッティングコンタク
トされている。この構成においてもコレクタの寄生抵抗
を低減することができる。

【００４０】〔第４実施例〕図７は、本発明の半導体装
置の第４の実施例を説明する図である。上記第１実施例
において、ドレイン・ベース領域１０から電極７１を引
き出す構成となっている。このように構成することでド
レイン・ベース電極を引き出したい場合に対応できる。

【００４１】この構成においても、ＭＯＳＦＥＴとバイ
ポーラトランジスタを別々に形成したのと比べるとバイ
ポーラトランジスタの形成に要する面積を節約できる。
また、この構成では自己整合的に形成できるため、寄生
容量を低減できるといった利点は失われない。また、少
なくとも複合形成されたｐＭＯＳとｎｐｎトランジスタ
間ではベース抵抗が低減されており、従来より改善され
ている。

【００４２】〔第５実施例〕図８は本発明の半導体装置
の第５の実施例である。これは第１実施例において、導
電型のｎ型をｐ型に、ｐ型をｎ型に置き換えたものであ
る。薄膜半導体層４’は、初めからｐ型の不純物濃度が
１×１０¹⁸atm ／cm³ 以下となるように不純物を導入し
ておくか、あるいはｎ型の薄膜半導体層４にｐ型の不純
物をイオン注入して形成する。

【００４３】薄膜半導体層４’内には、図中左側から、
ｐ型のコレクタ領域８１、ｎ型のソース領域８２、ｐ型
のチャネル・コレクタ領域８３、ｎ型のドレイン・ベー
ス領域８４、ｐ型のエミッタ領域８５が配置されてい
る。コレクタ領域８１とチャネル・コレクタ領域８３は
電気的に接続され、かつコレクタ領域８１とソース領域
８２は電極１２によってバッティングコンタクトされ
る。一方、チャネル・コレクタ領域８３とエミッタ領域
８５はドレイン・ベース領域８４を間に挟む構成で配置
される。

【００４４】この第５実施例においても、ｎＭＯＳとｐ
ｎｐバイポーラトランジスタが複合形成されている。す
なわち、ゲート電極６、ソース領域８２、チャネル領域
８３、ドレイン領域８４によりｎＭＯＳが構成され、コ
レクタ領域８１および８３、ベース領域８４、エミッタ
領域８５によりｐｎｐバイポーラトランジスタが構成さ
れる。

【００４５】図９は、ＣＢｉＣＭＯＳゲート回路の基本
構成を示す。この第５の実施例による半導体装置は、こ
のＣＢｉＣＭＯＳゲート回路において、ｎＭＯＳ９５と
ｐｎｐバイポーラトランジスタ９６とを複合形成するこ
とを可能にする。この複合素子とｎＭＯＳ９４との接続
を取るためには、実施例４にあるようにドレイン・ベー
ス電極を引き出すようにすればよい。

【００４６】

【発明の効果】上記構成よりなる本発明の半導体装置に
よれば、ＭＯＳＦＥＴとバイポーラトランジスタとが複
合形成されているため、単体のＭＯＳＦＥＴより電流供
給能力が大きい素子を、単体のＭＯＳＦＥＴ形成に必要
な素子面積と殆ど変わらない面積にて形成することがで
き、これにより集積された論理回路において高速化と高
集積性を同時に実現できるという効果がある。

【００４７】また本発明の構造においては、ベース幅、
チャネル長を自己整合的に形成することができるため、
両者の精度良い制御が可能となり微細化に有利である。
また、絶縁基板上の薄膜半導体層に形成されているた
め、ゲートとドレインと間およびソースとドレインとの
間の寄生容量が低減され、より高速な動作が可能とな
る。

【００４８】また、従来の薄膜半導体層に形成された横
型バイポーラトランジスタでは、ベース電極をベース領
域の横から引き出していたためにベース抵抗が増大する
という問題も、上記構成の本発明によれば解決すること
ができる。

【図面の簡単な説明】

【図１】本発明の半導体装置の第１実施例を示す断面図
および平面図である。

【図２】本発明の半導体装置が実現する複合回路であ
る。

【図３】ＢｉＮＭＯＳゲート回路の基本構成を示す図で
ある。

【図４】本発明の半導体装置の第２実施例を示す断面図
である。

【図５】本発明の半導体装置が寄生バイポーラトランジ
スタを有することを考慮した等価回路である。

【図６】本発明の半導体装置の第３実施例を示す平面図
である。

【図７】本発明の半導体装置の第４実施例を示す平面図
である。

【図８】本発明の半導体装置の第５実施例を示す平面図
である。

【図９】ＣＢｉＣＭＯＳゲート回路の基本構成を示す図
である。

【図１０】本発明の半導体装置の製造工程を示す断面図
である。

【図１１】本発明の半導体装置の製造工程を示す断面図
である。

【図１２】本発明の半導体装置の製造工程を示す断面図
である。

【図１３】従来のｐＭＯＳ／ｎｐｎバイポーラトランジ
スタ複合素子を示す断面図である。

【図１４】薄膜ＳＯＩ層上に形成された横型バイポーラ
トランジスタを示す断面図および平面図である。

【図１５】半導体装置の他の製造工程を示す断面図であ
る。

【符号の説明】

１ 絶縁基板 ２、１０１ 基板 ３、１０２ 絶縁層 ４、１０３ 薄膜半導体層 ５、１０４ 薄膜絶縁層 ６、１０５ ゲート電極 ７、１１１ コレクタ領域 ８、１１２、１１３ ソース領域 ９、１１０ チャネル・コレクタ領域 １０、１０９ ドレイン・ベース領域 １１、１０８ エミッタ領域 １２、１３ 電極 １０６ 側壁絶縁膜

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−218953（ＪＰ，Ａ) 特開 平４−275450（ＪＰ，Ａ) 特開 平４−309234（ＪＰ，Ａ) 山崎浩，パワーＭＯＳＦＥＴの応用技 術，日刊工業新聞社，1988年10月24日, Ｐ133−136 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/06 H01L 27/07 H01L 21/8249

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 絶縁基板と、 この絶縁基板上の薄膜半導体層の一部に形成された第１
   導電型のチャネル・コレクタ領域と、 このチャネル・コレクタ領域上に薄膜絶縁層を介して形
   成されたゲート電極と、 前記ゲート電極の一方の側壁の下方の前記薄膜半導体層
   に前記チャネル・コレクタ領域と隣接して形成された第
   ２導電型のソース領域と、 前記ゲート電極の他方の側壁の下方の前記薄膜半導体層
   に前記チャネル・コレクタ領域と隣接して形成されると
   ともに、そのベース幅を決めるその一方の端及び他方の
   端が、各々、前記ゲート電極及び前記ゲート電極の前記
   他方の側壁に形成された側壁絶縁膜に対して自己整合的
   に形成された第２導電型のドレイン・ベース領域と、 前記薄膜半導体層において前記ソース領域と隣接して形
   成されると共に前記チャネル・コレクタ領域と電気的に
   接続して形成された第１導電型のコレクタ領域と、 前記薄膜半導体層において前記ドレイン・ベース領域と
   隣接して形成されると共に、前記チャネル・コレクタ領
   域とは電気的に絶縁して形成された第１導電型のエミッ
   タ領域と、 前記ソース領域と前記コレクタ領域に同時にコンタクト
   して配設されたソース電極と、 前記エミッタ領域にコンタクトして形成されたエミッタ
   電極と、 を備える半導体装置。
2. 【請求項２】 前記絶縁基板と前記ソース領域との間
   に、前記ソース領域が絶縁基板に接触していないように
   第１導電型よりなる第２半導体層を備える請求項１記載
   の半導体装置。
3. 【請求項３】 絶縁基板上に形成した第１の導電型を有
   する低不純物濃度の薄膜半導体層の将来チャネル・コレ
   クタ領域が形成される部分上に、ゲート絶縁膜を介して
   ゲート電極を形成する第１工程と、前記ゲート電極をマスクとして、薄膜半導体層の将来ド
   レイン・ベース領域が形成される部分及びソース領域が
   形成される部分を各々含んだ各領域に第２の導 電型の不
   純物をイオン注入する第２工程と、 前記ゲート電極の側壁に側壁絶縁膜を形成する第３工程
   と、 前記側壁絶縁膜と前記ゲート電極と将来ソース領域が形
   成される部分に形成したレジストとをマスクとして、前
   記薄膜半導体層の将来コレクタ領域が形成される部分及
   びエミッタ領域が形成される部分の各々に第１の導電型
   の不純物をイオン注入する第４工程と、 前記側壁絶縁膜と前記ゲート電極と前記第４工程で前記
   第１の導電型の不純物がイオン注入された領域に形成し
   たレジストとをマスクとして、前記薄膜半導体層の将来
   ソース領域が形成される部分に第２の導電型の不純物を
   イオン注入する第５工程と、 然る後、熱処理を行って不純物イオンを活性化する第６
   工程と、 を備える半導体装置の製造方法。