JP3501278B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は，半導体記憶装置に
関する。

【０００２】

【従来の技術】半導体記憶装置には，アドレスが変化し
たときにだけパルスを発生させるＡＴＤ（Ａｄｄｒｅｓ
ｓ Ｔｒａｎｓｉｔｉｏｎ Ｄｅｔｅｃｔｉｏｎ）回路
を用い，そのパルスにより読み出し等の動作を行わせる
ものがある。ＡＴＤ回路を用いた半導体記憶装置では，
アドレスに変化がないとき，すなわち，アクセスしてい
ないときには，ワード線が非選択になり，ビット線が所
定の電圧で安定している。そのため，消費電流の低減化
を図れるという利点を有する。

【０００３】

【発明が解決しようとする課題】ところで，ビット線を
プルアップさせるプリチャージ回路は，ソースが電源電
圧に接続され，ドレインがビット線に接続されたＮチャ
ネルＭＯＳトランジスタ（以下「ＮＭＯＳ」と称す
る。）あるいはＰチャネルＭＯＳトランジスタ（以下
「ＰＭＯＳ」と称する。）からなる。ビット線は通常の
読み出しレベルとして，例えば２．３Ｖ程度に安定して
いることが好ましいが，長時間アドレスに変化がないと
き，すなわち，アクセスしていない状態が続くと，ＮＭ
ＯＳ（あるいはＰＭＯＳ）のオフリーク電流により，ビ
ット線が電源電圧レベル（３．３Ｖ）にまで上昇してし
まう。その結果，図１０に示したように，アクセスの間
隔が異なることによりアクセスタイムが変動するという
問題点があった。

【０００４】本発明は，従来の半導体記憶装置が有する
上記問題点に鑑みてなされたものであり，本発明の目的
は，アクセスタイムの変動を防止し，アクセスタイムの
短縮化を図ることの可能な，新規かつ改良された半導体
記憶装置を提供することである。

【０００５】

【課題を解決するための手段】上記課題を解決するた
め，本発明によれば，半導体記憶装置において，プリチ
ャージ回路のオフリーク電流により上昇したビット線の
電位を所定の電位に初期化するビット線レベル固定回路
を含むことを特徴とする半導体記憶装置が提供される。
なお，所定の電位は，メモリセルの保持内容を壊さない
電位以上の電位であることが好ましい。

【０００６】かかる構成によれば，ビット線の電位を初
期化することにより，ビット線の電位の上昇により生ず
るアクセスタイムの遅延を防止することが可能である。

【０００７】ビット線レベル固定回路を制御する第１の
手段としては，アドレスが変化したときのみパルス信号
を発生させるＡＴＤ回路を含み，ビット線レベル固定回
路は，パルス信号が入力されることにより，ビット線の
レベルを所定の電位に初期化する構成とすることができ
る。

【０００８】かかる構成によれば，読み出しごとにビッ
ト線の電位を初期化するので，アクセスタイムの変動を
防止し，アクセスの高速化を図ることが可能である。

【０００９】ビット線レベル固定回路を制御する第２の
手段としては，アドレスが変化したときのみパルス信号
を発生させるＡＴＤ回路と，計時手段とを含み，計時手
段による計時はパルス信号によりリセットされ，計時手
段は，リセット後の所定時間経過後にビット線レベル固
定回路にアクセスし，ビット線レベル固定回路は，計測
手段のアクセスにより，ビット線の電位を所定の電位に
初期化する構成とすることができる。

【００１０】かかる構成によれば，ビット線レベル固定
回路を時間により制御し，アクセス間隔が長いときだけ
にのみビット線レベル固定回路を動作させるので，高速
に動作する装置に対しても内部タイミングを考慮するこ
となく制御可能である。さらに，消費電力の低減化を図
ることが可能である。

【００１１】ビット線レベル固定回路を制御する第３の
手段としては，ビット線の電位を検知する電位検知回路
を含み，電位検知回路は，ビット線が所定の電位以上に
上昇することによりビット線レベル固定回路にアクセス
し，ビット線レベル固定回路は，電位検知回路のアクセ
スにより，ビット線の電位を所定の電位に初期化する構
成とすることができる。なお，電位検知回路は，所定の
電位の基準電圧を発生する基準電圧発生回路と，基準電
圧とビット線の電位とを比較する比較手段とを含むよう
に構成してもよい。

【００１２】かかる構成によれば，ビット線レベル固定
回路をビット線の電位により制御し，ビット線の電位が
所定の電位以上に上昇した場合にのみビット線レベル固
定回路を動作させるので，制御タイミングの制約がな
く，容易に制御可能である。

【００１３】さらに好ましくは，電位検知回路は，所定
の電位がしきい値電圧として設定されたインバータを含
むように構成される。かかる構成によれば，基準電圧発
生手段を備える必要がないので，さらに回路構成を簡略
化することができる。

【００１４】また，別の観点によれば，ビット線レベル
固定回路は，ドレイン及びゲートがビット線に接続さ
れ，ソースが抵抗を介して接地されたＮチャネルＭＯＳ
トランジスタを含むように構成してもよい。かかる構成
によれば，ソースに抵抗を付し，基板バイアス効果によ
り所定の電位でオンするように設定できるので，ビット
線の電位を検知する機能をビット線レベル固定回路に持
たせることができる。従って，一層回路構成を簡略化す
ることが可能である。

【００１５】 〔発明の詳細な説明〕以下に添付図面を参照しながら，
本発明にかかる半導体記憶装置の好適な実施の形態につ
いて詳細に説明する。なお，本明細書及び図面におい
て，実質的に同一の機能構成を有する構成要素について
は，同一の符号を付することにより重複説明を省略す
る。

【００１６】（第１の実施の形態）第１の実施の形態に
かかる半導体記憶装置１００を，図１を参照しながら説
明する。半導体記憶装置１００は，図１に示したよう
に，プリチャージ回路１４０のオフリーク電流により上
昇したビット線の電位を所定の電位に初期化するための
ビット線レベル固定回路１１０（あるいは１１５）を備
えたことを特徴としている。

【００１７】半導体記憶装置１００は，図１に示したよ
うに，アドレスが変化したときのみパルス信号ＡＴＤＯ
を発生させるＡＴＤ回路１２０と，メモリセルを選択す
るためのデコーダ１３０と，ビット線をプルアップさせ
るためのプリチャージ回路１４０とを備えている。ＡＴ
Ｄ回路１２０が発生するパルス信号ＡＴＤＯは，デコー
ダ１３０に入力されるとともに，ビット線レベル固定回
路１１０（あるいは１１５）に入力される。

【００１８】ビット線レベル固定回路１１０は，図２
（Ａ）に示したように，ゲートが電源電圧に接続され，
ソースが接地されたＮＭＯＳＮ１，Ｎ２と，ドレインが
ビット線（＋）に接続され，ソースがＮＭＯＳＮ１のド
レインに接続されたＮＭＯＳＮ３と，ドレインがビット
線（−）に接続され，ソースがＮＭＯＳＮ２のドレイン
に接続されたＮＭＯＳＮ４とを備えている。ＮＭＯＳＮ
３，Ｎ４のゲートはパルス信号ＡＴＤＯに接続されてい
る。ＡＴＤ回路１２０よりハイレベルのパルス信号ＡＴ
ＤＯが発生すると，ＮＭＯＳＮ３，Ｎ４がオンし，ビッ
ト線（＋），ビット線（−）はローレベルに引かれる。

【００１９】図２（Ａ）に示したビット線レベル固定回
路１１０では，ＮＭＯＳＮ１，Ｎ２のソースを接地し，
ビット線がローレベルに引かれる構成としている。しか
し，ビット線をローレベルにまで引くと，メモリセルの
保持内容，すなわちデータを壊しかねない。そこで，ビ
ット線レベル固定回路を改良し，図２（Ｂ）に示したビ
ット線レベル固定回路１１５を用いることもできる。

【００２０】ビット線レベル固定回路１１５は，図２
（Ｂ）に示したように，ビット線レベル固定回路１１０
に，さらに，ゲートがパルス信号ＡＴＤＯの反転信号に
接続され，ソースが電源電圧に接続されたＰチャネルＭ
ＯＳトランジスタ（以下「ＰＭＯＳ」と称する。）Ｐ
１，Ｐ２を備えている。ＮＭＯＳＮ３のソースは，ＮＭ
ＯＳＮ１のドレインに接続されるとともに，ＰＭＯＳＰ
１のドレインに接続されている。同様に，ＮＭＯＳＮ４
のソースは，ＮＭＯＳＮ２のドレインに接続されるとと
もに，ＰＭＯＳＰ１のドレインに接続されている。

【００２１】かかる構成からなるビット線レベル固定回
路１１５では，ＡＴＤ回路１２０よりハイレベルのパル
ス信号ＡＴＤＯが発生すると，ＮＭＯＳＮ３，Ｎ４がオ
ンするとともに，ＰＭＯＳＰ１，Ｐ２がオンする。この
ため，ビット線の電位を必要以上に引き過ぎることがな
く，メモリセルの保持内容を壊さない電位以上の電位に
初期化することができるという効果がある。

【００２２】上述のビット線レベル固定回路１１０（あ
るいは１１５）を用いた半導体記憶装置１００の動作
を，図３に示したタイミングチャートを参照しながら説
明する。

【００２３】メモリセルにアクセスすると，ビット線レ
ベル固定回路１１０（あるいは１１５）は，ＡＴＤ回路
１２０から出力されるパルス信号ＡＴＤＯにより，ビッ
ト線の電位を初期化し，電圧レベルを通常のアクセスレ
ベル，例えば２．３Ｖ程度に下げる。そして，デコーダ
１３０により生じる遅延の後にメモリセルのワード線が
オンになり，所望のメモリセルのデータを読み出す。

【００２４】上述のように構成され動作する半導体記憶
装置１００によれば，プリチャージ回路１４０のオフリ
ーク電流により上昇したビット線の電位を，アクセス直
前に通常のアクセスレベル，例えば２．３Ｖ程度に戻せ
る。このため，アクセスタイムの変動を防止し，長時間
アクセスしない場合であっても，アクセスタイムの短縮
化が図れる。

【００２５】（第２の実施の形態）第２の実施の形態に
かかる半導体記憶装置２００を，図４を参照しながら説
明する。半導体記憶装置２００は，図４に示したよう
に，第１の実施の形態にかかる半導体記憶装置１００の
ＡＴＤ回路１２０とビット線レベル固定回路１１０（あ
るいは１１５）との間に時間計測手段たるタイマー回路
２５０をさらに備えている。なお，半導体記憶装置２０
０の他の構成要素については，上記半導体記憶装置１０
０の構成要素と実質的に同一であるため，その詳細な説
明を省略する。

【００２６】タイマー回路２５０は，計時の基準信号を
発生する発信器（リングオシレータ）２５２と，発信器
２５２が発生する基準信号をカウントするバイナリアッ
プカウンタ２５５とにより構成されている。なお，タイ
マー回路２５０は，時間を計測しうる手段であればどの
ような構成であってもよく，図４に示した構成に限定さ
れるものではない。

【００２７】上記第１の実施の形態にかかる半導体記憶
装置１００では，１アクセス内に必ずビット線レベル固
定回路１１０（あるいは１１５）にアクセスして，ビッ
ト線を初期化する方式であった。本実施の形態にかかる
半導体記憶装置２００は，上記構成からなるタイマー回
路２５０を内蔵しており，所定時間アクセスがないこと
を判断してビット線を初期化するものである。すなわ
ち，ビット線レベル固定回路１１０（あるいは１１５）
を時間で制御している。

【００２８】まず，アドレスが変化したとき，ＡＴＤ回
路１２０が出力するパルス信号ＡＴＤＯによりバイナリ
アップカウンタ２５５をリセットする。その後，発振器
２５２から出力する基準信号をバイナリアップカウンタ
２５５でカウントアップする。バイナリアップカウンタ
２５５は，ＡＴＤ回路１２０から出力されるパルス信号
ＡＴＤＯによってリセットされるまではカウントアップ
し続け，カウント値が所定の計測値になったときは，ビ
ット線レベル固定回路１１０（あるいは１１５）にアク
セスする。ビットレベル固定回路１１０（あるいは１１
５）は，タイマー回路２５０のアクセスによりビット線
の電位を所定の電位に初期化する。

【００２９】バイナリアップカウンタ２５５に設定され
る所定の計測値は，例えば，アクセスタイムに影響を与
えるビット線の電位の基準を決定し，ビット線がその基
準の電位に達するまでの時間を予め調べておくことで設
定することができる。

【００３０】上記第１の実施の形態では，パルス信号Ａ
ＴＤＯにより直接ビット線レベル固定回路にアクセス
し，アクセスのたびごとにビット線を初期化する方式で
あった。本実施の形態によれば，アクセス間隔だけが長
いときだけ，ビット線レベル固定回路にアクセスしてビ
ット線を初期化する方式なので，非常に高速に動作する
半導体記憶装置に対しても装置内部のタイミングを考慮
する必要がない。

【００３１】さらに，ビット線レベルの上昇いかんにか
かわらず読み出しごとにビット線を初期化する第１の実
施の形態に比べ，消費電流を抑えることが可能である。

【００３２】（第３の実施の形態）第３の実施の形態に
かかる半導体記憶装置３００を，図５を参照しながら説
明する。半導体記憶装置３００は，図５に示したよう
に，第１の実施の形態にかかる半導体記憶装置１００
に，ビット線の電位を検知する電位検知回路３５０をさ
らに備えている。なお，半導体記憶装置３００の他の構
成要素については，上記半導体記憶装置１００の構成要
素と実質的に同一であるため，その詳細な説明を省略す
る。

【００３３】電位検知回路３５０は，ビット線レベルの
基準となる電位電圧を発生する基準電圧発生回路３５５
と，基準電圧とビット線レベルとを比較する比較手段と
してのコンパレータＣ１，Ｃ２及びＯＲ素子ＯＲ１とに
より構成されている。基準電圧発生回路３５５は，電源
（ＶＤＤレベル）と，接地端子との間に，抵抗Ｒ１，Ｒ
２を備え，抵抗Ｒ１，Ｒ２の間のノードＡの電位を（Ｒ
２×ＶＤＤ）／（Ｒ１＋Ｒ２）に固定している。このよ
うに，基準となる電位は，抵抗Ｒ１，Ｒ２の抵抗値によ
り調整が可能となっている。

【００３４】電位検知回路３５０がビット線レベル固定
回路１１０（あるいは１１５）にアクセスするときの目
安となる基準電位は，通常のアクセスタイムよりも所定
の遅延が生じる電位，例えば通常のアクセスタイムより
も１．２倍以上の遅延が生じる電位に設定しておく。

【００３５】ノードＡは，コンパレータＣ１，Ｃ２の
（−）端子にそれぞれ接続されており，コンパレータＣ
１，Ｃ２の（＋）端子には，ビット線（＋），ビット線
（−）がそれぞれ接続されている。コンパレータＣ１，
Ｃ２の出力は，２入力ＯＲゲートＯＲ１の入力にそれぞ
れ接続されている。

【００３６】上記構成からなる電位検知回路３５０は，
ビット線（＋），ビット線（−）のいずれかがプリチャ
ージ回路１４０のオフリーク電流により所定の電位に設
定されたノードＡの電位以上に上昇したことを検知し，
ビット線レベル固定回路１１０（あるいは１１５）にア
クセスする。ビット線レベル固定回路１１０（あるいは
１１５）は，電位検知回路３５０のアクセスにより，ビ
ット線のレベルを所定の電位に初期化する。

【００３７】上記第１及び第２の実施の形態では，アク
セス間隔に着目してビット線電位の初期化を行っていた
が，本実施の形態では，ビット線電位のみに着目してい
る。すなわち，ビット線の電位により，ビット線レベル
固定回路を制御する。そのため，制御タイミングの制約
がなく，比較的容易な構成により実現できるという効果
がある。

【００３８】（第４の実施の形態）第４の実施の形態に
かかる半導体記憶装置４００を，図６を参照しながら説
明する。なお，半導体記憶装置４００は，上記第３の実
施の形態にかかる半導体記憶装置３００を改良したもの
であり，電位検知回路を図６に示した電位検知回路４５
０に置き換えたものである。なお，半導体記憶装置４０
０の他の構成要素については，上記半導体記憶装置３０
０の構成要素と実質的に同一であるため，その詳細な説
明を省略する。

【００３９】電位検知回路４５０は，ビット線（＋），
ビット線（−）にそれぞれ接続されるインバータＩ１，
Ｉ２と，インバータＩ１，Ｉ２の出力を入力とする２入
力ＯＲ素子ＯＲ１とにより構成されている。プリチャー
ジ回路１４０のオフリーク電流により，ビット線
（＋），ビット線（−）が所定の電位以上に上昇するこ
とでインバータＩ１，Ｉ２のしきい値を超えると，２入
力ＯＲ素子ＯＲ１につながる入力がハイレベルになる。
２入力ＯＲ素子ＯＲ１につながる入力のいずれかがハイ
レベルになることで，２入力ＯＲ素子ＯＲ１の出力はハ
イレベルになる。ビット線レベル固定回路１１０（ある
いは１１５）は，２入力ＯＲ素子ＯＲ１がハイレベルに
なることで，ビット線の電位を所定の電位に初期化す
る。

【００４０】かかる構成からなる電位検知回路４５０を
備えた半導体記憶装置４００によれば，インバータＩ
１，Ｉ２のしきい値の調整により，ビット線が所定の電
位より電位上昇している場合に，ビット線レベル固定回
路１１０（あるいは１１５）を動作させることができ
る。

【００４１】さらに，上記第３の実施の形態にかかる半
導体記憶装置３００より簡単な構成で，同様の効果を実
現することが可能である。

【００４２】（第５の実施の形態）第５の実施の形態に
かかる半導体記憶装置５００を，図７を参照しながら説
明する。なお，半導体記憶装置５００は，上記第４の実
施の形態にかかる半導体記憶装置４００を改良したもの
であり，ビット線をモニタするところをＮＭＯＳに置き
換えている。そして，ＮＭＯＳのソースを接地したこと
で，ビット線の電位を所定の電位に初期化するビット線
レベル固定回路としての役割をも有する。なお，図７に
おいては，デコーダ，ＡＴＤ回路等は省略している。

【００４３】ビット線レベル固定回路５１０は，図７に
示したように，ビット線（＋）側にＮＭＯＳＮ５と抵抗
Ｒ１とを備え，ビット線（−）側にＮＭＯＳＮ６と抵抗
Ｒ２とを備えている。ＮＭＯＳＮ５のソースは抵抗Ｒ１
を介して接地され，ドレイン及びゲートはビット線
（＋）に接続されている。同様に，ＮＭＯＳＮ６のソー
スは抵抗Ｒ２を介して接地され，ドレイン及びゲートは
ビット線（−）に接続されている。

【００４４】ＮＭＯＳＮ１，Ｎ２は，基板バイアス効果
を利用し，所定の電圧，例えば３ｖでオンとなるように
している。この所定の電圧はＮＭＯＳＮ１，Ｎ２のソー
スに接続された抵抗Ｒ１，Ｒ２により調整することが可
能である。

【００４５】ビット線レベル固定回路５１０にＮＭＯＳ
Ｎ５，Ｎ６を用いることで，ビット線の電位がＮＭＯＳ
Ｎ５，Ｎ６のゲートのスイッチとなり，ビット線が所定
の電圧を超えたかどうかを判定する。そして，ＮＭＯＳ
Ｎ５，Ｎ６のソースを接地したことで，電位を検知する
と同時にビット線を初期化する。

【００４６】上記構成からなる半導体記憶装置５００に
よれば，ＮＭＯＳの基板バイアス効果を利用して，ビッ
ト線レベル固定回路５１０に電位検知機能を持たせたの
で，より簡単な回路構成とすることができる。

【００４７】（第６の実施の形態）上述した第１〜第５
の実施の形態では，アドレスに変化がなかった場合にお
こるオフリーク電流によるビット線の電位の上昇に対し
ての対策であったが，パワーダウンモードをもつ半導体
記憶装置のパワーダウンからの復帰後のチップイネーブ
ル時にも，図８に示したように，オフリーク電流による
ビット線の電位の上昇が起こる。そこで，パワーダウン
モードをもつ半導体記憶装置に，上記実施の形態のいず
れかの回路を内蔵させることにより，ビット線の電位を
所定の電位に初期化することが可能である。

【００４８】一例として，パワーダウンモードをもつ半
導体記憶装置６００を，図９を参照しながら説明する。
半導体記憶装置６００は，上記第５の実施の形態にかか
る半導体記憶装置５００のビット線レベル固定回路５１
０を他のビット線レベル固定回路６１０に置き換えたも
のである。

【００４９】ビット線レベル固定回路６１０は，図９に
示したように，ビット線（＋）側にＮＭＯＳＮ７を備
え，ビット線（−）側にＮＭＯＳＮ８を備えている。Ｎ
ＭＯＳＮ７のソースは接地され，ドレインはビット線
（＋）に接続されている。そして，ゲートはパワーダウ
ンモード制御信号ＣＥＮが接続されており，パワーダウ
ン時には，パワーダウンモード制御信号ＣＥＮがハイレ
ベルとなって，ＮＭＯＳＮ７はオンする。同様に，ＮＭ
ＯＳＮ８のソースは接地され，ドレインはビット線
（−）に接続され，ゲートはパワーダウンモード制御信
号ＣＥＮが接続されている。

【００５０】ビット線レベル固定回路６１０にＮＭＯＳ
Ｎ７，Ｎ８を用い，パワーダウンモード制御信号ＣＥＮ
がＮＭＯＳＮ７，Ｎ８のスイッチとなることで，パワー
ダウン時のビット線の電位の上昇を初期化することがで
きる。従って，チップイネーブル時のアクセスタイムの
変動を抑えることが可能である。

【００５１】以上，添付図面を参照しながら本発明にか
かる半導体記憶装置の好適な実施形態について説明した
が，本発明はかかる例に限定されない。当業者であれ
ば，特許請求の範囲に記載された技術的思想の範疇内に
おいて各種の変更例または修正例に想到し得ることは明
らかであり，それらについても当然に本発明の技術的範
囲に属するものと了解される。

【００５２】例えば，第１の実施の形態では，ビット線
レベル固定回路は，ＡＴＤ回路が出力するパルス信号が
入力されることにより，ビット線のレベルを所定の電位
に初期化する場合の一例につき説明したが，本発明はこ
れに限定されない。ＡＴＤ回路を持たない半導体記憶装
置の場合であっても，時間に応じてあるいはビット線レ
ベルに応じてビット線レベル固定回路を制御する制御手
段を備えることで，同様に本発明は適用可能である。

【００５３】同様に，第２〜第４の実施の形態において
も，ＡＴＤ回路を備えた半導体記憶装置について説明し
たが，本発明は，必ずしもＡＴＤ回路を備えた半導体記
憶装置に限定されるものではない。

【００５４】

【発明の効果】以上説明したように，本発明によれば，
以下のような優れた効果を奏する。

【００５５】ビット線の電位を初期化することにより，
ビット線の電位の上昇により生ずるアクセスタイムの遅
延を防止することが可能である。

【００５６】読み出しごとにビット線の電位を初期化す
るので，アクセスタイムの変動を防止し，アクセスの高
速化を図ることが可能である。

【００５７】ビット線レベル固定回路を時間により制御
し，アクセス間隔が長いときだけにのみビット線レベル
固定回路を動作させるので，高速に動作する装置に対し
ても内部タイミングを考慮することなく制御可能であ
る。さらに，消費電力の低減化を図ることが可能であ
る。

【００５８】ビット線レベル固定回路をビット線の電位
により制御し，ビット線の電位が所定の電位以上に上昇
した場合にのみビット線レベル固定回路を動作させるの
で，制御タイミングの制約がなく，容易に制御可能であ
る。

【００５９】基準電圧発生手段を備える必要がないの
で，さらに回路構成を簡略化することができる。

【００６０】ビット線の電位を検知する機能をビット線
レベル固定回路に持たせることができるので，一層回路
構成を簡略化することが可能である。

【図面の簡単な説明】

【図１】第１の実施の形態にかかる半導体記憶装置の説
明図である。

【図２】ビット線レベル固定回路の説明図である。

【図３】図１の半導体記憶装置のタイミングチャートで
ある。

【図４】第２の実施の形態にかかる半導体記憶装置の説
明図である。

【図５】第３の実施の形態にかかる半導体記憶装置の説
明図である。

【図６】第４の実施の形態にかかる半導体記憶装置の説
明図である。

【図７】第５の実施の形態にかかる半導体記憶装置の説
明図である。

【図８】パワーダウンモードを持つ半導体記憶装置のタ
イミングチャートである。

【図９】第６の実施の形態にかかる半導体記憶装置の説
明図である。

【図１０】オフリーク電流によるビット線レベルのタイ
ミングチャートである。

【符号の説明】

１００，２００，３００，４００，５００，６００ 半
導体記憶装置 １１０，１１５，５１０，６１０ ビット線レベル固定
回路 １２０ ＡＴＤ回路 １３０ デコーダ １４０ プリチャージ回路 １６０ メモリセル ２５０ タイマー回路 ３５０，４５０ 電位検知回路 ＡＴＤＯ パルス信号

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 半導体記憶装置において，アドレスが変化したときのみパルス信号を発生させるＡ
   ＴＤ回路と， 前記パルス信号が入力されることにより， プリチャージ
   回路のオフリーク電流により上昇したビット線の電位を
   所定の電位に初期化するビット線レベル固定回路と，を
   含むことを特徴とする，半導体記憶装置。
2. 【請求項２】 半導体記憶装置において， アドレスが変化したときのみパルス信号を発生させるＡ
   ＴＤ回路と， 計時手段と， 前記計時手段のアクセスにより，プリチャージ回路のオ
   フリーク電流により上昇したビット線の電位を所定の電
   位に初期化するビット線レベル固定回路と，を含み， 前記計時手段による計時は前記パルス信号によりリセッ
   トされ， 前記計時手段は，リセット後の所定時間経過後に前記ビ
   ット線レベル固定回路にアクセスすることを特徴とす
   る，半導体記憶装置。
3. 【請求項３】 半導体記憶装置において， ビット線の電位を検知する電位検知回路と， 前記電位検知回路のアクセスにより，プリチャージ回路
   のオフリーク電流により上昇したビット線の電位を所定
   の電位に初期化するビット線レベル固定回路と，を含
   み， 前記電位検知回路は，前記ビット線が所定の電位以上に
   上昇することにより前記ビット線レベル固定回路にアク
   セスすることを特徴とする，半導体記憶装置。
4. 【請求項４】 前記電位検知回路は，前記所定の電位の
   基準電圧を発生する基準電圧発生回路と，前記基準電圧
   と前記ビット線の電位とを比較する比較手段とを含むこ
   とを特徴とする，請求項３に記載の半導体記憶装置。
5. 【請求項５】 前記電位検知回路は，前記所定の電位が
   しきい値電圧として設定されたインバータを含むことを
   特徴とする，請求項３に記載の半導体記憶装置。
6. 【請求項６】 前記所定の電位は，メモリセルの保持内
   容を壊さない電位以上の電位であることを特徴とする，
   請求項１〜５のいずれかに記載の半導体記憶装置。
7. 【請求項７】 前記ビット線レベル固定回路は，ドレイ
   ン及びゲートが前記ビット線に接続され，ソースが抵抗
   を介して接地されたＮチャネルＭＯＳトランジスタを含
   むことを特徴とする，請求項１〜６のいずれかに記載の
   半導体記憶装置。