JP3495835B2 - Semiconductor integrated circuit device and inspection method thereof - Google Patents
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体ウエハ上に
複数形成された状態でつまりウエハ状態で同時に検査す
ることができる半導体集積回路装置及びその検査方法に
関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device capable of inspecting a plurality of semiconductor wafers simultaneously, that is, in a wafer state, and an inspection method thereof.
【０００２】[0002]
【従来の技術】近年、半導体集積回路装置を搭載した電
子機器の小型化、低価格化の進歩は目ざましく、半導体
集積回路装置に対しても小型化、低価格化の要求が強
い。通常、半導体集積回路装置は、ワイヤボンド法によ
りリードフレームに電気的に接続され、樹脂又はセラミ
ックスに封止された形で回路基板に実装されるが、電子
機器の小型化の要求から半導体集積回路装置を半導体ウ
エハより切り出したままの状態（以下、「ベアチップ」
という）で直接回路基板に実装する方法が開発され、品
質保証されたベアチップの低価格での提供が望まれてい
る。2. Description of the Related Art In recent years, there have been remarkable advances in miniaturization and cost reduction of electronic equipment equipped with semiconductor integrated circuit devices, and there is a strong demand for miniaturization and cost reduction of semiconductor integrated circuit devices. Normally, a semiconductor integrated circuit device is electrically connected to a lead frame by a wire bond method and mounted on a circuit board in a form sealed with resin or ceramics. However, the semiconductor integrated circuit device is demanded for downsizing of electronic devices. The state where the device is cut out from the semiconductor wafer (hereinafter, "bare chip")
, A method of directly mounting on a circuit board was developed, and it is desired to provide a quality-guaranteed bare chip at a low price.
【０００３】しかしながら、ベアチップでのバーンイン
は、取扱いが非常に複雑になり低価格化の要求に答えら
れない。また、同一基板に同時形成した多数の半導体集
積回路装置（以下、場合により「集積回路チップ」とい
うことがある）を１個ずつあるいは数個ずつ何度にも分
けてバーンインスクリーニングするのは非常に時間を要
し、時間的にもコスト的にも現実的でない。However, the burn-in with bare chips is very complicated to handle and cannot meet the demand for cost reduction. In addition, it is very difficult to perform burn-in screening on a large number of semiconductor integrated circuit devices simultaneously formed on the same substrate (hereinafter sometimes referred to as “integrated circuit chips”) one by one or several times. It takes time and is not realistic in terms of time and cost.
【０００４】そこで、全ての集積回路チップをウエハ状
態で一括して同時にバーンインスクリーニングすること
が重要になる。ウエハ状態での一括バーンインを行なう
には、同一半導体ウエハ上に形成された複数の集積回路
チップに同時に電源電圧や入力信号を印加して動作させ
る必要がある。このためには、非常に多く（通常数千個
以上）のプローブ端子を持つプローブカードを用意する
必要があり、従来のニードル型プローブカードではピン
数的にも、価格的にも対応できない。したがって、フレ
キシブル基板上にバンプ電極が設けられた薄膜型プロー
ブカードを採用することが考えられる（日東技報 Ｖｏ
ｌ．２８，Ｎｏ．２ Ｏｃｔ．１９９０ ｐｐ．５７−
６２を参照）。Therefore, it is important to perform burn-in screening for all integrated circuit chips in a wafer state at once. In order to perform batch burn-in in a wafer state, it is necessary to simultaneously apply a power supply voltage and an input signal to a plurality of integrated circuit chips formed on the same semiconductor wafer to operate them. For this purpose, it is necessary to prepare a probe card having an extremely large number (usually several thousand or more) of probe terminals, and the conventional needle type probe card cannot cope with the number of pins and the price. Therefore, it is conceivable to adopt a thin film type probe card in which bump electrodes are provided on a flexible substrate (Nitto Giho Vol.
l. 28, No. 2 Oct. 1990 pp. 57-
62).
【０００５】以下、図４（ａ），（ｂ）を参照しなが
ら、バンプ付フレキシブル基板を用いた薄膜型プローブ
カードによるバーンインスクリーニングについて説明す
る。Burn-in screening by a thin film probe card using a flexible substrate with bumps will be described below with reference to FIGS. 4 (a) and 4 (b).
【０００６】図４（ａ），（ｂ）は、薄膜型プローブカ
ードａを半導体ウエハｂ上の集積回路チップｃに接続し
た状態を示す。半導体ウエハｂは、バーンインに際し真
空チャックｄ上面に載置され、この真空チャックｄ上面
に形成された複数の細孔（図示せず）より真空引きされ
て動かないように固定されるようになっている。この真
空チャックｄにはヒータ及び温度感知装置（共に図示せ
ず）が装備されており、真空チャックｄ上面に載置され
た半導体ウエハｂの温度をコントロールできるようにな
っている。4A and 4B show a state in which the thin film type probe card a is connected to the integrated circuit chip c on the semiconductor wafer b. The semiconductor wafer b is placed on the upper surface of the vacuum chuck d at the time of burn-in, and is evacuated from a plurality of pores (not shown) formed on the upper surface of the vacuum chuck d to be fixed so as not to move. There is. The vacuum chuck d is equipped with a heater and a temperature sensing device (both not shown) so that the temperature of the semiconductor wafer b mounted on the upper surface of the vacuum chuck d can be controlled.
【０００７】前記薄膜型プローブカードａは、フレキシ
ブル基板としてのポリイミド基板ｅを備えてなり、この
ポリイミド基板ｅには配線ｆが形成され、この配線ｆは
スルーホールｈに挿着されたバンプ電極ｉに接続されて
いる。The thin film type probe card a is provided with a polyimide substrate e as a flexible substrate, and a wiring f is formed on the polyimide substrate e, and the wiring f is a bump electrode i inserted in the through hole h. It is connected to the.
【０００８】一方、前記半導体ウエハｂの各集積回路チ
ップｃには、集積回路の電源、グランド及び入出力端子
となるパッド電極ｊが形成され、バーンイン時、前記薄
膜型プローブカードａのバンプ電極ｉが半導体ウエハｂ
上の全ての集積回路チップｃのパッド電極ｊに対応する
ようになっており、これにより、複数の集積回路チップ
ｃの全てのパッド電極ｊと薄膜型プローブカードａの全
てのバンプ電極ｉとを一度に接続するようにしている。On the other hand, on each integrated circuit chip c of the semiconductor wafer b, a pad electrode j serving as a power source, a ground and an input / output terminal of the integrated circuit is formed, and at the time of burn-in, the bump electrode i of the thin film type probe card a. Is a semiconductor wafer b
It corresponds to the pad electrodes j of all the integrated circuit chips c above, whereby all the pad electrodes j of the plurality of integrated circuit chips c and all the bump electrodes i of the thin film type probe card a are connected. I try to connect at once.
【０００９】また、前記各集積回路チップｃのパッド電
極ｊ以外の表面は、集積回路を保護するために電気的に
絶縁性であるパッシベーション膜ｋによって覆われ、さ
らにその上から集積回路チップｃをパッケージした際に
その表面とパッケージ樹脂の剥離を防止するために電気
的に絶縁性であるポリイミド膜ｍによって覆われてい
る。The surface of each of the integrated circuit chips c other than the pad electrode j is covered with a passivation film k that is electrically insulating to protect the integrated circuit, and the integrated circuit chip c is covered with the passivation film k. The surface of the package is covered with an electrically insulating polyimide film m to prevent the package resin from peeling off when the package is formed.
【００１０】そして、前記薄膜型プローブカードａを用
いてバーンインスクリーニングを行なう要領は、真空チ
ャックｄに固定された半導体ウエハｂに薄膜型プローブ
カードａを押し付け、複数の集積回路チップｃの全ての
パッド電極ｊと薄膜型プローブカードａの全てのバンプ
電極ｉとを一度に接続する。この状態で、薄膜型プロー
ブカードａの配線ｆを介して電源電圧と入力信号とを印
加し、この状態で電気測定を行ない検査する。バーンイ
ン時に高温下での測定を行う際は、前記真空チャックｄ
のヒータに通電してこの真空チャックｄとその上面に固
定された半導体ウエハｂとを加熱する。The point of performing the burn-in screening using the thin film type probe card a is to press the thin film type probe card a against the semiconductor wafer b fixed to the vacuum chuck d, and all the pads of the plurality of integrated circuit chips c. The electrode j and all the bump electrodes i of the thin film type probe card a are connected at once. In this state, a power supply voltage and an input signal are applied through the wiring f of the thin film type probe card a, and in this state, electrical measurement is performed and inspection is performed. When performing measurement at a high temperature during burn-in, the vacuum chuck d
This heater is energized to heat the vacuum chuck d and the semiconductor wafer b fixed on the upper surface thereof.
【００１１】[0011]
【発明が解決しようとする課題】ところが、上述の如き
薄膜型プローブカードを用いてウエハ状態での一括バー
ンインを行なう場合、不良チップがあるとウエハ状態で
の一括バーンインが不可能になることがある。その原因
として、電源電圧と入力信号が挙げられ、以下、それに
ついて説明する。However, when performing the batch burn-in in the wafer state using the thin film type probe card as described above, if there is a defective chip, the batch burn-in in the wafer state may not be possible. . The cause is a power supply voltage and an input signal, which will be described below.
【００１２】まず、電源電圧について説明するに、薄膜
型プローブカード上の配線量を減らすためと、テスタの
電源の個数を減らすために、通常、薄膜型プローブカー
ド上で配線を共通化する。このとき不良チップ中の電源
配線と他の配線間にショートが発生すると、その不良チ
ップには大電流が流れ、不良チップの電源端子の電圧が
低下するだけではなく、他の良品チップの電源端子の電
圧も低下し、正常なバーンインあるいは検査が不可能に
なる。First, the power supply voltage will be described. Usually, in order to reduce the amount of wiring on the thin film type probe card and to reduce the number of power sources of the tester, the wiring is commonly used on the thin film type probe card. At this time, if a short circuit occurs between the power supply wiring in the defective chip and another wiring, a large current will flow in the defective chip, and not only the voltage of the power supply terminal of the defective chip will drop, but also the power supply terminals of other good chips. Voltage also drops, making normal burn-in or inspection impossible.
【００１３】これに対して電源配線が薄膜型プローブカ
ード上で共通化されていない場合には、薄膜型プローブ
カード上の配線量が非常に増大し、現実的ではない。ま
た、いずれの場合においても不良チップとそれに接続さ
れた配線には多量の電流が流れて発熱し、温度が上昇す
る。これが周辺の良品チップの温度上昇となり、正常な
バーンインあるいは検査の障害となる。On the other hand, if the power supply wiring is not shared on the thin film type probe card, the amount of wiring on the thin film type probe card increases greatly, which is not realistic. In either case, a large amount of current flows through the defective chip and the wiring connected to the defective chip to generate heat and the temperature rises. This raises the temperature of the peripheral non-defective chips, which hinders normal burn-in or inspection.
【００１４】次に、入力信号について説明するに、電源
配線の場合と同様にして薄膜型プローブカード上の配線
量を減らすためと、テスタの入力信号源の個数を減らす
ため、薄膜型プローブカード上で配線を共通化すること
が望ましい。このとき、不良チップ中の入力信号配線と
他の配線との間にショートが発生すると、その入力信号
配線上の入力信号は正常な信号とは全く異なった異常な
信号となる。このため、薄膜型プローブカード上で入力
信号配線を共通とする他の良品チップに対して異常な入
力信号が供給されることになり、正常なバーンインある
いは検査が不可能となる。Next, the input signal will be described. In order to reduce the wiring amount on the thin film type probe card and to reduce the number of input signal sources of the tester in the same manner as in the case of the power supply wiring, on the thin film type probe card. It is desirable to use common wiring. At this time, if a short circuit occurs between the input signal wiring in the defective chip and another wiring, the input signal on the input signal wiring becomes an abnormal signal which is completely different from a normal signal. Therefore, an abnormal input signal is supplied to another non-defective chip having the same input signal wiring on the thin film type probe card, which makes normal burn-in or inspection impossible.
【００１５】これを避けるためには、各半導体チップに
対する入力信号配線および入力信号源を独立にすればよ
いが、この方法では薄膜型プローブカード上の配線量が
増大するとともにテスタの入力信号源の個数が増大し、
検査装置のコストが大幅に上昇するため、この方法は現
実的ではない。上記の電源配線あるいは入力信号配線の
不良はバーンイン前に存在するだけでなく、バーンイン
中にも発生することがあり、バーンイン前になんらかの
方法で不良チップを除去するだけでは、バーンイン中の
不良チップを全て除去することはできない。In order to avoid this, the input signal wiring and the input signal source for each semiconductor chip may be made independent, but this method increases the wiring amount on the thin film type probe card and the input signal source of the tester. The number increases,
This method is not feasible because the cost of the inspection device will increase significantly. The above defects of the power supply wiring or the input signal wiring may not only exist before burn-in but also occur during burn-in, and if the defective chip is removed by some method before burn-in, the defective chip during burn-in can be removed. Not all can be removed.
【００１６】本発明は上記の問題点を解決し、不良チッ
プにより電源配線や入力信号配線の電位が異常となるこ
と、あるいは不良チップの発熱により温度が上昇するこ
とを防止するものである。これとともに、薄膜型プロー
ブカード上の電源配線や入力信号配線の配線量及びテス
タの電源や入力信号源の個数が増大することを避け、低
コストの検査装置によってウエハ状態での一括バーンイ
ンの際の半導体ウエハ上の不良チップの影響を除去する
ものである。The present invention solves the above problems and prevents the defective chip from causing an abnormal potential of the power supply wiring or the input signal wiring, or the rise of temperature due to heat generation of the defective chip. Along with this, it is possible to avoid an increase in the amount of power supply wiring and input signal wiring on the thin film type probe card and the number of power supplies and input signal sources of the tester. The purpose is to remove the influence of defective chips on the semiconductor wafer.
【００１７】[0017]
【課題を解決するための手段】上記の目的を達成するた
め、本発明は、ウエハ状態で一括バーンインをする際、
予め半導体ウエハ上の各集積回路チップに電源パッドを
２個設け、この２個の電源パッドの両方に入力許容範囲
外の電圧が供給された場合は、それ以降チップ内部にお
いて電源と内部回路の配線が断線するようにしたことを
特徴とする。In order to achieve the above object, the present invention provides:
Two power supply pads are provided in advance on each integrated circuit chip on the semiconductor wafer, and when a voltage outside the allowable input range is supplied to both of these two power supply pads, the wiring of the power supply and the internal circuit in the chip after that. Is characterized in that it is designed to be disconnected.
【００１８】具体的には、本発明は、上述の如き半導体
集積回路装置及びその検査方法を対象とし、次のような
解決手段を講じた。Specifically, the present invention is directed to the semiconductor integrated circuit device and the inspection method thereof as described above, and has taken the following solving means.
【００１９】すなわち、本発明の第１の解決手段は、前
者の半導体集積回路装置に関するものであり、第１の解
決手段は、集積回路チップ上に電源電圧供給用の第１及
び第２の電極と、内部回路に接続された配線とを設け
る。さらに、前記第１及び第２の電極と配線とを三方向
に分岐して延びる３本の分岐線からなる導電線の各分岐
線にそれぞれ接続する。また、前記配線に接続された分
岐線をヒューズで構成する。この場合、前記第１及び第
２の電極に接続された２本の分岐線は共に、少なくとも
一部が抵抗線で構成されていることを特徴とする。 That is, the first solving means of the present invention relates to the former semiconductor integrated circuit device, and the first solving means is the first and second electrodes for supplying a power supply voltage on the integrated circuit chip. And a wiring connected to the internal circuit. Further, the first and second electrodes and the wiring are respectively connected to each branch line of a conductive line formed of three branch lines extending in three directions. Further, the branch line connected to the wiring is composed of a fuse . In this case, the first and the first
The two branch lines connected to the two electrodes are both at least
It is characterized in that a part is composed of a resistance wire .
【００２０】本発明の第２〜５の解決手段は、後者の半
導体集積回路装置の検査方法に関するものであり、第２
の解決手段は、半導体ウエハ上にマトリクス状に形成さ
れた請求項１記載の半導体集積回路装置の検査方法にお
いて、前記各半導体集積回路装置のうち横方向に並ぶ各
半導体集積回路装置の各々の第１の電極に共通の配線を
介して電源電圧を供給するとともに、前記各半導体集積
回路装置のうち縦方向に並ぶ各半導体集積回路装置の各
々の第２の電極に共通の配線を介して電源電圧を供給し
て各半導体集積回路装置の良否を判定する工程と、前記
各半導体集積回路装置のうち不良と判定された半導体集
積回路装置の第１及び第２の電極に対し、各々の共通の
配線を介して同時に入力許容範囲外の電源電圧を印加す
ることにより、前記不良と判定された半導体集積回路装
置の第１及び第２の電極と内部回路とを接続する導電線
のヒューズを切断する工程とを備えていることを特徴と
する。The solution of the second to fifth present invention relates to an inspection method of the latter semiconductor integrated circuit device, the second
The method of solving the above-mentioned problem is the method for inspecting a semiconductor integrated circuit device according to claim 1 , wherein the semiconductor integrated circuit devices are formed in a matrix on a semiconductor wafer. A power supply voltage is supplied to one electrode via a common wiring, and a power supply voltage is supplied via a common wiring to each second electrode of each semiconductor integrated circuit device among the semiconductor integrated circuit devices arranged in the vertical direction. To determine whether each semiconductor integrated circuit device is good or bad, and a common wiring for each of the first and second electrodes of the semiconductor integrated circuit device determined to be defective among the semiconductor integrated circuit devices. By simultaneously applying a power supply voltage outside the allowable input range through the fuse, the fuse of the conductive wire connecting the first and second electrodes of the semiconductor integrated circuit device determined to be defective to the internal circuit is cut off. Characterized in that it includes a that step.
【００２１】第３の解決手段は、第２の解決手段におい
て、不良と判定された半導体集積回路装置の第１及び第
２の電極と配線を共通とする良好な半導体集積回路装置
に対し、第１及び第２の電極の一方に入力許容範囲外の
電源電圧を供給し、かつ第１及び第２の電極の他方に入
力許容範囲内の電源電圧を供給した場合に、前記良好な
半導体集積回路装置の第１及び第２の電極と内部回路と
の接続を保持することを特徴とする。A third solving means is a method for a good semiconductor integrated circuit device having a common wiring with the first and second electrodes of the semiconductor integrated circuit device determined to be defective in the second solving means. The good semiconductor integrated circuit when one of the first and second electrodes is supplied with a power supply voltage outside the allowable input range and the other of the first and second electrodes is supplied with a power supply voltage within the allowable input range. Retaining the connection between the first and second electrodes of the device and the internal circuit.
【００２２】第４の解決手段は、第２の解決手段におい
て、不良と判定された半導体集積回路装置の第１及び第
２の電極と内部回路とを接続する導電線のヒューズが切
断された際、入力端子を電気的にフローティング状態に
することを特徴とする。A fourth solving means is, when the fuse of a conductive wire connecting the internal circuit and the first and second electrodes of the semiconductor integrated circuit device determined to be defective in the second solving means is blown. The input terminal is electrically floated.
【００２３】第５の解決手段は、第２の解決手段におい
て、不良と判定された半導体集積回路装置の第１及び第
２の電極に供給される入力許容範囲外の電源電圧が負の
電圧であることを特徴とする。According to a fifth solving means, in the second solving means, the power supply voltage outside the allowable input range supplied to the first and second electrodes of the semiconductor integrated circuit device determined to be defective is a negative voltage. It is characterized by being.
【００２４】上記の構成により、本発明の第１〜５の解
決手段では、バーンイン前に存在する不良チップだけで
なく、バーンイン中に発生する不良チップに対しても、
バーンインから除去することが可能になる。With the above arrangement, in the first to fifth means for solving the problems of the present invention, not only the defective chip existing before burn-in but also the defective chip generated during burn-in is
Can be removed from burn-in.
【００２５】つまり、不良チップに対しては、バーンイ
ン時に２個の第１及び第２の電極の両者に縦方向及び横
方向から入力許容範囲外の電圧が供給され、不良チップ
内部において電源と内部回路の配線が断線する。これに
より、不良チップは検査装置（プローブカード）上の配
線と電気的に切り離すことができるため、その不良チッ
プに多量の電流が流れることにより、プローブカード上
で共通化された電源配線の電圧低下や発熱による温度上
昇が発生し、他の良品チップのバーンインあるいは検査
に影響を与えるということがなくなる。That is, to the defective chip, a voltage outside the allowable input range is supplied to both the two first and second electrodes at the time of burn-in from the vertical and horizontal directions, so that the power supply and the internal circuit are provided inside the defective chip. The circuit wiring is broken. As a result, the defective chip can be electrically separated from the wiring on the inspection device (probe card), so that a large amount of current flows through the defective chip, which causes the voltage drop of the common power wiring on the probe card. Therefore, a rise in temperature due to heat generation or heat generation does not affect the burn-in or inspection of other good chips.
【００２６】また不良チップ内部において電源と内部回
路との配線を切り離し、内部回路に電源が供給されなく
なることにより、予め設計された機能によりチップ内部
において他の配線とショートが発生した入力信号端子を
フローティング状態にすることができる。これによりチ
ップ内の入力信号配線をプローブカード上の共通入力信
号配線と電気的に切り離すことができるため、プローブ
カード上で共通化された入力信号配線上の入力信号が異
常となることを避けることができ、他の良品チップのバ
ーンインや検査に影響を与えることがなくなる。このた
め、プローブ検査時の良品チップに対してはウエハ状態
での一括バーンインあるいは検査を電源配線や入力信号
配線を共通化した薄膜型プローブカードを用い、低コス
トで正常に実行することが可能となる。Further, by disconnecting the wiring between the power source and the internal circuit inside the defective chip and stopping the power supply to the internal circuit, the input signal terminal which is short-circuited with other wiring inside the chip due to the function designed in advance is removed. Can be floating. As a result, the input signal wiring in the chip can be electrically separated from the common input signal wiring on the probe card, so that the input signal on the common input signal wiring on the probe card should not be abnormal. Therefore, it does not affect the burn-in and inspection of other good chips. Therefore, for non-defective chips during probe inspection, batch burn-in or inspection in a wafer state can be normally performed at low cost by using a thin film probe card with common power supply wiring and input signal wiring. Become.
【００２７】[0027]
【発明の実施の形態】以下、本発明の実施の形態につい
て図面に基づいて説明する。図１は本発明の実施の形態
に係る半導体集積回路装置Ａを示す。図１において、１
は集積回路チップであって、この集積回路チップ１上に
は、パッド電極である電源電圧供給用の第１及び第２の
電極２，３と、内部回路（図示せず）に接続された配線
４とが設けられている。前記第１及び第２の電極２，３
と配線４とは、三方向に分岐して延びる３本の分岐線か
らなる導電線５の各分岐線にそれぞれ接続されている。
この導電線５の３本の分岐線のうち第１の電極２に接続
された分岐線は、Ａｌ配線６、ポリサイド（ポリシリコ
ン膜上にシリサイド層を形成したもの）よりなる抵抗線
７及びＡｌ配線８の一部を直列に接続して構成され、第
２の電極３に接続された分岐線も、同様にＡｌ配線６、
ポリサイド（ポリシリコン膜上にシリサイド層を形成し
たもの）よりなる抵抗線７及びＡｌ配線８の一部を直列
に接続して構成され、配線４に接続された分岐線は、Ａ
ｌ製ヒューズ９及びＡｌ配線８の一部を直列に接続して
構成されている。ここで、抵抗線７の抵抗値は１個２０
０Ωとし、Ａｌ配線６，８の幅は例えば２０μｍ、ヒュ
ーズ９の幅は例えば２μｍとし、ヒューズ９の幅をＡｌ
配線６，８の幅よりも細く形成する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 shows a semiconductor integrated circuit device A according to an embodiment of the present invention. In FIG. 1, 1
Is an integrated circuit chip, and on the integrated circuit chip 1, wirings connected to the first and second electrodes 2 and 3 for supplying power supply voltage, which are pad electrodes, and an internal circuit (not shown) And 4 are provided. The first and second electrodes 2, 3
The wiring 4 and the wiring 4 are connected to the respective branch lines of the conductive line 5 which is formed by three branch lines that branch in three directions and extend.
Among the three branch lines of the conductive line 5, the branch line connected to the first electrode 2 is an Al wiring 6, a resistance line 7 made of polycide (a silicide layer is formed on a polysilicon film), and an Al line. Similarly, a branch line formed by connecting a part of the wiring 8 in series and connected to the second electrode 3 is also an Al wiring 6,
A branch line connected to the wiring 4 is formed by connecting a resistance line 7 made of polycide (which has a silicide layer formed on a polysilicon film) and a part of an Al wiring 8 in series.
The fuse 9 made of l and a part of the Al wiring 8 are connected in series. Here, the resistance value of the resistance wire 7 is 20
The width of the Al wirings 6 and 8 is 20 μm, the width of the fuse 9 is 2 μm, and the width of the fuse 9 is Al.
It is formed thinner than the width of the wirings 6 and 8.
【００２８】通常の集積回路チップ１の使用時において
は、２個の第１及び第２の電極２，３には入力許容範囲
内の通常使用時の電源電圧、例えば３．３Ｖが供給され
る。このときの電源電流は大きくないため、抵抗線７と
ヒューズ９を結ぶＡｌ配線８の電圧は電源電圧とほぼ等
しくなる。このため、電源電圧はヒューズ９及び内部回
路に接続された配線４を介して内部回路に供給される。
このようにしてこの電源配線の構成によって集積回路チ
ップ１の通常の使用に支障が生ずることはない。When the normal integrated circuit chip 1 is used, the two first and second electrodes 2 and 3 are supplied with the power supply voltage during normal use, for example, 3.3 V, within the allowable input range. . Since the power supply current at this time is not large, the voltage of the Al wiring 8 connecting the resistance line 7 and the fuse 9 becomes substantially equal to the power supply voltage. Therefore, the power supply voltage is supplied to the internal circuit via the fuse 9 and the wiring 4 connected to the internal circuit.
In this way, the structure of this power supply wiring does not hinder normal use of the integrated circuit chip 1.
【００２９】バーンイン実行の際には２個の第１及び第
２の電極２，３にはバーンイン時の電源電圧、例えば
６．０Ｖが供給される。このときの電源電流は大きくな
いため、抵抗線７とヒューズ９を結ぶＡｌ配線８の電圧
は電源電圧とほぼ等しくなる。このため電源電圧はヒュ
ーズ９及び内部回路に接続された配線４を介して内部回
路に供給される。このようにしてこの電源回路の構成に
よって集積回路チップ１のバーンインに支障が生ずるこ
とはない。When performing burn-in, the power supply voltage at the time of burn-in, for example, 6.0 V, is supplied to the two first and second electrodes 2 and 3. Since the power supply current at this time is not large, the voltage of the Al wiring 8 connecting the resistance line 7 and the fuse 9 becomes substantially equal to the power supply voltage. Therefore, the power supply voltage is supplied to the internal circuit via the fuse 9 and the wiring 4 connected to the internal circuit. In this way, the structure of this power supply circuit does not hinder burn-in of the integrated circuit chip 1.
【００３０】バーンイン中において定期的に集積回路チ
ップ１の検査を行なう。このときの電源電圧は通常使用
時と等しくする。先に述べた通常使用時の電圧状態が実
現される。このとき出力パッド（図示せず）に接続した
テスタ（図示せず）を用いて検査対象の集積回路チップ
１からの出力信号を検出する。出力信号が予め定められ
た基準に基づいて正常であると判定される場合、集積回
路チップ１は良品と判断され、再びバーンイン電圧を２
個の第１及び第２の電極２，３に印加する。出力信号が
予め定められた基準に基づいて正常ではないと判定され
る場合、集積回路チップ１は不良品と判断される。この
とき不良チップの２個の第１及び第２の電極２，３に入
力許容範囲外の電圧、特に負の高電圧、例えば−２０Ｖ
を共に印加する。The integrated circuit chip 1 is regularly inspected during burn-in. The power supply voltage at this time is the same as that during normal use. The above-described voltage state during normal use is realized. At this time, an output signal from the integrated circuit chip 1 to be inspected is detected by using a tester (not shown) connected to an output pad (not shown). If the output signal is determined to be normal based on a predetermined standard, the integrated circuit chip 1 is determined to be non-defective and the burn-in voltage is set to 2 again.
The first and second electrodes 2 and 3 are applied. When it is determined that the output signal is not normal based on the predetermined standard, the integrated circuit chip 1 is determined to be defective. At this time, a voltage outside the allowable input range, particularly a negative high voltage, for example −20 V, is applied to the two first and second electrodes 2 and 3 of the defective chip.
Are applied together.
【００３１】図２は集積回路チップ１の２個の第１及び
第２の電極２，３に負の高電圧を印加した場合における
代表的な内部回路であるＣＭＯＳインバータ内の電流経
路の説明図である。図２において、１１はＰウェル、１
２はＰウェル１１上に形成されたＮＭＯＳＦＥＴのゲー
ト電極、１３はＮＭＯＳＦＥＴのゲート酸化膜、１４は
ＮＭＯＳＦＥＴのソース、１５はＮＭＯＳＦＥＴのドレ
イン、１６はＮウェル、１７はＮウェル１６上に形成さ
れたＰＭＯＳＦＥＴのゲート電極、１８はＰＭＯＳＦＥ
Ｔのゲート酸化膜、１９はＰＭＯＳＦＥＴのドレイン、
２０はＰＭＯＳＦＥＴのソース、２１はインバータの入
力となる配線、２２はインバータの出力となる配線、２
３は電源配線、２４は基板電圧を与える配線、２５はグ
ランドに接続された配線である。FIG. 2 is an explanatory view of a current path in a CMOS inverter which is a typical internal circuit when a negative high voltage is applied to the two first and second electrodes 2 and 3 of the integrated circuit chip 1. Is. In FIG. 2, 11 is a P well and 1
2 is an NMOSFET gate electrode formed on the P well 11, 13 is an NMOSFET gate oxide film, 14 is an NMOSFET source, 15 is an NMOSFET drain, 16 is an N well, and 17 is formed on the N well 16. Gate electrode of PMOSFET, 18 is PMOSFE
T is a gate oxide film, 19 is a PMOSFET drain,
20 is the source of the PMOSFET, 21 is the wiring that is the input of the inverter, 22 is the wiring that is the output of the inverter, 2
Reference numeral 3 is a power supply wiring, 24 is a wiring for applying a substrate voltage, and 25 is a wiring connected to the ground.
【００３２】基板電圧を与えるための配線２４とグラン
ドに接続された配線２５はＤＲＡＭでは別個のものとな
っているが、それ以外のＣＭＯＳ回路では通常接続され
ている。電源配線２３はＰＭＯＳＦＥＴのソース２０と
ともにＮウェル１６にも接続されている。The wiring 24 for supplying the substrate voltage and the wiring 25 connected to the ground are separate in the DRAM, but are normally connected in the other CMOS circuits. The power supply wiring 23 is connected to the N well 16 together with the source 20 of the PMOSFET.
【００３３】電源電圧Ｖｃｃが基板電圧Ｖｂｂよりも絶
対値の大きな負電圧の場合、Ｐウェル１１とＮウェル１
６の間のＰＮ接合は順方向となり、電流が流れる。この
電流は図２のＩ（−）によって表されており、基板電圧
を与える配線２４から、Ｐウェル１１、Ｎウェル１６を
通り、電源配線２３に流れ込む。When the power supply voltage Vcc is a negative voltage whose absolute value is larger than the substrate voltage Vbb, the P well 11 and the N well 1
The PN junction between 6 becomes a forward direction, and a current flows. This current is represented by I (-) in FIG. 2, and flows from the wiring 24 that gives the substrate voltage, through the P well 11 and the N well 16 and into the power supply wiring 23.
【００３４】電源電圧Ｖｃｃは負の高電圧、例えば−２
０Ｖ程度である場合、順方向となったＰウェル１１とＮ
ウェル１６の間の抵抗は非常に小さくなり、内部回路に
接続された配線４の電圧は−０．６Ｖ程度に固定され
る。このため電源電圧−２０Ｖと内部回路に接続された
配線４の電圧−０．６Ｖの差１９．４Ｖが並列に接続さ
れた２個の２００Ωの抵抗線７の合成抵抗１００Ωに印
加される。この結果１９４ｍＡという大電流が図１のヒ
ューズ９に流れ、電気抵抗による発熱からヒューズ９は
溶断する。これによって不良チップの内部回路とプロー
ブカード上の電源配線との電気的接続を切り離すことが
できる。The power supply voltage Vcc is a negative high voltage, for example -2.
When the voltage is about 0 V, the P well 11 and the N in the forward direction
The resistance between the wells 16 becomes very small, and the voltage of the wiring 4 connected to the internal circuit is fixed at about -0.6V. Therefore, a difference of 19.4V between the power supply voltage of -20V and the voltage of the wiring 4 connected to the internal circuit of -0.6V is applied to the combined resistance of 100Ω of the two 200Ω resistance lines 7 connected in parallel. As a result, a large current of 194 mA flows into the fuse 9 of FIG. 1, and the fuse 9 is blown due to heat generated by electric resistance. This makes it possible to disconnect the electrical connection between the internal circuit of the defective chip and the power supply wiring on the probe card.
【００３５】一方，プローブカード上の共通化された電
源配線の構成によって、このように不良チップに対して
は２個の第１及び第２の電極２，３に負の高電圧−２０
Ｖが印加されている時に、良品チップに対しては２個の
第１及び第２の電極２，３の両者が０Ｖとなるか、ある
いは一方に負の高電圧−２０Ｖで他方に０Ｖが印加され
るようにする。On the other hand, due to the configuration of the common power supply wiring on the probe card, the negative high voltage −20 is applied to the two first and second electrodes 2 and 3 for the defective chip as described above.
When V is applied, both of the two first and second electrodes 2 and 3 are 0V for the non-defective chip, or a negative high voltage of -20V is applied to one and 0V is applied to the other. To be done.
【００３６】２個の第１及び第２の電極２，３の両者に
０Ｖが印加されている場合は図２のＰウェル１１とＮウ
ェル１６の間のＰＮ接合は順方向とはならず、電流は流
れない。このため図１のヒューズ９は溶断することな
く、良品チップの内部回路とプローブカード上の電源配
線との電気的接続は保持される。When 0V is applied to both the two first and second electrodes 2 and 3, the PN junction between the P well 11 and the N well 16 in FIG. 2 is not in the forward direction, No current flows. Therefore, the fuse 9 of FIG. 1 is not blown, and the electrical connection between the internal circuit of the non-defective chip and the power supply wiring on the probe card is maintained.
【００３７】２個の第１及び第２の電極２，３の一方が
負の高電圧−２０Ｖで他方が０Ｖの場合、順方向となっ
たＰウェル１１とＮウェル１６の間の抵抗は非常に小さ
くなり、内部回路に接続された配線４の電圧は−０．６
Ｖ程度に固定される。このため、負の高電圧−２０Ｖが
印加される一方の第１又は第２の電極２，３とＡｌ配線
８の間の２００Ωの抵抗線７には１９．４Ｖが印加さ
れ、この抵抗線７には９７ｍＡの電流がＡｌ配線８から
一方の第１又は第２の電極２，３の向きに流れる。また
０Ｖが印加される他方の第１又は第２の電極２，３とＡ
ｌ配線８の間の２００Ωの抵抗線７には０．６Ｖが印加
され、この抵抗線７には３ｍＡの電流が他方の第１又は
第２の電極２，３からＡｌ配線８の向きに流れる。この
結果、ヒューズ９には９４ｍＡの電流が内部回路に接続
された配線４からＡｌ配線８の向きに流れる。この電流
値は不良チップに対する値の約半分である。この電流値
においてはヒューズ９の発熱は溶断に至るほどではな
く、良品チップの内部回路とプローブカード上の電源配
線との電気的接続は保持される。When one of the two first and second electrodes 2 and 3 has a negative high voltage of -20 V and the other has a voltage of 0 V, the resistance between the P well 11 and the N well 16 in the forward direction is extremely low. And the voltage of the wiring 4 connected to the internal circuit is -0.6.
It is fixed at about V. Therefore, 19.4 V is applied to the resistance line 7 of 200 Ω between the first or second electrode 2 or 3 and the Al wiring 8 to which the negative high voltage −20 V is applied. A current of 97 mA flows from the Al wiring 8 toward one of the first and second electrodes 2 and 3. In addition, the other first or second electrode 2, 3 to which 0 V is applied and A
0.6 V is applied to the resistance wire 7 of 200Ω between the 1 wirings 8, and a current of 3 mA flows to the resistance wire 7 from the other first or second electrode 2 or 3 toward the Al wiring 8. . As a result, a current of 94 mA flows through the fuse 9 from the wiring 4 connected to the internal circuit toward the Al wiring 8. This current value is about half the value for a defective chip. At this current value, the heat generation of the fuse 9 is not so large that the fuse 9 is blown, and the electrical connection between the internal circuit of the good chip and the power supply wiring on the probe card is maintained.
【００３８】以上のようにしてプローブカード上の共通
化された電源配線の構成によって、不良チップに対して
は２個の電源パッドに負の高電圧−２０Ｖが印加されて
いる時に、良品チップに対しては２個の第１及び第２の
電極２，３の両者が０Ｖとなるか、あるいは一方に負の
高電圧−２０Ｖで他方に０Ｖが印加されるようにするこ
とにより、良品チップの内部回路とプローブカード上の
電源配線は保持され、不良チップに対してのみ内部回路
とプローブカード上の電源配線との電気的接続を切り離
すことができる。With the configuration of the common power supply wiring on the probe card as described above, when a negative high voltage of -20 V is applied to the two power supply pads for a defective chip, it becomes a non-defective chip. On the other hand, both of the two first and second electrodes 2 and 3 are set to 0V, or a negative high voltage of -20V is applied to one and 0V is applied to the other, so that The internal circuit and the power supply wiring on the probe card are retained, and the electrical connection between the internal circuit and the power supply wiring on the probe card can be disconnected only for the defective chip.
【００３９】さらに内部回路に電源が供給されない場合
に入力端子が電気的にフローティング状態になるように
予め設計しておくことにより、集積回路チップ１内の入
力信号配線とプローブカード上の入力信号配線との電気
的接続を切り離すことができる。Further, the input signal wiring in the integrated circuit chip 1 and the input signal wiring on the probe card are designed by predesigning the input terminals to be in an electrically floating state when power is not supplied to the internal circuit. The electrical connection with can be disconnected.
【００４０】集積回路チップ１の２個の第１及び第２の
電極２，３に電源電圧を印加するために用いられるプロ
ーブカードの説明をする。図３は本発明におけるプロー
ブカードの構成の説明図である。図３において、３１は
半導体ウエハ、１は半導体ウエハ３１上にマトリクス状
に形成された集積回路チップ、３３はプローブカード
（図示せず）上のバンプ電極、３４はテスタの第１の電
源（図示せず）に接続されたプローブカード上の配線、
３５はテスタの第２の電源（図示せず）に接続されたプ
ローブカード上の配線、３６はテスタの第１の入力信号
源（図示せず）に接続されたプローブカード上の配線、
３７はテスタの第２の入力信号源（図示せず）に接続さ
れたプローブカード上の配線である。A probe card used for applying a power supply voltage to the two first and second electrodes 2 and 3 of the integrated circuit chip 1 will be described. FIG. 3 is an explanatory diagram of the configuration of the probe card according to the present invention. In FIG. 3, 31 is a semiconductor wafer, 1 is an integrated circuit chip formed on the semiconductor wafer 31 in a matrix, 33 is a bump electrode on a probe card (not shown), and 34 is a first power source of the tester (see FIG. Wiring on the probe card connected to (not shown),
35 is wiring on the probe card connected to the second power supply (not shown) of the tester, 36 is wiring on the probe card connected to the first input signal source (not shown) of the tester,
Reference numeral 37 is a wiring on the probe card connected to a second input signal source (not shown) of the tester.
【００４１】この構成においては、プローブカード上の
各バンプ電極３３への配線を、テスタの第１の電源に接
続された配線３４は横１行ずつ独立させて配線し、また
テスタの第２の電源に接続された配線３５は縦１列ずつ
独立させて配線する。そして各集積回路チップ１に設け
られた２個の第１及び第２の電極２，３の一方はテスタ
の第１の電源に接続された横方向に延びる１本の共通の
配線３４にそれぞれ独立に接続し、他方はテスタの第２
の電源に接続された縦方向に延びる１本の共通の配線３
５にそれぞれと独立して接続する。テスタの入力信号源
に接続された配線３６，３７、テスタのグランドに接続
された配線（図示せず）は全ての集積回路チップ１に対
して共通とする。In this configuration, the wiring to each bump electrode 33 on the probe card is independently wired laterally for each wiring 34 connected to the first power source of the tester, and the second wiring of the tester. The wirings 35 connected to the power supply are individually wired in vertical columns. Then, one of the two first and second electrodes 2 and 3 provided on each integrated circuit chip 1 is independent of one common wiring 34 extending in the lateral direction and connected to the first power source of the tester. To the second of the tester
One common wire 3 extending in the vertical direction connected to the power supply of
Connect to 5 independently. The wirings 36 and 37 connected to the input signal source of the tester and the wiring (not shown) connected to the ground of the tester are common to all integrated circuit chips 1.
【００４２】次に、検査の要領について説明する。Next, the procedure of the inspection will be described.
【００４３】まず、プローブ検査後、従来の技術で説明
した方法により、半導体ウエハ３１上の集積回路チップ
の第１及び第２の電極２，３にプローブカードのバンプ
電極３３を接続する。これにより集積回路チップ１の第
１の電極２にはテスタの第１の電源に接続された配線３
４を、集積回路チップ１の第２の電極３にはテスタの第
２の電源に接続された配線３５を、入力端子には入力信
号源に接続された配線３６及び３７、出力端子にはテス
タの出力信号検出器に接続された配線をバンプ電極３３
を通じて接続する。First, after the probe inspection, the bump electrodes 33 of the probe card are connected to the first and second electrodes 2 and 3 of the integrated circuit chip on the semiconductor wafer 31 by the method described in the prior art. As a result, the wiring 3 connected to the first power source of the tester is connected to the first electrode 2 of the integrated circuit chip 1.
4, a wiring 35 connected to the second power source of the tester on the second electrode 3 of the integrated circuit chip 1, wirings 36 and 37 connected to the input signal source on the input terminal, and a tester on the output terminal. The wiring connected to the output signal detector of the bump electrode 33
Connect through.
【００４４】この後、この半導体ウエハ３１を昇温し、
バーンインのための電圧を印加する。このときプローブ
検査時に発見された不良チップに対しては、プローブカ
ード上で横方向に延びるテスタの第１の電極２に接続さ
れた配線３４及びプローブカード上で縦方向に延びるテ
スタの第２の電極３に接続された配線３５の両者とも先
に述べた負の高電圧−２０Ｖを印加する。それ以外の電
源電圧は０Ｖに固定する。Thereafter, the temperature of the semiconductor wafer 31 is raised,
Apply a voltage for burn-in. At this time, with respect to the defective chip found in the probe inspection, the wiring 34 connected to the first electrode 2 of the tester extending in the lateral direction on the probe card and the second wire of the tester extending in the vertical direction on the probe card. Both of the wirings 35 connected to the electrodes 3 are applied with the above-mentioned negative high voltage -20V. The other power supply voltage is fixed at 0V.
【００４５】これにより、不良チップに対しては図１に
示した第１及び第２の電極２，３と内部回路の間のヒュ
ーズ９に大電流を流して溶断し、電源配線と不良チップ
の内部回路との電気的接続を切り離す。これによってバ
ーンイン前に存在する不良チップをバーンインから除去
することが可能となる。ヒューズ９を溶断することによ
り、不良チップが共通化された電源配線を通じて他の集
積回路チップ１のバーンインあるいは検査に電気的に影
響を与えることはなくなる。また不良チップには電源が
供給されなくなるため、電流による不良チップやプロー
ブカード上の電源配線の発熱もなく、発熱による温度上
昇により他の集積回路チップ１のバーンインあるいは検
査に影響を与えることもなくなる。このためプローブ検
査時の良品チップに対してはウエハ状態での一括バーン
インあるいは検査を、電源を共通化したプローブカード
を用いて低コストで問題なく実行することが可能とな
る。As a result, for a defective chip, a large current is caused to flow through the fuse 9 between the first and second electrodes 2 and 3 and the internal circuit shown in FIG. Disconnect electrical connection to internal circuits. This makes it possible to remove defective chips existing before burn-in from burn-in. By blowing the fuse 9, the defective chip does not electrically affect burn-in or inspection of another integrated circuit chip 1 through the common power supply wiring. Further, since the defective chip is not supplied with power, the defective chip and the power supply wiring on the probe card do not generate heat due to the current, and the temperature rise due to the heat generation does not affect burn-in or inspection of other integrated circuit chips 1. . For this reason, it becomes possible to perform batch burn-in or inspection in a wafer state on a non-defective chip at the time of probe inspection at low cost without any problem by using a probe card having a common power supply.
【００４６】また、予め設計しておいた機能により、不
良チップの入力端子が電気的にフローティング状態とな
り、集積回路チップ１内部の入力信号配線とプローブカ
ード上の共通化された入力信号配線の電気的接続が切り
離される。これにより、不良チップ中の入力信号配線と
他の配線のショートにより、プローブカード上の共通化
された入力信号配線の信号が異常になることを避けられ
る。これによりプローブカード上で入力信号配線を共通
とする他の良品チップに対しては正常な入力信号が供給
されることになり、正常なバーンインあるいは検査が可
能となる。Further, due to the function designed in advance, the input terminals of the defective chip are brought into an electrically floating state, so that the input signal wiring inside the integrated circuit chip 1 and the common input signal wiring on the probe card are electrically connected. The physical connection is disconnected. As a result, it is possible to prevent the signal of the common input signal wiring on the probe card from becoming abnormal due to a short circuit between the input signal wiring in the defective chip and another wiring. As a result, a normal input signal is supplied to other non-defective chips having the same input signal wiring on the probe card, and normal burn-in or inspection is possible.
【００４７】このとき、不良チップと同じ横方向及び縦
方向にあった良品チップには２個の第１及び第２の電極
２，３のうち１個のみが負の高電圧となり、他の１個は
０Ｖに固定される。先に述べたように、この場合には集
積回路チップ１内の２個の第１及び第２の電極２，３の
間にある抵抗線７の作用により、ヒューズ９に流れる電
流値は不良チップに対する値の約半分になり、ヒューズ
９は溶断に至らない。このため、不良チップ内部のヒュ
ーズ９を溶断する操作によって、良品チップと電源配線
の接続が切断されることはない。At this time, only one of the two first and second electrodes 2 and 3 has a negative high voltage in the non-defective chip which was in the same horizontal and vertical directions as the defective chip, and the other one has a negative voltage. The number is fixed at 0V. As described above, in this case, due to the action of the resistance wire 7 between the two first and second electrodes 2 and 3 in the integrated circuit chip 1, the value of the current flowing through the fuse 9 is a defective chip. To about half, and the fuse 9 does not blow. Therefore, the operation of blowing the fuse 9 inside the defective chip does not disconnect the non-defective chip from the power supply wiring.
【００４８】バーンイン中に発生した不良チップは、バ
ーンイン中に定期的に検査を行なうことにより発見す
る。バーンイン中に発見された不良チップに対しては、
プローブ検査時に発見された不良チップに対するのと同
様に、テスタの第１の電源に接続された配線３４及び第
２の電源に接続された配線３５の両者とも負の高電圧を
印加し、他の配線を０Ｖに固定する。これによりバーン
イン中に発生した不良チップと電源配線との電気的接続
を切り離し、バーンイン中に発生した不良チップを除去
する。このようにして良品チップに対してウエハ状態で
の一括バーンインを正常に実行できる。Defective chips generated during burn-in are found by regularly inspecting during burn-in. For defective chips found during burn-in,
Similarly to the case of a defective chip found at the time of probe inspection, a negative high voltage is applied to both the wiring 34 connected to the first power supply and the wiring 35 connected to the second power supply of the tester, and Fix the wiring to 0V. As a result, the electrical connection between the defective chip generated during burn-in and the power supply wiring is cut off, and the defective chip generated during burn-in is removed. In this way, the batch burn-in in the wafer state can be normally performed on the good chips.
【００４９】[0049]
【発明の効果】以上のように本発明によれば、半導体ウ
エハ上の各集積回路チップに第１及び第２の電極を設
け、これら第１及び第２の電極と内部回路への配線の途
中にヒューズを設ける。不良チップに対しては、２個の
第１及び第２の電極の両者に入力許容範囲外の電圧を供
給してヒューズを切断し、内部回路への電源供給を停止
するようにした。したがって、半導体ウエハ上に形成さ
れた集積回路チップに対してウエハ状態で一括バーンイ
ンを実行する際、検査時あるいはバーンイン時に発見さ
れた不良チップを共に除去して、良品チップに対しての
み正常にバーンインを行なうことが可能である。このと
き、特にプローブカードの配線量の増大、あるいはテス
タの電源や入力信号源の個数の増大による検査コストの
上昇を伴うことはない。このため、市場における製品の
信頼性の向上を低コストで実現できる。As described above, according to the present invention, the first and second electrodes are provided on each integrated circuit chip on the semiconductor wafer, and these first and second electrodes are connected to the internal circuit on the way. Install a fuse in. For a defective chip, a voltage outside the allowable input range is supplied to both of the two first and second electrodes to blow the fuse so that power supply to the internal circuit is stopped. Therefore, when performing batch burn-in on an integrated circuit chip formed on a semiconductor wafer in a wafer state, defective chips found at the time of inspection or burn-in are removed together, and normal burn-in is performed only on good chips. It is possible to At this time, there is no particular increase in the inspection cost due to an increase in the amount of wiring of the probe card or an increase in the number of power sources or input signal sources of the tester. Therefore, the reliability of the product in the market can be improved at low cost.
【図１】本発明の実施の形態に係る半導体集積回路装置
の電源配線構成図である。FIG. 1 is a power supply wiring configuration diagram of a semiconductor integrated circuit device according to an embodiment of the present invention.
【図２】集積回路チップの第１及び第２の電極に負の高
電圧を印加した場合の内部回路中の電流経路の説明図で
ある。FIG. 2 is an explanatory diagram of current paths in an internal circuit when a negative high voltage is applied to first and second electrodes of an integrated circuit chip.
【図３】薄膜型プローブカードの構成図である。FIG. 3 is a configuration diagram of a thin film type probe card.
【図４】（ａ）は従来の半導体ウエハと薄膜型プローブ
カードの接続状態を示す斜視図、（ｂ）はその要部を拡
大して示す断面図である。FIG. 4A is a perspective view showing a connection state between a conventional semiconductor wafer and a thin film type probe card, and FIG. 4B is an enlarged sectional view showing a main part thereof.
１ 集積回路チップ ２ 第１の電極 ３ 第２の電極 ４ 配線 ５ 導電線 ６ Ａｌ配線（分岐線） ７ 抵抗線（分岐線） ８ Ａｌ配線（分岐線） ９ ヒューズ（分岐線） ３１ 半導体ウエハ Ａ 半導体集積回路装置 1 integrated circuit chip 2 First electrode 3 Second electrode 4 wiring 5 conductive wire 6 Al wiring (branch line) 7 Resistance line (branch line) 8 Al wiring (branch line) 9 Fuse (branch line) 31 Semiconductor wafer A semiconductor integrated circuit device
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 21/66 Ｇ０１Ｒ 31/28 Ｕ 27/04 Ｙ (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/822 G01R 31/26 G01R 31/28 H01L 21/326 H01L 21/66 H01L 27/04 ─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl. 7 identification code FI H01L 21/66 G01R 31/28 U 27/04 Y (58) Fields investigated (Int.Cl. 7 , DB name) H01L 21 / 822 G01R 31/26 G01R 31/28 H01L 21/326 H01L 21/66 H01L 27/04
Claims (5)
１及び第２の電極と、内部回路に接続された配線とが設
けられ、 前記第１及び第２の電極と配線とは、三方向に分岐して
延びる３本の分岐線からなる導電線の各分岐線にそれぞ
れ接続され、 前記配線に接続された分岐線は、ヒューズで構成され、 前記第１及び第２の電極に接続された２本の分岐線は共
に、少なくとも一部が抵抗線で構成され ていることを特
徴とする半導体集積回路装置。1. An integrated circuit chip is provided with first and second electrodes for supplying a power supply voltage and wiring connected to an internal circuit, and the first and second electrodes and wiring are are connected to each branch line of the conductive line formed of three branch lines extending branches to the direction, connected to the branch lines to the wiring is composed of a fuse connected to said first and second electrodes The two branch lines are the same
In addition, at least a part of the semiconductor integrated circuit device is configured by a resistance wire .
れた請求項１記載の半導体集積回路装置の検査方法であ
って、 前記各半導体集積回路装置のうち横方向に並ぶ各半導体
集積回路装置の各々の第１の電極に共通の配線を介して
電源電圧を供給するとともに、前記各半導体集積回路装
置のうち縦方向に並ぶ各半導体集積回路装置の各々の第
２の電極に共通の配線を介して電源電圧を供給して各半
導体集積回路装置の良否を判定する工程と、 前記各半導体集積回路装置のうち不良と判定された半導
体集積回路装置の第１及び第２の電極に対し、各々の共
通の配線を介して同時に入力許容範囲外の電源電圧を印
加することにより、前記不良と判定された半導体集積回
路装置の第１及び第２の電極と内部回路とを接続する導
電線のヒューズを切断する工程とを備えていることを特
徴とする半導体集積回路装置の検査方法。2. A testing method on a semiconductor wafer matrix which is formed in claim 1 Symbol mounting of the semiconductor integrated circuit device, of each of the semiconductor integrated circuit device arranged in the horizontal direction of the semiconductor integrated circuit device A power supply voltage is supplied to each of the first electrodes through a common wiring, and a wiring that is common to the second electrodes of each of the semiconductor integrated circuit devices arranged in the vertical direction among the semiconductor integrated circuit devices. A power supply voltage is supplied to determine whether each semiconductor integrated circuit device is good or bad, and the first and second electrodes of the semiconductor integrated circuit device that are determined to be defective among the semiconductor integrated circuit devices By simultaneously applying the power supply voltage outside the allowable input range through the common wiring, the fuse of the conductive line connecting the first and second electrodes of the semiconductor integrated circuit device determined to be defective to the internal circuit is removed. Cutting A method of inspecting a semiconductor integrated circuit device characterized by and a that step.
第１及び第２の電極と配線を共通とする良好な半導体集
積回路装置に対し、第１及び第２の電極の一方に入力許
容範囲外の電源電圧を供給し、かつ第１及び第２の電極
の他方に入力許容範囲内の電源電圧を供給した場合に、
前記良好な半導体集積回路装置の第１及び第２の電極と
内部回路との接続を保持することを特徴とする請求項２
記載の半導体集積回路装置の検査方法。3. An allowable input range for one of the first and second electrodes for a good semiconductor integrated circuit device having a common wiring with the first and second electrodes of the semiconductor integrated circuit device determined to be defective. When the external power supply voltage is supplied and the power supply voltage within the input allowable range is supplied to the other of the first and second electrodes,
Claim 2, characterized in that for holding the connection between the first and second electrodes and the internal circuitry of the good semiconductor integrated circuit device
A method for inspecting a semiconductor integrated circuit device as described above.
第１及び第２の電極と内部回路とを接続する導電線のヒ
ューズが切断された際、入力端子を電気的にフローティ
ング状態にすることを特徴とする請求項２記載の半導体
集積回路装置の検査方法。4. When the fuse of the conductive wire connecting the first and second electrodes of the semiconductor integrated circuit device which has been determined to be defective and the internal circuit is blown, the input terminal is brought into an electrically floating state. The method for inspecting a semiconductor integrated circuit device according to claim 2 .
第１及び第２の電極に供給される入力許容範囲外の電源
電圧が、負の電圧であることを特徴とする請求項２記載
の半導体集積回路装置の検査方法。5. The first and the allowable input range of the power supply voltage supplied to the second electrode of the defective judged semiconductor integrated circuit device, according to claim 2, characterized in that the negative voltage Inspection method of semiconductor integrated circuit device.
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