JP3674052B2

JP3674052B2 - IC wafer and burn-in method using the same

Info

Publication number: JP3674052B2
Application number: JP16183594A
Authority: JP
Inventors: 昌司神田; 裕藤本
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1994-07-14
Filing date: 1994-07-14
Publication date: 2005-07-20
Anticipated expiration: 2020-07-20
Also published as: JPH0831889A

Description

【０００１】
【産業上の利用分野】
本発明は、ウェハー状態でバーンインするためのＩＣウェハおよびそれを用いたバーンイン方法に関する。
【０００２】
【従来の技術】
従来、ＩＣチップに対するバーンイン（ウェハ状態のＩＣチップに対して温度と電圧によるストレスを意図的に与えて初期故障を除くようにすること）のスクリーニング試験は、同一ウエハ上に形成された多数のＩＣチップ毎にプローブピンを立てて電力を供給して試験をする方法、あるいは各ＩＣチップ毎にスクライビングを施した後にパッケージングを施して、その後にリードピンから電力を供給してスクリーニング試験をする方法がとられている。
【０００３】
しかしながら、このようにＩＣチップ毎に行う方法は、手数が複雑であり、しかも試験工数を多く取る。
これに対し、ウェハー状態の複数のＩＣチップに同時にバーンインするようにしたものが、特開平６ー６９２９８号公報等に記載されている。このものにおいては、各ＩＣチップに電源線、接地線等の配線を行い、全ＩＣチップに並列に電源を供給して、同時にバーンインするようにしたものである。
【０００４】
【発明が解決しようとする課題】
しかしながら、そのように全ＩＣチップに並列に電源を供給する場合、配線抵抗が高いかまたは個々のＩＣチップの消費電流が多いと、場合によってはＩＣウェハのコネクタとの接触部分から見て１番近いＩＣチップと１番遠いＩＣチップで数ボルトの電圧降下が発生し、全ＩＣチップに同一条件でバーンインを行うことができなくなるという問題がある。
【０００５】
例えば、１番近いＩＣチップと１番遠いＩＣチップ間に配線の抵抗およびそれに流れる電流から２〜３Ｖの電圧降下が生じたとすると、その配線には他に十数チップから数十チップが接続されるため、その電圧降下はかなり大きくなり、遠い部分のＩＣチップに対してはバーンインができなくなる。
本発明は上記問題に鑑みてなされたもので、ＩＣチップ全体に対して十分な電源供給を行い、複数のＩＣチップの同時バーンインを確実に行えるようにすることを目的とする。
【０００６】
【課題を解決するための手段】
本発明は上記目的を達成するため、請求項１に記載の発明においては、ウェハ基板（１０）に形成された複数のＩＣチップ（４）と、前記複数のＩＣチップ（４）の表面に形成された保護膜（１２）と、前記複数のＩＣチップ（４）のそれぞれの保護膜（１２）を含む領域上に形成され、前記複数のＩＣチップ（４）のそれぞれにバーンイン用の電圧を同時に印加するための配線パターン（２ａ、３ａ）とを備え、前記複数のＩＣチップ（４）のそれぞれの保護膜を含む領域上に形成された配線パターン（２ａ、３ａ）は、電源線（２ａ）とグランド線（３ａ）の２本のみであり、前記複数のＩＣチップ（４）のそれぞれは、内部に形成された回路素子に電源供給を行うための電源パッド（５）およびグランドパッド（５ａ）を有しており、前記複数のＩＣチップ（４）のそれぞれにおいて、前記電源パッド（５）と電気的に接続される第１のバーンイン専用パッド（６）および前記グランドパッド（５ａ）と電気的に接続される第２のバーンイン専用パッド（６ａ）が前記ウェハ基板（１０）上に形成され、前記保護膜（１２）に形成されたコンタクト穴（９）により、前記電源線（２ａ）と前記第１のバーンイン専用パッド（６）および前記グランド線（３ａ）と前記第２のバーンイン専用パッド（６ａ）が電気的に接続されており、前記電源線（２ａ）は前記第１のバーンイン専用パッド（６）を完全に覆う幅で形成され、前記グランド線（３ａ）は前記第２のバーンイン専用パッド（６ａ）を完全に覆う幅で形成されていることを特徴としている。
【０００７】
請求項２に記載の発明では、請求項１に記載の発明において、前記電源線（２ａ）とグランド線（３ａ）は、前記ウェハ基板（１０）上の所定領域に形成された電源入力端子（２）とグランド端子（３）にそれぞれが接続されていることを特徴としている。
【０００８】
請求項３に記載の発明では、請求項１又は２に記載の発明において、前記複数のＩＣチップ（４）のそれぞれは、前記配線パターン（２ａ、３ａ）からのバーンイン用の電圧を受けてバーンインを行うバーンイン回路（２００）を有し、このバーンイン回路（２００）は、リセット信号を出力するパワーオンリセット回路（２３）を備え、前記リセット信号の出力後に前記バーンインを開始することを特徴としている。
請求項４に記載の発明では、請求項３に記載の発明において、前記バーンイン回路（２００）は、前記バーンイン用の電圧の供給とは別に前記電源線（２ａ）から前記保護膜（１２）に形成されたコンタクト穴を介し入力された信号と、前記パワーオンリセット回路（２３）からの前記リセット信号の出力後の信号とのアンド論理をとるアンドゲート（２４）を有し、このアンドゲート（２４）から出力される信号により前記バーンインを開始することを特徴とする。
【０００９】
請求項５に記載の発明においては、内部に形成された回路素子に電源供給を行うための電源パッド（５）およびグランドパッド（５ａ）を有するＩＣチップ（４）がウェハ基板（１０）に複数形成され、それぞれのＩＣチップ（４）において、前記電源パッド（５）と電気的に接続される第１のバーンイン専用パッド（６）および前記グランドパッド（５ａ）と電気的に接続される第２のバーンイン専用パッド（６ａ）が前記ウェハ基板（１０）上に形成されたＩＣウェハ（１）を用意する工程と、前記複数のＩＣチップ（４）の表面に保護膜（１２）を形成する工程と、前記複数のＩＣチップ（４）のそれぞれの保護膜（１２）を含む領域上に、前記複数のＩＣチップ（４）のそれぞれにバーンイン用の電圧を同時に印加するための配線パターン（２ａ、３ａ）を形成する工程と、前記配線パターン（２ａ、３ａ）に電圧を印加して前記複数のＩＣチップ（４）のバーンインを同時に行う工程とを有し、前記配線パターン（２ａ、３ａ）を形成する工程は、前記複数のＩＣチップ（４）のそれぞれの保護膜（１２）を含む領域上に形成する配線パターン（２ａ、３ａ）として、電源線（３ａ）とグランド線（３ａ）の２本のみを形成する工程であり、前記配線パターン（２ａ、３ａ）を形成する工程は、前記複数のＩＣチップ（４）のそれぞれにおいて、前記電源線（５）と前記第１のバーンイン専用パッド（６）および前記グランド線（５ａ）と前記第２のバーンイン専用パッド（６ａ）が電気的に接続されるようにするためのコンタクト穴（９）を前記保護膜（１２）に形成する工程を含み、前記電源線（５）を前記第１のバーンイン専用パッド（６）を完全に覆う幅で形成し、前記グランド線（５ａ）を前記第２のバーンイン専用パッド（６ａ）を完全に覆う幅で形成することを特徴としている。
【００１１】
請求項６に記載の発明では、請求項５に記載の発明において、前記バーンインを行った後、前記配線パターン（２ａ、３ａ）を除去する工程を有することを特徴としている。
なお、上記各手段のカッコ内の符号は、後述する実施例記載の具体的手段との
対応関係を示すものである。
【００１２】
【発明の作用効果】
請求項１乃至４に記載の発明においては、表面に保護膜が形成された複数のＩＣチップのそれぞれの保護膜を含む領域上に、複数のＩＣチップのそれぞれにバーンイン用の電圧を同時に印加するための配線パターンが形成されている。また、複数のＩＣチップのそれぞれの保護膜を含む領域上に形成された配線パターンを、電源線とグランド線の２本のみとしている。従って、複数のＩＣチップの表面に形成される保護膜の領域を利用しバーンイン用の配線パターンとして電源線とグランド線の２本のみを形成しているから、太い配線パターンを形成でき、電源配線の抵抗を極めて低く設定できる。その結果、１番近いＩＣチップと１番遠いＩＣチップ間の電圧降下を低く抑えることができ、複数のＩＣチップ全体に対して十分な電源供給を行い、それらの同時バーンインを確実に行うことができる。
【００１３】
また、請求項５、６に記載の発明においては、上記したようなＩＣウェハを用いてバーンインを行うことができる。
【００１４】
【実施例】
以下、本発明を図に示す実施例について説明する。
図１はバーンイン専用加工を施したＩＣウェハをパターン面から見た図、図２は図１中のＡ部の拡大図である。
ＩＣウェハ１には、同一の半導体基板（ウェハ基板）上にＩＣ素子が形成された多数のＩＣチップ４が形成されており、このＩＣウェハ１上に電力入力端子を構成する電源パッド２およびグランド端子を構成するグランドパッド３が形成されている。各ＩＣチップ４上には、電源パッド２、グランドパッド３と接続される電源線２ａ、グランド線３ａが形成されている。これらの電源パッド２、グランドパッド３、電源線２ａ、グランド線３ａはＡｌパターンとして形成されている。
【００１５】
図３は図２中のＢ部の拡大図、図４は図３のＣ−Ｃ’部の断面図である。
ウェハ基板１０にはＭＯＳトランジスタ等の回路素子が形成されており、この回路素子はＩＣチップ用電源パッド５からＡｌ配線８を介して電源供給を受けるように構成されている。また、ウェハ基板１０上には、バーンイン専用パッド６およびヒューズ７が形成されており、バーンイン専用パッド６はＩＣチップ用電源パッド５とヒューズ７を介して電気的に接続されている。
【００１６】
また、それらの上には、第１の保護膜としての窒化膜１１、第２の保護膜としてのポリイミド膜（以下、ＰＩＱという）１２が形成されている。
ＰＩＱ１２にはバーンイン用のコンタクト穴９が形成されており、このコンタクト穴９のバーンイン専用パッド６上に電源線２ａが形成されている。この電源線２ａ、およびバーンイン専用パッド６のうちのＰＩＱ１２にて覆われていない部分は、バーンイン後エッチング除去される。この後、ＩＣチップ用電源パッド５上のＰＩＱ１２にコンタクト穴が形成され、これにＩＣチップ４の通常動作用の電極が形成される。
【００１７】
なお、図３、図４はＩＣチップ４の電源側を示すものであるが、グランド側においても同様の構成であり、この場合にはバーンイン専用パッド上にグランド線３ａが形成されている。
上記構成によれば、同一の半導体基板上に形成された多数のＩＣチップ４に、少なくとも並列に電力を供給する電源線２ａおよびグランド線３ａの配線パターンがＩＣウェハ４の保護膜上に形成されている。従って、チップサイズのほぼ２分の１の幅といった太い配線パターンを形成でき、また膜厚もＩＣウェハの配線パターンの膜厚に制限されず自由に設定できるため、電源配線の抵抗を極めて低く設定できる。このため、１番近いＩＣチップと１番遠いＩＣチップ間の電圧降下を低く抑えることができ、複数のＩＣチップ全体に対して十分な電源供給を行い、それらの同時バーンインを確実に行うことができる。
【００１８】
上記のＩＣウェハ１を用いてバーンインを行う場合には、図５に示す装置により行う。
この図５において、上記バーンイン専用加工を施したＩＣウエハ１は、ハウジング１３に複数枚セッティングされる。ハウジング１３の各ＩＣウェハ収納部分の上下には、電源コネクタ１７とグランドコネクタ１８が設けられており、ハウジング１３にＩＣウェハ１がセッティングされることにより、各ＩＣウェハ１上の電源パッド２、グランドパッド３が、電源コネクタ１７とグランドコネクタ１８と接触するように構成されている。
【００１９】
従って、給電装置１４からの電源が、電源配線１５、グランド配線１６、ハウジング１３の電源コネクタ１７、グランドコネクタ１８を介し、複数枚のＩＣウェハに同時に供給され、バーンインが行われる。
また、それぞれのＩＣチップ４内には、図６に示すように、ＭＯＳトランジスタ等の回路素子１００とともに、バーンインを行うためのバーンイン専用回路２００が形成されている。このバーンイン専用回路２００は、ＩＣチップ４上に形成された電源線２ａ、グランド線３ａにより、それぞれのバーンイン専用パッド６、６ａを介して電源供給を受けて作動状態になり、バーンインを行うものである。また、回路素子１００へは、バーンイン専用パッド６、ヒューズ７、ＩＣチップ用電源パッド５を介して電源供給される。なお、回路素子１００のグランド側は、ＩＣチップ用グランドパッド５ａ、バーンイン専用パッド６ａを介し、グランド線３ａと接続されている。
【００２０】
従って、このバーンイン専用回路２００には、バーンイン時には電源線２ａ、グランド線３ａよりバーンイン専用パッド６、６ａを介して電源供給を受け、また通常の作動時には、ＩＣチップ用電源パッド５、ＩＣチップ用グランドパッド５ａから電源供給を受けるようになっている。
また、バーンイン専用回路２００には、ＩＣチップ４の所定の箇所に設けられたコンタクトホールを介しバーンイン専用パッド６ｂが形成されており、電源線２ａよりバーンイン専用パッド６ｂを介して電気的に接続されている。この電気接続は、後述するようにバーンイン後に電源線２ａがエッチング除去されるため、その時点でオープン状態となる。
【００２１】
このバーンイン専用回路２００の具体的な構成を図７に示す。
バーンイン専用回路２００は、発振回路２０、分周回路２１、プログラマブルロジックアレイ回路（ＰＬＡ）２２等から構成されている。バーンイン時に、電源線２ａ、グランド線３ａより電源供給を受けると、このバーンイン専用回路２００が動作を開始し、パワーオンリセット回路（ＰＯＲ）２３からリセット信号（一定時間ローレベルの信号）が出力される。このリセット信号出力後のハイレベル信号および電源線２ａからバーンイン専用パッド６ｂを介した信号のアンド論理により、ＡＮＤゲート２４よりハイレベル信号が出力され、発振回路２０が発振作動する。
【００２２】
この発振回路２０からの発振出力を分周回路２１にて分周し、この分周出力がＰＬＡ２２に入力される。ＰＬＡ２２は、分周回路２１からの分周出力によりクロック信号（ＣＬＫ）とテスト信号（ＴＥＳＴ）を、トライステートバッファ（バーンイン時にはＡＮＤゲート２４からのハイレベル信号により信号通過状態となっている）２５を介し出力する。
【００２３】
これらの信号はＩＣチップ４内の各素子に至る信号線（図に示す保護回路３０ａ、３０ｂとＮＯＴゲート３０ｃ、３０ｄのそれぞれの間）より信号入力される。ＩＣチップ４内の各素子は、テスト信号を受けてテストモードに入り、クロック信号を受けてテスト動作を行う。この種のテスト動作については従来周知のことであるので、その説明を省略する。なお、テストのための信号としては、上記に加えて他のテスト用信号を用いるようにしてもよい。
【００２４】
また、バーンイン終了後は、後述するように電源線２ａが除去されるため、バーンイン専用パッド６ｂを介した電気接続がなくなる。従って、通常のＩＣチップ４の動作時に電源供給されても、ＡＮＤゲート２４の出力がローレベルになるため、発振回路２０は発振動作を行わない。また、またトライステートバッファ２５はハイインピーダンス状態になるため、通常動作時にはバーンイン専用回路２００はＩＣチップ４内の回路素子１００と分離される。
【００２５】
次に、バーンインを行う手順について説明する。図８にその手順を示す。
まず、ウェハ基板１０に素子を形成し、ＩＣチップ用電源パッド５、バーンイン専用パッド６、ヒューズ７および第１の窒化膜１１等を形成した状態のＩＣウェハ１を用意する。そして、このＩＣウェハ１に対してウェハ検査を行う。このウェハ検査は、通常行われるものであり、この検査にて不良チップとされたものについては、ヒューズ７をレーザカッター、レーザートリミング等で切断しておく。従って、このウェハ検査にて良品とされたチップに対してのみバーインが行われることになる。なお、保護膜が１層のみのＩＣチップの場合には、保護膜なしの状態にて上記ウェハ検査が行われる。
【００２６】
次に、第２の保護膜としてのＰＩＱ１２を形成し、バーンイン専用パッド６に対するコンタクト９の孔開けを行う。この孔開けは、マスキング、露光、エッチングの工程により行う。そして、Ａｌを全面に蒸着し、マスキング、露光、エッチングの工程を行い、電源パッド２、グランドパッド３、電源線２ａ、グランド線３ａのＡｌ配線パターンを形成する。
【００２７】
この状態のＩＣウェハを図５に示すハウジング１３にセッティングして上述したバーンインを行う。すなわち、ハウジング１３にＩＣウェハ１をセッティングすることにより、給電装置１４から、電源配線１５、グランド配線１６、電源コネクタ１７、グランドコネクタ１８を介し、各ＩＣウェハに電源供給される。この状態で恒温槽（１２０°Ｃ〜１５０°Ｃ）にハウジング１３を入れバーンインを行う。また、このバーンインにおいて、各ＩＣチップ４に印加する電圧は、５Ｖ作動のＩＣチップに対し、例えば６〜９Ｖの電圧である。
【００２８】
このバーンインにおいて、消費電流が多い不良チップが含まれているとその不良チップに電流が集中し、過大電流によってその不良チップのヒューズ７が溶断される。
バーンイン終了後に、上記Ａｌのパターンである電源パッド２、グランドパッド３、電源線２ａ、グランド線３ａをエッチングで除去する。その際バーンイン専用パッド６、６ａ、６ｂはＡｌにて形成されているため、ＰＩＱ１２にて覆われていない部分も同時に除去される。
【００２９】
次に、ＩＣチップ用電源パッド５、５ａに対するコンタクト穴を開け、このコンタクト穴からテスタ検査を行い不良チップを選別する。不良チップに対してはインキング等を行い除去する。その後、ダイシングを施し、良品チップのみを組み付ける。
なお、バーンイン専用パッド６、６ａは、ＩＣチップ用電源パッド５、グランドパッド５ａのそれぞれに対して設けられている。これは、バーンイン専用パッド６、６ａを設けずにＩＣチップ用電源パッド５、グランドパッド５ａに対して孔開けを行い配線パターン２ａ、３ａを形成すると、バーンイン後にエッチング等で配線パターン２ａ、３ａを除去する際に、一緒にＩＣチップ用電源パッド５、グランドパッド５ａが除去されてしまい、製品へのボンディングが不可になるのを防ぐためである。従って、配線パターン２ａ、３ａのみを選択的に除去できる場合には、バーンイン専用パッド６、６ａを設ける必要はない。
【００３０】
また、電源パッド２、グランドパッド３、電源線２ａ、グランド線３ａのＡｌ配線パターンおよびバーンイン専用パッド６、６ａ、６ｂは、製品としてじゃまにならなければエッチング除去せずにそのまま残しておいてもよい。但し、バーンイン後に、バーンイン専用回路２００の動作を行わせないようにするため、電源線２ａからバーンイン専用パッド６ａに至る線については除去もしくは切断しておく必要がある。
【００３１】
また、配線パターン２ａ、３ａの形成は、金属導体の蒸着、マスキング、露光、エッチングの各工程を順次行うホトエッチングが用いられる。しかし、該方法に限らず陽極酸化法、リフトオフ法、プラズマエッチング法等を用いて形成するようにしてもよい。また、金属導体としてはＡｌ−Ｓｉ、Ａｕその他ＩＣチップを作成する場合の配線パターンと同一材料を用いるとができる。さらに、配線パターン材料として金属箔パターンを貼り付けて形成する方法や、導電性ペーストで形成する方法も使用しうる。この場合は、配線パターンの除去を有機溶剤等で除去できるため、マスキング、露光、エッチングの各工程は必要なくなる。
【図面の簡単な説明】
【図１】本発明の実施例を示す、バーンイン専用加工を施したＩＣウェハをパターン面から見た図である。
【図２】図１中のＡ部の拡大図である。
【図３】図２中のＢ部の拡大図である。
【図４】図３のＣ−Ｃ’断面図である。
【図５】バーンインを行う装置の構成図である。
【図６】ＩＣチップ内の電気的な構成を示す構成図である。
【図７】バーンイン専用回路の具体的構成を示す回路図である。
【図８】バーンインを行う手順を示す工程図である。
【符号の説明】
１ＩＣウェハ
２電源パッド
２ａ電源線
３グランドパッド
３ａグランド線
４ＩＣチップ
５ＩＣチップ用電源パッド
５ａグランド用パッド
６、６ａ、６ｂバーンイン専用パッド
７ヒューズ
９コンタクト穴
１０ウェハ基板
１２保護膜としてのポリイミド膜
１００回路素子
２００バーンイン専用回路[0001]
[Industrial application fields]
The present invention relates to an IC wafer for burn-in in a wafer state and a burn-in method using the same.
[0002]
[Prior art]
Conventionally, a screening test for burn-in to an IC chip (to intentionally apply stress due to temperature and voltage to an IC chip in a wafer state to eliminate an initial failure) has been performed on a large number of ICs formed on the same wafer. There is a method to test by standing the probe pin for each chip and supplying power, or a method of performing packaging after scribing for each IC chip and then supplying power from the lead pin for screening test It has been taken.
[0003]
However, the method performed for each IC chip in this manner is complicated and takes a large number of test steps.
On the other hand, an apparatus in which a plurality of IC chips in a wafer state are burned in at the same time is described in JP-A-6-69298. In this device, wiring such as a power supply line and a grounding wire is provided for each IC chip, and power is supplied in parallel to all the IC chips so as to burn in at the same time.
[0004]
[Problems to be solved by the invention]
However, when power is supplied in parallel to all the IC chips in this way, if the wiring resistance is high or the current consumption of each IC chip is large, the number 1 in the contact with the connector of the IC wafer is sometimes seen. There is a problem that a voltage drop of several volts occurs between the closest IC chip and the farthest IC chip, and it becomes impossible to perform burn-in on all the IC chips under the same conditions.
[0005]
For example, if a voltage drop of 2 to 3 V occurs between the closest IC chip and the farthest IC chip from the resistance of the wiring and the current flowing therethrough, another 10 to several tens of chips are connected to the wiring. Therefore, the voltage drop becomes considerably large, and burn-in cannot be performed for a distant IC chip.
The present invention has been made in view of the above problems, and an object of the present invention is to provide a sufficient power supply to the entire IC chip so as to reliably perform simultaneous burn-in of a plurality of IC chips.
[0006]
[Means for Solving the Problems]
In order to achieve the above object, according to the present invention, a plurality of IC chips (4) formed on a wafer substrate (10) and a surface of the plurality of IC chips (4) are formed. a protective film (12) that is, the plurality of IC chips (4) of the respectively formed on the protective film (12) on a region including a voltage for the burn-in each of the plurality of IC chips (4) at the same time A wiring pattern (2a, 3a) formed on the region including the protective film of each of the plurality of IC chips (4) is provided on the power supply line (2a). and Ri der only two ground lines (3a), each of said plurality of IC chips (4), the power supply pads (5) for supplying power to the circuit elements formed therein and ground pads (5a ) In each of the plurality of IC chips (4), the first burn-in dedicated pad (6) electrically connected to the power supply pad (5) and the second electrically connected to the ground pad (5a). The burn-in dedicated pad (6a) is formed on the wafer substrate (10), and the power line (2a) and the first burn-in dedicated pad are formed by contact holes (9) formed in the protective film (12). (6) and the ground line (3a) and the second burn-in pad (6a) are electrically connected, and the power line (2a) completely connects the first burn-in pad (6). The ground line (3a) is formed with a width that completely covers the second burn-in pad (6a) .
[0007]
In the invention described in claim 2, in the invention described in claim 1, wherein the power supply line (2a) and a ground line (3a), the wafer substrate (10) on a predetermined area in the formed power supply input terminal ( 2) and the ground terminal (3) are connected to each other .
[0008]
In the invention described in 請 Motomeko 3, in the invention described in claim 1 or 2, wherein each of the plurality of IC chips (4), receives the voltage for the burn from the wiring pattern (2a, 3a) A burn-in circuit (200) for performing burn-in, the burn-in circuit (200) including a power-on reset circuit (23) for outputting a reset signal, and starting the burn-in after outputting the reset signal; Yes.
According to a fourth aspect of the present invention, in the third aspect of the present invention, the burn-in circuit (200) is connected from the power line (2a) to the protective film (12) separately from the supply of the burn-in voltage. An AND gate (24) that takes an AND logic between a signal input through the formed contact hole and a signal after the output of the reset signal from the power-on reset circuit (23) is provided. The burn-in is started by the signal output from 24).
[0009]
In the invention described in claim 5 , a plurality of IC chips (4) having a power supply pad (5) and a ground pad (5a) for supplying power to circuit elements formed therein are provided on the wafer substrate (10). In each IC chip (4) formed, a second burn-in pad (6) electrically connected to the power supply pad (5) and a second electrically connected to the ground pad (5a) are connected. A step of preparing an IC wafer (1) having a dedicated burn-in pad (6a) formed on the wafer substrate (10), and a step of forming a protective film (12) on the surface of the plurality of IC chips (4) When each of the protective film (12) on a region including a plurality of IC chips (4), the wiring path for applying a voltage for burn simultaneously to each of the plurality of IC chips (4) Forming a pattern (2a, 3a), and applying a voltage to the wiring patterns (2a, 3a) to simultaneously burn in the plurality of IC chips (4). 2a, 3a) is a process of forming power supply lines (3a) and ground lines as wiring patterns (2a, 3a) formed on regions including the protective films (12) of the plurality of IC chips (4). step der of forming only two (3a) is, the step of forming the wiring pattern (2a, 3a), in each of the plurality of IC chips (4), wherein said power supply line (5) the The protective film (12) has a contact hole (9) for electrically connecting the first burn-in pad (6) and the ground line (5a) to the second burn-in pad (6a). Formed into The power line (5) is formed to have a width that completely covers the first burn-in pad (6), and the ground line (5a) is completely formed from the second burn-in pad (6a). It is characterized in that it is formed with a width that covers it.
[0011]
The invention according to claim 6 is characterized in that, in the invention according to claim 5 , there is a step of removing the wiring pattern (2a, 3a) after performing the burn-in .
In addition, the code | symbol in the bracket | parenthesis of each said means shows a corresponding relationship with the specific means of the Example description described later.
[0012]
[Effects of the invention]
According to the first to fourth aspects of the present invention, a burn-in voltage is simultaneously applied to each of the plurality of IC chips on the region including the protection film of each of the plurality of IC chips having a protective film formed on the surface. A wiring pattern is formed. In addition, the wiring patterns formed on the regions including the protective films of the plurality of IC chips are only two power lines and ground lines. Accordingly, since only two power supply lines and ground lines are formed as burn-in wiring patterns using the protective film regions formed on the surfaces of a plurality of IC chips, a thick wiring pattern can be formed, and the power supply wiring The resistance can be set very low. As a result, the voltage drop between the closest IC chip and the farthest IC chip can be kept low, and sufficient power can be supplied to the entire plurality of IC chips to ensure simultaneous burn-in of them. it can.
[0013]
In the inventions according to claims 5 and 6 , burn-in can be performed using the IC wafer as described above.
[0014]
【Example】
The present invention will be described below with reference to embodiments shown in the drawings.
FIG. 1 is a view of an IC wafer subjected to burn-in processing as viewed from the pattern surface, and FIG. 2 is an enlarged view of a portion A in FIG.
The IC wafer 1 is formed with a large number of IC chips 4 in which IC elements are formed on the same semiconductor substrate (wafer substrate). On the IC wafer 1, a power supply pad 2 and a ground constituting power input terminals are formed. A ground pad 3 constituting a terminal is formed. On each IC chip 4, a power supply pad 2 and a power supply line 2a connected to the ground pad 3 and a ground line 3a are formed. These power supply pad 2, ground pad 3, power supply line 2a, and ground line 3a are formed as an Al pattern.
[0015]
3 is an enlarged view of a portion B in FIG. 2, and FIG. 4 is a cross-sectional view of the portion CC ′ in FIG.
A circuit element such as a MOS transistor is formed on the wafer substrate 10, and the circuit element is configured to receive power supply from the IC chip power supply pad 5 through the Al wiring 8. A burn-in dedicated pad 6 and a fuse 7 are formed on the wafer substrate 10, and the burn-in dedicated pad 6 is electrically connected to the IC chip power supply pad 5 via the fuse 7.
[0016]
Further, a nitride film 11 as a first protective film and a polyimide film (hereinafter referred to as PIQ) 12 as a second protective film are formed on them.
A contact hole 9 for burn-in is formed in the PIQ 12, and a power supply line 2 a is formed on the burn-in dedicated pad 6 in the contact hole 9. The portions of the power supply line 2a and the burn-in dedicated pad 6 that are not covered with the PIQ 12 are removed by etching after burn-in. Thereafter, a contact hole is formed in the PIQ 12 on the IC chip power supply pad 5, and an electrode for normal operation of the IC chip 4 is formed in the contact hole.
[0017]
3 and 4 show the power supply side of the IC chip 4, the ground side has the same configuration. In this case, the ground line 3a is formed on the burn-in dedicated pad.
According to the above configuration, the wiring patterns of the power supply line 2a and the ground line 3a for supplying power at least in parallel are formed on the protective film of the IC wafer 4 to a large number of IC chips 4 formed on the same semiconductor substrate. ing. Therefore, it is possible to form a thick wiring pattern with a width approximately half the chip size, and the film thickness can be freely set without being limited by the film thickness of the IC wafer wiring pattern. it can. Therefore, the voltage drop between the closest IC chip and the farthest IC chip can be kept low, and sufficient power can be supplied to the entire plurality of IC chips to ensure simultaneous burn-in of them. it can.
[0018]
When burn-in is performed using the IC wafer 1, the apparatus shown in FIG. 5 is used.
In FIG. 5, a plurality of IC wafers 1 subjected to the burn-in exclusive processing are set in a housing 13. A power connector 17 and a ground connector 18 are provided above and below each IC wafer storage portion of the housing 13. When the IC wafer 1 is set in the housing 13, the power pad 2 and the ground on each IC wafer 1 are set. The pad 3 is configured to contact the power connector 17 and the ground connector 18.
[0019]
Accordingly, the power from the power supply device 14 is simultaneously supplied to a plurality of IC wafers via the power supply wiring 15, the ground wiring 16, the power supply connector 17 of the housing 13, and the ground connector 18, and burn-in is performed.
Further, in each IC chip 4, as shown in FIG. 6, a burn-in dedicated circuit 200 for performing burn-in is formed together with a circuit element 100 such as a MOS transistor. The burn-in dedicated circuit 200 is activated by receiving power supply via the burn-in dedicated pads 6 and 6a by the power line 2a and the ground line 3a formed on the IC chip 4, and performs burn-in. is there. Further, power is supplied to the circuit element 100 via the burn-in dedicated pad 6, the fuse 7, and the IC chip power supply pad 5. The ground side of the circuit element 100 is connected to the ground line 3a via the IC chip ground pad 5a and the burn-in dedicated pad 6a.
[0020]
Therefore, the burn-in circuit 200 is supplied with power from the power line 2a and the ground line 3a via the burn-in pads 6 and 6a during burn-in, and during the normal operation, the IC chip power pad 5 and IC chip are used. Power is supplied from the ground pad 5a.
In the burn-in dedicated circuit 200, a burn-in dedicated pad 6b is formed through a contact hole provided at a predetermined location of the IC chip 4, and is electrically connected from the power line 2a through the burn-in dedicated pad 6b. ing. As will be described later, since the power supply line 2a is removed by etching after the burn-in as will be described later, this electrical connection becomes open.
[0021]
A specific configuration of this burn-in dedicated circuit 200 is shown in FIG.
The burn-in dedicated circuit 200 includes an oscillation circuit 20, a frequency dividing circuit 21, a programmable logic array circuit (PLA) 22, and the like. When power is supplied from the power supply line 2a and the ground line 3a during burn-in, the burn-in dedicated circuit 200 starts operating, and a reset signal (low level signal) is output from the power-on reset circuit (POR) 23. The A high level signal is output from the AND gate 24 by the AND logic of the high level signal after the reset signal is output and the signal from the power supply line 2a via the burn-in dedicated pad 6b, and the oscillation circuit 20 is oscillated.
[0022]
The oscillation output from the oscillation circuit 20 is divided by the frequency dividing circuit 21, and this frequency divided output is input to the PLA 22. The PLA 22 outputs a clock signal (CLK) and a test signal (TEST) by frequency-divided output from the frequency dividing circuit 21, and a tri-state buffer (in a signal passing state by a high level signal from the AND gate 24 at the time of burn-in). Output via.
[0023]
These signals are input from signal lines (between the protection circuits 30a and 30b and the NOT gates 30c and 30d shown in the drawing) reaching each element in the IC chip 4. Each element in the IC chip 4 receives a test signal and enters a test mode, and receives a clock signal to perform a test operation. Since this type of test operation is well known in the art, a description thereof will be omitted. In addition to the above, other test signals may be used as the test signals.
[0024]
Further, after the burn-in is completed, the power line 2a is removed as will be described later, so that the electrical connection via the burn-in dedicated pad 6b is lost. Accordingly, even if power is supplied during the operation of the normal IC chip 4, the output of the AND gate 24 becomes low level, and the oscillation circuit 20 does not perform the oscillation operation. Further, since the tri-state buffer 25 is in a high impedance state, the burn-in dedicated circuit 200 is separated from the circuit element 100 in the IC chip 4 during normal operation.
[0025]
Next, the procedure for performing burn-in will be described. FIG. 8 shows the procedure.
First, an element is formed on the wafer substrate 10, and the IC wafer 1 in a state in which the IC chip power pad 5, the burn-in dedicated pad 6, the fuse 7, the first nitride film 11 and the like are formed is prepared. Then, wafer inspection is performed on the IC wafer 1. This wafer inspection is normally performed, and the fuse 7 is cut by a laser cutter, laser trimming, or the like for a defective chip in this inspection. Therefore, the burn-in is performed only for the chips that are determined to be non-defective by the wafer inspection. In the case of an IC chip having only one protective film, the wafer inspection is performed without the protective film.
[0026]
Next, a PIQ 12 is formed as a second protective film, and a contact 9 is formed in the burn-in dedicated pad 6. This drilling is performed by masking, exposure, and etching processes. Then, Al is vapor-deposited on the entire surface, and masking, exposure, and etching processes are performed to form Al wiring patterns of the power supply pad 2, the ground pad 3, the power supply line 2a, and the ground line 3a.
[0027]
The IC wafer in this state is set in the housing 13 shown in FIG. 5, and the burn-in described above is performed. That is, by setting the IC wafer 1 in the housing 13, power is supplied from the power supply device 14 to each IC wafer via the power supply wiring 15, the ground wiring 16, the power supply connector 17, and the ground connector 18. In this state, the housing 13 is placed in a constant temperature bath (120 ° C. to 150 ° C.) and burn-in is performed. In this burn-in, the voltage applied to each IC chip 4 is, for example, a voltage of 6 to 9V with respect to the IC chip operating at 5V.
[0028]
In this burn-in, if a defective chip with a large current consumption is included, the current concentrates on the defective chip, and the fuse 7 of the defective chip is blown by an excessive current.
After the burn-in is completed, the power supply pad 2, the ground pad 3, the power supply line 2a, and the ground line 3a, which are Al patterns, are removed by etching. At this time, since the burn-in pads 6, 6a, 6b are made of Al, the portions not covered with the PIQ 12 are also removed at the same time.
[0029]
Next, contact holes for the IC chip power supply pads 5 and 5a are formed, and testers are inspected from the contact holes to select defective chips. Defective chips are removed by inking or the like. Then, dicing is performed, and only non-defective chips are assembled.
The burn-in dedicated pads 6 and 6a are provided for the IC chip power supply pad 5 and the ground pad 5a, respectively. This is because if the wiring patterns 2a and 3a are formed by punching the IC chip power supply pad 5 and the ground pad 5a without providing the burn-in dedicated pads 6 and 6a, the wiring patterns 2a and 3a are formed by etching or the like after the burn-in. This is to prevent the IC chip power supply pad 5 and the ground pad 5a from being removed at the time of removal, thereby making it impossible to bond to the product. Therefore, when only the wiring patterns 2a and 3a can be selectively removed, it is not necessary to provide the burn-in dedicated pads 6 and 6a.
[0030]
Further, the power supply pad 2, the ground pad 3, the power supply line 2a, the Al wiring pattern of the ground line 3a, and the burn-in dedicated pads 6, 6a, 6b may be left as they are without being removed if they do not disturb the product. Good. However, in order not to operate the burn-in dedicated circuit 200 after burn-in, the line from the power supply line 2a to the burn-in dedicated pad 6a needs to be removed or cut off.
[0031]
The wiring patterns 2a and 3a are formed by photo-etching in which the metal conductor deposition, masking, exposure, and etching processes are sequentially performed. However, the present invention is not limited to this method, and an anodic oxidation method, a lift-off method, a plasma etching method, or the like may be used. Further, as the metal conductor, Al-Si, Au, or other materials that are the same as the wiring pattern used for producing the IC chip can be used. Furthermore, a method of attaching a metal foil pattern as a wiring pattern material or a method of forming with a conductive paste can be used. In this case, since the wiring pattern can be removed with an organic solvent or the like, masking, exposure, and etching steps are not necessary.
[Brief description of the drawings]
FIG. 1 is a view of an IC wafer subjected to burn-in processing, as viewed from a pattern surface, showing an embodiment of the present invention.
FIG. 2 is an enlarged view of a portion A in FIG.
FIG. 3 is an enlarged view of a portion B in FIG.
4 is a cross-sectional view taken along the line CC ′ of FIG.
FIG. 5 is a configuration diagram of an apparatus that performs burn-in.
FIG. 6 is a configuration diagram showing an electrical configuration in an IC chip.
FIG. 7 is a circuit diagram showing a specific configuration of a burn-in dedicated circuit.
FIG. 8 is a process diagram showing a procedure for performing burn-in.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 IC wafer 2 Power supply pad 2a Power supply line 3 Ground pad 3a Ground line 4 IC chip 5 IC chip power supply pad 5a Ground pads 6, 6a, 6b Burn-in exclusive pad 7 Fuse 9 Contact hole 10 Wafer substrate 12 Polyimide as protective film Membrane 100 Circuit element 200 Burn-in dedicated circuit

Claims

A plurality of IC chips formed on a wafer substrate,
A protective film formed on the surface of the plurality of IC chips;
A wiring pattern formed on a region including the protective film of each of the plurality of IC chips, and a wiring pattern for simultaneously applying a voltage for burn-in to each of the plurality of IC chips;
Wiring patterns formed on a region including the respective protective films of the plurality of IC chips state, and are only two power supply lines and ground lines,
Each of the plurality of IC chips has a power pad and a ground pad for supplying power to a circuit element formed therein,
In each of the plurality of IC chips, a first burn-in dedicated pad electrically connected to the power supply pad and a second burn-in dedicated pad electrically connected to the ground pad are formed on the wafer substrate. The power supply line and the first burn-in dedicated pad and the ground line and the second burn-in dedicated pad are electrically connected by a contact hole formed in the protective film,
The IC wafer, wherein the power line is formed with a width that completely covers the first burn-in dedicated pad, and the ground line is formed with a width that completely covers the second burn-in dedicated pad .

2. The IC wafer according to claim 1, wherein the power supply line and the ground line are respectively connected to a power supply input terminal and a ground terminal formed in a predetermined region on the wafer substrate.

Each of the plurality of IC chips has a burn-in circuit that receives a burn-in voltage from the wiring pattern and performs burn-in, and the burn-in circuit includes a power-on reset circuit that outputs a reset signal, and the reset signal 3. The IC wafer according to claim 1, wherein the burn-in is started after the output of 1.

The burn-in circuit includes a signal input from the power line through a contact hole formed in the protective film separately from the supply of the burn-in voltage, and the output of the reset signal from the power-on reset circuit. 4. The IC wafer according to claim 3 , further comprising an AND gate that takes an AND logic with a signal, and the burn-in is started by a signal output from the AND gate.

A plurality of IC chips each having a power supply pad and a ground pad for supplying power to circuit elements formed therein are formed on the wafer substrate. In each IC chip, a first electrically connected to the power supply pad is formed. Preparing an IC wafer in which a burn-in dedicated pad and a second burn-in dedicated pad electrically connected to the ground pad are formed on the wafer substrate;
Forming a protective film on the surfaces of the plurality of IC chips;
Forming a wiring pattern for simultaneously applying a voltage for burn-in to each of the plurality of IC chips on a region including the protective film of each of the plurality of IC chips;
And applying a voltage to the wiring pattern to simultaneously burn in the plurality of IC chips,
The step of forming the wiring pattern, as a wiring pattern to be formed on a region including the respective protective films of the plurality of IC chips, Ri step der of forming only two power supply lines and ground lines,
The step of forming the wiring pattern is such that, in each of the plurality of IC chips, the power line and the first burn-in dedicated pad, and the ground line and the second burn-in dedicated pad are electrically connected. Forming a contact hole in the protective film, forming the power line with a width that completely covers the first burn-in pad, and completely forming the ground line with the second burn-in pad. An IC wafer burn-in method, wherein the burn-in method is performed with a covering width .

6. The IC wafer burn-in method according to claim 5 , further comprising a step of removing the wiring pattern after performing the burn-in.