JP3484331B2 - 閾値論理回路 - Google Patents

閾値論理回路

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、第１の回路部及び
少なくとも１つの第２の回路部を有する閾値論理回路で
あって、前記第１の回路部及び少なくとも１つの第２の
回路部はそれぞれ重み付け回路ならびにニューロンＭＯ
Ｓトランジスタを有する閾値論理回路に関する。
【０００２】
【従来の技術】閾値論理回路は、基本的には重み付けさ
れた入力変数の和を形成し次いで閾値を形成するための
素子を含む。このような論理回路にはとりわけいわゆる
ニューロンＭＯＳトランジスタが使用される。このニュ
ーロンＭＯＳトランジスタはＥＰＲＯＭの場合と同じく
フローティングゲートを有する。
【０００３】IEEE Traｎsactions on Electron Device
s, Vol.39, Ｎo.6, June 1992, pp.1444〜1455からニュ
ーロンＭＯＳトランジスタの構造及び閾値論理回路にお
けるニューロンＭＯＳトランジスタの使用法が公知であ
る。
【０００４】国際公開第９６/４２０４９号公報から閾
値論理回路が公知である。この閾値論理回路では、それ
ぞれ重み付け回路及び重み付けされた入力変数の和を形
成するための素子を有する少なくとも１つの第１の回路
部及び第２の回路部が存在する。
【０００５】
【発明が解決しようとする課題】本発明の課題はできる
だけ小さいチップ表面積を有する閾値論理回路を提供す
ることである。
【０００６】
【課題を解決するための手段】上記課題は、第１の回路
部において部分和信号がニューロンＭＯＳトランジスタ
のゲート電極で形成され、少なくとも第２の回路部にお
いて少なくとももう１つのニューロンＭＯＳトランジス
タが第１の回路部の部分和信号によって制御されること
によって解決される。
【０００７】
【発明の実施の形態】従属請求項は本発明の有利な実施
形態に関する。
【０００８】本発明を次に図面に基づいて詳しく説明す
る。
【０００９】例えばバイナリ乗算又はバイナリ加算のよ
うな多くの論理演算は次のような閾値式の系の形式で記
述される。
【００１０】 ｗ11ｘ1＋ｗ12ｘ2＋…＋ｗ1 ｍｘｍ≧Ｔ1の場合はｆ1(ｘ1，…，ｘｍ)＝１、 さもなければｆ1(ｘ1，…，ｘｍ)＝０ ： （１） ： ｗｎ 1ｘ1＋ｗｎ 2ｘ2＋…＋ｗｎｍｘｍ≧Ｔｎの場合はｆｎ(ｘ1，…，ｘｍ)＝１ 、 さもなければｆｎ(ｘ1，…，ｘｍ)＝０ ただしｎ≧2及びｍ≧2 この場合、ｘｉただしｉ＝1…ｍは入力変数、ｗｋｉた
だしｉ＝1…ｍ及びｋ＝1…ｎは重み付け係数、Ｔｉただ
しｉ＝1…ｎは上記の式又は不等式の系の閾値を表す。
回路技術的に実現する場合、ｘｉはしばしば値０及び１
のみをとりうるバイナリ変数である。ｉ≠ｊ,ｉ≦ｎ及
びｊ≦ｎを有する系列の重み付け係数の少なくとも２つ
のベクトル（ｗｉ 1,ｗｉ 2…，ｗｉｍ）及び（ｗｊ 1,ｗ
ｊ 2…，ｗｊｍ）が、多くの要素が一致する形で、すな
わちできるだけ多くのインデックスｋただし1≦ｋ≦ｍ
に対してｗｉｋ＝ｗｊｋが成立する形で類似しているな
らば、式の系（１）の系列ｉ及びｊの条件式は次のよう
に変形される。すなわち、一方の側にはすなわち以下に
おいて「≧」記号の左側には同一の部分和があり、他方
の側にはすなわち以下において右側には両方の系列にお
いて一致しない項があるように変形される。従って、正
式に書けば、系列ｉ及びｊに対して次式が得られる。
【００１１】
【数１】
【００１２】さらにＴｉ＝Ｔｊが成り立つならば、Ｔｉ
及びＴｊも同一の部分和を有する側に移される。
【００１３】回路技術的に変形するには、系（２）か
ら、共通の部分和の項、ここではそれぞれ不等式の左辺
をただ一度で実現することが行われる。部分回路で一度
に実現されるこの部分和信号はその後で閾値論理回路の
他の部分に処理のために供給される。
【００１４】上述のように、最低限の条件は、式の系
（１）の少なくとも２つの関数ｆｊ及びｆｉが条件式の
部分において同一の部分和の項を有する、ということで
ある。１つの式の系において同一の部分和を有する複数
の関数が存在する場合には、これら複数の関数は複数の
相応のグループに統合される。各グループに対してそれ
ぞれ同一項は最小限の場合にはただ一度で生成される。
【００１５】図１には例として次式を有する閾値論理回
路として本発明の乗算器セルが示されている。
【００１６】ａ1＋ａ2＋２*Ｓi＋２*Ｃi−４≧０の場合
には、 Ｃi ＋ 1（ａ１,ａ２,Ｓi,Ｃi）＝１、 さもなければＣi ＋ 1（ａ１,ａ２,Ｓi,Ｃi）＝０ （３） 及びａ1＋ａ2＋２*Ｓi＋２*Ｃi−４*Ｃi ＋ 1−２≧０の
場合には、 Ｓi ＋ 1（ａ１,ａ２,Ｓi,Ｃi,Ｃi ＋ 1）＝１、 さもなければＳi ＋ 1（ａ１,ａ２,Ｓi,Ｃi,Ｃi ＋ 1）＝０ （４） この場合、ａi及びｂiは乗算されるビット、Ｃi及びＳi
はすぐ前の段のキャリビット及び和ビット、Ｃi ＋ 1及び
Ｓi ＋ 1はすぐ次の段のキャリビット及び和ビットを表
し、この乗算器セルはキャリビットＣi ＋ 1形成のための
セル部分ＣＺと和ビットＳi ＋ 1形成のためのセル部分Ｓ
Ｚとを有する。
【００１７】セル部分ＣＺは重み付け回路を有する。こ
の重み付け回路は入力信号と基準信号とを重み付けして
加算するための２つの入力分岐路を有する。重み付け回
路はｐチャネルＭＯＳトランジスタＭ１及びＭ２ならび
にｎチャネルＭＯＳトランジスタＭ３、Ｍ４及びＭ７を
有し、トランジスタＭ１及びＭ３ならびにＭ２及びＭ４
はそれぞれインバータを形成する。これらのインバータ
は交差状に帰還結合されており、従って相互にラッチン
グ素子を形成する。このラッチング素子はこれらのイン
バータの入力側を接続するトランジスタＭ７によってリ
セット信号Φreset1でリセットされる。トランジスタＭ
１及びＭ３から成るインバータはキャリ信号Ｃi ＋ 1を形
成し、さらにｎチャネルＭＯＳトランジスタＭ５の形の
左側の分岐路を介して基準電位ＶＳＳに接続されてい
る。トランジスタＭ５のゲートには基準電圧Ｖrefが式
（３）に従って閾値を設定するために印加される。トラ
ンジスタＭ２及びＭ４から成るインバータはニューロン
ＭＯＳトランジスタＭ６の形の右側の分岐路を介して基
準電位ＶＳＳに接続されている。トランジスタＭ６のフ
ローティングゲートＧは部分和信号ＴＳ＝ａ1＋ａ2＋２
*Ｓi＋２*Ｃiを供給し、これから絶縁されている入力ゲ
ートはビットａi,ｂi,ＣI及びＳiの入力側に接続されて
いる。
【００１８】和ビットＳi ＋ 1形成のためのセル部分ＳＺ
は、キャリビットＣi ＋ 1形成のためのセル部分ＣＺと同
様に２つの入力分岐路を有する重み付け回路を有する。
この重み付け回路はトランジスタＭ１´，Ｍ２´，Ｍ３
´，Ｍ４´及びＭ７´を有し、信号Ｃi ＋ 1の代わりに信
号Ｓi ＋ 1を形成する。セル部分ＳＺの左側の分岐路は値
４*Ｃi ＋ 1＋２を形成するためのニューロンＭＯＳトラ
ンジスタＭ５´を有する。この項は式（４）を変形する
ことによって得られる。セル部分ＳＺの右側の分岐路に
はｎチャネルニューロンＭＯＳトランジスタＭ６のフロ
ーティングゲートＧによって部分和信号ＴＳ＝ａ1＋ａ2
＋２*Ｓi＋２*Ｃiが供給される。
【００１９】これは有利には次のことによって行われ
る。すなわち、例として図２に示されているように、相
応するニューロンＭＯＳトランジスタＭ６及びＭ６´の
チャネル領域が比較的互いに接近して設けられており、
さらに薄い絶縁層ＯＸ１により絶縁されたフローティン
グゲートＧの共通の導電性領域によって被覆されている
ことによって行われる。トランジスタＭ６の入力ゲート
１…４は、薄い絶縁層ＯＸ２によってフローティングゲ
ートＧから分離されており、これにより、フローティン
グゲートＧで部分和信号ＴＳを生成するための、互いに
片面だけで接続されている入力側キャパシタンスを形成
している。絶縁層ＯＸ１、ＯＸ２はこの場合例えばＳｉ
Ｏ2から成り、導電性領域は例えばポリシリコンから成
る。
【００２０】閾値式が同一の部分和信号ＴＳを有するよ
うに変形できる、第１の回路部ＣＺ及び少なくとも第２
の回路部ＳＺを有するどんな閾値論理回路に対しても同
様のことが適用される。少なくとも第２の回路部ＳＺで
多くの入力ゲートを有する比較的大きな表面積のニュー
ロンＭＯＳトランジスタによってもはや部分和信号ＴＳ
が新たに形成される必要のないように、第１の回路部Ｃ
Ｚで形成される部分和信号ＴＳが第２の回路部ＳＺに供
給される。
【図面の簡単な説明】
【図１】乗算器の例による本発明の閾値論理回路の回路
図である。
【図２】図１の本発明の閾値論理回路の一部分の断面図
である。
【符号の説明】
ＣＺ 第１の回路部 ＳＺ 第２の回路部 ＴＳ 部分和信号 ＯＸ１、ＯＸ２ 絶縁層 Ｇ フローティングゲート Ｍ６、Ｍ６´ ニューロンＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/788 29/792 (72)発明者 ヴェルナー ヴェーバー ドイツ連邦共和国 ミュンヘン フラン ツ−マルク−シュトラーセ ６−３ (56)参考文献 特表 平11−507458（ＪＰ，Ａ) 米国特許4663740（ＵＳ，Ａ) 国際公開96／42049（ＷＯ，Ａ１) Ｓｈｉｂａｔａ Ｔ． ｅｔ ａｌ, Ａ ｆｕｎｃｔｉｏｎａｌ ＭＯＳ ｔ ｒａｎｓｉｓｔｏｒ ｆｅａｔｕｒｉｎ ｇ ｇａｔｅ−ｌｅｖｅｌ ｗｅｉｇｈ ｔｅｄ ｓｕｍ ａｎｄ ｔｈｒｅｓｈ ｏｌｄ ｏｐｅｒａｔｉｏｎｓ，ＩＥＥ Ｅ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，米 国，1992年 ６月，Ｖｏｌｕｍｅ 39, Ｉｓｓｕｅ ６ ，ｐａｇｅｓ 1444− 1455 (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/20 101 G06G 7/60 H01L 21/8247 H01L 27/115 H01L 29/78 H01L 29/788 H01L 29/792

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１の回路部及び少なくとも１つの第２
    の回路部（ＣＺ，ＳＺ）を有する閾値論理回路であっ
    て、 前記第１の回路部及び少なくとも１つの第２の回路部
    （ＣＺ，ＳＺ）は、それぞれ重み付け回路（Ｍ１，Ｍ
    ２，Ｍ３，Ｍ４，Ｍ７；Ｍ１´，Ｍ２´，Ｍ３´，Ｍ４
    ´，Ｍ７´）ならびにニューロンＭＯＳトランジスタ
    （Ｍ５，Ｍ５´，Ｍ６，Ｍ６´）を有する閾値論理回路
    において、 前記第１の回路部（ＣＺ）において部分和信号（ＴＳ）
    は前記ニューロンＭＯＳトランジスタ（Ｍ６）のゲート
    電極で形成され、 前記少なくとも第２の回路部（ＳＺ）において少なくと
    ももう１つの前記ニューロンＭＯＳトランジスタ（Ｍ６
    ´）は前記第１の回路部（ＣＺ）の前記部分和信号（Ｔ
    Ｓ）によって制御されることを特徴とする閾値論理回
    路。
  2. 【請求項２】 部分和信号（ＴＳ）は共通のポリシリコ
    ン領域を介して同時に少なくとも２つの回路部（ＣＺ，
    ＳＺ）の少なくとも２つのニューロンＭＯＳトランジス
    タ（Ｍ６、Ｍ６´）のチャネルを制御する、請求項１記
    載の閾値論理回路。
  3. 【請求項３】 乗算キャリビット（Ｃi ＋ 1）形成のため
    に、乗算ビット、キャリ入力ビット及び和入力ビットの
    入力信号（ａi，ｂi，Ｃi，Ｓi）から電気的に絶縁され
    た、第１の回路部（ＣＺ）のニューロンＭＯＳトランジ
    スタ（Ｍ６）のゲート電極（Ｇ）で部分和信号（ＴＳ）
    が形成され、 該部分和信号（ＴＳ）は第２の回路部（ＳＺ）において
    乗算和ビット（Ｓi ＋ 1）を形成するためにさらに別のニ
    ューロンＭＯＳトランジスタ（Ｍ６´）を制御する、請
    求項１又は２記載の閾値論理回路。
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