JP3480748B2 - データ処理装置及びデータ処理方法 - Google Patents
データ処理装置及びデータ処理方法Info
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- JP3480748B2 JP3480748B2 JP12592694A JP12592694A JP3480748B2 JP 3480748 B2 JP3480748 B2 JP 3480748B2 JP 12592694 A JP12592694 A JP 12592694A JP 12592694 A JP12592694 A JP 12592694A JP 3480748 B2 JP3480748 B2 JP 3480748B2
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Description
【０００１】
【産業上の利用分野】本発明は、リフレッシュが必要な
ＤＲＡＭ(Dynamic Random Access Memory)等のメモリ手
段でデータライトとデータリードとを実行するデータ処
理装置及びデータ処理方法に関するものである。
ＤＲＡＭ(Dynamic Random Access Memory)等のメモリ手
段でデータライトとデータリードとを実行するデータ処
理装置及びデータ処理方法に関するものである。
【０００２】
【従来の技術】イメージスキャナなどのデータ処理装置
は、処理データを形成する多数の二値データを個々に記
憶する多数の記憶素子を連設したメモリ手段を、ＤＲＡ
ＭやＳＲＡＭ(Static Random Access Memory）などで形
成している。
は、処理データを形成する多数の二値データを個々に記
憶する多数の記憶素子を連設したメモリ手段を、ＤＲＡ
ＭやＳＲＡＭ(Static Random Access Memory）などで形
成している。
【０００３】ここで、ＳＲＡＭはリフレッシュを要する
ことなく処理データを維持できるが、生産性が低く記憶
容量の増大が困難であるため、メモリ手段にデータ入力
する処理データの容量が多大なイメージスキャナなどの
データ処理装置では、メモリ手段としてＤＲＡＭを利用
している。そこで、このようなデータ処理装置では、電
力供給でＤＲＡＭからなるメモリ手段をリフレッシュす
るリフレッシュ手段を、ＣＰＵ(Central Processing Un
it）や電源回路などで形成している。
ことなく処理データを維持できるが、生産性が低く記憶
容量の増大が困難であるため、メモリ手段にデータ入力
する処理データの容量が多大なイメージスキャナなどの
データ処理装置では、メモリ手段としてＤＲＡＭを利用
している。そこで、このようなデータ処理装置では、電
力供給でＤＲＡＭからなるメモリ手段をリフレッシュす
るリフレッシュ手段を、ＣＰＵ(Central Processing Un
it）や電源回路などで形成している。
【０００４】ここで、このようなデータ処理装置では、
画像データのようにデータ容量が膨大な場合に、処理デ
ータをメモリ手段にデータライトする処理時間を短縮す
ることが要望されている。例えば、イメージスキャナな
どのデータ処理装置では、処理データの入力レートとし
て 14(Mega byte ／sec)程度が要望されているので、基
準クロックに従って処理データを１バイトずつメモリ手
段にデータライトする処理サイクルは70(ns)程度となる
が、ＤＲＡＭの処理サイクルは 120〜130(ns）程度であ
るので、このままでは使用不能である。
画像データのようにデータ容量が膨大な場合に、処理デ
ータをメモリ手段にデータライトする処理時間を短縮す
ることが要望されている。例えば、イメージスキャナな
どのデータ処理装置では、処理データの入力レートとし
て 14(Mega byte ／sec)程度が要望されているので、基
準クロックに従って処理データを１バイトずつメモリ手
段にデータライトする処理サイクルは70(ns)程度となる
が、ＤＲＡＭの処理サイクルは 120〜130(ns）程度であ
るので、このままでは使用不能である。
【０００５】そこで、上述のような課題を解決するた
め、特公平6-1448号公報に開示されたデータ処理装置で
は、シリアルな処理データを複数の入力ラッチで分担し
て保持してからメモリ手段にパラレルに一括にデータラ
イトするようデータ入力手段を形成し、前記メモリ手段
からパラレルに一括に出力させた一連の処理データを複
数の出力ラッチで分担して保持してからシリアルに出力
するようにデータ出力手段を形成している。
め、特公平6-1448号公報に開示されたデータ処理装置で
は、シリアルな処理データを複数の入力ラッチで分担し
て保持してからメモリ手段にパラレルに一括にデータラ
イトするようデータ入力手段を形成し、前記メモリ手段
からパラレルに一括に出力させた一連の処理データを複
数の出力ラッチで分担して保持してからシリアルに出力
するようにデータ出力手段を形成している。
【０００６】このようにすることで、メモリ手段のデー
タライトとデータリードとの処理サイクルが低速でも、
一度の処理サイクルで処理できるデータ容量を増加でき
るので、全体の処理速度を向上させることになる。そこ
で、イメージスキャナで画像データを白黒の二値でシリ
アルに読み取るような場合、このシリアルにデータ入力
される処理データをパラレルに変換してＤＲＡＭにリア
ルタイムで入力することができる。
タライトとデータリードとの処理サイクルが低速でも、
一度の処理サイクルで処理できるデータ容量を増加でき
るので、全体の処理速度を向上させることになる。そこ
で、イメージスキャナで画像データを白黒の二値でシリ
アルに読み取るような場合、このシリアルにデータ入力
される処理データをパラレルに変換してＤＲＡＭにリア
ルタイムで入力することができる。
【０００７】
【発明が解決しようとする課題】上記公報のデータ処理
装置では、シリアルな処理データをパラレルに変換して
からメモリ手段に入出力するので、処理サイクルが低速
なＤＲＡＭでも大容量の処理データを入出力することが
できる。
装置では、シリアルな処理データをパラレルに変換して
からメモリ手段に入出力するので、処理サイクルが低速
なＤＲＡＭでも大容量の処理データを入出力することが
できる。
【０００８】しかし、このようなデータ処理装置の一つ
であるイメージスキャナでは、画像データを白黒の二値
で読み取る他、多階調に多値で読み取ることも実行され
ている。このようなデータ処理装置においては、多値の
画像データはデータ容量が多大で最初からパラレルにデ
ータ入力されるため、ＤＲＡＭの処理サイクルで取扱う
データ容量が過大で取り雫しが発生することがあり、こ
れを防止するためにはイメージスキャナの読取速度を低
下させる必要がある。
であるイメージスキャナでは、画像データを白黒の二値
で読み取る他、多階調に多値で読み取ることも実行され
ている。このようなデータ処理装置においては、多値の
画像データはデータ容量が多大で最初からパラレルにデ
ータ入力されるため、ＤＲＡＭの処理サイクルで取扱う
データ容量が過大で取り雫しが発生することがあり、こ
れを防止するためにはイメージスキャナの読取速度を低
下させる必要がある。
【０００９】
【課題を解決するための手段】請求項１記載の発明は、
処理データのデータリードとデータライトとが自在で電
力供給でリフレッシュされるメモリ手段と、処理データ
がシリアルとパラレルとの一方で選択的にデータ入力さ
れるデータ入力手段と、このデータ入力手段にデータ入
力されたシリアルの処理データをパラレルに変換するデ
ータ変換手段と、このデータ変換手段や前記データ入力
手段から入力されるパラレルの処理データを分担して順
次保持する複数の入力ラッチと、これらの入力ラッチで
保持された処理データを前記メモリ手段に一括にデータ
ライトするデータライト手段と、このデータライト手段
でデータライトされた処理データを前記メモリ手段から
一括にデータリードするデータリード手段と、このデー
タリード手段でデータリードされた処理データを分担し
て保持する複数の出力ラッチと、これらの出力ラッチで
保持された処理データを順次出力するデータ出力手段
と、前記メモリ手段を電力供給でリフレッシュするリフ
レッシュ手段とを具備したデータ処理装置において、前
記メモリ手段のデータライトとデータリードとリフレッ
シュとの優先順位を予め設定された制御条件に従って変
更するメモリ制御手段を設け、前記データ入力手段にデ
ータ入力される処理データがシリアルかパラレルかに対
応して前記メモリ手段のデータライトとデータリードと
リフレッシュとの優先順位を変更するよう前記メモリ制
御手段の制御条件を設定した。
処理データのデータリードとデータライトとが自在で電
力供給でリフレッシュされるメモリ手段と、処理データ
がシリアルとパラレルとの一方で選択的にデータ入力さ
れるデータ入力手段と、このデータ入力手段にデータ入
力されたシリアルの処理データをパラレルに変換するデ
ータ変換手段と、このデータ変換手段や前記データ入力
手段から入力されるパラレルの処理データを分担して順
次保持する複数の入力ラッチと、これらの入力ラッチで
保持された処理データを前記メモリ手段に一括にデータ
ライトするデータライト手段と、このデータライト手段
でデータライトされた処理データを前記メモリ手段から
一括にデータリードするデータリード手段と、このデー
タリード手段でデータリードされた処理データを分担し
て保持する複数の出力ラッチと、これらの出力ラッチで
保持された処理データを順次出力するデータ出力手段
と、前記メモリ手段を電力供給でリフレッシュするリフ
レッシュ手段とを具備したデータ処理装置において、前
記メモリ手段のデータライトとデータリードとリフレッ
シュとの優先順位を予め設定された制御条件に従って変
更するメモリ制御手段を設け、前記データ入力手段にデ
ータ入力される処理データがシリアルかパラレルかに対
応して前記メモリ手段のデータライトとデータリードと
リフレッシュとの優先順位を変更するよう前記メモリ制
御手段の制御条件を設定した。
【００１０】
【００１１】
【００１２】 請求項２記載の発明は、処理データのデ
ータリードとデータライトとが自在で電力供給でリフレ
ッシュされるメモリ手段と、処理データがシリアルとパ
ラレルとの一方で選択的にデータ入力されるデータ入力
手段と、このデータ入力手段にデータ入力されたシリア
ルの処理データをパラレルに変換するデータ変換手段
と、このデータ変換手段や前記データ入力手段から入力
されるパラレルの処理データを分担して順次保持する複
数の入力ラッチと、これらの入力ラッチで保持された処
理データを前記メモリ手段に一括にデータライトするデ
ータライト手段と、このデータライト手段でデータライ
トされた処理データを前記メモリ手段から一括にデータ
リードするデータリード手段と、このデータリード手段
でデータリードされた処理データを分担して保持する複
数の出力ラッチと、これらの出力ラッチで保持された処
理データを順次出力するデータ出力手段と、前記メモリ
手段を電力供給でリフレッシュするリフレッシュ手段と
を具備したデータ処理装置によるデータ処理方法におい
て、前記メモリ手段のデータライトとデータリードとリ
フレッシュとの優先順位を予め設定された制御条件に従
ってメモリ制御手段で変更するようにし、前記データ入
力手段にデータ入力される処理データがシリアルかパラ
レルかに対応して前記メモリ制御手段が前記メモリ手段
のデータライトとデータリードとリフレッシュとの優先
順位を変更するようにした。
ータリードとデータライトとが自在で電力供給でリフレ
ッシュされるメモリ手段と、処理データがシリアルとパ
ラレルとの一方で選択的にデータ入力されるデータ入力
手段と、このデータ入力手段にデータ入力されたシリア
ルの処理データをパラレルに変換するデータ変換手段
と、このデータ変換手段や前記データ入力手段から入力
されるパラレルの処理データを分担して順次保持する複
数の入力ラッチと、これらの入力ラッチで保持された処
理データを前記メモリ手段に一括にデータライトするデ
ータライト手段と、このデータライト手段でデータライ
トされた処理データを前記メモリ手段から一括にデータ
リードするデータリード手段と、このデータリード手段
でデータリードされた処理データを分担して保持する複
数の出力ラッチと、これらの出力ラッチで保持された処
理データを順次出力するデータ出力手段と、前記メモリ
手段を電力供給でリフレッシュするリフレッシュ手段と
を具備したデータ処理装置によるデータ処理方法におい
て、前記メモリ手段のデータライトとデータリードとリ
フレッシュとの優先順位を予め設定された制御条件に従
ってメモリ制御手段で変更するようにし、前記データ入
力手段にデータ入力される処理データがシリアルかパラ
レルかに対応して前記メモリ制御手段が前記メモリ手段
のデータライトとデータリードとリフレッシュとの優先
順位を変更するようにした。
【００１３】
【００１４】
【００１５】
【作用】本発明は、メモリ手段のデータライトとデータ
リードとリフレッシュとの優先順位を予め設定された制
御条件に従ってメモリ制御手段で変更することにより、
例えば、データ入力手段にデータ容量が多大な処理デー
タがパラレルにデータ入力される場合に、データライト
をデータリードやリフレッシュより優先させることで、
入力レートを低下させることなくメモリ手段のデータラ
イトの取り雫しを防止する。
リードとリフレッシュとの優先順位を予め設定された制
御条件に従ってメモリ制御手段で変更することにより、
例えば、データ入力手段にデータ容量が多大な処理デー
タがパラレルにデータ入力される場合に、データライト
をデータリードやリフレッシュより優先させることで、
入力レートを低下させることなくメモリ手段のデータラ
イトの取り雫しを防止する。
【００１６】 本発明は、データ入力手段にデータ入力
される処理データがシリアルかパラレルかに対応してメ
モリ制御手段がメモリ手段のデータライトとデータリー
ドとリフレッシュとの優先順位を変更することにより、
この優先順位の変更を専用の制御手段を必要とすること
なくメモリ制御手段で実行する。
される処理データがシリアルかパラレルかに対応してメ
モリ制御手段がメモリ手段のデータライトとデータリー
ドとリフレッシュとの優先順位を変更することにより、
この優先順位の変更を専用の制御手段を必要とすること
なくメモリ制御手段で実行する。
【００１７】
【００１８】
【実施例】本発明の一実施例を図面に基づいて以下に説
明する。まず、このデータ処理装置である画像読取装置
では、機構的には図２に例示するように、コンタクトガ
ラス１上に載置された原稿（図示せず）が、第一ミラー
２と一体の照明ランプ３により露光走査され、原稿から
の反射光は前記第一ミラー２、この第一ミラー２の１／
２の速度で同一方向に移動する第二ミラー４及び第三ミ
ラー５、結像レンズ６を経て、センサ基板ユニット（Ｓ
ＢＵ）７上に搭載された１次元のＣＣＤ(Charge Couple
d Device）８上に結像される。ここに、前記第一ミラー
２及び照明ランプ３は第一走行体、第二ミラー４及び第
三ミラー５は第二走行体とされ、走行体モータ９を駆動
源として２：１の速度比を持って矢印Ａ方向に往復移動
自在とされている。
明する。まず、このデータ処理装置である画像読取装置
では、機構的には図２に例示するように、コンタクトガ
ラス１上に載置された原稿（図示せず）が、第一ミラー
２と一体の照明ランプ３により露光走査され、原稿から
の反射光は前記第一ミラー２、この第一ミラー２の１／
２の速度で同一方向に移動する第二ミラー４及び第三ミ
ラー５、結像レンズ６を経て、センサ基板ユニット（Ｓ
ＢＵ）７上に搭載された１次元のＣＣＤ(Charge Couple
d Device）８上に結像される。ここに、前記第一ミラー
２及び照明ランプ３は第一走行体、第二ミラー４及び第
三ミラー５は第二走行体とされ、走行体モータ９を駆動
源として２：１の速度比を持って矢印Ａ方向に往復移動
自在とされている。
【００１９】一方、この画像読取装置では、コンタクト
ガラス１上に載置された原稿の読み取りの他に、２′〜
５′で示すように、上記のような読取光学系を図中の右
端側に移動固定させると共に、ＡＤＦ(Automatic Docum
ent Feeder）１０により搬送される搬送中の原稿の読み
取りモードも用意されている。このＡＤＦ１０は原稿ト
レイ１１上に積載された原稿を、ピックアップローラ１
２、一対のレジストローラ１３、搬送ドラム１４及びこ
の搬送ドラム１４周りの複数の搬送ローラ１５により搬
送読取位置Ｂを通して搬送させ、その後、複数対の排紙
ローラ１６，１７を経て排紙トレイ１８に排紙させるも
のである。このように搬送読取位置Ｂを搬送される原稿
に対して照明ランプ３′で照明し、その反射光を第一な
いし第三ミラー２′，４′，５′及び結像レンズ６を経
てＣＣＤ８上に結像させて読み取るものである。
ガラス１上に載置された原稿の読み取りの他に、２′〜
５′で示すように、上記のような読取光学系を図中の右
端側に移動固定させると共に、ＡＤＦ(Automatic Docum
ent Feeder）１０により搬送される搬送中の原稿の読み
取りモードも用意されている。このＡＤＦ１０は原稿ト
レイ１１上に積載された原稿を、ピックアップローラ１
２、一対のレジストローラ１３、搬送ドラム１４及びこ
の搬送ドラム１４周りの複数の搬送ローラ１５により搬
送読取位置Ｂを通して搬送させ、その後、複数対の排紙
ローラ１６，１７を経て排紙トレイ１８に排紙させるも
のである。このように搬送読取位置Ｂを搬送される原稿
に対して照明ランプ３′で照明し、その反射光を第一な
いし第三ミラー２′，４′，５′及び結像レンズ６を経
てＣＣＤ８上に結像させて読み取るものである。
【００２０】前記ＡＤＦ１０において、ピックアップロ
ーラ１２、レジストローラ１３は給紙モータ１９により
駆動され、搬送ドラム１４、搬送ローラ１５及び排紙ロ
ーラ１６，１７は搬送モータ２０により駆動されるよう
に構成されている。
ーラ１２、レジストローラ１３は給紙モータ１９により
駆動され、搬送ドラム１４、搬送ローラ１５及び排紙ロ
ーラ１６，１７は搬送モータ２０により駆動されるよう
に構成されている。
【００２１】また、この画像読取装置内の下部には、後
述する電装系を構成するユニット基板が適宜内蔵されて
いる。そこで、上記のような構成の画像読取装置の電装
系のブロック図構成を図３により説明する。
述する電装系を構成するユニット基板が適宜内蔵されて
いる。そこで、上記のような構成の画像読取装置の電装
系のブロック図構成を図３により説明する。
【００２２】まず、ＳＢＵ７上のＣＣＤ８に入射した原
稿の反射光は、このＣＣＤ８内で光の強度に応じた電圧
値を持つアナログ信号に変換され、奇数ビットと偶数ビ
ットとに二分されてＭＢＵ(Mother Board Unit）２１に
順次出力される。このＭＢＵ２１においては、ＡＨＰ(A
nalog data Handling Peripheral）２２で暗電位部分が
取り除かれ、奇数ビットと偶数ビットとが合成され、所
定の振幅にゲイン調整された後で、Ａ／Ｄコンバータ２
３にデータ入力されてデジタル信号化される。
稿の反射光は、このＣＣＤ８内で光の強度に応じた電圧
値を持つアナログ信号に変換され、奇数ビットと偶数ビ
ットとに二分されてＭＢＵ(Mother Board Unit）２１に
順次出力される。このＭＢＵ２１においては、ＡＨＰ(A
nalog data Handling Peripheral）２２で暗電位部分が
取り除かれ、奇数ビットと偶数ビットとが合成され、所
定の振幅にゲイン調整された後で、Ａ／Ｄコンバータ２
３にデータ入力されてデジタル信号化される。
【００２３】ＭＢＵ２１でデジタル化された処理データ
である画像データは、ＳＣＵ(Scanner Control Unit)２
４上のＳＩＰ３(Scanner Imaging Peripheral ３）２５
でシェーディング補正、ガンマ補正、ＭＴＦ補正等が行
われた後、二値化され、ページ同期信号、ライン同期信
号、画像クロックと共にビデオ信号として出力される。
このＳＩＰ３ ２５から出力される画像データ（ビデオ
信号）はコネクタ２６を介してＩＥＵ(Image Enhance U
nit)２７へ出力されている。このＩＥＵ２７へ出力され
たビデオ信号は所定の画像処理が行われ、再び、前記Ｓ
ＣＵ２４へ入力される。
である画像データは、ＳＣＵ(Scanner Control Unit)２
４上のＳＩＰ３(Scanner Imaging Peripheral ３）２５
でシェーディング補正、ガンマ補正、ＭＴＦ補正等が行
われた後、二値化され、ページ同期信号、ライン同期信
号、画像クロックと共にビデオ信号として出力される。
このＳＩＰ３ ２５から出力される画像データ（ビデオ
信号）はコネクタ２６を介してＩＥＵ(Image Enhance U
nit)２７へ出力されている。このＩＥＵ２７へ出力され
たビデオ信号は所定の画像処理が行われ、再び、前記Ｓ
ＣＵ２４へ入力される。
【００２４】再びＳＣＵ２４へ入力されたビデオ信号は
セレクタ２８にデータ入力される。このセレクタ２８は
他方の入力に前記ＳＩＰ３ ２５からのビデオ信号が与
えられており、前記ＩＥＵ２７による画像処理を経るか
否かを選択し得るように構成されている。このセレクタ
２８の出力は、ＲＣＵ(Riverse side Control Unit）２
９からの入力を一方の入力とするセレクタ３０に入力さ
れており、原稿の読み取り面を選択できるように構成さ
れている。このＲＣＵ２９は原稿の両面を同時に読み取
る際に原稿の裏面側読み取りを制御するためのオプショ
ン用のユニットであり、前記ＳＣＵ２４内の中央処理装
置であるＣＰＵ３１によりシリアル通信で制御され、読
み取った裏面画像データをビデオ信号として前記ＭＢＵ
２１経由で前記ＳＣＵ２４に転送するものである。
セレクタ２８にデータ入力される。このセレクタ２８は
他方の入力に前記ＳＩＰ３ ２５からのビデオ信号が与
えられており、前記ＩＥＵ２７による画像処理を経るか
否かを選択し得るように構成されている。このセレクタ
２８の出力は、ＲＣＵ(Riverse side Control Unit）２
９からの入力を一方の入力とするセレクタ３０に入力さ
れており、原稿の読み取り面を選択できるように構成さ
れている。このＲＣＵ２９は原稿の両面を同時に読み取
る際に原稿の裏面側読み取りを制御するためのオプショ
ン用のユニットであり、前記ＳＣＵ２４内の中央処理装
置であるＣＰＵ３１によりシリアル通信で制御され、読
み取った裏面画像データをビデオ信号として前記ＭＢＵ
２１経由で前記ＳＣＵ２４に転送するものである。
【００２５】前記セレクタ３０からのビデオ信号出力側
は、セレクタ３２とコネクタ３３に接続されている。前
記セレクタ３２の他方の入力はビデオアダプタ３４から
のビデオ信号とされている。これにより、コネクタ３３
の先にビデオアダプタ３４の接続が可能となる。一方、
前記セレクタ３２のビデオ信号出力はＳＢＣ(Sean Baff
er Controller)３５に入力されている。
は、セレクタ３２とコネクタ３３に接続されている。前
記セレクタ３２の他方の入力はビデオアダプタ３４から
のビデオ信号とされている。これにより、コネクタ３３
の先にビデオアダプタ３４の接続が可能となる。一方、
前記セレクタ３２のビデオ信号出力はＳＢＣ(Sean Baff
er Controller)３５に入力されている。
【００２６】以上の構成・経路を経て、ＳＩＰ３ ２５
から出力されたビデオ信号は、ＤＲＡＭ３６を管理する
前記ＳＢＣ３５にデータ入力され、オプションの増設Ｄ
ＲＡＭからなるメモリ手段であるＳＩＭＭ(Single Inli
ne Memory Module）３７を含む画像メモリに蓄えられ
る。
から出力されたビデオ信号は、ＤＲＡＭ３６を管理する
前記ＳＢＣ３５にデータ入力され、オプションの増設Ｄ
ＲＡＭからなるメモリ手段であるＳＩＭＭ(Single Inli
ne Memory Module）３７を含む画像メモリに蓄えられ
る。
【００２７】また、コネクタ３８には入力された画像デ
ータを圧縮するためのＤＣＵ(DataCompression Unit）
３９が接続されている。このＤＣＵ３９により圧縮され
た画像データは、ＳＣＵ２４のセレクタ４０の一方の入
力となり、画像データを圧縮するか否かを選択できる構
成とされている。このセレクタ４０の画像データ出力
は、データ通信処理部として機能するＳＣＳＩコントロ
ーラ４１を介してパーソナルコンピュータ等の外部ホス
ト装置（図示せず）に送られる。
ータを圧縮するためのＤＣＵ(DataCompression Unit）
３９が接続されている。このＤＣＵ３９により圧縮され
た画像データは、ＳＣＵ２４のセレクタ４０の一方の入
力となり、画像データを圧縮するか否かを選択できる構
成とされている。このセレクタ４０の画像データ出力
は、データ通信処理部として機能するＳＣＳＩコントロ
ーラ４１を介してパーソナルコンピュータ等の外部ホス
ト装置（図示せず）に送られる。
【００２８】前記ＳＣＵ２４上には、ＣＰＵ３１，ＥＰ
ＲＯＭ４２，ＤＲＡＭ４３が実装され、前記ＳＣＳＩコ
ントローラ４１を制御してホストコンピュータとの通信
を行うように動作する。また、前記ＣＰＵ３１はステッ
ピングモータ構成の走行体モータ９、給紙モータ１９及
び搬送モータ２０のタイミング制御も行う。また、ＭＢ
Ｕ２１に接続されたＡＤＵ（ＡＤＦ Driving Unit)４４
は、ＡＤＦ１０に用いる電装部品の電力供給を中継する
機能を持つ。
ＲＯＭ４２，ＤＲＡＭ４３が実装され、前記ＳＣＳＩコ
ントローラ４１を制御してホストコンピュータとの通信
を行うように動作する。また、前記ＣＰＵ３１はステッ
ピングモータ構成の走行体モータ９、給紙モータ１９及
び搬送モータ２０のタイミング制御も行う。また、ＭＢ
Ｕ２１に接続されたＡＤＵ（ＡＤＦ Driving Unit)４４
は、ＡＤＦ１０に用いる電装部品の電力供給を中継する
機能を持つ。
【００２９】そこで、この画像読取装置では、図１に例
示するように、前記ＳＢＣ３５に、前記ＣＰＵ３１と制
御信号などを通信するＣＰＵＩ／Ｆ４５と、前記ＳＩＰ
３２５から画像データが入力されるデータ入力手段であ
るＶＩＤＥＯＩ／Ｆ４６と、前記ＳＣＳＩコントローラ
に画像データを出力するデータ出力手段であるＤＭＡ(D
irect Memory Access)Ｉ／Ｆ４７と、前記ＤＲＡＭ４３
や前記ＳＩＭＭ３７と各種データを通信するＤＲＡＭＩ
／Ｆ４８とが形成されている。
示するように、前記ＳＢＣ３５に、前記ＣＰＵ３１と制
御信号などを通信するＣＰＵＩ／Ｆ４５と、前記ＳＩＰ
３２５から画像データが入力されるデータ入力手段であ
るＶＩＤＥＯＩ／Ｆ４６と、前記ＳＣＳＩコントローラ
に画像データを出力するデータ出力手段であるＤＭＡ(D
irect Memory Access)Ｉ／Ｆ４７と、前記ＤＲＡＭ４３
や前記ＳＩＭＭ３７と各種データを通信するＤＲＡＭＩ
／Ｆ４８とが形成されている。
【００３０】つぎに、この画像読取装置の前記ＳＢＣ３
５の内部構造とデータ処理とを、図４等に基づいて以下
に順次説明する。まず、このＳＢＣ３５に処理データと
して画像データがデータ入力される場合は、図５に例示
するように、前記ＳＩＰ３２５から前記ＶＩＤＥＯＩ／
Ｆ４６にデータ入力される８ビットの画像データ（VDAT
A0〜7)が、 IVCLK信号に同期してシリアルパラレル変換
器４９にデータ入力される。この時、同様に IVCLK信号
に同期して、画像データのページを示すXFGATE信号、画
像データのラインを示すXLGATA信号、このラインの開始
を示すXLSYNC信号、画像データがシリアルかパラレルか
を示す VTYPE信号も変化する。
５の内部構造とデータ処理とを、図４等に基づいて以下
に順次説明する。まず、このＳＢＣ３５に処理データと
して画像データがデータ入力される場合は、図５に例示
するように、前記ＳＩＰ３２５から前記ＶＩＤＥＯＩ／
Ｆ４６にデータ入力される８ビットの画像データ（VDAT
A0〜7)が、 IVCLK信号に同期してシリアルパラレル変換
器４９にデータ入力される。この時、同様に IVCLK信号
に同期して、画像データのページを示すXFGATE信号、画
像データのラインを示すXLGATA信号、このラインの開始
を示すXLSYNC信号、画像データがシリアルかパラレルか
を示す VTYPE信号も変化する。
【００３１】そこで、この VTYPE信号はＬレベルの場合
は画像データはパラレルなので、この画像データはシリ
アルパラレル変換器４９で変換されることなく第一入力
バッファ５０にデータ入力され、この第一入力バッファ
５０に連設された四個の８ビットの入力ラッチ５１〜５
４で分担して保持される。この時、この第一入力バッフ
ァ５０のデータ保持は、入力制御ブロック５５が XIR1S
FT信号をＬレベルにすることで、 IVCLK信号に同期して
実行される。
は画像データはパラレルなので、この画像データはシリ
アルパラレル変換器４９で変換されることなく第一入力
バッファ５０にデータ入力され、この第一入力バッファ
５０に連設された四個の８ビットの入力ラッチ５１〜５
４で分担して保持される。この時、この第一入力バッフ
ァ５０のデータ保持は、入力制御ブロック５５が XIR1S
FT信号をＬレベルにすることで、 IVCLK信号に同期して
実行される。
【００３２】そして、このようにして32ビットのパラレ
ルな画像データが第一入力バッファ５０の四個の８ビッ
トの入力ラッチ５１〜５４で分担して保持されると、こ
の画像データは、入力制御ブロック５５が XIR2SFT信号
をＨレベルにすることで、第二入力バッファ５６の四個
の８ビットの入力ラッチ５７〜６０に個々に転送されて
保持される。同時に、入力制御ブロック５５は、 XWREQ
信号をＬレベルにすることでメモリ制御ブロック６１に
データライトの実行要求をライトリクエストとして発行
するので、このライトリクエストを受信したメモリ制御
ブロック６１は、XIR20E信号をＬレベルにすることで第
二入力バッファ５６の出力ゲートを開け、XRAS信号やXC
AS信号などのDRAM制御信号をＲＡＳＣＡＳ制御ブロック
６２に出力すると共に、アドレスカウント用のクロック
XWCLKをアドレスカウンタ６３に出力する。
ルな画像データが第一入力バッファ５０の四個の８ビッ
トの入力ラッチ５１〜５４で分担して保持されると、こ
の画像データは、入力制御ブロック５５が XIR2SFT信号
をＨレベルにすることで、第二入力バッファ５６の四個
の８ビットの入力ラッチ５７〜６０に個々に転送されて
保持される。同時に、入力制御ブロック５５は、 XWREQ
信号をＬレベルにすることでメモリ制御ブロック６１に
データライトの実行要求をライトリクエストとして発行
するので、このライトリクエストを受信したメモリ制御
ブロック６１は、XIR20E信号をＬレベルにすることで第
二入力バッファ５６の出力ゲートを開け、XRAS信号やXC
AS信号などのDRAM制御信号をＲＡＳＣＡＳ制御ブロック
６２に出力すると共に、アドレスカウント用のクロック
XWCLKをアドレスカウンタ６３に出力する。
【００３３】そこで、アドレスカウンタ６３のカウント
値をデコードするアドレスデコーダ６４のデコード信号
や、ＲＡＳＣＡＳ制御ブロック６２が出力するXRAS信号
やXCAS信号に対応して、第二入力バッファ５６の四個の
８ビットの入力ラッチ５７〜６０で分担して保持された
32ビットの画像データがＤＲＡＭ６５に一括にデータラ
イトされる。
値をデコードするアドレスデコーダ６４のデコード信号
や、ＲＡＳＣＡＳ制御ブロック６２が出力するXRAS信号
やXCAS信号に対応して、第二入力バッファ５６の四個の
８ビットの入力ラッチ５７〜６０で分担して保持された
32ビットの画像データがＤＲＡＭ６５に一括にデータラ
イトされる。
【００３４】このようにすることで、この画像読取装置
は、上述のような処理動作を繰返すことで、ＶＩＤＥＯ
Ｉ／Ｆ４６からＳＢＣ３５にシリアルに高速にデータ入
力される大容量の画像データを、メモリ制御ブロック６
１やＲＡＳＣＡＳ制御ブロック６２やアドレスカウンタ
６３からなるデータライト手段により、処理サイクルが
低速なＤＲＡＭ６５にパラレルにデータライトするよう
になっている。
は、上述のような処理動作を繰返すことで、ＶＩＤＥＯ
Ｉ／Ｆ４６からＳＢＣ３５にシリアルに高速にデータ入
力される大容量の画像データを、メモリ制御ブロック６
１やＲＡＳＣＡＳ制御ブロック６２やアドレスカウンタ
６３からなるデータライト手段により、処理サイクルが
低速なＤＲＡＭ６５にパラレルにデータライトするよう
になっている。
【００３５】そして、このＳＢＣ３５が処理データとし
て画像データをデータ出力する場合は、上述のようにし
てＳＢＣ３５のＤＲＡＭ６５にデータライトした大容量
の画像データを、外部からＤＭＡＩ／Ｆ４７に入力され
るデータリードの実行要求であるリードリクエストに対
応してＤＭＡＩ／Ｆ４７から高速に出力するようになっ
ている。つまり、図６に例示するように、外部から画像
データのリードリクエストがDREQ信号のＨレベルとして
ＤＭＡ出力制御ブロック６６に入力されると、このＤＭ
Ａ出力制御ブロック６６は、DREQ信号に対するアクノリ
ッジ信号であるXDACK信号とデータリードの同期信号で
あるXDWR信号とを外部に返信する。
て画像データをデータ出力する場合は、上述のようにし
てＳＢＣ３５のＤＲＡＭ６５にデータライトした大容量
の画像データを、外部からＤＭＡＩ／Ｆ４７に入力され
るデータリードの実行要求であるリードリクエストに対
応してＤＭＡＩ／Ｆ４７から高速に出力するようになっ
ている。つまり、図６に例示するように、外部から画像
データのリードリクエストがDREQ信号のＨレベルとして
ＤＭＡ出力制御ブロック６６に入力されると、このＤＭ
Ａ出力制御ブロック６６は、DREQ信号に対するアクノリ
ッジ信号であるXDACK信号とデータリードの同期信号で
あるXDWR信号とを外部に返信する。
【００３６】さらに、このＤＭＡ出力制御ブロック６６
は、画像データのリードリクエストを IDREQ信号として
出力制御ブロック６７に発行するので、この出力制御ブ
ロック６７は、画像データのリードリクエストをRREQ信
号としてメモリ制御ブロック６１に発行する。すると、
このメモリ制御ブロック６１は、RREQ信号に対するアク
ノリッジ信号であるXRDACK信号を出力制御ブロック６７
に返信し、データライトの場合と同様に、XRAS信号やXC
AS信号などのDRAM制御信号をＲＡＳＣＡＳ制御ブロック
６２に出力すると共に、クロック XWCLKをアドレスカウ
ンタ６３に出力する。
は、画像データのリードリクエストを IDREQ信号として
出力制御ブロック６７に発行するので、この出力制御ブ
ロック６７は、画像データのリードリクエストをRREQ信
号としてメモリ制御ブロック６１に発行する。すると、
このメモリ制御ブロック６１は、RREQ信号に対するアク
ノリッジ信号であるXRDACK信号を出力制御ブロック６７
に返信し、データライトの場合と同様に、XRAS信号やXC
AS信号などのDRAM制御信号をＲＡＳＣＡＳ制御ブロック
６２に出力すると共に、クロック XWCLKをアドレスカウ
ンタ６３に出力する。
【００３７】そして、アドレスカウンタ６３のカウント
値をデコードしてアドレスデコーダ６４が出力するデコ
ード信号や、ＲＡＳＣＡＳ制御ブロック６２が出力する
XRAS信号やXCAS信号がＤＲＡＭ６５に入力される。そこ
で、メモリ制御ブロック６１からXRDACK信号を受信した
出力制御ブロック６７は、ＤＲＡＭ６５にデータライト
された画像データが確定するまでのタイミングをとり、
OR1SFT信号をＨレベルにすることで、第一出力バッファ
６８の四個の８ビットのラッチ回路６９〜７２にＤＲＡ
Ｍ６５の画像データを順次取り込む。
値をデコードしてアドレスデコーダ６４が出力するデコ
ード信号や、ＲＡＳＣＡＳ制御ブロック６２が出力する
XRAS信号やXCAS信号がＤＲＡＭ６５に入力される。そこ
で、メモリ制御ブロック６１からXRDACK信号を受信した
出力制御ブロック６７は、ＤＲＡＭ６５にデータライト
された画像データが確定するまでのタイミングをとり、
OR1SFT信号をＨレベルにすることで、第一出力バッファ
６８の四個の８ビットのラッチ回路６９〜７２にＤＲＡ
Ｍ６５の画像データを順次取り込む。
【００３８】このようにすることで、処理サイクルが低
速なＤＲＡＭ６５にデータライトされた大容量の画像デ
ータを、メモリ制御ブロック６１や出力制御ブロック６
６，６７からなるデータリード手段手段により、第一出
力バッファ６８のラッチ回路６９〜７２にパラレルにデ
ータリードするようになっている。
速なＤＲＡＭ６５にデータライトされた大容量の画像デ
ータを、メモリ制御ブロック６１や出力制御ブロック６
６，６７からなるデータリード手段手段により、第一出
力バッファ６８のラッチ回路６９〜７２にパラレルにデ
ータリードするようになっている。
【００３９】つぎに、この出力制御ブロック６７は、XI
DACK信号をＬレベルにしてＤＭＡ出力制御ブロック６６
に画像データの準備完了を報知するので、このＤＭＡ出
力制御ブロック６６は、OR2SFT信号をＨレベルにして第
一出力バッファ６８のラッチ回路６９〜７２の画像デー
タを第二出力バッファ７３のラッチ回路７４〜７７に転
送する。そして、このＤＭＡ出力制御ブロック６６は、
ＣＰＵ３１から受信する B8X16信号がＨレベルかＬレベ
ルかで画像データのバス幅が８ビットか16ビットかを判
断し、ビットセレクタ７８でバス幅を制御してから XOR
2OE1〜 XOR2OE4を制御することで、画像データをＤＭＡ
Ｉ／Ｆ４７からシリアルにデータ出力する。
DACK信号をＬレベルにしてＤＭＡ出力制御ブロック６６
に画像データの準備完了を報知するので、このＤＭＡ出
力制御ブロック６６は、OR2SFT信号をＨレベルにして第
一出力バッファ６８のラッチ回路６９〜７２の画像デー
タを第二出力バッファ７３のラッチ回路７４〜７７に転
送する。そして、このＤＭＡ出力制御ブロック６６は、
ＣＰＵ３１から受信する B8X16信号がＨレベルかＬレベ
ルかで画像データのバス幅が８ビットか16ビットかを判
断し、ビットセレクタ７８でバス幅を制御してから XOR
2OE1〜 XOR2OE4を制御することで、画像データをＤＭＡ
Ｉ／Ｆ４７からシリアルにデータ出力する。
【００４０】この時、このＤＭＡ出力制御ブロック６６
は、画像データを保持したラッチ回路７４〜７７を選択
すると同時に XDACK信号とXDWR信号とも外部に出力する
ようになっている。なお、この画像データが８ビットの
場合には、第二出力バッファ７３の第四のラッチ回路７
７から第一のラッチ回路７４まで画像データをビットず
つ四回に分割してデータ出力させる。
は、画像データを保持したラッチ回路７４〜７７を選択
すると同時に XDACK信号とXDWR信号とも外部に出力する
ようになっている。なお、この画像データが８ビットの
場合には、第二出力バッファ７３の第四のラッチ回路７
７から第一のラッチ回路７４まで画像データをビットず
つ四回に分割してデータ出力させる。
【００４１】そして、上述のように外部から画像データ
のリードリクエストとして入力されるDREQ信号のＨレベ
ルに対応して画像データを４バイトまでデータリード
し、この４バイトのデータリード後にDREQ信号がＨレベ
ルとなると、ＤＭＡ出力制御ブロック６６は上述のよう
な処理動作を再開することになる。
のリードリクエストとして入力されるDREQ信号のＨレベ
ルに対応して画像データを４バイトまでデータリード
し、この４バイトのデータリード後にDREQ信号がＨレベ
ルとなると、ＤＭＡ出力制御ブロック６６は上述のよう
な処理動作を再開することになる。
【００４２】このようにすることで、この画像読取装置
は、上述のような処理動作を繰返すことで、処理サイク
ルが低速なＤＲＡＭ６５にデータライトされた大容量の
画像データを、32ビットでパラレルにデータリードして
シリアルに高速にデータ出力するようになっている。
は、上述のような処理動作を繰返すことで、処理サイク
ルが低速なＤＲＡＭ６５にデータライトされた大容量の
画像データを、32ビットでパラレルにデータリードして
シリアルに高速にデータ出力するようになっている。
【００４３】また、この画像読取装置は、上述のように
画像データがデータライトされたＤＲＡＭ６５にリフレ
ッシュが必要なので、ここでは専用のタイマカウンタ７
９が予め設定された基準時間をカウントアップすると R
FREQ信号をメモリ制御ブロック６１に出力することで、
このメモリ制御ブロック６１がＤＲＡＭ６５のリフレッ
シュを実行するようになっている。
画像データがデータライトされたＤＲＡＭ６５にリフレ
ッシュが必要なので、ここでは専用のタイマカウンタ７
９が予め設定された基準時間をカウントアップすると R
FREQ信号をメモリ制御ブロック６１に出力することで、
このメモリ制御ブロック６１がＤＲＡＭ６５のリフレッ
シュを実行するようになっている。
【００４４】ここで、この画像読取装置において、例え
ば、画像データの入力レートを 14(MHz)とすると、この
入力形式がパラレルの場合には入力速度は 14(Mega byt
e ／sec)となる。この場合、ＤＲＡＭ６５はデータライ
トを１バイトずつ実行するならばメモリサイクルは70(n
s)となるが、この画像読取装置は、上述のように画像デ
ータをＤＲＡＭ６５に４バイトずつデータライトするよ
うになっているので、メモリサイクルは 280(ns)とな
る。ここで、アクセスタイムが70(ns)の一般的なＤＲＡ
Ｍ６５のメモリサイクルは 130〜140(ns）なので、この
場合はリクエストの順番でＤＲＡＭ６５のデータライト
とデータリードとリフレッシュとを実行しても、データ
ライトに取り雫しが発生する懸念はない。
ば、画像データの入力レートを 14(MHz)とすると、この
入力形式がパラレルの場合には入力速度は 14(Mega byt
e ／sec)となる。この場合、ＤＲＡＭ６５はデータライ
トを１バイトずつ実行するならばメモリサイクルは70(n
s)となるが、この画像読取装置は、上述のように画像デ
ータをＤＲＡＭ６５に４バイトずつデータライトするよ
うになっているので、メモリサイクルは 280(ns)とな
る。ここで、アクセスタイムが70(ns)の一般的なＤＲＡ
Ｍ６５のメモリサイクルは 130〜140(ns）なので、この
場合はリクエストの順番でＤＲＡＭ６５のデータライト
とデータリードとリフレッシュとを実行しても、データ
ライトに取り雫しが発生する懸念はない。
【００４５】しかし、このような画像読取装置は、動作
モードの切替操作により、画像データを白黒の二値で読
み取る他、多階調に多値で読み取ることもできるように
なっており、多値の画像データはデータ容量が多大であ
るので、画像読取の動作速度を低下させないためには画
像データの入力レートを高速化する必要がある。しか
し、この画像データの入力レートを 24(MHz)とすると、
ＤＲＡＭ６５のメモリサイクルは約200(ns）となるの
で、この場合は要求の順番でＤＲＡＭ６５のデータライ
トとデータリードとリフレッシュとを実行すると、デー
タライトの実行要求に対応できずに画像データの取り雫
しが発生することがある。
モードの切替操作により、画像データを白黒の二値で読
み取る他、多階調に多値で読み取ることもできるように
なっており、多値の画像データはデータ容量が多大であ
るので、画像読取の動作速度を低下させないためには画
像データの入力レートを高速化する必要がある。しか
し、この画像データの入力レートを 24(MHz)とすると、
ＤＲＡＭ６５のメモリサイクルは約200(ns）となるの
で、この場合は要求の順番でＤＲＡＭ６５のデータライ
トとデータリードとリフレッシュとを実行すると、デー
タライトの実行要求に対応できずに画像データの取り雫
しが発生することがある。
【００４６】そこで、この画像読取装置では、請求項１
及び４記載の発明の一実施例として、リフレッシュ手段
でありメモリ制御手段でもあるメモリ制御ブロック６１
が、予め設定された所定条件に従ってＤＲＡＭ６５のデ
ータライトとデータリードとリフレッシュとの優先順位
を制御することで、画像データの入力レートを低下させ
ることなくデータライトの取り雫しを防止するようにな
っている。
及び４記載の発明の一実施例として、リフレッシュ手段
でありメモリ制御手段でもあるメモリ制御ブロック６１
が、予め設定された所定条件に従ってＤＲＡＭ６５のデ
ータライトとデータリードとリフレッシュとの優先順位
を制御することで、画像データの入力レートを低下させ
ることなくデータライトの取り雫しを防止するようにな
っている。
【００４７】より具体的には、この画像読取装置では、
画像データを白黒の二値で読み取る低速モードと、画像
データを多階調に多値で読み取る高速モードとを、切替
自在な動作モードとして設定している。そして、このよ
うな低速モードと高速モードとをＣＰＵ３１がＳＢＣ３
５に出力するXVCLKLOWのＬレベルとＨレベルとで切替
え、図７に例示するように、低速モードでは従来と同様
にＤＲＡＭ６５のデータライトとデータリードとリフレ
ッシュとを要求の順番で実行し、図８に例示するよう
に、高速モードではＤＲＡＭ６５の１ラインのデータラ
イトの実行中にはデータリードとリフレッシュとを禁止
するようにした。
画像データを白黒の二値で読み取る低速モードと、画像
データを多階調に多値で読み取る高速モードとを、切替
自在な動作モードとして設定している。そして、このよ
うな低速モードと高速モードとをＣＰＵ３１がＳＢＣ３
５に出力するXVCLKLOWのＬレベルとＨレベルとで切替
え、図７に例示するように、低速モードでは従来と同様
にＤＲＡＭ６５のデータライトとデータリードとリフレ
ッシュとを要求の順番で実行し、図８に例示するよう
に、高速モードではＤＲＡＭ６５の１ラインのデータラ
イトの実行中にはデータリードとリフレッシュとを禁止
するようにした。
【００４８】なお、この画像読取装置は、低速モードに
おいてＤＲＡＭ６５のデータライトとデータリードとリ
フレッシュとの実行要求が同時に発生した場合の優先順
位を、データライト／リフレッシュ／データリードの順
番として設定し、アイドルステートの場合に要求順序で
各処理を実行するようになっている。
おいてＤＲＡＭ６５のデータライトとデータリードとリ
フレッシュとの実行要求が同時に発生した場合の優先順
位を、データライト／リフレッシュ／データリードの順
番として設定し、アイドルステートの場合に要求順序で
各処理を実行するようになっている。
【００４９】また、この画像読取装置は、上述のように
高速モードではＤＲＡＭ６５の１ラインのデータライト
の実行中（XLGATAがＬレベル）は、データリードとリフ
レッシュとを禁止しているので、このデータリードとリ
フレッシュとは、ＤＲＡＭ６５の１ラインのデータライ
トの間で許可するようになっており、その優先順位は、
リフレッシュ／データリードの順番として設定してい
る。
高速モードではＤＲＡＭ６５の１ラインのデータライト
の実行中（XLGATAがＬレベル）は、データリードとリフ
レッシュとを禁止しているので、このデータリードとリ
フレッシュとは、ＤＲＡＭ６５の１ラインのデータライ
トの間で許可するようになっており、その優先順位は、
リフレッシュ／データリードの順番として設定してい
る。
【００５０】上述のようにすることで、この画像読取装
置は、画像データを二値データとして読み取る場合と多
値データとして読み取る場合とで、ＤＲＡＭ６５のデー
タライトとデータリードとリフレッシュとの優先順位を
変更するので、画像データをデータ容量が多大な多値デ
ータとして読み取る場合でも、この読取速度を低下させ
ることなくＤＲＡＭ６５のデータライトの取り雫しを防
止するようになっている。
置は、画像データを二値データとして読み取る場合と多
値データとして読み取る場合とで、ＤＲＡＭ６５のデー
タライトとデータリードとリフレッシュとの優先順位を
変更するので、画像データをデータ容量が多大な多値デ
ータとして読み取る場合でも、この読取速度を低下させ
ることなくＤＲＡＭ６５のデータライトの取り雫しを防
止するようになっている。
【００５１】また、この画像読取装置では、請求項２及
び５記載の発明の一実施例として、ＳＢＣ３５にデータ
入力される画像データがシリアルかパラレルかを VTYPE
信号で判断してＤＲＡＭ６５のデータライトとデータリ
ードとリフレッシュとの優先順位を変更するようメモリ
制御ブロック６１の制御条件が設定されている。このた
め、このメモリ制御ブロック６１による高速モードと低
速モードとの切替えをＣＰＵ３１で制御することを要す
ることがなく、このＣＰＵ３１の作業負担が軽減されて
処理動作の遅滞が防止されている。
び５記載の発明の一実施例として、ＳＢＣ３５にデータ
入力される画像データがシリアルかパラレルかを VTYPE
信号で判断してＤＲＡＭ６５のデータライトとデータリ
ードとリフレッシュとの優先順位を変更するようメモリ
制御ブロック６１の制御条件が設定されている。このた
め、このメモリ制御ブロック６１による高速モードと低
速モードとの切替えをＣＰＵ３１で制御することを要す
ることがなく、このＣＰＵ３１の作業負担が軽減されて
処理動作の遅滞が防止されている。
【００５２】なお、この画像読取装置において、画像デ
ータを二値データとして読み取る場合にも高速モードを
採用すれば、さらに読取速度を向上させることができる
が、この場合は画像データを二値データとして読み取る
場合と多値データとして読み取る場合とで読取速度に多
大な格差が発生することになる。また、上述のような高
速モードでは、データリードはデータライトの実行中に
は実行されることがなく、優先順位もリフレッシュより
低いので、データライトと同時にデータリードを要求し
ても、このデータリードの実行が多分に遅滞する懸念は
ある。
ータを二値データとして読み取る場合にも高速モードを
採用すれば、さらに読取速度を向上させることができる
が、この場合は画像データを二値データとして読み取る
場合と多値データとして読み取る場合とで読取速度に多
大な格差が発生することになる。また、上述のような高
速モードでは、データリードはデータライトの実行中に
は実行されることがなく、優先順位もリフレッシュより
低いので、データライトと同時にデータリードを要求し
ても、このデータリードの実行が多分に遅滞する懸念は
ある。
【００５３】そこで、このような課題を解決する請求項
３及び６記載の発明の一実施例として、ＤＲＡＭ６５に
画像データがデータライトされていない状態でデータラ
イトとデータリードとを同時に実行することを検知する
状態検知手段を比較器８０やメモリ制御ブロック６１で
形成し、この検知出力に従ってＶＩＤＩＯＩ／Ｆ４６に
データ入力される画像データをＤＲＡＭ６５にデータラ
イトすることなくＤＭＡＩ／Ｆ４７に転送するデータ転
送手段をメモリ制御ブロック６１に設けることも可能で
ある。
３及び６記載の発明の一実施例として、ＤＲＡＭ６５に
画像データがデータライトされていない状態でデータラ
イトとデータリードとを同時に実行することを検知する
状態検知手段を比較器８０やメモリ制御ブロック６１で
形成し、この検知出力に従ってＶＩＤＩＯＩ／Ｆ４６に
データ入力される画像データをＤＲＡＭ６５にデータラ
イトすることなくＤＭＡＩ／Ｆ４７に転送するデータ転
送手段をメモリ制御ブロック６１に設けることも可能で
ある。
【００５４】より具体的には、この画像読取装置は、図
９に例示するように、アイドルステートの状態で、RREQ
信号のＨレベルでデータリードがリクエストされると共
に XWREQ信号のＬレベルでデータライトがリクエストさ
れた場合に、XEMPTY信号のＬレベルによりＤＲＡＭ６５
のデータエンプティーを検知すると、上述のようにデー
タライトとデータリードとを同時に実行するリードライ
トステートに遷移する。なお、アイドルステートでライ
トリクエストが入力されても、リードリクエストが入力
されていない場合や、データエンプティーを比較器８０
で検知しない場合には、前述のようにライトステートに
遷移する。
９に例示するように、アイドルステートの状態で、RREQ
信号のＨレベルでデータリードがリクエストされると共
に XWREQ信号のＬレベルでデータライトがリクエストさ
れた場合に、XEMPTY信号のＬレベルによりＤＲＡＭ６５
のデータエンプティーを検知すると、上述のようにデー
タライトとデータリードとを同時に実行するリードライ
トステートに遷移する。なお、アイドルステートでライ
トリクエストが入力されても、リードリクエストが入力
されていない場合や、データエンプティーを比較器８０
で検知しない場合には、前述のようにライトステートに
遷移する。
【００５５】そして、上述のようにライトリクエストに
より入力バッファ５６に画像データが保持された状態で
リードリクエストとデータエンプティーとを検知してリ
ードライトステートに遷移した画像読取装置のメモリ制
御ブロック６１は、図１０に例示するように、RREQ信号
に対してXRDACK信号を出力制御ブロック６７に返信し、
これより以後はＤＲＡＭＩ／Ｆ４８から出力するXRAS信
号やXCAS信号などを停止し、アドレスカウンタ６３の動
作も停止させる。そこで、このような状態でXIDACK信号
でＤＭＡ出力制御ブロック６６に画像データの準備完了
を報知し、OR1SFT信号で第二入力バッファ５６の画像デ
ータを第一出力バッファ６８に転送することで、この画
像データをＤＭＡＩ／Ｆ４７から外部出力する。
より入力バッファ５６に画像データが保持された状態で
リードリクエストとデータエンプティーとを検知してリ
ードライトステートに遷移した画像読取装置のメモリ制
御ブロック６１は、図１０に例示するように、RREQ信号
に対してXRDACK信号を出力制御ブロック６７に返信し、
これより以後はＤＲＡＭＩ／Ｆ４８から出力するXRAS信
号やXCAS信号などを停止し、アドレスカウンタ６３の動
作も停止させる。そこで、このような状態でXIDACK信号
でＤＭＡ出力制御ブロック６６に画像データの準備完了
を報知し、OR1SFT信号で第二入力バッファ５６の画像デ
ータを第一出力バッファ６８に転送することで、この画
像データをＤＭＡＩ／Ｆ４７から外部出力する。
【００５６】このようにすることで、データライトの実
行中にデータリードを実行しない高速モードにおいて
も、ＤＲＡＭ６５にデータライトを開始する以前にデー
タリードがリクエストされれば、データ入力される画像
データをＤＲＡＭ６５にデータライトすることなくデー
タ出力するので、このデータ出力の遅滞を解消すること
ができる。
行中にデータリードを実行しない高速モードにおいて
も、ＤＲＡＭ６５にデータライトを開始する以前にデー
タリードがリクエストされれば、データ入力される画像
データをＤＲＡＭ６５にデータライトすることなくデー
タ出力するので、このデータ出力の遅滞を解消すること
ができる。
【００５７】
【発明の効果】請求項１記載の発明は、処理データのデ
ータリードとデータライトとが自在で電力供給でリフレ
ッシュされるメモリ手段と、処理データがシリアルとパ
ラレルとの一方で選択的にデータ入力されるデータ入力
手段と、このデータ入力手段にデータ入力されたシリア
ルの処理データをパラレルに変換するデータ変換手段
と、このデータ変換手段や前記データ入力手段から入力
されるパラレルの処理データを分担して順次保持する複
数の入力ラッチと、これらの入力ラッチで保持された処
理データを前記メモリ手段に一括にデータライトするデ
ータライト手段と、このデータライト手段でデータライ
トされた処理データを前記メモリ手段から一括にデータ
リードするデータリード手段と、このデータリード手段
でデータリードされた処理データを分担して保持する複
数の出力ラッチと、これらの出力ラッチで保持された処
理データを順次出力するデータ出力手段と、前記メモリ
手段を電力供給でリフレッシュするリフレッシュ手段と
を具備したデータ処理装置において、前記メモリ手段の
データライトとデータリードとリフレッシュとの優先順
位を予め設定された制御条件に従って変更するメモリ制
御手段を設けたことにより、例えば、データ入力手段に
データ容量が多大な処理データがパラレルにデータ入力
される場合に、データライトをデータリードやリフレッ
シュより優先させることで、データ入力を遅滞させるこ
となくメモリ手段のデータライトの取り雫しを防止する
ようなことや、データ入力手段にデータ容量が軽微な処
理データがシリアルにデータ入力される場合に、データ
ライトとデータリードとリフレッシュとを要求順序で実
行することで、メモリ手段のデータライトの取り雫しを
発生させることなくデータリードを迅速に実行するよう
なことができる等の効果を有するものである。
ータリードとデータライトとが自在で電力供給でリフレ
ッシュされるメモリ手段と、処理データがシリアルとパ
ラレルとの一方で選択的にデータ入力されるデータ入力
手段と、このデータ入力手段にデータ入力されたシリア
ルの処理データをパラレルに変換するデータ変換手段
と、このデータ変換手段や前記データ入力手段から入力
されるパラレルの処理データを分担して順次保持する複
数の入力ラッチと、これらの入力ラッチで保持された処
理データを前記メモリ手段に一括にデータライトするデ
ータライト手段と、このデータライト手段でデータライ
トされた処理データを前記メモリ手段から一括にデータ
リードするデータリード手段と、このデータリード手段
でデータリードされた処理データを分担して保持する複
数の出力ラッチと、これらの出力ラッチで保持された処
理データを順次出力するデータ出力手段と、前記メモリ
手段を電力供給でリフレッシュするリフレッシュ手段と
を具備したデータ処理装置において、前記メモリ手段の
データライトとデータリードとリフレッシュとの優先順
位を予め設定された制御条件に従って変更するメモリ制
御手段を設けたことにより、例えば、データ入力手段に
データ容量が多大な処理データがパラレルにデータ入力
される場合に、データライトをデータリードやリフレッ
シュより優先させることで、データ入力を遅滞させるこ
となくメモリ手段のデータライトの取り雫しを防止する
ようなことや、データ入力手段にデータ容量が軽微な処
理データがシリアルにデータ入力される場合に、データ
ライトとデータリードとリフレッシュとを要求順序で実
行することで、メモリ手段のデータライトの取り雫しを
発生させることなくデータリードを迅速に実行するよう
なことができる等の効果を有するものである。
【００５８】 また、データ入力手段にデータ入力され
る処理データがシリアルかパラレルかに対応してメモリ
手段のデータライトとデータリードとリフレッシュとの
優先順位を変更するようメモリ制御手段の制御条件を設
定したことにより、データ入力手段にデータ容量が多大
な処理データがパラレルにデータ入力される場合に、こ
の入力レートを低下させることなくメモリ手段のデータ
ライトの取り雫しを防止することや、データ入力手段に
データ容量が軽微な処理データがシリアルにデータ入力
される場合に、メモリ手段のデータライトの取り雫しを
発生させることなくデータリードを迅速に実行すること
を、専用の制御手段を必要とすることなくメモリ制御手
段で実行できるので、構造の簡略化や処理時間の短縮に
寄与することができる等の効果を有するものである。
る処理データがシリアルかパラレルかに対応してメモリ
手段のデータライトとデータリードとリフレッシュとの
優先順位を変更するようメモリ制御手段の制御条件を設
定したことにより、データ入力手段にデータ容量が多大
な処理データがパラレルにデータ入力される場合に、こ
の入力レートを低下させることなくメモリ手段のデータ
ライトの取り雫しを防止することや、データ入力手段に
データ容量が軽微な処理データがシリアルにデータ入力
される場合に、メモリ手段のデータライトの取り雫しを
発生させることなくデータリードを迅速に実行すること
を、専用の制御手段を必要とすることなくメモリ制御手
段で実行できるので、構造の簡略化や処理時間の短縮に
寄与することができる等の効果を有するものである。
【００５９】
【００６０】 請求項２記載の発明は、処理データのデ
ータリードとデータライトとが自在で電力供給でリフレ
ッシュされるメモリ手段と、処理データがシリアルとパ
ラレルとの一方で選択的にデータ入力されるデータ入力
手段と、このデータ入力手段にデータ入力されたシリア
ルの処理データをパラレルに変換するデータ変換手段
と、このデータ変換手段や前記データ入力手段から入力
されるパラレルの処理データを分担して順次保持する複
数の入力ラッチと、これらの入力ラッチで保持された処
理データを前記メモリ手段に一括にデータライトするデ
ータライト手段と、このデータライト手段でデータライ
トされた処理データを前記メモリ手段から一括にデータ
リードするデータリード手段と、このデータリード手段
でデータリードされた処理データを分担して保持する複
数の出力ラッチと、これらの出力ラッチで保持された処
理データを順次出力するデータ出力手段と、前記メモリ
手段を電力供給でリフレッシュするリフレッシュ手段と
を具備したデータ処理装置において、前記メモリ手段の
データライトとデータリードとリフレッシュとの優先順
位を予め設定された制御条件に従ってメモリ制御手段で
変更するようにしたことにより、例えば、データ入力手
段にデータ容量が多大な処理データがパラレルにデータ
入力される場合に、データライトをデータリードやリフ
レッシュより優先させることで、データ入力を遅滞させ
ることなくメモリ手段のデータライトの取り雫しを防止
するようなことや、データ入力手段にデータ容量が軽微
な処理データがシリアルにデータ入力される場合に、デ
ータライトとデータリードとリフレッシュとを要求順序
で実行することで、メモリ手段のデータライトの取り雫
しを発生させることなくデータリードを迅速に実行する
ようなことができる等の効果を有するものである。
ータリードとデータライトとが自在で電力供給でリフレ
ッシュされるメモリ手段と、処理データがシリアルとパ
ラレルとの一方で選択的にデータ入力されるデータ入力
手段と、このデータ入力手段にデータ入力されたシリア
ルの処理データをパラレルに変換するデータ変換手段
と、このデータ変換手段や前記データ入力手段から入力
されるパラレルの処理データを分担して順次保持する複
数の入力ラッチと、これらの入力ラッチで保持された処
理データを前記メモリ手段に一括にデータライトするデ
ータライト手段と、このデータライト手段でデータライ
トされた処理データを前記メモリ手段から一括にデータ
リードするデータリード手段と、このデータリード手段
でデータリードされた処理データを分担して保持する複
数の出力ラッチと、これらの出力ラッチで保持された処
理データを順次出力するデータ出力手段と、前記メモリ
手段を電力供給でリフレッシュするリフレッシュ手段と
を具備したデータ処理装置において、前記メモリ手段の
データライトとデータリードとリフレッシュとの優先順
位を予め設定された制御条件に従ってメモリ制御手段で
変更するようにしたことにより、例えば、データ入力手
段にデータ容量が多大な処理データがパラレルにデータ
入力される場合に、データライトをデータリードやリフ
レッシュより優先させることで、データ入力を遅滞させ
ることなくメモリ手段のデータライトの取り雫しを防止
するようなことや、データ入力手段にデータ容量が軽微
な処理データがシリアルにデータ入力される場合に、デ
ータライトとデータリードとリフレッシュとを要求順序
で実行することで、メモリ手段のデータライトの取り雫
しを発生させることなくデータリードを迅速に実行する
ようなことができる等の効果を有するものである。
【００６１】 また、データ入力手段にデータ入力され
る処理データがシリアルかパラレルかに対応してメモリ
制御手段がメモリ手段のデータライトとデータリードと
リフレッシュとの優先順位を変更するようにしたことに
より、データ入力手段にデータ容量が多大な処理データ
がパラレルにデータ入力される場合に、この入力レート
を低下させることなくメモリ手段のデータライトの取り
雫しを防止することや、データ入力手段にデータ容量が
軽微な処理データがシリアルにデータ入力される場合
に、メモリ手段のデータライトの取り雫しを発生させる
ことなくデータリードを迅速に実行することを、専用の
制御手段を必要とすることなくメモリ制御手段で実行で
きるので、構造の簡略化や処理時間の短縮に寄与するこ
とができる等の効果を有するものである。
る処理データがシリアルかパラレルかに対応してメモリ
制御手段がメモリ手段のデータライトとデータリードと
リフレッシュとの優先順位を変更するようにしたことに
より、データ入力手段にデータ容量が多大な処理データ
がパラレルにデータ入力される場合に、この入力レート
を低下させることなくメモリ手段のデータライトの取り
雫しを防止することや、データ入力手段にデータ容量が
軽微な処理データがシリアルにデータ入力される場合
に、メモリ手段のデータライトの取り雫しを発生させる
ことなくデータリードを迅速に実行することを、専用の
制御手段を必要とすることなくメモリ制御手段で実行で
きるので、構造の簡略化や処理時間の短縮に寄与するこ
とができる等の効果を有するものである。
【００６２】
【図１】本発明のデータ処理装置の一実施例である画像
読取装置のメモリ制御装置の周辺構造を例示するブロッ
ク図である。
読取装置のメモリ制御装置の周辺構造を例示するブロッ
ク図である。
【図２】画像読取装置の機構を例示する縦断側面図であ
る。
る。
【図３】画像読取装置の回路構造の全体を例示するブロ
ック図である。
ック図である。
【図４】メモリ制御装置の内部構造を例示するブロック
図である。
図である。
【図５】データ入力手段であるＶＩＤＥＯＩ／Ｆからメ
モリ手段であるＤＲＡＭに処理データである画像データ
をデータライトする場合の各種信号を例示するタイムチ
ャートである。
モリ手段であるＤＲＡＭに処理データである画像データ
をデータライトする場合の各種信号を例示するタイムチ
ャートである。
【図６】ＤＲＡＭからデータ出力手段であるＤＭＡＩ／
Ｆに画像データをデータ出力する場合の各種信号を例示
するタイムチャートである。
Ｆに画像データをデータ出力する場合の各種信号を例示
するタイムチャートである。
【図７】メモリ手段のデータライトとデータリードとリ
フレッシュとを要求の順番で実行する低速モードの各種
信号を例示するタイムチャートである。
フレッシュとを要求の順番で実行する低速モードの各種
信号を例示するタイムチャートである。
【図８】請求項１及び４記載の発明の一実施例として、
データライトの実行中にはデータリードとリフレッシュ
とは実行しない高速モードの各種信号を例示するタイム
チャートである。
データライトの実行中にはデータリードとリフレッシュ
とは実行しない高速モードの各種信号を例示するタイム
チャートである。
【図９】請求項３及び６記載の発明の一実施例として、
通常のアイドルステートやライトステートから、ＶＩＤ
ＥＯＩ／ＦからＤＭＡＩ／Ｆに画像データを転送するリ
ードライトステートに遷移する場合の各種信号を例示す
るタイムチャートである。
通常のアイドルステートやライトステートから、ＶＩＤ
ＥＯＩ／ＦからＤＭＡＩ／Ｆに画像データを転送するリ
ードライトステートに遷移する場合の各種信号を例示す
るタイムチャートである。
【図１０】リードライトステートを実行する場合の各種
信号を例示するタイムチャートである。
信号を例示するタイムチャートである。
４５ データ入力手段
４７ データ出力手段
４９ データ変換手段
５１〜５４，５７〜６０ 入力ラッチ
６１ リフレッシュ手段、メモリ制御手段、状態検知
手段、データ転送手段 ６１〜６３ データライト手段 ６１，６６，６７ データリード手段 ６５ メモリ手段 ６９〜７２，７４〜７７ 出力ラッチ
手段、データ転送手段 ６１〜６３ データライト手段 ６１，６６，６７ データリード手段 ６５ メモリ手段 ６９〜７２，７４〜７７ 出力ラッチ
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 5/06
G06F 12/00 - 12/06
G06F 13/16 - 13/18
G06F 13/28 - 13/378
G06T 1/60
G11C 11/406
H04N 1/21
Claims (2)
- 【請求項１】 処理データのデータリードとデータライ
トとが自在で電力供給でリフレッシュされるメモリ手段
と、処理データがシリアルとパラレルとの一方で選択的
にデータ入力されるデータ入力手段と、このデータ入力
手段にデータ入力されたシリアルの処理データをパラレ
ルに変換するデータ変換手段と、このデータ変換手段や
前記データ入力手段から入力されるパラレルの処理デー
タを分担して順次保持する複数の入力ラッチと、これら
の入力ラッチで保持された処理データを前記メモリ手段
に一括にデータライトするデータライト手段と、このデ
ータライト手段でデータライトされた処理データを前記
メモリ手段から一括にデータリードするデータリード手
段と、このデータリード手段でデータリードされた処理
データを分担して保持する複数の出力ラッチと、これら
の出力ラッチで保持された処理データを順次出力するデ
ータ出力手段と、前記メモリ手段を電力供給でリフレッ
シュするリフレッシュ手段とを具備したデータ処理装置
において、 前記メモリ手段のデータライトとデータリードとリフレ
ッシュとの優先順位を予め設定された制御条件に従って
変更するメモリ制御手段を設け、前記データ入力手段に
データ入力される処理データがシリアルかパラレルかに
対応して前記メモリ手段のデータライトとデータリード
とリフレッシュとの優先順位を変更するよう前記メモリ
制御手段の制御条件を設定したことを特徴とするデータ
処理装置。 - 【請求項２】 処理データのデータリードとデータライ
トとが自在で電力供給でリフレッシュされるメモリ手段
と、処理データがシリアルとパラレルとの一方で選択的
にデータ入力されるデータ入力手段と、このデータ入力
手段にデータ入力されたシリアルの処理データをパラレ
ルに変換するデータ変換手段と、このデータ変換手段や
前記データ入力手段から入力されるパラレルの処理デー
タを分担して順次保持する複数の入力ラッチと、これら
の入力ラッチで保持された処理データを前記メモリ手段
に一括にデータライトするデータライト手段と、このデ
ータライト手段でデータライトされた処理データを前記
メモリ手段から一括にデータリードするデータリード手
段と、このデータリード手段でデータリードされた処理
データを分担して保持する複数の出力ラッチと、これら
の出力ラッチで保持された処理データを順次出力するデ
ータ出力手段と、前記メモリ手段を電力供給でリフレッ
シュするリフレッシュ手段とを具備したデータ処理装置
によるデータ処理方法において、 前記メモリ手段のデータライトとデータリードとリフレ
ッシュとの優先順位を予め設定された制御条件に従って
メモリ制御手段で変更するようにし、前記データ入力手
段にデータ入力される処理データがシリアルかパラレル
かに対応して前記メモリ制御手段が前記メモリ手段のデ
ータライトとデータリードとリフレッシュとの優先順位
を変更するようにしたことを特徴とするデータ処理方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12592694A JP3480748B2 (ja) | 1994-06-08 | 1994-06-08 | データ処理装置及びデータ処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12592694A JP3480748B2 (ja) | 1994-06-08 | 1994-06-08 | データ処理装置及びデータ処理方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07334408A JPH07334408A (ja) | 1995-12-22 |
| JP3480748B2 true JP3480748B2 (ja) | 2003-12-22 |
Family
ID=14922375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12592694A Expired - Lifetime JP3480748B2 (ja) | 1994-06-08 | 1994-06-08 | データ処理装置及びデータ処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3480748B2 (ja) |
-
1994
- 1994-06-08 JP JP12592694A patent/JP3480748B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07334408A (ja) | 1995-12-22 |
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